KR101539927B1 - ＳｉＣ 상의 고전압 전력 반도체 소자 - Google Patents

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Abstract

두께가 50 내지 100 μm인 4H SiC 에피웨이퍼가 4 축외 기재 상에 성장된다. 2 내지 6 cm-2의 범위의 표면 형태학적 결함 밀도가 에피웨이퍼의 검사로부터 얻어진다. 2 내지 3 μs의 범위의 일관된 캐리어 수명이 이들 에피웨이퍼에 대해서 얻어졌다. 이러한 에피웨이퍼에서는 매우 낮은 BPD 밀도가 확인되었는데, 이때 BPD 밀도는 10 cm-2 미만까지 이르렀다. 두께가 50 내지 100 μm인 에피택셜 웨이퍼를 사용하여 다이오드를 제작하였다. 고전압 시험은 4H-SiC에 대한 이론적 값에 가까운 차단 전압을 입증하였다. 50 μm 두께 에피택셜 필름 상에 제작된 소자에서는 8 ㎸만큼 높은 차단 전압이 성취되었고, 80 μm 두께 필름 상에 제작된 소자에서는 10 ㎸만큼 높은 차단 전압이 얻어졌다. 고장 분석으로 삼각형 결함을 확인하였는데, 이는 표면 손상 또는 에피택시 동안 존재하는 입자로 인해 형성되고, 치명적 결함이며, 역 바이어스 작동 중에 소자가 고장나게 한다. 또한, JBS 다이오드의 높은 차단 전압에서의 누설 전류는 나선 전위 밀도와 상관관계가 없는 것으로 나타났다. 에피층에서의 기저면 전위의 주요 공급원은 결정 성장 과정에서 유래하는 것으로 또한 관찰된다.

Description

ＳｉＣ 상의 고전압 전력 반도체 소자{HIGH VOLTAGE POWER SEMICONDUCTOR DEVICES ON SiC}
연방 지원 연구 또는 개발과 관련된 진술
본 발명은 아미 리서치 래보러토리(Army Research Laboratory)에 의해 수여되는 계약 DAAD19-01-C-0067 하의 미국 정부 지원에 의해 이루어졌다. 미국 정부는 본 발명에 대해 소정 권리를 가질 수 있다.
관련 출원에 대한 상호 참조
본 출원은 2012년 9월 11일자로 출원된 미국 가특허 출원 제61/699,797호, 및 2013년 8월 6일자로 출원된 미국 특허 출원 제13/959,855호의 이득 및 우선권을 주장하며, 이들 둘 모두는 발명의 명칭이 "SiC 상의 고전압 전력 반도체 소자"이고, 이들의 전체 개시 내용은 본 명세서에 참고로 포함된다.
본 발명은 반도체 소자에 관한 것이며, 구체적으로는 탄화규소 기재 상에 제작된 고전력 반도체 소자에 관한 것이다.
반도체 SiC는 600 내지 10000 V 범위 이상의 전압에서 작동하는 반도체 소자를 구축하는 데 사용될 수 있다. 결정 유래 결함, 예를 들어, 마이크로파이프(micropipe), 나선 전위(screw dislocation) 및 기저면 전위(basal plane dislocation)가 SiC 기재에 상당한 양으로 존재하며 이러한 재료로 제조된 반도체 소자의 활성 영역 내로 혼입될 것이다. 결함들은, 단독으로 그리고 함께, 반도체 SiC 소자의 작동 성능 및 안정성을 이론에 의해 예측되는 것에 대해 제한하는 것으로 여겨지며, 이들 결함의 영향은 소자가 상기 전압 범위의 매우 높은 한도에서 작동하도록 설계될 때 더욱 뚜렷해진다.
탄화규소, SiC는, 재료 과학, 전자공학, 및 물리학에 친숙한 이들에게, 와이드 밴드 갭(wide band gap) 특성에 대해, 그리고 또한 극도의 경도, 고도의 열전도도 및 화학적 불활성 특성에 대해 유리한 것으로 인지되는, 결정질 반도체 재료이다. 이들 특성은 SiC를, 규소와 같은 더욱 일반적인 재료로부터 제조되는 소자에 비해 전력 밀도 및 성능 향상을 가능하게 하는, 전력 반도체 소자의 제작을 위한 매우 매력적인 전력 반도체로 만든다. SiC의 특징에 대한 다수의 공개된 개요가 있다. 예를 들어, SiC의 특징은 아이오페 인스티튜트(Ioffe Institute)에 의해 편집되어 문헌["Electronic archive. New Semiconductor Materials. Characteristics and Properties." (1998-2001)]으로서 온라인으로 공개되어 있다. 아이오페에 의해 공개된 일반적인 SiC 재료 상수 값이 소자 모델링 작업(modeling activity)에 종종 사용된다. 또한 문헌["Handbook Series on Semiconductor Parameters" vol. 1,2 edited by M. Levinstein, S. Rumyantsev and M. Shur, World Scientific, London, 1996, 1999]을 참조한다.
SiC의 가장 일반적인 형태는 원자들의 입방 배열 또는 육방 배열로 이루어진다. Si 층 및 C 층의 적층은 폴리타입(polytype)으로 알려진 다수의 형태를 취할 수 있다. 탄화규소 결정의 타입은 적층 구성(stacking sequence) 내의 반복 단위의 개수를 나타내는 숫자 뒤에 결정형을 나타내는 문자에 의해 표시된다. 예를 들어, 3C-SiC 폴리타입은 3개의 반복 단위 및 입방 (C) 격자를 지칭하는 한편, 4H-SiC 폴리타입은 4개의 반복 단위 및 육방 (H) 격자를 지칭한다.
상이한 탄화규소 폴리타입들은 재료 특성에 있어서, 가장 현저하게는 전기적 특성에 있어서 약간의 차이를 갖는다. 4H-SiC 폴리타입은 상대적으로 더 큰 밴드갭을 갖는 한편, 3C-SiC은 더 작은 밴드갭을 가지며, 대부분의 다른 폴리타입들에 대한 밴드갭은 이들 사이에 속한다. 밴드 갭이 더 큰 경우의 고성능 전력 소자 응용에 대해, 재료는, 이론적으로, 상대적으로 더 높은 고전력 및 열전도 성능을 제공하는 것이 더욱 가능하다.
SiC 결정은 자연에서는 발생하지 않으며 따라서 합성해야만 한다. SiC 결정의 성장은 승화/물리적 증기 수송(physical vapor transport) 또는 화학 증착에 의해 실행될 수 있다.
승화에 의한 SiC의 성장은 매우 어렵다. 승화에 의해 Si/C 화학종들의 증기 스트림을 생성하기 위해서는 2000℃를 초과하는 온도가 필요한데, 이는 반응 셀 구성요소 및 퍼니스(furnace) 설계를 크게 제한한다. 원래는, 애치슨(Acheson) 방법과 같은 공정에 의해 형성되는 SiC 연마재가 결정을 위한 Si 원자 및 C 원자의 공급원으로서 사용되었으며, 기술이 성숙됨에 따라 여러 곳에서 구체적으로는 SiC 결정 성장을 위한 SiC 공급원 분말을 합성하기 위한 수단을 개발하였다. 성장은 보통 진공 챔버 내의 흑연 용기에서 수행된다. 흑연 용기는 저항 방법 또는 유도 방법 중 어느 하나에 의해 가열된다. 체적 내에 제어된 온도 구배를 생성하도록 용기를 꼼꼼한 방식으로 단열시킨다. 시드 결정(seed crystal)이 사용되는데 보통 플레이트 또는 디스크와 같은 형상이다. 시드 결정은 전형적으로 그의 성장 표면이 공급원 재료를 향하도록 배향된다. 용기 내의 시드 결정의 위치는, 용기가 가열될 때 시드가 상대적으로 더 낮은 온도 위치에 놓이고 Si-C 공급원 재료가 더 높은 온도 위치에 놓이도록 설계된다. 공급원 재료를 승화시키기에 충분한 온도로 용기가 가열될 때, 증기가 낮은 온도 영역을 향해 이동하여 시드 결정 상에서 응축될 것이다. 이는 개념상으로는 단순해 보이지만, 실제로 SiC의 성장은 매우 복잡하며, 실시하는 이들에게는 수행하기 매우 어려운 것으로 인식된다.
역사적으로, SiC 승화-기반 결정 성장의 초기의 진보는 렐리(Lely) (US 2854364 - 1958)에 의해 처음 설명되는데, 그의 시딩되지 않은 결정 성장 방법은 소형 육방 SiC 소판(platelet)을 생성한다. 1970년대 및 1980년대에는, 소자를 생성하기 위해 매력적인 크기의 첫 번째 결정을 생성하는 기술이 러시아에서 타이로프(Tairov) 및 츠베트코프(Tsvetkov)에 의해 행해졌다 (문헌[Journal of Crystal Growth, 52 (1981) p.146-50 and Progress in Controlling the Growth of Polytypic Crystals in Crystal Growth and Characterization of Polytype Structures, P. Krishna, ed., Pergammon Press, London, p.111 (1983)]). 그들의 접근법은 렐리의 결정을 시드로서 사용하였으며, 상기한 바와 같은 승화 및 수송에 의해 성장을 행하였다. 이러한 결과는 시드의 선택, 압력 제어 및 온도 구배에 의한 폴리타입 제어 방법을 보여주었다. 그 후에, 데이비스(Davis) (미국 특허 제4866005호 - 1989년)가 공급원 재료 및 구배 제어의 신중한 선택에 의한 개선을 밝혀내었다. 타이로프, 츠베트코프, 및 데이비스의 방법에 대한 개량이 오늘날까지 계속 밝혀지고 있다.
더 큰 결정을 생성하는 방법이 나왔을 때에는, 결정의 결함을 제어하는 쪽으로 주안점이 또한 이동하였다. 결함은 개재물(inclusion) 및 결정 전위로 구분될 수 있다. SiC 결정에서의 주요한 결정 결함은 나선 전위이다. 이들 중에는 마이크로파이프 또는 중공 코어 나선 전위로서 알려진 특정 케이스가 있다. 추가로, 기저면 전위 및 관통 칼날 전위(threading edge dislocation)가 있다. 이들 결함은 다수의 공급원으로부터 유래한다. 예를 들어, 시드 결정에 함유된 결함이 새로 성장된 결정 체적으로 이동될 수 있다. 온도 구배 및 열팽창 부정합(mismatch)에 의해 일어나며 시드 및 성장 중의 결정에 부여되는 응력이 전위의 형성을 가져올 수 있다. SiC를 형성하는 데 필요한 것과 승화 증기 스트림에서와의 화학량론적 편차가 불안정한 폴리타입 성장을 가져올 수 있으며 - 이는 결국 성장된 결정 내의 폴리타입 개재물로 이어지고, 이는 폴리타입 경계에서의 전위 형성으로 이어진다. 심지어 전위들 사이의 상호작용이 전위를 생성하거나 없앨 수 있다.
확인된 방법에 의해 생성되는 SiC 결정은 큰 농도의 전위를 갖는다. 본 출원으로부터, 나선 전위 및 기저면 농도의 일반적으로 보고된 값은 공칭으로 각각 5000 내지 10000/㎠이다. 전위는 결정 대칭축에 수직인 평면에서 결정을 절단함으로써 가장 일반적으로 평가된다. 노출된 결정 표면을 350 내지 500℃ 범위의 온도에서 수산화칼륨과 같은 용융된 염으로 에칭하는 것이, 기재의 평면을 가로지르는 전위를 드러낼 것이다. 각각의 전위 타입은 특유의 형상을 가지므로 특유하게 계수될 수 있다. 전위는 일반적으로 검사 면적으로 나눈 수치로서 계수 및 보고된다. 이러한 특성화 방법은, 기재 평면 상에 형성된 반도체 소자의 활성 영역에 존재하는, 에칭에 의해 드러나는 결함의 용이한 식별을 가능하게 하기 때문에 유용하다. 이들 결함, 또는 그의 결여는 종종 소자의 전기적 작동 파라미터와 상관관계가 있다. 전위가 균일하게 분포되지 않음을 나타내는 다수의 예가 문헌에 있다. 특히, 오늘날에는 100 mm 직경의 원에 상응하거나 더 큰 섹션에 대한 검사가 필요할 수 있기 때문에, 전위의 개수가 많으면 각각을 하나씩 계수하는 것이 매우 실현불가능하다. 그래서, 전체 기재 면적을 에칭할 수는 있지만, 검사를 위해 샘플링된 표면의 단지 한정된 부분에 대해서만 그 부분에 부여된 전위의 양을 결정할 것이다. 부정확한 샘플링 방법은 더 큰 결정과 관련된 전위 농도의 평가에 있어서 오차를 야기할 수 있다. 대부분의 보고서에서, 샘플링 방법의 상세 사항은 제공되지 않으므로, 결과의 복제가 불가능하지는 않더라도 종종 어려울 수 있다.
고체 물리학 및 반도체 소자에 대해 숙달된 과학자들은 전위로 인해 소자 성능이 재료의 이론적 특성보다 낮게 됨을 안다. 그러므로, 반도체 SiC 결정 품질의 개선에 주안점을 둔 현대의 노력은 결정 성장에서 유래한 결함들을 감소시킬 수 있는 요인들을 확인하고 제어하고자 한다.
일단 충분히 큰 결정이 생성되면, 평면 제작 방법을 사용하여 반도체 소자를 제작하기 위해서는 소자에 유용하도록 결정을 절단하여 웨이퍼로 제작하여야 한다. 다수의 반도체 결정 (예를 들어, 규소, 비소화갈륨)이 성공적으로 개발되고 웨이퍼 제품으로 상업화되었기 때문에, 벌크 결정으로부터 웨이퍼를 제작하는 방법은 공지되어 있다. 웨이퍼 제작 및 표준 특성화 방법에 대한 일반적인 접근법 및 요건의 개관은 문헌[Wolf and Tauber, Silicon Processing for the VLSI Era, Vol.1- Process Technology, Chapter 1 (Lattice Press -1986)]에서 찾아 볼 수 있다.
그의 경도로 인해, SiC를 웨이퍼 기재로 제작하는 것은, 규소 또는 비소화갈륨과 같은 다른 일반적인 반도체 결정을 처리하는 것과 비교하여 특유의 문제를 제공한다. 기계에 대해 개조가 이루어져야만 하며, 연마제의 선택이 일반적으로 사용되는 재료를 넘어서 변화되어야 한다. SiC를 수용하도록 일반적인 웨이퍼 제작 기술에 대해 이루어지는 수정은 종종 그의 발명자들에 의해 독점적 정보(proprietary information)로서 유지된다. 경면 연마된(mirror polished) SiC 웨이퍼에 대해 상당한 표면 아래 손상이 관찰가능하며 이는 규소 업계에서 사용되는 것과 유사한 화학적 향상된 기계적 연마 방법을 사용하여 감소되거나 제거될 수 있는 것으로 보고되어 있다.(문헌[Zhou, L., et al., Chemomechanical Polishing of Silicon Carbide, J. Electrochem. Soc., Vol. 144, no. 6, June 1997, pp. L161-L163]).
SiC 웨이퍼 상에 반도체 소자를 구축하기 위해서는 웨이퍼 상에 부가적인 결정질 SiC 필름들을 침착하여, 필요한 전도도 값 및 전도체 타입을 갖는 소자 활성 영역을 생성하여야 한다. 이는 전형적으로 화학 증착 (CVD) 방법을 사용하여 수행된다. CVD 에피택시에 의한 SiC의 성장을 위한 기술은 1970년대 이래로 러시아, 일본 및 미국의 기업들에 의해 공개되어 왔다. CVD에 의한 SiC의 성장을 위한 가장 일반적인 화학 물질은 규소 함유 공급원 가스 (예를 들어, 모노실란 또는 클로로실란)와 탄소 함유 공급원 가스 (예를 들어, 탄화수소 가스)의 혼합물이다. 저결함 에피택셜 층들의 성장에 중요한 요소는, 기재 표면이 결정 대칭축으로부터 떨어져 경사져서, 화학 원자들이 기재 결정에 의해 확립된 적층 순서대로 표면에 부착될 수 있게 한다는 것이다. 경사가 적절하지 않은 경우, CVD 공정은 표면 상에 3차원적 결함을 생성할 것이며 그러한 결함은 비-작동 반도체 소자를 생성할 것이다. 표면 결점, 예를 들어, 균열, 표면 아래 손상, 피트(pit), 입자, 스크래치 또는 오염은 CVD 공정에 의한 웨이퍼의 결정 구조의 복제를 방해할 것이다 (예를 들어, 문헌[Powell and Larkin, Phys. Stat. Sol. (b) 202, 529 (1997)] 참조). 웨이퍼를 제작하는 데 사용되는 연마 및 세정 공정에 의해 표면 결점을 최소화하는 것이 중요하다. 이들 표면 결점의 존재 시에, 기저면 전위 및 입방 SiC 개재물을 포함하는, 몇몇 결함이 에피택셜 필름에서 발생할 수 있다 (예를 들어, 문헌[Powell, et. al. Transactions Third International High-Temperature Electronics Conference, Volume 1, pp. II-3 - II-8, Sandia National Laboratories, Albuquerque, NM USA, 9-14 June 1996] 참조).
SiC에서의 결함은 그러한 결함 위에 형성된 반도체 소자의 작동을 제한하거나 파괴하는 것으로 알려져 있다. 뉴덱(Neudeck) 및 파웰(Powell)은 중공 코어 나선 전위 (마이크로파이프)가 SiC 다이오드에서의 전압 블로킹 성능을 심각하게 제한하였음을 보고하였다 (문헌[P. G. Neudeck and J. A. Powell, IEEE Electron Device Letters, vol. 15, no. 2, pp. 63-65, (1994)]). 뉴덱은 1994년에 전력 소자에 대한 결정 (웨이퍼) 및 에피택시 유래 결함의 영향을 재검토하였는데, 나선 전위 및 형태학적 에피택시 결함으로 인한 전력 소자 기능의 제한을 강조하였다 (문헌[Neudeck, Mat. Sci. Forum, Vols 338-342, pp.1161-1166 (2000)]). 헐(Hull)은 더 낮은 나선 전위 밀도를 갖는 기재 상에 다이오드가 제작된 경우에 고전압 다이오드 역 바이어스 누설 전류의 분포에 있어서 더 낮은 값으로의 이동을 보고하였다 (문헌[Hull, et. al., Mat. Sci. forum, Vol. 600-603, p. 931-934 (2009)]). 렌덴만(Lendenmann)은, 바이폴라 다이오드에서의 순방향 전압 저하가 기재의 기저면 전위로부터 유래된 에피층의 기저면 전위와 연관됨을 보고하였다 (문헌[Lendenmann et. al., Mat. Sci. Forum, Vols 338-342, pp.1161-1166 (2000)]). SiC 소자의 잠재적인 성능 이점을 실현하기 위해서는, 소자들에 효과적으로 유리한 수준으로 활성 소자 영역에서의 결함을 감소시켜야만 한다.
대부분의 결함이 벌크 결정으로부터 유래하기 때문에, 다수의 연구자들이 기재로부터 에피택셜 필름으로의 기저면 전위와 같은 결함의 전파를 억제할 수 있는 에피택시 공정을 개발하고자 시도하였다. 이러한 기술은, CVD 성장 전 기재 표면의 화학적 에칭, CVD 공정에 대한 전략적 변경 및 이들의 조합을 포함하였다. 연마된 기재로부터 에피택셜 층으로의 기저면 전위의 전파의 경우에, 이러한 전위는 반도체 소자 작동에 상대적으로 유리한 관통 칼날 전위로 변환되거나, 또는 기저면 전위는 에피택셜 층으로 연장할 것이다. 기저면 전위의 감소는, 웨이퍼의 경사각 감소, 연마 공정 변경, CVD 공정 파라미터 변경을 포함하는 몇몇 접근법에 의해 증대된다. 예를 들어, 미국 특허 출원 공개 제2009/0114148 A1호는 CVD 공정을 중단시키는 것이 에피택셜 층에서의 기저면 전위의 수를 감소시키는 데 긍정적 영향을 미칠 수 있음을 교시한다. 미국 특허 출원 공개 제2010/0119849 A1호는 에피택셜 층에서의 결함 감소를 억제하는 수단으로서 액상 에피택시의 사용을 교시한다. 미국 특허 출원 공개 제2007/0221614 A1호에서는 기재의 에칭 및 재연마와 에피택시를 조합하여 에피택셜 층에서의 기저면 결함을 억제한다. 이들 및 유사한 기술의 전형적인 제한점은 모든 타입의 결함에 대해 동시에 작용하지 않으며, 특히 높은 결함 밀도를 갖는 기재를 가지고 시작하는 경우에, 반도체 소자의 성능과 관련하여 유리한 수준으로 결함을 감소시키지 못한다는 점이다.
본 발명의 하기 개요는 본 발명의 일부 태양 및 특징의 기본적인 이해를 제공하기 위해 포함된다. 이러한 개요는 본 발명의 광범위한 개관이 아니며 따라서 본 발명의 중요하거나 결정적인 요소를 특별히 확인하고자 하거나 본 발명의 범주를 기술하고자 하는 것은 아니다. 이것의 유일한 목적은 하기에 제공되는 더욱 상세한 설명에 대한 서두로서 본 발명의 일부 개념을 단순화된 형태로 제공하는 것이다.
고전압 (600 V 초과의 전압) 반도체 소자의 제조 방법으로서, 마이크로파이프 밀도가 1/㎠ 미만이고 나선 전위 밀도가 2000/㎠ 미만이고 기저면 전위 밀도가 2000/㎠ 미만인, 0.02 내지 1.5 ㎠ 면적의 4H-SiC 기재, 및 이러한 기재 상의 몇몇 SiC 에피택시 필름 층들로 구성되며, 에피택시 필름 층들 중 적어도 하나는 순 캐리어 농도(net carrier concentration)가 1×1014/㎤ 내지 2×1016/㎤의 범위이고 에피택시 층들의 상부에서 측정된 마이크로파이프 밀도가 1/㎠ 미만이고 에피택시 층들의 상부에서 측정된 나선 전위 밀도가 2000/㎠ 미만이고 에피택시 층들의 상부에서 측정된 기저면 전위 밀도가 50/㎠미만인, 고전압 반도체 소자의 제조 방법을 다양한 실시 형태가 제공한다. 형성된 에피택셜 층은, 전도성 타입을 전자 또는 정공으로 지정하는, n 타입 또는 p 타입 중 어느 하나일 수 있다. 고전압 소자는 하나 또는 둘 모두의 전도성 타입의 에피택셜 층으로 구성될 수 있다.
본 발명의 태양에 따르면, 반도체 소자는, 마이크로파이프 밀도가 1/㎠ 미만이고 나선 전위 밀도가 2500/㎠ 미만이고 기저면 전위 밀도가 2500/㎠ 미만인, 0.02 내지 1.5 ㎠ 면적의 4H-SiC 기재, 및 이러한 기재 상의 몇몇 SiC 에피택시 필름 층들로 구성되며, 에피택시 필름 층들 중 적어도 하나는 순 캐리어 농도가 1×1014/㎤ 내지 2×1016/㎤의 범위이고 에피택시 층들의 상부에서 측정된 마이크로파이프 밀도가 1/㎠ 미만이고 에피택시 층들의 상부에서 측정된 나선 전위 밀도가 2500/㎠ 미만이고 에피택시 층들의 상부에서 측정된 기저면 전위 밀도가 10/㎠ 미만이며, 적어도 하나의 에피택셜 층은 캐리어 수명이 1 μsec 미만이다. 소자는 일반적인 SiC 재료 상수를 사용하여 소자를 모델링함으로써 결정되는 이론적 값의 85 내지 95%의 범위의 역 전압 블로킹을 나타낸다.
일 태양에서, 마이크로파이프 밀도가 1/㎠ 미만이고, 나선 전위 밀도가 2000/㎠ 미만이고, 기저면 전위 밀도가 2000/㎠ 미만인, 0.02 내지 1.5 ㎠ 면적의 4H-SiC 기재; 및 기재 상의 복수의 에피택셜 층들을 포함하며, 복수의 에피택셜 층들 중 적어도 하나는 순 캐리어 농도가 1×1014/㎤ 내지 2×1016/㎤의 범위이고, 마이크로파이프 밀도가 1/㎠ 미만이고, 나선 전위 밀도가 2000/㎠ 미만이고, 기저면 전위 밀도가 10/㎠ 미만인, 고전압 반도체 소자가 본 명세서에서 제공된다.
이러한 태양의 일 실시 형태에서, 소자는 2개의 인접한 에피택셜 층들에 의해 형성된 적어도 하나의 p-n 접합을 추가로 포함한다.
이러한 태양의 다른 실시 형태에서, 소자는 캐리어 수명이 1 마이크로초 초과인 적어도 하나의 에피택셜 층을 추가로 포함한다.
이러한 태양의 다른 실시 형태에서, 10 mA/㎠ 이하의 누설 전류에서 측정되는 최대 전압으로서 표시되는, 역 바이어스 차단 전압은 SiC 재료 상수를 사용하여 소자를 모델링함으로써 결정되는 이론적 값의 85% 초과의 범위이다.
이러한 태양의 다른 실시 형태에서, 4H-SiC 기재는 단결정 4H-SiC 기재이다.
이러한 태양의 다른 실시 형태에서, 단결정 4H-SiC 기재는 c-축으로부터 떨어져 경사진 각도에서 절단된다.
이러한 태양의 다른 실시 형태에서, 단결정 4H-SiC 기재는 <11-20> 방향을 향해 경사진 각도에서 절단된다.
다른 태양에서, 마이크로파이프 밀도가 1/㎠ 미만이고, 나선 전위 밀도가 2000/㎠ 미만이고, 기저면 전위 밀도가 2000/㎠미만인 4H-SiC 기재를 제조하는 단계; 및 기재 위에 복수의 에피택셜 층들을 침착하는 단계를 포함하며, 복수의 에피택셜 층들 중 적어도 하나는 순 캐리어 농도가 1×1014/㎤ 내지 2×1016/㎤의 범위이고, 마이크로파이프 밀도가 1/㎠ 미만이고, 나선 전위 밀도가 2000/㎠ 미만이고, 기저면 전위 밀도가 10/㎠미만인, 반도체 소자의 제조 방법이 본 명세서에서 제공된다.
이러한 태양의 일 실시 형태에서, 복수의 에피택셜 층들을 침착하는 단계는 적어도 하나의 p-n 접합을 형성하는 것을 추가로 포함한다.
이러한 태양의 다른 실시 형태에서, 4H-SiC 기재는 단결정 4H-SiC 기재이다.
이러한 태양의 다른 실시 형태에서, 단결정 4H-SiC 기재는 c-축으로부터 떨어져 경사진 각도에서 절단된다.
이러한 태양의 다른 실시 형태에서, 단결정 4H-SiC 기재는 <11-20> 방향을 향해 경사진 각도에서 절단된다.
이러한 명세서의 일부에 포함되거나 그를 구성하는 첨부 도면은 본 발명의 실시 형태들을 예시하며, 상세한 설명과 함께, 본 발명의 원리를 설명하고 예시하는 역할을 한다. 도면은 예시적인 실시 형태의 주된 특징을 도식의 방식으로 나타내고자 하는 것이다. 도면은 실제 실시 형태들의 모든 특징 또는 도시된 요소의 상대적인 치수를 도시하고자 하는 것이 아니며, 축척에 맞게 그려지지 않는다. 도면에서, 유사한 참조 부호는 명세서에서의 유사한 특징부를 지칭한다:
<도 1>
도 1은 1.9 cm-2의 결함 밀도에 상응하는, 92%의 LLS 2×2 mm 부위 수득률을 갖는, 100 μm 두께 에피 웨이퍼(epi wafer)의 LLS 결함 부위 맵이다.
<도 2a>
도 2a는 KOH 에칭된 에피 표면의 노마르스키(Nomarski) 현미경 이미지를 나타낸다. 분리된 BPD가 화살표로 표시되어 있다.
<도 2b>
도 2b는 KOH 에칭된 에피 표면의 노마르스키 현미경 이미지를 나타낸다. 삼각형 또는 선 결함과 연관된 BPD가 화살표로 표시되어 있다.
<도 3a 및 도 3b>
도 3a는 (a) 차단 전압이 1 ㎸인 JBS 다이오드의 KOH 에칭된 표면의 노마르스키 광학 현미경 이미지를 나타내며, 도 3b는 차단 전압이 10 ㎸ 초과인 다이오드를 나타낸다. 흑색점은 KOH 에칭에 의해 드러나는 바와 같은 관통 나선 전위 (큰 피트) 또는 관통 칼날 전위 (작은 피트)이다. 다이오드들 중 어느 것에서도 BPD가 관찰되지 않는다.
<도 4>
도 4는 3개의 상이한 소자 크기에 대한 로그 스케일의 누설 전류 대 나선 전위 밀도 (SDD)를 나타낸다. 역 바이어스 누설 전류에 대한 나선 전위 밀도의 영향은 전혀 관찰되지 않는다.
<도 5>
도 5는 기재 및 복수의 에피택셜 층들을 포함하는 JBS 다이오드, MOSFET 또는 PiN 다이오드의 예를 나타낸다.
본 발명은 본 명세서에 기재된 특정 방법론, 프로토콜 등에 제한되지 않으며, 따라서 변화할 수 있는 것으로 이해되어야 한다. 본 명세서에 사용된 용어는 단지 특정 실시 형태를 설명하기 위한 것이며, 오로지 특허청구범위에 의해서만 정의되는 본 발명의 범주를 제한하고자 하는 것은 아니다.
본 명세서에 그리고 특허청구범위에서 사용되는 바와 같이, 단수 형태는, 문맥에서 달리 명백하게 표시되지 않는다면, 복수의 지시물을 포함하며 그 반대도 성립한다. 작용예, 또는 달리 표시된 경우 이외에, 본 명세서에서 사용되는, 양을 나타내는 모든 수치는 모든 경우에 용어 "약"으로 수식되는 것으로 이해되어야 한다.
확인된 모든 간행물은, 예를 들어, 본 발명과 관련하여 사용될 수 있는 그러한 간행물에 기재된 방법론을 설명하고 개시할 목적으로 본 명세서에 참고로 분명하게 포함된다. 이들 간행물은 오로지 본 출원의 출원일 이전의 그들의 개시에 관해서만 제공되는 것이다. 이와 관련하여 어떤 것도, 발명자들이 선행 발명 덕분에 또는 어떠한 다른 이유로 그러한 개시보다 앞설 수 없었다는 것을 인정하는 것으로 해석되어서는 안 된다. 이들 문서의 날짜에 대한 모든 언급 또는 문서의 내용에 관한 표현은 출원인에게 이용가능한 정보에 기초하며, 이들 문서의 날짜 또는 내용의 정확성에 관해서는 어떠한 인정도 하지 않는다.
달리 정의되지 않는다면, 본 명세서에 사용되는 모든 기술 용어 및 과학 용어는 본 발명과 관련된 당업자에게 일반적으로 이해되는 것과 동일한 의미를 갖는다. 임의의 공지의 방법, 장치, 및 재료가 본 발명의 실시 또는 시험에 사용될 수 있지만, 이와 관련된 방법, 장치, 및 재료가 본 명세서에 기재된다.
일부 선택된 정의
달리 언급되거나 문맥에 내포되지 않는다면, 하기 용어 및 어구는 하기에 제공된 의미를 포함한다. 달리 명시적으로 언급되거나 문맥에서 분명하지 않다면, 하기 용어 및 어구는, 그와 관련된 기술 분야에서 용어 또는 어구가 획득한 의미를 배제하지 않는다. 정의는 본 명세서에 기재된 태양의 특정 실시 형태를 설명하는 데 도움을 주기 위해 제공되며, 본 발명의 범주는 오직 특허청구범위에 의해서만 제한되기 때문에, 청구된 발명을 제한하고자 하는 것은 아니다. 게다가, 문맥에 의해 달리 필요하지 않다면, 단수 용어는 복수를 포함할 것이고 복수 용어는 단수를 포함할 것이다.
본 명세서에 사용되는 바와 같이 용어 "포함하는" 또는 "포함한다"는 본 발명에 필수적인 조성물, 방법, 및 이들의 각각의 구성 요소(들)와 관련하여 사용되지만, 필수적이든 그렇지 않든, 명시되지 않은 요소들을 포함하는 것이 또한 가능하다.
본 명세서에 사용되는 바와 같이 용어 "~로 본질적으로 이루어지는"은 소정 실시 형태를 위해 필요한 그러한 요소들을 지칭한다. 이 용어는 본 발명의 그러한 실시 형태의 기본적이고 신규한 또는 기능적인 특징(들)에 실질적으로 영향을 주지 않는 추가적인 요소들의 존재를 허용한다.
용어 "~로 이루어지는"은, 실시 형태의 그러한 설명에서 언급되지 않은 임의의 요소를 배제한, 본 명세서에 기재된 바와 같은 조성물, 방법, 및 이들의 각각의 성분을 지칭한다.
작용예, 또는 달리 표시된 경우 이외에, 본 명세서에서 사용되는, 양을 나타내는 모든 수치는 모든 경우에 용어 "약"으로 수식되는 것으로 이해되어야 한다. 용어 "약"은, 백분율과 관련하여 사용되는 경우에, ±1%를 의미할 수 있다.
단수 용어 ("a," "an," 및 "the")는, 문맥에서 달리 명백하게 표시되지 않는다면, 복수의 지시물을 포함한다. 유사하게, 단어 "또는"은, 문맥에서 달리 명백하게 표시되지 않는다면, "및"을 포함하는 것으로 의도된다. 따라서, 예를 들어, "방법"에 대한 언급은, 본 명세서에 기재되고/되거나 본 명세서 등을 읽었을 때 당업자에게 명백해질 유형의 하나 이상의 방법 및/또는 단계를 포함한다.
본 명세서에 기재된 것과 유사하거나 동등한 방법 및 재료가 본 발명의 실시 또는 시험에 사용될 수 있지만, 적합한 방법 및 재료가 하기에 기재된다. 용어 "포함한다"(comprise)는 "구비한다"(include)를 의미한다. 약어, "e.g."는 라틴어 'exempli gratia'로부터 유래한 것이며, 비제한적인 예를 나타내기 위해 본 명세서에서 사용된다. 따라서, 약어, "e.g."는 용어 "예를 들어"와 동의어이다.
이미 언급되지 않은 한, 본 명세서에 기재되고 예시된 다양한 실시 형태 중 어느 하나가 본 명세서에 개시된 다른 실시 형태들 중 임의의 것에 나타난 특징들을 포함하도록 추가로 수정될 수 있음이 당업자에게 이해될 것이다.
하기 예는 본 발명의 일부 실시 형태 및 태양을 나타낸다. 본 발명의 사상 또는 범주를 변경하지 않으면서 다양한 수정, 부가, 치환 등이 수행될 수 있으며, 그러한 수정 및 변화는 하기한 특허청구범위에 정의된 바와 같은 본 발명의 범주에 포함됨이 당업자에게 명백할 것이다. 하기 예는 어떤 식으로든 본 발명을 제한하지 않는다.
하기는, SiC 기재 상에 고전력 소자를 생성하는, 본 발명의 실시 형태에 따른 제작 방법의 예를 제공한다. 다양한 방법이 고도로 기능성인 소자를 얻는데 필요한 사양을 갖는 기재를 제공한다.
본 명세서에 개시된 실시 형태는, 4° 축외(off-axis) 76 mm 4H SiC 기재 상에 성장된, 50 내지 100 μm의 두께를 갖는 에피웨이퍼를 제공한다. RMS 조도(roughness)가 1 nm 미만이고 결함 밀도가 2 cm-2까지 이르는 평탄한 표면(smooth surface)이 80 내지 100 μm 두께 에피웨이퍼에 대해 성취된다. 2 내지 4 μs의 긴 캐리어 수명이 일상적으로 얻어지며, 50 cm-2로부터 10 cm-2 미만까지 이르는 범위의 낮은 BPD 밀도가 확인된다. 두꺼운 에피택셜 층들을 갖는 이러한 웨이퍼에 대해서 고전압 JBS 다이오드가 성공적으로 제작되었다.
고품질 4H SiC 상에 제작된 고전압 다이오드 및 트랜지스터는, 전력을 제어하고 에너지 소비를 감소시키기 위한 새로운 기술 시장에 적합하다. 4H-SiC 결정 및 웨이퍼의 제작에 있어서 최근의 진보는 0.1/㎠ 미만의 마이크로파이프 결함 밀도, 2500/㎠ 미만의 나선 전위 밀도, 및 1000/㎠미만의 기저면 결함 밀도를 야기하였다. 이들 기재 상에 대한 CVD 에피택시는 평탄한 표면 및 낮은 기저면 결함 밀도를 갖는 SiC 에피웨이퍼를 생성하였다. 다양한 실시 형태가, 3-인치(in) 4° 축외 기재 상의, 두께가 50 내지 100 μm인, 저수준으로 도핑된 (1 × 1015/㎤ 미만) 에피웨이퍼를 생성할 수 있다.
CVD 에피택시 전에, 4H-SiC 웨이퍼의 근처 표면에서 검출되는 마이크로파이프의 개수를 측정한 다음 레이저 광 산란을 사용하여 맵핑한다. 마이크로파이프의 총 개수를 측정된 웨이퍼 표면의 면적으로 나누어서 마이크로파이프 밀도를 계산한다. 모든 웨이퍼에서, 레이저 광 산란 분광법에 의해 측정된 마이크로파이프 밀도가 0.5/㎠ 미만이었다. KOH 에칭 또는 x-선 토포그래피(topography) 측정을 사용하여 전위를 특성화한다. 이러한 방법들은 일치성이 우수하므로 두 시험은 상호 교환가능하게 사용될 수 있다. 나선 전위 분석의 결과는, 측정된 부위가 2500/㎠ 미만의 나선 전위 밀도를 가질 확률이 95% 초과임을 밝혀내었다. 기저면 결함 분석의 결과는, 측정된 부위가 2500/㎠ 미만의 밀도에 상응하는, 웨이퍼 표면을 횡단하는 기저면의 값을 나타낼 확률이 80% 초과임을 밝혀내었다.
이어서, 수평 핫-월(horizontal hot-wall) CVD 반응기에서 에피택셜 필름을 3-인 4° 축외 4H SiC 기재 상에 성장시킨다. SiC 반도체 소자는 전형적으로 에피택셜 필름의 2개 이상의 층을 사용하여 제작된다. 총 에피택시 필름 두께는 푸리에 변환 적외선 분광법(FTIR)에 의해 측정되며 도핑은 수은 탐침 커패시턴스 전압 (C-V) 측정에 의해 얻는다. 표면 결함 검사는 레이저 광산란 (LLS) 맵핑에 의해 얻으며 표면 조도는 원자력 현미경 (AFM)에 의해 측정된다. 추가로, 캐리어 수명은 마이크로파 유도 광전도 감쇠법(microwave induced photoconductive decay; 마이크로-PCD)에 의해 측정된다. 여기 레이저 파장은 349 nm이고, 캐리어 주입 수준은 1×1016 cm-3에 상응한다. 복합 에피택셜 필름에서 기저면 전위 (BPD) 및 나선 전위는 500 내지 550℃에서 5 내지 10분 동안의 용융 KOH 에칭에 의해 드러난다. 이러한 에칭 시간은 규소 면 상에서 1.5 내지 3 μm의 필름을 에칭해 내는 것에 해당한다. 원래의 SiC 웨이퍼에서, 전위 밀도는 전형적으로 웨이퍼 상의 9개의 부위에서, 예를 들어, 중심, 웨이퍼 반경의 50%의 원주 상의 4개 지점, 및 최대 웨이퍼 반경 근처 원주 상의 4개 지점에서 측정된다.
연마된 SiC 기재 웨이퍼 또는 에피택셜 층을 포함하는 SiC 연마된 웨이퍼의 마이크로파이프 밀도, 나선 전위 밀도 및 기저면 전위 밀도 각각은 상기한 KOH 에칭 기술을 사용하여 측정될 수 있다. SiC 전력 반도체 소자에 포함되는 마이크로파이프 밀도, 나선 전위 밀도 및 기저면 전위 밀도 각각은 그의 패키지로부터 소자 칩을 꺼내고 상기한 KOH 에칭 공정을 실시함으로써 측정될 수 있다. 단일 전력 소자 상의 전위를 측정하는 경우에, 전위는, 다이오드의 경우 애노드에 의해 규정되는 면적에서 또는 MOSFET (소스 영역(source region)) 또는 BJT (이미터-기반 영역(emitter-base region))과 같은, 수직 전류 흐름(vertical current flow)을 갖는 트랜지스터에서의 핑거 구조(finger structure)에 의해 규정되는 면적 영역에서 계수된다.
SiC 에피 개발은, 중요 공정 파라미터뿐만 아니라 핫-존(hot-zone) 부분 설계 및 안정성의 개선을 통한 결함 제어에 주안점을 두었다. 최적화된 CVD 화학을 사용하여, 대략 5×1014 cm-3의 의도적인 n-도핑 수준에서 두께가 100 μm 이하인 에피웨이퍼가 생성되었다. 이러한 두께 및 낮은 도핑 수준에서, 중위값이 5.6 cm-2이고 최상값이 2 cm-2 미만인, 합리적으로 낮은 표면 결함 밀도가 얻어졌다. 도 1은 평균 n-도핑이 4×1014 cm-3인, 100 마이크로미터 (μm) 두께 에피택시 웨이퍼의 LLS 결함 부위 맵을 나타낸다. 100 μm 두께 에피 웨이퍼의 무결함 부위 수득율은 92%이며, 이는 1.9 cm-2의 결함 밀도에 상응한다. 최적화된 공정은, AFM 조도 측정에 의해 확인되는 바와 같이, 심지어 80 내지 100 μm만큼 큰 두께에서도, 평탄한 표면을 갖는 에피웨이퍼를 또한 일관되게 생성하였다. 20×20 μm2 스캔을 사용한 AFM에 의해 측정할 때, 80 내지 100 μm 두께 에피 웨이퍼의 RMS 조도는 일반적으로 1 nm 미만이다. 그러나, 평탄한 표면으로부터의 편차가, 웨이퍼 에지에 가까운 위치에서 때때로 관찰될 수 있다. 캐리어 수명은 마이크로파 광전도 감쇠법에 의해 측정된다. 총 에피택시 필름 두께가 20 내지 100 μm의 범위인 웨이퍼에 대해, 웨이퍼 표면에 대한 측정으로부터 계산되는 평균 수명은 전형적으로 2 마이크로초이고, 웨이퍼 내 표준 편차는 전형적으로 10 내지 40%이다. 예를 들어, 100 μm 두께 에피층의 표면에서 측정되는 수명 값은 6 내지 8 마이크로초의 범위였다.
용융 KOH 에칭을 사용하여 다수의 에피층에서 전형적인 BPD 밀도를 검사하였다. BPD는 쉘 형상의 에칭 피트로서 분명하게 드러난다. 분리된 기저면 전위가 관찰될 수 있으며, 이들은, CVD 에피택시 공정에 의해 관통 칼날 전위로 변환되지 않은, 연마된 웨이퍼의 기저면 전위의 결과이다. 이는 도 2a에 나타나있다. 발견되는 다른 기저면 결함은 스크래치, 피트, 및 입자와 같은 형태학적 결함과 연관되며; 이는 도 2b에 나타나있다. 연마 스크래치, 피트, 또는 입자로 인한 표면 손상과 연관되지 않은 BPD를 고려할 때, 표면 검사는 에피층에서 평균 BPD 밀도가 10 cm-2 미만임을 밝혀낸다.
0.034 ㎠ 내지 0.474 ㎠의 범위의 활성 영역을 갖는 JBS 다이오드가 4H-SiC 에피웨이퍼 상에서 처리되었다. 이론적 한계의 90% 초과의 차단 전압이 다수의 JBS 다이오드에서 성취되었다. 8 ㎸만큼 높은 차단 전압이 50 μm 두께 에피택시 상의 다이오드에서 얻어졌으며, 10 ㎸가 80 μm 두께 에피택시 상의 다이오드에서 입증되었다. 전기적 시험 후 소자에 대한 고장 분석(failure analysis) 및 시각적 검사는 삼각형 결함이 역 바이어스 성능을 제한하는 치명적 결함(killer defect)임을 나타낸다. 높은 역 차단 전압을 갖는 다이오드에는 어떠한 삼각형 결함도 없다. 소자 시험 후 일부 소자에 대해 용융 KOH에서의 에칭을 행하였다. 형태학적 결함 (예를 들어, 삼각형, 입자 등)이 없는 다이오드만을 검사하였다. 전혀 다른 차단 전압을 갖는 다이오드들을 노마르스키 현미경 하에서 검사하였다. 나선 전위는 육각형 특징부로 나타나고, 기저면 전위는 쉘로서 나타난다. 도 3a 및 도 3b에 나타난 바와 같이, 차단 전압이 1 ㎸인 다이오드에서의 전위 밀도는, 차단 전압이 10 ㎸ 초과인 다이오드에서와 비교하여 다르지 않다. 둘 모두의 다이오드가 0.18 ㎠의 면적을 가지며, 어느 다이오드에서도 단일 BPD이 관찰되지 않는다. 50 μm 두께 에피웨이퍼에 대해, 5 ㎸의 차단 전압에서의 누설 전류와 활성 다이오드 영역에 포함된 나선 전위 밀도와의 사이의 잠재적인 상관관계를 시험하고자 시도되었다. 도 4에 나타낸 바와 같이, 상관관계를 관찰할 수 없었다. 80 μm 두께 에피택셜 필름을 갖는 기재 상에 제작된 다이오드에 대해서 유사한 관찰 소견이 나타났다.
상기에 나타낸 바와 같이, 두께가 50 내지 100 μm인 4H SiC 에피웨이퍼를 4° 축외 기재 상에 성장시킨다. LLS 시험에 의하면 2 내지 6 cm-2의 범위의 표면 결함 밀도가 얻어진다. 2 내지 3 μs의 범위의 일관된 캐리어 수명이 이들 에피웨이퍼에 대해서 얻어졌다. 이러한 에피웨이퍼에서는 매우 낮은 BPD 밀도가 확인되었는데, 이때 BPD 밀도는 10 cm-2 미만까지 이르렀다. 두께가 50 내지 100 μm인 에피택셜 웨이퍼를 사용하여 다이오드를 제작하였다. 고전압 시험은 4H-SiC에 대한 이론적 값에 가까운 차단 전압을 입증하였다. 50 μm 두께 에피택셜 필름 상에 제작된 소자에서는 8 ㎸의 차단 전압이 성취되었으며, 80 μm 두께 필름 상에 제작된 소자에서는 10 ㎸의 차단 전압이 얻어졌고, 100 μm 필름 상에서는 11.2 ㎸ 초과의 차단 전압이 얻어졌다. 고장 소자의 검사로 삼각형 결함을 확인하였는데, 이는 표면 손상 또는 에피택시 동안 존재하는 입자로 인해 형성되며, 역 바이어스 하에서 소자가 고장나게 하는 치명적 결함이다. 또한, JBS 다이오드의 높은 차단 전압에서의 누설 전류는 나선 전위 밀도와 상관관계가 없는 것으로 나타났다. 연마된 웨이퍼에 스크래치, 피트, 및 입자가 본질적으로 없는 경우에, 에피층에서의 기저면 전위의 주요 공급원은 결정 성장 과정 내에서 유래하는 것으로 또한 관찰되며, 이는 CVD 에피택시 공정에 의해 관통 칼날 결함으로 변환되지 않은 기저면 결함에 상응한다.
측정 전략과 조합된 재료 개선의 융합은, SiC에 대한 예상에 맞게 작동하는 소자의 제작을 가능하게 하는 기재를 개발하는 과정으로서 나왔다. 공정은 단결정 4H SiC 웨이퍼의 신중한 선택으로 시작된다. 결정 성장 과정으로부터 유래하는 결함의 개수를 확인하기 위해서는 충분한 샘플링에 의해 웨이퍼를 적절하게 시험할 필요가 있다. 본 발명자들은 연마된 결정질 SiC 기재에서의 결함을 특성화하는 데에 두 가지 기술을 성공적으로 사용하였다: 용융된 염 에칭/시각적 계수 및 x-선 토포그래피/시각적 계수. 어떠한 측정을 사용하든, 기재를 웨이퍼 상의 9개의 부위에서 검사한다. 어떠한 접근법을 사용하든, 결정으로부터 절단된 하나의 웨이퍼 슬라이스의 특성화가 결함과 관련된 결정의 성능을 정성하는 데 충분하다. 일단 특성화되면, 결정으로부터의 슬라이스를 CVD 에피택시 공정에서 사용하여, 소자 구조체를 형성하는 데 필요한 연마된 웨이퍼 상에 결정질 필름 층을 성장시킬 수 있다.
CVD 에피택시 공정은, 기재의 평면을 가로지르는 기저면 결함을 관통 칼날 전위로 99% 초과만큼 변환시키기 위해 최적화될 수 있음을 알아내게 된다. 반응물 농도, 압력, 온도 및 가스 유동의 CVD 파라미터의 반복에 의해, 기재-에피택시 필름 계면을 가로지르는 기저면 전위의 개수를 감소시키는 CVD 공정의 능력이 조절될 수 있다. 따라서, 에피택셜 층에서의 총 기저면 전위는 연마된 기재의 초기 전위 밀도 및 기저면 전위를 관통 칼날 전위로 변환시키는 에피택시 공정의 효율로부터 결정된다. 상이한 CVD 장비 및 환경은 상이한 공정 최적화를 필요로 할 수 있다. 상기 실시 형태에 기재된 특성화 방법에 의해 선택된 웨이퍼에 최적 방법이 적용되는 경우, 기재의 평면을 가로지르는, 에피층의 기저면 결함의 개수는 통계적으로 0으로 또는 거의 0으로 감소될 수 있다. 적절한 전력 소자 성능을 달성하기 위해서는 바로 이러한 기저면 결함이 최소화되어야만 한다. 이러한 기저면 결함은 앞서 설명된 용융 KOH 에칭 방법에 의해 특유하게 계수된다. 본 발명에 사용되는 바람직한 CVD 에피택시 공정은 클로로실란, HxSiCl(1-x), 탄화수소 가스, 예를 들어, 프로판 또는 에틸렌, 수소 및 염화수소로 구성되는 반응성 가스들의 혼합물을 포함한다. 클로로실란을 사용하는 CVD 성장에 관해서는, 예를 들어, 문헌[J. Wan, M.J. Loboda, M.F. MacMillan, G. Chung, E.P. Carlson, and V.M. Torres, "Scaling of Chlorosilane SiC CVD to Multiwafer Epitaxy System," Materials Science Forum 556-557, 145 (2007)]을 참조한다. 표면 조도 및 전위 감소에 대한 에피택시 공정의 상호작용에 관해서는, 예를 들어, 문헌[G. Chung, M.J. Loboda, J. Zhang, J.W. Wan, E.P. Carlson, T.J. Toth, R.E. Stahlbush, M. Skowronski, R. Berechman, Siddarth G. Sundaresan and Ranbir Singh; 4H-SiC Epitaxy With Very Smooth Surface and Low Basal Plane Dislocation on 4 degree Off-axis Wafer, Mat. Sci. Forum Vol 679-680 (2011), p.123]을 참조한다.
도 5는 기재 및 복수의 에피택셜 층들을 포함하는 JBS 다이오드, MOSFET 또는 PiN 다이오드의 예를 나타낸다. 예를 들어, 각각의 JBS 다이오드, MOSFET 및 PiN 다이오드는 n+ 4H SiC 기재, 기재 위의 n+ 4H SiC 에피택셜 층 또는 제1 에피층, 및 제1 에피층 위의 n- 4H SiC 에피택셜 층 또는 제2 에피층을 포함할 수 있다. PiN 다이오드에서, 기재와 제1 및 제2 에피층에 더하여, p+ 4H SiC 에피택셜 층이 제2 에피층 위에 형성될 수 있다. 구조체는, 예를 들어, 제2 에피층 내의 지점까지 에칭될 수 있다. 에칭 방법은 KOH 에칭일 수 있다.
상기한 임의의 제작된 전력 소자의 전위의 평가는 SiC 소자 다이의 KOH 에칭에 의해 수행될 수 있다. 다이는 웨이퍼 수준 탐지(wafer level probing) 후에 또는 패키징하고 패키지로부터 꺼낸 후에 시험될 수 있다. KOH 에칭에 의한 결함 분석을 위한 관심 영역은 전류 흐름을 한정하는 다이의 활성 영역이다. 예를 들어, 결함은 다이오드의 애노드 접점 아래에서 또는 MOSFET의 소스 핑거 및 드레인 핑거에 의해 경계지어진 영역 아래에서 계수된다. KOH 에칭은 임의의 나선 전위 및 또한 기재의 평면을 횡단하는 기저면 전위를 드러낼 것이다.
본 명세서에 기재된 공정 및 기술은 임의의 특정 장치와 본질적으로 관련되지 않으며 구성 요소들의 임의의 적합한 조합에 의해 구현될 수 있는 것으로 이해되어야 한다. 게다가, 본 명세서에 기재된 교시에 따라 다양한 유형의 다목적 장치가 사용될 수 있다. 본 발명이 특정 예와 관련하여 기재되었는데, 이러한 예는 모두 제한하고자 하는 것이 아니라 설명하고자 하는 것이다. 당업자는 다수의 상이한 조합이 본 발명의 실시에 적합할 것임을 알 것이다.
더욱이, 본 발명의 다른 구현예가, 본 명세서에 개시된 본 발명의 상세한 설명 및 실시를 고려하여, 당업자에게 명백할 것이다. 기재된 실시 형태의 다양한 태양 및/또는 구성 요소는 단독으로 또는 임의의 조합으로 사용될 수 있다. 명세서 및 예는 단지 예시로서 간주되도록 의도되며, 본 발명의 진정한 사상 및 범주는 하기 특허청구범위에 의해 나타난다.

Claims (16)

  1. 고전압 반도체 소자로서,
    마이크로파이프 밀도(micropipe density)가 1/㎠ 미만이고,
    나선 전위 밀도(screw dislocation density)가 2000/㎠ 미만이고,
    기저면 전위 밀도(basal plane dislocation density)가 2000/㎠ 미만인, <11-20> 방향을 향해 c-축으로부터 떨어져 경사진, 단결정, 4° 축외(off-axis) 4H-SiC 기재; 및
    상기 기재 위의 복수의 에피택셜 층들을 포함하며,
    상기 복수의 에피택셜 층들 중 적어도 하나는
    순 캐리어 농도(net carrier concentration)가 1×1014/㎤ 내지 2×1016/㎤의 범위이고,
    마이크로파이프 밀도가 1/㎠ 미만이고,
    나선 전위 밀도가 2000/㎠ 미만이고,
    기저면 전위 밀도가 10/㎠ 미만인, 고전압 반도체 소자.
  2. 제1항에 있어서, 2개의 인접한 에피택셜 층들에 의해 형성된 적어도 하나의 p-n 접합을 추가로 포함하는, 고전압 반도체 소자.
  3. 제1항에 있어서, 캐리어 수명이 1 마이크로초 초과인 적어도 하나의 에피택셜 층을 추가로 포함하는, 고전압 반도체 소자.
  4. 제1항에 있어서, 10 mA/㎠ 이하의 누설 전류에서 측정되는 최대 전압으로 표시되는 역 바이어스 차단 전압(reverse bias blocking voltage)이, SiC 재료 상수를 사용하여 상기 소자를 모델링함으로써 결정되는 이론적 값의 85% 초과의 범위인, 고전압 반도체 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 반도체 소자의 제조 방법으로서,
    마이크로파이프 밀도가 1/㎠ 미만이고,
    나선 전위 밀도가 2000/㎠ 미만이고,
    기저면 전위 밀도가 2000/㎠ 미만인, <11-20> 방향을 향해 c-축으로부터 떨어져 경사진, 단결정, 4° 축외 4H-SiC 기재를 제조하는 단계; 및
    상기 기재 위에 복수의 에피택셜 층들을 침착하는 단계를 포함하며,
    상기 복수의 에피택셜 층들 중 적어도 하나는
    순 캐리어 농도가 1×1014/㎤ 내지 2×1016/㎤의 범위이고,
    마이크로파이프 밀도가 1/㎠ 미만이고,
    나선 전위 밀도가 2000/㎠ 미만이고,
    기저면 전위 밀도가 10/㎠ 미만인, 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 복수의 에피택셜 층들을 침착하는 단계는 적어도 하나의 p-n 접합을 형성하는 것을 추가로 포함하는, 반도체 소자의 제조 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1항에 있어서, 상기 복수의 에피택셜 층들은 클로로실란, HxSiCl(1-x), 탄화수소 가스, 수소 및 염화수소를 포함하는 반응성 가스들의 혼합물의 사용을 포함하는 CVD 에피택시 공정에 의해 형성되는, 고전압 반도체 소자.
  14. 제1항에 있어서, 상기 복수의 에피택셜 층들 중 적어도 하나는 수평 가스 유동 CVD 에피택시 반응기에서 형성되는, 고전압 반도체 소자.
  15. 제8항에 있어서, 상기 복수의 에피택셜 층들은 클로로실란, HxSiCl(1-x), 탄화수소 가스, 수소 및 염화수소를 포함하는 반응성 가스들의 혼합물의 사용을 포함하는 CVD 에피택시 공정에 의해 형성되는, 반도체 소자의 제조 방법.
  16. 제8항에 있어서, 상기 복수의 에피택셜 층들 중 적어도 하나는 수평 가스 유동 CVD 에피택시 반응기에서 형성되는, 반도체 소자의 제조 방법.
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