JP3777662B2 - エピタキシャルウェーハの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、反応容器内に載置したシリコン単結晶基板上にシリコン単結晶層を気相成長させる方法に関するものである。
【0002】
【従来の技術】
Insulated Gate Bipolar Transistor(以下、「IGBT」という。)は、バイポーラトランジスタとパワーMOSFETを1つのチップ内にモノリシックで複合化した素子である。ところで、このIGBTを製造するのに用いられるIGBT用シリコンウェーハは、図7(A)〜(D)の工程を経て製造されている。この製造方法では、例えば、まず、抵抗率が0.02Ω・cm以下で低抵抗率のp+シリコン単結晶基板21(図7(A))の主表面上に、第1層目として抵抗率が0.08Ω・cmで比較的低抵抗率のn+シリコン単結晶層23を気相成長させる(図7(B))。シリコン単結晶基板21の裏面には、裏面からのドーパント揮散によるオートドープを防止するために、酸化珪素よりなるCVD酸化膜22が形成されている。次いで、第2層目として抵抗率が80Ω・cmで比較的高抵抗率のn-シリコン単結晶層25を気相成長させ(図7(C))、その後、CVD酸化膜22を除去する(図7(D))。このようにしてIGBT用シリコンウェーハを製造する。
この場合、1層目のシリコン単結晶層23を気相成長させる工程(図7(B))と、2層目のシリコン単結晶層24を気相成長させる工程(図7(C))とは別の反応容器を用いて行われているのが現状である。その理由は、IGBT用シリコンウェーハにおいては、1層目(n+)の抵抗率ρ1と2層目(n-)の抵抗率ρ2にρ1:ρ2=1:1000程度の大きな差があることが要求されるが、同一反応容器を用いて1層目と2層目を連続的に成長させると、1層目の成長に使用されたドーパントがメモリー効果により2層目の成長に悪影響を及ぼし、図3の抵抗率プロファイル中に示されるように、1層目と2層目の界面における遷移幅TWが広くなってしまうからである。ここで、「メモリー効果」とは、以前の成長により例えば図9に示す反応容器56内壁、サセプター58表面、ガスノズル49、高周波加熱コイル47を被覆するコイルカバー46、その他反応容器内の部品に付着したドーパントが遊離して、成長層中に取り込まれる現象をいう。図9において符号57は反応容器内壁に付着したドーパント、48は高濃度のドーパント雰囲気を示している。
【0003】
また、従来、砒素(As)ドープ基板のような揮発性のドーパントを高濃度に添加して、抵抗率が0.02Ω・cm以下で低抵抗率のシリコン単結晶基板上にシリコン単結晶層を気相成長するにあたっては、図8の工程に示すように、例えば、裏面にオートドープ防止用のCVD酸化膜32を持つAsドープn+シリコン単結晶基板31(図8(A))の主表面上に、所望のシリコン単結晶層35を気相成長させ(図8(B))、その後、CVD酸化膜32を除去する(図8(C))ようにしている。
この場合、気相成長を1回行う毎に、HClガスにより反応容器内をドライエッチすることが必要となる。その理由は、複数回連続して気相成長を繰り返すと、反応容器内壁等に基板から揮発したドーパントが蓄積され、主にメモリー効果によりシリコン単結晶の気相成長に悪影響を及ぼし、やはり図6の抵抗率プロファイル中に示されるように、基板とエピタキシャル層の界面における遷移幅TWが広くなってしまうからである。
【0004】
【発明が解決しようとする課題】
しかしながら、IGBT用シリコンウェーハの製造において、図7(B)の工程と図7(C)の工程とを別の反応容器で行うと、同一反応容器内で両工程を連続して行う場合に比べて、冷却、取り出し、洗浄、仕込みおよび昇温という余分の工程が必要であるので、生産性が低く、IGBT用シリコンウェーハの製造コストが増大するという問題がある。
また、Asドープ基板のような揮発性のドーパントを高濃度に添加したシリコン単結晶基板にシリコン単結晶を気相成長させる場合には、気相成長を1回行う毎に、HClガスによる反応容器内のドライエッチをするため、同じく、生産性が低いという問題がある。
【0005】
本発明は、上述のような課題を解決するためになされたもので、遷移幅が狭く急峻で安定した抵抗率プロファイルが得られると共に、生産性の高い製造方法を得ることを目的とする。
【0006】
【課題を解決するための手段】
請求項1記載のエピタキシャルウェーハの製造方法は、反応容器内に載置した低抵抗率のシリコン単結晶上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる方法であって、シリコン単結晶上にシリコン単結晶薄膜からなる保護層をドーパントガスの供給を停止した状態で気相成長させた後に、該保護層を気相成長させたシリコン単結晶を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、残存する前記保護層の上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる工程とをこの順で行うことを特徴とする。
この製造方法によれば、反応容器内をドライエッチしてから所望のシリコン単結晶層を気相成長させるようにしているため、メモリー効果が有効に防止され、遷移幅を狭く押さえることができる。また、ドライエッチ前に、シリコン単結晶上にシリコン単結晶薄膜からなる保護層を気相成長させているので、シリコン単結晶はその上の保護層によって保護されてエッチオフされることがなくなり、ドライエッチ時に、シリコン単結晶中のドーパントが反応雰囲気中に飛び出すことが防止される。ドライエッチ後は、反応容器内をパージしてエッチガスを反応容器外に放出し、シリコン単結晶を気相成長させる前にエッチングを完全に停止させる。
【0007】
また、この製造方法によれば、ドライエッチ中に保護層がエッチングされても保護層が残存し、その下のシリコン単結晶は露出することがないので、ドライエッチ時に、シリコン単結晶中のドーパントが反応雰囲気中に飛び出して高濃度のドーパント雰囲気を形成し、それが再び成長層中に取り込まれるオートドーピング現象が効果的に防止される。さらに、ドライエッチ後も保護層が残存するので、その保護層によってオートドーピングが防止されることになる。
【0008】
また、保護層をドーパントガスの供給を停止した状態で気相成長させるので、保護層は、ドーパントがほとんど添加されていないシリコン単結晶層で構成されることになり、エッチングされても反応容器内にドーパントを実質的に放出せず、よりオートドープやメモリー効果を抑制することができる。
【0009】
請求項2記載のエピタキシャルウェーハの製造方法は、請求項1に記載のエピタキシャルウェーハの製造方法において、ドライエッチ後に前記保護層が残存する厚さは、1μm以上5μm以下であることを特徴とする。
ここで、「1μm以上」としたのは、1μm未満だとオートドープが十分防止できなくなることを考慮したからであり、また、「5μm以下」としたのは、5μmを超えると、抵抗率プロファイル形状に支障をきたし、特性劣化が招来されることを考慮したからである。
【0010】
請求項3記載のエピタキシャルウェーハの製造方法は、請求項1又は2に記載のエピタキシャルウェーハの製造方法において、前記ドライエッチは、水素雰囲気中で塩化水素ガスを用いて行うことを特徴とする。この製造方法によれば、ドライエッチが塩化水素ガスを用いて行われるので、反応容器内壁等に付着するドーパントが効果的に除去されることになる。
【0011】
請求項4記載のエピタキシャルウェーハの製造方法は、砒素を添加した低抵抗率のシリコン単結晶基板上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる方法であって、前記シリコン単結晶基板の主表面上にシリコン単結晶薄膜からなる保護層をドーパントガスの供給を停止した状態で気相成長させる第1の気相成長工程と、第1の気相成長を行ったシリコン単結晶基板を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる第2の気相成長工程とをこの順序で行うことを特徴とする。この製造方法によれば、反応容器内をドライエッチしてから所望のシリコン単結晶層を気相成長させるようにしているため、抵抗率プロファイル中の界面の遷移幅を狭く押さえることができる。また、ドライエッチを行う前に、シリコン単結晶基板上にシリコン単結晶薄膜からなる保護層を気相成長させることにより、シリコン単結晶基板がその上の保護層によって保護されるのでエッチオフされることはなくなり、ドライエッチ中に、シリコン単結晶基板中のドーパントが反応雰囲気中に飛び出すことが防止される。
【0012】
請求項5記載のエピタキシャルウェーハの製造方法は、p型ドーパントを添加した低抵抗率のシリコン単結晶基板上に比較的低抵抗率と比較的高抵抗率のn型シリコン単結晶層を、1回の仕込みで順次連続して気相成長させる方法であって、前記p型シリコン単結晶基板上に比較的低抵抗率のn型シリコン単結晶層を気相成長させる第1の気相成長工程と、シリコン単結晶薄膜からなる保護層を前記比較的低抵抗率のn型シリコン単結晶層の主表面上にドーパントガスの供給を停止した状態で気相成長させる第2の気相成長工程と、第1と第2の気相成長を行ったシリコン単結晶基板を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、比較的高抵抗率のn型シリコン単結晶層を気相成長させる第3の気相成長工程とをこの順序で行うことを特徴とする。この製造方法によれば、比較的低抵抗率と比較的高抵抗率のn型シリコン単結晶層を気相成長させる第1の気相成長工程および第3の気相成長工程の間に、保護層をドーパントガスの供給を停止した状態で気相成長させる第2の気相成長工程、反応容器内をドライエッチする工程および反応容器内をパージする工程を設けているので、比較的低抵抗率のn型シリコン単結晶層を気相成長する際に使用されたドーパントが比較的高抵抗率のn型シリコン単結晶層を成長する際に悪影響を及ぼしてしまうメモリー効果を抑制することができる。
【0013】
【実施例】
[実施例1]
図1は本発明の一実施例であるIGBT用シリコンウェーハの製造工程を示す断面図である。この断面図を主に用いてIGBT用シリコンウェーハの製造工程を説明する。
まず、低抵抗率のp+シリコン単結晶基板1(図1(A))を縦型炉の反応容器56(図9参照)内に載置する。このp+シリコン単結晶基板1は直径125mmであって、ボロン(B)を高濃度に添加することにより抵抗率が0.015Ω・cmに調整されている。このp+シリコン単結晶基板1の裏面にはCVD酸化膜2が形成されている。CVD酸化膜2はp+シリコン単結晶基板1の裏面からのオートドープを防止するためのものである。
次に、反応容器56内をN2ガスとH2ガスで順次パージした後、1150゜Cまで昇温し、図1(B)に示すように、結晶方位(100)の主表面上に厚さ10μm、抵抗率0.08Ω・cmの比較的低抵抗率のn+シリコン単結晶層3を気相成長させる。
次に、H2ガスで反応容器56内をパージした後、ドーパントガスの供給を停止した状態で、図1(C)に示すように、保護層4としてノンドープシリコン単結晶薄膜を10μm、気相成長させる。
その後、n+シリコン単結晶層3および保護層4を気相成長させたp+シリコン単結晶基板1を反応容器56内に収容したままで、HClガスにより反応容器56内をドライエッチする。この際、保護層4は、HClガスにより1μm/minの速度で7μmエッチオフされる。したがって、保護層4の残りの厚さは3μmである。この状態が図1(D)に示されている。
次いで、再びH2ガスで反応容器56内をパージしてHClガスを反応容器56外に放出した後、2層目である厚さ100μm、抵抗率80Ω・cmの比較的高抵抗率のn-シリコン単結晶層5を気相成長させた(図1(E))。気相成長終了後降温してエピタキシャル層を形成したシリコン単結晶基板1を取り出し、希フッ酸でCVD酸化膜2を除去する(図1(F))。
【0014】
このようにして完成したIGBT用シリコンエピタキシャルウェーハの抵抗率プロファイルを図2に示し、比較例として、保護層4の成長と、HClガスエッチとを行わずに2層のn型シリコン単結晶層4,5を気相成長させた場合の抵抗率プロファイルを図3に示す。
図2における1層目のn+層と2層目のn-層との界面の遷移幅TWは12μmであり、図3のそれの60μmに比べて十分狭く、急峻な形状をしており、反応容器56内壁等に付着していたドーパントを十分に除去しメモリー効果の発生を防止できたことをよく表している。保護層4であるシリコン単結晶薄膜については、あまり厚く残してしまうと抵抗率プロファイル形状に支障をきたすことから、1〜5μm程度にするのが良い。特に、1μmより薄いとオートドープの影響が出るので好ましくない。
【0015】
[実施例2]
図4は本発明の他の実施例であるAs(砒素)ドープシリコン単結晶基板11へのシリコンエピタキシャル層の成長工程を示す断面図である。
まず、裏面からのオートドープを防止するために酸化膜珪素よりなるCVD酸化膜12を裏面に形成したAsドープn+シリコン単結晶基板11(図4(A))を縦型炉の反応容器56(図9参照)内に載置する。このn+シリコン単結晶基板11にはAsを高濃度に添加することにより抵抗率が0.003Ω・cmに調整されている。次に反応容器56内をN2ガスとH2ガスで順次パージ後、続いて1150゜Cに昇温し、結晶方位(111)のAsドープn+シリコン単結晶基板11の主表面上に、ドーパントガスの供給を停止した状態で、保護層14としてノンドープシリコン単結晶薄膜を5μm、気相成長させる(図4(B))。そして、保護層14を成長したAsドープn+シリコン単結晶基板11を反応容器56内に収容したままで該反応容器56内をドライエッチする。この際、保護層14はHClガスにより1μm/minの速度で4μmエッチオフされる。したがって、保護層14の残りの厚さは1μmである。このエッチオフ後のAsドープn+シリコン単結晶基板11が図4(C)に示されている。
次いで、H2ガスで反応容器56内をパージした後、厚さ12μm、抵抗率5Ω・cmのn-シリコン単結晶層15を気相成長させた(図4(D))。気相成長後降温してエピタキシャル層を形成したAsドープn+シリコン単結晶基板11を取り出し、希フッ酸でCVD酸化膜12を除去する(図4(E))。
【0016】
このようにして完成したシリコンエピタキシャルウェーハの抵抗率プロファイルを図5に示し、比較例として、保護層14の成長と、HClガスエッチとを行わずに低抵抗率のAsドープn+シリコン単結晶基板11上にn型のシリコン単結晶層15を気相成長させた場合の抵抗率プロファイルを図6に示す。
図5における基板とエピタキシャル層との界面の遷移幅TWは1μmであり、図6のそれの3μmに比べて狭く、急峻な形状をしており、Asドープn+シリコン単結晶基板11からのオートドープを抑止するとともに、反応容器56内壁等に付着していたドーパントを十分に除去しメモリー効果の発生を防止できたことをよく表している。
本実施例においては、保護層の形成とドライエッチをそれぞれ1回ずつ行った。しかし、保護層の形成とドライエッチを1回ずつ行ってもメモリー効果が十分に抑制できない場合には、保護層の形成とドライエッチの組み合わせを複数回行うと良い。
【0017】
【発明の効果】
以上のように本発明によれば、ノンドープシリコン単結晶層を形成することによるオートドープ抑止効果と反応容器内に蓄積したドーパントをHClガスでドライエッチすることによるメモリー効果の発生防止が一工程で処理できるため、低抵抗率層と高抵抗率層を併せ持つIGBT用エピタキシャルウェーハの製造においては1層目と、2層目を連続的に成長でき、Asドープシリコン単結晶基板へのエピタキシャル層成長においては、バッチ毎に反応容器内をドライエッチする必要がなくなり、生産性の向上とコスト低減ができるという効果がある。また抵抗率プロファイルにおいても急峻で安定した形状が得られるという効果がある。
【図面の簡単な説明】
【図1】(A),(B),(C),(D),(E),(F)は本発明の一実施例であるIGBT用シリコンウェーハの製造工程を示す断面図である。
【図2】実施例1における抵抗率プロファイルを示す図である。
【図3】図3は実施例1で保護層の成長とHClガスエッチを実施しなかった場合の抵抗率プロファイルを示す図である。
【図4】(A),(B),(C),(D),(E)は本発明の一実施例であるAsドープシリコン単結晶基板上へエピタキシャル層を成長する製造工程を示す断面図である。
【図5】実施例2における抵抗率プロファイルを示す図である。
【図6】実施例2で保護層の成長とHClガスエッチを実施しなかった場合の抵抗率プロファイルを示す図である。
【図7】(A),(B),(C),(D)は従来のIGBT用シリコンウェーハの製造工程を示す断面図である。
【図8】(A),(B),(C)は従来のAsドープシリコン単結晶基板上へエピタキシャル層を成長する製造工程を示す断面図である。
【図9】反応容器内におけるメモリー効果を示す模式図である。
【符号の説明】
1,11 シリコン単結晶基板
2,12 CVD酸化膜
3,5,15 シリコン単結晶層
4,14 保護層
TW 遷移幅
Claims (5)
- 反応容器内に載置した低抵抗率のシリコン単結晶上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる方法であって、シリコン単結晶上にシリコン単結晶薄膜からなる保護層をドーパントガスの供給を停止した状態で気相成長させた後に、該保護層を気相成長させたシリコン単結晶を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、残存する前記保護層の上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる工程とをこの順で行うことを特徴とするエピタキシャルウェーハの製造方法。
- ドライエッチ後に前記保護層が残存する厚さは、1μm以上5μm以下であることを特徴とする請求項1に記載のエピタキシャルウェーハの製造方法。
- 前記ドライエッチは、水素雰囲気中で塩化水素ガスを用いて行うことを特徴とする請求項1又は2に記載のエピタキシャルウェーハの製造方法。
- 砒素を添加した低抵抗率のシリコン単結晶基板上に前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる方法であって、前記シリコン単結晶基板の主表面上にシリコン単結晶薄膜からなる保護層をドーパントガスの供給を停止した状態で気相成長させる第1の気相成長工程と、第1の気相成長を行ったシリコン単結晶基板を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、前記低抵抗率よりも高い抵抗率のシリコン単結晶層を気相成長させる第2の気相成長工程とをこの順序で行うことを特徴とするエピタキシャルウェーハの製造方法。
- p型ドーパントを添加した低抵抗率のシリコン単結晶基板上に比較的低抵抗率と比較的高抵抗率のn型シリコン単結晶層を、1回の仕込みで順次連続して気相成長させる方法であって、前記p型シリコン単結晶基板上に比較的低抵抗率のn型シリコン単結晶層を気相成長させる第1の気相成長工程と、シリコン単結晶薄膜からなる保護層を前記比較的低抵抗率のn型シリコン単結晶層の主表面上にドーパントガスの供給を停止した状態で気相成長させる第2の気相成長工程と、第1と第2の気相成長を行ったシリコン単結晶基板を反応容器内に収容したままで該反応容器内をドライエッチする工程と、該反応容器内をパージする工程と、比較的高抵抗率のn型シリコン単結晶層を気相成長させる第3の気相成長工程とをこの順序で行うことを特徴とするエピタキシャルウェーハの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20068996A JP3777662B2 (ja) | 1996-07-30 | 1996-07-30 | エピタキシャルウェーハの製造方法 |
TW086109995A TW362244B (en) | 1996-07-30 | 1997-07-15 | Method for manufacturing epitaxial wafer |
EP97305458A EP0822274A3 (en) | 1996-07-30 | 1997-07-22 | Method for manufacturing epitaxial wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20068996A JP3777662B2 (ja) | 1996-07-30 | 1996-07-30 | エピタキシャルウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1050616A JPH1050616A (ja) | 1998-02-20 |
JP3777662B2 true JP3777662B2 (ja) | 2006-05-24 |
Family
ID=16428619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20068996A Expired - Fee Related JP3777662B2 (ja) | 1996-07-30 | 1996-07-30 | エピタキシャルウェーハの製造方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0822274A3 (ja) |
JP (1) | JP3777662B2 (ja) |
TW (1) | TW362244B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4840095B2 (ja) * | 2006-05-30 | 2011-12-21 | 三菱電機株式会社 | 半導体積層構造の製造方法 |
JP5478616B2 (ja) * | 2008-06-04 | 2014-04-23 | ダウ・コーニング・コーポレイション | 半導体エピタキシーにおけるメモリ効果の低減方法 |
US8860040B2 (en) | 2012-09-11 | 2014-10-14 | Dow Corning Corporation | High voltage power semiconductor devices on SiC |
US10020187B2 (en) * | 2012-11-26 | 2018-07-10 | Applied Materials, Inc. | Apparatus and methods for backside passivation |
US9797064B2 (en) | 2013-02-05 | 2017-10-24 | Dow Corning Corporation | Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion |
US9738991B2 (en) | 2013-02-05 | 2017-08-22 | Dow Corning Corporation | Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion |
US9279192B2 (en) | 2014-07-29 | 2016-03-08 | Dow Corning Corporation | Method for manufacturing SiC wafer fit for integration with power device manufacturing technology |
CN112397570A (zh) * | 2020-11-17 | 2021-02-23 | 华虹半导体(无锡)有限公司 | 半导体基底结构及其制作方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5324685A (en) * | 1993-02-09 | 1994-06-28 | Reinhold Hirtz | Method for fabricating a multilayer epitaxial structure |
-
1996
- 1996-07-30 JP JP20068996A patent/JP3777662B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-15 TW TW086109995A patent/TW362244B/zh active
- 1997-07-22 EP EP97305458A patent/EP0822274A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0822274A3 (en) | 1998-11-11 |
JPH1050616A (ja) | 1998-02-20 |
TW362244B (en) | 1999-06-21 |
EP0822274A2 (en) | 1998-02-04 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041022 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060207 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060220 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090310 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090310 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090310 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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