CN104246979B - SiC上的高电压功率半导体器件 - Google Patents

SiC上的高电压功率半导体器件 Download PDF

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Abstract

具有50–100μm厚度的4H SiC磊晶片在4度偏轴衬底上生长。通过检测所述磊晶片，获得2–6cm‑2范围内的表面形态缺陷密度。在这些磊晶片上获得2–3μs范围内的一致载流子寿命。证实了所述磊晶片中非常低的BPD密度，BPD密度低至低于10cm‑2。使用具有50‑100μm厚度的外延晶片制造二极管。高电压测试证实了接近4H‑SiC的理论值的闭锁电压。在50μm厚外延膜上制造的器件中实现了高达8kV的闭锁电压，并且在80μm厚膜上制造的器件中获得了高达10kV的闭锁电压。失效分析证实了三角形缺陷，其由外延过程中存在的表面损伤或颗粒形成，是致命缺陷并造成所述器件在反向偏置操作中失效。另外，在JBS二极管的高闭锁电压下的漏电流显示与螺旋位错密度无关联。还观察到，外延层中的基面位错的主要来源源于晶体生长过程。

Description

SiC上的高电压功率半导体器件
关于联邦政府资助的研究或开发的声明
本发明是在政府支持下根据陆军研究实验室(Army Research Laboratory)所授予的合同DAAD19-01-C-0067做出的。政府可拥有本发明的某些权利。
相关申请的交叉引用
本申请要求2012年9月11日提交的美国临时专利申请No.61/699,797和2013年8月6日提交的美国专利申请No.13/959,855的权益和优先权，所述两份专利申请名称均为“High Voltage Power Semiconductor Devices onSiC”(SiC上的高电压功率半导体器件)，并且它们的全部公开内容据此以引用方式并入本文。
背景技术
1.技术领域
本公开涉及半导体器件，并且具体地讲，涉及碳化硅衬底上制造的高功率半导体器件。
2.相关技术
半导体SiC可用于构造在600-10000V范围内及更高的电压下操作的半导体器件。源于晶体的缺陷诸如微管、螺旋位错和基面位错在SiC衬底中存在显著的量，并且将结合到用此材料制成的半导体器件的有源区中。据信这些缺陷将单独和一起限制半导体SiC器件的操作性能和稳定性(相对于由理论所预测的操作性能和稳定性)，并且当器件被设计成在电压范围的非常高端处操作时，这些缺陷的效应变得更明显。
碳化硅SiC是熟悉材料科学、电子学和物理学的技术人员所公认对于宽带隙特性以及也对于极高硬度、高导热性和化学惰性特性有利的晶体半导体材料。这些特性使SiC成为对于制造功率半导体器件极具吸引力的半导体，使得与由更常见材料如硅制成的器件相比，功率密度和性能得以增强。有许多已公布的SiC特性的概述。例如，约费研究所(Ioffe Institute)编写了SiC的特性并以“Electronic archive.New Semiconductor Materials.Characteristics and Properties.”(电子档案。新半导体材料。特征和特性。)(1998-2001)在线公布。约费(Ioffe)公布的常见SiC材料常数值通常用于器件建模活动。另参见“Handbook Series on Semiconductor Parameters”vol.1,2edited by M.Levinstein,S.Rumyantsev and M.Shur,World Scientific,London,1996,1999(“关于半导体参数的手册系列”，第1、2卷，由M.Levinstein、S.Rumyantsev和M.Shur编辑，世界科技出版社，伦敦，1996、1999年)。
最常见形式的SiC由原子的立方或六方排列组成。Si和C层的堆叠可呈现多种形式，称为多型体。碳化硅晶体的类型由表示堆叠序列中的重复单元数的数字后跟代表晶形的字母来表示。例如，3C-SiC多型体是指3个重复单元和立方(C)晶格，而4H-SiC多型体是指4个重复单元和六方(H)晶格。
不同的碳化硅多型体在材料特性方面有一些差别，最明显的是电特性。4H-SiC多型体具有相对较大的带隙，而3C-SiC具有较小的带隙，大多数其他多型体的带隙则落在两者之间。对于高性能功率器件应用，当带隙较大时，理论上，材料更能够提供相对较高的高功率和导热性性能。
SiC晶体并非天然存在的，因此必须合成。SiC晶体的生长可通过升华/物理气相输运或化学气相沉积来进行。
SiC通过升华来生长极具挑战性。通过升华来生成为Si/C物质的蒸汽流要求温度超过2000℃，这极大地限制了反应池组件和熔炉设计。最初，通过如艾奇逊法之类的工艺形成的SiC研磨材料用作晶体的Si和C原子的来源，随着技术成熟，多个团队开发出了合成专用于SiC晶体生长的SiC源粉末的装置。通常在处于真空室内的石墨容器中进行生长。石墨容器通过电阻法或感应法进行加热。以小心的方式隔绝容器以在体积内形成受控的温度梯度。使用晶种，其形状通常类似于片状或盘状。晶种通常以其生长表面面向源材料来取向。容器中的晶种的位置被设计成使得当加热容器时，晶种位于相对较低温度位置，而Si-C源材料位于较高温度位置。当将容器加热至足以使源材料升华的温度时，蒸汽将向低温区域穿行并冷凝在晶种上。虽然该过程在概念上看似简单，但在实施过程中，SiC的生长非常复杂并且是操作人员公认很难进行的。
历史上，基于SiC升华的晶体生长的最初进展首次由Lely(US2854364-1958)描述，其未加晶种的晶体生长的方法得到小六方SiC片晶。在1970年代和1980年代，产生对于制备器件具有吸引力的尺寸的首种晶体的技术由Tairov和Tsvetkov在俄罗斯完成(Journal of Crystal Growth,52(1981)p.146-50(《晶体生长杂志》，第52卷，1981年，第146-150页)和Progress in Controlling the Growth of Polytypic Crystals in Crystal Growthand Characterization of Polytype Structures,P.Krishna,ed.,Pergammon Press,London,p.111(1983)(《控制晶体生长中多型晶体的生长及多型体结构的表征的进展》，P.Krishna编辑，帕加蒙出版社，伦敦，第111页，1983年))。他们的方法使用Lely晶体作为晶种，并通过如上所述的升华和输运进行生长。这些结果显示了通过晶种、压力控制和温度梯度的选择来进行多型体控制的方法。随后，Davis(US 4866005–1989)揭示了通过源材料和梯度控制的恰当选择所实现的改进。Tairov、Tsvetkov和Davis的方法的改良至今仍在不断揭示。
当产生较大晶体的方法出现时，关注点也会转移到控制晶体中的缺陷。缺陷可归类为包裹物和晶体位错。SiC晶体中的主要晶体缺陷是螺旋位错。称为微管或空芯螺旋位错的特例就属于该类型。另外，还存在基面位错和螺纹型刃位错。这些缺陷源于多种来源。例如，晶种中所含的缺陷可传递到新生长的晶体体积中。温度梯度和热膨胀不匹配所产生并传递给生长过程中的晶种和晶体的应力可导致形成位错。升华蒸汽流的化学计量与形成SiC所需的化学计量的偏差可导致不稳定多型体生长，继而在生长的晶体中产生多型体包裹物，导致多型体边界处的位错形成。甚至位错之间的相互作用也可形成或消除位错。
由所指出的方法产生的SiC晶体具有高浓度的位错。截至本申请提交时为止，螺旋位错和基面浓度的通常报告值在标称上分别为5000-10000/cm2。位错最常通过在垂直于晶体对称轴的平面中对晶体切片来进行评估。用熔融盐如氢氧化钾在350-500℃范围内的温度下蚀刻暴露的晶体表面，将揭示与衬底平面相交的位错。每种位错类型具有独特的形状，从而可对它们独特地计数。位错通常以数量除以检测面积来计数和报告。该表征方法是有用的，因为其允许简单鉴别蚀刻所揭示的缺陷，所述缺陷存在于衬底平面上形成的半导体器件的有源区中。这些缺陷或这些缺陷的不存在通常与器件的电操作参数相关联。文献中有许多例子显示位错不均匀分布。较大计数的位错使得对每个位错计数显得非常不切实际，特别是由于如今要求对大于或等于相当于100mm直径圆形的截面进行检测。因此虽然可蚀刻整个衬底区域，但仅取样用于检测的表面的有限部分才决定归属于该部分的位错的量。不正确的取样方法可导致与较大晶体相关的位错浓度的估值错误。在大多数报告中，未提供取样方法的细节，因此结果通常难以重现(如果并非不可能的话)。
在固态物理学和半导体器件方面富有经验的科学家认识到，位错导致器件性能低于材料的理论特性。因此，现今的努力集中于改善半导体SiC晶体质量外观以识别和控制可减少源于晶体生长的缺陷的因素。
一旦产生足够大的晶体，就必须将晶体切割并制造成要在器件中使用的晶片，以便使用平面制造方法制造半导体器件。由于许多半导体晶体(如，硅、砷化镓)已成功开发并商业化为晶片产品，由大块晶体制造晶片的方法是已知的。晶片制造的常见方法和要求及表征的标准方法的综述可见于Wolf and Tauber,Silicon Processing for the VLSI Era,Vol.1-ProcessTechnology,Chapter 1(Lattice Press-1986)(Wolf和Tauber，《超大规模集成电路时代的硅处理，第1卷-工艺技术》，第1章，莱迪思出版社，1986年)。
由于其硬度，与处理其他常见半导体晶体如硅或砷化镓相比，将SiC制造成晶片衬底带来了独特的挑战。必须对机器进行改造，并改变研磨剂的选择而不使用常用材料。为适应SiC而对常见晶片制造技术的改造通常被其发明人作为专有资料保留。据报告，可在镜面抛光SiC晶片上观察到大量亚表面损伤，这可通过使用类似于硅行业中使用的化学增强机械抛光方法来减少或移除(Zhou,L.,et al.,Chemomechanical Polishing of SiliconCarbide,J.Electrochem.Soc.,Vol.144,no.6,June 1997,pp.L161-L163(Zhou,L.等人，碳化硅的化学机械抛光，《电化学学会杂志》，第144卷，第6期，1997年6月，第L161-L163页))。
为了在SiC晶片上构造半导体器件，必须将另外的晶体SiC膜沉积在晶片上以形成具有所需电导率值和导体类型的器件有源区。这通常使用化学气相沉积(CVD)方法完成。自1970年代以来，俄罗斯、日本和美国的多个团队公布了通过CVD外延来生长SiC的技术。通过CVD来生长SiC的最常见化学物质为含硅的气源(如，甲硅烷或氯硅烷)和含碳的气源(如，烃气)的混合物。低缺陷外延层的生长的关键要素是衬底表面远离晶体对称轴倾斜以允许化学原子以衬底晶体所建立的堆叠顺序附接至表面。当该倾斜不足时，CVD工艺将在表面上产生三维缺陷，并且此类缺陷将产生不可操作的半导体器件。表面瑕疵诸如裂纹、亚表面损伤、凹坑、颗粒、划痕或污染会妨碍通过CVD工艺复制晶片的晶体结构(参见例如Powell and Larkin,Phys.Stat.Sol.(b)202,529(1997)(Powell和Larkin，《固体物理(b)》，第202卷，第529页，1997年))。重要的是用于制造晶片的抛光和清洗工艺最大程度减少表面瑕疵。在存在这些表面瑕疵的情况下，可在外延膜中产生若干缺陷，包括基面位错和立方SiC包裹物(参见例如，Powell,et.al.Transactions Third International High-TemperatureElectronics Conference,Volume 1,pp.II-3-II-8,Sandia National Laboratories,Albuquerque,NM USA,9-14June 1996(Powell等人，《第三届国际高温电子学会议汇刊》，第1卷，第II-3-II-8页，美国新墨西哥州阿尔伯克基的桑迪亚国家实验室，1996年6月9-14日))。
SiC中的缺陷已知能够限制或破坏缺陷上形成的半导体器件的操作。据Neudeck和Powell报道，空芯螺旋位错(微管)严重限制SiC二极管的电压闭锁性能(P.G.Neudeck and J.A.Powell,IEEE Electron Device Letters,vol.15,no.2,pp.63-65,(1994)(P.G.Neudeck和J.A.Powell，《IEEE电子器件快报》，第15卷，第2期，第63-65页，1994年))。Neudeck在1994年综述了晶体(晶片)和外延来源缺陷对功率器件的影响，着重说明了由于螺旋位错和形态外延缺陷而对功率器件功能的限制(Neudeck,Mat.Sci.Forum,Vols 338-342,pp.1161-1166(2000)(Neudeck，《材料科学论坛》，第338-342卷，第1161-1166页，2000年))。据Hull报道，当在具有较低螺旋位错密度的衬底上制造二极管时，转移到了高电压二极管反向偏置漏电流的分布中的较低值(Hull,et.al.,Mat.Sci.forum,Vol.600-603,p.931-934(2009)(Hull等人，《材料科学论坛》，第600-603卷，第931-934页，2009年))。据Lendenmann报道，双极性二极管中的正向电压下降与外延层中的基面位错有关，外延层中的基面位错源自衬底中的基面位错(Lendenmann et.al.,Mat.Sci.Forum,Vols 338-342,pp.1161-1166(2000)(Lendenmann等人，《材料科学论坛》，第338-342卷，第1161-1166页，2000年))。为了实现SiC器件的潜在性能优势，必须将有源器件区域中的缺陷减少至它们为有效良性的水平。
由于大多数缺陷源于大块晶体，许多研究人员已尝试开发外延工艺，其可抑制如基面位错之类的缺陷从衬底扩展至外延膜。这些技术包括在CVD生长之前衬底表面的化学蚀刻、CVD工艺的策略性改变、以及它们的组合。在基面位错从抛光衬底扩展到外延层中的情况下，这些位错转变为螺纹型刃位错，其对于半导体器件操作相对较良性，或者基面位错将延伸到外延层中。通过若干方法增强基面位错的减少，所述方法包括降低晶片的倾斜角，改变抛光工艺，改变CVD工艺参数。例如，US 2009/0114148A1提出中断CVD工艺可对减少外延层中的基面位错的数量起到正面影响。US2010/0119849 A1提出使用液相外延作为抑制外延层中缺陷减少的方式。US2007/0221614 A1将衬底和外延层的蚀刻和再抛光相结合以抑制外延层中的基面缺陷。这些和类似技术的典型局限性在于它们不能同时对所有类型的缺陷起作用，并且尤其是当用具有高缺陷密度的衬底开始时，它们不能将缺陷减少至相对于半导体器件性能为良性的水平。
发明内容
列入了以下发明内容以提供本发明的一些方面和特征的基本理解。该发明内容不是本发明的详细综述，因此并非旨在特别指出本发明的关键或重要因素或划定本发明的范围。其唯一目的是以简化形式提出本发明的一些概念，作为下述更详细描述的前序。
各个实施例提供了用于制造高电压(大于600V的电压)半导体器件的方法，该半导体器件由微管密度小于1/cm2、螺旋位错密度小于2000/cm2并且基面位错密度小于2000/cm2的面积0.02-1.5cm2的4H-SiC衬底和该衬底上的若干SiC外延膜层构成，其中至少一个SiC外延膜层具有1×1014/cm3至2×1016/cm3范围内的净载流子浓度并且外延层顶部处测得的微管密度小于1/cm2并且外延层顶部处测得的螺旋位错密度小于2000/cm2并且外延层顶部处测得的基面位错密度小于50/cm2。所形成的外延层可为n型或p型，其将导电类型指定为电子或空穴。高电压器件可由一种或两种导电类型的外延层构成。
根据本发明的方面，半导体器件由微管密度小于1/cm2、螺旋位错密度小于2500/cm2并且基面位错密度小于2500/cm2的面积0.02-1.5cm2的4H-SiC衬底、该衬底上的若干SiC外延膜层和载流子寿命小于1μs的至少一个外延层构成，其中至少一个SiC外延膜层具有1×1014/cm3至2×1016/cm3范围内的净载流子浓度并且外延层顶部处测得的微管密度小于1/cm2并且外延层顶部处测得的螺旋位错密度小于2500/cm2并且外延层顶部处测得的基面位错密度小于10/cm2。器件显示出在通过使用常见SiC材料常数对器件建模所测定的理论值的85-95％范围内的反向电压闭锁。
在一个方面，本文提供了高电压半导体器件，其包括：4H-SiC衬底，所述衬底具有0.02至1.5cm2的面积，其具有：小于1/cm2的微管密度、小于2000/cm2的螺旋位错密度、以及小于2000/cm2的基面位错密度；以及衬底上的多个外延层，其中所述多个外延层中的至少一个具有：1×1014/cm3至2×1016/cm3范围内的净载流子浓度、小于1/cm2的微管密度、小于2000/cm2的螺旋位错密度、以及小于10/cm2的基面位错密度。
在该方面的一个实施例中，器件还包括由两个相邻外延层形成的至少一个p-n结。
在该方面的另一个实施例中，器件还包括载流子寿命大于1微秒的至少一个外延层。
在该方面的另一个实施例中，反向偏置闭锁电压，表示为在小于或等于10mA/cm2的漏电流处测得的最大电压，处于大于通过使用SiC材料常数对器件建模所测定的理论值的85％的范围内。
在该方面的另一个实施例中，4H-SiC衬底为单晶4H-SiC衬底。
在该方面的另一个实施例中，单晶4H-SiC衬底以远离c-轴倾斜的角度切割。
在该方面的另一个实施例中，单晶4H-SiC衬底以朝<11-20>方向倾斜的角度切割。
在另一个方面，本文提供了用于制造半导体器件的方法，该方法包括：制造4H-SiC衬底，所述衬底具有：小于1/cm2的微管密度、小于2000/cm2的螺旋位错密度、以及小于2000/cm2的基面位错密度；以及在衬底上沉积多个外延层，其中所述多个外延层中的至少一个具有：1×1014/cm3至2×1016/cm3范围内的净载流子浓度、小于1/cm2的微管密度、小于2000/cm2的螺旋位错密度、以及小于10/cm2的基面位错密度。
在该方面的一个实施例中，沉积所述多个外延层的步骤还包括形成至少一个p-n结。
在该方面的另一个实施例中，4H-SiC衬底为单晶4H-SiC衬底。
在该方面的另一个实施例中，单晶4H-SiC衬底以远离c-轴倾斜的角度切割。
在该方面的另一个实施例中，单晶4H-SiC衬底以朝<11-20>方向倾斜的角度切割。
附图说明
并入并构成本说明书一部分的附图举例说明了本发明的实施例，并且与文字描述一起用于解释和说明本发明的原理。附图旨在以图解的方式说明示例性实施例的主要特征。附图并非旨在示出实际实施例的每个特征，也非示出所示元件的相对维度，并且未按比例绘制。在类似附图标记指代本说明书中的类似特征的附图中：
图1是100μm厚磊晶片的LLS缺陷部位图，其中LLS 2×2mm部位良率为92％，对应于1.9cm-2的缺陷密度。
图2a示出了KOH蚀刻的磊晶表面的诺马尔斯基显微镜图。孤立的BPD用箭头标记。
图2b示出了KOH蚀刻的磊晶表面的诺马尔斯基显微镜图。与三角形或线缺陷相关的BPD用箭头标记。
图3a示出了如下(a)的KOH蚀刻的表面的诺马尔斯基光学显微镜图：具有1kV闭锁电压的JBS二极管，并且图3b示出了具有>10kV闭锁电压的二极管。黑点是如KOH蚀刻所揭示的螺纹型螺旋位错(大凹坑)或螺纹型刃位错(小凹坑)。在任一种二极管中均未观察到BPD。
图4示出了三个不同器件尺寸上对数尺度的漏电流相对于螺旋位错密度(SDD)的关系。未观察到螺旋位错密度对反向偏置漏电流的效应。
图5示出了包括衬底和多个外延层的JBS二极管、MOSFET或PiN二极管的例子。
具体实施方式
应当理解本发明不限于本文所述的具体方法、方案等，因此可以有差别。本文所用的术语仅出于描述具体实施例的目的，并非旨在限制本发明的范围，本发明的范围仅由权利要求书限定。
如本文和权利要求书中所用，单数形式包括复数引用，反之亦然，除非上下文另外明确指出。除操作实例中或另外指出的地方中以外，本文所用的表示数量的所有数字在所有情况下均应当理解为被术语“约”修饰。
所指出的所有出版物均明确地以引用的方式并入本文，以便描述和公开例如可能结合本发明使用的此类出版物中所述的方法。这些出版物仅提供它们在本申请提交日之前的公开内容。不应将这一点视为承认本发明人无权由于在先发明或任何其他原因而将此类公开内容提前。关于日期的所有声明或关于这些文献内容的表述都是基于申请人可以得到的信息，而不构成对这些文献的日期或内容正确性的任何承认。
除非另外指出，否则本文所用的所有技术和科学术语都具有本发明所属的领域的普通技术人员通常理解的相同含义。虽然任何已知的方法、器件和材料都可用于实施或测试本发明，但本文描述了就此而言的方法、器件和材料。
一些所选的定义
除非另外说明或上下文暗示，否则以下术语和短语包括以下提供的含义。除非另外明确说明或从上下文明显看出的，以下术语和短语不排除术语或短语在其所属领域所具有的含义。提供定义以有助于描述本文所述的方面的具体实施例，并且不旨在限制要求保护的发明，因为本发明的范围仅由权利要求书限制。另外，除非上下文另外要求的，否则单数术语应包括复数并且复数术语应包括单数。
如本文所用，术语“包括”或“包含”结合对本发明所必要的组合物、方法和其各自组成部分使用，同时不限制包含未指定的元素，而不论必要与否。
如本文所用，术语“基本上由…组成”是指给定实施例所需要的那些元素。该术语允许存在不实质影响本发明的该实施例的基本和新颖或功能特性的另外元素。
术语“由…组成”是指如本文所述的组合物、方法和其各自组成部分，其不包括未在实施例的该描述中列举的任何元素。
除操作实例中或另外指出的地方中以外，本文所用的表示数量的所有数字在所有情况下均应当理解为被术语“约”修饰。术语“约”在结合百分比使用时可意指±1％。
单数术语“一个”、“一种”和“该”包括复数指代物，除非上下文明确地另外指出。类似地，词“或”旨在包括“和”，除非上下文明确地另外指出。因此，例如对“方法”的引用包括本文所述的和/或本领域技术人员在阅读本公开后将显而易见的类型的一种或多种方法和/或步骤等等。
虽然类似于或等同于本文所述的那些的方法和材料可用于实施或测试本公开，但以下描述了合适的方法和材料。术语“具有”意指“包括”。缩写“e.g.”源自拉丁语exempli gratia(例如)，在本文中用于指示非限制性例子。因此，缩写“e.g.”与术语“例如”同义。
对于尚未指示的范围，本领域普通技术人员应当理解，可对本文所述和所示的各个实施例中的任何一个进行进一步修改以并入本文所公开的其他实施例中的任何一个中所示的特征。
以下实例示出了本发明的一些实施例和方面。对于相关领域技术人员显而易见的是，可在不改变本发明的精神或范围的情况下进行各种修改、添加、替换等，并且此类修改形式和变型形式涵盖于如下权利要求书中所限定的本发明的范围内。以下实例不以任何方式限制本发明。
以下提供了根据本发明实施例的制造方法的实例，所述实例得到了SiC衬底上的高功率器件。各种方法提供具有获得高功能器件所需的规格的衬底。
本文所公开的实施例提供在4°偏轴76mm 4H SiC衬底上生长的厚度为50–100μm的磊晶片。80-100μm厚磊晶片获得RMS粗糙度低于1nm并且缺陷密度低至2cm-2的光滑表面。通常获得2–4μs的长载流子寿命，并且证实了处于50至低于10cm-2范围内的低BPD密度。已成功在具有厚外延层的这些晶片上制造高电压JBS二极管。
在高质量4H SiC上制造的高电压二极管和晶体管适用于控制功率并降低能耗的新技术市场。4H-SiC晶体和晶片的制造的最新进展已使得微管缺陷密度小于0.1/cm2、螺旋位错密度<2500/cm2并且基面缺陷密度小于1000/cm2。这些衬底上的CVD外延已产生具有光滑表面和低基面缺陷密度的SiC磊晶片。各个实施例能够在3英寸4°偏轴衬底上产生厚度为50-100μm的低掺杂(小于1×1015/cm3)磊晶片。
在CVD外延之前，测量在4H-SiC晶片的邻近表面处检测的微管数量，然后使用激光散射进行测绘。通过将微管总计数除以所测量的晶片表面的面积，来计算微管密度。所有晶片具有通过激光散射光谱法所测得的小于0.5/cm2的微管密度。使用KOH蚀刻或x-射线形貌术测量来表征位错。两种方法之间具有良好一致性，因此这两种测试可互换使用。螺旋位错分析的结果表明，大于95％的概率是，所测部位将具有小于2500/cm2的螺旋位错密度。基面缺陷分析的结果表明，大于80％的概率是，所测部位将显示对应于小于2500/cm2的密度的与晶片表面相交的基面的值。
然后在水平热壁CVD反应器中的3英寸4°偏轴4H SiC衬底上生长外延膜。通常使用2层或更多层外延膜制造SiC半导体器件。通过傅立叶变换红外光谱法(FTIR)测量总外延膜厚度，并通过汞探针电容电压(C-V)测量法获得掺杂。通过激光散射(LLS)测绘实现表面缺陷检测，并通过原子力显微镜法(AFM)测量表面粗糙度。此外，通过微波感应光导衰减法(micro-PCD)测量载流子寿命。激发激光波长为349nm，并且载流子注入水平对应于1×1016cm-3。通过熔融KOH在500–550℃下蚀刻5-10分钟，揭示复合外延膜中的基面位错(BPD)和螺旋位错。该蚀刻时间对应于在硅面上蚀刻掉1.5-3μm的膜。在完整SiC晶片上，通常在晶片上的9个部位测量位错密度，例如在中心处、在晶片半径50％处的圆周的四个位点上、以及在全晶片半径附近的圆周的四个位点上。
可使用上述KOH蚀刻技术测量包括外延层的抛光SiC衬底晶片或SiC抛光晶片的微管密度、螺旋位错密度和基面位错密度中的每一者。可通过从其封装移除器件芯片并执行上述KOH蚀刻工艺，来测量SiC功率半导体器件中所含的微管密度、螺旋位错密度和基面位错密度中的每者。在测量单个功率器件上的位错的情况下，可在由就二极管而言的阳极所限定的区域中，或在具有垂直电流的晶体管中的指状结构所限定的区域如MOSFET(源极区)或BJT(发射极-基极区)中，对位错进行计数。
SiC磊晶开发集中于通过改善热区部分设计和稳定性以及关键工艺参数进行缺陷控制。使用优化的CVD化学过程，已产生大约5×1014cm-3的有意n掺杂水平的厚度最多至100μm的磊晶片。在该厚度和低掺杂水平处，已获得适度低的表面缺陷密度，其中中位值为5.6cm-2并且最佳值低于2cm- 2。图1示出了平均n掺杂为4×1014cm-3的100微米(μm)厚外延晶片的LLS缺陷部位图。100μm厚磊晶片的无缺陷部位良率为92％，对应于1.9cm-2的缺陷密度。优化的工艺也一致地产生具有光滑表面的磊晶片，即使在高达80–100μm的厚度下也是如此，如AFM粗糙度测量所证实的。80–100μm厚磊晶片的RMS粗糙度通常低于1nm，如通过采取20×20μm2扫描的AFM所测得的。然而，有时在靠近晶片边缘的位置处观察到与光滑表面有所偏差。用微波光导衰减法测量载流子寿命。在总外延膜厚度在20-100μm范围内的晶片上，通过晶片表面上的测量值所计算的平均寿命通常为2微秒，并且组内晶片标准偏差通常为10-40％。例如，在100μm厚外延层的表面上测得的寿命值在6–8微秒的范围内。
使用熔融KOH蚀刻来检测多个外延层中的典型BPD密度。BPD清晰显示为壳形蚀坑。可观察到孤立的基面位错，这些基面位错是抛光晶片中的基面位错(其不会通过CVD外延工艺转变为螺纹型刃位错)的结果。这在图2a中示出。所发现的其他基面缺陷与如划痕、凹坑和颗粒之类的形态缺陷相关联；这在图2b中示出。考虑到不与来自抛光划痕、凹坑或颗粒的表面损伤相关联的BPD，表面检测揭示了外延层中的平均BPD密度低于10cm-2。
在4H-SiC磊晶片上处理有源区在0.034cm2至0.474cm2范围内的JBS二极管。在许多JBS二极管上实现了高于理论限值90％的闭锁电压。在50μm厚外延层上的二极管上获得了高达8kV的闭锁电压，并且在80μm厚外延层上的二极管上证实为10kV。在电气测试之后对器件的失效分析和视觉检测表明，三角形缺陷是限制反向偏置性能的致命缺陷。具有高反向闭锁电压的二极管不含任何三角形缺陷。在器件测试之后，对一些器件进行熔融KOH中的蚀刻。仅检测到不含形态缺陷(如，三角形、颗粒等)的二极管。在诺马尔斯基显微镜下检测具有不同闭锁电压的二极管。螺旋位错显示为六方特征，基面位错显示为壳形。如图3(a)和(b)所示，如与具有大于10kV的闭锁电压的二极管中相比，在具有1kV的闭锁电压的二极管中，位错密度没有差异。两个二极管都具有0.18cm2的面积，并且在任一个二极管中，一个BPD也未观察到。已尝试检测在5kV的闭锁电压下的漏电流与50μm厚磊晶片的有源二极管区中所含的螺旋位错密度之间的潜在关联。如图4所示，未观察到任何关联。对于在具有80μm厚外延膜的衬底上制造的二极管而言，得出了类似观察结果。
如上所示，具有50–100μm厚度的4H SiC磊晶片在4°偏轴衬底上生长。通过LLS测试，获得2–6cm-2范围内的表面缺陷密度。在这些磊晶片上获得2–3μs范围内的一致载流子寿命。证实了磊晶片中非常低的BPD密度，BPD密度低至低于10cm-2。使用具有50-100μm厚度的外延晶片制造二极管。高电压测试证实了接近4H-SiC的理论值的闭锁电压。在50μm厚外延膜上制造的器件中实现了8kV的闭锁电压，在80μm厚膜上制造的器件中获得了10kV的闭锁电压，并且在100μm膜上获得了大于11.2kV的闭锁电压。失效器件的检测证实了三角形缺陷，其由外延过程中存在的表面损伤或颗粒形成，是将造成器件在反向偏置下失效的致命缺陷。另外，在JBS二极管的高闭锁电压下的漏电流显示与螺旋位错密度无关联。还观察到，当抛光晶片基本上不含划痕、凹坑和颗粒时，外延层中的基面位错的主要来源源于晶体生长过程中，对应于不会通过CVD外延工艺转变为螺纹型刃缺陷的基面缺陷。
与测量策略相结合的材料改进汇聚而成一种工艺，以开发能够制造操作达到SiC期望值的器件的衬底。该工艺以单晶4H SiC晶片的恰当选择开始。晶片需要通过充分取样进行充分测试以确定源自晶体生长过程的缺陷的数量。本发明人已成功使用两种技术表征抛光晶体SiC衬底中的缺陷：熔融盐蚀刻/视觉计数和x-射线形貌术/视觉计数。采用任一测量法，在晶片上的九个部位处检查衬底。已发现，采用任一方法，从晶体切割的一个晶片切片的表征足以针对缺陷对晶体的性能定性。一旦表征，就可将来自晶体的切片用于CVD外延工艺以在形成器件结构所需的抛光晶片上生长晶体膜层。
已发现，可对CVD外延工艺进行优化，以便使与衬底平面相交的基面缺陷向螺纹型刃位错的转变率大于99％。通过反应物浓度、压力、温度和气体流速的CVD参数的迭代，可控制CVD工艺减少与衬底-外延膜界面平面相交的基面位错的数量的能力。因此，外延层中的总基面位错由抛光衬底初始位错密度和外延工艺使基面位错转变为螺纹型刃位错的有效性决定。不同CVD设备和环境可需要不同工艺优化。当将最佳方法应用于通过以上实施例中所述的表征方法选择的晶片时，与衬底平面相交的外延层中的基面缺陷的计数在统计学上可减少至接近零或零。正是这些基面缺陷必须最大程度减少以获得足够的功率器件性能。这些基面缺陷通过前述熔融KOH蚀刻方法独特地计数。本发明中使用的优选CVD外延工艺包括包含氯硅烷HxSiCl(1-x)、烃气诸如丙烷或乙烯、氢气和氯化氢的反应性气体的混合物。有关使用氯硅烷进行的CVD生长，参见例如J.Wan,M.J.Loboda,M.F.MacMillan,G.Chung,E.P.Carlson,and V.M.Torres，“Scaling ofChlorosilane SiC CVD to Multiwafer Epitaxy System,”Materials ScienceForum 556-557,145(2007)(J.Wan、M.J.Loboda、M.F.MacMillan、G.Chung、E.P.Carlson和V.M.Torres，“氯硅烷SiC CVD到多晶片外延系统的工艺放大”，《材料科学论坛》，第556-557卷，第145页，2007年)。有关外延工艺对位错减少和表面粗糙度的作用，参见例如G.Chung,M.J.Loboda,J.Zhang,J.W.Wan,E.P.Carlson,T.J.Toth,R.E.Stahlbush,M.Skowronski,R.Berechman,Siddarth G.Sundaresan and Ranbir Singh；4H-SiCEpitaxy With Very Smooth Surface and Low Basal Plane Dislocation on 4degreeOff-axis Wafer,Mat.Sci.Forum Vol 679-680(2011),p.123(G.Chung、M.J.Loboda、J.Zhang、J.W.Wan、E.P.Carlson、T.J.Toth、R.E.Stahlbush、M.Skowronski、R.Berechman、Siddarth G.Sundaresan和Ranbir Singh，4度偏轴晶片上具有非常光滑表面和低基面位错的4H-SiC外延层，《材料科学论坛》，第679-680卷，2011年，第123页)。
图5示出了包括衬底和多个外延层的JBS二极管、MOSFET或PiN二极管的例子。例如，JBS二极管、MOSFET和PiN二极管中的每者可包括n+4H SiC衬底、衬底上的n+4H SiC外延层或第一外延层、以及第一外延层上的n-4H SiC外延层或第二外延层。在PiN二极管中，除衬底及第一和第二外延层外，还可在第二外延层上形成p+4H SiC外延层。可将该结构蚀刻到例如外延层内的某位点。蚀刻的方法可为KOH蚀刻。
上述任何一种所制造的功率器件中的位错的评价可通过SiC器件晶粒的KOH蚀刻进行。可在晶片级探测之后或封装及从封装移除之后测试晶粒。对于通过KOH蚀刻的缺陷分析所关注的区域是限制电流的晶粒的有源区。例如，在二极管的阳极触点之下或在以MOSFET中的源极和漏极指状物为边界的区域之下对缺陷计数。KOH蚀刻将揭示任何螺旋位错以及与衬底平面相交的基面位错。
应当理解，本文所述的工艺和技术不与任何具体设备固有地相关，并且可通过组件的任何合适组合来实施。此外，可根据本文所述的教导内容使用各种类型的通用器件。已结合具体实例描述了本发明，所述具体实例在所有方面均旨在是示例性的而非限制性的。本领域技术人员将理解，多种不同组合将适用于实施本发明。
此外，在考虑本说明书并实施本文所公开的发明后，本发明的其他具体实施对于本领域技术人员将显而易见。可单独地或以任何组合使用所述实施例的各个方面和/或组成部分。旨在使本说明书和实例仅以举例方式考虑，而本发明的真实范围和精神由以下权利要求书指示。

Claims (10)

1.一种高电压半导体器件，其特征在于，所述高电压半导体器件包括：
远离c-轴朝向<11-20>方向倾斜的单晶4°偏轴4H-SiC衬底，所述衬底具有0.02至1.5cm2的面积，其具有：
小于1/cm2的微管密度、
小于2000/cm2的螺旋位错密度、以及
小于2000/cm2的基面位错密度；以及
所述衬底上的多个外延层，其中所述多个外延层中的至少一个具有：
1×1014/cm3至2×1016/cm3范围内的净载流子浓度、
小于1/cm2的微管密度、
小于2000/cm2的螺旋位错密度、以及
小于10/cm2的基面位错密度。
2.根据权利要求1所述的高电压半导体器件，还包括由两个相邻外延层形成的至少一个p-n结。
3.根据权利要求1所述的高电压半导体器件，还包括载流子寿命大于1微秒的至少一个外延层。
4.根据权利要求1所述的高电压半导体器件，其中反向偏置闭锁电压，表示为在小于或等于10mA/cm2的漏电流处测得的最大电压，处于大于通过使用SiC材料常数对所述器件建模所测定的理论值的85％的范围内。
5.根据权利要求1所述的高电压半导体器件，其中所述多个外延层是通过CVD外延工艺形成的，所述工艺包括利用包含氯硅烷HxSiCl(1-x)、烃气、氢气和氯化氢的反应性气体的混合物。
6.根据权利要求1所述的高电压半导体器件，其中所述多个外延层的至少一个是在水平气流CVD外延反应器中形成的。
7.一种用于制造半导体器件的方法，其特征在于，所述方法包括：
制造远离c-轴朝向<11-20>方向倾斜的单晶4°偏轴4H-SiC衬底，所述衬底具有：
小于1/cm2的微管密度、
小于2000/cm2的螺旋位错密度、以及
小于2000/cm2的基面位错密度；以及
在所述衬底上沉积多个外延层，其中所述多个外延层中的至少一个具有：
1×1014/cm3至2×1016/cm3范围内的净载流子浓度、以及
小于1/cm2的微管密度、
小于2000/cm2的螺旋位错密度、以及
小于10/cm2的基面位错密度。
8.根据权利要求7所述的方法，其中沉积所述多个外延层的步骤还包括形成至少一个p-n结。
9.根据权利要求7所述的方法，其中所述多个外延层是通过CVD外延工艺形成的，所述工艺包括利用包含氯硅烷HxSiCl(1-x)、烃气、氢气和氯化氢的反应性气体的混合物。
10.根据权利要求7所述的方法，其中所述多个外延层的至少一个是在水平气流CVD外延反应器中形成的。
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