KR101180525B1 - 절연 구조체 및 그 형성 방법 - Google Patents

절연 구조체 및 그 형성 방법 Download PDF

Info

Publication number
KR101180525B1
KR101180525B1 KR1020087031002A KR20087031002A KR101180525B1 KR 101180525 B1 KR101180525 B1 KR 101180525B1 KR 1020087031002 A KR1020087031002 A KR 1020087031002A KR 20087031002 A KR20087031002 A KR 20087031002A KR 101180525 B1 KR101180525 B1 KR 101180525B1
Authority
KR
South Korea
Prior art keywords
substrate
region
trench
floor
conductivity type
Prior art date
Application number
KR1020087031002A
Other languages
English (en)
Other versions
KR20090047397A (ko
Inventor
형식 류
와이 티엔 찬
도날드 레이 디즈니
리차드 케이 윌리암스
준-웨이 첸
Original Assignee
어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드 filed Critical 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
Publication of KR20090047397A publication Critical patent/KR20090047397A/ko
Application granted granted Critical
Publication of KR101180525B1 publication Critical patent/KR101180525B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 기판을 위한 다양한 절연 구조는 유전체 물질로 충전되거나 전도성 물질로 충전되는 기판 내에 형성되며 그 벽을 따라 유전체 레이어로 라이닝되는 트렌치를 포함한다. 트렌치는 도핑된 측벽 절연 영역과 결합하는 데 사용된다. 트렌치와 측벽 절연 영역 모두는 환상이고 기판의 절연 포켓을 둘러싼다. 절연 구조체는 모듈의 임플란트와 충분한 열 프로세스 또는 도펀트 확산을 포함하지 않는 에칭 프로세스에 의해 형성되어 결과적인 구조체는 컴팩트하고 기판의 vaus에 타이트하게 패킹된다.

Description

절연 구조체 및 그 형성 방법{ISOLATION STRUCTURES FOR INTEGRATED CIRCUITS AND MODULAR METHODS OF FORMING THE SAME}
본 출원은 그 전체가 참조로 여기에 포함되는, 현재 미국 특허 제6,855,985호인 2002년 9월 29일에 출원된 미국 특허 출원 번호 제10/262,567호와 관련된다.
본 발명은 반도체 칩 제작에 관한 것으로, 특히 에피택셜(epitaxial) 레이어 또는 고온 제조 프로세스 단계에 대한 필요 없이 높은 밀도로 모놀리식(monolithic)으로 반도체 칩 안에 양극성, CMOS, 및 DMOS 트랜지스터와 수동 부품을 전기적으로 절연하고 제조하는 방법에 관한 것이다.
반도체 IC 칩의 제작에서, 칩의 표면 상에 형성되는 장치를 전기적으로 절연할 필요가 있다. 이것을 실시하는 여러 방법이 있다. 칩의 표면이 실리콘 질화물과 같은 비교적 단단한 물질로 마스킹되고 두꺼운 산화물 레이어가 마스크 내의 개구 안에 열 성장되는 잘 알려진 LOCOS(Local Oxidation Of Silicon) 프로세스를 사용하는 것에 의한 것이 하나의 방법이다. 다른 방법은 실리콘 내의 트렌치를 에칭한 다음, 트렌치 절연으로 잘 알려진 실리콘 산화물과 같은 유전체 물질로 트렌치를 충전하는 것이다. LOCOS와 트렌치 절연 모두가 장치 사이에 원하지 않는 표면 전도를 방지할 수 있는 반면에, 완전한 전기적 절연을 용이하게 하지는 않는다.
완전한 전기적 절연이 양극성 접합 트랜지스터를 포함하는 임의 타입의 트랜지스터와 파워 DMOS 트랜지스터를 포함하는 여러 MOS(metal-oxide-semiconductor) 트랜지스터를 집적하기 위하여 필요하다. 완전한 절연은 CMOS 제어 회로가 동작 동안 기판 위의 포텐셜 웰(potentials well)로 플로팅하는 것을 허용하기 위해서도 필요하다. 완전한 절연은 아날로그, 파워, 및 혼합 신호 집적 회로의 제작에 특히 중요하다.
비-절연 CMOS 제작 및 제조
종래의 CMOS 웨이퍼 제작은, 고밀도 트랜지스터 집적은 제공하는 반면에, 그 제작된 장치의 완전한 전기적 절연을 용이하게 하지는 않는다. 예를 들어 도 1A는 종래 기술의 2중 웰 CMOS 1의 개략적인 단면도를 나타낸다. 도 1A는 트랜지스터 제작 전에 P-타입 기판(2) 안에 P-웰(PW) 영역(3A,3B)과 N-웰(NW) 영역(4A,4B)의 형성을 나타낸다.
도 1B는 P-웰(3A) 내에 제작된 N-채널 MOSFET, N-웰(4B) 안에 형성된 P-채널 MOSFET를 포함하는 트랜지스터 형성 후, LOSCOS 필드 산화물 레이어(11) 사이에 들어가는 것에 의해 분리되는 CMOS 구조체(10)를 도시한다. P-채널, N-채널 MOSFETS의 결합은 함께 보상 MOS 트랜지스터를 구성하고, 다르게는 CMOS로 일컫는다.
PW 영역(3A) 안에서, N-채널 MOSFET는 약하게 도핑된 드레인(LDD)(15), 폴리실리콘 게이트(19), 및 P+ 내지 PW 접속 영역(13)을 구비한 얕은 N+ 소스-드레인 임플란트 영역(14)을 포함하여 형성된다. NW 영역(4B)안에서, P-채널 MOSFET는 LDD(19), 폴리실리콘 게이트(18), 및 N+ 내지 NW 접속 영역(12)을 구비한 얕은 P+ 소스-드레인 임플란트 영역(17)을 포함하여 형성된다. NW 및 PW 영역은 일반적으로 임플란트보다 더 큰 깊이로 기판 안으로 도펀트를 구동하는 후속 고온 확산으로 이온 임플란트된다. 웰의 깊이는 일반적으로 더 낮은, 특히 3.3V 또는 더 낮은 전압 CMOS에 대한 것보다, 더 높은 전압, 예를 들어 12V, 장치에 대한 것보다 일반적으로 더 크다.
CMOS 구조체(10)의 트랜지스터 패킹 밀도는 여러 문제들의 고려 없이 깊이를 1㎛ 이하의 치수로 감소될 수 없는 LOCOS 산화물(11)에 의해 낭비되는 영역에 의해 크게 제한받는다. CMOS 구조체(10)의 다른 제한은 임의의 위에 놓이는 션팅 금속(shunting metal) 없이 도핑된 폴리 실리콘(19)을 포함하는 그 게이트 구조이다. 트랜지스터가 더 작은 치수로 측정되듯이, 게이트 저항은 스위칭 속도를 낮추고 진행 지연을 증가시킨다. 이 게이트 저항의 영향은 0.8~0.6㎛ 내의 게이트 치수로 CMOS 측정을 실질적으로 제한하는 것이다.
아날로그 회로에서 CMOS(10)의 다른 주요 제한은 완전한 전기적 절연의 결여다. 도시되는 바와 같이, PW 영역(3A)은 기판(2)으로 쇼트된다. P-웰(3A)이 NMOS 트랜지스터의 바디(또는 백 게이트)를 전기적으로 형성하고, P-타입 기판(2)은 필수적으로 가장 마이너스 온-칩 위치(여기서 “그라운드”라 부름)로 바이어스되므로, 그 다음 모든 N-채널 트랜지스터의 바디 접속은 그라운드에 바이어스되고, 그들의 유용한 동작 전압 범위를 제한하고, N-채널 MOSFET에 원하지 않는 기판 노이즈를 발생시키는 경향이 있다.
0.35㎛ 또는 더 작은 게이트 길이를 가진 CMOS 트랜지스터에 대하여, 도 2A 에 도시된 구조체(80)는 CMOS의 통상의 이전 기술을 실현한 것을 나타낸다. 이 구조체에서, LOCOS 필드 산화물 레이어(11)는 1/2 최소 LOCOS 크기 또는 그 이하의 치수를 가지는 유전체로 채워진 얕은 트렌치(81)로 교환된다. 폴리 실리콘 게이트는 게이트 저항을 감소시키는 금속 규소화합물(백금-규소화합물과 같은)을 포함한다. 금속 스트랩된 폴리실리콘 샌드위치는 폴리실리콘과 규소화합물의 연결인 폴리사이드 레이어로 종종 일컬어진다. CMOS 구조체(80)에서, 더 작은 장치와 높은 집적 밀도에 대한 가능성에도 불구하고, P-웰(3A)은 여전히 P-타입 기판(2)에 전기적으로 쇼트 된다.
도 1C 단면도에 도시된 N-채널 MOSFET(25)는 P-타입 기판(26) 안에 형성되는 P-웰(27), N+ 임플란트 영역(33), 폴리실리콘 게이트(38)와 게이트 규소화합물(39)로 표면이 덮인 PW 채널 영역(35) 위에 위치하는 게이트-산화물(36)을 포함한다. 약하게 도핑된 드레인 확장(34)은 게이트로 자체 정렬되는 반면에, N+ 영역(33)은 측벽 스페이서(37)로 자체 정렬된다. 또한, 집적 회로는 2- 내지 10-레이어의 금속 상호 접속을 이용할 수도 있지만, MOSFET(25) 안에서는 단일 레이어의 금속 상호 접속(41) 또한 설명을 목적으로 포함된다. 일반적으로 알루미늄-구리 또는 알루미늄-구리-실리콘 합금과 같은, 상호 접속 금속(41)은 ILD(inter-level dielectric) (32)내의 접속 개구를 통해 그리고 얇은 배리어 금속(40)을 통해 N+ 영역(33)에 접속한다. 일반적으로 티타늄, 백금, 또는 텅스텐을 포함하는 배리어 금속은 프로세싱 및 트랜지스터 접합의 쇼트동안 N+에서 P-웰로의 접합을 통해 메탈 스파이크(즉, 필라멘트)가 합금하는 것을 방지하도록 도입된다.
산화물 두께가 몇 십 ㎛의 거리 이상 점차 변화하는 경우, 독특하게 형성된 산화물(31)은 새의 머리와 연장된 부리의 형상을 가진다. 이 형상은 활성 장치 영역 안에서 산화를 국지적으로 방지하기 위하여 사용되는 위에 놓인 실리콘 질화물 레이어와 실리콘사이에 존재하는 응력(stress)에 의한다. 필드 산화의 진행에 따라, 산소가 독특한 특징 형상을 만들어내도록 그 에지를 리프트하는 질화 마스크 아래에서 확산한다. 새의 부리는 트랜지스터의 임계와 게인에 영향을 미치고 사용 가능한 영역을 낭비하는 더 작은 트랜지스터에 대하여 몇 가지 바람직하지 않은 결과를 가져온다. 몇몇 프로세스에서 P-타입 필드 도펀트 PFD(29)가 필드 임계값을 높이고 임의의 두 인접 N-타입 영역 사이에 표면 누출을 억제하도록 LOCOS 필드 산화 전에 삽입된다. N-타입 필드 도펀트 NFD(30)도 인접 P-타입 영역 사이에서 기생 누출을 방지하도록 N-웰 영역(28) 위 필드 영역에 도입된다. NFD와 PFD 영역 모두를 구비하는 문제는 필드 산화동안 너무 깊이 확산하는 것이고 특히 깊은 미세 장치에 대하여 트랜지스터의 전기적 특성을 역으로 충돌할 수 있다. P-웰(27)의 다른 특성은 특히 채널 영역(35)에서 그 비-가우스 도핑 프로필이다. 수직 횡단 라인 A-A’을 따르는 하나의 가능한 도핑 프로필은 도 1D의 도펀트 농도 그래프(50)에 도시된다. 도시되는 바와 같이, 커브(52)로 보이는 PW(27)의 도펀트 농도는 수평선(51)로 도시된 기판(26)의 일정한 도핑 농도로 교차하는 가우스 프로필을 따른다. PW(27)과 기판(26) 모두 P-타입이므로, 그들이 만날 때 P-N 접합이 존재하지 않고, P-웰은 기판에서 절연되지 않는다. 피크(53,54,55)는 고장을 통한 벌크 펀치를 방지하고 서브-표면 누출을 방지하고 장치의 임계 전압을 각각 설정하도록 채널 영역 내에 위치되는 임플란트된 P-타입 도펀트를 나타낸다. 그러나, 도시된 그래프는 자주 역 방향으로, 둘다 2차원 및 3차원 도핑 프로필도 변경하는 필드 도펀트 또는 필드 산화물에 의한 게이트 하에서 측면 침입의 효과를 무시하고, 이상적인 1차원 도핑 프로필을 나타내는 것이다. LOCOS를 더 얇은 최종 두께의 더 작은 차원으로 치수를 측정하는 것은 새 부리의 형상이 약한 프로세스 변경에 민감해 지므로 문제가 된다.
도2B의 횡단면도에 도시된 N-채널 MOSFET(100)는 유전체 충전 트렌치(104)로 필드 산화 프로세스를 대체하는 것에 의해 전술한 LOCOS 이슈를 회피한다. 유전체 충전 트렌치 절연 영역을 형성하는 방법은, 여기서 전체로 참조되는, 2005년 12월 9일에 출원된 미국 특허 출원 제11/298,075호, Richard K. Williams의 "Isolation Structures for Semiconductor Integrated Circuit Substrates and Methods of Forming the same"과 관련되어 설명된다. LOCOS 없이, 폴리 실리콘 게이트(113)를 침식하거나 채널 영역(112)의 도핑에 충돌하는 새 부리가 없고, 장치(100)는 더 작은 치수로 측정될 수 있다. 그 전과 같이, N-채널 MOSFET(100)는 P-기판(101)에 대하여 전기적으로 쇼트되는 P-웰(102) 안에 형성된다. 도 3A는 LOCOS 또는 트렌치 절연을 사용하여 비-절연 CMOS를 제작하는 몇몇 일반적인 종래 기술의 프로세스 흐름을 도시한다. 일련의 카드로 도시되는, 잘려진 코너를 가지는 카드(NFD 임플란트와 같은)가 옵션인 프로세스 단계를 나타내는 반면에, 사각 코너를 가지는 상기 카드는 필수 프로세싱 단계이다. 도 3B는 P-채널 MOSFET(132)와 N-채널 MOSFET(131)를 포함하고 설명된 종래 기술의 제작 시퀀스 중 하나를 사용하여 제작된 CMOS 쌍(130)을 개략적으로 나타낸 도면이다. 각각의 트랜지스터는 4개의 단자-소스(S1), 드레인(D), 게이트(G) 및 바디 또는 백-게이트(back-gate)를 포함한다. P-채널 MOSFET(132)의 경우에, 그 소스-바디 간 접합은 P-N 다이오드(136)로 개략적으로 표시되고, 그 드레인-바디 간 접합은 P-N 다이오드(137)로 도시된다. N-웰 영역의 저항은 집중-회로-소자 저항(138)으로 도시되나, 특히 넓은 영역의 파워 장치에 대해서는 실제로 장치를 가로질러 부분적으로 분산된다.
P-채널(132)의 하나의 약점은 장치의 구조에 의존하는 기판-PNP(139)를 본래부터 포함하고 있는 것이다. 도시된 바와 같이, N-웰 베이스로의 이미터 주입 홀로 작용하는 소스로, 홀의 몇 부분은 재결합 없이 N-웰 베이스를 통과하고 궁극적으로는 기판에 의해 홀 전류로 수집된다. 기생 PNP(139)의 게인이 너무 높으면, 특히 약하게 도핑된 얕은 N-웰의 경우, 양극성 스냅백 브레이크다운(BVceo 또는 BVcer 브레이크 다운으로도 알려짐)이 결과로 발생하고 장치는 손상되거나 파괴된다. 절연 없이는, 임계 전압과 같은 MOSFET(132)의 다른 특성에 영향을 미치지 않고 기생 PNP(139)의 특성을 제어하는 것은 용이하지 않다.
P-N 다이오드(133)에 의해 개략적으로 표시되는 소스-바디 간 접합부; 및 P-N 다이오드(134)에 의해 표시되는 드레인-바디 간 접합부를 구비한 N-채널 MOSFET(131)은 기판에 쇼트된 바디를 가지고, 그라운드 표지로 여기 표시되고, 그러므로 절연되지 않는다. P-웰 및 P-타입 기판 영역을 둘러싸는 영역의 저항은 집중-회로-소자 저항(135)으로 도시되나, 특히 넓은 영역의 파워 장치에 대해서는 실제로 장치를 가로질러 부분적으로 분산된다. 그라운드된 바디 접속의 회로 함축은 제외하고, 드레인 다이오드(134)의 포워드 바이어스는 전자를 P-타입 기판에 주입하고 재결합 또는 수집되기 전에 집적 회로를 가로질러 상당한 거리 나아간다. 그러한 기생 그라운드 전류는 반대로 다른 장치에 충돌하고 적절한 회로 동작을 약화시킬 수 있다.
대부분의 CMOS 쌍은 로직 게이트로(도 3C의 인버터(150)처럼) 디지털 회로에서 사용되므로, 기생 다이오드(154,153)는 정상적으로 충돌되는 P-채널(152)과 N-채널(151)의 모든 동작 조건에 대하여 역 바이어스되어 남는다. 동일 인버터라면, 그러나 벅 스위칭 레귤레이터(Buck switching regulator) 내의 인덕터를 구동하는데 사용된다면, 다이오드(153)는 기판으로 전류를 주입하고 잠재적으로 바람직하지 않은 현상을 발생시키는 P-채널(152)이 턴오프될 때마다 포워드 바이어스될 것이다.
유사한 문제가 도 3D에 도시된 캐스코드(cascode) 클램프된 출력 드라이버(160)를 실행하기위해 비-절연 CMOS를 사용할 때 발생한다. 이 회로에서, N-채널(161)과 P-채널(163)을 포함하는 인버터의 출력 전압은 게이트 바이어스(Vbias) 아래 하나의 임계 전압(VTN)(162)으로 출력 전압을 제한하는 N-채널 팔로워(162)에 의해 일부 최대 플러스 전압으로 클램프된다. 그 캐스코드 작용을 통해 인버터는 그 출력을 공급 전압(Vcc)보다 더 작은 전압의 범위로 감소, 즉 “레벨 시프트”시킬 수 있다. 다이오드(164,165,166,167)는 정상 동작 동안 모두 역 바이어스로 남아있는다. 문제는 다이오드(166)가 Vout과 동일한 전압으로 역바이어스되므로, N- 채널(162)의 임계값은 출력 전압에 비례하여 증가하고 그에 의해 회로의 최대 출력 전압을 제한한다. N-채널 MOSFET(162)가 절연되면, 그 소스와 바디는 출력에 쇼트되어, 다이오드(166)가 역-바이어스되지 않고 그 입계 전압은 상수로 남는다.
접합-절연 CMOS 제조 및 구조
전기적으로 절연된 CMOS를 위한 필요가 한쌍의 N-채널 MPSFET(151, 152)가 토템 폴 구성에 연결되고 BBM(break-before-make) 회로(155)에 의해 위상을 벗어나 구동되는 경우, 도 4A의 회로(150)에서 더욱 실증된다. 그 동작 조건에 독립하는 낮은 온-저항을 달성하기 위하여, 높은 측의 N-채널 MOSFET(152)는 소스-바디 쇼트를 필요로 한다(항상 VSB=0이 되도록). 플로팅 부트스트랩 커패시터(157)는 높은 측 장치가 온이고 Vout이 거의 Vcc와 동일한 경우라도, 플로팅 게이트 구동 회로(156)가 MOSFET(152)을 위하여 적절한 게이트 바이어스(VGS)를 제공하도록 전력을 공급한다. 부트스트랩 구동을 실행하도록, 플로팅 회로(156)와 높은-측 MOSFET(152) 모두는 IC 기판(즉, 그라운드)으로부터 전기적으로 절연되어야 한다.
절연을 위해 필요한 다른 상황은 낮은-측 MOSFET(171)와 높은-측 MOSFET(172)를 포함하는 푸시-풀(push-pull)CMOS 쌍이 인덕터(177) 내와 폐쇄 루프 동작 내의 전류를 제어하고 출력 커패시터(178)를 가로지르는 일정한 전압을 조절하는 때의, 도 4B의 벅 컨버터(buck converter)(170)에 도시된다. 높은-측 MOSFET(172)에 비-평행한 다이오드(173)가 정상 동작 동안 역-바이어스로 남아있는 반면에, 낮은-측 MOSFET(171)의 드레인-바디 간 다이오드(174)는 역 바이어스로 남 아있지 않는다. 높은-측 MOSFET(172)가 턴오프될 때마다; 인덕터(177)는 인버터 출력 전압Vx을 그라운드 포워드-바이어스 다이오드(174) 이하로 구동한다. MOSFET 바디 내의 전도 전류가 저항(175)을 가로질러 전압 강하를 일으키기에 충분하면, 전자는 기생 NPN(176)의 쌍극자 트랜지스터 작용을 통해 기판 안으로 깊게 주입되고 임의의 다른 N 영역(179)에 의해 수집된다. 결과 기판 전류는 효율에 역으로 영향을 미칠 수 있고, 회로 고장을 일으킬 수 있다. 낮은-측 MOSFET(175)가 절연되면, 다이오드 전류는 바람직하지 않은 기판 전류가 되지 않고 수집될 수 있다.
완전한 전기 절연의 가장 일반적 형태는 접합 절연이다. 산화물이 각 장치 또는 회로를 둘러싸는 경우 유전체 절연만큼 이상적이지는 않지만, 접합 절연은 제조 비용과 절연 성능 사이에 최상의 절충을 오늘까지 제공하고 있다. 도 5A에 도시된 바와 같이, 종래 기술의 CMOS 절연은 P-타입 기판(201) 꼭대기에 성장하고 모든 측의 아래 및 위에서 P-타입 물질에 의해 N-타입 에피택셜 아일랜드를 완전하게 절연하도록 전기적으로 P-타입 기판에 연결하는 깊은 P-타입 절연 PISO(204)의 환형 링으로 둘러싸인 N-타입 에피택셜 레이어(203)를 포함하는 복잡한 구조체를 필요로 한다. 에피택셜 레이어(203)의 성장은 또한 느리고, 시간을 많이 소요하며, 반도체 웨이퍼 제작 시 가장 비용이 많이 소요되는 단일 단계를 나타낸다. 절연 확산 또한 연장된 기간(18시간까지) 동안 고온 확산을 이용하여 형성되어 비용이 많이 소요된다. 의존 장치를 억제할 수 있도록, 강하게 도핑된 N-타입 매장 레이어(NBL,202)가 또한 마스킹 되고 에피택셜 성장 전에 선택적으로 삽입된다.
에피택셜 성장과 절연 확산 동안 업-확산을 최소화하도록, As 또는 Sb와 같은 느린 확산기가 NBL(202)을 형성하기 위해 선택된다. 그러나, 에피택셜 성장 전에, 이 NBL 레이어는 그 표면 집중을 감소하도록 충분히 깊게 확산되어야 하고, 그렇지 않으면, 에피택셜 성장의 집중 제어가 역으로 충돌된다. NBL 레이어는 느린 확산기로 구성되기 때문에, 이 프리-에피택시 확산 프로세스는 10시간 이상 소요될 수 있다.
일단 절연이 완료되면, CMOS 제작은 전술한 설명과 유사한 방식으로 개시할 수 있다. 다시 도 5A를 참조하면, P-웰(205)와 N-웰(206)은 N-채널과 P-채널 제작을 용이하게 하도록 임플란트되고 확산된다. 그러나, 그들이 N-타입 실리콘의 절연된 에피택셜 포켓 안에 형성되므로, 그들은 유리하게 기판에서 완전하게 절연된다.
접합 절연 제작 방법이 깊은 확산 접합의 형성과 에피택셜 레이어의 성장에 좌우되므로, 이 고온 프로세스가 제작하는 데 어렵고 비용이 많이 소요되며, 큰 지름의 웨이퍼 제작과 호환성이 없어 장치의 전기적 성능에서 실질적인 변화를 보여주고 높은 트렌지스터 집적 밀도를 방해한다. 접합 절연의 복잡성은 도 5B의 흐름도(220)에 도시된다. 도시된 모든 단계가 실행된 다음, 웨이퍼는 필드 산화물 레이어의 형성으로 진행해야하고, 그 다음에만 흐름도의 광대한 CMOS 제작 부분을 시작하게 된다.
접합 절연의 다른 단점은 절연 구조체에 의해 낭비되는 영역과 그렇지 않으면 제작 활동 트렌지스터 또는 회로를 사용하지 못하는 것이다. 도 5C에서, 임의의 최소 설계 법칙을 만족시키기 위해 요구되는 영역이 매장 레이어(212), P-타입 확 산 접합 절연(213), 및 확산된 강하게 도핑된 N-타입 싱커(214)(NBL(212B)위로 오버랩핑)에 대하여 도시된다. 더한 복잡성으로는, 접합 절연을 구비한 설계 규칙(및 낭비되는 영역)이 절연된 장치의 최대 전압에 좌우된다. 두께 xepi로 성장되는 에피택셜 레이어에 대하여, 전압 xnet을 지원하는 실제 두께는 P+접합(216)의 깊이와 NBL(2121A)의 업-디퓨전이 절연된 장치의 전압 용량을 결정하는 전체 두께로부터 마이너스되어야 하므로 더 작다.
보통 에피택셜 두께는 범위가 4㎛ ~ 12㎛ 이다. 절연 영역 임플란트를 위해 요구되는 개구는 절연되는 에피택셜 두께에 좌우된다. PISO 마스크 개구는 확산 효과가 결핍되는 것을 회피하도록 충분히 커야한다. 결핍된 확산은 2-차원(또는 3-차원) 확산이 도펀트 집중 변화도를 감소시키고 수직 확산 속도를 떨어뜨릴 때 발생한다. 실제로, PISO 개구가 충분하지 않으면, 절연은 기판에도 도달하지 못한다. 결핍 확산을 회피하기 위한 첫번째 일반 법칙으로는 절연 임플란트를 위한 개구가 에피택셜 두께 Xepi와 거의 같은 치수y1를 가지는 것이다.
2-차원 gy과를 무시하면, 절연 드라이브-인 사이클 동안, 수평 확산은 수직(측면에 대하여)의 약 80%의 속도에서 발생한다. 그래서 확산 절연y2의 실제 표면 폭은 [xepi + 2·(0.8·xepi)] = 2.6·xepi와 거의 동일하다. 이 가이드라인을 사용하여, 7㎛ 에피택셜 레이어의 절연에는 18㎛ 폭 절연 링을 필요로한다. 추가 간격 y6는 절연(213)과 NBL(212A)의 바닥 사이에서 쇄도 브레이크 다운을 방지한다.
유사한 디자인 규칙이 NBL 레이어(212B)를 표면에 연결하기 위한 확산된 저-저항 싱커(214)를 제작하기 위해 고려된다. Nsinker 마스크 개구는 그 깊이xnet과 거의 동일한 치수 y3을 가져야 한다. 이것은 싱커 표면 폭 y4는 [xnet + 2·(0.8·xnet)] = 2.6·xnet과 동일하게 된다. xnet=5㎛(7㎛의 에피택셜 레이어에 대하여)라 가정하면, 그러면 싱커 링은 13㎛의 표면 폭을 가지게 된다. 절연과 싱커 링 사이에 2㎛의 공간 y5를 허용하는 것은 싱커와 인접 절연을 위해 요구되는 표면 영역이 [y2 + y5 + y4] = [18 + 2 + 13] 또는 33㎛라는 것을 의미한다. 명백하게, 종래의 에피택셜 접합 절연은 그 전기적 이점에도 불구하고, 혼합 신호와 파워 IC에 대하여 가능한 기술 옵션을 남기기 위하여 너무 공간을 낭비한다.
윤곽 임플란트를 구비한 무에피 완전-절연 BCD 프로세스
여기 참조로써 관련되는, 2005년 2월 15일에 허여된 미국 특허 제6,855,985호, Richard K. Williams 등의, "Modular Bipolar-CMOS-DMOS Analog Integrated Circuit & Power Transistor Technology,"에 개시된 바와 같이, 양극성, CMOS, 및 DMOS 트렌지스터를 집적하는 완전-절연 프로세스는 고온 확산 또는 에피택시에 대한 필요 없이 달성될 수 있다. 도 6의 복수-전압 CMOS(250)에 도시되는 바와 같이, 이전에 개시된 모듈의 BCD 프로세스의 원리는 사실상 요구되는 고온 프로세싱 없이 자체 형성 절연 구조를 생성하는 윤관 산화물을 통한 고-에너지(MeV) 이온 임플란트에 좌우된다. 이 낮은-열 예산 프로세스는 적용되는 고온 프로세스가 없으므로 도펀트 재분배가 작거나 없이 견디는 “임플란트되는” 도펀트 프로필에 이익이 있다.
도시되는 구조체에서, LOCOS 필드 산화물 레이어(255)를 통해 임플란트된 깊은 N-타입 레이어(DN) 253A 및 253B는 복수-전압 CMOS를 감싸는 컨포멀 절연 구조체를 형성한다. 예를 들어, DN 레이어(253A)는 보다 고 농도의 매장 P-웰 254(PW1B)를 구비한 표면 P-웰255(PW1)과 보다 고 농도의 매장 N-웰 252(NW1B)를 구비한 표면 N-웰 253(NW1)을 포함하고, 5V N-채널 및 P-채널 MOSFET를 위해 최적화된 도핑 프로필을 가지는, 5V CMOS 웰을 포함한다. 동일 다이 상의 다른 영역에서, DN 레이어(253B)는 보다 고 농도의 매장 P-웰 258(PW2B)를 구비한 표면 P-웰259(PW2)과 보다 고 농도의 매장 N-웰 256(NW2B)를 구비한 표면 N-웰 257(NW2)을 포함하고, 12V N-채널 및 P-채널 MOSFET를 위해 최적화된 도핑 프로필을 가지는, 12V CMOS 웰을 포함한다. 동일한 프로세스가 집적된 양극성 트렌지스터, 및 여러 전력 장치, 상이한 용량 및 에너지의 모든 맞춰진 컨포멀 및 체인 이온 임플란트 사용에 가능하다. (주의; 여기 사용되는 바와 같이, “컨포멀(conformal)”이라는 단어는 (a)반도체 물질의 표면에서 레이어(종종 산화물 레이어)를 통한 임플란트에 의해 형성되는, 및 (b)반도체 물질 안으로 그 수직 두께 및/또는 깊이는 표면 레이어의 두께 및/또는 다른 특징에 따라 변화하는, 표면 레이어 안에 형성되는 임의의 개구를 포함하는 도펀트의 영역 또는 레이어를 말한다).
이 “무-에피” 낮은 열 예산 기술은 비절연 및 에피택셜 접합 절연 프로세스에 많은 이익을 주지만, LOCOS에 대한 그 신뢰성은 더 작은 치수 및 더 높은 트 랜지스터 밀도로 측정할 수 있는 그 능력에 임의의 한계를 부가한다. LOCOS 기반 모듈의 BCD 프로세스 내의 컨포멀 이온 임플란트의 원칙은 더 두꺼운 산화물 레이어를 통한 임플란트에 의해 도펀트 원자가 실리콘 표면에 더 가깝게 위치하게 되는 것과 더 얇은 산화물 레이어를 통한 임플란트에 의해, 임플란트된 원자가 표면으로부터 멀리 실리콘 내에 더 깊게 위치하게 되는 개념이다.
컨포멀 임플란트의 측정 문제가 도 7에 도시 된다. 도 7A에 도시된 LOCOS(282)로, 새 부리 영역의 자연스러운 경사는 임플란트된 DN 레이어의 깊이 안에 부드러운 연속 단계적 변화(285)로 받사되는 산화물 두께 안의 부드러운 연속 단계적 변화를 만들어낸다. 플로어 절연 영역(284)은 1-차원 장치 특성을 설정하지만, 절연 측벽은 산화물 두께(286)가 증가하는 바와 같이 라인(287)의 오른쪽으로 표면을 향해 테이퍼지고 자체 형성한다. 어떠한 임플란트도 포토레지스트 마스크 레이어(283)를 통해 삽입되지 않는다.
그러나 CMOS 트렌지스터 집적 밀도를 개선하기 위하여, 새 부리 테이퍼는 장치가 더 높은 패킹 밀도를 위해 더 가깝게 배치될 수 있도록 더 많은 수직 구조체로 감소되어야 한다. 예를 들어, 도 7B에서, 라인(297)의 오른쪽으로 새 부리 영역(296)이 훨씬 더 가파르다. 결과는 임플란트의 더 큰 부분이 LOCOS(292)의 바닥을 한결같이 터치하고 있고, 더 깊은 부분(294)와 필드 영역(298) 사이의 트랜지션(295)은 더 수직이고 더 가파르다. 결과적으로, 측벽 부분(295)에 대한 절연의 폭은 좁고 절연 품질은 희생된다.
그 포인트를 더 극단으로 만들도록, 도 7C는 라인(307)의 오른쪽으로 단계적 인 부분(306)이 매우 짧을 때, LOCOS에 대한 거의 수직 산화물 프로필을 도시한다. 결과 임플란트 프로필은 깊은 절연(304)과 표면 도핑(308) 사이의 매우 얇고 가파른 트랜지션(305)을 나타낸다. 그러므로, 충돌이 있다. 영역(305)은 양호한 절연을 제공하기에 너무 좁지만 더 가파른 산화물을 만드는 것에 의해서만 더 많은 트랜지스터가 동일한 구역 안에 패킹될 수 있다.
필요한 것은 완전한 전기적 절연과 에피택셜 레이어 또는 장시간의 고온 프로세스의 사용 없이 고 밀도 집적을 제공하는 새로운 절연 구조체이다.
본 발명에 따르면, 여러 절연 구조체가 위에서 언급된 문제점을 극복한다. 이 새로운 구조체는 에피택셜 레이어가 없는 기판 안에 형성되고, 기판에 반대되는 전도성의 도펀트의 고-에너지 임플란트에 의해 형성되는 깊은 플로어 절연 레이어를 포함한다. 일군의 실시예에서, 유전체-충전 트렌치가 절연 구조체의 측벽의 적어도 일부로 사용된다. 유전체-충전 트렌치는 깊은 플로어 절연 영역 안으로 확장한다. 유전체-충전 트렌치는 깊은 플로어 절연 영역을 통과하여 그리고 약간 아래로 떨어져서 확장한다.
다른 실시예에서, 유전체-충전 트렌치는 깊은 플로어 절연 영역까지의 거리의 일부만 확장하고, 기판에 반대되는 전도성 타입의 도핑된 측벽 영역은 트렌치의 바닥과 깊은 플로어 절연 영역 사이로 확장한다. 유리하게, 도핑된 측벽 영역은 트렌치가 유전체로 충전되기 전에 트렌치의 플로어를 통한 도펀트 임플란트에 의해 형성된다.
다른 실시예에서, 체인-임플란트된 측벽 도펀트 영역의 스택은 기판의 표면에서 깊은 플로어 절연 영역으로 확장하고 유전체-충전 트렌치는 측벽 도펀트 영역 안에 또는 인접하여 형성된다.
전술된 실시예 대부분에서, 트렌치는 도핑된 폴리실리콘과 같은 전도성 물질로 충전되고 산화물과 같은 유전체 레이어로 라이닝된다. 이것은 전기 접속이 기판의 표면에서 직접적으로 트렌치를 통해서 또는 트렌치와 도핑된 측벽 영역을 통해 깊은 플로어 절연 영역으로 만들어지도록 한다.
트렌치와 도핑된 측벽 영역은 기판의 절연된 포켓을 에워싸도록 환상 형상 안에 있게 된다. (주: 여기 사용된 바와 같이, 용어 “환상”은 구조체의 형상과 관계 없이, 측면으로 둘러싸거나 기판의 영역을 둘러싼 구조체를 일컫는다. 다른 실시예에서, 환상 구조체는, 예를 들어, 원형, 직사각형, 다각형, 또는 다른 형상이 될 수 있다.)
다른 그룹의 실시예에서, 마스크 레이어는 기판의 표면 위에 형성되고 개구는 마스크 레이어 안에 형성된다. 상기 개구를 둘러싸는 마스크 레이어의 에지는 경사지게 된다. 도펀트는 마스크 레이어의 경사진 에지 밑에 있는 측벽으로 받침 접시 모양의 절연 영역을 형성하도록 마스크 레이어 내의 개구를 통해 임플란트된다. 절연 영역은 기판의 절연 포켓을 둘러싼다.
절연 포켓이 본 발명에 따라 형성되면, 얕은 유전체-충전 트렌치가 동일 포켓 내의 장치 중에 표면 절연을 제공하는 포켓 안에 또한 형성된다. 또한, 깊은 플로어 절연 영역 아래 레벨로 확장하는 추가 유전체-충전 트렌치는 포켓 사이에 추가 절연을 제공하도록 절연된 포켓 사이에 형성된다. 절연된 트렌치 내부의 얕은 트렌치와 절연된 포켓 사이의 트렌치는 체인 임플란트 측벽과 깊은 임플란트 플로어 영역을 가지는 구조체와 같은 종래의 절연 구조체와 또한 사용될 수 있다.
본 발명은 인접 포켓 사이에서 통과하는 펀치스로를 방지하도록 절연된 포켓 사이에 기판과 같은 전도성 타입의 임플란트 영역을 포함한다.
본 발명은 전술된 절연 구조체를 제조하는 방법 또한 포함한다. 많은 프로세스 단계가 결과 절연 구조체의 특성에 상당한 영향을 미치지 않고 전체 프로세스 시퀀스의 상이한 단계에서 실행된다는 의미에서 상기 방법은 일반적으로 모듈식이다. 또한, 프로세스는 일반적으로 에픽택셜 레이어의 성장 또는 상당한 열 사이클을 구비한 다른 프로세스를 포함하지 않고, 이것은 도펀트 영역이 최소 측면 및 수직 확장을 가지고 “임플란트되는 것과 같은” 구성에 남아있는 것을 의미한다. 이것은 반도체 장치의 증가된 패킹 밀도를 허용하고 반도체 칩 표면 상의 귀중한 공간 자산을 보존한다. 방법은 절연 구조체에 결합된, 깊은 트렌치, 얕은 트렌치, 유전체-충전 트렌치, 및 전도성 물질로 충전된 트렌치를 포함하는 여러 트렌치의 형성에 프로세싱 단계를 공유하는 기술도 포함한다.
도 1A와 1B의 간단한 설명은 LOCOS 필드 산화를 포함하는 종래의 비절연 보상-웰 CMOS 프로세스의 단면도이다. 도 1A는 보상-웰 형성 다음 구조를 도시한다. 도 1B는 장치 제작 후 금속 증착과 상호 연결 이전의 구조체를 도시한다.
도 1C는 LOCOS 필드 산화에 의해 둘러싸여진 측벽 스페이서 N-채널 MOSFET의 상세한 단면도이다.
도 1D는 N-채널 MOSFET 게이트 아래의 P-웰 영역의 도핑 프로필을 도시한다.
도 2A 및 2B는 얕은 산화물 충전 트렌치를 구비한 종래의 비-절연 보상-웰 CMOS 프로세스의 단면도이다. 도 2A는 장치 제작 후 금속 증착과 상호 연결 이전의 구조체를 도시한다. 도 2B는 산화물 충전 트렌치로 둘러싸여진 측벽 스페이서 N-채널 MOSFET의 상세한 단면도이다.
도 3A는 종래 기술의 트렌치 및 LOCOS 필드 산화물 보상-웰 CMOS를 제작하는 종래 기술의 프로세스 흐름을 도시한다. 도 3B는 CMOS 장치를 개략도이다. 도 3C는 CMOS 푸시-풀 드라이버 또는 인버터의 개략도이다. 도 3D는 CMOS 캐스코드 클램프된 푸시-풀 드라이버의 개략도이다.
도 4A 및 4B는 전기적 절연에서 이익을 얻을 수 있는 몇몇 회로를 도시한다. 도 4A는 토템-폴 N-채널 MOSFET를 사용하여 실행되는 푸시-풀 드라이버의 개략도이다. 도 4B는 벅 토폴로지 스위칭 조절기의 개략도이다.
도 5A는 금속 증착과 상호 연결 전 에피택셜 레이어를 포함하는 종래 기술의 고온 접합-절연 CMOS의 단면도이다.
도 5B는 도 5A의 CMOS에 대한 프로세스 흐름을 도시한다.
도 5C는 절연과 싱커 확산에 관한 몇몇 설계 규칙을 도시한다.
도 6 은 LOCOS 산화물 레이어와 윤곽 절연 임플란트를 이용하는, 무-에피 낮은-열 예산의 완전 절연 CMOS의 단면도이다.
도 7A-7C는 윤곽 절연 임플란트 상의 LOCOS 산화물 레이어의 프로필에 의해 부과된 제한을 도시한다.
도 8 은 완전 절연된 장치를 가능하게 하는 임플란트된 플로어와 트렌치-바닥 절연을 가지는 타입-Ⅰ 트렌치 절연 프로세스의 단면도이다.
도 9 는 완전 절연 장치 집적을 가능하게 하는 임플란트된 플로어 절연을 가지는 타입-Ⅱ 트렌치 절연 프로세스의 단면도이다.
도 10은 임플란트된 플로어와 측벽 및 비임플란트된 트렌치 영역을 이용하는 완전 절연된 장치를 가능하게 하는 타입-Ⅲ 프로세스의 단면도이다.
도 11A-11C는 트렌치 절연 제작 시퀀스 이전에 임플란트된 플로어 절연을 위한 제작 시퀀스를 도시한다.
도 12A-12E는 임플란트된 플로어와 트렌치-바닥 절연을 구비한 타입-I과 타입-Ⅱ 트렌치 절연 프로세스를 도시한다.
도 13A-13D는 임플란트된 플로어와 측벽 절연을 구비한 타입-Ⅲ 트렌치 절연 프로세스를 도시한다.
도 14A 및 14B는 임플란트된 깊은 P 영역을 구비한 타입 I 트렌치 절연 프로세스를 도시한다.
도 14C 및 14D는 깊은 P 영역이 없는 도 14A와 14B에 도시된 장치의 설계 규칙을 도시한다.
도 15A-15F는 다른 타입-Ⅲ 트렌치 절연 프로세스를 도시한다.
도 16 은 여러 트렌치 절연 프로세스를 도시한다.
도 17 은 임플란트된 플로어 절연, 임플란트된 측벽 절연, 얕고 깊은 유전체 트렌치 절연을 구비한 타입-Ⅲ 트렌치 절연 프로세스를 사용하여 생산된 구조체의 단면도이다.
도 18 은 임플란트된 플로어 절연, 임플란트된 측벽 절연, 얕고 깊은 유전체 트렌치 절연을 구비한 타입-I 트렌치 절연 프로세스를 사용하여 생산된 구조체의 단면도이다.
도 19 는 임플란트된 플로어 절연, 컨포멀(conformal) 임플란트된 측벽 절연, 얕고 깊은 유전체 트렌치 절연과 결합된 타입-VI 트렌치 절연 프로세스를 사용하여 생산된 구조체의 단면도이다.
도 20 은 임플란트된 플로어 절연, 전도성/유전체 트렌치 측벽 절연, 얕은 유전체 트렌치 절연을 구비한 타입-IV 트렌치 절연 프로세스를 사용하여 생산된 구조체의 단면도이다.
도 21 은 임플란트된 플로어 절연, 전도성/유전체 트렌치 플러스 임플란트된 측벽 절연, 깊은 및 얕은 유전체 트렌치 절연을 구비한 타입-V 트렌치 절연 프로세스를 사용하여 생산된 구조체의 단면도이다.
도 22A-22C는 얕은 및 깊은 유전체 트렌치 절연을 포함하는 타입-I 트렌치 절연 프로세스를 도시한다.
도 23A-23C는 컨포멀 임플란트된 절연 레이어를 포함하는 타입-VI 트렌치 절연 프로세스를 도시한다.
도 24A-24F는 다른 타입-IV 트렌치 절연 프로세스를 도시한다.
도 25A-25E는 타입-V 트렌치 절연 프로세스를 도시한다.
도 6에 도시된 장치를 제작하기 위해 사용되는 저온 절연 프로세스는 각각의 절연된 포켓과 장치를 둘러싸는 측벽과 플로어 절연을 달성하기 위한 LOCOS 필드 산화물 레이어에 의한 윤곽 고-에너지 임플란트(implant)를 이용한다. 그러한 기술의 스케일링 제한과 최대 트랜지스터 밀도는, 그러나 얼마나 작은 LOCOS 필드 산화물 영역이 실현될 수 있는 가에 의해 제한된다. 포토리소그래픽(photolithographic) 제한보다 훨씬 더 큰 차원으로, LOCOS 프로세스의 실제 임플란트가 나타나게 된다. 그러한 역 효과는 비뚤어진 필드 산화물 형상, 초과 산화물 얇게하기, 높은-스트레스(stress), 높은 표면 상태 전하, 낮은 품질의 게이트 유전체 및 다른 것을 포함한다. 또한, 도 7에 관해 설명된 바와 같이, 작은 LOCOS 치수는 임플란트 측벽 절연 영역을 얇게하고 장치 절연 품질에 상응하는 열화를 가져온다.
IC 스케일링에서 LOCOS 사이즈 제한을 제거하기 위하여, 다른 접근이 LOCOS 대신 얕거나 깊은 깊이의 트렌치 절연 영역(“STI”로 불림)을 준비하기 위한 다른 프로세스 제작 흐름을 이용하게 된다. 이 유전체로 채워진 트렌치는 그러면 플로어 절연을 형성하고 잠재적으로 측벽 절연 전압 용량을 증가시키기 위한 고에너지 및 체인 이온 임플란트와 결합될 수 있다.
측벽 절연을 위한 STI의 새로운 조합과 고 에너지 임플란트 플로어 절연은 긴 고온 확산 또는 고비용의 에피택셜(epitaxial) 증착이 필요 없이 높은 밀도에서 장치의 집적과 절연을 위한 새로운 방법과 장치를 여러가지 형태로 나타낸다. 이 방식으로 생성된 절연 구조체는 다음과 같이 여기 정의되는 6개의 카테고리 또는 “타입”으로 나뉘어질 수 있다.
* 타입-Ⅰ 절연: 측벽 절연과 연관되지 않은 깊은 및/또는 얕은 트렌치 절연에 대한 옵션을 구비한 깊은 고-에너지 이온 임플란트 플로어 절연과 유전체로 채워진 트렌치 측벽 절연의 조합.
* 타입-Ⅱ 절연: 트렌치의 바닥을 플로어 절연에 연결하는 추가 절연 임플란트를 가지는 깊은 고-에너지 이온 임플란트 플로어 절연과 유전체로 체워진 트렌치 측벽 절연의 조합.
* 타입-Ⅲ 절연: 측벽 절연과 연관되지 않은 깊은 및/또는 얕은 트렌치 절연에 대한 옵션을 구비한 깊은 고-에너지 이온 임플란트 플로어 절연과 체인 임플란트 접합 측벽 절연의 조합.
* 타입-Ⅳ 절연: 측벽 절연과 연관되지 않은 깊은 및/또는 얕은 트렌치 절연에 대한 옵션을 구비한 깊은 고-에너지 이온 임플란트 플로어 절연과 컨포멀 임플란트 접합 측벽 절연의 조합.
* 타입-Ⅴ 절연: 상기 플로어 절연으로 트렌치 바닥을 접속하는 추가 절연 임플란트를 구비한 깊은 고-에너지 이온 임플란트 플로어 절연과 전도성/유전체 충전 트렌치 측벽 절연의 조합.
* 타입-Ⅴ 절연: 상기 측벽 절연과 관련되지 않는 깊은 트렌치 절연에 대한 옵션을 가지는 상기 플로어 절연으로 트렌치 바닥을 접속하는 추가 절연 임플란트를 구비한 깊은 고-에너지 이온 임플란트 플로어 절연과 전도성/유전체 충전 트렌 치 측벽 절연의 조합.
* 타입-Ⅵ 절연: 상기 측벽 절연과 관련되지 않는 얕은 트렌치 절연에 대한 옵션을 가지는 깊은 고-에너지 이온 임플란트 플로어 절연과 전도성/유전체 충전 트렌치 측벽 절연의 조합.
타입-Ⅱ 무-에피 절연
도 8의 단면도에 도시된 타입 Ⅱ 무-에피 절연의 장치 구조체(350)는 유전체 충전 트렌치(355A~355F)를 구비한 P-타입 기판(351)과 유전체로 충전된 트렌치의 바닥에 형성된 N-타입 도핑된 측벽 절연 영역에 형성된 깊은 N-타입(DN) 플로어 절연 영역(352A,352B)을 포함한다. 옵션인 깊은 P-타입 영역(DP)(353)이 DN 영역(352A,352B) 보다 더 얕거나, 더 깊거나, 또는 같은 깊이에서 P-타입 기판(351)에 형성된다. 결과는 영역 356A,356B,356D,356E로도 지정된, 전기적으로 절연된 P-타입 포켓 P1~P4의 형성이고, 여기서 포켓 P1~P4은 포켓의 바닥의 접합 절연과 포켓의 측벽을 따라 유전체 충전 트렌치의 조합에 의하여 P-타입 기판(351)으로부터 전기적으로 절연된다.
본 발명의 바람직한 실시예에서, 깊은 N 영역(352A, 352B)은 임플란트 후 임의의 상당한 고온 프로세싱 없이 높은-에너지에서 인(P)의 임플란트에 의해 형성된다. 그러한 깊은 N-타입 레이어는 여기서 깊은 N-타입 영역에 대한 두 문자어, 명칭 “DN”으로 일컫는다. P-타입 기판(351)은 그 꼭대기에 성장한 에피택셜 레이어가 없으므로, DN 레이어(352A, 352B)는 그 유사한 외관에도 불구하고 종래 에피택셜 프로세스의 고온 프로세스를 이용하여 형성되는 매장 레이어와 같지 않다.
종래의 매장 레이어의 피크 농도와 전체 수직 폭은 에피택셜 성장 전, 동안, 및 후의 고온 제작에서 발생하는 피할수 없는 실질적인 확산에 의해 영향받는다. 확산 및 에피택셜 프로세스 내의 변화 가능성의 문제점은 온도에서 약간의 변화가, 온도의 열확산성의 지수 함수적 의존성 결과, 도펀트 프로필에 커다란 차이를 야기하는 것이다.
여기 개시된 모든 저온 프로세스에서, 임플란트 DN 영역(352A, 352B)은 대조적으로, 임플란트 에너지(또는 복수의 임플란트 케이스에서의 에너지)에 의해서만 영향받는다. 결과 프로필은 “임플란트된 것과 같이”, 및 열 프로세싱과 연관된 변화가능성에 영향받지 않는다. 상대적인 의미에서, DN 영역 형성은 일반적으로 1MeV~3MeV 범위의 프로세스 내의 최고 에너지 임플란트를 포함한다. 실제는, 1.5MeV~2.3MeV의 에너지가 단일 또는 이중 이온화된 도펀트를 사용하여 적당한 회수로 달성될 수 있는 깊은 임플란트를 허용한다. 높은 전하 상태를 가지는 3중 이온화된 도펀트 종은 더 큰 깊이로 임플란트될 수는 있으나 상응하는 더 낮은 빔 전류에 있다. 결과는 더 느린 임플란트이다. DN 영역을 위한 인 임플란트 분량은 1E12cm-2 ~ 1E14cm-2의 범위가 되나, 일반적으로 1_5E13cm-2 범위 내의 분량을 포함한다.
두문자 “DP”를 갖는 깊은 P-타입 영역(353)은 바람직한 실시예에서, 붕소의 고-에너지 인플란트를 사용하여, 임의의 깊이에서, 일반적으로 DN 영역(352A,352B)와 같거나 얕은 깊이에서 형성된다. 임의의 깊이로 붕소의 임플란트 는 붕소가 인보다 더 작고 원자량이 작으므로, 인보다 낮은 에너지, 예를 들어 0.8MeV~1.5MeV를 필요로 한다. DP 영역(353)에 대한 붕소 임플란트 분량 또한 범위가 1E12cm-2~ 1E14cm-2가 되지만 일반적으로 인 DN 임플란트보다 약간 더 작은 5E12cm-2~1E13cm-2 범위 내의 분량을 포함한다.
N-타입 절연(NI) 영역(354A~354F)의 형성은 트렌치가 임의의 유전체 물질로 채워지기 전에 트렌치(355A~355F)의 바닥으로의 중- 내지 고-에너지 이온 임플란트를 이용해서도 달성된다. NI 영역(354A-354F)은 트렌치 아래와 DN 영역(352A,352B) 위의 영역 안에서 절연을 완전하게 하고 측벽 절연을 실행하기 위해 사용되는 더 얕은 트렌치를 허용하는, DN 영역(352A, 352B) 위에 오버랩 된다. 더 얕은 트렌치는 제작, 즉 에칭 및 충전이 더 용이하다.
장치 구조체(350)에서, 4개의 절연된 포켓(P1,P2,P3,P4)(즉, 각각 356A,356B,356D,356E)이 2개의 DN 플로어 절연 영역(352A,352B)을 사용하여 형성된다. DN 영역은 전기적으로 플로팅될 수 있는데 반해, 일반적으로 기판보다 더 플러스 전위로 바이어스되어 영구 역 바이어스된 P-N 접합을 그 주위에 형성한다. 각각의 DN 영역 상의 역 바이어스는 동일하거나 상이할 수도 있고 전위가 고정되거나 시간에 따라 변화한다. 예를 들어, 포켓(P1,P2)은 일반 플로어 절연(352A) 및 트렌치(355A,355C)에 의해 기판으로부터 절연되고; 트렌치(355B)에 의해 서로로부터 5V 회로를 보유하게 된다. 일반 플로어 절연(352B)와 트렌치(355D,355F)에 의해 기판으로부터 절연된 인접 포켓(P3,P4); 및 서로로부터 트렌치(355E)에 의해 동일 P-타 입 기판(351)을 공유하는 5V 회로를 고려하지 않고 동작하는 12V 회로를 포함한다.
절연 영역 내부, 각각의 절연된 P-타입 포켓은 포켓의 상응하는 DN 바이어스 전위보다 더 마이너스이거나 동일한 임의의 전위에서 바이어스된 장치를 포함한다. 예를 들어, DN 영역(352A)이 5V에 바이어스되면, 절연 포켓(P1,P2)내부의 장치는 절연된 장치의 접합 브레이크다운과 같은 마이너스로 및 5V까지 작동하고 P-타입 기판(351) 그자체의 전위보다 전위적으로 더 마이너스 가 되는 것을 허용한다. 절연된 포켓은 절연 형성 이전에 또는 후속으로 삽입된 추가 P-타입 또는 N타입 도핑된 영역을 포함하는 것과 같다. 각 포켓은 동일 포켓 내의 장치 가운데 표면 절연을 제공하는 포켓(P1)에 도시된 얕은 절연 트렌치(357)과 같은 하나 이상의 얕은 절연 트렌치 또한 포함한다. 얕은 트렌치(357)는 제 2 트렌치 에칭 및 재충전에 의해 형성되거나, 바람직하게 NI 영역(354A-354F)이 얕은 트렌치(357) 아래에 임플란트되는 것을 방지하기 위하여 NI 영역(354A-354F)의 임플란트 동안 추가 마스크를 가지는 트렌치(355A-355F)를 구비한 동일 에칭 및 재충전 단계를 공유한다.
타입-Ⅰ 무에피 절연
도 9에 도시된 타입 I 무에피 절연의 장치 구조체(370)는 P-타입 기판(371) 안에 플로어 절연 영역(372) 위에 오버래핑하는 유전체 충전 트렌치(375A-375F)로 형성되는 DN 플로어 절연 영역(372A,372B)을 포함한다. 옵션인 DP 영역(373)이 DN 영역(372A,352B) 보다 더 얕거나, 더 깊거나, 또는 같은 깊이에서 P-타입 기판(371)에 형성된다. P-타입 포켓(P1-P4), 즉, 영역(376A,376B,376D,376E)은 영 역(376A,376B,376D,376E)를 외접하고 플로어 절연 영역(372A,372B) 위에 오버랩핑하는 유전체 충전 트렌치(375A-375F)의 조합에 의해 P-타입 기판(371)으로부터 전기적으로 절연된다. 트렌치(375C,375D) 사이에 위치하는 P-타입 표면 영역(376C)은 DN 레이어가 그 영역에 있지 않고, 그리하여 전기적으로 기판(371)에 쇼트되기 때문에 절연되지 않는다.
본 발명의 바람직한 실시예에서, DN 영역(372A, 372B)은 임플란트 후 임의의 상당한 고온 프로세싱 없이 높은-에너지에서 인(P)의 임플란트에 의해 형성된다. 마찬가지로, DP 영역(373)은 붕소의 고-에너지 임플란트를 사용하여 형성된다.
타입 Ⅱ 절연과는 다르게, 타입 I 절연은 트렌치 바닥으로 임플란트되는 N-타입 도펀트를 가지지 않는다. 트렌치 바닥에 N-타입 물질을 제거하는 것에 의해, 웨이퍼 제작은 더 적은 단계를 필요로 하고 이것이 제작 비용을 감소시킨다. 또한, NI 임플란트 없이, 절연된 장치와 NI 레이어의 전기적 작동 사이의 전기적 상호작용은 무시될 수 있다. 타입-I 절연에서, 트렌치는 측벽 절연을 실행하기 위해 DN 플로어 절연 영역 위로 직적 오버랩되기 위해 충분히 깊게 에칭되어야 한다. 결과적으로, DN 영역의 임의의 주어진 깊이를 사용하는 타입 I 절연을 위해 요구되는 트렌치 깊이는 타입 Ⅱ 절연을 위해 요구되는 것보다 더 깊다. 더 깊은 트렌치는, 그러나, 제작, 특히 에칭, 충전, 및 평탄화하기 더 어렵게 된다. 또한, 더 깊은 트렌치의 에칭은 에칭액과 제품 가스에 의해 에칭 프로세스 동안 균일하게 흐르도록 허용하는 더 넓은 트렌치 폭을 필요로 한다. 더 넓은 트렌치는, 필요한 경우, 더 좁은 더 얕은 트렌치보다 더 낮은 장치 팩킹 밀도를 가져올 것이다.
트렌치 폭과 깊이 사이의 거래를 피하는 한 방법은 도 18의 구조체(580)에 도시된 바와 같이 분리하여 마스크되고 에칭되는 2개의 상이한 깊이를 가지는 트렌치를 사용하는 것이다. 트렌치(584A,584B)는 고밀도의 장치 집적을 위하여 비교적 얕고 좁다. 이 얕은 트렌치는 바람직하게 주어진 CMOS 기술 노드에 사용되는 존재하는 STI와 동일하거나 유사하고, 주어진 절연된 P-타입 포켓 내의 장치 사이에서는 표면 절연, 즉 완전 절연이 아닌 필드 임계 제어에 사용된다. 더 깊은 트렌치(585A,585B,585C,585D)는 P-타입 포켓(586A,586B)와 기판(581) 사이에 완전 전기적 절연을 제공하기 위하여 적어도 DN 플로어 절연 영역(582A,582B) 만큼 깊다(또는 도 8에 도시된 것 보다 더 깊다). 이중-트렌치 프로세스는 도 9의 단일 트렌치 프로세스보다 약간 더 복잡하지만, 이하에서 보다 더 상세히 설명되는 바와 같이, 재충전 및 평탄화 단계를 공유할 수 있다.
타입-Ⅲ 무에피 절연
타입 Ⅲ 절연은 DN 영역과 체인 임플란트된 측벽 절연 영역을 결합하고, 이것은 선택적으로 절연 능력을 증진하기 위하여 유전체로 충전된 트렌치와 결합된다. 예를 들어, 도 10의 장치 구조체(400)는 체인-임플란트된 측벽 절연 영역(NI)(408A,408B,408C,408D)와 결합된 2개의 고-에너지 임플란트된 DN 플로어 절연 영역(402A,402B)를 사용하여 두 절연된 P-타입 포켓(P1,P2)(즉, 각각 406A,406B)을 도시한다. 이 임플란트된 측벽 절연 영역은 각각의 특정 임플란트의 깊이를 변화시키는 다른 에너지의 일련의 임플란트를 사용하여 형성된다. 제일 깊은 것은 DN 플로어 절연 영역(402A, 402B)위에 오버랩되고, 제일 얕은 것은 P-타입 기판(401)의 표면에 닿는다. 유전체 충전 트렌치(405A,405C,405D,405F)는 절연을 개선하기 위하여 임플란트된 측벽 절연 영역(408A,408B,408C,408D) 내부에 또는 인접하여 선택적으로 포함된다. 옵션인 DP 영역(403)은 인접 DN 영역(402A,402B) 사이를 통과하여 구멍 뚫는 것을 억제하도록 사용된다.
순차적으로 일련의 인 임플란트를 형성하는 것이 도시되는 바와 같은 연속 N-타입 측벽 절연 영역을 가져온다. 예를 들어, NI 영역(408A,408B)은 환상 또는 다른 폐쇄 기하 형상을 가지고 특히 기판(401)에서 절연된 P-타입 영역(406A)을 생성하도록 DN 영역(402A)위에 오버랩된다. 마찬가지로, NI 영역(408D,408E)은 환상 또는 다른 폐쇄 기하 형상을 가지고 특히 기판(401)으로부터 그리고 영역(406A)으로부터 절연된 P-타입 영역(406B)을 생성하도록 DN 영역(402B)위에 오버랩된다.
타입 Ⅲ 절연에서, 측벽을 형성하기 위해 사용되는 임플란트는 트렌치가 트렌치(405A,405C,405D,405F)와 같은 NI 측벽 절연 영역 내부에 형성되거나 405B 및 405E와 같은 절연된 포켓 내부에 형성되도록 트렌치 형성 프로세스에 관련되지 않는다. 타입 Ⅲ 절연 내의 트렌치가 DN 레이어 위에 오버랩될 만큼 깊을 필요가 없으므로, 플로팅 포켓(406A,406B) 내부에서 그 용도는 포켓을 서로로부터 절연된 영역 안으로다시 나누지 않는다. 즉, 포켓(P1) 내의 모든 장치는 P-타입 영역(406A)의 일반적인 전위를 공유한다. 이 얕은 트렌치는 바람직하게 주어진 CMOS 기술 노드에 사용되는 존재하는 STI와 동일하거나 유사하고, 주어진 절연된 P-타입 포켓 내의 장치 사이에서는 표면 절연, 즉 완전 절연이 아닌 필드 임계 제어에 사용된다.
타입 Ⅲ 절연의 다른 실시예는 도 17의 장치 구조체(560)에 도시된다. 트렌치(564A,564B)는 도 10의 트렌치(405B,405E)와 균등하다. 깊은 트렌치(565A,565B,565C)는 도 10의 얕은 트렌치(405A,405C,405D,405F)를 대신한다. 깊은 트렌치(565A,565B,565C)는 도 10의 DP 영역(403) 대신에, 구멍 뚫는 것을 방지하도록 인접 DN 영역(562A,562B) 사이에 배치된다. 이 이중-트렌치 프로세스는 도 10의 단일 트렌치 프로세스보다 약간 더 복잡하지만, 이하에서 보다 더 상세히 설명되는 바와 같이, 재충전 및 평탄화 단계를 공유할 수 있다.
타입-IV 무에피 절연
타입 IV 무에피 절연의 실시예는 도 20의 장치 구조체(620)에 도시된다. DN 플로어 절연 영역(622A,622B)은 P-타입 기판(621)에 형성된다. 트렌치(625A~625D)는 DN 영역(622A,622B) 위에 오버랩된다. 옵션인 DP 영역(623)은 인접 DN 영역(622A,622B) 사이에 형성된다. P-타입 포켓(626A,626B)은 포켓(626A,626B)을 둘러싸고 플로어 절연 영역(622A,622B) 위에 오버랩핑되는 트렌치(625A-625D)의 조합에 의해 전기적으로 기판(621)으로부터 절연된다. 선택적으로 트렌치(624A,624B)는 바람직하게 주어진 CMOS 기술 노드 내에 사용되는 존재하는 STI와 동일하거나 유사하다. 트렌치(624A,624B)는 주어진 절연된 P-타입 포켓 내의 장치 사이에 표면 절연을 제공하는 데 사용된다. 트렌치(625A-625D)는 일반적으로 트렌치(624A, 624B) 보다 더 넓고 더 깊게 될 것이다.
타입 I 절연과 달리, 트렌치는 유전체로 완전하게 충전되어, 타입 IV 절연의 트렌치(625)는 DN 영역(622)에 전기적 연결을 제공하기 위해 사용되는 도핑된 폴리 실리콘과 같은 전도성 물질(628)을 포함한다. 각 트렌치(625A-625D) 내의 전도성 물질(628)은 P-타입 포켓(626A,626B)과 기판(621)으로부터 전도성 물질(628)을 절연하는 증착된 산화물과 같은 유전체 물질(627)에 의해 둘러싸인다. 타입 IV 절연에서, 트렌치(625A-625B)는 전도성 레이어(628)과 DN(622) 사이에 양호한 전기적 접속을 제공하기 위하여 적절한 깊이에서 에칭된다. 타입 IV 절연을 위한 전도성/유전체 트렌치 충전의 형성이 타입 I 절연의 유전체-전용 프로세스보다 약간 더 복잡하더라도, 매우 밀도가 높고 저 저항 연결을 DN 영역에 제공한다. 또한, 이하에서 보다 상세히 설명되는 바와 같이 일부 재충전과 평탄화 단계를 얕은 트렌치와 공유할 수 있다.
타입-V 무에피 절연
타입 IV 무에피 절연의 실시예는 도 21의 장치 구조체(640)에 도시된다. DN 플로어 절연 영역(642A,642B)은 P-타입 기판(641)에 형성된다. 트렌치(645A-645D)는 DN 영역(642A,642B) 부분 위에서 에칭된다. 타입 IV 절연과 달리, 트렌치(645A-645D)는 DN 영역(642A,642B)에 직접적으로 접속할 만큼 깊지 않다. 대신, NI 영역(643A-643D)이 트렌치(645A-645D)를 DN 영역(642A,642B)에 연결하기 위해 사용된다. 그러므로, 절연된 P-타입 포켓(646A,646B)은 측면 아래 DN 플로어 절연 영역(642A,642B)과 측면 위 트렌치(645A-645D)와 NI 영역(643A-643D)의 결합에 의해 절연된다.
타입V 절연의 트렌치(645A-645D)는 DN 영역(642A,642B)으로의 전기적 연결을 제공하기 위해 사용되는 도핑된 폴리실리콘과 같은 전도성 물질(648)을 포함한다. 각 트렌치(645A-625D) 내의 전도성 물질(647)은 P-타입 포켓(646A,626B)과 기판(641)으로부터 전도성 물질(648)을 절연하는 증착된 산화물과 같은 유전체 물질(627)에 의해 둘러싸인다. 전도성 물질(648)은 NI 영역(643A-643D)을 통해 DN 영역(642A,642B)으로 전기적 접속을 만든다. NI 영역(643A-643D)은 NI 영역(643A-643D)이 트렌치(645A-645D)로 자기 정렬되도록 트렌치 재충전이 완전하게 되기 전에 트렌치(645A-645D) 바닥으로의 이온 임플란트에 의해 바람직하게 형성된다. 트렌치(645A-645D)는 타입 IV 절연에서 사용되는 것보다 더 얕고, 바람직하게 옵션인 얕은 트렌치 트렌치(644A,644B)를 위해 사용되는 동일한 에칭 단계에 의해 형성된다. 옵션인 깊은 트렌치(649)는 인접 DN 영역(642A,642B) 사이에 형성된다. 트렌치(649)는 이하에서 보다 상세히 설명되는 바와 같이, 얕은 트렌치(644A, 644B, 및 645A-645D)와 일부 재충전 및 평탄화 단계를 공유하는 것이 가능하다.
타입-VI 무에피 절연
타입 VI 무에피 절연의 실시예는 도 19의 장치 구조체(600)에 도시된다. DN 플로어 절연 영역(602A,642B)은 P-타입 기판(601)에 형성된다. DN 영역은 적절한 거리 이상 기판의 표면 까지 임플란트 범위를 가져오도록 적절한 마스크를 통해 고 에너지 DN 영역(602A,602B)의 임플란트에 의해 형성되는 측벽 부분(603A-603D)을 포함한다. 이것은 예를 들어, 45-75도와 같이 상당히 얕은 각도의 측벽으로 기판 위에 마스크 레이어를 형성하는 것에 의해 달성된다. 이것은 마스킹 레이어에 대해 LOCOS 필드 산화물 레이어를 사용하는 도 6에 도시된 종래 의 절연 기술에 유사하나, 본 발명에서 마스킹 레이어는 웨이퍼 위에 남아있지 않고 제거된다. 이 희생 마스크 레이어는 에칭된 산화물, 포토레지스트, 또는 다른 물질이 된다. 희생 마스크 레이어를 통한 DN 영역(602A,602B)의 임플란트 후, P-타입 포켓(606A,606B)은 DN 영역(602A,602B)과 측벽 부분(603A-603D)에 의해 완전히 절연된다. 측벽 부분(603A- 603D)은 DN 영역(602A,602B)에 전기적 접속 또한 제공한다. 옵션인 얕은 트렌치(604A and 604B)는 그 안의 장치 중에 표면 절연을 제공하는 P-타입 포켓(606A,606B) 안에 형성되고, 옵션인 깊은 트렌치(605A-605C)는 펀치스로(punch-through)를 경감하도록 인접 DN 영역(602A,602B) 사이에 형성된다.
절연 제작 및 프로세스 시퀀스
원칙적으로, 개시된 기술에서 사용되는 전기적 절연을 달성하기 위하여 고온이 요구되지 않기 때문에, 유전체 충전 트렌치와 DN 플로어 절연 영역은 집적된 장치의 전기적 절연에 역 충격 없이 임의의 순서로 형성될 수 있다. 그러나, 실제로, 일부 제작 시퀀스는 그들이 웨이퍼 프로세싱을 간단히 하므로 선호된다. 예를 들어,저 에너지 임플란트만 필요로 하므로 트렌치 충전 전에 에칭된 트렌치의 바닥으로 임플란트하는 것이 더 쉽고 트렌치에 임플란트를 자체 정열하는 것이 가능하다. 트렌치 충전 프로세스 후 임플란트는 동일한 깊이로 통과하기 위하여 고 에너지가 필요하다.
도 11A-11C는 고온 프로세싱 또는 에피택시가 필요 없는 고에너지 이온 임플란트를 사용하는 DN 플로어 절연 영역을 형성하는 하나의 방법을 도시한다. 도 11A에서, 마스크 레이어(412)는 고 에너지 DN 임플란트를 막도록 충분한 두께로 형성한다. 이 마스크 물질은 바람직하게 포토레지스트이지만, 산화물 또는 다른 적절한 물질이 될 수도 있다. 도 11B에서, 웨이퍼는 DN 영역이 임플란트되는 영역에서 마스크 레이어(412)를 제거하여 패터닝된다. 프리-임플란트 산화물 레이어(413)는 마스킹 단계 이전 또는 이후 열성장되거나 증착되거나, 마스크 레이어(412)의 에칭은 임플란트될 영역 내의 남은 산화물 레이어(413)에 의해 완전히 제거되기 전에 방해 받을 수 있다. 도 11C에서, 고 에너지 임플란트는 바람직하게 상대적으로 높은 용량, 바람직하게 5E13cm-3에서, 1.5MeV-4.5MeV의 범위 내의 인 임플란트가 마스크 레이어(412)가 아닌 얇은 산화물 레이어(413) 아래의 P-타입 기판(411) 내의 DN 플로어 절연 영역(414)을 형성하기 위하여 사용된다. 바람직한 실시예에서, 트렌치는 이번에는 기판 안에 존재하지 않는다.
도 12A-12E는 타입 Ⅱ 절연 구조체의 형성을 도시한다. 도 12A의 단면도에 도시된 바와 같이, DN 영역(424)을 포함하는 P-타입 기판(421)은 개구를 형성하기 위해 형성되고 패터닝되는 마스크 레이어(425)를 구비한다. 마스크(425)는 바람직하게 3000-8000Å 범위의 두께를 가진 증착된 산화물 하드 마스크이지만, 포토레지스트와 같은 다른 물질 또한 사용될 수 있다. 옵션인 제 2 레이어(433)는 마스크 레이어(425)와 기판(421) 사이에 형성되고 패터닝된다. 이 레이어는, 예를 들어, 다음 평탄화 단계에서 에칭-차단 레이어로 사용을 위한 실리콘 질화물 또는 다른 적절한 물질이 된다.
도 12B에서, 트렌치(427)는 DN 영역(424)의 깊이보다 작은 깊이, 바람직하게 주어진 CMOS 기술에서 STI를 형성하기 위해 사용되는 것과 동일한 깊이로 잘 알려 진 플라즈마 또는 활성 이온 에칭 기술을 이용하여 기판(421) 안으로 에칭된다. 도 12C는 플로팅 P-타입 영역(430)의 전기적 절연을 완전하게 하는 트렌치의 바닥 안으로의 임플란트에 의한 NI 영역(428)의 형성을 도시한다. 트렌치 에칭을 위해 사용되는 마스크 레이어(425)는 유리하게 트렌치(427)에 NI 영역(428)의 자체 정렬을 제공하는 이 임플란트를 위하여 바람직하게 사용된다. 옵션인 제 2 마스크 레이어(432)는 플로팅 P-타입 영역(430) 내의 장치들 사이에 표면 절연을 제공할 트렌치(427) 안에 NI 임플란트가 형성되는 것을 방지하도록 증착 및 패터닝된다. 도 12D는 마스크 레이어(425)가 제거되고 트렌치(427)가 예를 들어 증착된 산화물과 같은 유전체 물질(431)에 의해 충전 다음의 구조체를 도시한다. 구조체는 CMP 또는 도 12E에 도시된 평탄화된 구조체(420)를 가져오는 다른 기술에 의해 평탄화되고. 함께 P-타입 기판으로부터 플로팅 P-타입 영역(430)을 절연하는 충전된 트렌치(429), DN 플로어 절연 영역(424), 및 NI 절연 영역(428)을 포함한다.
도 22A-22C는 타입 I 절연 구조체의 형성을 도시한다. 도 22A는 상기 도 12에 설명된 것과 동일한 프로세스를 사용하는 DN 플로어 절연 영역(622)의 형성, 마스크 레이어(663,664)의 형성, 및 얕은 트렌치(665)의 에칭 다음의 절연 구조체를 도시한다. 도 22B는 옵션인 제 2 마스크 레이어(666)의 증착 및 패터닝 후의 구조체를 도시한다. 바람직한 실시예에서, 마스크 레이어(664)는 질화물 또는 평탄화 동안 에칭-차단을 위해 적당한 다른 레이어가 되고, 마스크 레이어(663)는 증착된 산화물과 같은 하드 마스크 물질이 되고, 마스크 레이어(666)은 포토레지스트 또는 유사한 물질이다. 더 깊은 트렌치(667)가 마스크 레이어(666) 내의 개구를 통해 에 칭된다. 마스크 레이어(663, 664,667)의 제거 후, 깊은 트렌치(667)와 옵션인 얕은 트렌치(665)가 유전체 증착에 의해 동시에 재충전된다. 구조체는 그 다음 CMP 또는 도 22C에 도시된 평탄화된 구조체를 가져오는 다른 기술에 의해 평탄화되고, 함께 P-타입 기판(661)으로부터 플로팅 P-타입 영역(670)을 절연하는 충전된 깊은 트렌치(669), DN 플로어 절연 영역(662)을 포함한다. 옵션인 유전체 충전 얕은 트렌치(668)는 P-타입 영역(670)에 형성된 장치 사이에서 표면 절연을 제공한다.
타입 Ⅲ 절연의 제작이 도 13A-13D에 도시 된다. 도 13A는 고에너지에서 바람직하게는 증착되고 에칭되는 산화물과 같은 하드 마스크 물질인 제 1 마스크 레이어(453)를 통해 임플란트된 DN 영역(452)의 형성 후의 절연 구조체(450)를 도시한다. 제 2 마스크 레이어(455), 바람직하게 포토레지스트는 그 다음 증착되고 패터닝된다. 인의 체인-임플란트가 그 다음에 표면에서 확장되고 DN 플로어 절연 영역(452)위로 오버랩핑하는 측벽 접합 절연 영역(456)을 형성하는 데 사용된다. 타입 Ⅲ 절연을 사용하여, 플로팅 포켓(451B)이 모든 측면에서 N-타입 접합 절연에 의해 완전히 감싸 주위의 P-타입 기판(451A)로부터 그것을 절연한다.
본 바람직한 실시예에서, DN 영역(452)의 측면 확장을 정의하기 위해 사용되는 마스크 레이어(453)는 측벽 절연 영역(456)의 바깥 에지를 한정하기 위해 사용되므로 영역 452와 456 사이에 자체 정렬을 제공한다. 이를 달성하기 위해, 마스크 레이어(455)는 마스크 레이어(453)의 상부(그 에지를 오버랩하지는 않음)와 얇은 산화물(454)로 커버된 기판(451A)의 노출된 표면 상부에도 한정된다. 그러므로, 인(P) 체인 임플란트는 마스크 레이어(455) 또는 마스크 레이어(453) 중 하나를 통 과하지 않게 된다. 얇은 프리-임플란트 산화물(454)은 이전 프로세스 단계의 잔여물이거나, 측벽 절연 영역(456)의 임플란트 전에 성장된 것이다. 예를 들어, 도 11A-11C에 도시된 프로세스 시퀀스를 사용하여, 산화물 레이어(453)는 DN 플로어 절연 영역(452)과 측벽 절연 영역(456) 모두의 바깥 에지를 한정한다.
도 13B에 도시된 후속 프로세싱에서, 표면 산화물 레이어(453,454)와 마스크 레이어(455)가 제거되고 새로운 마스크 레이어(457)가 DN 영역(452)의 확산을 회피하는 저온 기술을 사용하여 한정된다. 윈도우(458A,456C)는 측벽 절연 영역(456)의 꼭대기 또는 인접한 마스크 레이어(457) 안에 한정된다. 절연 영역(456)을 오버랩하지 않는 옵션인 윈도우(458B) 또한 형성된다.
도 13C에서, 트렌치(460A,460B,460C)는 마스크 레이어(457) 내의 윈도우를 통해 에칭된다. 마스크 레이어(457)가 제거된 다음, 트렌치(460A,460B,460C)는 유전체 물질로 충전되고 평탄화된다. 도 13D는 결과 절연 구조체(450)를 도시한다. 영역(456,452)은 기판(451A)으로부터 P-타입 영역(451B)의 절연을 제공한다. 측벽 절연 영역(456) 내부 또는 인접하는 충전된 트렌치(461A,461C)는 표면 근처의 다수의 캐리어 또는 소수의 캐리어 전도성의 가능성을 완전히 제거하여 선택적으로 그러나 구조체의 절연 능력을 개선한다. 충전된 트렌치(461B) 영역(451B) 안의 장치 사이에서 표면 절연을 제공한다. 이 프로세스 단계를 위에서 도 22에 설명된 깊은 트렌치 단계와 결합하여, 도 17의 구조체를 생성하는 것이 가능하고, 인접 DN 영역(562A,562B) 사이에 깊은 트렌치 절연을 제공한다. 깊은 및 얕은 트렌치가 동일 유전체 재충전 및 평탄화 단계를 공유할 수 있으므로, 추가 프로세스 복잡성이 최 소화된다.
도 23은 컨포멀 임플란트된 DN 영역을 포함하는 타입 VI 절연 구조체의 형성을 도시한다. 도 23A는 컨포멀 DN 영역(682)를 형성하는 하나의 방법을 도시한다. 마스크 레이어(683)는 산화물과 같은 하드 마스크 레이어, 또는 포토레지스트와 같은 소프트 마스크 레이어를 사용하여 증착 및 패터닝된다. 마스크 레이어(683) 내의 개구는 의도적으로 경사진 측벽(686)으로 형성된다. 이 프로세스 단계를 위해 가능한 몇몇 기술이 아래에서 설명된다. 마스크 레이어(683)의 전체 두께(t)는 DN 레이어의 임플란트를 완전히 막기에 충분하다. 측벽(686)은 DN 임플란트가 측벽(686)의 두께 프로파일에 따라 연속적으로 변화하는 깊이에서 기판(681) 안으로 통과하도록 두께가 연속적으로 감소한다. 측벽의 두께가 t2일때, DN 임플란트는 표면 기판에 배치되도록 측벽을 통과하여 도달한다, DN 임플란트의 깊이는 임플란트가 직접적으로 기판 안으로 들어가는 측벽의 단부에서 최대에 도달한다. 컨포멀 DN 영역(686A,686B)은 P-타입 기판(681)으로부터 P-타입 포켓(690)을 완전히 절연한다.
도 23B는 컨포멀 DN 영역(702)을 형성하는 다른 방법을 도시한다. 마스크 레이어(703)는 산화물과 같은 하드 마스크 레이어를 사용하여 증착 및 패터닝된다. 포토 레지스트와 같은 제 2 마스크 레이어(704)는 마스크 레이어(703)의 부분 위에 한정된다. 마스크 레이어(703) 내의 개구는 의도적으로 경사진 측벽(706)으로 형성된다. 마스크 레이어(703,704)의 결합된 두께는 DN 영역(702)을 형성하기 위해 사용되는 N-타입 도펀트가 기판에 도달하기 위하여 마스크 레이어(703,704)를 통과하 는 것을 완전히 방지하기에 충분하다. 그러나, 마스크 레이어(703)의 전체 두께(t3)는 DN 영역의 표면 부분(702C)이 마스크 레이어(703)의 전체 두께가 노출될 때 형성되도록 기판(701)의 표면 아래만 N-타입 도펀트가 통과하는 것을 허용하도록 설계된다. 측벽 아래 영역(706)에서, 마스크 레이어(703)는 DN 영역(702)을 형성하도록 사용되는 N-타입 도펀트가, DN 영역(702)의 경사 부분(702B)을 형성하도록 측벽(706)의 프로파일에 따라 연속적으로 변화하는 깊이에서 기판(701)을 통과하도록 점차 감소하는 두께를 가진다. 측벽(706) 사이의 마스크 레이어(703)의 개구에서, DN 영역(702)을 형성하는 데 사용되는 N-타입 도펀트가 DN 영역(702)의 플로어 부분(702A)을 형성하는 기판(701) 안으로 통과한다. 컨포멀 DN 영역(702)은 P-타입 기판(701)으로부터 P-타입 포켓(710)을 완전히 절연한다.
도 23C는 마스크 레이어의 제거 후 도 23A의 타입 VI 절연 구조체를 도시한다. 컨포멀 DN 영역(682)은 절연된 P-타입 영역(690)이 P-기판(681)으로부터 완전히 접합 절연되도록, 접시(SAUCER)-형상이고 플로어 절연과 측벽 절연 모두를 형성한다. 후속 프로세싱은 각각의 P-타입 포켓 안에 표면 절연을 제공하는 얕은 트렌치 및/또는 인접 DN 영역 사이의 펀치스로를 방지하는 깊은 트렌치의 형성을 포함한다. 이 프로세스 단계들은 예를 들어 도 22C에 설명된 것과 동일하다. 결과 타입 VI 절연 구조체의 실시예가 도 19에 도시된다. 그 가장 간단한 형태(즉, 도 23C)에서, 타입 VI 절연은 단 하나의 마스크 단계와 에피택시 또는 고온 확산 없이 완전한 접합 절연을 형성하는 단일 임플란트를 필요로 한다. 그러나, 컨포멀 임플란트를 용이하게 하는 제어된 측벽 각도를 제공하는 마스크 프로세스의 전개를 필 요로 한다.
제어된 측벽 각도를 구비한 마스크 레이어를 형성하는 하나의 방법은 산화물 레이어의 증착, 포토레지스트의 마스킹, 및 수직은 물론 수평으로 산화물 레이어를 에칭하는 하나 이상의 에칭 프로세스로 산화물 레이어를 에칭하는 단계를 포함한다. 예를 들어, 단일 활성 이온 에칭(reactive ion etching (RIE)) 프로세스는 그러한 제어된 측벽 각도를 제공하도록 최적화된다. 이 RIE 프로세스는 여러 수평 및 수직 에칭 속도를 가진 서브-프로세스의 시퀀스를 포함한다. 한편, 습식 에칭 단계와 RIE 단계의 시퀀스가 산화물 에칭을 위해 사용된다. 산화물 대신, 금속 레이어 또는 폴리실리콘 레이어가 마스크 레이어로 사용될 수 있거나, 상이한 물질의 축적 및 상이한 에칭 프로세스가 사용될 수 있다. 또한, 두꺼운 포토레지스트 마스크는 제어된 측벽 각도를 생성하는 현상 및 베이킹 과정의 시퀀스를 사용하여 형성된다.
도 24A-24F는 전도성 트렌치 재충전 영역에 의해 접촉되는 임플란트된 DN 영역을 포함하는 타입 IV 절연 구조체의 형성을 도시한다. 도 24A는 전술한 바와 같이, DN 영역(742)의 형성 및 실리콘 질화물 또는 다른 적절한 물질로 만들어진 옵션인 평탄화 에칭-차단 레이어(744), 및 바람직하게 증착된 산화물 또는 다른 적절한물질의 하드 마스크인 마스크 레이어(743)의 증착과 패터닝 후의 구조체를 도시한다. 얕은 트렌치(745)는 마스크(743) 내의 개구를 통해 P-기판(741) 안으로 에칭된다. 트렌치(745)는 바람직하게 주어진 CMOS 기술의 표준 STI와 호환될 수 있다.
도 24B는 트렌치(746)의 패터닝과 에칭 후의 구조체를 도시한다. 이 트렌치 는 트렌치(745( 보다 더 깊고 DN 영역(742) 안으로 확장한다. 트렌치(746)는, 또한 이하에서 설명되는 바와 같이, 트렌치(745) 내의 유전체 재충전의 형성과 트렌치(746) 안에 전도성/유전체 재충전의 형성을 허용하도록 트렌치(745) 보다 더 넓다. 예를 들어, 트렌치(745)는 폭이 약 0.5㎛이고 깊이가 약 0.5㎛이며, 트렌치(756)는 폭이 약 1㎛이고 깊이가 약 1.5㎛이다.
도 24C는 유전체 레이어(747)의 증착 후의 구조체를 도시한다. 유전체 레이어(747)는 예를 들어 TEOS 증착된 산화물이 사용되는 바람직하게 양호하게 컨포멀하다. 증착 두께는 좁은 트렌치(745)를 완전히 재충전하지만, 더 넓은 트렌치(746)의 측벽은 커버만 하도록 설계된다. 여기 주어진 실시예에서, 0.3㎛ 두께는 0.5㎛ 폭의 얕은 트렌치(745)를 완전히 충전하고, 깊은 트렌치(746) 안에 0.4㎛ 폭의 공간을 남기고 깊은 트렌치(746)의 각각의 측벽 상에 0.3㎛의 레이어를 형성하는 데 사용될 수 있다.
도 24D는 유전체 레이어(747)의 에칭백 후의 타입 IV 구조체를 도시한다. 바람직하게 잘 알려진 반응성 이온 에칭 기술에 의해 이루어진 에칭백은 깊은 트렌치(746)의 바닥에서 유전체(747)를 전체적으로 제거해야한다. 그렇게 하여, 유전체(747)는 표면에서 또한 제거될 것이고, 아래 놓인 마스크 레이어(743)는 사용된 물질과 그 관련된 에칭 속도에 따라 에칭될 수도 있다. 이 에칭백 단계 다음에, 측벽 유전체 레이어(748B, 748C, 748D, 748E)가 깊은 트렌치(746) 안에 남는데 반하여, 얕은 트렌치(745)는 기판(741)의 본래 표면 위로 확장해야하는 유전체 영역(748A)에 의해 완전히 충전된다.
도 24E는 바람직하게 본래 위치에 도핑된 폴리실리콘과 같이 고도로 전도성있고 컨포멀한 전도성 레이어(749)의 증착 후의 구조체를 도시한다. 레이어(749)의 증착 두께는 깊은 트렌치(746)의 완전한 재충전을 제공하도록 설계된다.
도 24F는 평탄화 후 타입 IV 절연 구조체를 도시한다. 본 실시예에서, 구조체는 기판(741)의 본래 표면에 대하여 뒤면이 평탄화된다. 이는 바람직하게 CMP 및/또는 에칭백 프로세스에 의해 달성된다. 최종 구조체는 바닥 위의 DN(742)에 의해 그리고 측면 상의 재충전된 트렌치(746)에 의해 절연되는 절연된 P-타입 영역(751)을 포함한다. 트렌치(746)는 DN 영역(742)에 전기적 접속을 제공하는 전도성 물질(750A,750B)에 의해 재충전된다. 전도성 재충전(750)은 P-타입 영역(751)과 기판(741)에 의해 절연되도록 유전체(748)에 의해 둘러싸인다.
타입 IV 절연은 유리하게 전도성 재충전으로 깊은 트렌치를 통해 매우 컴팩트한 전기적 접속을 DN 레이어에 제공한다. 또한, 이 트렌치의 형성은 유전체 증착과 평탄화 단계를 포함하여 각각의 절연된 P-타입 영역 내의 표준 STI 절연의 형성돠 공통으로 많은 단계를 공유하고, 그래서 DN 레이어 접속을 달성하기 위해 약간의 프로세스 복잡성이 부가된다.
도 25A-25E는 전도성 트렌치 재충전 영역에 의해 임플란트된 측벽 확장을 통하여 접속되는 임플란트된 DN 영역을 포함하는 타입 IV 절연 구조체의 형성을 도시한다. 도 25A는 전술한 바와 같이, DN 영역(762)의 형성 및 실리콘 질화물 또는 다른 적절한 물질로 만들어진 옵션인 평탄화 에칭-차단 레이어(764), 및 바람직하게 증착된 산화물 또는 다른 적절한 물질의 하드 마스크인 마스크 레이어(763)의 증착 과 패터닝 후의 구조체를 도시한다. 얕은 트렌치(765)는 마스크(763) 내의 개구를 통해 P-기판(761) 안으로 에칭된다. 트렌치(765)는 바람직하게 주어진 CMOS 기술의 표준 STI와 호환될 수 있다. 트렌치(766)는 트렌치(765)와 동시에 에칭된다. 트렌치는 이하에서 설명되는 바와 같이, 트렌치(765) 안에 유전체 재충전의 형성과 트렌치(766) 안에 전도성/유전체 재충전의 형성을 허용하도록 트렌치(765) 보다 더 넓다. 예를 들어, 트렌치(765)는 폭이 약 0.5㎛이고 깊이가 약 0.5㎛이며, 트렌치(766)는 폭이 약 1㎛이고 깊이가 약 0.5㎛이다. 전술된 타입 IV 절연에 비해, 타입 V는 단일 트렌치 마스크와 에칭만 STI와 측벽 절연 트렌치를 형성하는 데 필요로 한다는 점이 유리하다.
도 25B는 유전체 레이어(767)의 증착 후의 구조체를 도시한다. 유전체 레이어는 예를 들어 TEOS 증착된 산화물이 사용되는 바람직하게 양호하게 컨포멀하다. 증착 두께는 좁은 트렌치(765)를 완전히 재충전하지만, 더 넓은 트렌치(766)의 측벽은 커버만 하도록 설계된다. 여기 주어진 실시예에서, 0.3㎛ 두께는 0.5㎛ 폭의 얕은 트렌치(765)를 완전히 충전하고, 깊은 트렌치(766) 안에 0.4㎛ 폭의 공간을 남기고 깊은 트렌치(766)의 각각의 측벽 상에 0.3㎛의 레이어를 형성하는 데 사용될 수 있다.
도 25C는 유전체 레이어(767)의 에칭백 후의 타입 V 구조체를 도시한다. 바람직하게 잘 알려진 반응성 이온 에칭 기술에 의해 이루어진 에칭백은 넓은 트렌치(766)의 바닥에서 유전체(767)를 전체적으로 제거해야한다. 그렇게 하여, 유전체(767)는 표면에서 또한 제거될 것이고, 아래 놓인 마스크 레이어(763)는 사용된 물질과 그 관련된 에칭 속도에 따라 에칭될 수도 있다. 이 에칭백 단계 다음에, 측벽 유전체 레이어(768B, 766C, 765D, 761E)가 깊은 트렌치(746) 안에 남는데 반하여, 얕은 트렌치(765)는 기판(761)의 본래 표면 위로 확장해야하는 유전체 영역(768A)에 의해 완전히 충전된다. NI 영역(772A,772B)의 임플란트는 추가 마스킹 단계에 대한 필요 없이 이 임플란트가 트렌치(766)에 대하여 자체 정렬되고 그리고 직접 트렌치 (766) 아래로 확장하도록 바람직하게 이 포인트에서 이루어진다. 하나 이상의 임플란트는 트렌치(766)의 바닥을 DN 영역(762)에 연결하는 N-타입 도핑의 연속 영역을 제공하도록 실행된다. 이 임플란트가 트렌치 바닥에 직접 실행되므로, 필요한 에너지가 최소화되어 높은 전류(높은 용량) 임플란트가 강하게 도핑된 NI 영역을 제공하는 데 사용된다는 점에서 추가 이익을 제공한다. 이 NI 영역이 상당히 좁으므로, 강한 도핑이 펀치스로를 방지하는 데 도움이 된다. 다른 실시예에서, NI 영역 임플란트는 유전체 레이어(767)의 에칭백 전(도 25B에 도시된 바와 같이)과 같은 프로세스의 상이한 단계에서 실행될 수 있고, 그 자체-정렬을 계속 유지한다.
도 25D는 바람직하게 본래 위치에 도핑된 폴리실리콘과 같이 고도로 전도성있고 컨포멀한전도성 레이어(769)의 증착 후의 구조체를 도시한다. 레이어(769)의 증착 두께는 깊은 트렌치(766)의 완전한 재충전을 제공하도록 설계된다.
도 25E는 평탄화 후 타입 V 절연 구조체를 도시한다. 본 실시예에서, 구조체는 기판(761)의 본래 표면에 대하여 뒤면이 평탄화된다. 이는 바람직하게 CMP 및/또는 에칭백 프로세스에 의해 달성된다. 최종 구조체는 바닥 위의 DN 영역(762)에 의해 그리고 측면 상의 NI 영역(772A,772B)과 결합하는 재충전된 트렌치(766)에 의해 절연되는 절연된 P-타입 영역(751)을 포함한다. 트렌치(766)는 전도성 NI 영역(772A,772B)을 통해 DN 영역(762)에 전기적 접속을 제공하는 전도성 물질(770A,770B)에 의해 충전된다. 전도성 재충전(770A,770B)은 P-타입 영역(771)과 기판(761)에 의해 절연되도록 유전체(768B, 768C, 768D, 768E)에 의해 둘러싸인다.
타입 V 절연은 유리하게 전도성 재충전으로 깊은 트렌치를 통해 매우 컴팩트한 전기적 접속을 DN 레이어에 제공한다. 또한, 이 트렌치의 형성은 트렌치 마스킹과 에칭, 유전체 증착과 평탄화 단계를 포함하여 각각의 절연된 P-타입 영역 내의 표준 STI 절연의 형성과 공통으로 많은 단계를 공유하여, DN 레이어 접속을 달성하기 위해 약간의 프로세스 복잡성이 부가된다. 이 절연 구조의 추가적인 이점은 정렬 오류의 문제를 제거하여 소요되는 영역을 최소화하고 전도성 레이어가 기판과 절연된 P-타입 영역으로부터 절연되는 것 또한 보증하는 전도성 트렌치 충전에 대한 NI 영역의 자체 정렬이다.
본 개시에서 설명되는 많은 프로세스 동작과 같이 깊은 P-타이 영역(DP)의 형성은 임의의 다른 절연 프로세스 이전 또는 이후에 수행된다. 도 14A에 도시된 바와 같이, 깊은 P-타입 영역(483)의 형성은 DN 영역(482)의 형성과 유사하게 고-에너지 이온 임플란트를 사용한다. 고-에너지 임플란트 DN 플로어 절연 영역(482)을 포함하는 P-타입 기판(481)은 포토레지스트(488)에 의해 마스킹되고 DP 영역(483)을 형성하는 고 에너지에서 붕소로 임플란트된다.
DP 프로세스는 임플란트, 또는 에칭된 두꺼운 산화물 또는 그 조합을 정의하 는 포토레지스트를 사용한다. 도 14A의 실시예에서, 산화물 레이어(485A, 485B, 485C, 483)는 DN 영역(482) 형성에 사용되는 이전 프로세싱 단계로부터 남은 산화물 레이어를 나타낸다. 포토레지스트 레이어(488)는 레이어(485B,485C)를 형성하기 위하여 두꺼운 산화물 레이어(485)를 통해 마스킹 및 에칭하는 데 먼저 사용된다. 포토레지스트는 DN 영역(482) 위로 얇은 산화물 레이어(483)를 통해 붕소의 원하지 않는 통과를 방지하도록 임플란트 동안 남아있어야 한다. 한편, 이전 프로세스에서의 산화물 레이어는 DP 영역(483)의 마스킹과 임플란트 전에 일정하게 재성장 및 제거된다. 재성장 산화물 레이어가 예를 들어, 몇백 Å으로 얇을 경우, 포토레지스트 레이어는 임플란트 동안 존재할 필요가 있다. 재성장 산화물 레이어가 예를 들어 몇 ㎛로 두꺼울 경우, 산화물 레이어는 마스킹되고 에칭되고 선택적으로 포토레지스트 레이어가 임플란트 전에 제거된다.
결과 깊은 P-타입 영역은 인접 절연 영역 사이에서 펀치스로 브레이크 다운의 위험을 경감시키도록 사용된다. 예를 들어, 도 14B의 타입Ⅱ 절연 구조체(490)는 P-타입 기판(491A)에 형성된 DN 영역(492A,492B)을 포함한다. 플로어 절연 DN 영역(492A)은 NI 측벽 절연 영역(484A)에 의해 오버랩되고 NI 측벽 절연 영역(484A)은 플로팅 P-타입 영역(491B)을 형성하기 위해 트렌치 측벽 절연(495A)에 의해 오버랩된다. 마찬가지로, 플로어 절연 DN 영역(492B)은 NI 측벽 절연(484B)과 플로팅 P-타입 영역(491C)을 형성하는 트렌치 측벽 절연(495B)에 의해 오버랩 된다. 본 실시예에서, DN 레이어(492A,492B)는 동작 동안 상이한 전위에 전위적으로 바이어스된다. 그들의 최소 간격은 두 DN 레이어(492A,492B) 사이에 간섭되는 DP 영역(493)의 도입에 의해 경감된다. 이 이익을 이해하기 위해, 펀치스로 브레이크 다운이 고려되어야 한다.
도 14C의 단면도에서, 두 DN 영역(502A,502B)이 거리 ΔxDN에서 P-타입 기판(501)에 의해 분리된다. 가정 DN 레이어(502A)와 P-타입 기판(501)은 모두 그라운드 된다. ‘0’ 바이어스로, 작은 소모 영역(503A) 만 DN 영역(502A)과 기판(501) 사이에 형성된 P-N 접합 주위에 디벨롭된다. DN 영역(502B1)은 그러나, 전위 +V에 바이어스되고 그리하여 접합의 약하게-도핑된 기판 측으로, P-타입 기판(501)의 도핑 집중도와 인가된 전압(V)에 따라 좌우되는 거리xd로 확장하는 훨씬 더 넓은 고갈 영역(503B)을 형성한다. 고갈 영역이 전체 거리를 가로질러 확장하지 않는 것만큼 긴, 즉Δxdn>xd, 이면, 전류가 두 DN 영역(502A,502B) 사이에서 흐르지 않을 것이다. 그러하듯이, 두 DN 영역(502A,502B)은 서로로부터 절연되도록 고려된다. 그러나, 두 DN 영역(502A,502B)이 서로 너무 가깝게 위치하면, 즉, ΔxDN≒xD 이기만 하면, 펀치스로 브레이크 다운이 발생하고 원하지 않는 전류가 두 DN 영역(502A,502B) 사이에 흐를 것이다. 펀치스로 브레이크 다운은 실제 브레이크 다운 메커니즘이 아니지만 N-I-N 접합의 배리어 하락 현상을 나타내고 “소프트 브레이크 다운” 전류-전압 특성을 가지는 누출의 증가를 나타낸다.
도 14D에서, 어스된 DN 영역(513A)와 P-타입 기판(511)이 거리 ΔxDN으로 전위 +V에서 바이어스된 DN 영역(513B)으로부터 분리된다. 기판(511)의 그것 보다 더 높은 집중을 가지는 P-타입 임플란트 DP 영역(515)은 바이어스된 DN 레이어(513B)로부터 거리ΔxDP에서 두 DN 영역(513A,513B) 사이에 형성된다. 고갈 영역(514B)가 DP 영역(515)의 에지로 확장하는 전압에서, 즉 ΔxDP≒xD, 고갈 영역은 고정된 차원으로 핀된다. 그 조건을 넘어서, 전기장은 DP와 DN 영역 사이에서 집중, 증가 전위로 일부 전압 쇄도 브레이크 다운이 발생할 때까지 계속 증가한다. 이 P-I-N 같은 접합 리치-스로(reach-through) 쇄도가 벌크 안에서 바ㄹ생하므로 브렝크 다운에서 전기장은 25MV/cm ~ 35MV/cm의 범위에서 발생한다- DP 영역이 없으면 발생하는 온 셋 펀치스로보다 훨씬 높은 전압에서 쇄도가 보임.
DP 영역은 그러므로 펀치스로 브레이크 다운을 억제하고 인접 DN 플로어 절연 영역(513A,513B)가 높은 누출 및 펀치스로를 겪지 않고 더욱 가깝게 패킹되도록 한다. 이 기술은 일반적으로 여기 설명된 모든 절연 구조체에 적용 가능하다. 한편, 깊은 트렌치는, 도 17 및 도 18의 실시예에 도시된 바와 같이 높은 누출과 펀치스로를 겪지 않고 가깝게 패킹되도록 인접 DN 영역 사이에 형성된다.
도 15A-15F는 여기 설명된 방법에서의 임플란트 시퀀스가 결과 절연 구조체에 실질적인 변화 없이 재배열 되는 것을 도시한다. 예를 들어, 도 15A에서, P-타입 기판(521)의 성장된 꼭대기에서의 산화물 레이어(522)는 후속적으로 포토레지스트 레이어(523)에 의해 마스킹 되고 도 15B에 도시된 바와 같이 개구(524)를 형성하도록 에칭된다. 용량과 에너지를 변화시키는 임플란트 시퀀스로 구성된 인의 체인-임플란트는 그 다음 도 15C에 도시된 바와 같이 NI 측벽 절연 영역(525)을 형성 하도록 개구(524)를 통해 임플란트 된다.
도 15D에서, 산화물 레이어(522)는 포토레지스트 레이어(526)에 의해 마스킹 되고, 그 중심 부분은 제거되어, DN 플로어 절연 영역(527)을 형성하도록 고 에너지 임플란트가 기판(521) 안으로 깊게 통과하도록 허용하고, NI 측벽 절연 영역(525)에 의해 오버랩되고, 자체-정렬되어, 기판(521)으로부터 P-타입 영역(528)을 절연한다. 도 15E에 도시된 바와 같이, 기판(521)은 그 다음 산화물 레이어(529)로 커버되고, 개구(530A,530B,530C)를 형성하도록 패터닝된다. 기판(521)은 트렌치(531A-531C)를 형성하기 위하여 에칭된다. 트렌치(531A-531C)는 도 15F에 도시된 바와 같이, 유전체로 충전되고 평탄화된다. 결과 구조체는 NI 측벽 절연 영역(525) 안에 위치하는 유전체-충전 트렌치(531A,531C)와 절연 영역(528) 내의 유전체 충전 트렌치(531B)를 포함한다. 531B와 유사하게 다른 트렌치도 기판(521)의 다른 영역 안에 동일 프로세스 동안 이미 형성될 수 있다. 결과 구조체(520)는 그 상이한 제작 시퀀스에도 불구하고 도 13D에 도시된 구조체(450)와 거의 동일하다.
도 15F에 도시된 결과 구조체는 타입 Ⅲ 절연 구조체를 도시하지만, 당업자는 최소 전기적 충격을 가진 유사한 방식으로 다른 절연 프로세스의 제작 시퀀스를 변경할 수 있다. 이 적응성은 도 16에 도시된 흐름도(540)에 도시된 여러 프로세스 시퀀스에 의해 실증될 수 있다. 흐름도(540)에서, 잘려진 코너를 구비한 카드는 옵션인 프로세스 단계를 나타낸다. 프로세스 흐름(541)은 NI 임플란트 단계가 실행되는지 또는 생략되는 지 여부에 따라 타입 I 또는 타입 Ⅱ절연 중 하나를 실행하는 것이 가능하다. 프로세스 흐름(542,543)은 타입 Ⅲ 절연을 실행하는 2가지 상이한 방식을 나타낸다. 모든 가능한 프로세스 흐름이 흐름도(540)에 표시되지는 않는다. 예를 들어, DP 영역은 DN 플로어 절연 임플란트 이전 또는 이후 및 NI 절연 측벽 체인 임플란트 단계 이전 또는 이후에도 삽입될 수 있다. 다른 옵션에서, 깊은 트렌치 단계가 포함되고, 제 2 얕은 트렌치가 포함되고, 일부 트렌치가 전도성 및 유전체 물질의 결합으로 채워진다.
본 발명의 특정 실시예가 설명되었지만. 이 실시예들은 설명을 위한 것일 뿐 제한하지는 않는 다는 것이 이해될 것이다. 본 발명의 폭넓은 원칙에 따르는 많은 추가 또는 대체 실시예가 당업자에게 명백할 것이다.

Claims (52)

  1. 에피택셜(epitaxial) 레이어를 포함하지 않는 제 1 전도성 타입의 반도체 기판 내에 형성된 절연 구조체에 있어서,
    상기 기판 내에 침강된 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 플로어 절연 영역;
    상기 기판의 표면에서 하방 확장하고, 그 바닥이 상기 플로어 절연 영역 위에 위치하는 환상(annular) 유전체-충전 트렌치;
    상기 유전체-충전 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩 하는 제 2 전도성 타입의 환상의 측벽 영역;을 포함하고,
    상기 플로어 절연 영역, 유전체-충전 트렌치, 및 환상 측벽 영역가 함께 상기 기판의 절연된 포켓을 둘러싸는 것을 특징으로 하는 절연 구조체.
  2. 제 1 항에 있어서,
    상기 절연 포켓 안에 위치하는 제 2 유전체-충전 트렌치를 추가로 포함하고,
    상기 제 2 유전체-충전 트렌치의 바닥이 상기 플로어 절연 영역 위에 위치하는 것을 특징으로 하는 절연 구조체.
  3. 제 1 항에 있어서,
    상기 플로어 절연 영역에서 수평으로 이격된 상기 제 2 전도성 타입의 제 2 플로어 절연 영역;
    상기 기판의 표면에서 하방 확장하고, 그 바닥이 상기 제 2 플로어 절연 영역 위에 위치하는 제 2 환상 유전체-충전 트렌치;
    상기 유전체-충전 트렌치의 바닥에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩 하는 제 2 전도성 타입의 제 2 환상 측벽 영역; 및
    상기 플로어 절연 영역과 상기 제 2 플로어 절연 영역 사이에 수평으로 위치하고, 그 도핑 농도가 상기 기판의 도핑 농도보다 큰 상기 제 1 전도성 타입의 영역을 포함하고,
    상기 제 2 플로어 절연 영역, 제 2 유전체-충전 트렌치, 및 제 2 환상 측벽 영역은 함께 상기 기판의 제 2 절연된 포켓을 둘러싸는 것을 특징으로 하는 절연 구조체.
  4. 에피택셜 레이어를 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 형성되는 절연 구조체에 있어서,
    상기 기판 내에 침강된 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 플로어 절연 영역;
    상기 기판의 표면에서 적어도 상기 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩 하는 상기 제 2 전도성 타입의 환상의 측벽 영역; 및
    상기 기판의 상기 표면에서 하방 확장하는, 상기 환상 측벽 영역에 인접하는 환상 유전체-충전 트렌치;를 포함하고,
    상기 플로어 절연 영역, 및 환상 측벽 영역은 함께 상기 기판의 절연된 포켓을 둘러싸는 것을 특징으로 하는 절연 구조체.
  5. 제 4 항에 있어서,
    상기 환상 유전체-충전 트렌치는 상기 환상 측벽 영역 안에 둘러싸이는 것을 특징으로 하는 절연 구조체.
  6. 제 4 항에 있어서,
    상기 절연 포켓 안에 위치하는 제 2 유전체-충전 트렌치를 추가로 포함하고, 상기 제 2 유전체-충전 트렌치의 바닥은 상기 플로어 절연 영역 위에 위치하는 것을 특징으로 하는 절연 구조체.
  7. 제 4 항에 있어서,
    상기 절연 포켓 바깥의 상기 기판의 남은 부분에 위치하는 제 2 유전체-충전 트렌치를 추가로 포함하는 것을 특징으로 하는 절연 구조체.
  8. 제 4 항에 있어서,
    상기 플로어 절연 영역에서 수평으로 이격된 상기 제 2 전도성 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩 하는 상기 제 2 전도성 타입의 제 2 환상의 측벽 영역; 및
    상기 플로어 절연 영역과 상기 제 2 플로어 절연 영역 사이에 수평으로 위치하고, 그 도핑 농도가 상기 기판의 도핑 농도보다 더 큰 상기 제 1 전도성 타입의 영역을 포함하고,
    상기 제 2 플로어 절연 영역, 및 제 2 환상 측벽 영역은 함께 상기 기판의 제 2 절연 포켓을 둘러싸는 것을 특징으로 하는 절연 구조체.
  9. 에피택셜 레이어를 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 형성되는 절연 구조체에 있어서,
    상기 기판 내에 침강된 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 플로어 절연 영역; 및
    상기 기판의 표면에서 적어도 상기 플로어 절연 영역으로 하방 확장하는 환상 트렌치를 포함하고,
    상기 트렌치의 벽은 유전체 물질로 라이닝(lining)되고, 상기 트렌치는 전도성 물질을 포함하고, 상기 트렌치의 상기 전도성 물질은 상기 플로어 절연 영역과 전기적으로 접속하고,
    상기 플로어 절연 영역과 트렌치는 함께 상기 기판의 절연 포켓을 둘러싸는 것을 특징으로 하는 절연 구조체.
  10. 제 9 항에 있어서,
    상기 절연 포켓 안에 위치하는 유전체-충전 트렌치를 추가로 포함하고,
    상기 유전체-충전 트렌치의 바닥은 상기 플로어 절연 영역 위에 위치하는 것을 특징으로 하는 절연 구조체.
  11. 제 9 항에 있어서,
    상기 플로어 절연 영역에서 수평으로 이격된 상기 제 2 전도성 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확장하는 제 2 환상 트렌치; 및
    상기 플로어 절연 영역과 상기 제 2 플로어 절연 영역 사이에 수평으로 위치하는 상기 제 1 전도성 타입의 영역;을 포함하고,
    상기 제 2 환상 트렌치의 벽은 상기 유전체 물질로 라이닝되고, 상기 제 2 환상 트렌치는 상기 전도성 물질을 포함하고, 상기 제 2 환상 트렌치 내의 상기 전도성 물질은 상기 제 2 플로어 절연 영역과 전기적으로 접속하고,
    상기 제 2 플로어 절연 영역 및 제 2 환상 트렌치는 함께 상기 기판의 제 2 절연 포켓을 감싸고,
    상기 제 1 전도성 타입의 영역의 도핑 농도는 상기 기판의 도핑 농도 보다 더 큰 것을 특징으로 하는 절연 구조체.
  12. 에피택셜 레이어를 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 형성되는 절연 구조체에 있어서,
    상기 기판 내에 침강된 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 플로어 절연 영역;
    상기 기판의 표면에서 하방 확장하고, 그 바닥이 상기 플로어 절연 영역 위에 위치하는 환상 트렌치; 및
    상기 환상 트렌치의 바닥에서 적어도 상기 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩 하는 상기 제 2 전도성 타입의 환상 측벽 영역;을 포함하고,
    상기 환상 트렌치의 벽은 유전체 물질로 라이닝되고, 상기 환상 트렌치는 전도성 물질을 포함하고,
    상기 환상 측벽 영역은 상기 환상 트렌치 내의 상기 전도성 물질과 전기적으로 접속하고, 상기 환상 트렌치, 상기 환상 측벽 영역, 및 상기 플로어 절연 영역은 함께 상기 기판의 절연 포켓을 감싸는 것을 특징으로 하는 절연 구조체.
  13. 제 12 항에 있어서,
    상기 절연 포켓 안에 위치하는 유전체-충전 트렌치를 추가로 포함하고,
    상기 유전체-충전 트렌치의 바닥은 상기 플로어 절연 영역 위에 위치하는 것을 특징으로 하는 절연 구조체.
  14. 제 12 항에 있어서,
    상기 플로어 절연 영역에서 수평으로 이격된 상기 제 2 전도성 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면에서 하방 확장하고 그 바닥이 상기 제 2 플로어 절연 영역 위에 위치하는 제 2 환상 트렌치;
    상기 제 2 환상 트렌치의 바닥에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩 하는 제 2 전도성 타입의 제 2 환상 측벽 영역; 및
    상기 플로어 절연 영역과 상기 제 2 플로어 절연 영역 사이에 수평으로 위치하는 상기 제 1 전도성 타입의 영역;을 포함하고,
    상기 제 2 환상 트렌치의 벽은 상기 유전체 물질로 라이닝되고, 상기 제 2 환상 트렌치는 상기 전도성 물질을 포함하고;
    상기 제 2 환상 측벽 영역은 상기 제 2 환상 트렌치 내의 상기 전도성 물질과 전기적으로 접속하고,
    상기 제 2 환상 트렌치, 상기 제 2 환상 측벽 영역, 및 상기 제 2 플로어 절연 영역은 함께 상기 기판의 제 2 절연 포켓을 감싸고,
    상기 제 1 전도성 타입의 상기 영역의 도핑 농도는 상기 기판의 도핑 농도 보다 더 큰 것을 특징으로 하는 절연 구조체.
  15. 제 12 항에 있어서,
    상기 플로어 절연 영역에서 수평으로 이격된 상기 제 2 전도성 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면에서 하방 확장하고 그 바닥이 상기 제 2 플로어 절연 영역 위에 위치하는 제 2 환상 트렌치;
    상기 제 2 환상 트렌치의 바닥에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확장하여 상기 플로어 절연 영역을 오버랩 하는 상기 제 2 전도성 타입의 제 2 환상 측벽 영역; 및
    상기 플로어 절연 영역과 상기 제 2 플로어 절연 영역 사이의 상기 기판의 상기 표면에서 하방 확장하는 유전체-충전 트렌치를 추가로 포함하고,
    상기 제 2 환상 트렌치의 벽은 상기 유전체 물질로 라이닝되고, 상기 제 2 환상 트렌치는 상기 전도성 물질을 포함하고,
    상기 제 2 환상 측벽 영역은 상기 제 2 환상 트렌치 내의 상기 전도성 물질과 전기적으로 접속하고,
    상기 제 2 환상 트렌치, 상기 제 2 환상 측벽 영역, 및 상기 제 2 플로어 절연 영역은 함께 상기 기판의 제 2 절연 포켓을 감싸는 것을 특징으로 하는 절연 구조체.
  16. 에피택셜 레이어를 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 형성되는 절연 구조체에 있어서,
    제 2 전도성 타입의 적어도 두 영역; 및
    상기 제 2 전도성 타입의 적어도 두 영역 사이에 위치하는 상기 유전체 충전 트렌치를 포함하고,
    각각의 상기 영역은, 상기 기판에 침강되는 플로어 절연 영역; 및
    상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 감싸도록 상기 기판의 표면에서 적어도 상기 플로어 절연 영역으로 하방 확장하는 환상 측벽 부분;을 포함하고,
    상기 유전체-충전 트렌치는 제 2 전도성 타입의 적어도 두 영역 내의 각각의 플로어 절연 영역의 레벨 아래의 레벨로 상기 기판 안으로 하방 확장하는 것을 특징으로 하는 절연 구조체.
  17. 제 16 항에 있어서,
    상기 절연 포켓 중 하나 안의 제 2 유전체-충전 트렌치를 추가로 포함하고,
    상기 제 2 유전체-충전 트렌치의 바닥은 상기 절연 포켓 중 하나를 형성하는 제 2 전도성 타입의 영역의 상기 플로어 절연 영역 위에 위치하는 것을 특징으로 하는 절연 구조체.
  18. 상면을 구비한 제 1 전도성 타입의 반도체 기판 안에 절연 구조체를 형성하 는 방법에 있어서,
    플로어 절연 영역을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 도펀트를 임플란트하는 단계;
    상기 기판의 상면 위로 마스크 레이어를 형성하는 단계;
    상기 마스크 레이어 안에 개구를 형성하는 단계;
    상기 기판 안에 환상 트렌치를 형성하도록 상기 마스크 레이어 내의 상기 개구를 통해 상기 기판을 에칭하는 단계;
    측벽 절연 영역을 형성하도록 상기 트렌치의 상기 바닥을 통해 상기 제 2 전도성 타입의 도펀트를 임플란트하는 단계; 및
    상기 기판의 절연 포켓을 형성하도록 유전체 물질로 상기 환상 트렌치를 충전하는 단계;를 포함하고,
    상기 도펀트는 상기 플로어 절연 영역의 상접합부가 상기 기판의 상면 아래에 위치하도록 충분한 에너지로 임플란트되고, 상기 환상 트렌치의 바닥은 상기 플로어 절연 영역 위에 위치되고, 상기 측벽 영역은 적어도 상기 플로어 절연 영역으로 하방 확장하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 기판의 상기 상면을 평탄화하는 단계를 추가로 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  20. 제 18 항에 있어서,
    상기 절연 포켓의 상기 영역 위의 상기 마스크 레이어 내에 제 2 개구를 형성하는 단계;
    상기 플로어 절연 영역 위에 바닥을 구비한 제 2 트렌치를 형성하도록 상기 마스크 레이어 내의 상기 제 2 개구를 통해 상기 기판을 에칭하는 단계;
    상기 제 2 트렌치에 제 2 마스크 레이어를 형성하는 단계;
    제 2 전도성 타입의 상기 제 2 도펀트를 임플란트하는 동안 상기 제 2 마스크 레이어가 상기 제 2 트렌치 내에 남아있도록 하는 단계;
    상기 제 2 트렌치에서 상기 제 2 마스크 레이어를 제거하는 단계; 및
    상기 유전체 물질로 상기 제 2 트렌치를 충전하는 단계;를 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  21. 상면을 구비하고 에피택셜 레이어를 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 절연체를 형성하는 방법에 있어서,
    플로어 절연 영역을 형성하도록 상기 제 1 전도성 타입과 반대의 제 2 전도성 타입의 도펀트를 임플란트하는 단계;
    상기 기판의 상면 위로 마스크 레이어를 형성하는 단계;
    상기 마스크 레이어 안에 개구를 형성하는 단계;
    상기 기판의 상기 상면에서 적어도 상기 플로어 절연 영역으로 하방 확장하는 환상 영역을 형성하도록 상기 마스크 레이어 내의 상기 개구를 통해 상기 제 2 전도성 타입의 도펀트의 복수의 임플란트를 수행하는 단계;
    상기 기판의 상기 상면 위로 제 2 마스크 레이어를 형성하는 단계;
    상기 제 2 마스크 레이어 안에 적어도 부분적으로 상기 환상 영역 위에 위치하는 개구를 형성하는 단계;
    트렌치를 형성하도록 상기 제 2 마스크 레이어 내의 상기 개구를 통해 상기 기판을 에칭하는 단계; 및
    유전체 물질로 상기 트렌치를 충전하는 단계;를 포함하고,
    상기 도펀트는 상기 플로어 절연 영역의 상접합부가 상기 기판의 상면 아래에 위치하도록 충분한 에너지로 임플란트되고,
    상기 플로어 절연 영역과 상기 환상 영역은 함께 상기 기판의 절연 포캣을 형성하고,
    상기 트렌치의 바닥은 상기 플로어 절연 영역의 상기 상접합부 위에 위치하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  22. 제 21 항에 있어서,
    상기 절연 포켓의 상기 영역 위의 상기 제 2 마스크 레이어 안에 제 2 개구를 형성하는 단계;
    상기 플로어 절연 영역 위에 바닥을 구비한 제 2 트렌치를 형성하도록 상기 제 2마스크 레이어 내의 상기 제 2 개구를 통해 상기 기판을 에칭하는 단계; 및
    상기 유전체 물질로 상기 제 2 트렌치를 충전하는 단계;를 포함하는 것을 특 징으로 하는 절연 구조체를 형성하는 방법.
  23. 제 21 항에 있어서,
    상기 기판의 상기 상면을 평탄화하는 단계를 추가로 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  24. 상면을 구비하고 에피택셜 레이어를 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 절연체를 형성하는 방법에 있어서,
    플로어 절연 영역을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 도펀트를 임플란트하는 단계;
    상기 기판의 상면 위로 마스크 레이어를 형성하는 단계;
    상기 마스크 레이어 안에 개구를 형성하는 단계;
    상기 기판 안에 환상 트렌치를 형성하도록 상기 마스크 레이어 내의 상기 개구를 통해 상기 기판을 에칭하는 단계;
    상기 환상 트렌치의 상기 바닥과 측벽 상에 유전체 레이어를 형성하는 단계;
    상기 환상 트렌치의 상기 측벽 위에는 상기 유전체 레이어를 남기고, 상기 환상 트렌치의 상기 바닥에서는 상기 유전체 레이어를 제거하는 단계; 및
    상기 환상 트렌치 안으로 전도성 물질을 삽입하는 단계;를 포함하고,
    상기 도펀트는 상기 플로어 절연 영역의 상접합부가 상기 기판의 상면 아래에 위치하도록 충분한 에너지로 임플란트되고,
    상기 환상 트렌치는 측벽과 바닥을 구비하고, 상기 환상 트렌치의 상기 바닥은 상기 플로어 절연 영역 내에 위치하고, 상기 플로어 절연 영역과 상기 환상 트렌치는 함께 상기 기판의 절연 포켓을 형성하고,
    상기 전도성 물질은 상기 플로어 절연 영역과 전기적으로 접속하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  25. 제 24 항에 있어서,
    상기 절연 포켓의 상기 영역 위의, 상기 마스크 레이어 안에 제 2 개구를 형성하는 단계;
    상기 플로어 절연 영역 위에 바닥을 구비한 제 2 트렌치를 상기 기판 내에 형성하도록 상기 마스크 레이어 내의 상기 제 2 개구를 통해 상기 기판을 에칭하는 단계; 및
    유전체 물질로 상기 제 2 트렌치를 충전하는 단계;를 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  26. 제 25 항에 있어서,
    상기 트렌치의 상기 바닥과 측벽 상에 유전체 레이어를 형성하는 단계는 유전체 물질로 상기 제 2 트렌치를 충전하는 단계를 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  27. 제 24 항에 있어서,
    상기 기판의 상기 상면을 평탄화하는 단계를 추가로 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  28. 상면을 구비하고 에피택셜 레이어는 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 절연체를 형성하는 방법에 있어서,
    플로어 절연 영역을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 도펀트를 임플란트하는 단계;
    상기 기판의 상기 상면 위에 마스크 레이어를 형성하는 단계;
    상기 마스크 레이어 안에 개구를 형성하는 단계;
    측벽과 상기 플로어 절연 영역 위에 위치하는 바닥을 구비한 환상 트렌치를 상기 기판 내에 형성하도록 상기 마스크 레이어 내의 상기 개구를 통해 상기 기판을 에칭하는 단계; 및
    상기 환상 트렌치의 상기 바닥과 측벽 위에 유전체 레이어를 형성하는 단계;
    상기 환상 트렌치의 상기 측벽 위에는 상기 유전체 레이어를 남기고, 상기 환상 트렌치의 상기 바닥에서는 상기 유전체 레이어를 제거하는 단계;
    측벽 절연 영역을 형성하도록 상기 트렌치의 상기 바닥을 통해 상기 제 2 전도성 타입의 도펀트를 임플란트하는 단계; 및
    상기 환상 트렌치 안으로 전도성 물질을 주입하는 단계;를 포함하고,
    상기 도펀트는 상기 플로어 절연 영역의 상접합부가 상기 기판의 상기 상면 아래에 위치하도록 충분한 에너지로 임플란트되고, 상기 측벽 영역은 적어도 상기 플로어 절연 영역으로 하방 확장하고, 상기 전도성 물질은 상기 측벽 절연 영역과 전기적으로 접속하고, 상기 플로어 절연 영역, 상기 측벽 절연 영역 및 상기 환상 트렌치는 함께 상기 기판의 절연 포켓을 형성하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  29. 제 28 항에 있어서,
    상기 마스크 레이어 안에 제 2 개구를 형성하는 단계;
    상기 기판에 제 2 트렌치를 형성하도록 상기 마스크 레이어 내의 상기 제 2 개구를 통해 상기 기판을 에칭하는 단계; 및
    유전체 물질로 상기 제 2 트렌치를 충전하는 단계;를 포함하고,
    상기 제 2 개구는 상기 절연 포켓의 영역 위에 위치하고, 상기 제 2 트렌치의 바닥은 상기 플로어 절연 영역 위에 위치하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  30. 제 29 항에 있어서,
    상기 트렌치의 상기 바닥 및 측벽 위에 유전체 레이어를 형성하는 단계는, 유전체 물질로 상기 제 2 트렌치를 충전하는 단계를 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  31. 제 28 항에 있어서,
    상기 기판의 상기 상면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  32. 평면 상면을 구비하고 에피택셜 레이어를 포함하지 않는 제 1 전도성 타입의 반도체 기판 안에 형성되는 절연 구조체에 있어서,
    상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 영역을 포함하고,
    상기 제 2 전도성 타입의 영역은 접시-형이고, 상기 기판의 상기 평면 상면에 실질적으로 평행인 플로어 부분 및 경사진 측벽 부분을 포함하고,
    상기 측벽 부분은 경사진 각도로 상기 기판의 상기 평탄한 상면으로부터 하방 연장하고 상기 플로어 부분과 합쳐지며,
    상기 플로어 부분과 상기 측벽 부분은 함께 상기 기판의 절연 포켓을 형성하는 것을 특징으로 하는 절연 구조체.
  33. 제 32 항에 있어서,
    상기 절연 포켓 안에 위치하는 유전체-충전 트렌치를 추가로 포함하고,
    상기 유전체-충전 트렌치의 바닥은 상기 제 2 전도성 타입의 영역의 상기 플로어 부분 위에 위치하는 것을 특징으로 하는 절연 구조체.
  34. 제 32 항에 있어서,
    상기 절연 포켓 외부의 상기 제 2 전도성 타입의 제 2 영역, 및
    상기 기판의 상기 평면 상면에서 하방 확장하는 유전체-충전 트렌치를 추가로 포함하고,
    상기 제 2 전도성 타입의 상기 제 2 영역은, 상기 기판의 상기 평면 상면에 실질적으로 평행한 제 2 플로어 부분과 제 2 환상 측벽 부분을 포함하고,
    상기 제 2 환상 측벽 부분은, 경사진 각도에서 상기 기판의 상기 평탄한 상면에서 하방 연장하고 상기 제 2 플로어 부분과 합류하고,
    상기 제 2 플로어 부분과 상기 제 2 측벽 부분은 함께 상기 기판의 제 2 절연 포켓을 형성하고,
    상기 유전체-충전 트렌치는 상기 제 2 전도성 타입의 영역과 상기 제 2 전도성 타입의 제 2 영역 사이에 위치하는 것을 특징으로 하는 절연 구조체.
  35. 제 34 항에 있어서,
    상기 유전체-충전 트렌치는 상기 플로어 부분과 제 2 플로어 부분의 레벨 아래 레벨로 상기 기판 안으로 확장하는 것을 특징으로 하는 절연 구조체.
  36. 상면을 구비하고 에피택셜 레이어는 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 절연체를 형성하는 방법에 있어서,
    상기 기판의 상면 위에 마스크 레이어를 형성하는 단계;
    상기 마스크 레이어 안에 개구를 형성하되, 상기 개구 주위의 상기 마스크 레이어의 측벽이 경사지도록 형성하는 단계; 및
    상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 도펀트를 상기 기판안으로 임플란트하는 단계;를 포함하고,
    상기 마스크 레이어의 두께는 상기 개구의 외연에서 두께(t1)에서 상기 개구의 내연에서 상당히 더 작은 두께로 감소하고, 상기 개구의 상기 외연과 상기 내연 사이에 경사진 측벽이 놓이고,
    상기 도펀트는, 도펀트가 상기 기판의 상면 아래에 위치하는 상접합부로 플로어 절연 영역을 형성하도록 하는 임플란트 에너지에서 임플란트되고, 상기 도펀트는 상기 마스크 레이어가 두께가 t1인 위치에서 상기 마스크 레이어를 관통하지 않고, 상기 도펀트는 상기 마스크 레이어의 상기 경사진 측벽 아래에 측벽 절연 영역을 형성하고, 상기 측벽 절연 영역은 상기 플로어 절연 영역에서 상기 상면으로 연속적으로 확장하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  37. 제 36 항에 있어서,
    상기 마스크 레이어 제거 단계를 추가로 포함하는 절연 구조체를 형성 방법.
  38. 상면을 구비하고 에피택셜 레이어는 포함하지 않는, 제 1 전도성 타입의 반도체 기판 내에 절연체를 형성하는 방법에 있어서,
    상기 기판의 상기 상면 위로 제 1 마스크 레이어를 형성하는 단계;
    상기 제 1 마스크 레이어 안에 제 1 개구를 형성하되, 상기 제 1 개구 주위의 상기 제 1 마스크 레이어의 측벽이 경사지도록 형성하는 단계;
    상기 제 1 마스크 레이어 위로 제 2 마스크 레이어를 형성하는 단계;
    상기 제 2 마스크 레이어 안에 제 2 개구를 형성하는 단계; 및
    상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 도펀트를 상기 기판 안으로 임플란트하는 단계;를 포함하고,
    상기 제 1 마스크 레이어의 두께는, 상기 제 1 개구의 외연에서의 두께 t3에서 상기 제 1 개구의 내연에서 상당히 더 작은 두께로 감소하고,
    상기 제 2 개구는, 상기 제 1 개구 보다 더 크고 상기 제 1 개구 위에 놓이며 주위를 둘러싸고,
    상기 도펀트는, 플로어 절연 영역과 측벽 절연 영역을 형성하도록 하는 임플란트 에너지에서 임플란트되고,
    상기 플로어 절연 영역은, 상기 제 1 개구 아래에 위치하고 상기 기판의 상기 상면 아래에 위치하는 상접합부를 구비하고,
    상기 측벽 절연 영역은, 상기 제 1 마스크 레이어의 상기 경사진 측벽 아래에 위치하고,
    상기 측벽 절연 영역은, 상기 플로어 절연 영역에서 상기 상면으로 연속적으로 확장하고,
    상기 도펀트는, 결합된 상기 제 1 및 제 2 마스크 레이어를 통과하지 않는 것을 특징으로 하는 절연 구조체 형성 방법.
  39. 제 38 항에 있어서,
    상기 도펀트가 상기 제 1 마스크 레이어의 두께 t3만 통과하여 임플란트되는 위치에서 상기 도펀트가 상기 기판의 상기 상면에 인접하는 영역을 형성하도록 하는 임플란트 에너지를 선택하는 단계를 포함하는 것을 특징으로 하는 절연 구조체 형성 방법.
  40. 제 38 항에 있어서,
    상기 제 1 및 제 2 마스크 레이어 제거 단계를 추가로 포함하는 절연 구조체 형성 방법.
  41. 제 38 항에 있어서,
    상기 플로어 절연 영역과 측벽 절연 영역은 상기 기판의 포켓을 절연하도록 결합하는 것을 특징으로 하는 절연 구조체 형성 방법.
  42. 제 38 항에 있어서,
    상기 기판의 상기 상면은 상기 절연 영역의 형성 이전 및 이후에 실질적으로 평탄한 것을 특징으로 하는 절연 구조체 형성 방법.
  43. 에피택셜 레이어를 포함하지 않는, 제 1 전도성 타입의 반도체 기판안에 형성되는 절연 구조체에 있어서,
    상기 기판 안에 침강되는 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 제 1 절연 영역; 및
    상기 기판의 표면에서 적어도 상기 제 1 플로어 절연 영역으로 하방 확장하는 환상 유전체-충전 트렌치;를 포함하고,
    상기 제 1 플로어 절연 영역과 상기 유전체-충전 트렌치는 함께 상기 기판의 제 1 절연 포켓을 감싸는 것을 특징으로 하는 절연 구조체.
  44. 제 43 항에 있어서,
    상기 제 1 절연 포켓 안에 위치하는 제 2 유전체-충전 트렌치를 추가로 포함하고,
    상기 제 2 유전체-트렌치의 바닥은 상기 제 1 플로어 절연 영역 위에 위치하는 것을 특징으로 하는 절연 구조체.
  45. 제 43 항에 있어서,
    상기 제 1 플로어 절연 영역에서 수평으로 이격된 상기 제 2 전도성 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확 장하는 제 2 환상 유전체-충전 트렌치; 및
    상기 제 1 플로어 절연 영역과 상기 제 2 플로어 절연 영역 사이에 수평으로 위치하는 상기 제 1 전도성 타입의 영역;을 추가로 포함하고,
    상기 제 2 플로어 절연 영역과 상기 제 2 환상 유전체-충전 트렌치는 함께 상기 기판의 제 2 절연 포켓을 감싸고,
    상기 제 1 전도성 타입의 상기 영역의 도핑 농도는 상기 기판의 도핑 농도 보다 더 큰 것을 특징으로 하는 절연 구조체.
  46. 제 43 항에 있어서,
    상기 제 1 플로어 절연 영역에서 수평으로 이격된 상기 제 2 전도성 타입의 제 2 플로어 절연 영역;
    상기 기판의 상기 표면에서 적어도 상기 제 2 플로어 절연 영역으로 하방 확장하는 제 2 환상 유전체-충전 트렌치; 및
    상기 기판의 상기 표면에서 하방 확장하는 제 3 유전체-충전 트렌치;를 추가로 포함하고,
    상기 제 2 플로어 절연 영역과 상기 제 2 환상 유전체-충전 트렌치는 함께 상기 기판의 제 2 절연 포켓을 감싸고,
    상기 제 3 유전체-충전 트렌치는 상기 제 1 및 제 2 플로어 절연 영역 사이에서 상기 제 1 및 제 2 플로어 절연 영역 아래 레벨로 확장하는 것을 특징으로 하는 절연 구조체.
  47. 제 46 항에 있어서,
    상기 제 1 절연 포켓 안에 위치하는 제 4 유전체-충전 트렌치를 추가로 포함하고,
    상기 제 4 유전체-충전 트렌치는 상기 제 1 플로어 절연 영역 위에 위치하는 것을 특징으로 하는 절연 구조체.
  48. 상면을 구비하는 제 1 전도성 타입의 반도체 기판 내에 절연체를 형성하는 방법에 있어서,
    플로어 절연 영역을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 도펀트를 임플란트하는 단계;
    상기 기판의 상기 상면 위에 마스크 레이어를 형성하는 단계;
    상기 마스크 레이어 안에 개구를 형성하는 단계;
    상기 기판 안에 환상 트렌치를 형성하도록 상기 마스크 레이어 내의 상기 개구를 통해 상기 기판을 에칭하는 단계; 및
    상기 기판의 절연 포켓을 형성하도록 유전체 물질로 상기 환상 트렌치를 충전하는 단계;를 포함하고,
    상기 도펀트는 상기 플로어 절연 영역의 상접합부가 상기 기판의 상기 상면 아래에 위치하도록 하는 충분한 에너지로 임플란트되고,
    상기 환상 트렌치의 바닥은 상기 플로어 절연 영역의 안 또는 아래에 위치하 는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  49. 제 48 항에 있어서,
    상기 기판의 상기 상면 위에 제 2 마스크 레이어를 형성하는 단계;
    상기 절연 포켓 위의 상기 제 2 마스크 레이어 안에 개구를 형성하는 단계;
    상기 플로어 절연 영역 위에 플로어가 위치하는 제 2 트렌치를 상기 기판 내에 형성하도록 상기 제 2 마스크 레이어 내의 상기 개구를 통해 상기 기판을 에칭하는 단계; 및
    상기 유전체 물질로 상기 제 2 트렌치를 충전하는 단계;를 추가로 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  50. 제 48 항에 있어서,
    제 2 플로어 절연 영역을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 도펀트를 임플란트하는 단계;
    상기 마스크 레이어 안에 제 2 개구를 형성하는 단계;
    상기 제 2 플로어 절연 영역 안 또는 아래에 바닥이 위치하는 제 2 환상 트렌치를 상기 기판 내에 형성하도록 상기 마스크 레이어 내의 상기 제 2 개구를 통해 상기 기판을 에칭하는 단계; 및
    상기 기판의 제 2 절연 포켓을 형성하도록 유전체 물질로 상기 제 2 환상 트렌치를 충전하는 단계;를 추가로 포함하고,
    상기 도펀트는 상기 제 2 플로어 절연 영역의 상접합부가 상기 기판의 상기 상면 아래에 위치하도록 하는 충분한 에너지로 임플란트되는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  51. 제 50 항에 있어서,
    상기 제 1 및 제 2 플로어 절연 영역 사이에 상기 제 1 전도성 타입의 영역을 형성하도록 상기 기판 안으로 상기 제 1 전도성 타입의 도펀트를 임플란트하는 단계를 추가로 포함하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
  52. 제 50 항에 있어서,
    상기 기판의 상기 상면 위에 제 2 마스크 레이어를 형성하는 단계;
    상기 제 2 마스크 레이어 안에 개구를 형성하는 단계;
    상기 기판 내에 제 3 트렌치를 형성하도록 상기 제 2 마스크 레이어 내의 상기 개구를 통해 상기 기판을 에칭하는 단계; 및
    상기 유전체 물질로 상기 제 3 트렌치를 충전하는 단계;를 추가로 포함하고,
    상기 제 3 트렌치는 상기 제 1 및 제 2 환상 트렌치의 사이에 위치하고 상기 제 1 및 제 2 플로어 절연 영역 아래에 바닥을 구비하는 것을 특징으로 하는 절연 구조체를 형성하는 방법.
KR1020087031002A 2006-05-31 2007-05-30 절연 구조체 및 그 형성 방법 KR101180525B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/444,102 2006-05-31
US11/444,102 US7825488B2 (en) 2006-05-31 2006-05-31 Isolation structures for integrated circuits and modular methods of forming the same
PCT/US2007/012738 WO2007142969A1 (en) 2006-05-31 2007-05-30 Isolation structures for integrated circuits and modular methods of forming the same

Publications (2)

Publication Number Publication Date
KR20090047397A KR20090047397A (ko) 2009-05-12
KR101180525B1 true KR101180525B1 (ko) 2012-09-06

Family

ID=38789138

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087031002A KR101180525B1 (ko) 2006-05-31 2007-05-30 절연 구조체 및 그 형성 방법

Country Status (7)

Country Link
US (11) US7825488B2 (ko)
EP (1) EP2044624A4 (ko)
JP (3) JP5608908B2 (ko)
KR (1) KR101180525B1 (ko)
CN (2) CN101512751B (ko)
TW (2) TWI460819B (ko)
WO (1) WO2007142969A1 (ko)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939420B2 (en) 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US7812403B2 (en) * 2002-08-14 2010-10-12 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuit devices
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US7902630B2 (en) * 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US8513087B2 (en) 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US7741661B2 (en) * 2002-08-14 2010-06-22 Advanced Analogic Technologies, Inc. Isolation and termination structures for semiconductor die
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7956391B2 (en) * 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US7834421B2 (en) * 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US20080197408A1 (en) * 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
JP4719149B2 (ja) * 2004-07-07 2011-07-06 パナソニック株式会社 固体撮像装置及びそれを用いたカメラ
KR100867977B1 (ko) 2006-10-11 2008-11-10 한국과학기술원 인도시아닌 그린 혈중 농도 역학을 이용한 조직 관류 분석장치 및 그를 이용한 조직 관류 분석방법
US7807539B1 (en) * 2007-03-26 2010-10-05 Marvell International Ltd. Ion implantation and process sequence to form smaller base pick-up
US8030731B2 (en) * 2007-03-28 2011-10-04 Advanced Analogic Technologies, Inc. Isolated rectifier diode
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
KR20090051894A (ko) * 2007-11-20 2009-05-25 주식회사 동부하이텍 반도체 소자의 제조 방법
JP5205660B2 (ja) * 2008-01-28 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置
US8217455B2 (en) * 2008-04-14 2012-07-10 International Business Machines Corporation Semiconductor-on-insulator device structures with a body-to-substrate connection for enhanced electrostatic discharge protection, and design structures for such semiconductor-on-insulator device structures
JP5537814B2 (ja) * 2009-01-06 2014-07-02 ラピスセミコンダクタ株式会社 半導体装置、及びその製造方法
JP5729745B2 (ja) 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8021943B2 (en) * 2009-11-25 2011-09-20 International Business Machines Corporation Simultaneously formed isolation trench and through-box contact for silicon-on-insulator technology
US8097925B2 (en) * 2010-03-26 2012-01-17 Altera Corporation Integrated circuit guard rings
US7977742B1 (en) 2010-08-20 2011-07-12 Monolithic Power Systems, Inc. Trench-gate MOSFET with capacitively depleted drift region
US7977193B1 (en) * 2010-08-20 2011-07-12 Monolithic Power Systems, Inc. Trench-gate MOSFET with capacitively depleted drift region
US8456187B2 (en) * 2011-04-21 2013-06-04 International Business Machines Corporation Implementing temporary disable function of protected circuitry by modulating threshold voltage of timing sensitive circuit
US8525245B2 (en) 2011-04-21 2013-09-03 International Business Machines Corporation eDRAM having dynamic retention and performance tradeoff
US8492207B2 (en) 2011-04-21 2013-07-23 International Business Machines Corporation Implementing eFuse circuit with enhanced eFuse blow operation
US8816470B2 (en) * 2011-04-21 2014-08-26 International Business Machines Corporation Independently voltage controlled volume of silicon on a silicon on insulator chip
US20120319242A1 (en) * 2011-06-20 2012-12-20 Duli Mao Dopant Implantation Hardmask for Forming Doped Isolation Regions in Image Sensors
CN102437056A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 互补金属氧化物半导体工艺中寄生垂直型pnp管的方法
JP5898464B2 (ja) * 2011-11-09 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置
TWI455246B (zh) * 2012-01-02 2014-10-01 Inotera Memories Inc 隔離區的形成方法及其結構
US8445356B1 (en) 2012-01-05 2013-05-21 International Business Machines Corporation Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
US8723178B2 (en) 2012-01-20 2014-05-13 Monolithic Power Systems, Inc. Integrated field effect transistors with high voltage drain sensing
JP2014120527A (ja) * 2012-12-13 2014-06-30 Shi Exaination & Inspection Ltd 半導体装置の製造方法、及び半導体装置
WO2013157183A1 (ja) * 2012-04-18 2013-10-24 住重試験検査株式会社 半導体装置の製造方法、及び半導体装置
US8760225B1 (en) 2013-01-08 2014-06-24 Lsi Corporation BiCMOS gate driver for class-S radio frequency power amplifier
JP2014170831A (ja) 2013-03-04 2014-09-18 Seiko Epson Corp 回路装置及び電子機器
TWI611468B (zh) * 2013-07-12 2018-01-11 世界先進積體電路股份有限公司 半導體裝置
US9076863B2 (en) * 2013-07-17 2015-07-07 Texas Instruments Incorporated Semiconductor structure with a doped region between two deep trench isolation structures
CN103413762B (zh) * 2013-07-23 2016-08-10 矽力杰半导体技术(杭州)有限公司 半导体结构及其相应的制造方法
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
JP6226786B2 (ja) * 2014-03-19 2017-11-08 三菱電機株式会社 半導体装置およびその製造方法
CN105575875A (zh) * 2014-10-14 2016-05-11 中芯国际集成电路制造(上海)有限公司 相邻阱间隔离结构的制作方法及半导体器件
CN104362095B (zh) * 2014-11-05 2017-12-01 北京大学 一种隧穿场效应晶体管的制备方法
CN104332409B (zh) * 2014-11-05 2017-09-19 北京大学 基于深n阱工艺隔离隧穿场效应晶体管的制备方法
JP6425985B2 (ja) * 2014-12-03 2018-11-21 国立研究開発法人産業技術総合研究所 半導体装置及びその製造方法
JP6029704B2 (ja) * 2015-03-30 2016-11-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9806148B2 (en) * 2015-04-07 2017-10-31 Texas Instruments Incorporated Device isolator with reduced parasitic capacitance
US9502251B1 (en) 2015-09-29 2016-11-22 Monolithic Power Systems, Inc. Method for fabricating low-cost isolated resurf LDMOS and associated BCD manufacturing process
CN105895514A (zh) * 2016-04-21 2016-08-24 格科微电子（上海）有限公司 图像传感器芯片的形成方法
US11031387B2 (en) 2016-09-30 2021-06-08 Intel Corporation PN diodes and connected group III-N devices and their methods of fabrication
FR3057393A1 (fr) 2016-10-11 2018-04-13 Stmicroelectronics (Rousset) Sas Circuit integre avec condensateur de decouplage dans une structure de type triple caisson
CN108321116A (zh) 2017-01-17 2018-07-24 联华电子股份有限公司 具有半导体元件的集成电路结构及其制造方法
CN108538839B (zh) 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
WO2018204935A1 (en) * 2017-05-05 2018-11-08 Canary Speech, LLC Medical assessment based on voice
JP7092129B2 (ja) * 2017-07-04 2022-06-28 住友電気工業株式会社 炭化珪素半導体装置
FR3070534A1 (fr) 2017-08-28 2019-03-01 Stmicroelectronics (Rousset) Sas Procede de fabrication d'elements capacitifs dans des tranchees
FR3070535A1 (fr) 2017-08-28 2019-03-01 Stmicroelectronics (Crolles 2) Sas Circuit integre avec element capacitif a structure verticale, et son procede de fabrication
US11508812B2 (en) 2017-09-29 2022-11-22 Intel Corporation Multi-step lateral epitaxial overgrowth for low defect density III-N films
US11205695B2 (en) 2017-12-21 2021-12-21 Texas Instruments Incorporated Method of fabricating a thick oxide feature on a semiconductor wafer
CN108172618B (zh) * 2017-12-26 2020-08-21 西安电子科技大学 高k介质沟槽横向双扩散金属氧化物宽带隙半导体场效应管及其制作方法
CN108258050B (zh) * 2017-12-26 2020-08-21 西安电子科技大学 高k介质沟槽横向超结双扩散金属氧化物元素半导体场效应管及其制作方法
CN108198850B (zh) * 2017-12-26 2020-08-21 西安电子科技大学 高k介质沟槽横向超结双扩散金属氧化物宽带隙半导体场效应管及其制作方法
FR3076660B1 (fr) 2018-01-09 2020-02-07 Stmicroelectronics (Rousset) Sas Dispositif integre de cellule capacitive de remplissage et procede de fabrication correspondant
US11621222B2 (en) 2018-01-09 2023-04-04 Stmicroelectronics (Rousset) Sas Integrated filler capacitor cell device and corresponding manufacturing method
CN109346467A (zh) * 2018-08-17 2019-02-15 矽力杰半导体技术(杭州)有限公司 半导体结构、驱动芯片和半导体结构的制造方法
US10796942B2 (en) * 2018-08-20 2020-10-06 Stmicroelectronics S.R.L. Semiconductor structure with partially embedded insulation region
FR3087027A1 (fr) 2018-10-08 2020-04-10 Stmicroelectronics (Rousset) Sas Element capacitif de puce electronique
TWI706532B (zh) * 2019-04-03 2020-10-01 世界先進積體電路股份有限公司 半導體裝置
US10910469B2 (en) 2019-06-07 2021-02-02 Vanguard International Semiconductor Corporation Semiconductor device with conducting structure for reducing parasitic capacitance and improving RC delay
US11004785B2 (en) 2019-08-21 2021-05-11 Stmicroelectronics (Rousset) Sas Co-integrated vertically structured capacitive element and fabrication process
CN112447776A (zh) * 2019-08-28 2021-03-05 天津大学青岛海洋技术研究院 一种降低电荷回流的cmos图像传感器像素制作方法
CN111081705B (zh) * 2019-11-25 2022-06-10 重庆大学 单片集成式半桥功率器件模块
US11183419B2 (en) 2020-03-17 2021-11-23 International Business Machines Corporation Unconfined buried interconnects
US11271107B2 (en) 2020-03-24 2022-03-08 International Business Machines Corporation Reduction of bottom epitaxy parasitics for vertical transport field effect transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040033666A1 (en) 2002-08-14 2004-02-19 Williams Richard K. Isolated complementary MOS devices in epi-less substrate
US20040032005A1 (en) 2002-08-14 2004-02-19 Williams Richard K. Complementary analog bipolar transistors with trench-constrained isolation diffusion

Family Cites Families (220)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756039A (fr) * 1969-09-15 1971-02-15 Western Electric Co Procede pour former, par implantation d'ions, une zone localisee dans un corps de semi-conducteur
US3666548A (en) * 1970-01-06 1972-05-30 Ibm Monocrystalline semiconductor body having dielectrically isolated regions and method of forming
US4264636A (en) * 1977-12-19 1981-04-28 Diamond Shamrock Corporation Chemical acidogen system for foodstuffs
US4269636A (en) 1978-12-29 1981-05-26 Harris Corporation Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking
JPS5824018B2 (ja) * 1979-12-21 1983-05-18 富士通株式会社 バイポ−ラｉｃの製造方法
FR2498812A1 (fr) 1981-01-27 1982-07-30 Thomson Csf Structure de transistors dans un circuit integre et son procede de fabrication
US4454647A (en) 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4411058A (en) 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
JPS58100441A (ja) 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法
US4688069A (en) 1984-03-22 1987-08-18 International Business Machines Corporation Isolation for high density integrated circuits
JPS613449A (ja) * 1984-06-15 1986-01-09 Nec Corp 集積回路装置
US4655875A (en) 1985-03-04 1987-04-07 Hitachi, Ltd. Ion implantation process
US6740958B2 (en) * 1985-09-25 2004-05-25 Renesas Technology Corp. Semiconductor memory device
GB2186117B (en) 1986-01-30 1989-11-01 Sgs Microelettronica Spa Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication
US4669178A (en) 1986-05-23 1987-06-02 International Business Machines Corporation Process for forming a self-aligned low resistance path in semiconductor devices
JPS62277745A (ja) * 1986-05-27 1987-12-02 Toshiba Corp 半導体集積回路
JPS639968A (ja) * 1986-07-01 1988-01-16 Olympus Optical Co Ltd 静電誘導トランジスタイメ−ジセンサの素子分離法
JPS63142672A (ja) 1986-12-05 1988-06-15 Hitachi Ltd 半導体装置
US4819052A (en) 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
US4980747A (en) 1986-12-22 1990-12-25 Texas Instruments Inc. Deep trench isolation with surface contact to substrate
JPS63166268A (ja) 1986-12-26 1988-07-09 Toshiba Corp 半導体装置およびその製造方法
JPS63173360A (ja) 1987-01-13 1988-07-16 Nec Corp 半導体記憶装置
JPS63166268U (ko) 1987-04-20 1988-10-28
US5055417A (en) 1987-06-11 1991-10-08 National Semiconductor Corporation Process for fabricating self-aligned high performance lateral action silicon-controlled rectifier and static random access memory cells
US4855244A (en) 1987-07-02 1989-08-08 Texas Instruments Incorporated Method of making vertical PNP transistor in merged bipolar/CMOS technology
IT1223571B (it) 1987-12-21 1990-09-19 Sgs Thomson Microelectronics Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
JPH02283028A (ja) 1988-12-23 1990-11-20 Fujitsu Ltd 半導体装置及びその製造方法
USRE37424E1 (en) 1989-06-14 2001-10-30 Stmicroelectronics S.R.L. Mixed technology integrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage
IT1235843B (it) 1989-06-14 1992-11-03 Sgs Thomson Microelectronics Dispositivo integrato contenente strutture di potenza formate con transistori ldmos complementari, strutture cmos e pnp verticali con aumentata capacita' di supportare un'alta tensione di alimentazione.
US5410175A (en) 1989-08-31 1995-04-25 Hamamatsu Photonics K.K. Monolithic IC having pin photodiode and an electrically active element accommodated on the same semi-conductor substrate
US5138420A (en) 1989-11-24 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having first and second type field effect transistors separated by a barrier
JP2662446B2 (ja) * 1989-12-11 1997-10-15 キヤノン株式会社 記録ヘッド及び記録ヘッド用素子基板
JPH07109861B2 (ja) 1990-01-19 1995-11-22 株式会社東芝 電荷転送デバイスを含む半導体装置およびその製造方法
US5387555A (en) 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
JP3093771B2 (ja) 1990-03-22 2000-10-03 沖電気工業株式会社 半導体記憶装置
US5451530A (en) 1990-12-21 1995-09-19 Texas Instruments Incorporated Method for forming integrated circuits having buried doped regions
US5386136A (en) 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
EP0605634A1 (en) 1991-09-27 1994-07-13 Harris Corporation Complementary bipolar transistors having high early voltage, high frequency performance and high breakdown voltage characteristics and method of making same
DE69225552T2 (de) 1991-10-15 1999-01-07 Texas Instruments Inc Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
JPH05109886A (ja) 1991-10-17 1993-04-30 N M B Semiconductor:Kk フイールドシールド分離構造の半導体装置およびその製造方法
US5856695A (en) * 1991-10-30 1999-01-05 Harris Corporation BiCMOS devices
JP2864863B2 (ja) 1992-04-23 1999-03-08 日本電気株式会社 半導体集積回路装置およびその製造方法
US5376816A (en) 1992-06-24 1994-12-27 Nec Corporation Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors
US5422508A (en) 1992-09-21 1995-06-06 Siliconix Incorporated BiCDMOS structure
US5439842A (en) 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5648281A (en) 1992-09-21 1997-07-15 Siliconix Incorporated Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate
JP2978345B2 (ja) 1992-11-26 1999-11-15 三菱電機株式会社 半導体装置の製造方法
US6249030B1 (en) 1992-12-07 2001-06-19 Hyundai Electronics Industries Co., Ltd. BI-CMOS integrated circuit
EP0613181A1 (en) 1993-02-26 1994-08-31 STMicroelectronics S.r.l. Bipolar transistor compatible with CMOS processes
US5324973A (en) 1993-05-03 1994-06-28 Motorola Inc. Semiconductor SRAM with trench transistors
US5414292A (en) 1993-05-26 1995-05-09 Siliconix Incorporated Junction-isolated floating diode
US5420061A (en) 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
US5892264A (en) 1993-10-04 1999-04-06 Harris Corporation High frequency analog transistors, method of fabrication and circuit implementation
JP3252569B2 (ja) 1993-11-09 2002-02-04 株式会社デンソー 絶縁分離基板及びそれを用いた半導体装置及びその製造方法
JP3002371B2 (ja) 1993-11-22 2000-01-24 富士通株式会社 半導体装置とその製造方法
DE69526569T2 (de) 1994-01-12 2002-12-19 Atmel Corp Eingangs-/ausgangs-transistor mit optimierten schutz gegen esd
US5455189A (en) 1994-02-28 1995-10-03 National Semiconductor Corporation Method of forming BICMOS structures
US5439833A (en) 1994-03-15 1995-08-08 National Semiconductor Corp. Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance
JP3400528B2 (ja) 1994-04-01 2003-04-28 三菱電機株式会社 半導体装置およびその製造方法
US5498554A (en) 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
US5438005A (en) * 1994-04-13 1995-08-01 Winbond Electronics Corp. Deep collection guard ring
US5413944A (en) 1994-05-06 1995-05-09 United Microelectronics Corporation Twin tub CMOS process
US5506431A (en) 1994-05-16 1996-04-09 Thomas; Mammen Double poly trenched channel accelerated tunneling electron (DPT-CATE) cell, for memory applications
KR0131723B1 (ko) * 1994-06-08 1998-04-14 김주용 반도체소자 및 그 제조방법
US5817546A (en) 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
US5698458A (en) 1994-09-30 1997-12-16 United Microelectronics Corporation Multiple well device and process of manufacture
US5795208A (en) * 1994-10-11 1998-08-18 Yamaha Corporation Manufacture of electron emitter by replica technique
US5545909A (en) 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
US5501993A (en) 1994-11-22 1996-03-26 Genus, Inc. Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation
US5573963A (en) 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
US5684305A (en) 1995-06-07 1997-11-04 Harris Corporation Pilot transistor for quasi-vertical DMOS device
US5777362A (en) 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
JPH09312399A (ja) 1995-07-14 1997-12-02 Seiko Instr Inc 半導体装置とその製造方法
DE69616013T2 (de) 1995-07-19 2002-06-06 Koninkl Philips Electronics Nv Halbleiteranordnung vom hochspannungs-ldmos-typ
US5874565A (en) * 1995-08-29 1999-02-23 Washington University Nucleic acids comprising a highly conserved novel 3 terminal sequence element of the hepatitis C virus
JPH0992728A (ja) 1995-09-21 1997-04-04 Mitsubishi Electric Corp 相補型ｍｏｓ電界効果トランジスタおよびその製造方法
KR100202635B1 (ko) 1995-10-13 1999-06-15 구본준 리서프 이디모스 트랜지스터와 이를 이용한 고전압 아날로그의 멀티플렉서회로
JP3409548B2 (ja) 1995-12-12 2003-05-26 ソニー株式会社 半導体装置の製造方法
US5811334A (en) 1995-12-29 1998-09-22 Advanced Micro Devices, Inc. Wafer cleaning procedure useful in the manufacture of a non-volatile memory device
KR100231594B1 (ko) 1995-12-29 1999-11-15 김주용 반도체 소자의 웰 형성방법
FR2744285B1 (fr) * 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
JP3575908B2 (ja) 1996-03-28 2004-10-13 株式会社東芝 半導体装置
EP0951072B1 (en) 1996-04-08 2009-12-09 Hitachi, Ltd. Semiconductor integrated circuit device
US5966599A (en) 1996-05-21 1999-10-12 Lsi Logic Corporation Method for fabricating a low trigger voltage silicon controlled rectifier and thick field device
JPH1022462A (ja) 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
US6391754B1 (en) 1996-09-27 2002-05-21 Texas Instruments Incorporated Method of making an integrated circuit interconnect
AU3628297A (en) 1996-09-30 1998-04-24 Symbios, Inc. Semiconductor fabrication
US5807783A (en) 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
DE69738012T2 (de) * 1996-11-26 2007-12-13 Matsushita Electric Industrial Co., Ltd., Kadoma Halbleitervorrichtung und deren Herstellungsverfahren
US6017787A (en) 1996-12-31 2000-01-25 Lucent Technologies Inc. Integrated circuit with twin tub
KR100205609B1 (ko) * 1997-01-06 1999-07-01 윤종용 정전기 보호 소자
JP3638191B2 (ja) * 1997-01-31 2005-04-13 信司 國分 医療用レーザハンドピース
US5804477A (en) 1997-02-24 1998-09-08 Integrated Device Technology, Inc. Method of making a 6-transistor compact static ram cell
JP3393544B2 (ja) * 1997-02-26 2003-04-07 シャープ株式会社 半導体装置の製造方法
WO1998042019A1 (en) 1997-03-18 1998-09-24 Telefonaktiebolaget Lm Ericsson (Publ) Trench-isolated bipolar devices
US6163052A (en) 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
US5798295A (en) 1997-06-09 1998-08-25 Motorola, Inc. Method for forming a buried contact on a semiconductor substrate
US5969402A (en) 1997-07-18 1999-10-19 Advanced Micro Devices, Inc. Reduction of depletion spreading sideways utilizing slots
US5912501A (en) 1997-07-18 1999-06-15 Advanced Micro Devices, Inc. Elimination of radius of curvature effects of p-n junction avalanche breakdown using slots
US6011297A (en) * 1997-07-18 2000-01-04 Advanced Micro Devices,Inc. Use of multiple slots surrounding base region of a bipolar junction transistor to increase cumulative breakdown voltage
JPH1140811A (ja) 1997-07-22 1999-02-12 Hitachi Ltd 半導体装置およびその製造方法
US6054374A (en) 1997-11-26 2000-04-25 Advanced Micro Devices Method of scaling dielectric thickness in a semiconductor process with ion implantation
US5888887A (en) * 1997-12-15 1999-03-30 Chartered Semiconductor Manufacturing, Ltd. Trenchless buried contact process technology
US6171982B1 (en) 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
US6365447B1 (en) 1998-01-12 2002-04-02 National Semiconductor Corporation High-voltage complementary bipolar and BiCMOS technology using double expitaxial growth
US5914523A (en) 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
KR100282710B1 (ko) * 1998-03-12 2001-02-15 윤종용 바이폴라 트랜지스터의 제조 방법 및 그 구조
JP3097652B2 (ja) * 1998-03-31 2000-10-10 日本電気株式会社 半導体集積回路装置の製造方法
US6303961B1 (en) 1998-04-29 2001-10-16 Aqere Systems Guardian Corp. Complementary semiconductor devices
US6150697A (en) * 1998-04-30 2000-11-21 Denso Corporation Semiconductor apparatus having high withstand voltage
US6331456B1 (en) * 1998-05-04 2001-12-18 Texas Instruments - Acer Incorporated Fipos method of forming SOI CMOS structure
US6013936A (en) 1998-08-06 2000-01-11 International Business Machines Corporation Double silicon-on-insulator device and method therefor
KR100272176B1 (ko) 1998-09-30 2000-12-01 김덕중 Bicdmos 소자의 제조방법
JP3733252B2 (ja) 1998-11-02 2006-01-11 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
KR100281908B1 (ko) 1998-11-20 2001-02-15 김덕중 반도체소자 및 그 제조방법
KR100275962B1 (ko) 1998-12-30 2001-02-01 김영환 반도체장치 및 그의 제조방법_
US20010013636A1 (en) 1999-01-22 2001-08-16 James S. Dunn A self-aligned, sub-minimum isolation ring
US6316336B1 (en) * 1999-03-01 2001-11-13 Richard A. Blanchard Method for forming buried layers with top-side contacts and the resulting structure
US6225674B1 (en) * 1999-04-02 2001-05-01 Motorola, Inc. Semiconductor structure and method of manufacture
EP1043775B1 (en) 1999-04-06 2006-06-14 STMicroelectronics S.r.l. Power integrated circuit with vertical current flow and related manufacturing process
US6225181B1 (en) 1999-04-19 2001-05-01 National Semiconductor Corp. Trench isolated bipolar transistor structure integrated with CMOS technology
US6144086A (en) 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant
KR100300069B1 (ko) 1999-05-10 2001-09-26 김영환 반도체 소자 및 그 제조방법
US6798024B1 (en) * 1999-07-01 2004-09-28 Intersil Americas Inc. BiCMOS process with low temperature coefficient resistor (TCRL)
WO2001004960A1 (fr) * 1999-07-07 2001-01-18 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur et procede de fabrication correspondant
US6501131B1 (en) 1999-07-22 2002-12-31 International Business Machines Corporation Transistors having independently adjustable parameters
US6448124B1 (en) 1999-11-12 2002-09-10 International Business Machines Corporation Method for epitaxial bipolar BiCMOS
JP2001217394A (ja) * 1999-12-22 2001-08-10 Texas Instr Inc <Ti> 受動形デバイスの製法
US6489653B2 (en) 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor
US6835627B1 (en) 2000-01-10 2004-12-28 Analog Devices, Inc. Method for forming a DMOS device and a DMOS device
US6251757B1 (en) 2000-02-24 2001-06-26 Advanced Micro Devices, Inc. Formation of highly activated shallow abrupt junction by thermal budget engineering
US6399990B1 (en) * 2000-03-21 2002-06-04 International Business Machines Corporation Isolated well ESD device
IT1316871B1 (it) * 2000-03-31 2003-05-12 St Microelectronics Srl Dispositivo elettronico integrato monoliticamente e relativo processodi fabbricazione
US6417554B1 (en) 2000-04-27 2002-07-09 International Rectifier Corporation Latch free IGBT with schottky gate
US6528850B1 (en) * 2000-05-03 2003-03-04 Linear Technology Corporation High voltage MOS transistor with up-retro well
IT1317516B1 (it) 2000-05-11 2003-07-09 St Microelectronics Srl Dispositivo integrato con struttura d'isolamento a trench e relativoprocesso di realizzazione.
US6663167B2 (en) * 2000-05-15 2003-12-16 Jeffrey O. Phillips Collapsible shelter/camper/storage unit with a suspended floor
US6444512B1 (en) 2000-06-12 2002-09-03 Motorola, Inc. Dual metal gate transistors for CMOS process
JP4984345B2 (ja) 2000-06-21 2012-07-25 富士電機株式会社 半導体装置
JP2002033397A (ja) 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体装置
SE518797C2 (sv) 2000-07-19 2002-11-19 Ericsson Telefon Ab L M Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar
US6630699B1 (en) 2000-08-31 2003-10-07 Lucent Technologies, Inc. Transistor device having an isolation structure located under a source region, drain region and channel region and a method of manufacture thereof
JP3589168B2 (ja) 2000-09-04 2004-11-17 セイコーエプソン株式会社 半導体装置
JP2002094063A (ja) 2000-09-11 2002-03-29 Toshiba Corp 半導体装置
US6391700B1 (en) 2000-10-17 2002-05-21 United Microelectronics Corp. Method for forming twin-well regions of semiconductor devices
US6849871B2 (en) 2000-10-20 2005-02-01 International Business Machines Corporation Fully-depleted-collector silicon-on-insulator (SOI) bipolar transistor useful alone or in SOI BiCMOS
JP3950294B2 (ja) 2000-11-16 2007-07-25 シャープ株式会社 半導体装置
JP2002198436A (ja) * 2000-12-25 2002-07-12 Sanyo Electric Co Ltd 半導体集積回路装置およびその製造方法
JP2002198439A (ja) 2000-12-26 2002-07-12 Sharp Corp 半導体装置および携帯電子機器
US6600199B2 (en) 2000-12-29 2003-07-29 International Business Machines Corporation Deep trench-buried layer array and integrated device structures for noise isolation and latch up immunity
EP1220323A3 (en) 2000-12-31 2007-08-15 Texas Instruments Incorporated LDMOS with improved safe operating area
US6382892B1 (en) * 2001-01-16 2002-05-07 Dave C. Hempfling Wall anchor with improved drilling tip
JP2002237575A (ja) 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
US20020117714A1 (en) 2001-02-28 2002-08-29 Linear Technology Corporation High voltage MOS transistor
TW475250B (en) 2001-03-14 2002-02-01 Taiwan Semiconductor Mfg ESD protection circuit to be used in high-frequency input/output port with low capacitance load
JP2002324846A (ja) 2001-04-25 2002-11-08 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP4811895B2 (ja) * 2001-05-02 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2003031680A (ja) * 2001-07-16 2003-01-31 Hitachi Ltd 半導体装置の製造方法
JP2003100862A (ja) 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6563181B1 (en) * 2001-11-02 2003-05-13 Motorola, Inc. High frequency signal isolation in a semiconductor device
JP2003158178A (ja) 2001-11-22 2003-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6649983B2 (en) 2001-11-30 2003-11-18 Texas Instruments Incorporated Vertical bipolar transistor formed using CMOS processes
US6656809B2 (en) 2002-01-15 2003-12-02 International Business Machines Corporation Method to fabricate SiGe HBTs with controlled current gain and improved breakdown voltage characteristics
US6744520B2 (en) 2002-03-04 2004-06-01 Industrial Technology Research Institute Method for measuring two-dimensional displacement using conjugate optics
KR100456691B1 (ko) 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
JP3902040B2 (ja) 2002-03-25 2007-04-04 松下電器産業株式会社 半導体保護装置
JP2005523611A (ja) 2002-04-17 2005-08-04 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｇｐｓ受信器を有するスピーカ
US7701001B2 (en) 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
US6586297B1 (en) 2002-06-01 2003-07-01 Newport Fab, Llc Method for integrating a metastable base into a high-performance HBT and related structure
JP2004039866A (ja) 2002-07-03 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
US7179691B1 (en) 2002-07-29 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for four direction low capacitance ESD protection
US6867462B2 (en) 2002-08-09 2005-03-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same
US20080197408A1 (en) 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US7956391B2 (en) 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US8089129B2 (en) 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7834421B2 (en) 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US7939420B2 (en) 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US7741661B2 (en) 2002-08-14 2010-06-22 Advanced Analogic Technologies, Inc. Isolation and termination structures for semiconductor die
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7902630B2 (en) 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US6855985B2 (en) 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7719054B2 (en) 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
JP3729814B2 (ja) * 2003-02-21 2005-12-21 松下電器産業株式会社 固体撮像装置
JP2005072246A (ja) * 2003-08-25 2005-03-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4775684B2 (ja) 2003-09-29 2011-09-21 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路装置
JP2005109400A (ja) * 2003-10-02 2005-04-21 Sharp Corp 半導体集積回路
TWI266367B (en) * 2003-11-14 2006-11-11 Ind Tech Res Inst Method for smoothing the sidewall ripples of an etching structure
SE0303099D0 (sv) 2003-11-21 2003-11-21 Infineon Technologies Ag Method in the fabrication of a monolithically integrated high frequency circuit
US7205584B2 (en) * 2003-12-22 2007-04-17 Micron Technology, Inc. Image sensor for reduced dark current
US20090010937A1 (en) * 2004-01-28 2009-01-08 Chauhan Anil K Membrane Attack Complexes Associated with Circulating Immune Complexes
US20050179111A1 (en) 2004-02-12 2005-08-18 Iwen Chao Semiconductor device with low resistive path barrier
US8093633B2 (en) * 2004-02-17 2012-01-10 Nanyang Technological University Method and device for wavelength-sensitive photo-sensing
US7304354B2 (en) 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
JP4429036B2 (ja) 2004-02-27 2010-03-10 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
TWI231986B (en) * 2004-03-22 2005-05-01 Sunplus Technology Co Ltd ESD protection device for high voltage and negative voltage tolerance
US7009271B1 (en) 2004-04-13 2006-03-07 Advanced Micro Devices, Inc. Memory device with an alternating Vss interconnection
US7183610B2 (en) 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
JP4592340B2 (ja) 2004-06-29 2010-12-01 三洋電機株式会社 半導体装置の製造方法
JP2006040991A (ja) * 2004-07-23 2006-02-09 Hitachi Ltd 半導体装置の評価方法、および製造方法
US7335948B2 (en) * 2004-08-23 2008-02-26 Enpirion, Inc. Integrated circuit incorporating higher voltage devices and low voltage devices therein
US20060076629A1 (en) 2004-10-07 2006-04-13 Hamza Yilmaz Semiconductor devices with isolation and sinker regions containing trenches filled with conductive material
JP4959140B2 (ja) 2005-02-04 2012-06-20 株式会社日立超エル・エス・アイ・システムズ 半導体装置
WO2006098443A1 (ja) * 2005-03-17 2006-09-21 Hamamatsu Photonics K.K. 顕微鏡画像撮像装置
CN2821868Y (zh) 2005-05-19 2006-09-27 崇贸科技股份有限公司 具有隔离结构的mos场效应晶体管
JP4519716B2 (ja) 2005-06-02 2010-08-04 富士通セミコンダクター株式会社 整流回路用ダイオードを有する半導体装置
US7719080B2 (en) * 2005-06-20 2010-05-18 Teledyne Scientific & Imaging, Llc Semiconductor device with a conduction enhancement layer
JP2007067012A (ja) * 2005-08-29 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
US20070132056A1 (en) 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
US20070158779A1 (en) 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7718481B2 (en) 2006-04-17 2010-05-18 International Business Machines Corporation Semiconductor structure and method of manufacture
US7626243B2 (en) 2006-08-04 2009-12-01 Advanced Analogic Technologies, Inc. ESD protection for bipolar-CMOS-DMOS integrated circuit devices
US7737526B2 (en) 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
US8030731B2 (en) 2007-03-28 2011-10-04 Advanced Analogic Technologies, Inc. Isolated rectifier diode
US20090023683A1 (en) * 2007-07-16 2009-01-22 Chandrasekhar Kocherlakota Complexes comprising zoledronic acid and cyclodextrins
US7541247B2 (en) 2007-07-16 2009-06-02 International Business Machines Corporation Guard ring structures for high voltage CMOS/low voltage CMOS technology using LDMOS (lateral double-diffused metal oxide semiconductor) device fabrication
US7683427B2 (en) 2007-09-18 2010-03-23 United Microelectronics Corp. Laterally diffused metal-oxide-semiconductor device and method of making the same
US7943960B2 (en) 2008-02-01 2011-05-17 Infineon Technologies Ag Integrated circuit arrangement including a protective structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040033666A1 (en) 2002-08-14 2004-02-19 Williams Richard K. Isolated complementary MOS devices in epi-less substrate
US20040032005A1 (en) 2002-08-14 2004-02-19 Williams Richard K. Complementary analog bipolar transistors with trench-constrained isolation diffusion

Also Published As

Publication number Publication date
CN103400793B (zh) 2016-08-10
TWI393213B (zh) 2013-04-11
US20080290450A1 (en) 2008-11-27
US10074716B2 (en) 2018-09-11
US7898060B2 (en) 2011-03-01
US7825488B2 (en) 2010-11-02
US7800198B2 (en) 2010-09-21
US9257504B2 (en) 2016-02-09
JP2014199946A (ja) 2014-10-23
US8728904B2 (en) 2014-05-20
JP2009539260A (ja) 2009-11-12
JP2016131254A (ja) 2016-07-21
US20080044978A1 (en) 2008-02-21
TW201320239A (zh) 2013-05-16
TW200816367A (en) 2008-04-01
US7701033B2 (en) 2010-04-20
US7956437B2 (en) 2011-06-07
WO2007142969B1 (en) 2008-02-07
CN103400793A (zh) 2013-11-20
US20160027868A1 (en) 2016-01-28
US20080042232A1 (en) 2008-02-21
US8097522B2 (en) 2012-01-17
TWI460819B (zh) 2014-11-11
EP2044624A4 (en) 2012-07-25
US20080290449A1 (en) 2008-11-27
JP5902241B2 (ja) 2016-04-13
US20090236683A1 (en) 2009-09-24
WO2007142969A1 (en) 2007-12-13
US9905640B2 (en) 2018-02-27
US20080290451A1 (en) 2008-11-27
EP2044624A1 (en) 2009-04-08
US20160027869A1 (en) 2016-01-28
US8071462B2 (en) 2011-12-06
US20070278612A1 (en) 2007-12-06
US20080048287A1 (en) 2008-02-28
JP6326441B2 (ja) 2018-05-16
JP5608908B2 (ja) 2014-10-22
US20150014810A1 (en) 2015-01-15
CN101512751B (zh) 2014-02-05
CN101512751A (zh) 2009-08-19
KR20090047397A (ko) 2009-05-12

Similar Documents

Publication Publication Date Title
KR101180525B1 (ko) 절연 구조체 및 그 형성 방법
JP5826894B2 (ja) 絶縁分離された集積回路装置
KR101307695B1 (ko) 절연 ｃｍｏｓ 및 바이폴라 트랜지스터
EP1868239B1 (en) Method of manufacturing trenches in a semiconductor body
US20080213972A1 (en) Processes for forming isolation structures for integrated circuit devices

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150810

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160811

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170814

Year of fee payment: 6