TWI393213B - 積體電路之隔離結構及其形成之模組式方法 - Google Patents

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Description

積體電路之隔離結構及其形成之模組式方法
本發明係關於半導體晶片製造，且尤其係關於製造及電隔離以高密度單晶體地整合於半導體晶片中的雙極、CMOS及DMOS電晶體及被動組件而無需磊晶層或高溫製造處理步驟之方法。
在半導體積體電路(IC)晶片之製造中，通常必需電隔離形成於晶片之表面上的裝置。存在進行電隔離之多種方法。一種方法為藉由使用熟知之矽局部氧化(LOCOS)方法，其中以相對硬之材料(諸如氮化矽)來遮蔽晶片之表面，且在遮罩之開口中熱成長一厚氧化物層。另一方法為在矽中蝕刻一渠溝且接著以諸如氧化矽之介電材料來填充該渠溝，亦稱為渠溝隔離。雖然LOCOS及渠溝隔離均可防止裝置之間的不當的表面傳導，但其並未有助於完全的電隔離。
完全電隔離對於整合包括雙極接面電晶體之某些類型的電晶體及包括功率DMOS電晶體的各種金屬－氧化物－半導體(MOS)電晶體而言為必需的。亦需要完全隔離以允許CMOS控制電路在操作期間浮動至遠遠高於基板電位之電位。完全隔離在類比、功率及混合信號積體電路之製造中尤為重要。
非隔離CMOS製造及構造
習知CMOS晶圓製造雖然提供高密度電晶體整合但並未有助於其所製造裝置之完全電隔離。圖1A(例如)說明先前技術雙井CMOS 1之簡化橫剖面圖。圖1A說明在電晶體製造之前在P型基板2中形成N－井(NW)區4A與4B及P－井(PW)區3A與3B。
圖1B說明在電晶體形成後的CMOS結構10，包括藉由插入LOCOS場氧化物層11來分隔的在P－井3A中製造之N－通道MOSFET、在N－井4B中形成之P－通道MOSFET。P－通道及N－通道MOSFET之組合共同構成互補MOS電晶體，或者稱為CMOS。
在PW區3A中，形成N－通道MOSFET，其包含具有輕微摻雜的汲極(LDD)15之淺N＋源極－汲極植入區14、多晶矽閘極19及P＋至PW接觸區13。在NW區4B中，形成P－通道MOSFET，其包含具有LDD 18之淺P＋源極－汲極植入區17、多晶矽閘極19及N＋至NW接觸區12。NW及PW區為離子植入的，通常伴隨隨後之高溫擴散以將摻雜物推進至基板中大於植入之深度處。較高電壓裝置(例如，12 V)之井的深度通常大於較低電壓CMOS(尤其為3.3 V或更低)之井的深度。
CMOS結構10之電晶體封裝密度主要受到LOCOS氧化物層11所浪費之區域的限制，其不可減少至深次微米尺寸而未遭遇眾多問題。CMOS結構10之另一限制為其包含摻雜多晶矽19而未具有任何上覆分流金屬的閘極構造。在將電晶體按比例縮小至較小尺寸時，閘極電阻有助於使切換速度變慢及使傳播延遲增加。此閘極電阻之影響實際上限制CMOS縮小至在0.8至0.6微米範圍內之閘極尺寸。
在類比電路中，CMOS 10之另一主要限制為其缺乏完全電隔離。如圖所示，PW區3A短接至基板2。由於P－井3A電形成NMOS電晶體之主體(或後閘極)，且由於P型基板2必定偏壓至最負晶片上電位(本文中稱為"接地")，所以每一N－通道電晶體之主體連接偏壓至接地，限制其有用之操作電壓範圍及使N－通道MOSFET經受不當的基板雜訊。
對於閘極長度為0.35微米或更小之CMOS電晶體而言，圖2A所示之結構80表示CMOS之一普通先前技術實現。在此結構中，LOCOS場氧化物層11已由具有最小LOCOS大小之一半或更小之尺寸的填充介電質之淺渠溝81置換。多晶矽閘極包括一金屬矽化物(諸如矽化鉑)以降低閘極電阻。金屬捆紮多晶矽夾層有時稱為複晶金屬矽化物層、多晶矽與矽化物之結合。注意，在CMOS結構80中，不管較小裝置之容量及高整合密度，P－井3A仍電短接至P型基板2。
在圖1C中以橫截面展示之N－通道MOSFET 25為LOCOS型CMOS結構10之非隔離N－通道裝置中之一者，包括形成於P型基板26中之P－井27、N＋植入區33、位於PW通道區35上方頂部具有多晶矽閘極38及閘極矽化物39之閘極－氧化物36。輕微摻雜的汲極延伸部34自對準於閘極38，而N＋區33自對準於側壁間隔物37。又在MOSFET 25中，為達成說明之目的，亦包括一單層金屬互連41，儘管積體電路可使用2－層至10－層之金屬互連。通常為鋁－銅或鋁－銅－矽合金之互連金屬41經由層間介電(ILD)32中之接觸開口及經由薄障壁金屬40而接觸N＋區33。將通常包含鈦、鉑或鎢之障壁金屬引入以防止金屬釘(亦即，金屬絲)在處理期間經由N＋至P－井接面而合金化及防止使電晶體之接面短路。
注意，獨特成形之氧化物層31具有鳥頭及伸長嘴的外觀，其中氧化物層厚度係在超過測微器之十分之幾的距離的刻度處。此形狀起因於矽與用於局部防止主動裝置區中之氧化的上覆氮化矽層之間存在的應力。隨著場氧化進行，氧在氮化物遮罩下方擴散，升舉氮化物遮罩之邊緣以產生獨特特徵形狀。鳥嘴對較小電晶體具有若干不利效應，影響電晶體之臨限值及增益，且浪費可用的實用區域(real estate)。在一些製程中，在LOCOS場氧化之前，將P型場摻雜物PFD 29引入以升高場臨限值及抑止任何兩個相鄰N型區之間的表面漏電。亦可將N型場摻雜物NFD 30引入N－井區28上方之場區域中以防止相鄰P型區之間的寄生漏電。NFD及PFD區之問題為其在場氧化期間擴散過深且可不利地影響電晶體之電特性，尤其對於深次微米裝置而言。
P－井27之另一特徵為其非高斯摻雜分布，尤其係在通道區35中的。沿著垂直剖面線A－A'之一個可能摻雜分布展示於圖1D中之摻雜物濃度圖表50中。如圖所示，如曲線52展示之PW 27的摻雜物濃度遵照與展示為水平線51的基板26之恆定摻雜濃度相交的高斯分布。由於PW 27及基板26均為P型，所以在其交會處沒有P－N接面存在，且P－井未與基板隔離。峰53、54及55表示位於通道區中以分別防止塊體穿透崩潰、防止次表面漏電及設定裝置之臨限電壓的植入P型摻雜物。然而，所示之圖表表示一理想的一維摻雜分布且忽略閘極下方場摻雜物或場氧化物層之橫向侵入的影響，此二者均通常以不利方式來改變二維及甚至三維摻雜分布。因為鳥嘴之形狀變得對輕微製程變化敏感，所以將LOCOS按比例縮小至較薄最終厚度之較小尺寸為有問題的。
圖2B中以橫截面展示之N－通道MOSFET 100藉由以填充介電質之渠溝104來置換場氧化製程來避免上述LOCOS問題。用於形成填充介電質之渠溝隔離區之方法論述於Richard K.Williams的於2005年12月9號提出申請之標題為"Isolation Structures for Semiconductor Integrated Circuit Substrates and Methods of Forming the same"的相關申請案第11/298,075號中，其以引入之方式而全部併入本文中。在無LOCOS時，不存在鳥嘴以侵佔多晶矽閘極113或影響通道區112之摻雜，且裝置100可按比例縮小至較小尺寸。諸如其原有物，N－通道MOSFET 100形成於電短接至P－基板101且不提供電隔離的P－井102中。
圖3A說明用於使用LOCOS或渠溝隔離來製造非隔離CMOS的若干普通先前技術製造流程。展示為一系列卡片，具有方形角之彼等卡片為強制性處理步驟，而角切除之彼等卡片(諸如NFD植入)表示可選處理步驟。
圖3B說明包含P－通道MOSFET 132及N－通道MOSFET 131且使用所描述之先前技術製造順序中之任一者來製造的CMOS對130的示意性表示。每一電晶體包括四個端子：源極S、汲極D、閘極G及主體或後閘極B。在P－通道MOSFET 132之情況下，其源極－至－主體接面示意性地表示為P－N二極體136，且其汲極－至－主體接面由P－N二極體137說明。N－井區之電阻經說明為集總電路元件電阻138，但實際上空間地分布於裝置上，尤其係對於大面積功率裝置而言。
P－通道132之一個弱點為其固有地包括一寄生於裝置之構造的基板－PNP 139。如圖所示，在源極充當將電洞注入至N－井基底之發射極時，彼等電洞之一些部分可在未重組的情況下穿透N－井基底且可最終由基板收集作為電洞電流。若寄生PNP 139之增益過高，尤其係在輕微摻雜之淺N－井之情況下，雙極驟回崩潰(亦稱為BVceo或BVcer崩潰)可產生且裝置可受到損害或損毀。在無隔離時，難以控制寄生PNP 139之特徵而未影響MOSFET 132之其他特徵，諸如其臨限電壓。
N－通道MOSFET 131(其源極－至－主體接面由P－N二極體133示意性地表示；及汲極－至－主體接面由P－N二極體134表示)使其主體短接至此處由接地符號表示之基板，且因此未隔離。P－井及P型基板區周圍之電阻經說明為集總電路元件電阻135，其實際上空間地分布於裝置及基板上，尤其係對於大面積功率裝置而言。除接地主體連接之電路蘊涵(circuit implication)之外，汲極二極體134之正向偏壓將電子注入P型基板中，電子在重組或被收集之前可在積體電路(晶片)上行進相當大的距離。此等寄生接地電流可不利地影響其他裝置及削弱適當電路操作。
由於多數CMOS對在數位電路中用作邏輯閘極(諸如圖3C中之反相器150)，所以為了通常遭遇到之N－通道151及P－通道152之所有操作條件，寄生二極體154及153保持反向偏壓。然而，若使用相同反相器來驅動降壓式切換調整器中之電感器，則只要P－通道152斷開，二極體153將變為正向偏壓，將電流注入至基板中且潛在地使不當的現象出現。
在使用非隔離CMOS用於建構圖3D所示之串級箝位輸出驅動器160時，出現類似問題。在此電路中，包含N－通道161及P－通道163之反相器的輸出電壓藉由N－通道隨動器162而箝位於某最大正電壓，N－通道隨動器162將輸出電壓限制於低於其閘極偏壓Vbias 的一個臨限電壓VTN (162)。經由其串級行為，反相器能夠使其輸出降低(亦即，"位準移位")至小於供應電壓Vcc的電壓範圍。二極體164、165、166及167在正常操作期間皆保持反向偏壓。問題為由於二極體166係反向偏壓至等於Vout之電壓，所以N－通道162之臨限值與輸出電壓成比例地增加且藉此限制電路之最大輸出電壓。若N－通道MOSFET 162經隔離，則其源極及主體可短接至輸出，使得二極體166將決不反向偏壓且其臨限電壓將保持恆定。
接面隔離CMOS製造及構造
在圖4A之電路150中進一步舉例說明對電隔離CMOS之需要，其中一對N－通道MOSFET 151及152以推拉輸出電路(totem pole)組態來連接且藉由先切斷再連接(BBM)電路155來異相地驅動。為了達成操作條件之低導通電阻獨立，高端N－通道MOSFET 152需要一源極－主體短路(使得VSB 一直＝0)。浮動啟動電容器157為浮動閘極驅動電路156提供電力以為MOSFET 152提供足夠的閘極偏壓VGS ，即使在高端裝置為開且Vout大致等於Vcc時。為了建構啟動驅動，浮動電路156及高端MOSFET 152均必須與IC之基板(亦即，接地)電隔離。
要求隔離之另一環境說明於圖4B之降壓式轉換器170中，其中包括一低端MOSFET 171及一高端MOSFET 172之推挽CMOS對控制電感器177中之電流，且在封閉迴路操作中，調整輸出電容器178上之恆定電壓。雖然反平行於高端MOSFET 172之二極體173在正常操作期間保持反向偏壓，但低端MOSFET 171之汲極－至－主體二極體174未保持反向偏壓。每當高端MOSFET 172斷開時；電感器177驅使反相器輸出電壓VX低於接地正向偏壓二極體174。若MOSFET之主體中之傳導電流足以產生電阻175上之電壓降落，則電子可經由寄生NPN 176之雙極電晶體行為而深深注入至基板中且可由任何其他N區179收集。所得基板電流可不利地影響效率，且引起電路故障。若低端MOSFET 175經隔離，則二極體電流可經收集而不會變為不當之基板電流。
完全電隔離之最普通形式為接面隔離。雖然未如氧化物層圍繞每一裝置或電路之介電隔離般理想，但接面隔離在製造成本與隔離效能之間迄今提供最佳折衷。如圖5A所示，先前技術CMOS隔離需要一複雜結構，其包含在P型基板201頂上成長且由電連接至P型基板之深P型隔離PISO 204之環形環圍繞的N型磊晶層203，以在下方及各處藉由P型材料完全隔離N型磊晶島狀物。磊晶層203之成長亦為緩慢且費時的，表示半導體晶圓製造中單個最昂貴的步驟。隔離擴散亦為昂貴的，使用延長持續時間(高達18個小時)之高溫擴散來形成。為了能夠抑止寄生裝置，亦必須在磊晶成長之前將一重摻雜之N型內埋層NBL 202遮蔽且選擇性地引入。
為了在磊晶成長及隔離擴散期間最小化再擴散(up－diffusion)，選擇諸如砷(As)或銻(Sb)之慢擴散體來形成NBL 202。然而，在磊晶成長之前，此NBL層必須擴散得足夠深以降低其表面濃度，或否則將不利地影響磊晶成長之濃度控制。因為NBL層包含一慢擴散體，所以此預磊晶擴散過程可花費十個小時以上。
一旦隔離完成，則CMOS製造可以類似於上述論述之方式來開始。再次參看圖5A，P－井205及N－井206經植入且擴散以有助於N－通道及P－通道製造。然而，由於其形成於N型矽之隔離磊晶袋狀區域中，所以其有利地與基板完全隔離。
由於接面隔離製造方法依賴於高溫處理以形成深擴散接面及以成長磊晶層，所以此等高溫方法為昂貴的且難以製造，且與大直徑晶圓製造不相容，展示裝置電效能之實質變化且防止高電晶體整合密度。接面隔離之複雜性說明於圖5B之流程圖220中。在執行所示之所有步驟之後，晶圓必須進行至場氧化物層之形成，且僅在彼時可開始流程之大範圍CMOS製造部分。
接面隔離之另一缺點為隔離結構所浪費及另外不可用於製造主動電晶體或電路之區域。在圖5C中，為內埋層212、P型擴散接面隔離213及擴散重摻雜N型沈降片214(上覆於NBL 212B上)說明滿足某些最低設計規則所需之區域。作為另一複雜因素，在接面隔離之情況下，設計規則(及所浪費的區域)取決於隔離裝置之最大電壓。對於成長至厚度Xepi 之磊晶層而言，支援電壓之實際厚度Xnet 較小，因為必須自總厚度減去P＋接面216之深度及NBL 212A之再擴散以判定所隔離裝置之電壓容量。
普通磊晶厚度之範圍為4微米至12微米。隔離區植入之所需開口取決於所隔離之磊晶厚度。PISO 遮罩開口必須足夠大以避免不完全擴散效應。當二維(或三維)擴散降低摻雜物濃度梯度且使垂直擴散速率變慢時，不完全擴散發生。實際上，除非PISO 開口足夠，否則隔離可甚至未到達基板。作為避免不完全擴散之一般經驗法則，用於隔離植入之開口應具有一大致等於磊晶厚度Xepi 之尺寸y1 。
忽略二維效應，在隔離驅入(drive－in)循環中，以為垂直(每側)擴散速率之大致80%的速率來發生橫向擴散。所以擴散隔離之實際表面寬度y2 大致等於[Xepi ＋2．(0.8．Xepi )]＝2.6．Xepi 。使用此準則，隔離7微米之磊晶層需要18微米寬之隔離環。另外，必須包括間隔y6 以防止隔離213之底部與NBL 212A之間的突崩潰。
必須為製造用於將NBL層212B連接至表面之擴散低電阻沈降片214考慮類似之設計規則。Nsinker 遮罩開口必須具有一大致等於其深度Xnet 之尺寸y3 。此產生一等於[Xnet ＋2．(0.8．Xnet )]＝2.6．Xnet 之沈降片表面寬度y4 。假定Xnet ＝5微米(對於7微米磊晶層而言)，則沈降片環具有13微米之表面寬度。在隔離環與沈降片環之間允許2微米之間隔y5 意謂一沈降片及相鄰隔離所需之表面區域為[y2 ＋y5 ＋y4 ]＝[18＋2＋13]或33微米。明顯地，不管電益處，習知磊晶接面隔離為混合信號及功率積體電路維持可行技術選擇而浪費太多區域。
具有外圍植入之無磊晶(Epiless)全隔離BCD方法
如Richard K.Williams等人的於2005年2月15號發布之以引用之方式併入本文中的標題為"Modular Bipolar－CMOS－DMOS Analog Integrated Circuit & Power Transistor Technology"的美國專利第6,855,985號中所揭示，可達成全隔離製程整合CMOS、雙極及DMOS電晶體而不需要高溫擴散或磊晶。如圖6之多電壓CMOS 250中所說明，先前揭示之模組式BCD方法之原理依賴於經由外圍氧化物層進行之高能量(MeV)離子植入以產生自形成隔離結構而實際上無需高溫處理。此低溫度預算方法受益於由於未使用高溫製程而經受很少或不經受摻雜物再分配的"植入時 "摻雜物分布。
在所示之結構中，經由LOCOS場氧化物層255植入之深N型層(DN)253A及253B形成一包圍多電壓CMOS之等形隔離結構。舉例而言，DN層253A含有5 V CMOS井，其包含具有較高濃度之內埋P－井254(PW1B)的表面P－井255(PW1)及具有較高濃度之內埋N－井252(NW1B)的表面N－井253(NW1)，具有5 V N－通道及P－通道MOSFET之最優化摻雜分布。在同一晶粒上之另一區中，DN層253B含有12 V CMOS井，其包含具有較高濃度之內埋P－井258(PW2B)的表面P－井259(PW2)及具有較高濃度之內埋N－井256(NW2B)的表面N－井257(NW2)，具有12 V N－通道及P－通道MOSFET之最優化摻雜分布。相同方法可用於皆使用不同劑量及能量之等形及連續(chained)離子植入來特製的整合雙極電晶體及各種功率裝置。(注意：在本文中使用時，術語"等形"係指摻雜物區或層，(a)其藉由經由半導體材料之表面處之層(通常為氧化物層)而植入來形成，及(b)其在半導體材料中之垂直厚度及/或深度係根據表面層之厚度及/或其他特徵(包括形成於表面層中之任何開口)而改變)。
雖然此"無磊晶(epi－less)"低溫度預算技術具有許多優於非隔離及磊晶接面隔離方法之優勢，但其對LOCOS之依賴對其按比例縮小至較小尺寸及較高電晶體密度之能力強加了某些限制。在基於LOCOS之模組式BCD方法中等形離子植入之原理為以下概念：藉由經由較厚氧化物層植入，摻雜物原子將較接近於矽表面，且藉由經由較薄氧化物層植入，所植入原子將位於矽中之較深處，遠離表面。
等形植入之按比例縮小問題說明於圖7中。關於如圖7A所示之LOCOS 282，鳥嘴區之天然斜坡產生由所植入DN層之深度中的平滑連續階度285反映的氧化物層厚度之平滑連續階度。底層隔離區284設定一維裝置特徵，但隔離側壁為自形成的，隨著氧化物層厚度286增加而朝著線287右邊之表面逐漸變細。經由光阻遮罩層283未引入植入。
但為了改良CMOS電晶體整合密度，必須將鳥嘴錐形降低為一較垂直之結構，使得為了較高之封裝密度而可將裝置置放得較緊密。舉例而言，在圖7B中，線297右邊之鳥嘴區296較陡峭。結果為較大植入部分均一地接觸LOCOS 292之底部，且深部分294與場區域298之間的過渡295較垂直及較突變。結果，側壁部分295之隔離的寬度變窄且犧牲了隔離品質。
為了使情況較極端，圖7C說明LOCOS 302之幾乎垂直的氧化物層分布，其中線307右邊之坡度部分306非常短。所得植入分布在深隔離304與表面摻雜308之間展示一非常薄的突變過渡305。因此，存在衝突。區305過窄而不能提供良好隔離，但僅藉由製造一較陡氧化物層可將較多電晶體封裝於相同實用區域中。
所需要的為一種在不使用磊晶層或長時間高溫製程的情況下提供完全電隔離及高密度整合之新隔離結構。
根據本發明，多種隔離結構克服上述問題。此等新隔離結構形成於不具有磊晶層之基板中，且包括藉由與基板之傳導性相反之摻雜物之高能量植入來形成的深底層隔離層。在一組實施例中，將填充介電質之渠溝用作隔離結構之一側壁之至少一部分。該填充介電質之渠溝可延伸至深底層隔離區中。填充介電質之渠溝可延伸穿過深底層隔離區且至深底層隔離區下方之一段距離。
在一替代實施例中，填充介電質之渠溝延伸了至深底層隔離區之距離的僅一部分，且傳導性類型與基板相反之一摻雜側壁區在渠溝之底部與深底層隔離區之間延伸。有利地，該摻雜側壁區係藉由在以介電質填充渠溝之前經由渠溝之底層植入摻雜物來形成。
在另一實施例中，鏈植入側壁摻雜物區之堆疊自基板之表面延伸至深底層隔離區，且填充介電質之渠溝形成於側壁摻雜物區中或與側壁摻雜物區相鄰。
在多數上述實施例中，渠溝可填充有諸如摻雜多晶矽之傳導材料且襯有諸如氧化物之介電層。此允許直接經由渠溝或經由渠溝及摻雜側壁區而自基板之表面與深底層隔離區建立電接觸。
渠溝及摻雜側壁區可為環形形狀，使得其包圍基板之一隔離袋狀區域。(注意：在本文中使用時，術語"環形"係指不管基板之形狀而橫向包圍或圍繞基板之一區的結構。在不同實施例中，環形結構可為(例如)圓形、矩形、多邊形或一些其他形狀)。
在又一組實施例中，一遮罩層形成於基板之表面上，且一開口形成於該遮罩層中。圍繞該開口之遮罩層之邊緣為傾斜的。經由遮罩層中之開口來植入摻雜物以形成一碟形隔離區，其中側壁下伏於遮罩層之傾斜邊緣。該隔離區包圍基板之一隔離袋狀區域。
當根據本發明來形成隔離袋狀區域時，淺填充介電質之渠溝亦可形成於該袋狀區域中，以提供同一袋狀區域中之裝置間的表面隔離。此外，可於隔離袋狀區域之間形成額外填充介電質之渠溝(可延伸至深底層隔離區下方之水平面)，以在袋狀區域之間提供額外隔離。隔離袋狀區域內部之淺渠溝及隔離袋狀區域之間的渠溝亦可與習知隔離結構一起使用，諸如具有鏈植入側壁及深植入底層區的結構。
本發明亦包括在隔離袋狀區域之間植入傳導性類型與基板相同之區以幫助防止相鄰袋狀區域之間的穿透。
本發明亦包含製造上述隔離結構之方法。該等方法在處理步驟中之許多可在總製程順序之不同階段執行而未顯著地影響所得隔離結構之性質的意義上通常為模組式的。此外，製程通常不包括磊晶層之成長或具有顯著熱循環之其他製程，此意謂摻雜物區保持為"植入時"組態，具有最小橫向及垂直擴展。此准許半導體裝置之封裝密度增加及保存半導體晶片之表面上有用的實用區域。方法亦包括用於在併入於隔離結構中之各種渠溝(包括深渠溝、淺渠溝、填充介電質之渠溝及填充有傳導材料之渠溝)的形成中共用處理步驟的技術。
用於製造圖6所示之裝置的低溫隔離方法使用由LOCOS場氧化物層限制輪廓之高能量植入，以達成圍繞每一隔離袋狀區域及裝置之側壁及底層隔離。然而，此技術之縮放限制及最大電晶體密度受LOCOS場氧化區可實現為多小來限制。在尺寸遠大於光微影限制時，LOCOS製程之實際建構變為明顯的。此等不利效應包括變形的場氧化物層形狀、過度氧化物層變薄、高應力、高表面狀態電荷、弱品質閘極介電等。此外，如關於圖7所論述，小LOCOS尺寸導致植入側壁隔離區之變薄及裝置隔離之品質的相應降級。
為了在縮放IC時消除LOCOS大小限制，一替代方法為使用一替代製程製造流程以容納淺或中等深度渠溝隔離區(稱為"STI")而非LOCOS。此等填充介電質之渠溝可接著與高能量及連續離子植入組合以形成底層隔離且潛在地增強側壁隔離電壓容量。
側壁隔離及高能量植入底層隔離之STI新穎組合表示為各種形式，以高密度整合及隔離裝置而無需長時間高溫擴散或昂貴磊晶沈積的新穎方法及設備。以此方式製造之隔離結構可劃分為六類或"類型"，在本文中定義如下：．類型－I隔離：深高能量離子植入底層隔離與填充介電質之渠溝側壁隔離之組合，深及/或淺渠溝隔離之選擇未與側壁隔離相關聯。
．類型－II隔離：深高能量離子植入底層隔離與填充介電質之渠溝側壁隔離之組合，額外隔離植入將渠溝之底部連接至底層隔離。
．類型－III隔離：深高能量離子植入底層隔離與鏈植入接面側壁隔離之組合，深及/或淺渠溝隔離之選擇未與側壁隔離相關聯。
．類型－IV隔離：深高能量離子植入底層隔離與等形植入接面側壁隔離之組合，深及/或淺渠溝隔離之選擇未與側壁隔離相關聯。
．類型－V隔離：深高能量離子植入底層隔離與傳導/填充介電質之渠溝側壁隔離之組合，額外隔離植入將渠溝之底部連接至底層隔離，深渠溝隔離之選擇未與側壁隔離相關聯。
．類型－VI隔離：深高能量離子植入底層隔離與傳導/填充介電質之渠溝側壁隔離之組合，淺渠溝隔離之選擇未與側壁隔離相關聯。
類型－II無磊晶隔離
在圖8中以橫截面圖展示之類型II無磊晶隔離的裝置結構350包含形成於P型基板351中之深N型(DN)底層隔離區352A及352B以及填充介電質之渠溝355A至355F及形成於填充介電質之渠溝之底部處的N型摻雜側壁隔離區354A至354F。可選深P型區(DP)353形成於P型基板351中淺於、深於或等於DN區352A及352B的深度處。結果為形成亦表示為區356A、356B、356D及356E之電隔離P型袋狀區域P1 至P4 ，袋狀區域P1 至P4 藉由在袋狀區域底部處的接面隔離及沿著袋狀區域之側壁的填充介電質之渠溝之組合而與P型基板351電隔離。
在本發明之較佳實施例中，深N區352A及352B藉由在植入後未進行任何顯著高溫處理的情況下以高能量植入磷來形成。本文中，吾人藉由術語"DN"來指稱此等深N型層。由於P型基板351在其頂上未生長有磊晶層，所以DN層352A及352B與在習知磊晶製程中使用高溫處理形成之內埋層(諸如圖5A所示之先前技術裝置200中之區202)不相同，儘管其外觀類似。
習知內埋層之峰值濃度及總垂直寬度受到在磊晶生長之前、期間及之後的高溫製造過程中不可避免地發生的實質性擴散的影響。發生擴散及磊晶製程之可變性的問題係因為溫度之輕微改變可引起摻雜物分布之大偏差，此為擴散性對溫度之指數相依性的結果。
在本文所揭示之所有低溫方法中，所植入DN區352A及352V相反僅受植入能量(或多個植入情況下的多個能量)的影響。所得分布為"植入時"的，且未經受與熱處理相關聯之可變性。在相對意義上，DN區形成應大體包含製程中之最高能量植入，在1 MeV(一百萬電子伏特)至超過3 MeV之範圍中。實際上，1.5 MeV至2.3 MeV之能量允許使用單及雙離子化摻雜物在合理時間內達成深植入。具有高電荷狀態之三離子化摻雜物物質可植入至較大深度，但相對地射束電流較低。結果為較慢之植入。用於DN區之磷植入劑量之範圍可為1 E12 cm－2 至1 E14 cm－2 ，但通常包含在1－5 E13 cm－2 範圍中之劑量。
在一較佳實施例中，具有縮寫"DP"之深P型區353可藉由使用硼之高能量植入而形成於任何深度處，但大體形成於等於或淺於DN區352A及352B的深度處。將硼植入至任何給定深度需要低於磷之能量，例如，自0.8 MeV至1．5 MeV，因為硼原子比磷原子小、且質量較輕。用於DP區353之硼植入劑量之範圍亦可介於1 E12 cm－2 至1 E14 cm－2 ，但通常可包含在5 E12 cm－2 至1 E13 cm－2 範圍中之劑量，稍輕於磷DN植入。
N型隔離(NI)區354A至354F之形成亦係在以任何介電材料填充渠溝之前使用中等至高能量離子植入至渠溝355A至355F之底部來完成。NI區354A－354F重疊於DN區352A及352B上，完成渠溝下方及DN區352A及352B上方之區中的隔離，允許將較淺渠溝用於執行側壁隔離。較淺渠溝較易於製造，亦即，易於蝕刻及易於填充。
在裝置結構350中，四個隔離袋狀區域P1 、P2 、P3 及P4 (亦即，分別為356A、356B、356D及356E)係使用兩個DN底層隔離區352A及352B來形成。雖然DN區可為電浮動的，但大體上其偏壓至比基板大之正電位，且因此形成至其周圍區域的永久反向偏壓P－N接面。存在於每一DN區上之反向偏壓可為相同或不同的，且可為固定電位或隨著時間而改變。舉例而言，袋狀區域P1 及P2 (藉由共同底層隔離352A及渠溝355A及355C而與基板隔離；及藉由渠溝355B而彼此隔離)可含有5 V電路。相鄰袋狀區域P3 及P4 (藉由共同底層隔離352B及渠溝355D及355F而與基板隔離；及藉由渠溝355E而彼此隔離)可含有12 V電路，其不考慮共用同一P型基板351之5 V電路而操作。
在一隔離區內部，每一隔離P型袋狀區域可含有偏壓於等於袋狀區域之相應DN偏壓電位或比袋狀區域之相應DN偏壓電位具有更大負值的任何電位的裝置。舉例而言，若DN區352A偏壓至5 V，則隔離袋狀區域P1 及P2 內部之裝置可在多達5 V且負值達到經隔離裝置可允許的接面崩潰電壓之電壓下操作，潛在地甚至具有比P型基板351本身之電位絕對值更大之負值。隔離袋狀區域可同樣包括在隔離形成之前或之後引入的額外P型或N型摻雜區。每一袋狀區域亦可包括諸如袋狀區域P1 中所示之淺隔離渠溝357的一或多個淺隔離渠溝，以提供同一袋狀區域中裝置間的表面隔離。淺渠溝357可藉由第二渠溝蝕刻及再填充來形成，或較佳可在NI區354A－354F之植入期間藉由額外遮罩(以防止NI區354A－354F植入於淺渠溝357下方)而與渠溝355A－355F共用相同蝕刻及再填充步驟。
類型－I無磊晶隔離
圖9所示之類型I無磊晶隔離之裝置結構370包含形成於P型基板371中之DN底層隔離區372A及372B，其中填充介電質之渠溝375A至375F重疊於底層隔離區372上。可選DP區373形成於P型基板371中可淺於、深於或等於DN區372A及372B之深度處。P型袋狀區域P1 至P4 (亦即，區376A、376B、376D及376E)藉由限定區376A、376B、376D及376E且重疊於底層隔離區372A及372B上之填充介電質之渠溝375A－375F的組合而與P型基板371電隔離。位於渠溝375C與375D之間的P型表面區376C未經隔離係因為無DN層存在於彼區中，且因此電短接至基板371。
在本發明之較佳實施例中，DN區372A及372B藉由以高能量植入磷在植入後未進行任何顯著的高溫處理來形成。類似地，可使用硼之高能量植入來形成DP區373。
與類型II隔離不同，類型I隔離不具有植入至渠溝底部中之N型摻雜物。藉由消除渠溝底部處之N型材料，晶圓製造要求較少步驟，且此可降低製造成本。此外，在無NI植入時，可忽略隔離裝置之電操作與NI層之間的電相互作用。在類型I隔離中，必須將渠溝蝕刻得足夠深以直接重疊於DN底層隔離區上以執行側壁隔離。結果，使用DN區之任何給定深度的類型I隔離所需之渠溝深度深於類型II隔離所需之渠溝深度。然而，較深之渠溝可較難以製造，尤其難以蝕刻、填充及平坦化。另外，蝕刻較深渠溝可需要一較寬的渠溝寬度以允許蝕刻劑及副產物氣體在蝕刻製程期間均一地流動。較寬渠溝(若需要)將造成比較窄較淺渠溝低之裝置封裝密度。
避免渠溝寬度與深度之間的取捨的一種方法為使用如圖18之結構580所示的分別遮蔽及蝕刻的具有兩個不同深度之渠溝。渠溝584A及584B對於密集裝置整合而言為相對淺及窄的。此等淺渠溝較佳與用於給定CMOS技術節點中之現有STI相同或類似，且用於提供給定隔離P型袋狀區域中裝置之間的表面隔離(亦即，場臨限值控制)，但非完全隔離。較深渠溝585A、585B、585C及585D至少與DN底層隔離區582A及582B一樣深(或如圖18所示的更深)以提供P型袋狀區域586A及586B以及基板581間的完全電隔離。雙渠溝方法稍微複雜於圖9之單渠溝方法，但如下文中較充分地描述的，有可能共用再填充及平坦化步驟。
類型－III無磊晶隔離
類型III隔離將一DN區與一鏈植入側壁隔離區組合，其為了增強隔離能力而可視情況地與一填充介電質之渠溝組合。舉例而言，圖10之裝置結構400展示使用與鏈植入側壁隔離區(NI)408A、408B、408C及408D組合之兩個高能量植入DN底層隔離區402A及402B而形成的兩個隔離P型袋狀區域P1 及P2 (亦即，分別為406A及406B)。此等植入側壁隔離區係使用一系列不同能量植入以改變每一特定植入之深度而形成，最深之植入重疊於DN底層隔離區402A及402B上，且最淺之植入到達P型基板401之表面。填充介電質之渠溝405A、405C、405D及405F可視情況地包括於植入側壁隔離區408A、408B、408C及408D中或與植入側壁隔離區408A、408B、408C及408D相鄰以改良隔離。可選DP區403可用於抑止相鄰DN區402A與402B之間的穿透。
依序形成一系列磷植入產生如圖所示之一連續N型側壁隔離區。舉例而言，NI區408A及408B可具有環形或其他封閉幾何形狀，且重疊於DN區402A上以產生與基板401電隔離之P型區406A。類似地，NI區408C及408D可具有環形或其他封閉幾何形狀，且重疊於DN區402B上以產生與基板401及與區406A電隔離之P型區406B。
在類型III隔離中，用於形成側壁隔離之植入無關於渠溝形成之製程，使得渠溝可形成於NI側壁隔離區(諸如渠溝405A、405C、408D或405F)內，或可形成於隔離袋狀區域(諸如405B及405E)內。由於類型III隔離中之渠溝並未必須足夠深以重疊於DN層上，所以其在浮動袋狀區域406A及406B中之使用並未將袋狀區域細分為彼此隔離之區，亦即，袋狀區域P1 中之所有裝置共用P型區406A之共同電位。此等淺渠溝較佳與用於給定CMOS技術節點中之現有STI相同或類似，且用於提供給定隔離P型袋狀區域中裝置之間的表面隔離(亦即，場臨限值控制)，但非完全隔離。
類型III隔離之替代實施例展示於圖17之裝置結構560中。渠溝564A及564B等效於圖10之渠溝405B及405E。深渠溝565A、565B及565C置換圖10之淺渠溝405A、405C、405D及405F。深渠溝565A、565B及565C置放於相鄰DN區562A與562B之間以防止穿透，代替圖10之DP區403。此雙渠溝方法稍微複雜於圖10之單渠溝方法，但如下文中較充分地描述，其有可能共用再填充及平坦化步驟。
類型－IV無磊晶隔離
類型IV無磊晶隔離之一實例展示於圖20之裝置結構620中。DN底層隔離區622A及622B形成於P型基板621中。渠溝625A至625D重疊於DN區622A及622B上。可選DP區623形成於相鄰DN區622A與622B之間。P型袋狀區域626A及626B藉由限定袋狀區域626A及626B且重疊於底層隔離區622A及622B上的渠溝625A－625D之組合而與基板621電隔離。可選渠溝624A及624B較佳與用於給定CMOS技術節點中之現有STI相同或類似。渠溝624A及624B用於提供給定隔離P型袋狀區域中裝置之間的表面隔離。渠溝625A－625D將通常比渠溝624A及624B寬及深。
與完全以介電質填充渠溝之類型I隔離不同，類型IV隔離之渠溝625包括諸如摻雜多晶矽之傳導材料628，其用於提供至DN區622之電連接。渠溝625A－625D中之每一者中之傳導材料628由諸如沈積氧化物之介電材料627圍繞，介電材料627使傳導材料628與P型袋狀區域626A及626B以及基板621隔離。在類型IV隔離中，將渠溝625A－625B蝕刻至適當深度以在傳導層628與DN 622之間提供良好的電接觸。雖然類型IV隔離之傳導/介電渠溝填充的形成稍微複雜於類型I隔離之僅介電製程，但其為至DN區之非常密集及低電阻連接作準備。此外，如下文中較充分描述，有可能與淺渠溝共用再填充及平坦化步驟中之一些。
類型－V無磊晶隔離
類型V無磊晶隔離之一實例展示於圖21之裝置結構640中。DN底層隔離區642A及642B形成於P型基板641中。在DN區642A及642B之部分上方蝕刻渠溝645A至645D。與類型IV隔離不同，渠溝645A－645D不足夠深以直接接觸DN區642A及642B。相反，使用NI區643A至643D來將渠溝645A－645D連接至DN區642A及642B。因此，隔離P型袋狀區域646A及646B係藉由下方之DN底層隔離區642A及642B及在側面上之渠溝645A－645D及NI區643A－643D之組合來隔離。
類型V隔離之渠溝645A－645D包括諸如摻雜多晶矽之傳導材料648，其用於提供至DN區642A及642B之電連接。每一渠溝645A－645D中之傳導材料648由諸如沈積氧化物之介電材料647圍繞，介電材料647使傳導材料648隔離於P型袋狀區域646A及646B以及基板641。傳導材料648經由NI區643A－643D而電連接至DN區642A及642B。較佳在完成渠溝再填充之前藉由離子植入至渠溝645A－645D之底部中來形成NI區643A－643D，使得NI區643A－643D自對準於渠溝645A－645D。渠溝645A－645D可淺於用於類型IV隔離中之彼等渠溝，且可較佳藉由用於選用之淺渠溝644A及644B之相同蝕刻步驟來形成。一選用之深渠溝649可形成於相鄰DN區642A與642B之間。如下文中較充分描述，渠溝649有可能與淺渠溝644A、644B及645A－645D共用再填充及平坦化步驟中之一些。
類型－VI無磊晶隔離
類型VI無磊晶隔離之一實例展示於圖19之裝置結構600中。DN底層隔離區602A及602B形成於P型基板601中。DN區包括側壁部分603A－603D，其係藉由經由一適合遮罩來植入高能量DN區602A及602B以將植入範圍提高至基板之表面上方之一段適當距離處來形成。此可(例如)藉由在基板上方形成側壁之角度相當淺(諸如45－75度)的遮罩層而完成。此類似於圖6所示之先前技術隔離技術，其為遮罩層使用一LOCOS場氧化物層，但在本發明中，遮罩層並未保留於晶圓上，而是被移除。此犧牲遮罩層可為一經蝕刻之氧化物、光阻或其他材料。在經由犧牲遮罩層來植入DN區602A及602B後，P型袋狀區域606A及606B藉由DN區602A及602B以及側壁部分603A－603D而完全隔離。側壁部分603A－603D亦提供至DN區602A及602B之電接觸。選用之淺渠溝604A及604B可形成於P型袋狀區域606A及606B中，以提供其中之裝置間的表面隔離。且選用之深渠溝605A－605C可形成於相鄰DN區602A與602B之間以減輕穿透。
隔離製造＆製程順序
大體上，因為達成所揭示技術所用之電隔離不要求高溫，所以可在未不利地影響整合裝置之電隔離的情況下以任何次序來執行NI側壁隔離區、填充介電質之渠溝及DN底層隔離區的形成。然而，實務上，一些製造順序為較佳的，因為其簡化了晶圓處理。舉例而言，在填充渠溝之前較易於植入至一經蝕刻之渠溝之底部中，因為僅需要低能植入，且有可能使植入自對準於渠溝。在渠溝填充製程後植入需要高能量以穿透至相同深度。
圖11A－11C說明使用高能量離子植入而不需要高溫處理或磊晶來形成DN底層隔離區之一種方法。在圖11A中，形成一足夠厚的遮罩層412以阻止高能量DN植入。此遮罩材料較佳為光阻，但亦可為氧化物或其他適合材料。在圖11B中，藉由移除在將植入DN區之區域中之遮罩層412來圖案化晶圓。在遮蔽步驟之前或之後，可熱成長或沈積一預植入氧化物層413，或遮罩層412之蝕刻可在其完全移除之前被中斷，在將被植入之區域中留下氧化物層413。在圖11C中，高能量植入(較佳以較佳在1至5 E13 cm－3之範圍中之相對高劑量在1.5 MeV至4.5 MeV之範圍中的磷植入)用於在P型基板411中薄氧化物層413下方但非遮罩層412下方而形成DN底層隔離區414。在一較佳實施例中，此時無渠溝存在於基板中。
圖12A－12E說明類型II隔離結構之形成。如圖12A中以橫截面圖所示，含有DN區424之P型基板421具有經形成及圖案化以形成開口426的遮罩層425。遮罩425較佳為厚度範圍為3000－8000A之沈積氧化物硬質遮罩，但亦可使用諸如光阻之替代材料。一可選第二層433可在遮罩層425與基板421之間形成且經圖案化。此層可為(例如)用作用於隨後平坦化之蝕刻終止層的氮化矽或其他適合材料。
在圖12B中，使用熟知電漿或反應式離子蝕刻技術來蝕刻渠溝427，使其至基板421中小於DN區424之深度的深度處，且較佳與在給定CMOS技術中用於形成STI之深度相同的深度。圖12C說明藉由植入至渠溝427之底部中而形成NI區428以完成浮動P型區430之電隔離。用於渠溝蝕刻之遮罩層425較佳用於此建構，有利地提供NI區428對於渠溝427之自對準。可沈積及圖案化一可選第二遮罩層432以防止NI植入形成於將提供浮動P型區430中裝置間之表面隔離的渠溝427中。圖12D展示在移除遮罩層425及由例如沈積氧化物之介電材料431填充渠溝427後的結構。該結構藉由CMP或產生圖12E所示之平坦化結構420之其他技術來平坦化，平坦化結構420包括填充渠溝429、DN底層隔離區424及NI隔離區428，其共同使浮動P型區430與P型基板421隔離。
圖22A－22C說明類型I隔離結構之形成。圖22A展示在使用上文中如圖12中所描述之相同製程的DN底層隔離區662之形成、遮罩層663及664之形成及淺渠溝665之蝕刻後的隔離結構。圖22B展示可選第二遮罩層666之沈積及圖案化後的結構。在一較佳實施例中，遮罩層664為在平坦化期間適合於蝕刻終止之氮化物或其他層，遮罩層663為諸如沈積氧化物之硬質遮罩材料，且遮罩層666為光阻或類似材料。經由遮罩層666中之開口來蝕刻較深渠溝667。在移除遮罩層663、664及667後，同時以介電沈積來再填充深渠溝667及選用之淺渠溝665。該結構接著藉由CMP或其他技術來平坦化，產生圖22C所示之平坦化結構，平坦化結構包括填充介電質之深渠溝669及DN底層隔離662區，其共同使浮動P型區670與P型基板661隔離。可選填充介電質之淺渠溝668提供形成於P型區670中之裝置間的表面隔離。
類型III隔離之製造說明於圖13A－13D中。圖13A展示DN區452形成後的隔離結構450，DN區452係經由第一遮罩層453而以高能量植入，第一遮罩層453較佳為諸如氧化物之沈積及蝕刻硬質遮罩材料。接著沈積及圖案化較佳為光阻之第二遮罩層455。接著使用磷之鏈植入來形成自表面延伸且重疊於DN底層隔離區452上的側壁接面隔離區456。使用類型III隔離，浮動袋狀區域451B在各處由N型接面隔離完全包圍，使其與周圍P型基板451A隔離。
在此較佳實施例中，用於界定DN區452之橫向範圍的遮罩層453亦用於界定側壁隔離區456之外緣，因此在區452與456之間提供自對準。為了完成此，將遮罩層455界定於遮罩層453之頂部上(但不重疊遮罩層453之邊緣)且亦界定於可覆蓋有薄氧化物層454之基板451A之暴露表面之頂部上。因此，磷鏈植入可未穿透遮罩層455或遮罩層453。薄預植入氧化物層454可為先前處理步驟之殘餘物，或可在植入側壁隔離區456之前成長。使用(例如)圖11A－11C所說明之製程順序，氧化物層453界定DN底層隔離區452及側壁隔離區456之外緣。
在圖13B所示之隨後處理中，將表面氧化物層453及454以及遮罩層455移除，且使用低溫技術來界定一新的遮罩層457以避免DN區452之擴散。窗458A與456C係界定於遮罩層457中，在側壁隔離區456頂上或與側壁隔離區456相鄰。亦可形成未重疊隔離區456之可選窗458B。
在圖13C中，經由遮罩層457中之窗來蝕刻渠溝460A、460B及460C。在移除遮罩層457後，以介電材料來填充渠溝460A、460B及460C且使其平坦化。圖13D展示所得隔離結構450。區456及452提供P型區451B與基板451A之隔離。在側壁隔離區456中或與其相鄰的填充渠溝461A及461C為可選的，但藉由完全消除表面附近的多數載流子或少數載流子傳導的可能性來改良結構之隔離能力。填充渠溝461B提供區451B中之裝置間的表面隔離。藉由將此等處理步驟與上文中圖22所描述之深渠溝步驟結合，有可能產生圖17之結構，其提供相鄰DN區562A與562B之間的深渠溝隔離。由於深及淺渠溝可共用相同介電再填充及平坦化步驟，所以所添加之製程複雜性極小。
圖23A－23C說明包括等形植入DN區之類型VI隔離結構的形成。圖23A展示形成等形DN區682之一種方法。使用諸如氧化物之硬質遮罩層或諸如光阻之軟質遮罩層來沈積及圖案化遮罩層683。遮罩層683中之一開口688與一有意傾斜之側壁686一起形成。如圖23A所示，遮罩層683在開口688之一外圍周邊具有一厚度t1 及在開口688之一內圍周邊明顯地少於t1 之一厚度。在圖23A中，內圍周邊的厚度為零，但於另一實施例該厚度在此區域可大於零。開口688的外圍周邊及內圍周邊定義傾斜側壁686之限制。如圖23A所示，外圍周邊及內圍周邊之中間為遮罩層683的厚度為t2 之一點。在下文中描述用於此處理步驟之若干種可能技術。遮罩層683之總厚度t1 足以完全防止DN層之植入。遮罩層683在側壁686的位置具有連續減小之一厚度，使得DN植入以連續改變之深度穿透至基板681中，符合遮罩層683在側壁686之厚度分布。當遮罩層683之厚度為t2 時，DN植入剛好穿過側壁686，使得其位於基板681的表面處。DN植入之深度在開口688之內圍周邊處到達其最大值，其中遮罩層683之厚度達到其最小且植入直接進入基板中。等形DN區682A、682B使P型袋狀區域690與P型基板681完全隔離。
圖23B展示形成等形DN區702之另一方法。使用諸如氧化物之硬質遮罩層來沈積及圖案化遮罩層703。在遮罩層703之部分上方界定諸如光阻之第二遮罩層704。遮罩層703中之開口與有意傾斜之側壁706一起形成。遮罩層703與704之組合厚度足以完全防止用於形成DN區702之N型摻雜物穿透遮罩層703及704以到達基板701。然而，遮罩層703之總厚度t3 被設計成允許N型摻雜物剛好穿透基板701之表面下方，使得DN區702之表面部分702C形成於暴露遮罩層703之全厚度處。在側壁706下方之區域中，遮罩層703具有一逐漸減小之厚度，使得用於形成DN區702之N型摻雜物以連續改變之深度穿透至基板701中，符合側壁706之分布以形成DN區702之一傾斜部分702B。在側壁706之間的遮罩層703的開口中，用於形成DN區702之N型摻雜物穿透至基板701中以形成DN區702之底層部分702A。等形DN區702使P型袋狀區域710與P型基板701完全隔離。
圖23C展示移除遮罩層後圖23A之類型VI隔離結構。等形DN區682為碟形的且形成底層隔離及側壁隔離，使得隔離P型區690與P型基板681完全接面隔離。隨後處理可包括形成淺渠溝以在每一P型袋狀區域內提供表面隔離，及/或在相鄰DN區之間形成深渠溝以防止穿透。此等處理步驟可(例如)與圖22C所描述的相同。所得類型VI隔離結構之一實例展示於圖19中。以最簡單之形式(亦即，圖23C)，類型VI隔離僅需要一遮蔽步驟及單次植入以形成完全接面隔離而無磊晶或高溫擴散。然而，其要求開發遮蔽製程從而為受控側壁角度作準備以有助於等形植入。
形成側壁角度受控之遮罩層之一種方法包括：沈積一氧化物層；以光阻來遮蔽；及以橫向及垂直地蝕刻該氧化物層的一或多個蝕刻製程來蝕刻該氧化物層。舉例而言，單次反應式離子蝕刻(RIE)製程可經最優化以提供此受控側壁角度。此RIE製程可包含以各種橫向及垂直蝕刻速率來進行之一連串子製程。或者，可使用一連串濕式蝕刻步驟及RIE步驟來蝕刻氧化物層。代替氧化物層，一金屬層或多晶矽層可用作遮罩層，或可使用不同材料之堆疊及不同蝕刻製程。此外，可使用一連串顯影及烘焙程序來形成厚光阻遮罩以產生受控側壁角度。
圖24A－24F說明類型IV隔離結構之形成，類型IV隔離結構包括由傳導渠溝再填充區接觸之植入DN區。圖24A展示如上所述之DN區742之形成、以及由氮化矽或其他適合材料製成之可選平坦化蝕刻終止層744及較佳為沈積氧化物或其他適合材料之硬質遮罩的遮罩層743的沈積及圖案化後的結構。經由遮罩743中之開口來將淺渠溝745蝕刻至P－基板741中。渠溝745較佳與一給定CMOS技術之標準STI相容。
圖24B展示在渠溝746之圖案化及蝕刻後的結構。此等渠溝比渠溝745深，且延伸至DN區742中。如下所述，渠溝746亦比渠溝745寬，以允許渠溝745中介電再填充及渠溝746中傳導/介電再填充的形成。舉例而言，渠溝745可為約0.5微米寬及0.5微米深，而渠溝746可為約1微米寬及1.5微米深。
圖24C展示介電層747之沈積後的結構。介電層747較佳具有良好保形性，例如，可使用TEOS沈積氧化物。沈積厚度經設計成完全再填充窄渠溝745，但僅覆蓋較寬渠溝746之側壁。在本文所給出之實例中，0.3微米之厚度可用於完全再填充0.5 μm寬之淺渠溝745且在深渠溝746之每一側壁上形成一0.3微米層，在深渠溝746中留下0.4微米寬之間隔。
圖24D展示介電層747之回蝕後的類型IV結構。較佳由熟知反應式離子蝕刻技術進行之回蝕應自深渠溝746之底部完全移除介電層747。在進行回蝕時，將很可能亦自表面移除介電層747，且亦可能會蝕刻下伏遮罩層743，此視所用材料及其相對蝕刻速率而定。在此回蝕步驟後，側壁介電層748B、748C、748D及748E保留於深渠溝746中，而淺渠溝745由介電區748A完全填充，介電區748A應延伸超過基板741之原始表面。
圖24E展示傳導層749之沈積後的結構，其較佳為高度傳導且等形的，諸如原位摻雜之聚矽氧。層749之沈積厚度經設計以提供深渠溝746之完全再填充。
圖24F展示平坦化後的類型IV隔離結構。在此實例中，已將該結構平坦化回至基板741之原始表面。此較佳藉由CMP及/或回蝕製程來完成。最終結構包含在底部上由DN 742隔離且在側面上由再填充渠溝746隔離的隔離P型區751。渠溝746由提供至DN區742之電接觸的傳導材料750A及750B填充。傳導再填充750由介電質748圍繞，使得其與P型區751及基板741隔離。
類型IV隔離經由具有傳導再填充之深渠溝來有利地提供至DN層的非常緊密之電連接。此外，此等渠溝之形成共用與在每一隔離P型區內形成標準STI隔離同樣的許多步驟，包括介電沈積及平坦化步驟，所以達成DN層接觸存在很少的添加製程複雜性。
圖25A－25E說明類型V隔離結構之形成，類型V隔離結構包括經由植入側壁延伸而由傳導渠溝再填充區接觸的植入DN區。圖25A展示如上所述之DN區762之形成、以及由氮化矽或其他適合材料製成之可選平坦化蝕刻終止層764及較佳為沈積氧化物或其他適合材料之硬質遮罩的遮罩層763的沈積及圖案化後的結構。經由遮罩763中之開口來將淺渠溝765蝕刻至P－基板761中。渠溝765較佳與一給定CMOS技術之標準STI相容。同時蝕刻渠溝766及渠溝765。如下所述，此等渠溝比渠溝765寬，以允許渠溝765中介電再填充及渠溝766中傳導/介電再填充的形成。舉例而言，渠溝765可為約0.5微米寬及0.5微米深，而渠溝766可為約1微米寬及0.5微米深。與上述之類型IV隔離相比，類型V具有一優勢，其為形成STI及側壁隔離渠溝僅需要單次渠溝遮蔽及蝕刻。
圖25B展示介電層767之沈積後的結構。介電層較佳具有良好保形性，例如，可使用TEOS沈積氧化物。沈積厚度經設計以完全再填充窄渠溝765，但僅覆蓋較寬渠溝766之側壁。在本文所給出之實例中，0.3微米之厚度可用於完全再填充0.5 μm寬之淺渠溝765且在深渠溝766之每一側壁上形成一0.3微米層，在深渠溝766中留下0.4微米寬之間隔。
圖25C展示介電層767之回蝕後的類型V結構。較佳由熟知反應式離子蝕刻技術進行之回蝕應自寬渠溝766之底部完全移除介電層767。在進行回蝕時，將很可能亦自表面移除介電層767，且亦可能會蝕刻下伏遮罩層763，此視所用材料及其相對蝕刻速率而定。在此回蝕步驟後，側壁介電層768B、768C、768D及768E保留於深渠溝766中，而淺渠溝765由介電區768A完全填充，介電區768A應延伸超過基板761之原始表面。較佳在此時進行NI區772A及772B之植入，使得此等植入自對準於渠溝766且直接延伸至渠溝766下方，而不需額外遮蔽步驟。執行一或多個植入以提供將渠溝766之底部連接至DN區762的N型摻雜之連續區。由於此等植入係經執行而直接進入渠溝底部，所以將所需能量最小化，此提供另一益處，其為高電流(高劑量)植入可用於提供重摻雜NI區。由於此等NI區相當窄，所以重摻雜有助於防止穿透。在替代實施例中，NI區植入可在製程之不同階段時執行，諸如在介電層767(如圖25B中)之回蝕之前，且仍保持其自對準。
圖25D展示在傳導層769之沈積後的結構，傳導層769較佳為高度傳導及等形的，諸如原位摻雜之多晶矽。層769之沈積厚度經設計以提供深渠溝766之完全再填充。
圖25E展示平坦化後之類型V隔離結構。在此實例中，已將該結構平坦化回至基板761之原始表面。此較佳藉由CMP及/或回蝕製程來完成。最終結構包含在底部上由DN區762隔離且在側面上由再填充渠溝766結合NI區772A及772B隔離的隔離P型區771。渠溝766由經由傳導NI區772A及772B來提供至DN區762之電接觸的傳導材料770A及770B填充。傳導再填充770A及770B由介電層768B、768C、768D及768E圍繞，使得其與P型區771及基板761隔離。
類型V隔離經由具有傳導再填充之深渠溝來有利地提供至DN層的非常緊密之電連接。此外，此等渠溝之形成共用與在每一隔離P型區中形成標準STI隔離同樣的許多步驟，包括渠溝遮蔽及蝕刻、介電沈積及平坦化步驟，所以達成DN層接觸存在很少的添加製程複雜性。此隔離結構之另一益處為NI區對於傳導渠溝填充之自對準，此最小化由消除未對準問題所耗費之區域，且亦確保傳導層與基板及隔離P型區隔離。
如同本揭示案中所描述之許多製程操作，深P型區DP之形成可在其他隔離製程中之任一者之前或之後執行。如圖14A所說明，深P型區483之形成使用類似於DN區482之形成的高能量離子植入。含有高能量植入DN底層隔離區482之P型基板481藉由光阻488來遮蔽且以高能量來植入硼以形成DP區483。
DP製程可使用光阻來界定植入或經蝕刻之厚氧化物層或其二者之組合。舉例而言，在圖14A中，氧化物層485A、485B及485C表示自用於形成DN區482之先前處理步驟保留之氧化物層。光阻層488首先用於遮蔽及蝕刻穿過厚氧化物層485以形成層485B及485C。光阻在植入期間必須保留以防止硼不必要地穿過DN區482上方之薄氧化物層483。或者，可在DP區483之遮蔽及植入之前，可移除及均一地再成長來自先前製程之氧化物層。若再成長氧化物層為薄的(例如，幾百埃)，則在植入期間可需要存在一光阻層。若再成長氧化物層為厚的(例如，幾微米)，則可遮蔽及蝕刻氧化物層，且視情況地可在植入之前移除光阻層。
所得深P型區可用於降低相鄰隔離區之間穿透崩潰的風險。舉例而言，圖14B中之類型II隔離結構490包括形成於P型基板491A中之DN區492A及492B。底層隔離DN區492A由NI側壁隔離區484A重疊，且NI側壁隔離區484A由渠溝側壁隔離495A重疊，以形成浮動P型區491B。類似地，底層隔離DN區492B由NI側壁隔離區484B及NI側壁隔離區484B由渠溝側壁隔離495B重疊以形成浮動P型區491C。在此實例中，DN層492A及492B在操作期間可潛在地偏壓至不同電位。其最小間隔藉由插入於兩個DN層492A與492B之間的DP區493之引入而減少。為了理解此益處，必須考慮穿透崩潰之影響。
在圖14C之橫截面圖中，兩個DN區502A與502B由P型基板501隔開一段距離△XDN 。假定DN層502A及P型基板501均為接地的。在零偏壓時，在形成於DN區502A與基板501之間的P－N接面周圍僅出現一小的空乏區503A。然而，DN區502B偏壓於電位＋V，且因此形成一延伸至該接面之輕微摻雜基板側中一段距離XD (視P型基板501之摻雜濃度及所施加電壓V而定)的寬得多的空乏區503B。只要空乏區未延伸越過整個距離，亦即△XDN >XD ，則兩個DN區502A與502B之間將無電流流動。因而，可認為兩個DN區502A及502B彼此隔離。然而若將兩個DN區502A及502B置放得彼此過於接近，亦即只要△XDN XD ，則將發生穿透崩潰，且將在兩個DN區502A與502B之間有不當之電流流動。穿透崩潰實際上並非一崩潰機制，而表示N－I－N接面之障壁降低現象且展示具有"軟性崩潰"電流－電壓特徵之漏電之增加。
在圖14D中，接地DN區513A及P型基板511與偏壓於電位＋V之DN區513B相隔距離△XDN 。濃度高於基板511之濃度的P型植入DP區515形成於兩個DN區513A與513B之間與偏壓DN層513B相距距離△XDP 處。在空乏區514B延伸至DP區515之邊緣(亦即，△XDP XD )時之電壓時，空乏區變為固定於一固定尺寸。除彼情況以外，電場隨著漸增的電位而繼續增加，集中於DP區與DN區之間，直至在某電壓時發生突崩潰為止。由於此P－I－N類接面穿透型突崩在塊體中發生，所以崩潰發生時電場在25 MV/cm至35 MV/cm之範圍內－展示遠高於若DP區515不存在則將發生之穿透之開始的電壓時的突崩。
DP區因此抑止穿透崩潰且允許相鄰DN底層隔離區513A及513B得以較緊密地封裝而未遭受高漏電及穿透。此技術大體上適用於本文所描述之所有隔離結構。或者，如在圖17及圖18中以舉例之方式所展示，一深渠溝可形成於相鄰DN區之間以允許其得以較緊密地封裝而未遭受高漏電及穿透。
圖15A－15F說明可在未大體上改變所得隔離結構的情況下將本文所描述之方法中植入之順序重新排序。舉例而言，在圖15A中，氧化物層522成長於P型基板521之頂上，且隨後藉由光阻層523遮蔽且經蝕刻以形成如圖15B所示之開口524。接著經由開口524來植入包含一連串改變劑量及能量之植入的磷鏈植入以形成如圖15C所示之NI側壁隔離區525。
在圖15D中，氧化物層522由光阻層526遮蔽，且將其中央部分移除，從而允許高能量植入深深穿透至基板521中以形成DN底層隔離區527，DN底層隔離區527自對準於NI側壁隔離區525且由NI側壁隔離區525重疊，藉此使P型區528與基板521隔離。如圖15E所示，基板521接著用氧化物層529覆蓋，氧化物層529經圖案化以形成開口530A、530B及530C。基板521經蝕刻以形成渠溝531A－531C。如圖15F所示，渠溝531A－531C填充有介電材料且經平坦化。所得結構包括位於NI側壁隔離區525中之填充介電質之渠溝531A及531C，及在隔離區528中之填充介電質之渠溝531B。應理解，在相同製程期間在基板521之其他區中可易於形成類似於531B之其他渠溝。所得結構520幾乎相同於圖13D所示之結構450，不管其不同之製造順序。
雖然圖15F所示之所得結構說明類型III隔離結構，但熟習此項技術者可以具有最小電性影響之類似方式來改變其他隔離製程之製造順序。此靈活性由圖16所示之流程圖540中所說明之各種製程順序來舉例說明。在流程圖540中，角切除之所示卡片表示可選處理步驟。製造流程541能夠建構類型I或類型II隔離，此視NI植入步驟是被執行還是被跳過而定。製造流程542及543表示建構類型III隔離之兩種不同方式。
請注意，並非每一可能製造流程皆表示於流程圖540中。舉例而言，可在DN底層隔離植入之後或之前且亦在NI隔離側壁鏈植入步驟之前或之後引入DP區。在其他選項中，可包括深渠溝步驟，可包括第二淺渠溝，且一些渠溝可填充有傳導材料與介電材料之組合。
雖然已描述本發明之特定實施例，但應理解，此等實施例僅為說明性的且並非限制性的。熟習此項技術者將易於瞭解根據本發明之廣泛原理的許多額外或替代實施例。
2．．．P型基板
3A．．．PW區
3B．．．PW區
4A．．．NW區
4B．．．NW區
10．．．CMOS結構
11．．．LOCOS場氧化物層
12．．．N＋至NW接觸區
13．．．P＋至PW接觸區
14．．．淺N＋源極－汲極植入區
15．．．輕微摻雜的汲極
17．．．淺P＋源極－汲極植入區
18．．．輕微摻雜的汲極
19．．．多晶矽閘極
25．．．N－通道MOSFET
26．．．P型基板
27．．．P－井
28．．．N－井區
29．．．P型場摻雜物
30．．．N型場摻雜物
31．．．氧化物
32．．．層間介電
33．．．N＋區
34．．．輕微摻雜的汲極延伸部
35．．．通道區
36．．．閘極－氧化物
37．．．側壁間隔物
38．．．多晶矽閘極
39．．．閘極矽化物
40．．．薄障壁金屬
41．．．單層金屬互連、互連金屬
50．．．摻雜物濃度圖表
51．．．水平線
52．．．曲線
53、54、55．．．峰
80．．．CMOS結構
81．．．填充介電質之淺渠溝
100．．．N－通道MOSFET
101．．．P－基板
102．．．P－井
104．．．填充介電質之渠溝
112．．．通道區
113．．．多晶矽閘極
130．．．CMOS對
131．．．N－通道MOSFET
132．．．P－通道MOSFET
133．．．P－N二極體
134．．．P－N二極體
135．．．集總電路元件電阻
136．．．P－N二極體
137．．．P－N二極體
138．．．集總電路元件電阻
139．．．寄生PNP
150．．．反相器
151．．．N－通道
152．．．P－通道
153．．．寄生二極體
154．．．寄生二極體
155．．．先切斷再連接(BBM)電路
156．．．浮動閘極驅動電路
157．．．浮動啟動電容器
160．．．串級箝位輸出驅動器
161．．．N－通道
162．．．N－通道隨動器、N－通道、N－通道MOSFET
163．．．P－通道
164．．．二極體
165．．．二極體
166．．．二極體
167．．．二極體
170．．．降壓式轉換器
171．．．低端MOSFET
172．．．高端MOSFET
173．．．二極體
174．．．二極體
175．．．電阻
176．．．寄生NPN
177．．．電感器
178．．．輸出電容器
179．．．N區
200．．．先前技術裝置
201．．．P型基板
202．．．N型內埋層
203．．．N型磊晶層
204．．．深P型隔離
205．．．P－井
206．．．N－井
212A．．．NBL
212B．．．N型內埋層(NBL)
213．．．P型擴散接面隔離
214．．．擴散重摻雜N型沈降片
216．．．P＋接面
220．．．流程圖
250．．．多電壓CMOS
252．．．內埋N－井
253．．．表面N－井
253．．．ADN層
253B．．．DN層
254．．．內埋P－井
255．．．LOCOS場氧化物層、表面P－井
256．．．內埋N－井
257．．．表面N－井
258．．．內埋P－井
259．．．表面P－井
282．．．LOCOS
283．．．光阻遮罩層
284．．．底層隔離區
285．．．平滑連續階度
286．．．氧化物層厚度
287．．．線
292．．．LOCOS
294．．．深部分
295．．．過渡、側壁部分
296．．．鳥嘴區
297．．．線
298．．．場區域
302．．．LOCOS
304．．．深隔離
305．．．區、過渡
306．．．坡度部分
307．．．線
308．．．表面摻雜
350．．．裝置結構
351．．．P型基板
352A．．．深N型(DN)底層隔離區
352B．．．DN底層隔離區
353．．．深P型(DP)區
354A－354F．．．N型隔離(NI)區
355A－355F．．．填充介電質之渠溝
356A．．．隔離封裝、區
356B．．．隔離封裝、區
356D．．．隔離封裝、區
356E．．．隔離封裝、區
357．．．淺隔離渠溝
370．．．裝置結構
371．．．P型基板
372A．．．DN區
372B．．．DN區
373．．．可選DP區
375A－375F．．．填充介電質之渠溝
376A－376E．．．區
401．．．P型基板
402A．．．DN區
402B．．．DN區
403．．．DP區
405A．．．填充介電質之渠溝
405B．．．隔離封裝
405C．．．填充介電質之渠溝
405D．．．填充介電質之渠溝
405E．．．隔離封裝
405F．．．填充介電質之渠溝
408A－408D．．．NI區
411．．．P型基板
412．．．遮罩層
413．．．氧化物層
414．．．DN底層隔離區
420．．．平坦化結構
421．．．P型基板
424．．．DN區
425．．．遮罩層
426．．．開口
427．．．渠溝
428．．．NI區
429．．．填充渠溝
430．．．浮動P型區
431．．．介電材料
432．．．可選第二遮罩層
433．．．可選第二層
450．．．隔離結構
451A．．．基板
451B．．．P型區、浮動封裝
452．．．DN區
453．．．第一遮罩層/表面氧化物層
454．．．氧化物層
455．．．遮罩層
456．．．側壁隔離區
456C．．．窗
457．．．遮罩層
458A．．．窗
458B．．．可選窗
460A－460C．．．渠溝
461A－461C．．．渠溝
481．．．P型基板
482．．．DN區
483．．．氧化物層
485A－485C．．．氧化物層
488．．．光阻
490．．．類型II隔離結構
491A．．．P型基板
491B．．．浮動P型區
491C．．．浮動P型區
492A．．．DN區
492B．．．DN區
493．．．DP區
495A．．．渠溝側壁隔離
495B．．．渠溝側壁隔離
501．．．P型基板
502A．．．DN層
502B．．．DN區
503A．．．空乏區
503B．．．空乏區
511．．．P型基板
513A．．．DN底層隔離區
513B．．．DN底層隔離區
514B．．．空乏區
515．．．P型植入DP區
520．．．結構
521．．．基板
522．．．氧化物層
523．．．光阻層
524．．．開口
525．．．NI側壁隔離區
526．．．光阻層
527．．．DN底層隔離區
528．．．P型區/隔離區
529．．．氧化物層
530A－530C．．．開口
531A－531C．．．渠溝
560．．．裝置結構
562A．．．DN區
562B．．．DN區
564A．．．渠溝
564B．．．渠溝
565A－565C．．．深渠溝
580．．．結構
581．．．基板
582A．．．DN底層隔離區
582B．．．DN底層隔離區
584A．．．渠溝
584B．．．渠溝
585A－585D．．．較深渠溝
586A．．．P型封裝
586B．．．P型封裝
600．．．裝置結構
601．．．P型基板
602A．．．DN區
602B．．．DN區
603A－603D．．．側壁部分
604A．．．選用之淺渠溝
604B．．．選用之淺渠溝
605A－605C．．．選用之深渠溝
606A．．．P型封裝
606B．．．P型封裝
621．．．基板
622A．．．DN底層隔離區
622B．．．DN底層隔離區
623．．．可選DP區
624A．．．渠溝
624B．．．渠溝
625A－625D．．．渠溝
626A．．．P型封裝
626B．．．P型封裝
627．．．介電材料
628．．．傳導材料
641．．．P型基板
642A．．．DN區
642B．．．DN區
643A－643D．．．NI區
644A．．．選用之淺渠溝
644B．．．選用之淺渠溝
645A－645D．．．渠溝
646A．．．隔離P型封裝
646B．．．隔離P型封裝
647．．．介電材料
648．．．傳導材料
661．．．P型基板
662．．．DN底層隔離區
663．．．遮罩層
664．．．遮罩層
665．．．選用之淺渠溝
666．．．遮罩層
667．．．較深渠溝
668．．．可選填充介電質之淺渠溝
669．．．填充介電質之深渠溝
670．．．P型區
681．．．P型基板
682A．．．等形DN區
682B．．．等形DN區
683．．．遮罩層
686．．．側壁
690．．．P型封裝
701．．．基板
702A．．．底層部分
702B．．．傾斜部分
702C．．．表面部分
703．．．遮罩層
704．．．第二遮罩層
706．．．側壁
710．．．P型封裝
741．．．P－基板
742．．．DN區
743．．．遮罩層
744．．．蝕刻終止層
745．．．淺渠溝
746．．．渠溝
747．．．介電層
748A．．．介電區
748B－748E．．．側壁介電層
749．．．傳導層
750A．．．傳導材料
750B．．．傳導材料
751．．．P型區
761．．．P－基板
762．．．DN區
763．．．遮罩層
764．．．蝕刻終止層
765．．．渠溝
766．．．渠溝
767．．．介電層
768A．．．介電區
768B－768E．．．側壁介電層
769．．．傳導層
770A．．．傳導材料
770B．．．傳導材料
771．．．隔離P型區
772A．．．NI區
772B．．．NI區
B．．．主體/後閘極
D．．．汲極
G．．．閘極
Nsinker ．．．遮罩開口
P1 －P4 ．．．P型封裝
PISO ．．．深P型隔離
S．．．源極
Vcc．．．供應電壓
VGS ．．．閘極偏壓
Vout ．．．電壓
Xepi ．．．厚度
Xnet ．．．深度、厚度
y1 ．．．尺寸
y2 ．．．寬度
y3 ．．．尺寸
y4 ．．．寬度
y5 ．．．間隔
y6 ．．．間隔
圖1A及圖1B為具有LOCOS場氧化之先前技術非隔離互補－井CMOS製程之橫截面圖。圖1A展示互補－井形成後之結構。圖1B展示裝置製造後金屬化及互連之前的結構。
圖1C為由LOCOS場氧化物層圍繞之側壁間隔物N－通道MOSFET的詳細橫截面圖。
圖1D展示N－通道MOSFET閘極下方之P－井區的摻雜分布。
圖2A及圖2B為具有淺氧化物填充渠溝之先前技術非隔離互補－井CMOS製程之橫截面圖。圖2A展示裝置形成後金屬化及互連之前的結構。圖2B為由氧化物填充渠溝圍繞之側壁間隔物N－通道MOSFET的詳細橫截面圖。
圖3A展示用於製造先前技術渠溝及LOCOS場氧化物層互補－井CMOS之先前技術製造流程。圖3B為CMOS裝置之一示意性表示。圖3C為CMOS推挽驅動器或反相器之示意性表示。圖3D為CMOS串級箝位推挽驅動器之示意性表示。
圖4A及圖4B說明可受益於電隔離之若干電路。圖4A為使用推拉輸出電路N－通道MOSFET來建構之推挽驅動器的示意性表示。圖4B為降壓式拓撲切換調整器之示意性表示。
圖5A為金屬化及互連之前的包括磊晶層之先前技術高溫接面隔離CMOS的橫截面圖。
圖5B展示圖5A之CMOS的製造流程。
圖5C說明關於隔離及沈降片擴散之若干設計規則。
圖6為使用LOCOS氧化物層及外圍隔離植入之無磊晶低溫度預算、全隔離CMOS之橫截面圖。
圖7A－7C說明由LOCOS氧化物層分布強加於外圍隔離植入之限制。
圖8為具有能夠完全隔離裝置整合之植入底層及渠溝底部隔離的類型－I渠溝隔離製程之橫截面圖。
圖9為具有能夠完全隔離裝置整合之植入底層隔離的類型－II渠溝隔離製程之橫截面圖。
圖10為使用植入底層及側壁隔離及非植入渠溝區的能夠完全隔離裝置整合之類型－III製程之橫截面圖。
圖11A－11C說明在渠溝隔離製造順序之前的植入底層隔離之製造順序。
圖12A－12E說明具有植入底層及渠溝底部隔離之類型－I及類型－II渠溝隔離製程。
圖13A－13D說明具有植入底層及側壁隔離之類型－III渠溝隔離製程。
圖14A及圖14B說明具有植入深P區之類型－I渠溝隔離製程。
圖14C及圖14D展示具有及不具有深P區之圖14A及圖14B所示之裝置的設計規則。
圖15A－15F說明替代類型－III渠溝隔離製程。
圖16說明各種渠溝隔離製程。
圖17為使用具有植入底層隔離、植入側壁隔離、淺及深介電渠溝隔離之類型－III渠溝隔離製程製造之結構的橫截面圖。
圖18為使用具有植入底層隔離及包括淺及深介電渠溝隔離的介電渠溝側壁隔離之類型－I渠溝隔離製程製造之結構的橫截面圖。
圖19為使用具有植入底層隔離及與淺及深介電渠溝隔離組合之等形植入側壁隔離的類型－VI渠溝隔離製程製造之結構的橫截面圖。
圖20為使用具有植入底層隔離及包括淺渠溝隔離之傳導/介電渠溝側壁隔離之類型－IV渠溝隔離製程製造之結構的橫截面圖。
圖21為使用具有植入底層隔離、包括深及淺渠溝隔離之傳導/介電渠溝加植入側壁隔離之類型－V渠溝隔離製程製造之結構的橫截面圖。
圖22A－22C展示包括淺及深介電渠溝隔離之類型－I渠溝隔離製程。
圖23A－23C展示包括等形植入隔離層之類型－VI渠溝隔離製程。
圖24A－24F展示另一類型－IV渠溝隔離製程。
圖25A－25E展示類型－V渠溝隔離製程。
350．．．裝置結構
351．．．P型基板
352A．．．深N型(DN)底層隔離區
352B．．．DN底層隔離區
353．．．深P型(DP)區
354A－354F．．．N型隔離(NI)區
355A－355F．．．填充介電質之渠溝
356A．．．隔離封裝、區
356B．．．隔離封裝、區
356D．．．隔離封裝、區
356E．．．隔離封裝、區
357．．．淺隔離渠溝
P1 －P4 ．．．P型封裝

Claims (9)

  1. 一種形成於一第一傳導性類型之一半導體基板中之隔離結構，該基板不包含一磊晶層，該結構包含：一第二傳導性類型之一底層隔離區，該底層隔離區埋沒於該基板中，該第二傳導性類型相反於該第一傳導性類型；一環形填充渠溝，其自該基板之一表面向下延伸，該渠溝之一底部位於該底層隔離區上方；該第二傳導性類型之一環形側壁區，其自該填充渠溝之一底部向下延伸而至少至該底層隔離區，使得該環形側壁區與該底層隔離區重疊，該側壁區不延伸至該基板之該表面，其中該底層隔離區、該填充渠溝及該環形側壁區共同包圍該基板之一隔離袋狀區域。
  2. 如請求項1之隔離結構，其中該渠溝係以一介電材料填充。
  3. 如請求項2之隔離結構，其進一步包含一位於該隔離袋狀區域中之第二介電填充渠溝，該第二介電填充渠溝之一底部位於該底層隔離區上方。
  4. 如請求項2之隔離結構，其進一步包含：該第二傳導性類型之一第二底層隔離區，該第二底層隔離區與該底層隔離區橫向隔開；一第二環形介電填充渠溝，其自該基板之該表面向下延伸，該第二環形介電填充渠溝之一底部位於該第二底層隔離區上方； 該第二傳導性類型之一第二環形側壁區，其自該第二介電填充渠溝之一底部向下延伸而至少至該第二底層隔離區，使得該第二環形側壁區與該第二底層隔離區重疊，其中該第二底層隔離區、該第二介電填充渠溝及該第二環形側壁區共同包圍該基板之一第二隔離袋狀區域；及該第一傳導性類型之一區，其橫向地位於該底層隔離區與該第二底層隔離區之間，該第一傳導性類型之該區的一摻雜濃度大於該基板之一摻雜濃度。
  5. 如請求項1之隔離結構，其包含一介電層加襯該環形渠溝之壁但不延伸越過該渠溝之整個底部，該環形渠溝含有一傳導材料，該環形側壁區與該環形渠溝中之該傳導材料電接觸。
  6. 如請求項5之隔離結構，其進一步包含一位於該隔離袋狀區域中之介電填充渠溝，該介電填充渠溝之一底部位於該底層隔離區上方。
  7. 如請求項5之隔離結構，其進一步包含：該第二傳導性類型之一第二底層隔離區，該第二底層隔離區與該底層隔離區橫向隔開；一第二環形渠溝，其自該基板之該表面向下延伸，該第二環形渠溝之一底部位於該第二底層隔離區上方，該第二環形渠溝之壁係以一第二介電層來加襯，該第二環形渠溝含有該傳導材料；該第二傳導性類型之一第二環形側壁區，其自該第二 環形渠溝之一底部向下延伸而至少至該第二底層隔離區，使得該第二環形側壁區與該第二底層隔離區重疊，該第二環形側壁區與該第二環形渠溝中之該傳導材料電接觸，其中該第二環形渠溝、該第二環形側壁區及該第二底層隔離區共同包圍該基板之一第二隔離袋狀區域；及該第一傳導性類型之一區，其橫向地位於該底層隔離區與該第二底層隔離區之間，該第一傳導性類型之該區的一摻雜濃度大於該基板之一摻雜濃度。
  8. 如請求項5之隔離結構，其進一步包含：該第二傳導性類型之一第二底層隔離區，該第二底層隔離區與該底層隔離區橫向隔開；一第二環形渠溝，其自該基板之該表面向下延伸，該第二環形渠溝之一底部位於該第二底層隔離區上方，該第二環形渠溝之壁係以一第二介電層來加襯，該第二環形渠溝含有該傳導材料；該第二傳導性類型之一第二環形側壁區，其自該第二環形渠溝之一底部向下延伸而至少至該第二底層隔離區，使得該第二環形側壁區與該第二底層隔離區重疊，該第二環形側壁區與該第二環形渠溝中之該傳導材料電接觸，其中該第二環形渠溝、該第二環形側壁區及該第二底層隔離區共同包圍該基板之一第二隔離袋狀區域；及一介電填充渠溝，其自該基板在底層隔離區與該第二底層隔離區之間的該表面向下延伸。
  9. 如請求項5之隔離結構，其中該介電層自該隔離袋狀區域及該基板電隔離該傳導材料。
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