JP6425985B2

JP6425985B2 - 半導体装置及びその製造方法

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Publication number: JP6425985B2
Application number: JP2014245260A
Authority: JP
Inventors: 泰弘小笠原; 敏弘関川; 帆平小池
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2014-12-03
Filing date: 2014-12-03
Publication date: 2018-11-21
Anticipated expiration: 2034-12-03
Also published as: JP2016111096A

Description

本発明は半導体装置及びその製造方法に係り、特にトリプルウェル構造の半導体装置及びその製造方法に関する。

半導体装置である電界効果トランジスタ(以下、単にトランジスタと略す)の基本的な構造は、図１１の斜視図に示すように、例えばＰ型の基板１１に互いに離間して形成されたＮ型の拡散層１２及び１３と、拡散層１２及び１３の間の基板１１の表面に形成された絶縁膜１４と、絶縁膜１４の上に形成された電極１５とより構成され、基板１１をバックゲート、拡散層１２をソース、拡散層１３をドレイン、電極１５をゲートとする４端子構成である。従って、同一の基板上に複数個のトランジスタを形成すると、基板がバックゲートであるので、そのままでは全てのトランジスタのバックゲートが短絡してしまう。

そこで、同一の基板上に別々のバックゲート電圧をかける複数個のトランジスタを形成する場合は、図１２の斜視図に示すような、トリプルウェル構造によるウェル分離を行う。すなわち、図１２において、Ｐ型基板１１の深い位置にＮ型のディープウェル(以下、「ディープＮウェル」という)１９を形成し、ディープＮウェル１９内にＰ型のウェル(以下、「Ｐウェル」という)１７を形成し、そのＰウェル１７内にＮ型拡散層１２をソース、Ｎ型拡散層１３をドレイン、電極１５をゲート、ウェル１７をバックゲートとするＮチャネルのトランジスタを構成するとともに、隣接するトランジスタ(図示せず)との間は、Ｎ型の表層のウェル(以下、「Ｎウェル」という)１８を形成して分離する構成とされる(例えば、非特許文献１参照)。図１２に示すトリプルウェル分離構造では、ディープＮウェル１９、Ｎウェル１８の電位がＰウェル１７や、Ｐ型基板１１の電位より高い場合は、ディープＮウェル１９及びＮウェル１８と、Ｐウェル１７及びＰ型基板１１は電気的に分離される。同時に、Ｐウェル１７とＰ型基板１１の間の電位の差が十分に小さい場合は、Ｐウェル１７とＰ型基板１１は電気的に分離される。

K.Tsukamoto,et.all "High-energy ion implantation for ULSI" Nuclear Instruments and Methods in Physics Research B59/60(199)584-591

しかしながら、図１２に示したトリプルウェル構造では、隣接するＮウェル同士あるいはディープＮウェル同士の間隔が短く近接しているとそれらの間の耐圧が低いため、Ｎウェル１８やディープＮウェル１９に高い電圧がかかると、隣接するＮウェル同士あるいはディープＮウェル同士の間でパンチスルー電流が流れてしまう。パンチスルー電流が流れると、消費電力が増大し、またトランジスタの正常動作が困難となるため、パンチスルー電流を防止する必要がある。

図１３は、パンチスルー電流の流れの一例を示す模式図である。なお、図１３は図１２と同様の構成には同一符号を付してあるが、図１２に示したトランジスタのソース、ドレイン、ゲートの３端子と絶縁膜１４の図示は、説明の便宜上省略し、基板とウェルのみ示している。図１３において、Ｎウェル１８ａ及びディープＮウェル１９ａで囲まれたＰウェル１７ａ内に第１のトランジスタが形成され、Ｎウェル１８ｂ及びディープＮウェル１９ｂで囲まれたＰウェル１７ｂ内に第２のトランジスタが隣接して形成される。また、Ｎウェル１８ａ及び１８ｂ間にはＰウェル２０が設けられ、Ｐ型基板１１内に設けられたディープＮウェル１９ａ及び１９ｂ間にも基板１１が存在する。

ここで、隣接するＮウェル１８ａ及び１８ｂ、ディープＮウェル１９ａ及び１９ｂの間隔が短く近接している状態では、それらの間の耐圧が低いため、例えばＮウェル１８ａにＮウェル１８ｂより高い電圧がかかると、隣接するＮウェル１８ａ及び１８ｂ同士の間では図１３に矢印Ｉ１で示すような方向にパンチスルー電流が流れ、隣接するディープＮウェル１９ａ及び１９ｂ同士の間では、同図に矢印Ｉ２で示すパンチスルー電流が流れてしまう。なお、隣接するＮウェル１８ａ及び１８ｂ同士の間で流れるパンチスルー電流は、Ｉ１で示すようにＰ型基板１１の表層のＰウェル２０を通過して流れる場合もあるが、実際にはＰ型基板１１の不純物のドープ濃度が表層のＰウェル２０よりも低いため、図１３にＩ３で示すようにＰ型基板１１を経由して流れる傾向にある。

従来は上記のパンチスルー電流Ｉ１〜Ｉ３を防止するため、隣接するＮウェル１８ａ及び１８ｂ、及び隣接するディープＮウェル１９ａ及び１９ｂの間隔を、パンチスルー電流が流れないような、大きな耐圧が得られるように長く構成している。このため、従来はウェル分離による面積のオーバーヘッドが発生し、半導体装置の微細化を困難にしている。

本発明は以上の点に鑑みなされたもので、隣接するウェル間のパンチスルー電流を実用上差し支えない程度に低減又は阻止するような耐圧にでき、ウェル分離による面積を削減し得るトリプルウェル構造の半導体装置及びその製造方法を提供することを目的とする。

上記の目的を達成するため、本発明に係る半導体装置は、第１導電型の基板と、前記基板の深層に形成された第２導電型のディープウェルと、前記ディープウェル内で、かつ、前記基板の表層に前記基板より高濃度で形成された第１導電型の第１のウェルと、前記基板の表層に、前記第１のウェルを囲むように形成された第２導電型の第２のウェルと、前記基板の表層において隣接する前記第１のウェル間に、前記基板より高濃度で形成された第１導電型の第３のウェルと、前記基板の深層において、少なくとも隣接する前記ディープウェル間に前記基板より高濃度で形成された第１導電型の高濃度ディープ領域とを備えることを特徴とする。

また、上記の目的を達成するため、本発明に係る半導体装置の製造方法は、第１導電型の基板に対し、前記基板より高濃度の第１導電型の第１のウェルと、前記第１のウェルを囲むリング状で前記基板より高濃度の第２導電型の第２のウェルと、隣接する前記第１のウェル間に存在する前記基板より高濃度の第１導電型の第３のウェルとを、前記基板の表層にそれぞれ形成するウェル形成工程と、前記ウェル形成工程を経た素子の表面に配置した第１のレジストを、所定パターンの第１のマスクを通して露光した後現像し、前記第１のマスクのパターンに応じた所定位置に開口部が形成された露光後の第１のレジストを作成する第１の露光工程と、前記第１の露光工程により作成された前記露光後の第１のレジストを通して前記基板に第１のイオン注入を行い、前記基板の前記第１及び第２のウェルの形成位置よりも深層位置に第２導電型のディープウェルを形成し、又は前記基板の前記第３のウェルの形成位置よりも深層位置に前記基板よりも高濃度の第１導電型の高濃度ディープ領域を形成する第１のイオン注入工程と、前記第１のイオン注入工程を経た素子の表面に配置した第２のレジストを、所定パターンの第２のマスクを通して露光した後現像し、前記第２のマスクのパターンに応じた所定位置に開口部が形成された露光後の第２のレジストを作成する第２の露光工程と、前記第２の露光工程により作成された前記露光後の第２のレジストを通して前記基板に第２のイオン注入を行い、前記ディープウェル及び前記高濃度ディープ領域のうち、前記第１のイオン注入工程により形成されていない方の前記高濃度ディープ領域又は前記ディープウェルを前記基板の前記第１乃至第３のウェルの形成位置よりも深層位置に形成する第２のイオン注入工程とを含み、前記基板の深層において、少なくとも隣接する前記ディープウェル間に前記高濃度ディープ領域が形成されていることを特徴とする。

本発明によれば、隣接するウェル間のパンチスルー電流を実用上差し支えない程度に低減又は阻止するような耐圧にでき、これによりウェル分離による面積を従来に比べて削減することができる。

本発明に係る半導体装置の一実施形態の要部断面図である。パンチスルー電流の解析をした評価用チップ(ＴＥＧ)のレイアウト寸法の説明用平面図である。各種のレイアウト寸法を異ならせた８種類のＴＥＧの相対値での数値例を示す図である。図３の８種類のＴＥＧについて従来の半導体装置と同様構成としてパンチスルー電流を解析したシミュレーション結果を示す図である。図３の８種類のＴＥＧについて本実施形態の半導体装置と同様構成としてパンチスルー電流を解析したシミュレーション結果を示す図である。本発明に係る半導体装置の製造方法の一実施形態の各工程の素子断面図(その１)である。本発明に係る半導体装置の製造方法の一実施形態の各工程の素子断面図(その２)である。本発明に係る半導体装置の製造方法の一実施形態の各工程の素子断面図(その３)である。高濃度ディープＰ領域の形成される深さ位置が、隣接するディープＮウェルの深さ位置よりも浅いときの断面図である。高濃度ディープＰ領域の形成される深さ位置が、隣接するディープＮウェルの深さ位置よりも深いときの断面図である。電界効果トランジスタの一例の基本的構造を示す斜視図である。トリプルウェル構造の一例を示す斜視図である。トリプルウェル構造におけるパンチスルー電流の電流経路の説明図である。

図１は、本発明に係る半導体装置の一実施形態の要部断面図を示す。同図において、本実施形態の半導体装置３０は、Ｐ型基板３１の深層にディープＮウェル３２ａ及び３２ｂが従来よりも短い間隔をおいて形成されると共に、隣接するディープＮウェル３２ａと３２ｂとの間に、Ｐ型不純物の濃度がＰ型基板３１のそれよりも濃く、かつ、Ｐウェル３６のそれ以下である高濃度のＰ型ディープウェル(以下、「高濃度ディープＰ領域」という)３３がイオンドープなどにより形成されている。

また、半導体装置３０は、ディープＮウェル３２ａ内にＰウェル３５ａが形成されると共に、ディープＮウェル３２ｂ内にＰウェル３５ｂが形成されている。更に、半導体装置３０は、Ｐウェル３５ａの両側のＰ型基板３１の表層にＮウェル３４ａが形成されると共に、Ｐウェル３５ｂの両側のＰ型基板３１の表層にＮウェル３４ｂが形成されている。更に、半導体装置３０は、隣接するＮウェル３４ａ及び３４ｂの間の表層にＰウェル３６が形成されている。なお、図示は省略したが、Ｐウェル３５ａ及び３５ｂ内のそれぞれには、公知の方法により離間対向して形成された２つのＮ型拡散層をソース、ドレインとし、それら２つのＮ型拡散層の間のＰウェル３５ａ及び３５ｂの各表面にそれぞれ絶縁膜を介して形成された電極をゲートとし、Ｐウェル３５ａ及び３５ｂをバックゲートとするＮチャネルのトランジスタが形成されることがある。

本実施形態の半導体装置３０は、隣接するディープＮウェル３２ａ及び３２ｂ間のＰ型基板３１の深層に高濃度ディープＰ領域３３を設けて、隣接するディープＮウェル３２ａ及び３２ｂ間の耐圧を向上することで、隣接するディープＮウェル３２ａ及び３２ｂ同士の間でＰ型基板３１を通して流れるパンチスルー電流と、隣接する表層のＮウェル３４ａ及び３４ｂ同士の間でＰ型基板３１の深層を通して流れるパンチスルー電流を大幅に低減、あるいは阻止するようにした構成に特徴がある。これにより、本実施形態の半導体装置３０によれば、隣接するＮウェル３４ａ及び３４ｂの間隔や隣接するディープＮウェル３２ａ及び３２ｂの間隔を従来よりも短くできるため、従来に比べ半導体装置の微細化を実現できる。

次に、複数の実施例のパンチスルー電流の解析結果について説明する。
図２は、パンチスルー電流の解析をした評価用チップ(ＴＥＧ：Test Element Group)のレイアウト寸法の説明用平面図を示す。同図において、ウェルの島間１０１は、図１のリング状のＮウェル(以下、ＮＷレイヤリングともいう)３４ａ及び３４ｂの隣接する外周間の間隔に相当する。ＤＮＷ内側ＮＷリング幅１０２は、図１のディープＮウェル３２ａに重複しているリング状Ｎウェル３４ａの幅に相当する。ＤＮＷ外側ＮＷリング幅１０３は、図１のディープＮウェル３２ａに重複していないリング状Ｎウェル３４ａの幅に相当する。ＮＷリング幅１０４は、図１のリング状のＮウェル３４ａのリング幅に相当し、ＤＮＷ内側ＮＷリング幅１０２とＤＮＷ外側ＮＷリング幅１０３とを加算した値に等しい。

ＤＮＷレイヤ間１０５は、図１のディープＮウェル３２ａ及び３２ｂの隣接する外周間の間隔に相当する。ＤＮＷ−ＮＷ間隔１０６は、図１のディープＮウェル３２ａのディープＮウェル３２ｂ側の外周位置と、Ｎウェル３４ｂのＮウェル３４ａ側の外周位置との間隔に相当する。また、ＤＮＷ端−ＮＤ間隔１０７は、図１のディープＮウェル３２ａの外周位置とＮウェル３４ａのディープＮウェル３２ａと重複する所定領域との間の間隔である。

図３は、上記のレイアウト寸法１０１〜１０７を異ならせた８種類のＴＥＧの相対値での数値例を示す。同図に示すように、８種類のＴＥＧは、製造プロセスで規定される各種の寸法の最小寸法を１として、ウェル島間１０１が０.５６〜２.２の範囲内の値で、ＤＮＷ内側ＮＷリング幅１０２、ＤＮＷ外側ＮＷリング幅１０３及びＮＷリング幅１０４がいずれも０.４３〜１の範囲内の値であり、ＤＮＷレイヤ間１０５がいずれも０.２３〜１の範囲内の値に設定されている。また、ＤＮＷ−ＮＷ間隔１０６は０.２３〜１の範囲内の値に設定され、ＤＮＷ端−ＮＤ間隔１０７は０.４８〜２.１の範囲内の値に設定されている。

ここで、上記の８種類のＴＥＧについて、図１に示した高濃度ディープＰ領域３３を設けない図１３の従来の半導体装置と同様構成とし、隣接する２つのリング状Ｎウェルの一方に０Ｖ〜８Ｖの電圧を順次に印加し、他方のリング状Ｎウェルの印加電圧、及びＰウェルの印加電圧をそれぞれ０Ｖとしてパンチスルー電流を実測したところ、隣接するＮウェル間の間隔が短い(すなわち、ウェル島間１０１の値が小さい)４番のＴＥＧでは４Ｖ程度の印加電圧でパンチスルー電流が観測された。また、隣接するディープＮウェルの間隔が短い(すなわち、ＤＮＷレイヤ間１０５の値が小さい)６番と７番の各ＴＥＧにおいて、７番のＴＥＧでは４Ｖ程度で、７番のＴＥＧよりＤＮＷレイヤ間１０５の値がやや大きい６番のＴＥＧでは８Ｖ程度の印加電圧によりパンチスルー電流が観測された。また、８種類のＴＥＧのうち、ウェル島間１０１及びＤＮＷレイヤ間１０５の各値が最小である８番のＴＥＧでは０.２Ｖ程度の印加電圧でもパンチスルー電流が観測された。

また、上記の８種類のＴＥＧについて、図１に示した高濃度ディープＰ領域３３を設けない図１３の従来の半導体装置と同様構成としてデバイスシミュレーションによりパンチスルー電流を解析したところ、図４に示すシミュレーション結果が得られた。図４に示すように、４番のＴＥＧはＴＥＧ＃４で、また７番のＴＥＧはＴＥＧ＃７でそれぞれ示すように４Ｖ程度のＮウェル電圧でパンチスルー電流が発生し、６番のＴＥＧはＴＥＧ＃６で示すように８.５Ｖ程度でパンチスルー電流が発生しており、上述の実測結果と同様のシミュレーション結果が得られた。なお、図４にＴＥＧ＃５で示すように、５番のＴＥＧは図３に示すようにウェル島間１０１が２.２、ＤＮＷレイヤ間１０５が０.８と他のＴＥＧに比べていずれも大きく、隣接するＮウェル間の耐圧が十分であるのでパンチスルー電流は発生していない。

また、シミュレーションでパンチスルー電流が流れる経路を解析したところ、４番のＴＥＧでは隣接するＮウェル同士の間ではＰ型基板の表層のＰウェルではなく、図１３にＩ３で示したように、深層のＰ型基板を経由してパンチスルー電流が流れることが確認された。また、７番のＴＥＧでは図１３にＩ２で示したように、隣接するディープＮウェル同士の間でＰ型基板を経由してパンチスルー電流が流れることが確認された。

次に、上記の８種類のＴＥＧについて、図１に示した高濃度ディープＰ領域３３を設けた場合のシミュレーションの解析結果について説明する。図５は、図１に示した高濃度ディープＰ領域３３を設けた場合のシミュレーションの解析結果を示す。図５において、横軸はＮウェル３４ａの印加電圧を示し、縦軸はウェル電流を示す。なお、Ｎウェル３４ｂ、Ｐウェル３５ａ及び３５ｂの印加電圧は０Ｖである。

従来の構成ではパンチスルー電流が発生した４番、６番、７番の各ＴＥＧは、本実施形態の構成では図５にＴＥＧ＃４、＃６、＃７で示すようにいずれもパンチスルー電流が発生しないことが確認された。また、従来の構成では０.２Ｖ程度のＮウェル印加電圧でパンチスルー電流が発生していた８番のＴＥＧにおいても、本実施形態の構成とすることで、図５にＴＥＧ＃８で示すように４Ｖ程度以上のＮウェル印加電圧でパンチスルー電流が発生するが、４Ｖ程度未満ではパンチスルー電流が発生していないという大幅な改善効果が得られた。

次に、本発明に係る半導体装置の一実施形態の製造方法について、各製造工程での素子断面図と共に説明する。
まず、図６(Ａ)に示すように、公知の方法により、Ｐ型基板３１上にリング状のＮウェル３４ａ及び３４ｂが所定間隔をおいて形成されており、また、Ｎウェル３４ａ及び３４ｂ内にはＰウェル３５ａ及び３５ｂがそれぞれ形成され、Ｎウェル３４ａ及び３４ｂの間のＰ型基板３１にはＰウェル３６が形成されているものとする。なお、Ｐウェル３５ａ、３５ｂ及び３６は不純物の濃度がＰ型基板３１のそれよりも高濃度である。

次に、図６(Ｂ)に示すように同図(Ａ)の構造の素子の表面にポジ型レジスト４０を載置し、ポジ型レジスト４０の上方にマスク５０を固定する。ここで、マスク５０は、Ｐウェル３５ａ、３５ｂに対応する領域に開口部５０ａが穿設されており、その開口部５０ａがＰウェル３５ａ、３５ｂの上方に配置されるように固定される。続いて、マスク５０の上方からポジ型レジスト４０に対して図６(Ｂ)に矢印５５で示すように露光を行うと、ポジ型レジスト４０はマスク５０により光を遮光された非感光部分４０ａと開口部５０ａを通して露光された感光部分４０ｂとが生じる。その後、ポジ型レジスト４０を現像すると、ポジ型レジスト４０は感光部分４０ｂが除去され、Ｐウェル３６の上の非感光部分４０ａのみが残される。

続いて、図７(Ａ)に示すように、感光部分４０ｂが除去されて非感光部分４０ａのみとされたポジ型レジスト４０の上方から、矢印６０で示すように公知のＮ型不純物を、少なくともＮウェル３４ａ及び３４ｂの濃度よりも高濃度でＰウェル３５ａ、３５ｂを通してＰ型基板３１内にイオン注入する。これにより、Ｐウェル３５ａ、３５ｂの下側のＰ型基板３１内にディープＮウェル３２ａ、３２ｂが形成される。

続いて、ポジ型レジスト４０を公知の方法で除去した後、図７(Ｂ)に示すように、素子表面にネガ型レジスト４５を載置し、ネガ型レジスト４５の上方に、図６(Ｂ)の工程で使用したものと同じマスク５０を再び固定する。ここで、マスク５０は、図７(Ｂ)に示すように、その開口部５０ａがＰウェル３５ａ、３５ｂの上方に配置されるように固定される。続いて、マスク５０の上方からネガ型レジスト４５に対して図７(Ｂ)に矢印６５で示すように露光を行うと、ネガ型レジスト４５にはマスク５０により光を遮光された非感光部分４５ａと開口部５０ａを通して露光された感光部分４５ｂとが生じる。その後、ネガ型レジスト４５を現像すると、ネガ型レジスト４５は非感光部分４５ａが除去され、Ｐウェル３５ａ、３５ｂの上の感光部分４５ｂのみが残される。

続いて、図８に示すように、非感光部分４５ａが除去されて感光部分４５ｂのみとされたネガ型レジスト４５の上方から、矢印７０で示すように公知のＰ型不純物を、少なくともＰ型基板３１の濃度よりも高濃度でＰウェル３６を通してＰ型基板３１内にイオン注入する。これにより、隣接するディープＮウェル３２ａ及び３２ｂ間のＰ型基板３１中に、高濃度ディープＰ領域３３が形成される。その後、ネガ型レジスト４５が公知の方法により除去されることにより図１に示した実施形態の構成の半導体装置の製造が終了する。なお、その後にＰウェル３５ａ、３５ｂにトランジスタが形成されるが、その形成方法は周知であり、また本発明の要旨とは直接の関係はないので説明を省略する。

このように、本実施形態の製造方法によれば、ディープＮウェル３２ａ及び３２ｂの形成のために使用するマスク５０を、高濃度ディープＰ領域３３を形成するためにも使用するようにしたため、マスク費用を削減することができる。すなわち、上記の実施形態では、ポジ型レジスト４０を使用してディープＮウェル３２ａ及び３２ｂを形成し、高濃度ディープＰ領域３３を形成するときはネガ型レジスト４５を使用することで同じマスク５０を共用するようにしている。

なお、ディープＮウェル３２ａ及び３２ｂの形成時と、高濃度ディープＰ領域３３の形成時とで同じマスクを使用できるようにするためには、上記の実施形態の場合以外に（１）ネガ型レジストで高濃度ディープＰ領域を形成した後、ポジ型レジストでディープＮウェルを形成する場合、（２）ポジ型レジストで高濃度ディープＰ領域を形成した後、ネガ型レジストでディープＮウェルを形成する場合、（３）ネガ型レジストでディープＮウェルを形成した後、ポジ型レジストで高濃度ディープＰ領域を形成する場合の、いずれでも可能である。(１)の場合はマスク５０と同じマスクを使用できる。また、(２)と(３)においてもＰウェル３６の上方位置において開口部のある同じマスクを使用することができる。

ところで、高濃度ディープＰ領域３３は、形成される深さ位置に依存してパンチスルー効果が変わることが確認された。例えば、高濃度ディープＰ領域は、図９に７１で示すように、形成される深さ位置がディープＮウェル３２ａ、３２ｂの深さ位置よりも浅いときは、表層Ｎウェル３４ａと３４ｂとの間のパンチスルー電流を抑制するが、ディープＮウェル３２ａと３２ｂとの間のパンチスルー電流の抑制効果は低くなる。

一方、高濃度ディープＰ領域は、図１０に７２で示すように、形成される深さ位置がディープＮウェル３２ａ、３２ｂの深さ位置よりも若干深いときは、ディープＮウェル３２ａと３２ｂとの間のパンチスルー電流の抑制効果は更に強くなる。それ以上は高濃度ディープＰ領域３３の深さ位置を深くしてもあまり効果はない。

以上より、例えば高濃度ディープＰ領域は、ディープＮウェルがＰ型基板内の第１の深さ位置から第１の深さ位置よりも深い第２の深さ位置までの深さ範囲内に形成されているとき、第１の深さ位置から第２の深さ位置よりも深い第３の深さ位置までの深さ範囲内に形成されているときに、パンチスルー電流の大なる抑制効果が得られる。

なお、上記の実施形態の基板やウェルの導電型を実施形態と逆導電型としても本発明は適用可能である。

３０半導体装置
３１Ｐ型基板
３２ａ、３２ｂディープＮウェル
３３、７１、７２高濃度ディープＰ領域
３４ａ、３４ｂリング状のＮウェル
３５ａ、３５ｂ、３６Ｐウェル
４０ポジ型レジスト
４０ａ、４５ａ非感光部分
４０ｂ、４５ｂ感光部分
４５ネガ型レジスト
５０マスク
５０ａ開口部
５５、６５露光
６０、７０イオン注入

Claims

第１導電型の基板と、
前記基板の深層に形成された第２導電型のディープウェルと、
前記ディープウェル内で、かつ、前記基板の表層に前記基板より高濃度で形成された第１導電型の第１のウェルと、
前記基板の表層に、前記第１のウェルを囲むように形成された第２導電型の第２のウェルと、
前記基板の表層において隣接する前記第１のウェル間に、前記基板より高濃度で形成された第１導電型の第３のウェルと、
前記基板の深層において、少なくとも隣接する前記ディープウェル間であって前記第３のウェルの直下に、前記基板より高濃度で前記第３のウェルの濃度以下で形成された第１導電型の高濃度ディープ領域と、
を備えることを特徴とする半導体装置。
前記第１のウェルにトランジスタが形成されることを特徴とする請求項１記載の半導体装置。
前記高濃度ディープ領域は、前記ディープウェルが前記基板内の第１の深さ位置から前記第１の深さ位置よりも深い第２の深さ位置までの深さ範囲内に形成されているとき、前記第１の深さ位置から前記第２の深さ位置よりも深い第３の深さ位置までの深さ範囲内に形成されていることを特徴とする請求項１又は２記載の半導体装置。
第１導電型の基板に対し、前記基板より高濃度の第１導電型の第１のウェルと、前記第１のウェルを囲むリング状で前記基板より高濃度の第２導電型の第２のウェルと、隣接する前記第１のウェル間に存在する前記基板より高濃度の第１導電型の第３のウェルとを、前記基板の表層にそれぞれ形成するウェル形成工程と、
前記ウェル形成工程を経た素子の表面に配置した第１のレジストを、所定パターンの第１のマスクを通して露光した後現像し、前記第１のマスクのパターンに応じた所定位置に開口部が形成された露光後の第１のレジストを作成する第１の露光工程と、
前記第１の露光工程により作成された前記露光後の第１のレジストを通して前記基板に第１のイオン注入を行い、前記基板の前記第１及び第２のウェルの形成位置よりも深層位置に第２導電型のディープウェルを形成し、又は前記基板の前記第３のウェルの形成位置よりも深層位置に前記基板よりも高濃度で前記第３のウェルの濃度以下で第１導電型の高濃度ディープ領域を形成する第１のイオン注入工程と、
前記第１のイオン注入工程を経た素子の表面に配置した第２のレジストを、所定パターンの第２のマスクを通して露光した後現像し、前記第２のマスクのパターンに応じた所定位置に開口部が形成された露光後の第２のレジストを作成する第２の露光工程と、
前記第２の露光工程により作成された前記露光後の第２のレジストを通して前記基板に第２のイオン注入を行い、前記ディープウェル及び前記高濃度ディープ領域のうち、前記第１のイオン注入工程により形成されていない方の前記高濃度ディープ領域又は前記ディープウェルを前記基板の前記第１乃至第３のウェルの形成位置よりも深層位置に形成する第２のイオン注入工程と、
を含み、前記基板の深層において、少なくとも隣接する前記ディープウェル間であって前記第３のウェルの直下に前記高濃度ディープ領域が形成されていることを特徴とする半導体装置の製造方法。
前記第１の露光工程は、前記第１のマスクとして前記第２のウェルの上方位置に開口部を有するマスクを使用して前記第１のレジストに対して露光を行い、前記第２のウェルの上方位置に開口部を有するポジ型レジスト、又は前記第３のウェルの上方位置に開口部を有するネガ型レジストを前記露光後の第１のレジストとして作成し、
前記第１のイオン注入工程は、前記露光後の第１のレジストが前記ポジ型レジストのときは前記基板の前記第１及び第２のウェルの形成位置よりも深層位置に前記ディープウェルを形成し、前記ネガ型レジストのときは前記基板の前記第３のウェルの形成位置よりも深層位置に前記高濃度ディープ領域を形成し、
前記第２の露光工程は、前記第２のマスクとして前記第１の露光工程で使用したマスクと同じマスクを使用し、かつ、前記第２のレジストとして前記第１の露光工程で使用した前記第１のレジストとは異なる種類のレジストを使用して露光を行い、前記第３のウェルの上方位置に開口部を有するネガ型レジスト、又は前記第２のウェルの上方位置に開口部を有するポジ型レジストを前記露光後の第２のレジストとして作成し、
前記第２のイオン注入工程は、前記露光後の第２のレジストが前記ネガ型レジストのときは前記基板の前記第３のウェルの形成位置よりも深層位置に前記高濃度ディープ領域を形成し、前記ポジ型レジストのときは前記基板の前記第１及び第２のウェルの形成位置よりも深層位置に前記ディープウェルを形成する、
ことを特徴とする請求項４記載の半導体装置の製造方法。
前記第１の露光工程は、前記第１のマスクとして前記第３のウェルの上方位置に開口部を有するマスクを使用して前記第１のレジストに対して露光を行い、前記第３のウェルの上方位置に開口部を有するポジ型レジスト、又は前記第２のウェルの上方位置に開口部を有するネガ型レジストを前記露光後の第１のレジストとして作成し、
前記第１のイオン注入工程は、前記露光後の第１のレジストが前記ポジ型レジストのときは前記基板の前記第３のウェルの形成位置よりも深層位置に前記高濃度ディープ領域を形成し、前記ネガ型レジストのときは前記基板の前記第１及び第２のウェルの形成位置よりも深層位置に前記ディープウェルを形成し、
前記第２の露光工程は、前記第２のマスクとして前記第１の露光工程で使用したマスクと同じマスクを使用し、かつ、前記第２のレジストとして前記第１の露光工程で使用した前記第１のレジストとは異なる種類のレジストを使用して露光を行い、前記第２のウェルの上方位置に開口部を有するネガ型レジスト、又は前記第３のウェルの上方位置に開口部を有するポジ型レジストを前記露光後の第２のレジストとして作成し、
前記第２のイオン注入工程は、前記露光後の第２のレジストが前記ネガ型レジストのときは前記基板の前記第１及び第２のウェルの形成位置よりも深層位置に前記ディープウェルを形成し、前記ポジ型レジストのときは前記基板の前記第３のウェルの形成位置よりも深層位置に前記高濃度ディープ領域を形成する、
ことを特徴とする請求項４記載の半導体装置の製造方法。
前記高濃度ディープ領域は、前記ディープウェルが前記基板内の第１の深さ位置から前記第１の深さ位置よりも深い第２の深さ位置までの深さ範囲内に形成されているとき、前記第１の深さ位置から前記第２の深さ位置よりも深い第３の深さ位置までの深さ範囲内に形成されていることを特徴とする請求項４乃至６のうちいずれか一項記載の半導体装置の製造方法。