JP6326441B2 - 集積回路のための分離構造 - Google Patents

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Description

関連出願との相互参照
この出願は、２００２年９月２９日に出願された出願番号第１０／２６２，５６７号、現在の米国特許第６，８５５，９８５号に関連し、これは全文が引用により本明細書に援用されている。
発明の分野
この発明は、半導体チップの製造に関し、特に、エピタキシャル層または高温製造処理ステップを必要とせずに高密度でモノリシックに半導体チップにおいてバイポーラ、ＣＭＯＳおよびＤＭＯＳトランジスタならびに受動素子を製造し、電気的に分離する方法に関する。
発明の背景
半導体集積回路（integrated circuit）（ＩＣ）チップの製造の際に、チップの表面上に形成されたデバイスを電気的に分離することがしばしば必要である。これを行なう方法はいろいろある。１つの方法は周知のＬＯＣＯＳ（Local Oxidation Of Silicon）（シリコンの局所酸化）プロセスを用いることによるものであり、このプロセスでは、チップの表面が窒化シリコンなどの比較的硬質の材料でマスキングされ、厚い酸化物層がマスクの開口において熱的に成長する。別の方法は、シリコンにトレンチをエッチングし、次いで、酸化シリコンなどの誘電材料でトレンチを充填するというものであり、これはトレンチアイソレーションとしても知られている。ＬＯＣＯＳもトレンチアイソレーションもデバイス間の不要な表面導通を防ぐことができるが、完全な電気的分離を促進することはない。
完全な電気的分離は、バイポーラ接合トランジスタならびにパワーＤＭＯＳトランジスタを含む種々の金属酸化膜半導体（metal-oxide-semiconductor）（ＭＯＳ）トランジスタを含むある特定のタイプのトランジスタを集積するために必要である。完全な分離は、ＣＭＯＳ制御回路が動作中に基板電位をはるかに上回る電位に浮動することができるようにするためにも必要である。完全な分離は、アナログ、パワーおよび混合信号集積回路の製造の際に特に重要である。
非分離ＣＭＯＳの製造および構成
従来のＣＭＯＳウェハの製造は、高密度トランジスタの集積を提供するが、製造されたデバイスの完全な電気的分離を促進することはない。図１Ａは、たとえば、先行技術のツインウェルＣＭＯＳ１の簡略化された断面図を示す。図１Ａは、トランジスタの製造前のＰ型基板２におけるＮ−ウェル（N-well）（ＮＷ）領域４Ａおよび４ＢならびにＰ−ウェル(P-well)（ＰＷ）領域３Ａおよび３Ｂの形成を示す。
図１Ｂは、介在するＬＯＣＯＳフィールド酸化物層１１によって隔てられる、Ｐ−ウェル３Ａ内に製造されたＮ−チャネルＭＯＳＦＥＴ、Ｎウェル４Ｂ内に形成されたＰ−チャネルＭＯＳＦＥＴを含む、トランジスタ形成後のＣＭＯＳ構造１０を示す。Ｐ−チャネルおよびＮ−チャネルＭＯＳＦＥＴが組合せられて、ＣＭＯＳと言い換えられる相補型ＭＯＳトランジスタをともに構成する。
ＰＷ領域３Ａ内には、低不純物濃度ドレイン（lightly doped drain）（ＬＤＤ）１５を有する浅いＮ＋ソース−ドレイン注入領域１４、ポリシリコンゲート１９、およびＰ＋とＰＷとのコンタクト領域１３を備えるＮ−チャネルＭＯＳＦＥＴが形成される。ＮＷ領域４Ｂ内には、ＬＤＤ１８を有する浅いＰ＋ソース−ドレイン注入領域１７、ポリシリコンゲート１９、およびＮ＋とＮＷとのコンタクト領域１２を備えるＰ−チャネルＭＯＳＦＥＴが形成される。ＮＷおよびＰＷ領域はイオン注入され、概してその後高温拡散して、注入物よりも深いところまでドーパントが基板に打込まれる。たとえば１２Ｖの高電圧デバイスの場合のウェルの深さは、特に３．３Ｖまたはそれより低い低電圧ＣＭＯＳの場合よりも概して深い。
ＣＭＯＳ構造１０のトランジスタパッキング密度は、ＬＯＣＯＳ酸化物１１によって無駄になる面積によって大きく制限され、数々の問題に遭遇することなくディープサブミクロン寸法に低減することができない。ＣＭＯＳ構造１０の別の制約は、上に横たわる分巻金属のないドープされたポリシリコン１９を備えるゲートの構成である。トランジスタをより小さな寸法に尺度決めすると、ゲート抵抗がスイッチング速度の減速および伝搬遅延の増大の一因となる。このゲート抵抗の影響は事実上、ＣＭＯＳの尺度決めを０．８〜０．６ミクロンの範囲のゲート寸法に制限する。
アナログ回路において、ＣＭＯＳ１０の別の主な制約は、完全な電気的分離を欠いていることである。示されるように、ＰＷ領域３Ａは基板２に対して短絡している。Ｐ−ウェル３ＡがＮＭＯＳトランジスタのボディ（またはバックゲート）を電気的に形成し、Ｐ型基板２が最も負のオンチップ電位（本明細書では「接地」と称される）に必ずバイアスをかけられるので、すべてのＮ−チャネルトランジスタのボディ接続部は接地にバイアスをかけられ、有用な動作電圧範囲を制限し、Ｎ−チャネルＭＯＳＦＥＴを不要な基板ノイズに晒す。
ゲート長が０．３５ミクロンまたはそれより小さいＣＭＯＳトランジスタについて、図２Ａに示される構造８０はＣＭＯＳの一般的な先行技術の実現を表わす。この構造では、ＬＯＣＯＳフィールド酸化物層１１は、寸法がＬＯＣＯＳの最小サイズの２分の１またはそれ未満である誘電的に充填された浅いトレンチ８１と置き換えられている。ポリシリコンゲートは、ゲート抵抗を低減するために（プラチナシリサイドなどの）金属シリサイドを含む。金属ストラップポリシリコンサンドイッチは時には、ポリサイド層、すなわちポリシリコンおよびシリサイドの連結物と称される。ＣＭＯＳ構造８０では、より小さなデバイスの能力および高集積密度にもかかわらず、Ｐ−ウェル３Ａは依然としてＰ型基板２に対して電気的に短絡していることに注目されたい。
ＮチャネルＭＯＳＦＥＴ２５は、図１Ｃに断面図で示されているが、Ｐ型基板２６に形成されたＰ−ウェル２７と、Ｎ＋注入領域３３と、ＰＷチャネル領域３５の上に位置し、ポリシリコンゲート３８およびゲートシリサイド３９が上に載ったゲート酸化物３６とを含むＬＯＣＯＳ型ＣＭＯＳ構造１０の非分離Ｎチャネルデバイスのうちの１つである。低不純物濃度ドレイン延長部３４はゲート３８に対して自己整列し、Ｎ＋領域３３は側壁スペーサ３７に対して自己整列する。また、ＭＯＳＦＥＴ２５には、例示の目的で金属相互接続の単一の層４１も含まれるが、集積回路は２〜１０個の金属相互接続の層を利用してもよい。典型的にはアルミニウム−銅またはアルミニウム−銅−シリコン合金である相互接続金属４１は、層間誘電体（inter-level dielectric）（ＩＬＤ）３２のコンタクト開口を通って、および薄いバリア金属４０を通って、Ｎ＋領域３３と接触している。典型的にはチタン、プラチナまたはタングステンを含むバリア金属が導入されて、金属スパイク（すなわち、フィラメント）が処理中にＮ＋−Ｐウェル間接合部を通って合金になり、トランジスタの接合部を短絡させることを防ぐ。
なお、ユニークな形状の酸化物３１は鳥の頭および伸ばした嘴の外観を有しており、酸化物の厚みは１マイクロメートルの数十分の一の距離にわたって段階的になっている。この形状は、活性デバイス領域における酸化を局所的に防ぐために用いられる、シリコンと上に横たわる窒化シリコン層との間に存在する応力に起因する。フィールド酸化が進むと、端縁を持上げる窒化物マスクの下に酸素が拡散して、ユニークに特徴的な形状を生み出す。鳥の嘴はより小さなトランジスタではいくつかの望ましくない影響があり、トランジスタのしきい値および利得に影響を及ぼし、使用可能なスペースを無駄にする。いくつかのプロセスでは、Ｐ型フィールドドーパントＰＦＤ２９がＬＯＣＯＳフィールド酸化の前に導入されて、フィールドしきい値を引上げ、任意の２つの隣接するＮ型領域間の表面漏れを抑制する。Ｎ型フィールドドーパントＮＦＤ３０も、隣接するＰ型領域間の寄生漏れを防ぐために、Ｎウェル領域２８上のフィールドエリアにおいて導入されてもよい。ＮＦＤおよびＰＦＤの両方の領域に関する問題は、ＮＦＤおよびＰＦＤ領域がフィールド酸化中に深く拡散しすぎて、特にディープサブミクロンデバイスではトランジスタの電気的特性に悪影響を及ぼし得ることである。
Ｐ−ウェル２７の別の特性は、特にチャネル領域３５における非ガウスのドーピングプロファイルである。垂直切断線Ａ−Ａ′に沿った１つの可能なドーピングプロファイルが図１Ｄにおけるドーパント濃度グラフ５０に示される。示されるように、曲線５２として示されるＰＷ２７のドーパント濃度は、水平な線５１として示される基板２６の一定のドーピング濃度と交わるガウスプロファイルをなぞる。ＰＷ２７も基板２６もＰ型であるので、ＰＷ２７および基板２６が出合うＰ−Ｎ接合部は存在せず、Ｐ−ウェルは基板から分離されていない。ピーク５３、５４および５５は、バルクパンチスルー破壊を防ぐため、表面近くの部分の漏れを防ぐため、およびデバイスのしきい値電圧を設定するために、チャネル領域に位置する注入されたＰ型ドーパントをそれぞれ表わす。しかしながら、示されるグラフは、理想的な一次元のドーピングプロファイルを表わしており、フィールドドーパントまたはフィールド酸化物によるゲート下での横方向の侵入の影響を無視しており、それらは両方とも二次元およびさらには三次元のドーピングプロファイルをしばしば不都合に変更する。鳥の嘴の形状がわずかなプロセスの変化に対して敏感になるので、最終厚みがより薄い、より小さな寸法にＬＯＣＯＳを尺度決めすることは問題がある。
図２Ｂの断面図に示されるＮ−チャネルＭＯＳＦＥＴ１００は、フィールド酸化プロセスを誘電体が充填されたトレンチ１０４と置き換えることによって上述のＬＯＣＯＳの問題を回避する。誘電的に充填されたトレンチアイソレーション領域の形成方法は、２００５年１２月９日に出願された、リチャード Ｋ．ウィリアムズ（Richard K. Williams）による「半導体集積回路基板のための分離構造およびその形成方法（Isolation Structures for Semiconductor Integrated Circuit Substrates and Methods of Forming the same）」と題される関連出願番号第１１／２９８，０７５号に記載されており、これは全文が引用により本明細書に援用されている。ＬＯＣＯＳがなければ、ポリシリコンゲート１１３を浸食するかまたはチャネル領域１１２のドーピングに影響を及ぼすように鳥の嘴が存在することはなく、デバイス１００をより小さな寸法に尺度決めできる。前述のものと同様に、Ｎ−チャネルＭＯＳＦＥＴ１００がＰ−ウェル１０２に形成され、Ｐ−ウェル１０２は、Ｐ−基板１０１に対して電気的に短絡しており、電気的分離を提供しない。
図３Ａは、ＬＯＣＯＳまたはトレンチアイソレーションを用いて非分離ＣＭＯＳを製造するためのいくつかの一般的な先行技術のプロセスフローを示す。一連のカードとして示されているが、角張ったコーナを有するそれらのカードは必須の処理ステップであり、（ＮＦＤ注入などの）切取られたコーナを有するカードは任意のプロセスステップを表わしている。
図３Ｂは、Ｐ−チャネルＭＯＳＦＥＴ１３２およびＮ−チャネルＭＯＳＦＥＴ１３１を備え、記載された先行技術の製造シーケンスのいずれかを用いて製造されたＣＭＯＳペア１３０の概略図を示す。各トランジスタは４つの端子、すなわち、ソースＳと、ドレインＤと、ゲートＧと、ボディまたはバックゲートＢとを含む。Ｐ−チャネルＭＯＳＦＥＴ１３２の場合、ソース−ボディ間接合部は概略的にＰ−Ｎダイオード１３６と表わされ、ドレイン−ボディ間接合部はＰ−Ｎダイオード１３７によって示される。Ｎ−ウェル領域の抵抗は、集中回路素子抵抗１３８として示されるが、実際には、特に大面積パワーデバイスではデバイス全体にわたって空間的に分散している。
Ｐ−チャネル１３２の１つの弱点は、Ｐ−チャネル１３２がデバイスの構成に寄生する基板−ＰＮＰ１３９を本来含んでいることである。示されるように、ソースがＮ−ウェルベースの中にホールを打込むエミッタとしての役割を果たす場合、それらのホールの何分の１かは、再結合することなくＮ−ウェルベースを貫通する可能性があり、最終的にホール電流として基板によって収集され得る。寄生ＰＮＰ１３９の利得が高すぎると、特に低不純物濃度の浅いＮ−ウェルの場合、（ＢＶｃｅｏまたはＢＶｃｅｒ破壊としても知られている）バイポーラスナップバック破壊が結果として生じる可能性があり、デバイスが損傷を受けるかまたは破壊される可能性がある。分離がなければ、しきい値電圧などのＭＯＳＦＥＴ１３２の他の特性に影響を及ぼすことなく寄生ＰＮＰ１３９の特性を制御することは困難である。
ソース−ボディ間接合部がＰ−Ｎダイオード１３３によって概略的に表わされ、かつ、ドレイン−ボディ間接合部がＰ−Ｎダイオード１３４によって表わされるＮチャネルＭＯＳＦＥＴ１３１は、ボディを基板に対して短絡させており、これはここでは接地記号によって表わされ、したがって分離されていない。Ｐ−ウェルおよび周囲のＰ型基板領域の抵抗は集中回路素子抵抗１３５として示され、これは実際には、特に大面積パワーデバイスではデバイスおよび基板全体にわたって空間的に分散している。接地されたボディ接続部の回路の影響は別にして、ドレインダイオード１３４の順方向バイアスは電子をＰ型基板の中に打込み、この電子は再結合する前または収集される前に集積回路（チップ）全体にわたってかなりの距離移動し得る。このような寄生接地電流は、他のデバイスに悪影響を及ぼす可能性があり、適切な回路動作を損なう可能性がある。
（図３Ｃにおけるインバータ１５０のように）ほとんどのＣＭＯＳペアがデジタル回路の中でロジックゲートとして用いられるので、寄生ダイオード１５４および１５３は通常遭遇するＮ−チャネル１５１およびＰ−チャネル１５２のすべての動作条件について逆バイアスをかけられたままである。しかしながら、同じインバータがバック（Buck）スイッチングレギュレータにおけるインダクタを駆動するために用いられる場合、Ｐ−チャネル１５２がオフになるたびにダイオード１５３は順方向バイアスをかけられることになり、電流を基板の中に投入し、場合によっては不要な現象を発生させる。
図３Ｄに示されるカスコードクランプ出力ドライバ１６０を実現するために非分離ＣＭＯＳを用いる場合に類似の問題が発生する。この回路では、Ｎ−チャネル１６１およびＰ−チャネル１６３を備えるインバータの出力電圧は、出力電圧をゲートバイアスＶbiasを下回るあるしきい値電圧ＶTN（１６２）に制限するＮ−チャネルフォロワ１６２によってある最大正電圧にクランプされる。カスコードの作用を通じて、インバータは供給電圧Ｖｃｃよりも小さな電圧範囲に出力を低減、すなわち「レベルシフト」することができる。ダイオード１６４、１６５、１６６および１６７はすべて、通常動作中は逆バイアスをかけられたままである。問題は、ダイオード１６６がＶｏｕｔに等しい電圧に逆バイアスをかけられるので、Ｎ−チャネル１６２のしきい値が出力電圧に比例して増大し、それによって、回路の最大出力電圧を制限することである。Ｎ−チャネルＭＯＳＦＥＴ１６２が分離されると、ソースおよびボディは出力に対して短絡する可能性があり、その結果、ダイオード１６６は決して逆バイアスをかけられることはなく、しきい値電圧は一定のままであろう。
接合部が分離したＣＭＯＳの製造および構成
電気的に分離されたＣＭＯＳの必要性は図４Ａの回路１５０においてさらに例証され、図４Ａでは、１対のＮ−チャネルＭＯＳＦＥＴ１５１および１５２は、トーテムポールの構成で接続されており、ブレークビフォアメーク（break-before-make）（ＢＢＭ）回路
１５５によって位相がずれて駆動される。動作条件から独立した低いオン抵抗を達成するために、ハイサイドＮ−チャネルＭＯＳＦＥＴ１５２には（常にＶSB＝０であるように）ソース−ボディ短絡が必要である。フローティングブートストラップキャパシタ１５７はフローティングゲート駆動回路１５６にパワーを供給して、ハイサイドデバイスがオンであり、かつＶｏｕｔがＶｃｃにおよそ等しいときでさえ、ＭＯＳＦＥＴ１５２に十分なゲートバイアスＶGSを提供する。ブートストラップ駆動を実現するために、フローティング回路１５６もハイサイドＭＯＳＦＥＴ１５２もＩＣの基板から電気的に分離されなければならない（すなわち、接地されなければならない）。
分離が必要な別の状況が図４Ｂのバックコンバータ１７０において示されており、図４Ｂでは、ローサイドＭＯＳＦＥＴ１７１およびハイサイドＭＯＳＦＥＴ１７２を含むプッシュ−プルＣＭＯＳペアがインダクタ１７７における電流を閉ループ動作の際に制御し、出力キャパシタ１７８の両端の定電圧を調整する。ハイサイドＭＯＳＦＥＴ１７２に逆並列であるダイオード１７３は通常動作中は逆バイアスをかけられたままであるが、ローサイドＭＯＳＦＥＴ１７１のドレイン−ボディ間ダイオード１７４は逆バイアスをかけられたままではない。ハイサイドＭＯＳＦＥＴ１７２がオフにされるたびに、インダクタ１７７は接地順方向バイアスダイオード１７４を下回るインバータ出力電圧Ｖｘを駆動する。ＭＯＳＦＥＴのボディにおける導通電流が抵抗１７５の両端の電圧降下を生じさせるのに十分である場合、電子は、寄生ＮＰＮ１７６のバイポーラトランジスタの作用によって基板の中に深く打込まれる可能性があり、他のＮ領域１７９によって収集され得る。結果として生じる基板電流は、効率に悪影響を及ぼす可能性があり、回路の動作不良を引起こす可能性がある。ローサイドＭＯＳＦＥＴ１７５が分離されると、ダイオード電流は不要な基板電流になることなく収集されることができるであろう。
完全な電気的分離の最も一般的な形態は、接合分離である。接合分離は、酸化物が各デバイスまたは回路を取囲む誘電体分離ほど理想的ではないが、生産コストと分離性能の両方を今日まで満足させてきた。図５Ａに示されるように、先行技術のＣＭＯＳ分離は、Ｎ型エピタキシャル層２０３を備える複雑な構造を必要とし、このＮ型エピタキシャル層２０３は、Ｐ型基板２０１の上に成長し、電気的にＰ型基板に接続して下および全側面でＰ型材料によってＮ型エピタキシャルアイランドを完全に分離する深いＰ型分離ＰISO２０４の環状リングで取囲まれている。エピタキシャル層２０３の成長はまた、ゆっくりとしたものであり、時間を要し、半導体ウェハの製造において単一の最も高価なステップである。長時間（１８時間まで）にわたり高温拡散を用いて形成される分離拡散も高価である。寄生デバイスを抑制することができるようにするために、高不純物濃度Ｎ型埋込み層ＮＢＬ２０２もエピタキシャル成長の前にマスキングされ、選択的に導入されなければならない。
エピタキシャル成長および分離拡散中の上への拡散を最小限にするために、砒素（Ａｓ）またはアンチモン（Ｓｂ）などのスローディフューザがＮＢＬ２０２を形成するために選択される。しかしながら、エピタキシャル成長の前に、このＮＢＬ層は表面濃度を低減するのに十分に深く拡散されなければならず、そうでなければエピタキシャル成長の濃度制御は悪影響を受けることになる。ＮＢＬ層がスローディフューザから成っているので、このエピタキシ前拡散プロセスは１０時間以上かかる可能性がある。
一旦分離が完了すると、ＣＭＯＳの製造が上述の記載に類似の態様で開始可能である。再び図５Ａを参照して、Ｐ−ウェル２０５およびＮ−ウェル２０６が注入され、拡散して、Ｎ−チャネルおよびＰ−チャネルの製造を容易にする。しかしながら、Ｎ−チャネルおよびＰ−チャネルは、Ｎ型シリコンの分離されたエピタキシャルポケットに形成されるので、有利なことに基板から完全に分離される。
接合分離製造方法が高温処理に頼って深く拡散した接合部を形成し、エピタキシャル層を成長させるので、これらの高温プロセスは高価であり、製作が困難であり、大きな直径のウェハの製作とは相容れず、デバイスの電気的性能の大幅な変化を示し、高いトランジスタ集積密度を妨げる。接合分離の複雑さは図５Ｂのフローチャート２２０に示されている。示されるすべてのステップが実行された後、ウェハはフィールド酸化物層の形成に進まなければならず、そのときになってようやくフローの広範囲にわたるＣＭＯＳ製作部分が開始し得る。
接合分離の別の不利な点は、分離構造によって無駄になる、およびそうでなければ活性トランジスタまたは回路の製造に利用可能でない面積である。図５Ｃでは、ある特定の最小限の設計ルールを満たすために必要な面積が、埋込み層２１２、Ｐ型拡散接合分離２１３、および（ＮＢＬ２１２Ｂの上に重なる）拡散した高不純物濃度Ｎ型シンカー２１４について示されている。さらなる厄介な問題として、接合分離では、設計ルール（および無駄になる面積）は分離されたデバイスの最大電圧に依存する。厚みｘepiに成長したエピタキシャル層では、実際の厚み支持電圧ｘnetはより小さい。なぜなら、Ｐ＋接合部２１６の深さおよびＮＢＬ２１２Ａの上への拡散は、分離されたデバイスの電圧能力を決定するために総厚みから減じられなければならないためである。
一般的なエピタキシャル厚みは、４ミクロン〜１２ミクロンの範囲である。分離領域注入物のための必要な開口は、分離されているエピタキシャル厚みに依存する。ＰISOマスク開口は、拡散不足の影響を回避するのに十分に大きくなければならない。拡散不足は、二次元（または三次元）の拡散がドーパント濃度勾配を低減し、垂直拡散速度を減速させるときに発生する。実際には、ＰISO開口が十分でなければ、分離は基板に到達することさえないかもしれない。一般的な経験則として、拡散不足を回避するために、分離注入のための開口は、エピタキシャル厚みｘepiにおよそ等しい寸法ｙ1を有するべきである。
二次元効果を無視すると、分離ドライブインサイクル中、（側面当たりの）垂直拡散の速度のおよそ８０％の速度で横方向の拡散が発生する。それゆえ、拡散した分離の実際の表面幅ｙ2は、［ｘepi＋２・（０．８・ｘepi）］＝２．６・ｘepiにおよそ等しい。この基準を用いて、７ミクロンのエピタキシャル層を分離するには、１８マイクロメートルの幅の分離リングが必要である。分離２１３の底部とＮＢＬ２１２Ａとの間のアバランシェ降伏を防ぐためにさらなる間隔ｙ6が含まれなければならない。
ＮＢＬ層２１２Ｂを表面に接続するための拡散した低抵抗シンカー２１４の製造について類似の設計ルールを考慮しなければならない。Ｎsinkerマスク開口は、深さｘnetにおよそ等しい寸法ｙ3を有していなければならない。この結果、シンカーの表面幅ｙ4は［ｘnet＋２・（０．８・ｘnet）］＝２．６・ｘnetに等しくなる。（７ミクロンのエピタ
キシャル層の場合に）ｘnet＝５ミクロンであると仮定すると、シンカーリングの表面幅
は１３マイクロメートルである。分離とシンカーリングとの間に２マイクロメートルの間隔ｙ5を割当てることは、シンカーおよび隣接する分離に必要な表面積が［ｙ2＋ｙ5＋ｙ4］＝［１８＋２＋１３］または３３マイクロメートルであることを意味する。明らかに、従来のエピタキシャル接合分離は、その電気的利点にもかかわらず、面積の無駄が非常に多いので、混合信号およびパワー集積回路のための実現性のある技術オプションのままであることができない。
輪郭付け注入物を用いた、十分に分離されたエピレス（epiless）ＢＣＤプロセス
２００５年２月１５日に発行された、リチャード Ｋ．ウィリアムズらによる「モジュール式バイポーラ−ＣＭＯＳ−ＤＭＯＳアナログ集積回路およびパワートランジスタ技術（Modular Bipolar-CMOS-DMOS Analog Integrated Circuit & Power Transistor Technology）」と題される、引用により本明細書に援用される米国特許第６，８５５，９８５号
に開示されているように、ＣＭＯＳ、バイポーラおよびＤＭＯＳトランジスタを集積する十分に分離されたプロセスは、高温拡散またはエピタキシの必要なく達成されることができる。図６の多電圧ＣＭＯＳ２５０に示されるように、前に開示されたモジュール式ＢＣＤプロセスの原理は、輪郭付けられた酸化物を通す高エネルギ（ＭｅＶ）イオン注入に頼って、事実上高温処理を必要としない状態で自己形成分離構造を生成する。この低熱量プロセスは、高温プロセスが利用されないためにドーパントの再分散をほとんどまたは全く被らない「注入されたままの」ドーパントプロファイルの恩恵を受ける。
示される構造では、ＬＯＣＯＳフィールド酸化物層２５５を通して注入された深いＮ型層（ＤＮ）２５３Ａおよび２５３Ｂは、多電圧ＣＭＯＳを囲む共形的な分離構造を形成する。たとえば、ＤＮ層２５３Ａは、より高濃度の埋込みＰ−ウェル２５４（ＰＷ１Ｂ）を有する表面Ｐ−ウェル２５５（ＰＷ１）と、より高濃度の埋込みＮ−ウェル２５２（ＮＷ１Ｂ）を有する表面Ｎ−ウェル２５３（ＮＷ１）とを備える５ＶのＣＭＯＳウェルを含み、ドーピングプロファイルは５ＶのＮ−チャネルおよびＰ−チャネルＭＯＳＦＥＴ用に最適化される。同じダイ上の別の領域において、ＤＮ層２５３Ｂは、より高濃度の埋込みＰ−ウェル２５８（ＰＷ２Ｂ）を有する表面Ｐ−ウェル２５９（ＰＷ２）と、より高濃度の埋込みＮ−ウェル２５６（ＮＷ２Ｂ）を有する表面Ｎ−ウェル２５７（ＮＷ２）とを備える１２ＶのＣＭＯＳウェルを含み、ドーピングプロファイルは１２ＶのＮ−チャネルおよびＰ−チャネルＭＯＳＦＥＴ用に最適化される。同じプロセスが、集積バイポーラトランジスタおよびさまざまなパワーデバイスに可能であり、すべては投与量およびエネルギが異なる共形的および鎖状のイオン注入を用いて合わせられる。（注：「共形的な」という用語は、本明細書において用いられるときには、ドーパントの領域または層を指し、このドーパントの領域または層は、（ａ）半導体材料の表面における層（しばしば酸化物層）を通る注入によって形成され、（ｂ）半導体材料におけるその垂直方向の厚みおよび／または深さは、表面層に形成された任意の開口を含む表面層の厚みおよび／または他の特徴に従って変化する。）
この「エピレス」低熱量手法は非分離プロセスおよびエピタキシャル接合部分離プロセスに対して多くの利点を有しているが、ＬＯＣＯＳに頼ることによって、より小さな寸法およびより高いトランジスタ密度に尺度決めする能力にある一定の制約が課される。ＬＯＣＯＳベースのモジュール式ＢＣＤプロセスにおける共形的なイオン注入の原理は、より厚い酸化物層を通して注入することにより、ドーパント原子がシリコン表面にさらに近づいて位置することになり、より薄い酸化物層を通して注入することにより、注入された原子が表面から離れてシリコンの中により深く位置することになるという概念である。
共形的な注入の尺度決めの問題が図７に示される。図７Ａに示されるＬＯＣＯＳ２８２では、鳥の嘴の領域の自然斜面は、注入されたＤＮ層の深さの滑らかな連続的なグラデーション２８５によって再現される酸化物の厚みの滑らかな連続的なグラデーションを作り出す。フロア分離領域２８４は一次元デバイス特性を設定するが、分離側壁は自己形成的であり、酸化物の厚み２８６が増大するにつれて線２８７の右側の表面に向かって先細りになっている。フォトレジストマスク層２８３を通して導入される注入物はない。
しかしながら、ＣＭＯＳトランジスタの集積密度を改善するためには、鳥の嘴の先細り部分は、パッキング密度をより高くするためにより接近してデバイスを配置できるようにより垂直な構造に低減されなければならない。たとえば、図７Ｂでは、線２９７の右側の鳥の嘴の領域２９６ははるかに急勾配である。その結果、注入物のより多くの部分がＬＯＣＯＳ２９２の底部に均一に触れており、深部２９４とフィールドエリア２９８との間の遷移部２９５はより垂直であり、より急峻である。その結果、側壁部２９５のための分離の幅は狭くなり、分離の質が犠牲になる。
この点をさらに極端にして、図７ＣはＬＯＣＯＳ３０２のためのほぼ垂直な酸化物プロファイルを示し、図７Ｃでは、線３０７の右側の傾斜部分３０６は非常に短い。結果として生じる注入物プロファイルは、深い分離３０４と表面ドーピング３０８との間の非常に薄い急峻な遷移部３０５を示す。したがって、葛藤がある。領域３０５は、優れた分離を提供するには狭すぎるが、より急勾配の酸化物を作ることによってしか、同じスペースの中により多くのトランジスタをパッキングすることができない。
必要なのは、エピタキシャル層または長い高温プロセスを用いることなく完全な電気的分離および高密度集積を提供する新たな分離構造である。
米国特許第６，８５５，９８５号
この発明に従って、さまざまな分離構造が上記の問題を克服する。これらの新たな分離構造は、エピタキシャル層を持たない基板に形成され、基板とは反対の導電性を有するドーパントの高エネルギ注入によって形成された深いフロア分離層を含む。実施例の１つのグループでは、分離構造の側壁の少なくとも一部として、誘電体が充填されたトレンチが用いられる。誘電体が充填されたトレンチは、深いフロア分離領域の中に延びていてもよい。誘電体が充填されたトレンチは、深いフロア分離領域を通って延びていてもよく、深いフロア分離領域の下に、ある距離にわたって延びていてもよい。
代替的な実施例では、誘電体が充填されたトレンチは、深いフロア分離領域までの距離の一部にしか延びておらず、基板とは反対の導電型のドープされた側壁領域は、トレンチの底部と深いフロア分離領域との間に延びている。有利に、ドープされた側壁領域は、トレンチが誘電体で充填される前にトレンチのフロアを通してドーパントを注入することによって形成される。
別の実施例では、鎖状に注入された側壁ドーパント領域の積層物が基板の表面から深いフロア分離領域まで延びており、誘電体が充填されたトレンチが側壁ドーパント領域内にまたは側壁ドーパント領域に隣接して形成される。
上述のほとんどの実施例において、トレンチは、ドープされたポリシリコンなどの導電性材料で充填されてもよく、酸化物などの誘電体層で裏打ちされてもよい。これによって、直接にトレンチを介して、またはトレンチおよびドープされた側壁領域を介して、基板の表面から深いフロア分離領域との電気的接点を作ることができる。
トレンチおよびドープされた側壁領域は、基板の分離されたポケットを囲むように環状の形状をしていてもよい。（注：「環状の」という用語は、本明細書において用いられるときには、構造の形状にかかわらず、基板の領域を横方向に囲むまたは取囲む構造を指す。異なる実施例では、環状の構造は、たとえば円形、長方形、多角形、または他の何らかの形状であってもよい。）
実施例のさらに別のグループでは、マスク層が基板の表面上に形成され、マスク層に開口が形成される。開口を取囲むマスク層の端縁は傾斜している。マスク層の開口を通してドーパントが注入されて、側壁がマスク層の傾斜した端縁の下に横たわる、受皿の形状の分離領域を形成する。分離領域は、基板の分離されたポケットを囲んでいる。
分離されたポケットがこの発明に従って形成されると、誘電体が充填された浅いトレンチもポケット内に形成されてもよく、同じポケットにおけるデバイス間の表面分離を提供する。さらに、深いフロア分離領域より下の高さまで延びていてもよいさらなる誘電体が充填されたトレンチが、分離されたポケットの間に形成されてもよく、ポケット間のさらなる分離を提供する。分離されたポケット内の浅いトレンチおよび分離されたポケット間のトレンチはまた、鎖状注入物側壁および深い注入されたフロア領域を有する構造などの従来の分離構造とともに用いられてもよい。
この発明はまた、隣接するポケット間のパンチスルーの防止を助けるために、分離されたポケット間に基板と同じ導電型の領域を注入することを含む。
この発明はまた、上記の分離構造の製造方法を備える。上記の方法は、プロセスステップのうちの多くが、結果として生じる分離構造の性質に大きく影響を及ぼすことなく、プロセスシーケンス全体のうちの異なる段階で行なわれてもよいという意味で、概してモジュール式である。さらに、プロセスは概してエピタキシャル層の成長または著しい熱サイクルを有する他のプロセスを伴わず、これは、ドーパント領域が、横方向および垂直方向の膨張が最小限である「注入されたままの」構成のままであることを意味する。これによって、半導体デバイスのパッキング密度の増大が可能であり、半導体チップの表面上の貴重なスペースが節約される。上記の方法は、深いトレンチ、浅いトレンチ、誘電体が充填されたトレンチ、および導電性材料で充填されたトレンチを含む、分離構造に組入れられる種々のトレンチの形成の際に処理ステップを共有する手法も含む。
ＬＯＣＯＳフィールド酸化を用いた先行技術の非分離相補型ウェルＣＭＯＳプロセスの断面図であり、相補型ウェルの形成後の構造を示す。 ＬＯＣＯＳフィールド酸化を用いた先行技術の非分離相補型ウェルＣＭＯＳプロセスの断面図であり、金属化および相互接続前のデバイス製造後の構造を示す。 ＬＯＣＯＳフィールド酸化物によって取囲まれる側壁スペーサＮ−チャネルＭＯＳＦＥＴの詳細な断面図である。 Ｎ−チャネルＭＯＳＦＥＴゲートの下のＰ−ウェル領域のドーピングプロファイルを示す。 酸化物が充填された浅いトレンチを用いた先行技術の非分離相補型ウェルＣＭＯＳプロセスの断面図であり、金属化および相互接続前のデバイス形成後の構造を示す。 酸化物が充填された浅いトレンチを用いた先行技術の非分離相補型ウェルＣＭＯＳプロセスの断面図であり、酸化物が充填されたトレンチによって取囲まれる側壁スペーサＮ−チャネルＭＯＳＦＥＴの詳細な断面図である。 先行技術のトレンチおよびＬＯＣＯＳフィールド酸化物相補型ウェルＣＭＯＳを製造するための先行技術のプロセスフローを示す。 ＣＭＯＳデバイスの概略図である。 ＣＭＯＳプッシュ−プルドライバまたはインバータの概略図である。 ＣＭＯＳカスコードクランププッシュ−プルドライバの概略図である。 電気的分離の恩恵を受けることができるいくつかの回路を示し、トーテムポールＮ−チャネルＭＯＳＦＥＴを用いて実現されるプッシュ−プルドライバの概略図である。 電気的分離の恩恵を受けることができるいくつかの回路を示し、バックトポロジースイッチングレギュレータの概略図である。 金属化および相互接続前の、エピタキシャル層を含む先行技術の高温接合部分離ＣＭＯＳの断面図である。 図５ＡのＣＭＯＳのためのプロセスフローを示す。 分離およびシンカー拡散に関連するいくつかの設計ルールを示す。 ＬＯＣＯＳ酸化物層および輪郭付けられた分離注入物を用いた、低熱量の、十分に分離されたエピレスＣＭＯＳの断面図である。 ＬＯＣＯＳ酸化物層のプロファイルが、輪郭付けられた分離注入に対して課す制約を示す。 ＬＯＣＯＳ酸化物層のプロファイルが、輪郭付けられた分離注入に対して課す制約を示す。 ＬＯＣＯＳ酸化物層のプロファイルが、輪郭付けられた分離注入に対して課す制約を示す。 十分に分離されたデバイス集積が可能な、注入されたフロアおよびトレンチ底部分離を用いたタイプＩトレンチ分離プロセスの断面図である。 十分に分離されたデバイス集積が可能な、注入されたフロア分離を用いたタイプＩＩトレンチ分離プロセスの断面図である。 注入されたフロアおよび側壁分離ならびに注入されていないトレンチ領域を用いる、十分に分離されたデバイス集積が可能なタイプＩＩＩプロセスの断面図である。 トレンチ分離製造シーケンスの前の、注入されたフロア分離のための製造シーケンスを示す。 トレンチ分離製造シーケンスの前の、注入されたフロア分離のための製造シーケンスを示す。 トレンチ分離製造シーケンスの前の、注入されたフロア分離のための製造シーケンスを示す。 注入されたフロアおよびトレンチ底部分離を用いたタイプＩおよびタイプＩＩトレンチ分離プロセスを示す。 注入されたフロアおよびトレンチ底部分離を用いたタイプＩおよびタイプＩＩトレンチ分離プロセスを示す。 注入されたフロアおよびトレンチ底部分離を用いたタイプＩおよびタイプＩＩトレンチ分離プロセスを示す。 注入されたフロアおよびトレンチ底部分離を用いたタイプＩおよびタイプＩＩトレンチ分離プロセスを示す。 注入されたフロアおよびトレンチ底部分離を用いたタイプＩおよびタイプＩＩトレンチ分離プロセスを示す。 注入されたフロアおよび側壁分離を用いたタイプＩＩＩトレンチ分離プロセスを示す。 注入されたフロアおよび側壁分離を用いたタイプＩＩＩトレンチ分離プロセスを示す。 注入されたフロアおよび側壁分離を用いたタイプＩＩＩトレンチ分離プロセスを示す。 注入されたフロアおよび側壁分離を用いたタイプＩＩＩトレンチ分離プロセスを示す。 注入された深いＰ領域を用いたタイプＩトレンチ分離プロセスを示す。 注入された深いＰ領域を用いたタイプＩトレンチ分離プロセスを示す。 深いＰ領域を持たない、図１４ａおよび図１４Ｂに示されるデバイスの設計ルールを示す。 深いＰ領域を有する、図１４ａおよび図１４Ｂに示されるデバイスの設計ルールを示す。 代替的なタイプＩＩＩトレンチ分離プロセスを示す。 代替的なタイプＩＩＩトレンチ分離プロセスを示す。 代替的なタイプＩＩＩトレンチ分離プロセスを示す。 代替的なタイプＩＩＩトレンチ分離プロセスを示す。 代替的なタイプＩＩＩトレンチ分離プロセスを示す。 代替的なタイプＩＩＩトレンチ分離プロセスを示す。 種々のトレンチ分離プロセスを示す。 注入されたフロア分離、注入された側壁分離、浅い誘電体トレンチ分離および深い誘電体トレンチ分離を用いたタイプＩＩＩトレンチ分離プロセスを用いて生成された構造の断面図である。 浅い誘電体トレンチ分離および深い誘電体トレンチ分離を含む、注入されたフロア分離ならびに誘電体トレンチ側壁分離を用いたタイプＩトレンチ分離プロセスを用いて生成された構造の断面図である。 浅い誘電体トレンチ分離および深い誘電体トレンチ分離と組合せられた、注入されたフロア分離および共形的な注入された側壁分離を用いたタイプＶＩトレンチ分離プロセスを用いて生成された構造の断面図である。 浅いトレンチ分離を含む、注入されたフロア分離ならびに導電性／誘電体トレンチ側壁分離を用いたタイプＩＶトレンチ分離プロセスを用いて生成された構造の断面図である。 深いトレンチ分離および浅いトレンチ分離を含む、注入されたフロア分離、導電性／誘電体トレンチ＋注入された側壁分離を用いたタイプＶトレンチ分離プロセスを用いて生成された構造の断面図である。 浅い誘電体トレンチ分離および深い誘電体トレンチ分離を含むタイプＩトレンチ分離プロセスを示す。 浅い誘電体トレンチ分離および深い誘電体トレンチ分離を含むタイプＩトレンチ分離プロセスを示す。 浅い誘電体トレンチ分離および深い誘電体トレンチ分離を含むタイプＩトレンチ分離プロセスを示す。 共形的な注入された分離層を含むタイプＶＩトレンチ分離プロセスを示す。 共形的な注入された分離層を含むタイプＶＩトレンチ分離プロセスを示す。 共形的な注入された分離層を含むタイプＶＩトレンチ分離プロセスを示す。 別のタイプＩＶトレンチ分離プロセスを示す。 別のタイプＩＶトレンチ分離プロセスを示す。 別のタイプＩＶトレンチ分離プロセスを示す。 別のタイプＩＶトレンチ分離プロセスを示す。 別のタイプＩＶトレンチ分離プロセスを示す。 別のタイプＩＶトレンチ分離プロセスを示す。 タイプＶトレンチ分離プロセスを示す。 タイプＶトレンチ分離プロセスを示す。 タイプＶトレンチ分離プロセスを示す。 タイプＶトレンチ分離プロセスを示す。 タイプＶトレンチ分離プロセスを示す。
発明の説明
図６に示されるデバイスを製造するために用いられる低温分離プロセスは、ＬＯＣＯＳフィールド酸化物層によって輪郭付けられる高エネルギ注入を利用して、各々の分離されたポケットおよびデバイスを取囲む側壁ならびにフロア分離を達成する。しかしながら、このような技術の尺度決めの制約および最大トランジスタ密度は、如何に小さなＬＯＣＯＳフィールド酸化物領域を実現できるかによって制限される。フォトリソグラフィの限界よりもはるかに大きな寸法では、ＬＯＣＯＳプロセスの実践が明らかになる。このような悪影響には、フィールド酸化物の形状のゆがみ、酸化物が過度に薄くなること、高応力、高い表面状態電荷、低品質のゲート誘電体などが含まれる。さらに、図７に関して記載されるように、ＬＯＣＯＳの寸法が小さいことは、注入物側壁分離領域が薄くなることに繋がり、対応してデバイスの分離の質が劣化することに繋がる。
ＩＣを尺度決めする際のＬＯＣＯＳの大きさの制約をなくすために、代替的アプローチは、代替のプロセス製作フローを利用して、ＬＯＣＯＳの代わりに（「ＳＴＩ」と称される）浅いまたは中程度の深さのトレンチ分離領域を提供するというものである。これらの誘電的に充填されたトレンチは次いで、高エネルギおよび鎖状のイオン注入と組合せられることができて、フロア分離を形成し、場合によっては側壁分離電圧能力を高める。
側壁分離および高エネルギ注入フロア分離のためのＳＴＩの新規の組合せは、長い高温拡散または高価なエピタキシャル堆積の必要なく高密度でデバイスを集積および分離するための新規の方法ならびに装置を種々の形態で表わす。この態様で生成された分離構造は６つのカテゴリまたは「タイプ」に分けることができ、これらは本明細書では以下のとおりに規定される。
・タイプＩ分離：深い高エネルギイオン注入フロア分離と誘電的に充填されたトレンチ側壁分離との組合せであり、深いトレンチ分離および／または浅いトレンチ分離の選択は側壁分離に関連付けられない。
・タイプＩＩ分離：深い高エネルギイオン注入フロア分離と誘電的に充填されたトレンチ側壁分離との組合せであり、さらなる分離注入物はトレンチの底部をフロア分離に接続する。
・タイプＩＩＩ分離：深い高エネルギイオン注入フロア分離と鎖状注入接合部側壁分離との組合せであり、深いトレンチ分離および／または浅いトレンチ分離の選択は側壁分離に関連付けられない。
・タイプＩＶ分離：深い高エネルギイオン注入フロア分離と共形的な注入接合部側壁分離との組合せであり、深いトレンチ分離および／または浅いトレンチ分離の選択は側壁分離に関連付けられない。
・タイプＶ分離：深い高エネルギイオン注入フロア分離と導電性／誘電体が充填されたトレンチ側壁分離との組合せであり、さらなる分離注入物はトレンチの底部をフロア分離に接続する。
・タイプＶ分離：深い高エネルギイオン注入フロア分離と導電性／誘電体が充填されたトレンチ側壁分離との組合せであり、さらなる分離注入物はトレンチの底部をフロア分離に接続し、深いトレンチ分離の選択は側壁分離に関連付けられない。
・タイプＶＩ分離：深い高エネルギイオン注入フロア分離と導電性／誘電体が充填されたトレンチ側壁分離との組合せであり、浅いトレンチ分離の選択は側壁分離に関連付けられない。
タイプＩＩエピレス分離
図８の断面図に示されるタイプＩＩエピレス分離のデバイス構造３５０は、誘電体が充填されたトレンチ３５５Ａ〜３５５Ｆと、誘電的に充填されたトレンチの底部に形成された、Ｎ型をドープした側壁分離領域３５４Ａ〜３５４Ｆとを有する、Ｐ型基板３５１に形成された深いＮ型（ＤＮ）フロア分離領域３５２Ａおよび３５２Ｂを備える。任意の深いＰ型領域（ＤＰ）３５３が、Ｐ型基板３５１において、ＤＮ領域３５２Ａおよび３５２Ｂよりも浅い深さのところに、ＤＮ領域３５２Ａおよび３５２Ｂよりも深い深さのところに、またはＤＮ領域３５２Ａおよび３５２Ｂに等しい深さのところに形成される。その結果、領域３５６Ａ、３５６Ｂ、３５６Ｄおよび３５６Ｅとも呼ばれる電気的に分離されたＰ型ポケットＰ1〜Ｐ4、すなわち、ポケットの底部における接合分離とポケットの側壁に沿った誘電体が充填されたトレンチとの組合せによってＰ型基板３５１から電気的に分離されたポケットＰ1〜Ｐ4が形成される。
この発明の好ましい実施例では、深いＮ領域３５２Ａおよび３５２Ｂは、注入後の任意の著しい高温処理なしに高エネルギでリンを注入することによって形成される。我々は、本明細書では、このような深いＮ型層を深いＮ型（deep N-type）領域の頭字語である「ＤＮ」という名称で呼ぶ。Ｐ型基板３５１がエピタキシャル層を基板の上に成長させないので、ＤＮ層３５２Ａおよび３５２Ｂは、外観は類似しているにもかかわらず、（図５Ａに示される先行技術のデバイス２００における領域２０２などの）従来のエピタキシャルプロセスにおいて高温処理を用いて形成された埋込み層と同じものではない。
従来の埋込み層のピーク濃度および垂直方向の全幅は、エピタキシャル成長前、エピタキシャル成長中およびエピタキシャル成長後の高温製造の際に不可避的に発生する著しい拡散の影響を受ける。わずかな温度変化が、ドーパントプロファイルの大きなずれを引起こし得るので、拡散およびエピタキシャルプロセスのばらつきの問題が発生し、拡散率が温度に指数関数的に依存するという結果になる。
本明細書に開示されるすべての低温プロセスでは、注入されたＤＮ領域３５２Ａおよび３５２Ｂは、対照的に、注入物エネルギ（または多数の注入物の場合にはエネルギ）によってしか影響を受けない。結果として生じるプロファイルは、「注入されたまま」の状態であり、熱処理に関連するばらつきを受けない。相対的な意味で、ＤＮ領域の形成は概して、プロセスにおいて、１ＭｅＶ（１００万電子ボルト）〜３ＭｅＶを超えるまでの範囲の最高エネルギ注入を備えるべきである。事実上、１．５ＭｅＶ〜２．３ＭｅＶのエネルギによって、単一のおよび２つのイオン化されたドーパントを用いて適当なときに深い注入を達成することが可能である。高電荷状態を有する３つのイオン化されたドーパント種は、より深い深さに注入することができるが、対応してビーム電流が低くなる。その結果、注入がゆっくりになる。ＤＮ領域のためのリン注入投与量は、１Ｅ１２ｃｍ-2〜１Ｅ１４ｃｍ-2の範囲であってもよいが、典型的には１〜５Ｅ１３ｃｍ-2の範囲の投与量を含んでいてもよい。
頭字語「ＤＰ」を有する深いＰ型領域３５３は、好ましい実施例では、任意の深さのところであるが概してＤＮ領域３５２Ａおよび３５２Ｂと等しい深さまたはＤＮ領域３５２Ａおよび３５２Ｂよりも浅い深さのところに、ホウ素の高エネルギ注入を用いて形成されてもよい。任意の所与の深さへのホウ素の注入には、リンよりも低いエネルギ、たとえば０．８ＭｅＶ〜１．５ＭｅＶが必要である。なぜなら、ホウ素はリンよりも小さく、大規模ではない原子であるためである。ＤＰ領域３５３のためのホウ素注入投与量も１Ｅ１２ｃｍ-2〜１Ｅ１４ｃｍ-2の範囲であってもよいが、典型的にはリンＤＮ注入物よりもわずかに軽い５Ｅ１２ｃｍ-2〜１Ｅ１３ｃｍ-2の範囲の投与量を含んでいてもよい。
Ｎ型分離（N-type isolation）（ＮＩ）領域３５４Ａ〜３５４Ｆの形成はまた、トレンチが任意の誘電材料で充填される前にトレンチ３５５Ａ〜３５５Ｆの底部への中程度から高いエネルギのイオン注入を用いて達成される。ＮＩ領域３５４Ａ〜３５４ＦはＤＮ領域３５２Ａおよび３５２Ｂの上に重なり、トレンチの下でありかつＤＮ領域３５２Ａおよび３５２Ｂの上の領域において分離を完成させ、より浅いトレンチを用いて側壁分離を行なうことができるようにする。より浅いトレンチは製作がより容易であり、すなわちエッチングおよび充填がより容易である。
デバイス構造３５０では、２つのＤＮフロア分離領域３５２Ａおよび３５２Ｂを用いて、４つの分離されたポケットＰ1、Ｐ2、Ｐ3およびＰ4（すなわち、それぞれ３５６Ａ、３５６Ｂ、３５６Ｄおよび３５６Ｅ）が形成される。ＤＮ領域は、電気的に浮動している可能性があるが、一般に基板よりも正の電位にバイアスをかけられ、したがって、周囲に対して永久的に逆バイアスをかけられたＰ−Ｎ接合部を形成する。各ＤＮ領域に存在する逆バイアスは同じである場合もあれば異なっている場合もあり、ある一定の電位である場合もあれば時間とともに変化する場合もある。たとえば、共通のフロア分離３５２Ａならびにトレンチ３５５Ａおよび３５５Ｃによって基板から分離され、かつ、トレンチ３５５Ｂによって互いに分離されるポケットＰ1およびＰ2は、５Ｖの回路を含んでいてもよい。共通のフロア分離３５２Ｂならびにトレンチ３５５Ｄおよび３５５Ｆによって基板から分離され、かつ、トレンチ３５５Ｅによって互いに分離される隣接するポケットＰ3およびＰ4は、１２Ｖの回路を含んでいてもよく、同じＰ型基板３５１を共有する５Ｖの回路に関係なく動作する。
分離領域内で、各々の分離されたＰ型ポケットは、ポケットの対応するＤＮバイアス電位と等しいかまたはポケットの対応するＤＮバイアス電位よりも負の任意の電位にバイアスをかけられたデバイスを含んでいてもよい。たとえば、ＤＮ領域３５２Ａが５Ｖにバイアスをかけられると、分離ポケットＰ1およびＰ2内のデバイスは、５Ｖまで、および分離されたデバイスの接合部破壊が可能にし得るのと同程度に負で、場合によってはＰ型基板３５１自体の電位よりもさらに負で、動作し得る。分離されたポケットは同様に、分離形成の前または後に導入されるさらなるＰ型またはＮ型をドープした領域を含んでいてもよい。各ポケットはまた、同じポケットにおけるデバイス間の表面分離を提供するために、ポケットＰ1に示される浅い分離トレンチ３５７などの１つ以上の浅い分離トレンチを含んでいてもよい。浅いトレンチ３５７は、第２のトレンチのエッチングおよび再充填によって形成されてもよく、または好ましくは同じエッチングおよび再充填ステップをトレンチ３５５Ａ〜３５５Ｆと共有してもよく、ＮＩ領域３５４Ａ〜３５４Ｆの注入中のさらなるマスクで、ＮＩ領域３５４Ａ〜３５４Ｆが浅いトレンチ３５７の下に注入されることを防ぐ。
タイプＩエピレス分離
図９に示されるタイプＩエピレス分離のデバイス構造３７０は、Ｐ型基板３７１に形成されたＤＮフロア分離領域３７２Ａおよび３７２Ｂを備え、誘電体が充填されたトレンチ３７５Ａ〜３７５Ｆはフロア分離領域３７２の上に重なっている。任意のＤＰ領域３７３が、Ｐ型基板３７１において、ＤＮ領域３７２Ａおよび３７２Ｂよりも浅いか、ＤＮ領域３７２Ａおよび３７２Ｂよりも深いか、またはＤＮ領域３７２Ａおよび３７２Ｂと等しくてもよい深さのところに形成される。Ｐ型ポケットＰ1〜Ｐ4、すなわち領域３７６Ａ、３７６Ｂ、３７６Ｄ、および３７６Ｅは、領域３７６Ａ、３７６Ｂ、３７６Ｄ、および３７６Ｅと外接しかつフロア分離領域３７２Ａおよび３７２Ｂの上に重なる誘電体が充填されたトレンチ３７５Ａ〜３７５Ｆの組合せによって、Ｐ型基板３７１から電気的に分離される。トレンチ３７５Ｃと３７５Ｄとの間に位置するＰ型表面領域３７６Ｃは、その領域にＤＮ層が存在しないので分離されておらず、したがって、基板３７１に対して電気的に短絡している。
この発明の好ましい実施例では、ＤＮ領域３７２Ａおよび３７２Ｂは、注入後の任意の著しい高温処理なしに高エネルギでリンを注入することによって形成される。同様に、ＤＰ領域３７３はホウ素の高エネルギ注入を用いて形成されてもよい。
タイプＩＩ分離とは異なって、タイプＩ分離はＮ型ドーパントをトレンチ底部の中に注入させていない。トレンチ底部におけるＮ型材料をなくすことによって、ウェハの製造に必要なステップが少なくなり、これは生産コストを低減し得る。さらに、ＮＩ注入がなければ、分離されたデバイスの電気的動作とＮＩ層との間の電気的な相互作用を無視することができる。タイプＩ分離では、側壁分離を行なうためにＤＮフロア分離領域の上に直接重なるのに十分に深くトレンチをエッチングしなければならない。その結果、ＤＮ領域の任意の所与の深さを用いるタイプＩ分離に必要なトレンチの深さは、タイプＩＩ分離に必要な深さよりも深い。しかしながら、トレンチが深くなると、製作、特にエッチング、充填および平坦化がより困難になり得る。さらに、エッチングプロセス中にエッチャントおよび副産ガスが均一に流れることができるようにするために、より深いトレンチをエッチングするにはトレンチの幅がより広いことが必要であり得る。トレンチの幅が広くなると、必要であれば、狭く浅いトレンチよりもデバイスパッキング密度が低くなることになる。
トレンチの幅と深さとの兼ね合いを回避する１つの方法は、図１８の構造５８０に示されるように、別個にマスキングおよびエッチングされる、２つの異なる深さを有するトレンチを利用するというものである。トレンチ５８４Ａおよび５８４Ｂは、高密度のデバイス集積では、比較的浅く狭い。これらの浅いトレンチは、好ましくは所与のＣＭＯＳ技術ノードにおいて用いられる既存のＳＴＩと同じかまたは類似しており、所与の分離されたＰ型ポケットにおけるデバイス間の表面分離、すなわちフィールドしきい値制御を提供するために用いられるが、完全な分離を提供することはない。より深いトレンチ５８５Ａ、５８５Ｂ、５８５Ｃ、および５８５Ｄは、少なくともＤＮフロア分離領域５８２Ａおよび５８２Ｂと同程度の深さであり（または、図１８に示されるようにより深く）、Ｐ型ポケット５８６Ａおよび５８６Ｂと基板５８１との間の完全な電気的分離を提供する。二重トレンチプロセスは図９の単一トレンチプロセスよりも多少複雑であるが、以下に詳述するように、再充填および平坦化ステップを共有することが可能である。
タイプＩＩＩエピレス分離
タイプＩＩＩ分離は、ＤＮ領域を、鎖状に注入された側壁分離領域と組合せ、任意に、分離能力を高めるために、誘電的に充填されたトレンチと組合せられてもよい。たとえば、図１０のデバイス構造４００は、鎖状に注入された側壁分離領域（ＮＩ）４０８Ａ、４０８Ｂ、４０８Ｃ、および４０８Ｄと組合せられた２つの高エネルギ注入ＤＮフロア分離領域４０２Ａおよび４０２Ｂを用いて形成された２つの分離されたＰ型ポケットＰ1およびＰ2（すなわち、それぞれ４０６Ａおよび４０６Ｂ）を示す。これらの注入された側壁分離領域は、各々の特定の注入物の深さを変えるために異なるエネルギの一連の注入物を用いて形成され、その最も深いものはＤＮフロア分離領域４０２Ａおよび４０２Ｂの上に重なり、その最も浅いものはＰ型基板４０１の表面に達する。誘電体が充填されたトレンチ４０５Ａ、４０５Ｃ、４０５Ｄ、および４０５Ｆは、任意に、分離を改善するために、注入された側壁分離領域４０８Ａ、４０８Ｂ、４０８Ｃ、および４０８Ｄ内にまたは注入された側壁分離領域４０８Ａ、４０８Ｂ、４０８Ｃ、および４０８Ｄに隣接して含まれていてもよい。任意のＤＰ領域４０３は、隣接するＤＮ領域４０２Ａと４０２Ｂとの間のパンチスルーを抑制するために用いられてもよい。
一連のリン注入物のシーケンシャルな形成は、示されるように連続的なＮ型側壁分離領域をもたらす。たとえば、ＮＩ領域４０８Ａおよび４０８Ｂは、環状のまたは他の閉じた幾何学的形状を有していてもよく、ＤＮ領域４０２Ａの上に重なって、基板４０１から電気的に分離されたＰ型領域４０６Ａを作り出す。同様に、ＮＩ領域４０８Ｃおよび４０８Ｄは、環状のまたは他の閉じた幾何学的形状を有していてもよく、ＤＮ領域４０２Ｂの上に重なって、基板４０１からおよび領域４０６Ａから電気的に分離されたＰ型領域４０６Ｂを作り出す。
タイプＩＩＩ分離では、側壁分離を形成するために用いられる注入物はトレンチ形成のプロセスとは関連がなく、その結果、トレンチは、トレンチ４０５Ａ、４０５Ｃ、４０５Ｄ、または４０５ＦなどのようにＮＩ側壁分離領域内に形成される場合もあれば、４０５Ｂおよび４０５Ｅなどのように分離されたポケット内に形成される場合もある。タイプＩＩＩ分離におけるトレンチがＤＮ層の上に重なるのに十分に深いものである必要がないので、フローティングポケット４０６Ａおよび４０６Ｂ内でのトレンチの使用により、ポケットが互いに分離された領域にさらに分割されることはない。すなわち、ポケットＰ1におけるデバイスがすべてＰ型領域４０６Ａの共通の電位を共有する。これらの浅いトレンチは、好ましくは所与のＣＭＯＳ技術ノードにおいて用いられる既存のＳＴＩと同じであるかまたは類似しており、所与の分離されたＰ型ポケットにおけるデバイス間の表面分離、すなわちフィールドしきい値制御を提供するために用いられるが、完全な分離を提供することはない。
タイプＩＩＩ分離の代替的な実施例が図１７のデバイス構造５６０に示される。トレンチ５６４Ａおよび５６４Ｂは、図１０のトレンチ４０５Ｂおよび４０５Ｅと等価である。深いトレンチ５６５Ａ、５６５Ｂ、および５６５Ｃは、図１０の浅いトレンチ４０５Ａ、４０５Ｃ、４０５Ｄ、および４０５Ｆに取って代わっている。深いトレンチ５６５Ａ、５６５Ｂ、および５６５Ｃは、図１０のＤＰ領域４０３の代わりに、パンチスルーを防ぐために隣接するＤＮ領域５６２Ａと５６２Ｂとの間に配置される。この二重トレンチプロセスは図１０の単一トレンチプロセスよりも多少複雑であるが、以下に詳述するように、再充填および平坦化ステップを共有することが可能である。
タイプＩＶエピレス分離
タイプＩＶエピレス分離の一例が図２０のデバイス構造６２０に示される。ＤＮフロア分離領域６２２Ａおよび６２２ＢがＰ型基板６２１に形成される。トレンチ６２５Ａ〜６２５Ｄは、ＤＮ領域６２２Ａおよび６２２Ｂの上に重なっている。任意のＤＰ領域６２３は、隣接するＤＮ領域６２２Ａと６２２Ｂとの間に形成される。Ｐ型ポケット６２６Ａおよび６２６Ｂは、ポケット６２６Ａおよび６２６Ｂと外接しかつフロア分離領域６２２Ａおよび６２２Ｂの上に重なるトレンチ６２５Ａ〜６２５Ｄの組合せによって、基板６２１から電気的に分離される。任意のトレンチ６２４Ａおよび６２４Ｂは好ましくは、所与のＣＭＯＳ技術ノードにおいて用いられる既存のＳＴＩと同じであるかまたは類似している。トレンチ６２４Ａおよび６２４Ｂは、所与の分離されたＰ型ポケットにおけるデバイス間の表面分離を提供するために用いられる。トレンチ６２５Ａ〜６２５Ｄは概してトレンチ６２４Ａおよび６２４Ｂよりも幅が広く、深い。
トレンチが誘電体で完全に充填されているタイプＩ分離とは異なって、タイプＩＶ分離のトレンチ６２５は、ＤＮ領域６２２への電気的な接続を提供するために用いられる、ドープされたポリシリコンなどの導電性材料６２８を含む。トレンチ６２５Ａ〜６２５Ｄの各々における導電性材料６２８は、Ｐ型ポケット６２６Ａおよび６２６Ｂならびに基板６２１から導電性材料６２８を分離する、堆積された酸化物などの誘電材料６２７によって取囲まれている。タイプＩＶ分離では、トレンチ６２５Ａ〜６２５Ｂは、適切な深さでエッチングされて、導電層６２８とＤＮ６２２との間の優れた電気的接触を提供する。タイプＩＶ分離のための導電性／誘電体トレンチ充填部の形成は、タイプＩ分離の誘電体のみのプロセスよりも多少複雑であるが、ＤＮ領域への非常に高密度かつ低抵抗の接続を提供する。さらに、以下に詳述するように、再充填および平坦化ステップのうちのいくつかを浅いトレンチと共有することが可能である。
タイプＶエピレス分離
タイプＶエピレス分離の一例が図２１のデバイス構造６４０に示される。ＤＮフロア分離領域６４２Ａおよび６４２ＢがＰ型基板６４１に形成される。トレンチ６４５Ａ〜６４５Ｄは、ＤＮ領域６４２Ａおよび６４２Ｂの部分の上方にエッチングされる。タイプＩＶ分離とは異なって、トレンチ６４５Ａ〜６４５Ｄは、ＤＮ領域６４２Ａおよび６４２Ｂと直接接触するほど十分に深くない。その代わり、ＮＩ領域６４３Ａ〜６４３Ｄがトレンチ６４５Ａ〜６４５ＤをＤＮ領域６４２Ａおよび６４２Ｂに接続するために用いられる。したがって、分離されたＰ型ポケット６４６Ａおよび６４６Ｂは、下はＤＮフロア分離領域６４２Ａおよび６４２Ｂによって、ならびに側面ではトレンチ６４５Ａ〜６４５ＤおよびＮＩ領域６４３Ａ〜６４３Ｄの組合せによって分離される。
タイプＶ分離のトレンチ６４５Ａ〜６４５Ｄは、ＤＮ領域６４２Ａおよび６４２Ｂへの電気的な接続を提供するために用いられる、ドープされたポリシリコンなどの導電性材料６４８を含む。各トレンチ６４５Ａ〜６４５Ｄにおける導電性材料６４８は、Ｐ型ポケット６４６Ａおよび６４６Ｂならびに基板６４１から導電性材料６４８を分離する、堆積された酸化物などの誘電材料６４７によって取囲まれている。導電性材料６４８は、ＮＩ領域６４３Ａ〜６４３Ｄを通してＤＮ領域６４２Ａおよび６４２Ｂと電気的に接触する。ＮＩ領域６４３Ａ〜６４３Ｄは好ましくは、ＮＩ領域６４３Ａ〜６４３Ｄがトレンチ６４５Ａ〜６４５Ｄに対して自己整列されるように、トレンチの再充填が完了する前にトレンチ６４５Ａ〜６４５Ｄの底部へのイオン注入によって形成される。トレンチ６４５Ａ〜６４５Ｄは、タイプＩＶ分離において用いられるものよりも浅く、好ましくは任意の浅いトレンチ６４４Ａおよび６４４Ｂ用に用いられる同じエッチングステップによって形成されてもよい。任意の深いトレンチ６４９が、隣接するＤＮ領域６４２Ａと６４２Ｂとの間に形成されてもよい。以下に詳述するように、トレンチ６４９が再充填および平坦化ステップのうちのいくつかを浅いトレンチ６４４Ａ、６４４Ｂおよび６４５Ａ〜６４５Ｄと共有することが可能である。
タイプＶＩエピレス分離
タイプＶＩエピレス分離の一例が図１９のデバイス構造６００に示される。ＤＮフロア分離領域６０２Ａおよび６０２ＢがＰ型基板６０１に形成される。ＤＮ領域は側壁部６０３Ａ〜６０３Ｄを含み、側壁部６０３Ａ〜６０３Ｄは、好適なマスクを通した高エネルギＤＮ領域６０２Ａおよび６０２Ｂの注入によって形成されて、注入物の範囲を適切な距離にわたって基板の表面まで持っていく。これは、たとえば４５〜７５°などのかなり浅い角度の側壁を有する基板の上にマスク層を形成することによって達成されてもよい。これは、マスキング層のためのＬＯＣＯＳフィールド酸化物層を用いる、図６に示される先行技術の分離手法と類似しているが、この発明では、マスキング層はウェハ上に留まるのではなく、除去される。この犠牲マスク層は、エッチングされた酸化物、フォトレジスト、または他の材料であってもよい。犠牲マスク層を通したＤＮ領域６０２Ａおよび６０２Ｂの注入後、Ｐ型ポケット６０６Ａおよび６０６ＢはＤＮ領域６０２Ａおよび６０２Ｂならびに側壁部６０３Ａ〜６０３Ｄによって完全に分離される。側壁部６０３Ａ〜６０３Ｄはまた、ＤＮ領域６０２Ａおよび６０２Ｂへの電気的な接触を提供する。中のデバイス間の表面分離を提供するために、任意の浅いトレンチ６０４Ａおよび６０４Ｂが、Ｐ型ポケット６０６Ａおよび６０６Ｂ内に形成されてもよく、パンチスルーを軽減するために、任意の深いトレンチ６０５Ａ〜６０５Ｃが、隣接するＤＮ領域６０２Ａと６０２Ｂとの間に形成されてもよい。
分離の製造およびプロセスシーケンス
原則として、開示される手法において用いられる電気的分離を達成するために高温が必要とされないので、ＮＩ側壁分離領域、誘電体が充填されたトレンチ、およびＤＮフロア分離領域の形成は、集積デバイスの電気的分離に悪影響を及ぼすことなく任意の順序で行なうことができる。しかしながら、実際には、いくつかの製造シーケンスはウェハの処理を簡略化するので好ましい。たとえば、低エネルギ注入物しか必要でないために、トレンチを充填する前に、エッチングされたトレンチの底部に注入することはより容易であり、注入物をトレンチに対して自己整列させることが可能である。トレンチ充填プロセス後の注入は、同じ深さまで貫通するのに高エネルギを必要とする。
図１１Ａ〜図１１Ｃは、高温処理またはエピタキシを必要とせずに高エネルギイオン注入を用いてＤＮフロア分離領域を形成するための１つの方法を示す。図１１Ａにおいて、高エネルギＤＮ注入物を阻止するのに十分に厚いマスク層４１２が形成される。このマスキング材料は好ましくはフォトレジストであるが、酸化物または他の好適な材料であってもよい。図１１Ｂにおいて、ＤＮ領域が注入されることになるエリアにおけるマスク層４１２を除去することによって、ウェハがパターニングされる。注入前酸化物層４１３は、マスキングステップの前または後に熱的に成長してもよく、または堆積されてもよく、またはマスク層４１２のエッチングは、マスク層４１２が完全に除去される前に中断されることができ、注入されるべきエリアに酸化物層４１３を残す。図１１Ｃにおいて、高エネルギ注入、好ましくは比較的高い投与量での１．５ＭｅＶ〜４．５ＭｅＶの範囲、好ましくは１〜５Ｅ１３ｃｍ−３の範囲のリン注入物を用いて、薄い酸化物層４１３の下ではあるがマスク層４１２の下ではないＰ型基板４１１において、ＤＮフロア分離領域４１４を形成する。好ましい実施例では、このとき基板にトレンチは存在していない。
図１２Ａ〜図１２Ｅは、タイプＩＩ分離構造の形成を示す。図１２Ａの断面図に示されるように、ＤＮ領域４２４を含むＰ型基板４２１は、形成およびパターニングされて開口４２６を形成するマスク層４２５を有する。マスク４２５は好ましくは３０００〜８０００Ａの厚みの範囲の堆積された酸化物硬質マスクであるが、フォトレジストなどの代替的な材料も用いてもよい。任意の第２の層４３３がマスク層４２５と基板４２１との間に形成およびパターニングされてもよい。この層はたとえば、その後の平坦化のためにエッチング停止層として用いられる窒化シリコンまたは他の好適な材料であってもよい。
図１２Ｂにおいて、トレンチ４２７は、ＤＮ領域４２４の深さ未満の深さ、好ましくは周知のプラズマまたは反応性イオンエッチング手法を用いて所与のＣＭＯＳ技術においてＳＴＩを形成するために用いられるものと同じ深さまで基板４２１の中にエッチングされる。図１２Ｃは、フローティングＰ型領域４３０の電気的分離を完全なものにするためのトレンチ４２７の底部への注入によるＮＩ領域４２８の形成を示す。トレンチのエッチングのために用いられるマスク層４２５は好ましくはこの注入のために用いられ、有利にトレンチ４２７に対するＮＩ領域４２８の自己整列をもたらす。フローティングＰ型領域４３０内のデバイス間の表面分離を提供することになるトレンチ４２７にＮＩ注入物が形成することを防ぐために、任意の第２のマスク層４３２が堆積およびパターニングされてもよい。図１２Ｄは、マスク層４２５が除去され、トレンチ４２７が誘電材料４３１、たとえば堆積された酸化物によって充填された後の構造を示す。この構造は、図１２Ｅに示される平坦化された構造４２０をもたらすＣＭＰまたは他の手法によって平坦化され、平坦化された構造４２０は、充填されたトレンチ４２９、ＤＮフロア分離領域４２４、およびＮＩ分離領域４２８を含み、これらはともにＰ型基板４２１からフローティングＰ型領域４３０を分離する。
図２２Ａ〜図２２Ｃは、タイプＩ分離構造の形成を示す。図２２Ａは、上の図１２に記載されたものと同じプロセスを用いた、ＤＮフロア分離領域６６２の形成、マスク層６６３および６６４の形成、ならびに浅いトレンチ６６５のエッチング後の分離構造を示す。図２２Ｂは、任意の第２のマスク層６６６の堆積およびパターニング後の構造を示す。好ましい実施例では、マスク層６６４は平坦化中のエッチング停止に好適な窒化物または他の層であり、マスク層６６３は堆積された酸化物などの硬質マスク材料であり、マスク層６６６はフォトレジストまたは類似の材料である。より深いトレンチ６６７がマスク層６６６の開口を通してエッチングされる。マスク層６６３、６６４および６６６の除去後、深いトレンチ６６７および任意の浅いトレンチ６６５が誘電堆積によって同時に再充填される。この構造は次いでＣＭＰまたは他の手法によって平坦化され、誘電体が充填された深いトレンチ６６９およびＤＮフロア分離６６２領域を含む図２２Ｃに示される平坦化された構造をもたらし、これらはともにＰ型基板６６１からフローティングＰ型領域６７０を分離する。任意の誘電体が充填された浅いトレンチ６６８は、Ｐ型領域６７０に形成されたデバイス間の表面分離を提供する。
タイプＩＩＩ分離の製造が図１３Ａ〜図１３Ｄに示される。図１３Ａは、ＤＮ領域４５２の形成後の分離構造４５０を示し、ＤＮ領域４５２は第１のマスク層４５３を通して高エネルギで注入され、第１のマスク層４５３は好ましくは酸化物などの堆積およびエッチングされた硬質マスク材料である。次いで、第２のマスク層４５５、好ましくはフォトレジストが堆積およびパターニングされる。次いで、リンからなる鎖状注入物を用いて、表面から延びてＤＮフロア分離領域４５２の上に重なる側壁接合分離領域４５６を形成する。タイプＩＩＩ分離を用いて、フローティングポケット４５１Ｂはすべての側面がＮ型接合分離によって完全に囲まれ、周囲のＰ型基板４５１Ａからフローティングポケット４５１Ｂを分離する。
この好ましい実施例では、ＤＮ領域４５２の横方向の範囲を規定するために用いられるマスク層４５３は、側壁分離領域４５６の外縁を規定するためにも用いられ、したがって、領域４５２と４５６との間の自己整列をもたらす。これを達成するために、マスク４５５層がマスク層４５３の上に（しかしながら、マスク層４５３の端縁とは重ならずに）規定され、薄い酸化物４５４で覆われてもよい基板４５１Ａの露出面の上にも規定される。したがって、リンの鎖状注入物はマスク層４５５もマスク層４５３も貫通し得ない。薄い注入前酸化物４５４は、前のプロセスステップの残りである場合もあれば、側壁分離領域４５６を注入する前に成長する場合もある。たとえば、図１１Ａ〜図１１Ｃに示されるプロセスシーケンスを用いて、酸化物層４５３はＤＮフロア分離領域４５２および側壁分離領域４５６の両方の外縁を規定する。
図１３Ｂに示されるその後の処理において、表面酸化物層４５３および４５４ならびにマスク層４５５が除去され、ＤＮ領域４５２の拡散を回避するために低温手法を用いて新たなマスク層４５７が規定される。側壁分離領域４５６の上または側壁分離領域４５６に隣接するマスク層４５７にウィンドウ４５８Ａおよび４５８Ｃが規定される。分離領域４５６と重ならない任意のウィンドウ４５８Ｂも形成されてもよい。
図１３Ｃにおいて、トレンチ４６０Ａ、４６０Ｂおよび４６０Ｃがマスク層４５７におけるウィンドウを通してエッチングされる。マスク層４５７が除去された後、トレンチ４６０Ａ、４６０Ｂおよび４６０Ｃは誘電材料で充填され、平坦化される。図１３Ｄは、結果として生じる分離構造４５０を示す。領域４５６および４５２は、基板４５１ＡからのＰ型領域４５１Ｂの分離を提供する。側壁分離領域４５６内または側壁分離領域４５６に隣接した充填されたトレンチ４６１Ａおよび４６１Ｃは任意であるが、表面付近の多数キャリアまたは少数キャリアの伝導の可能性を完全になくすことによってこの構造の分離能力を改善する。充填されたトレンチ４６１Ｂは、領域４５１Ｂ内のデバイス間の表面分離を提供する。これらのプロセスステップを上の図２２に記載される深いトレンチステップと組合せることによって、隣接するＤＮ領域５６２Ａと５６２Ｂとの間に深いトレンチ分離を提供する図１７の構造を生成することが可能である。深いトレンチおよび浅いトレンチが同じ誘電体再充填および平坦化ステップを共有できるので、追加されるプロセスの複雑さは最小限である。
図２３はタイプＶＩ分離構造の形成を示し、タイプＶＩ分離構造は共形的な注入されたＤＮ領域を含む。図２３Ａは、共形的なＤＮ領域６８２の１つの形成方法を示す。酸化物などの硬質マスク層またはフォトレジストなどの軟質マスク層を用いて、マスク層６８３が堆積およびパターニングされる。マスク層６８３の開口が、意図的に傾斜が付けられた側壁６８６を伴って形成される。このプロセスステップのためのいくつかの可能な手法については後述される。マスク層６８３の総厚みｔ1は、ＤＮ層の注入を完全に防ぐのに十分である。ＤＮ注入物が連続的に変化する深さで基板６８１を貫通するように、側壁６８６は連続的に減少する厚みを有し、これは側壁６８６の厚さプロファイルに適合する。側壁の厚みがｔ2であると、ＤＮ注入物は側壁を通ってちょうど達し、表面基板に位置決めされる。ＤＮ注入物の深さは、注入物が直接基板に通じる側壁の端部において最大に達する。共形的なＤＮ領域６８２Ａ、６８２Ｂは、Ｐ型基板６８１からＰ型ポケット６９０を完全に分離する。
図２３Ｂは、共形的なＤＮ領域７０２の別の形成方法を示す。酸化物などの硬質マスク層を用いて、マスク層７０３が堆積およびパターニングされる。フォトレジストなどの第２のマスク層７０４がマスク層７０３の部分の上に規定される。マスク層７０３の開口は、意図的に傾斜が付けられた側壁７０６を伴って形成される。マスク層７０３および７０４の組合せられた厚みは、ＤＮ領域７０２を形成するために用いられるＮ型ドーパントがマスク層７０３および７０４を貫通して基板７０１に達することを完全に防ぐのに十分である。しかしながら、マスク層７０３の総厚みｔ3は、Ｎ型ドーパントが基板７０１の表面のすぐ下を貫通することができるように設計され、その結果、マスク層７０３の全厚みが露出されるＤＮ領域７０２の表面部７０２Ｃが形成される。側壁７０６の下のエリアでは、ＤＮ領域７０２を形成するために用いられるＮ型ドーパントが連続的に変化する深さで基板７０１を貫通するように、マスク層７０３の厚みは徐々に減少し、これはＤＮ領域７０２の傾斜部７０２Ｂを形成するように側壁７０６のプロファイルに適合する。側壁７０６の間のマスク層７０３の開口では、ＤＮ領域７０２を形成するために用いられるＮ型ドーパントが基板７０１を貫通して、ＤＮ領域７０２のフロア部７０２Ａを形成する。共形的なＤＮ領域７０２は、Ｐ型基板７０１からＰ型ポケット７１０を完全に分離する。
図２３Ｃは、マスキング層の除去後の図２３ＡのタイプＶＩ分離構造を示す。共形的なＤＮ領域６８２は、受皿の形状をしており、フロア分離および側壁分離の両方を形成し、その結果、分離されたＰ型領域６９０がＰ−基板６８１から完全に接合部分離される。その後の処理は、各Ｐ型ポケット内の表面分離を提供するための浅いトレンチの形成、および／またはパンチスルーを防ぐための隣接するＤＮ領域間の深いトレンチの形成を含んでいてもよい。これらのプロセスステップは、たとえば図２２Ｃに記載されたものと同じであってもよい。結果として生じるタイプＶＩ分離構造の一例が図１９に示される。最も単純な形態（すなわち、図２３Ｃ）では、タイプＶＩ分離は、エピタキシまたは高温拡散なしに完全な接合分離を形成するためにたった一度のマスクステップおよび単一の注入物を必要とする。しかしながら、タイプＶＩ分離には、制御された側壁角度を提供して共形的な注入を容易にするマスクプロセスの開発が必要である。
制御された側壁角度を有するマスク層の１つの形成方法は、酸化物層を堆積し、フォトレジストでマスキングし、横方向および垂直方向に酸化物層をエッチングする１つ以上のエッチングプロセスで酸化物層をエッチングすることを含む。たとえば、単一の反応性イオンエッチング（reactive ion etching）（ＲＩＥ）プロセスは、このような制御された側壁角度を提供するように最適化されてもよい。このＲＩＥプロセスは、種々の横方向および垂直方向のエッチング速度を有する一連のサブプロセスを備えていてもよい。代替的に、一連の湿式エッチングステップおよびＲＩＥステップが酸化物をエッチングするために利用されてもよい。酸化物の代わりに、マスク層として金属層またはポリシリコン層を用いることができ、または異なる材料の積層物および異なるエッチングプロセスを用いることができるであろう。さらに、制御された側壁角度を生み出すために、一連の現像および焼付け手順を用いて厚いフォトレジストマスクを形成してもよい。
図２４Ａ〜図２４ＦはタイプＩＶ分離構造の形成を示し、タイプＩＶ分離構造は、導電性トレンチ再充填領域が接触する、注入されたＤＮ領域を含む。図２４Ａは、上述のＤＮ領域７４２の形成、ならびに窒化シリコンまたは他の好適な材料から作られた任意の平坦化エッチング停止層７４４およびマスク層７４３、好ましくは堆積された酸化物もしくは他の好適な材料からなる硬質マスクの堆積およびパターニング後の構造を示す。浅いトレンチ７４５は、マスク７４３の開口を通してＰ−基板７４１の中にエッチングされる。トレンチ７４５は好ましくは、所与のＣＭＯＳ技術の標準的なＳＴＩと相性がいい。
図２４Ｂは、トレンチ７４６のパターニングおよびエッチング後の構造を示す。これらのトレンチは、トレンチ７４５よりも深く、ＤＮ領域７４２の中に延びている。トレンチ７４６はまた、後述するようにトレンチ７４５における誘電体再充填部およびトレンチ７４６における導電性／誘電体再充填部の形成を可能にするようにトレンチ７４５よりも幅が広い。一例として、トレンチ７４５の幅は約０．５ミクロンであってもよく、深さは約０．５ミクロンであってもよいのに対して、トレンチ７４６の幅は約１ミクロンであってもよく、深さは約１．５ミクロンであってもよい。
図２４Ｃは、誘電体層７４７の堆積後の構造を示す。誘電体層７４７は好ましくは優れた共形性を有し、たとえばＴＥＯＳ堆積酸化物を用いてもよい。堆積厚みは、狭いトレンチ７４５を完全に再充填するがより幅の広いトレンチ７４６の側壁しか覆わないように設計される。ここに記載される例では、０．５μｍの幅の浅いトレンチ７４５を完全に再充填し、深いトレンチ７４６において０．４ミクロンの幅の空間を残して深いトレンチ７４６の各側壁上に０．３ミクロンの層を形成するために、０．３ミクロンの厚みを用いることができるであろう。
図２４Ｄは、誘電体層７４７のエッチバック後のタイプＩＶの構造を示す。好ましくは周知の反応性イオンエッチング手法によってなされるエッチバックは、深いトレンチ７４６の底部から誘電体７４７をすべて除去するはずである。その際に、誘電体７４７は表面からも除去される可能性があり、使用される材料およびその相対的なエッチング速度次第で、下に横たわるマスク層７４３もエッチングされ得る。このエッチバックステップ後、側壁誘電体層７４８Ｂ、７４８Ｃ、７４８Ｄ、および７４８Ｅは深いトレンチ７４６に留まっているが、浅いトレンチ７４５は誘電体領域７４８Ａによって完全に充填され、この誘電体領域７４８Ａは基板７４１の元の表面の上に延びているはずである。
図２４Ｅは、現場でドープされたポリシリコンなどの好ましくは非常に導電性があり、共形的である導電層７４９の堆積後の構造を示す。層７４９の堆積厚みは、深いトレンチ７４６の完全な再充填を提供するように設計される。
図２４Ｆは、平坦化後のタイプＩＶ分離構造を示す。この例では、この構造は平坦化されて、基板７４１の元の表面に戻っている。これは好ましくはＣＭＰおよび／またはエッチバックプロセスによって達成される。最終的な構造は、底部がＤＮ７４２によって、および側面が再充填されたトレンチ７４６によって分離される、分離されたＰ型領域７５１を備える。トレンチ７４６は、ＤＮ領域７４２との電気的な接触を提供する導電性材料７５０Ａおよび７５０Ｂによって充填される。導電性再充填部７５０は、誘電体７４８によって取囲まれており、その結果、Ｐ型領域７５１および基板７４１から分離される。
タイプＩＶ分離は有利に、導電性再充填部を有する深いトレンチによって、ＤＮ層への非常にコンパクトな電気的接続を提供する。さらに、これらのトレンチの形成は、誘電体の堆積および平坦化ステップを含む、各々の分離されたＰ型領域内での標準的なＳＴＩ分離の形成と共通する多くのステップを共有するため、ＤＮ層の接触を達成するために追加されるプロセスの複雑さはほとんどない。
図２５Ａ〜図２５Ｅは、タイプＶ分離構造の形成を示し、タイプＶ分離構造は、注入された側壁延長部を介して導電性トレンチ再充填領域が接触する注入されたＤＮ領域を含む。図２５Ａは、上述のＤＮ領域７６２の形成、ならびに窒化シリコンまたは他の好適な材料で作られた任意の平坦化エッチング停止層７６４およびマスク層７６３、好ましくは堆積された酸化物または他の好適な材料からなる硬質マスクの堆積およびパターニング後の構造を示す。浅いトレンチ７６５は、マスク７６３の開口を通してＰ−基板７６１の中にエッチングされる。トレンチ７６５は好ましくは所与のＣＭＯＳ技術の標準的なＳＴＩと相性がいい。トレンチ７６６は、トレンチ７６５と同時にエッチングされる。これらのトレンチは、後述するように、トレンチ７６５における誘電体再充填部およびトレンチ７６６における導電性／誘電体再充填部の形成を可能にするようにトレンチ７６５よりも幅が広い。一例として、トレンチ７６５の幅は約０．５ミクロンであってもよく、深さは約０．５ミクロンであってもよいのに対して、トレンチ７６６の幅は約１ミクロンであってもよく、深さは約０．５ミクロンであってもよい。上述のタイプＩＶ分離と比較して、タイプＶは、ＳＴＩおよび側壁分離トレンチを形成するために単一のトレンチマスクおよびエッチングしか必要でないという点で利点を有する。
図２５Ｂは、誘電体層７６７の堆積後の構造を示す。誘電体層は好ましくは優れた共形性を有し、たとえばＴＥＯＳ堆積酸化物を用いてもよい。堆積厚みは、狭いトレンチ７６５を完全に再充填するがより幅の広いトレンチ７６６の側壁しか覆わないように設計される。ここに記載される例では、０．５μｍの幅の浅いトレンチ７６５を完全に再充填し、深いトレンチ７６６において０．４ミクロンの幅の空間を残して深いトレンチ７６６の各側壁上に０．３ミクロンの層を形成するために、０．３ミクロンの厚みを用いることができるであろう。
図２５Ｃは、誘電体層７６７のエッチバック後のタイプＶの構造を示す。好ましくは周知の反応性イオンエッチング手法によってなされるエッチバックは、幅の広いトレンチ７６６の底部から誘電体７６７をすべて除去するはずである。その際、誘電体７６７は表面からも除去される可能性があり、使用される材料およびその相対的なエッチング速度次第で、下に横たわるマスク層７６３もエッチングされる可能性がある。このエッチバックステップ後、側壁誘電体層７６８Ｂ、７６８Ｃ、７６８Ｄ、および７６８Ｅは深いトレンチ７６６に留まっているが、浅いトレンチ７６５は誘電体領域７６８Ａによって完全に充填され、この誘電体領域７６８Ａは基板７６１の元の表面の上に延びているはずである。ＮＩ領域７７２Ａおよび７７２Ｂの注入は好ましくはこの時点でなされ、その結果、さらなるマスキングステップを必要とせずに、これらの注入物はトレンチ７６６に対して自己整列され、トレンチ７６６の直下に延びる。トレンチ７６６の底部をＤＮ領域７６２に接続するＮ型ドーピングの連続的な領域を提供するために一度以上の注入が行なわれる。これらの注入がトレンチ底部の中に直接に行なわれるので、必要なエネルギは最小限であり、これは、高不純物濃度ＮＩ領域を提供するために高電流（高投与量）注入物を用いてもよいという点でさらなる利点を提供する。これらのＮＩ領域がかなり狭いので、パンチスルーの防止に高濃度ドーピングは有用である。代替的な実施例では、ＮＩ領域の注入は、（図２５Ｂにおけるような）誘電体層７６７のエッチバックの前などのプロセスの異なる段階で行なわれることができ、依然として自己整列を保つことができるであろう。
図２５Ｄは、現場でドープされたポリシリコンなどの好ましくは非常に導電性があり、共形的である導電層７６９の堆積後の構造を示す。層７６９の堆積厚みは、深いトレンチ７６６の完全な再充填を提供するように設計される。
図２５Ｅは、平坦化後のタイプＶ分離構造を示す。この例では、この構造は平坦化されて、基板７６１の元の表面に戻っている。これは好ましくはＣＭＰおよび／またはエッチバックプロセスによって達成される。最終的な構造は、底部はＤＮ領域７６２によって、ならびに側面はＮＩ領域７７２Ａおよび７７２Ｂと組合せられた再充填されたトレンチ７６６によって分離される、分離されたＰ型領域７７１を備える。トレンチ７６６は、導電性ＮＩ領域７７２Ａおよび７７２Ｂを介してＤＮ領域７６２への電気的な接触を提供する導電性材料７７０Ａおよび７７０Ｂによって充填される。導電性再充填部７７０Ａおよび７７０Ｂは、誘電体７６８Ｂ、７６８Ｃ、７６８Ｄ、および７６８Ｅによって取囲まれており、その結果、Ｐ型領域７７１および基板７６１から分離される。
タイプＶ分離は有利に、導電性再充填部を有する深いトレンチを介してＤＮ層への非常にコンパクトな電気的接続を提供する。さらに、これらのトレンチの形成は、トレンチマスキングおよびエッチング、誘電体の堆積、ならびに平坦化ステップを含む、各々の分離されたＰ型領域内での標準的なＳＴＩ分離の形成と共通する多くのステップを共有するため、ＤＮ層の接触を達成するために追加されるプロセスの複雑さはほとんどない。この分離構造のさらなる利点は、導電性トレンチ充填部に対するＮＩ領域の自己整列であり、これは位置合わせ不良の問題をなくすことにより消費面積を最小限にし、また導電層が確実に基板および分離されたＰ型領域から分離されるようにする。
この開示に記載されるプロセス作業の多くのように、深いＰ型領域ＤＰの形成は他の分離プロセスのいずれかの前または後に行なわれてもよい。図１４Ａに示されるように、深いＰ型領域４８３の形成は、ＤＮ領域４８２の形成と類似した高エネルギイオン注入を用いる。高エネルギ注入ＤＮフロア分離領域４８２を含むＰ型基板４８１は、フォトレジスト４８８によってマスキングされ、高エネルギでホウ素を注入されて、ＤＰ領域４８３を形成する。
ＤＰプロセスは、注入物またはエッチングされた厚い酸化物またはそれら両方の組合せを規定するためにフォトレジストを用いてもよい。たとえば図１４Ａでは、酸化物層４８５Ａ、４８５Ｂ、４８５Ｃ、および４８３は、ＤＮ領域４８２を形成する際に用いられる、前の処理ステップから残っている酸化物層を表わしている。まずフォトレジスト層４８８を用いて、厚い酸化物層４８５を通してマスキングおよびエッチングし、層４８５Ｂおよび４８５Ｃを形成する。フォトレジストは、ホウ素がＤＮ領域４８２の上の薄い酸化物層４８３を不要に貫通するのを防ぐために、注入中は留まっていなければならない。代替的に、以前のプロセスからの酸化物層は、ＤＰ領域４８３のマスキングおよび注入前に除去され、均一に再成長させられてもよい。再成長した酸化物層が薄い場合、たとえば数百オングストロームである場合には、注入中にフォトレジスト層が存在している必要があり得る。再成長した酸化物層が厚い場合、たとえば数ミクロンである場合には、酸化物層はマスキングおよびエッチングされてもよく、注入前に任意にフォトレジスト層を除去してもよい。
結果として生じる深いＰ型領域は、隣接する分離領域間のパンチスルー破壊の危険性を低減するために用いられてもよい。たとえば、図１４ＢにおけるタイプＩＩ分離構造４９０は、Ｐ型基板４９１Ａに形成されたＤＮ領域４９２Ａおよび４９２Ｂを含む。フロア分離ＤＮ領域４９２Ａは、ＮＩ側壁分離領域４８４Ａと重なり、ＮＩ側壁分離領域４８４Ａはトレンチ側壁分離４９５Ａと重なって、フローティングＰ型領域４９１Ｂを形成する。同様に、フロア分離ＤＮ領域４９２Ｂは、ＮＩ側壁分離４８４Ｂおよびトレンチ側壁分離４９５Ｂと重なって、フローティングＰ型領域４９１Ｃを形成する。この例では、ＤＮ層４９２Ａおよび４９２Ｂは動作中場合によっては異なる電位にバイアスをかけられてもよい。ＤＮ層４９２Ａおよび４９２Ｂの最小間隔は、２つのＤＮ層４９２Ａと４９２Ｂとの間に挟まれたＤＰ領域４９３を導入することによって低減される。この利点を理解するために、パンチスルー破壊の影響を考慮しなければならない。
図１４Ｃの断面図では、２つのＤＮ領域５０２Ａおよび５０２Ｂは、距離ΔｘDNだけＰ型基板５０１によって隔てられている。ＤＮ層５０２ＡおよびＰ型基板５０１が両方とも接地されていると仮定されたい。ゼロバイアスでは、ＤＮ領域５０２Ａと基板５０１との間に形成されるＰ−Ｎ接合部の周りには小さな空乏領域５０３Ａしか生じない。しかしながら、ＤＮ領域５０２Ｂは電位＋Ｖにバイアスをかけられており、したがって、Ｐ型基板５０１のドーピング濃度および印加電圧Ｖ次第で、距離ｘDだけ接合部の低不純物濃度基板側に延びるはるかに幅の広い空乏領域５０３Ｂを形成する。空乏領域が距離全体に広がらない限り、すなわちΔｘDN＞ｘDである限り、２つのＤＮ領域５０２Ａと５０２Ｂとの間に電流が流れることはない。したがって、２つのＤＮ領域５０２Ａおよび５０２Ｂは互いに分離されていると考えられてもよい。しかしながら、２つのＤＮ領域５０２Ａおよび５０２Ｂが互いに近すぎる場所に配置されると、すなわちΔｘDN≒ｘDであるたびに、パンチスルー破壊が発生し、２つのＤＮ領域５０２Ａと５０２Ｂとの間を不要な電流が流れることになる。パンチスルー破壊は、実際には破壊機構ではないが、Ｎ−Ｉ−Ｎ接合部のバリア低下現象を表わし、「ソフトな破壊」電流−電圧特性を有する漏れの増大を示す。
図１４Ｄでは、接地されたＤＮ領域５１３ＡおよびＰ型基板５１１は、電位＋ＶにバイアスをかけられたＤＮ領域５１３Ｂから距離ΔｘDNだけ隔てられている。濃度が基板５１１の濃度よりも高いＰ型の注入されたＤＰ領域５１５は、２つのＤＮ領域５１３Ａと５１３Ｂとの間で、バイアスをかけられたＤＮ層５１３Ｂから距離ΔｘDPのところに形成される。空乏領域５１４ＢがＤＰ領域５１５の端縁まで延びる電圧、すなわちΔｘDP≒ｘDで
ある電圧において、空乏領域はある一定の寸法に固定されることになる。その状態を超えて、ある電圧においてアバランシェ降伏が発生するまで電場は電位の増大とともに増大し続け、ＤＰ領域とＤＮ領域との間に集中する。このＰ−Ｉ−Ｎのような接合部リーチスルーアバランシェが大量に発生するので、破壊時の電場は２５ＭＶ／ｃｍ〜３５ＭＶ／ｃｍの範囲で発生し、ＤＰ領域５１５が存在しない場合に発生するであろうパンチスルーの始まりよりもはるかに高い電圧でアバランシェを示す。
したがって、ＤＰ領域は、パンチスルー破壊を抑制し、高い漏れおよびパンチスルーを被ることなく、隣接するＤＮフロア分離領域５１３Ａおよび５１３Ｂをより接近させてパッキングすることができるようになる。この手法は概して本明細書に記載される分離構造のすべてに適用可能である。代替的に、一例として図１７および図１８に示されるように、高い漏れおよびパンチスルーを被ることなく、隣接するＤＮ領域を接近させてパッキングできるようにするために深いトレンチを隣接するＤＮ領域の間に形成してもよい。
図１５Ａ〜図１５Ｆは、結果として生じる分離構造を実質的に変えることなく、本明細書に記載される方法における一連の注入物を順序付けし直してもよいことを示す。たとえば、図１５Ａにおいて、酸化物層５２２が、Ｐ型基板５２１の上に成長し、その後フォトレジスト層５２３によってマスキングされ、エッチングされて、図１５Ｂに示される開口５２４を形成する。さまざまな投与量およびエネルギの一連の注入物を備えるリンの鎖状注入物が次いで開口５２４を通して注入されて、図１５Ｃに示されるようにＮＩ側壁分離領域５２５を形成する。
図１５Ｄにおいて、酸化物層５２２はフォトレジスト層５２６によってマスキングされ、酸化物層５２２の中心部が除去され、高エネルギ注入物が基板５２１に深く貫通することができて、ＤＮフロア分離領域５２７を形成し、ＤＮフロア分離領域５２７はＮＩ側壁分離領域５２５に対して自己整列され、ＮＩ側壁分離領域５２５と重なり、それによって基板５２１からＰ型領域５２８を分離する。図１５Ｅに示されるように、次いで基板５２１は酸化物層５２９で覆われ、酸化物層５２９はパターニングされて、開口５３０Ａ、５３０Ｂおよび５３０Ｃを形成する。基板５２１はエッチングされて、トレンチ５３１Ａ〜５３１Ｃを形成する。図１５Ｆに示されるように、トレンチ５３１Ａ〜５３１Ｃは誘電材料で充填され、平坦化される。結果として生じる構造は、ＮＩ側壁分離領域５２５内に位置する誘電体が充填されたトレンチ５３１Ａおよび５３１Ｃと、分離された領域５２８内
の誘電体が充填されたトレンチ５３１Ｂとを含む。５３１Ｂと類似した他のトレンチは基板５２１の他の領域において同じプロセス中に容易に形成され得るであろうということが理解される。結果として生じる構造５２０は、製造シーケンスが異なっているにもかかわらず、図１３Ｄに示される構造４５０とほぼ同一である。
図１５Ｆに示される結果として生じる構造はタイプＩＩＩ分離構造を示しているが、当業者は、電気的な影響が最小限である状態で類似の態様で他の分離プロセスの製造シーケンスを変更できる。この柔軟性は、図１６に示されるフローチャート５４０に示される種々のプロセスシーケンスによって例証される。フローチャート５４０では、切取られたコーナを有する状態で示されるカードは任意のプロセスステップを表わしている。プロセスフロー５４１は、ＮＩ注入ステップが行なわれるか省略されるかに応じて、タイプＩまたはタイプＩＩのいずれかの分離を実現することができる。プロセスフロー５４２および５４３は、タイプＩＩＩ分離を実現するための２つの異なる方法を表わしている。
なお、すべての可能なプロセスフローがフローチャート５４０に表わされているわけではない。たとえば、ＤＰ領域は、ＤＮフロア分離注入の後または前、およびＮＩ分離側壁鎖状注入ステップの前または後にも導入されてもよい。他の選択肢では、深いトレンチステップが含まれてもよく、第２の浅いトレンチが含まれてもよく、いくつかのトレンチが導電性材料および誘電材料の組合せで充填されてもよい。
この発明の具体的な実施例について記載してきたが、これらの実施例は例示に過ぎず、限定的ではないことを理解すべきである。この発明の幅広い原理に従う多くのさらなるまたは代替的な実施例は、当業者にとって明らかである。
３５１ 基板、３５２Ａ，３５２Ｂ フロア分離領域、３５３ Ｐ型領域、３５４Ａ〜３５４Ｆ 分離領域、３５５Ａ〜３５５Ｆ，３５７ トレンチ、３５６Ａ，３５６Ｂ，３５６Ｄ，３５６Ｅ ポケット。

Claims (20)

  1. 第１の導電型の半導体基板に形成された分離構造であって、前記基板はエピタキシャル層を備えてはおらず、
    前記分離構造は、
    前記基板に埋没し、前記第１の導電型とは反対にある第２の導電型の第１のフロア分離領域と、
    前記基板の表面から下向きに延びるとともに前記第１のフロア分離領域上に重なりあう第１の誘電体充填トレンチとを備え、
    前記第１の誘電体充填トレンチおよび前記第１のフロア分離領域は、前記第１の導電型の第１のポケットを前記基板から電気的に分離し、
    前記分離構造は、
    前記基板に埋没するとともに前記第１のフロア分離領域から横方向に離間した前記第２の導電型の第２のフロア分離領域と、
    前記基板の表面から下向きに延びるとともに前記第２のフロア分離領域上に重なりあう第２の誘電体充填トレンチとをさらに備え、
    前記第２の誘電体充填トレンチおよび前記第２のフロア分離領域は、前記第１の導電型の第２のポケットを前記基板から電気的に分離し、
    前記分離構造は、
    前記第１のフロア分離領域と前記第２のフロア分離領域との間に横方向に配置される前記基板のドーピング濃度よりも大きいドーピング濃度を有する前記第１の導電型の埋込み領域、または前記基板の表面から下向きに延びる第３の誘電体充填トレンチのうちの１つをさらに備え、
    前記第１の導電型の前記埋込み領域は、全周囲が前記基板の材料に囲まれるとともに前記基板の材料と接触しており、
    前記第３の誘電体充填トレンチは、前記第１および第２のフロア分離領域の間において、前記第１のフロア分離領域および前記第２のフロア分離領域の下のレベルまで延びるとともに、前記第１のフロア分離領域および前記第２のフロア分離領域と離間している、分離構造。
  2. 前記第１のポケット内に配置され、前記基板の表面から下向きに延びる第４の誘電体充填トレンチをさらに備える、請求項１に記載の分離構造。
  3. 前記第４の誘電体充填トレンチの底部は、前記第１のフロア分離領域の上方に配置される、請求項２に記載の分離構造。
  4. 前記第４の誘電体充填トレンチは、前記基板の表面から少なくとも前記第１のフロア分離領域まで下向きに延びる、請求項２に記載の分離構造。
  5. 前記第４の誘電体充填トレンチは、少なくとも前記第１のフロア分離領域のより低い範囲まで下向きに延びる、請求項４に記載の分離構造。
  6. 前記第４の誘電体充填トレンチは、前記第１のフロア分離領域を通って、少なくとも前記第１のフロア分離領域より下の深さまで下向きに延びる、請求項５に記載の分離構造。
  7. 前記第２のポケット内に配置され、前記基板の表面から下向きに延びる第５の誘電体充填トレンチをさらに備える、請求項２に記載の分離構造。
  8. 前記第５の誘電体充填トレンチの底部は、前記第２のフロア分離領域の上方に配置される、請求項７に記載の分離構造。
  9. 前記第５の誘電体充填トレンチは、前記基板の表面から少なくとも前記第２のフロア分離領域まで下向きに延びる、請求項７に記載の分離構造。
  10. 前記第５の誘電体充填トレンチは、少なくとも前記第２のフロア分離領域のより低い範囲まで下向きに延びる、請求項９に記載の分離構造。
  11. 前記第５の誘電体充填トレンチは、前記第１のフロア分離領域を通って、前記第２のフロア分離領域より下の深さまで下向きに延びる、請求項１０に記載の分離構造。
  12. 前記第１のポケットは、前記第１の誘電体充填トレンチに外接されている、請求項１に記載の分離構造。
  13. 前記第２のポケットは、前記第２の誘電体充填トレンチに外接されている、請求項１２に記載の分離構造。
  14. 前記第１の導電型の前記埋込み領域は、前記基板の表面の下方に、前記第１のフロア分離領域と実質的に同じ深さに配置される、請求項１に記載の分離構造。
  15. 前記第１の導電型の前記埋込み領域は、前記基板の表面の下方に、前記第１のフロア分離領域とは異なる深さに配置される、請求項１に記載の分離構造。
  16. 前記第１の誘電体充填トレンチと前記第２の誘電体充填トレンチとの間に配置されるとともに、前記基板と電気的に短絡される、前記第１の導電型の表面領域をさらに備える、請求項１に記載の分離構造。
  17. 前記基板の表面から少なくとも前記第１のフロア分離領域まで下向きに延びる、分離された前記第１のポケット内の第１の仕切トレンチをさらに備える、請求項１に記載の分離構造。
  18. 前記第１の仕切トレンチは、分離された前記第１のポケットを、第１および第２の部分に区分する、請求項１７に記載の分離構造。
  19. 前記基板の表面から少なくとも前記第２のフロア分離領域まで下向きに延びる、前記第２のポケット内の第２の仕切トレンチをさらに備える、請求項１７に記載の分離構造。
  20. 前記第２の仕切トレンチは、前記第２のポケットを、第３および第４の部分に区分する、請求項１９に記載の分離構造。
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