JP2006506937A - パワーコンバータ回路及び方法 - Google Patents

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Abstract

複数のタイプが異なるスイッチングパワーコンバータの動作を同時に調整するコントロールシステムおよび方法。本システムは、パワーコンバータでサンプリングされたデータ及び非線形フィードバック制御ループの調整に用いる。

Description

発明の属する技術分野
本発明はスイッチング電源あるいはスイッチングコンバータに関する。特に、本発明は、所定の回路内で複数の異なる調整電源に電力を供給することができるローバストスイッチング電源に関する。
発明の背景
スイッチング電源は、携帯電話、カメラ、ＰＤＡ（パーソナルデジタルアシスタント）、計算機、ポータブルコンピュータ、及び同型の電子機器など、様々な製品に電力を提供するのに使用されている。このようなスイッチング電源は非常に複雑であり、電力を供給されている製品内に含まれる様々な集積回路とその他の部品に電力を供給するために、いくつもの細かく調整された出力電圧を提供するべく数多くの部品を使用している。このスイッチング電源が使用されている製品のコストと品質に照らすと、このような電源は高価であり、嵩が大きく、効率的でない。効率は、装置のバッテリの寿命を長くするために重要である。図1は、バッテリ１０によって電力が供給されている持ち運び可能な装置に使用されている典型的な従来の電源を示す。バッテリ１０からの信号はリード線１０ａを通って、アナログパルス幅変調コントローラ１１からの制御信号で制御されるレベルトランスレーション回路１２に送られる。アナログパルス幅変調器からの制御信号は、抵抗１６の両端子をアナログＰＷＭコントローラ１１にそれぞれ接続している導電リード１７ａと１７ｂ上の信号によって検出される抵抗１６の電圧降下に応答する。Ｎ-チャネルＭＯＳトランジスタ１３ａと１３ｂは相補に動作するように接続されている。レベルトランスレーション回路１２は、Ｎ-チャネルトランジスタ１３ａのゲートにハイレベル電圧を提供し、バッテリ１０からのパルスをコイル１５の一方の入力端に送る。コイル１５の他方の入力端は、抵抗１６の一方の端部に接続されている。抵抗１６の他方の端部は負荷コンデンサ１８に接続されている。この負荷コンデンサはこの電源のこの部分によって電力が供給されている特定の回路に供給するのに必要な電圧の電荷を含んでいる。アナログＰＷＭコントローラ１１は、抵抗１６を流れる電流を測定して、Ｎ−チャネルＭＯＳトランジスタ１３ａのオン時間を制御する。Ｎ-チャネルＭＯＳトランジスタ１３ｂはＮ-チャネルＭＯＳトランジスタ１３ａのゲートをドライブする信号の相補によってドライブされ、オンになってコイル１５の入力リード線を接地し、抵抗１６を介して電源に供給されるのに必要な電流を遮断する。アナログパルス幅コントローラ１１の内部回路を図２に示す。
図２に示すように、電流源２０はコンデンサ２１にランプ電圧を発生させるための充電用電流を供給する。このランプ電圧は、差動アンプ２２ａの正の入力リード線に供給される。差動アンプ２２ａの負の入力リード線は差動アンプ２２ｂから出力信号を受け取る。アンプ２２ｂの正の入力リード線は、負荷コンデンサ１８に接続され、負荷コンデンサ１８にかかる電圧を表す信号を搬送する。差動アンプ２２ｂの負の入力リード線は、分圧器(一の端部が基準電圧ＶRefに接続されており、他端が差動アンプ２２ｂの出力リード線に接続されている）を構成する抵抗２３ａと２３ｂの間のノードに接続されている。従って、コンデンサ１８の出力電圧が、抵抗２３aと抵抗２３ｂ間のノードＡの電圧より低い場合、差動アンプ２２ｂからの出力電圧は低レベルになる。この低レベルの出力電圧がアンプ２２ａの負の入力リード線に提供され、アンプ２２ａは正の出力パルスを生成する。この正の出力パルスはコンデンサ１８に充電用電流を提供するためにコイル１５に送られる。そのうち、コンデンサ１８の電圧がノードＡの電圧を越えるまでコンデンサ１８の電荷が増える。この時点で、差動アンプ２２ｂからの出力電圧が高レベルになり、作動アンプ２２ａの負の入力リード線における電圧が差動アンプ２２ａの正の入力リード線の電圧を越えて、アンプ２２ａからの出力電圧を低レベルにし、従って、コンデンサ１８の充電が止まる。コイル１５にかかる電圧は負の電圧であり、ハイレベルからローレベルに移行しているアンプ２２ａからのパルスの立ち上がりエッジに応じた電流の負の変化率を反映している。コイル１５を通る電流は、コイルの磁界のためすぐには変化しないが、時間がたつにつれて徐々に変化する。コンデンサをドライブする電流源によって特徴付けられるこのタイプの電源は、アナログバックコンバータとして知られている。各ＭＯＳＦＥＴの変調サイクルは精密なコンパレータとエラー増幅器によって形成される。このような電源は、評価が困難であり、一つの集積回路に集積されており、通常、専用のアナログプロセス技術を用いて専用の半導体工場で製造される。
したがって、必要なものは、レベルの異なる正確な電圧を提供し、同時に、従来技術の電源よりも少ない部品数で単純にインプリメントされる電源である。また、このような電源は比較的高価でなく、丈夫で信頼性のあるものでなくてはならない。
発明の概要
本発明によれば、高価でなく丈夫で、複数の異なる出力電圧を同時に提供できるスイッチング電源装置が提供される。
本発明の一実施例によれば、スイッチングマトリックスと共にリング発振器を用いて一対の信号を提供しており、これらはインダクタを通る電流とこれによって電源中の出力コンデンサに生じる電圧を制御するパルス幅変調信号を生成するのに使用される。このパルス幅変調信号の生成用に選択されたリング発振器からの特定の一対の信号は、出力コンデンサにかかる電圧を検出し、出力コンデンサに所望の電圧を維持するための十分な電流を提供するコントローラによって決められる。出力コンデンサは、この電源で駆動されている回路に選択された電圧で電流を提供する。パルス幅変調信号のデューティサイクルは、０からほとんど１００％の値まで制御することができる。リング発振器は、奇数のインバータを有しており、このインバータの数が多いほど、デューティサイクルが１００％に近くなる。位相コンパレータは、リング発振器の発振周波数を所望の値にロックする。
代替の実施例では、ｎビットカウンタを用いて２つの信号とし、これらの二つの信号間の遅れがパルス幅変調器からのパルス出力の幅を制御するような時間オフセットをもつ。一の実施例では、この構成は各々が、各コンパレータにおいて時間遅れによって遅らせた出力信号を生成するフリップフロップを駆動する二つのデジタルコンパレータを具える。
本発明の回路は、いくつもの異なる電源の電圧レベルを調整することができる。特に、リング発振器上にいろいろなタップを切ることができるので、様々な信号対を選択することができる。この信号対は、対応する出力コンデンサの所望のノルムから変化する電圧に応じて、別のパルス幅変調信号を生成するのに用いられる。本発明による信号コントローラは、システム中の異なる電圧を供給する複数の電源を制御することができる。
本発明のパルス幅変調制御回路は経済的であり、商用の半導体工場で実行可能な標準的なプロセス技術を用いて一の集積回路基板上に容易に製造することが可能であり、パルス幅変調した出力信号が要求されるアプリケーションにおいて様々な形で使用することができる。
本発明の一実施例によれば、一またはそれ以上の出力電圧を調整するための予測制御ループが設けられている。この予測制御ループは、デジタル制御技術を応用して出力電圧を調整するべく、コンピュータエレメント（例えばマイクロコントローラなど）を用いるようにしても良い。一の実施例では、信号のデューティサイクルがパルス幅変調コンバータのスイッチを駆動して、このコンバータの出力電圧の変化に応じて、外部インダクタの電流を変化させている。本発明によるコンバータの制御技術では、リニア回路モデルを用いて出力電圧の変化（例えば付加がオンされたときなど）に対するコンバータの応答をコンバータが予測し、複数のタイムステップにわたって非線的補正を行う。一の実施例では、コンバータがシークして、該コンバータを出力電圧が安定している安定状態に戻し、インダクタの平均電流が負荷の平均電流であり、コイル電流はタイムステップからタイムステップにかけて変化しない。
本発明は、以下の詳細な説明と共に図面を参照してより完全に理解される。
図１は、従来技術のアナログバックコンバータの基本構成を示す図である。 図２は、図１に示すアナログＰＷＭコントローラの詳細を示す図である。 図３は、本発明によるリング発振器を用いたパルス幅変調コントローラの基本構成を示す図である。 図４は、本発明によるパルス幅変調コントローラの代替の装置を示す図である。 図５は、図３の構成を用いて生成したタイプの波形の一例を示す図である。 図６は、本発明に用いられるリング発振器、を当該リング発振器から特定の出力信号を選択して排他的ＯＲゲート６３の二本の入力リードへ提供されるパルス幅変調信号を生成するのに使用されるスイッチングマトリックスと共に示す図である。 図７は、図６に示す構成を用いて生成した信号の波形を示す図である。 図８は、リング発振器内の偶数の各インバータからの出力リードと、信号Ｇ、Ｈ，Ｉ、ＪおよびＫによって駆動されるパストランジスタとの間に接続されたインバータを伴う図６に示す構成を用いて生成した信号の波形を示す図である。 図９は、図６に示すリング発振器内のインバータ対の様々な組み合わせから信号が選択された場合に得られる相対的時間遅れを示す図である。 図１０は、図６に示す排他的ＯＲゲート６３へ選択された信号対を送信してパルス幅変調信号を発生する、特定のゲートの選択を制御する一の回路を示す図である。 図１１は、本発明の原理によって図６に示す排他的ＯＲゲート６３からパルス幅変調信号を生成するのに使用される他の回路を示す図である。 図１２は、本発明の一実施例によるスイッチング電源コントローラ１２００のブロック図である。 図１３は、一のインプリメンテーションによる、デジタルパルスコンバータラッパ１２０１のインターフェース信号を示すブロック図である。 図１４は、一のインプリメンテーションによる、アナログデジタルコンバータ１２０６のインターフェース信号を示すブロック図である。 図１５は、ケルビン温度センサ（ＫＴＳ）１５００のインターフェース信号を示すブロック図である。 図１５Ａは、一のインプリメンテーションによる、ＫＴＳ１５００の具体的な回路を示す図である。 図１６は、タッチスクリーンインターフェース１２１１内に含まれているＱＳＡＤＣモジュール１２１１ａにおいて実行されるクアッドスロープ（すなわち、デュアルコンバージョン）アナログデジタル変換（ＡＤＣ）動作を示すタイミング図である。 図１７は、一のインプリメンテーションによる、ＱＳＡＤＣモジュール１２１１ａのインターフェース信号を示すブロック図である。 図１７Ａは、一のインプリメンテーションにおけるタッチスクリーンインターフェース１２１１を伴うＱＳＡＤＣ１２１１ａのインターフェース信号を示すブロック図である。 図１８は、本発明の一実施例による、アナログブロックＡＮＬＧ１８０１、コントロールブロックＣＮＴＲＬ１０８２、および、ＤＯＷＮ／ＵＰカウンタブロック１８０３を含むトップレベルＱＳＡＤＣモジュール１２１１ａブロック図を示す図である。 図１８Ａは、図１８に示すＱＳＡＤモジュール１２１１ａのアナログブロック１８０１の一のインプリメンテーションを示す図である。 図１８Ｂは、４接点タッチスクリーンアプリケーションの一の配列を示す図である。 図１８Ｃは、５接点タッチスクリーンアプリケーションの一の配列を示す図である。 図１９は、バッテリあるいは電源管理アプリケーション用の制御ループを提供するスイッチング電源コントローラ１２００内のモジュールをまとめたブロック図である。 図２０は、本発明の一実施例による、インダクタ電流ＩＬを用いて出力電圧Ｖｏｕｔの調整出力電圧Ｖｏｕｔを検出を示す図である。 図２１は、デューティサイクルによって重み付けされた平均インダクタ電流の近似を示す図である。 図２２は、ＭＯＳスイッチの寄生抵抗を予測するための本発明の方法を示す図である。 図２３は、本発明の一実施例による制御方法を示すフローチャート２３００を示す。 図２４は、本発明の一実施例による、低周波クローズドループ制御方法と、高周波オープンループ制御方法を示す図である。 図２５は、例えば、パーソナルデジタルアシスタント（ＰＤＡ）のバッテリおよび電源管理アプリケーションで用いられているスイッチング電源コントローラ１２００を示す図である。 図２６は、本発明にかかる制御ループの動作を示す図である。 図２７は、本発明の一実施例による制御された変数の符号入力値とオープンループ応答を示している、図２４の低周波クローズドループ制御方法と、高周波数オープンループ制御方法を示す図である。 図２８は、本発明の一実施例による、過渡現象のシーケンシャル回復制御方法を示す図である。 図２９は、バックコンバータを示す図である。 図３０は、トランジスタへの様々なゲートドライブ電圧の印加に基づく、回路４９などの電源回路用の時間に対する電流カーブを示す図である。 図３１は、トランジスタへの様々なゲートドライブ電圧の印加に基づく、回路４９などのような供給回路用の時間に対する電流カーブを示す図である。 図３２は、トランジスタへの様々なゲートドライブ電圧の印加に基づく、回路４９などのような供給回路用の時間に対する電流カーブを示す図である。 図３３は、トランジスタへの様々なゲートドライブ電圧の印加に基づく、回路４９などのような供給回路用の時間に対する電流カーブを示す図である。 図３４は、クロック発生器１２２２３のインターフェース信号を示すブロック図である。 図３５は、図３４及び図１２に示すクロック発生器ブロック用のポートテーブルを示す図である。 図３６は、デジタルパルスコンバータ１２０１用の、パルス幅発生器と、シーケンサを有する具体的なパルス幅変調のインプリメンテーションを示す図である。 図３６Ａは、図３６のパルス幅発生器の具体的なインプリメンテーションを示す図である。 図３６Ｂは、図３６のシーケンサの具体的な装置を示す図である。 図３６Ｃは、具体的なフィードバック制御システムを示す図である。 図３６Ｄは、別のフィードバック制御システムを示す図である。 図３７は、一のインプリメンテーションによるＤＰＣ１２０１用のデジタル-パルスコンバータフレームのタイミングチャートである。 図３７Ａは、一のインプリメンテーションのデジタルパルスコンバータ１２０１の具体的なインタ―フェース信号を示す図である。 図３７Ｂは、ＤＰＣ１２０１の具体的な回路インプリメンテーションであって、ＣＡＭを有するものを示す図である。 図３７Ｃは、図３７ＢのＣＡＭの具体的なインプリメンテーションを示す図である。 図３７Ｄは、図３７ＣのＣＡＭの出力ロジック用の具体的な回路インプリメンテーションを示す図である。 図３７Ｅは、図３７ＣのＣＡＭの具体的なタイミングチャートである。 図３８は、グレィカウンタの具体的なインプリメンテーションを示すず図である。 図３８Ａは、グレィカウンタの別の具体的なインプリメンテーションを示すず図である。 図３８Ｂは、図３８または図３８Ａのフリップフロップの具体的なインプリメンテーションを示す図である。 図３８Ｃは、図３８または図３８Ａの別のフリップフロップの具体的なインプリメンテーションを示す図である。 図３８Ｄは、ロジックゲート用の具体的な回路インプリメンテーションを示す図である。 図３８Ｅは、別のロジックゲート用の具体的な回路インプリメンテーションを示す図である。 図３８Ｆは、マルチプレクサ用の具体的な回路インプリメンテーションを示す図である。 図３８Ｇは、バイナリ信号からグレイへおよび、グレイ信号からバイナリ信号への変換用の具体的な回路インプリメンテーションを示す図である。 図３８Ｈは、デジタルパルスコンバータ用の具体的な回路インプリメンテーションを示す図である。 図３８Ｈは、デジタルパルスコンバータ用の別の具体的な回路インプリメンテーションを示す図である。 図３９は、例えば、回路４９のトランジスタのゲートに印加される典型的なゲートドライブ波形と、ターミナルＳに生じる結果としての電圧のプロットである。 図４０は、一のインプリメンテーションにおけるＳＨＭ１２０７のブロック図である。 図４０Ａは、一のインプリメンテーション用の電圧及び電流サンプリングを示す機能図である。 図４０Ｂは、一のインプリメンテーション用の電流及び電圧の選択を示す回路図である。 図４０Ｃは、別のインプリメンテーションによるＳＨＭ１２０７用の具体的なインターフェース信号ブロック図である。 図４０Ｄは、別のインプリメンテーションにおけるＳＨＭ１２０７のブロック図である。 図４０Ｅは、別のインプリメンテーション用の電圧及び電流サンプリングを示す機能図である。 図４０Ｆは、一のインプリメンテーション用の電流及び電圧の選択を示す回路図である。 図４０Ｇは、別のインプリメンテーションによるクロック発生回路を示す図である。 図４０Ｈは、別のインプリメンテーションによる分圧器を示す図である。 図４０Ｉは、別のインプリメンテーションによる電圧マルチプライアを示す図である。 図４０Ｊは、別のインプリメンテーションによるＩ／Ｏ回路の具体的なインターフェース信号ブロックを示す図である。 図４０Ｋは、別のインプリメンテーションによるマルチプレクサスキームを示す図である。 図４１は、本発明の一実施例による図１２の調整制御モジュール（ＲＥＧ）のブロック図である。 図４２は、時間対ゲートドライブ波形を示す図である。 図４２Ａはブーストコンバータ回路を示す図である。 図４２Ｂは、時間オフセットの関係にある二つのスイッチング波形を示す図である。 図４３は、スイッチング電源装置の３つのゲートドライブシナリオについての出力である電流を示す波形Ａ、Ｂ、及びＣを示す図である。 図４３Ａは、図２９のバックコンバータ４９の上側トランジスタと下側トランジスタの中間にあるターミナルＳにおける、時間対電圧をプロットした図である。 図４３Ｂは、回路４９のＦＥＴ５０の二つの異なるデューティサイクルについてのターミナルＳにおける電圧をプロットした図である。 図４３Ｃは、回路４９のＦＥＴ５０の二つの異なるデューティサイクルについてのターミナルＳにおける電圧をプロットした図である。 図４４は、冷陰極蛍光バルブをドライブする高電圧発生用の回路を示す図である。 図４４Ａは、回路１．２．２．１２のトランジスタのゲートに印加することができるタイプのゲートドライブ波形の具体的なセット二つを示す図である。 図４５は、バックコンバータ回路を示す図である。 図４５Ａは、図４５におけるトランジスタのゲート駆動波形と、対応する電流及び出力電圧波形を示す図である。 図４５Ｂは、ブースト回路を示す図である。 図４５Ｃは、図４５Ｂの回路のゲート駆動波形と、対応する電流及び出力電圧波形を示す図である。 図４６は、二つのスイッチング電源の動作を調整するべく接続されたスイッチング電源コントローラ１２００を示す図である。 図４６Ａは、スイッチング電源の一のサイクルについての時間対電流をプロットした図である。 図４６Ｂは、バック電源回路を示す図である。 図４６Ｃは、スイッチング電源回路の一のサイクルについての時間対電流をプロットした図である。 図４６Ｄは、スイッチング電源回路の一のサイクルについての時間対電流をプロットした図である。 図４６Ｅは、スイッチング電源回路の一のサイクルについての時間対電流をプロットした図である。 図４７は、複数の電源に接続されたスイッチング電源コントローラ１２００を示す図である。 図４８は、２台のスイッチング電源、不揮発性メモリ、およびケルビン温度センサに接続され、このスイッチング電源の一方に接続されたバッテリを有するプロセッサのブロック図である。 図４８Ａは、典型的なバッテリについて、温度対バッテリ容量のカーブを示す図である。 図４９は、携帯電話に用いる電源システムのブロック図である。 図４９Ａは、本発明のスイッチング電源コントローラ１２００によって制御されている電源に接続された太陽電池アレイのブロック図である。 図５０は、本発明の一の実施例によるスプレッダデバイダユニット２４８２．４のブロック図である。 図５０Ａは、本発明の一の実施例による図５に示すスプレッダデバイダユニット２４８２．４のスペクトルスプレッダ２１０．１の回路図である。 図５１は、別のインプリメンテーションにおけるＱＳＡＤＣモジュール１２１１ｂのインターフェース信号を示すブロック図である。 図５１Ａは、本発明の他の実施例にかかる、アナログブロック２００１．４と、コントロールブロック２００２．４と、アップ／ダウンカウンタブロック２００３．４を含むＱＳＡＤＣモジュール１２１１ｂのトップレベルブロック図である。 図５１Ｂは、図５１Ａのアナログブロック２００１．４の一のインプリメンテーションを示す図である。 図５１Ｃは、タッチスクリーンインターフェース１２１１とスイッチング電源コントローラ１２００の他のブロックとの間の具体的なインターフェース信号を示すブロック図である。 図５１Ｄは、ＱＳＡＤＣモジュール１２１１ａの診断を実行するためのフローチャートを示す図である。 図５１Ｅは、図５１Ｂのインプリメンテーションに対応する機能ブロック図である。 図５１Ｆは、初期測定状態用のアナログブロック１８０１の回路接続を示す図である。 図５１Ｇは、４接点インプリメンテーションにおけるＹ座標シートとの接触により電圧を集中させるアナログブロック１８０１の回路接続を示す図である。 図５１Ｈは、４接点インプリメンテーションにおけるＹ座標シートとの接触により電圧をデジタル的に変換するアナログブロック１８０１の回路接続を示す図である。 図５１Ｉは、４接点インプリメンテーションにおけるＸ座標シートとの接触により電圧を集中させるアナログブロック１８０１の回路接続を示す図である。 図５１Ｊは、４接点インプリメンテーションにおけるＸ座標シートとの接触により電圧をデジタル的に変換するアナログブロック１８０１の回路接続を示す図である。 図５１Ｋは、水平位置による、５接点インプリメンテーションにおけるＸ-Ｙ座標シートとの接触により電圧を集中させるアナログブロック１８０１の回路接続を示す図である。 図５１Ｌは、水平位置による、５接点インプリメンテーションにおけるＸ-Ｙ座標シートとの接触により電圧をデジタル的に変換するアナログブロック１８０１の回路接続を示す図である。 図５１Ｍは、垂直位置による、５接点インプリメンテーションにおけるＸ-Ｙ座標シートとの接触により電圧を集中させるアナログブロック１８０１の回路接続を示す図である。 図５１Ｎは、垂直位置による、５接点インプリメンテーションにおけるＸ-Ｙ座標シートとの接触により電圧をデジタル的に変換するアナログブロック１８０１の回路接続を示す図である。 図５１Ｏは、４接点インプリメンテーションにおける抵抗シート間の導通状態を検出するアナログブロック１８０１の回路接続を示す図である。 図５１Ｐは、５接点インプリメンテーションの接触状態の検出を示す図である。 図５２は、ＬＥＤ制御ブロック１２１４のブロック図である。 図５３は、本発明の一の実施例による図１２の監視モジュールのブロック図である。 図５４は、一のインプリメンテーションによる内部電圧サプライ（ＩＶＳ）１２０９の具体的な機能図である。 図５４Ａは、別のインプリメンテーションによるＩＶＳ１２０９の具体的なインターフェースブロック図である。 図５４Ｂは、別のインプリメンテーションによるＩＶＳ１２０９の他の具体的なインターフェースブロック図である。 図５４Ｃは、別のインプリメンテーションによるＩＶＳ１２０９のパワーアップシーケンスの具体的なフローチャートである。 図５５は、一のインプリメンテーションによるＮＦＥＴドライバモジュール１２０２の具体的な機能図である。 図５５Ａは、別のインプリメンテーションによる、ＮＦＥＴドライバモジュール１２０２の具体的なインターフェース信号を示す図である。 図５５Ｂは、別のインプリメンテーションによる、ＮＦＥＴドライバモジュール１２０２の具体的なインターフェース信号を示す図である。 図５５Ｃは、図５５Ｂのインプリメンテーションの具体的な機能図である。 図５５Ｄは、図５５Ｂのインプリメンテーションの外部コイルを直接ドライブする内部バッファを用いたアプリケーションを示す図である。 図５５Ｅは、図５５Ｂのインプリメンテーションの外部ＦＥＴをドライブする内部バッファを用いたアプリケーションを示す図である。 図５１Ｆは、図５５Ｂのインプリメンテーションの具体的なオンチップ構造のブロック図である。 図５６は、本発明の一実施例による図１２の中央処理モジュール（ＳＹＳ）１２０５のブロック図である。 図５７は、図２５のコンバータ２５７０の回路モデルを示す図である。 図５８は、本発明の一実施例による、制御アルゴリズム５８００のステップを示すフローチャートである。 図５９は、図５８の制御アルゴリズム５８００の動作を示す図である。
実施例の詳細な説明
以下に述べる詳細な説明は、ここにいう実施例を明確にするためのものであり、本発明の範囲を限定するものではない。本発明の他の実施例は、この開示に照らして当業者には明らかである。
セクション１．０ 同期サンプリングマルチ出力コントローラを有するコンバータ（デジタル的に装備されたマルチステージＳＰＳ）のアーキテクチュアの概観、各ブロックの機能の説明
本発明は、一連の電力管理に関連する機能が集中した電力コンバータと電力管理周辺装置に適用することができる。スイッチング電源コントローラ１２００は、ブロック図の形で図１２に示されており、本発明の一実施例によるスイッチング電力コンバータコントローラ製品のインプリメンテーションを示す。このシステムは、電源から引き出される電流とは実質的に独立した安定出力電圧（定電圧電源）を維持する、あるいは、電源にかかる負荷から実質的に独立した安定出力電流（定電流電源）を維持する、いつ負荷を出力するかを決定する、バッテリの充電状態を測定する、バッテリを充電する、バッテリのシーケンスを実行するといった、電力コンバータに期待される機能のすべてを実質的に実行する。更に、このシステムは、タッチパネルをデジタル化する、キーボードをスキャンする、残りのシステムから受信したリセット信号を調整するといった、いろいろなその他周辺管理機能を実行する。一の実施例では、監視タイマ機能を設けて、電力を循環させ、また、ソフトウエアのロックアップやハードウエアのロックアップ（例えば、ＳＣＲラッチアップや、ＩＯ過渡による破壊）などの例外状態に応じて、製品の様々なサブシステムへのリセット信号を提供できるようにする。本発明のシステムは、また、様々なサブシステムの状態を表示するＬＥＤｓを制御する。従って、本発明にかかるシステムは、ペンストローク間（ユーザがＰＤＡに書き込んでいる間）などにそのＰＤＡのプロセッサがパワーダウンした場合、あるいはＰＤＡは情報を表示しているが入力あるいは出力がなされない場合などに、ＰＤＡが実行する数多くの機能を操作することができる。このインプリメンテーションにおいては、製品はリセット信号、監視タイマ、イネーブル信号、内部電源の独立した状態を表示するステータス信号を含む様々なデジタルインターフェースを制御するデジタルコントロールサブシステムを具えている。このシステムの素子間の通信は通信インターフェースを介して行われる。一の実施例では、本発明は時間ベース発生回路とキーボードへのデジタイザインターフェースを具える。
図１２を参照すると、ほぼすべてのデジタルインターフェース機能が内部８０５１か、または、中央処理モジュール１２０５（ＳＹＳ）に含まれている比較マイクロプロセッサであって、このマイクロプロセッサ内のソフトウエアで規定することができ集積回路の独立した入力または出力ピンあるいは端子にフレキシブルにマッピングすることができる、複数の一般的な入出力（ＧＰＩＯ）信号を介して複数のインターフェースを用いて外部システムと通信するマイクロプロセッサで実行される。例えば、各ピンはハイＴＲＵＥ信号またはローＴＲＵＥ信号を搬送するように規定することができ、又、入力信号又は出力信号になるように規定することができる。更に、各ピンは、独立した電源素子のいずれかに振り当てることができ、また、一以上の電源が単一のピンから同じ制御信号を受信できるようにこれらの素子を共有することもできる。このように、例えば、単一のイネーブル信号を複数の電源で共有するようにしても良い。ＧＰＩＯ信号は、いくつかの周辺装置の入力および出力信号をインプリメントするのに使用することができる。例えば、キーボードスキャナ機能は、ＧＰＩＯ信号インターフェースを介して外部キーボードと相互作用する。監視タイマは、入力信号と集積回路の外部回路からステータス情報を受信することができる。また、遮断信号は、ＧＰＩＯ信号とピンを共用することができる。このインプリメンテーションは、従って、製品を従来は別々に分けられていた装置に基づいた解決法で製品を「プラグ−互換」ができるようにする豊富な機能性セットを提供している。中央処理モジュール（ＳＹＳ）１２０５は、チップをオンおよびオフするシリアル通信を操作する。遮断信号以外のＧＰＩＯ信号としてインプリメントすることができる各信号も、シリアル通信信号としてインプリメントすることができる。従来の装置用に設計されたアプリケーションでは、シリアル通信は、キーボードと、電量測定の可能出力にアクセスするのに使用することができる。ＧＰＩＯ信号は、個々の電源をオンおよびオフにし、その状態をモニタするのに使用することができる。
コンピュータ回路は、復号化ロジックを簡単にするための超長インストラクションワードプロセッサ（「ＶＬＩＷエンジン」）として提供されることもあり、調整制御モジュール（ＲＥＧ）１２０４（図１２では「ＲＥＧ」と記載されている）内に設けられている。ＶＬＩＷエンジンは、中央処理モジュール(ＳＹＳ)１２０５(図１２には「ＳＹＳ」と記載されている)からのローレベルコマンドを実行する。調整制御モジュール（ＲＥＧ）１２０４は、調整された電源ピンによって供給される様々な回路からの電圧及び電流の測定を受け、割り込みを行う。様々なタイプの複数の制御ループを用いて、調整制御モジュール（ＲＥＧ）１２０４は、正確に変調された信号の形でコマンドをデジタルパルスコンバータ(ＤＰＣ)１２０１へ提供する。この信号は、ＮＦＥＴドライバモジュール１２０２を介して外部部品を動作させるのに使用される。この外部部品と共に、スイッチング電源コントローラ１２００は様々に設計されたトポロジィの一又はそれ以上のパワーコンバータを形成する。
本発明のシステムのユニークな特徴は、システムがプログラム可能であることである。各機能、モードおよび調整パラメータをプリセットできるようにすることに加えて、外部コンポネントの仕様を集積回路の内部に保存して、調整機能の実行に使用することができる。従って、調整制御モジュール（ＲＥＧ）１２０４は、スイッチング電源コントローラ１２００の外部パワーコンバータ部品の特性に関する大量の情報を操作することができる。アナログ技術でインプリメントされた従来のスイッチング電源コントローラ回路とは異なり、本発明の電源コントローラ回路は、その回路が達成しようとしている電圧(ターゲット電圧)とエラー（すなわち、現在の出力電圧とターゲット電圧間の差）を知っている。通常、従来のアナログコンバータは、現スイッチングデューティサイクルや、入力電圧の値と無関係なアルゴリズムを用いてこのエラーを補正している。このような従来のコンバータは、外部コンポネントに関する情報を内部的に保存していない。このような従来の電源コントローラ回路を使って設計を行うエンジニアは、電源コントローラ回路に補充的なネットワークという形で「ヒント」を提供することができるだけである。これに対して、本発明の電源コントローラ回路は、従来技術を超えたいくつもの利点と利益を有する。例えば、現時点での出力電圧とデューティサイクルに関する情報を持っており、ターゲット電圧と内部的に保存されている外部回路のパラメータ値によって、電源コントローラは、補正出力電圧を高精度なものにする潜在的なデューティサイクルを計算することができ、外部回路の制約（例えばインダクタの飽和電流など）を観察する現実的な応答を選択することができる。外部回路への正しい応答は、電源コントローラ回路へ反映されるノイズ量を変則的に制限する。例えば、電源コントローラ回路を流れる過渡ノイズ電流を制御することによって、電源コントローラ回路へ印加する電圧を提供するバッテリあるいは長ワイヤは、より少ない電磁インターフェース（ＥＭＩ）を経験し放射することができる。
プログラム可能なキーボードスキャン機能が中央処理モジュール（ＳＹＳ）１２０５で実行され、キーを押した後にスキャンされるあるいは検出される個別のキーがキーボードスキャンニング回路をスタンドバイ状態から目覚めさせる。中央処理モジュール（ＳＹＳ）１２０５内のソフトウエアで監視機能が実行され、全特徴を持つ監視タイマ機能を提供する。監視タイマ機能を、システム内のソフトウエアの故障を処理するのに使用していもよい。例えば、複雑なオペレーティングシステム（例えば、Ｗｉｎ ＣＥ）を稼動している外部プロセッサは、特定のピンの信号を一時的に簡易に表明する（トグルする）ことができる。監視タイマは、特定のピン上の信号がトグルされるたびに、そのタイマをリセットする。決められた時間内に特定のピン上の信号がトグルされないといった機能不全がホストマイクロプロセッサのソフトウエアに生じた場合、予めプログラムされた一連の動作が行われ、外部システムプロセッサの動作を回復させる。これらの動作は、単に、プロセッサあるいは他の回路エレメントをリセットする、あるいはプロセッサの電源のオンオフを繰り返す範囲内にある。パワー−サイクリングは、プロセッサあるいは他の集積回路に存在することがある寄生ＳＣＲｓからの電流を除去し、これによって、半導体ラッチアップ状態から回復させる。ロジックあるいはリセット信号を用いても通常回復できないようなその他の異常も、パワー−サイクリングによって補正することができる。
中央処理モジュール（ＳＹＳ）１２０５は、外部状態ＬＥＤｓや、単一のマルチカラーＬＥＤを制御する。内部電圧供給源１２０９に含まれている内部リセットロジックは、電源オンリセットを提供して、内部クロックと内部に発生した電圧を動作の前に安定させる。これは、以下に述べる、ホストリセットを調整する特徴とは異なる別の概念であり、ソフトウエア内で実行され、内部マイクロコントローラ上で稼動する。ホストリセット調整ソフトウエアは、外部システムのリセット信号を電源のステータス信号で調整し、外部信号を製品内部のピンで調整する。
タッチスクリーンインターフェース１２１１は、デュアルスロープ技術を用いて、抵抗タッチパネルディスプレイのＸ軸とＹ軸を読み取っている。ＰＤＡにおいて、大面積のディスプレイゆえにこのデジタル化動作は、バックライトによって生じるノイズにさらされる。従来技術では、典型的なバックライトは低電圧でイオン化するために内部ガスのエネルギーを上げるカソードヒータを持たず、本質的には蛍光管であるコールドカソード蛍光（ＣＣＦＬ）によって実行されている。ＣＣＦＬでは、典型的な装置として初期イオン化（初期化）は、７００Ｖ以上のＡＣ電圧を用いて行われ、その後イグニションを維持するために３００Ｖを超えるＡＣ電圧が使用される。このＣＣＦＬを駆動している高電圧ＡＣ波形は、タッチパネルへの潜在的な一連のノイズ源であり、抵抗材料のパネルでできており、ディスプレイの前方
に直接的に数ミリメートル離して配置されている。タッチスクリーンインターフェース１２１１は、電源供給コントローラによって発生するバックライト電圧と同期して動作するクアドスロープアナログ−デジタルコンバータ回路を用いる。バックライトと同期して動作することによって、バックライトからのノイズが偶数サイクルに集中され、これによって、複雑なフィルタリングやアルゴリズムでのアプローチを取る事なしに、効果的にノイズを除去することができる。
内部電圧源１２０９は、２本の外部供給ピンのうちのいずれか、または二本の外部バッテリピンの一方から様々なブロックの動作に要求される内部電圧を引き出しており、中央処理モジュール（ＳＹＳ）１２０５と調整制御モジュール（ＲＥＧ）１２０４を含むスイッチング電源コントローラ１２００の電源である。様々なサブシステムに要求される様々な電圧を提供するのに加えて、内部電圧源１２０９は、水晶発振器機能（水晶以外では、オフチップ）をもつ内部電源を作るための様々なチャージポンプと、内部処理エレメントによる使用のために電源が安定している場合を表示するコンパレータを提供する。
サンプルホールドモジュール１２０７は、サンプルホールド回路とスケーリング回路のアレイを具える。サンプルホールドモジュール１２０７は、電源の出力部内のいろいろなポイントをモニタしており、電圧と電流、およびいろいろなポイントにおける入力電圧と温度を測定する。サンプルホールドモジュール１２０７は、外部アナログサンプルをデジタルサンプルに変換するアナログデジタルコンバータ１２０６（リソースを共有するシステム）に、そのデータ、すなわちある時間における一のサンプルを提供する。デジタルサンプルは、調整制御モジュール（ＲＥＧ）１２０４によって使用されるか、あるいは中処理モジュール（ＳＹＳ）１２０５にアップストリームを送るかする。本発明のこの実施例では、アナログデジタルコンバータとサンプルホールド構造はコンデンサの比率か単一ゲインのいずれかに基づいている。従って単一のキャリブレーションを用いてキャリブレーションを実行することができる。
ＮＦＥＴドライバモジュール１２０２は、二つのモードのうちの一方で動作する出力ドライバセットである。第１のモードは、外部パワーＭＯＳＦＥＴ装置をドライブするためのものである。このモードでは、各出力電圧が、二セットのドライバ回路に関連している。一方は、制御ＦＥＴをドライブするため、もう一方は同期ＦＥＴをドライブするためのものである。適度の電流用に、この二つのドライバ回路は、互いに駆動しあう別の動作モードで使用することができ、その出力信号をあわせて、パワースイッチング機能において直接的に外部コイルをドライブすることができる。
本発明を用いた電源は、完全にプログラム可能である。すなわち、電圧と電流を設定するために外部の別々のコンポネントを選択する必要がなく、シングルチップで様々な製品に亘って数多くの異なる機能を実行することができる。このようなプログラム可能であることは、回路ボード上の部品数を少なくするという利益がある。また、最終製品の個々の製造者が、同じデバイスをいろいろなアプリケーションに使用することができるので、ストックしなければならない部品数を減らすことができるという利点もある。これらの特徴のすべては、チップを製造するときに、あるいは、納品するとき、すなわち配送者を介してのいずれの時点でも、プログラム可能なロジックアレイデバイスに使用されているのと同じプログラミング技術を用いてプリセットすることができる。代替として、本発明のシステムは、回路内のテスト段階、あるいはこの製品の最終テストの間に回路ボード上で、カスタマによってプログラムすることも可能である。さらに、これらの全ての機能がプログラム可能であっても、製造及びテストの間にプログラムされた値は、単に初期状態として使用されるのみであり、電源コントローラを含むシステムによって動的に（すなわち、動作中に）変えることができる。例えば、このシステムは、異なる動作モード用に異なる電圧が要求される複雑なマイクロプロセッサにおいてしばしば要求されるように、内部電圧と電流を動的に再プログラムすることができる。再プログラミング動作は、ディスプレイが暗くなったとき、またモータ制御の目的でもなされうる。デジタルアナログ変換機能は、レギュレータの出力電圧を迅速に変化させることによって実行することができる。スイッチング電源コントローラ１２００は、完全にプログラム可能なスタートアップとシャットダウンシーケンスという特徴があり、電源コントローラ１２００を用いたシステムをラッチアップ状態を防ぐシーケンスにでスタートさせることができる。例えば、マイクロプロセッサのＩ／Ｏ構造は、時にマイクロプロセッサのコアの前に電源供給が要求されることがある。この順番を逆にすることは、マイクロプロセッサにダメージを与えたり、壊してしまうか、あるいは故障を生じさせる。特定のパワーシーケンスは、これらの装置のパワーダウンにも必要である。従来の解決法では、このタイミングは抵抗とコンデンサによってむしろ粗雑な状態で設定されているか、全く設定されていない。
スイッチング電源コントローラ１２００で制御される個別の電源は、広範囲のトポロジィにプログラムすることができ、入力源より高い、入力源より低い、あるいは入力源と同じ電圧に適合させることができる。例えば、ブーストコンバータトポロジィは、入力電圧より出力電圧が高い電源に使用され、バックコンバータトポロジィは、入力電圧より出力電圧が低い電源に使用される。また、セピックトポロジィは、入力電圧と出力電圧が同じ電源に使用される。非常に高い電圧が要求されるような場合（例えば、冷陰極蛍光管、またはデジタルカメラの写真用ストロボなど）、ハーフブリッジなどのトポロジィを使用することができる。これらのすべてがプログラム可能であり、いつの時点でもいくつでも設計に入れることが可能であり、これらのトポロジィのどのような組み合わせであっても同時にサポートすることができる。
本発明のスイッチング電源コントローラ１２００は、パルス幅変調を用いてディミングを実行することもできる。この能力は、冷陰極蛍光管に重要である。なぜなら、通常、電流の単純な減少はディスプレイ全体をイオン化するのはエネルギィが不十分であり、この結果、バックライトの一部のみが実際に照明されるいわゆる「サーモメータ効果」が生じるためである。ＰＷＭディミングが所望される別のアプリケーションは、白色ＬＥＤｓにある。白色ＬＥＤｓは、電流の機能として、色相あるいは色において審美的に受け入れがたいシフトが生じる。白色ＬＥＤｓをディミングするためにパルス幅変調を使用して「ＯＮ」時間中に定電流が維持される。このため、広いディミング範囲にわたって一定の色が保持される。スイッチング電源コントローラ１２００は、温度比較用の入力ピンも有する。内部温度センサが含まれており、外部温度センサ読取り用外部ピンも含まれている。温度補填はバッテリチャージに使用され、チャージ率を調整し、安全でない感光状態に応答し、停電状態を検出し、外部バッテリの破壊あるいは過剰な熱を伴う立ち上がりによるダメージを防ぐ。内部バッテイリチャージャアルゴリズムは、複数の異なる化学的性質（例えば、リチウムイオン）に適合している。バッテリチャージアルゴリズムは、ソフトウエア内に設けられており中央処理モジュール(ＳＹＳ)１２０５で実行されるので、どのような化学的性質にも適合する。
スイッチング電源コントローラ１２００は、また、異なるバッテリ間でその電源として選択することができる。中央処理モジュール（ＳＹＳ）１２０５は、外部のバッテリをまず使用して、内部バッテリを緊急の場合に取っておくか、外部バッテリを取り替えるようにプログラムすることができる。また、内部バッテリを最初にチャージして、次いで外部のアクセサリバッテリをチャージするように自動的に選択することもできる。中央処理モジュール(ＳＹＳ)１２０５は、どれだけのエネルギィが入手可能であるかを計算し、両バッテリを同時にチャージするか、または両者を並行して使用する。本発明を用いた製品が提供するその他の機能は、外のシステムに電圧、電流、および電量測定データを提供する能力である。これは、電圧調整機能や、独立した閾値前にバッテリ内に入手可能なエネルギィ量の中間的な読みを超える個々の直接的な制御を可能とする。本発明のシステムは、また、電荷受け取りの履歴を維持する。これは、バッテリが完全にチャージされたかどうかを決定するのに使用することができる。これは、また、バッテリの磨耗の早期表示でもあり、何らかの故障によってバッテリが無期限にチャージされるといったオーバーチャージを制限する基準を提供する。
本発明の一の特徴によれば、製品の個々のスイッチング波形は、例えばバッテリなどの外部電源から取り出されるエネルギィ量が、電力を必要とする様々な出力の全てにおいて可能な限り均一になるように、注意深く交差している。このことは、外部電源から要求される電流の周波数を効果的に上げ、外部電源から要求されるピーク電流を下げることができる。これは、外部電源によるノイズ量を減らし、また、外部電源へ相互接続するワイヤから発するノイズを減らして、ノイズのフィルタをより容易にする。更に、広域帯アプローチが内部周波数に適用される。これは、所定の周波数における外部スイッチング電源機能からのネットのエネルギィを減らす。すなわち、一定の周波数で常に動作することに代えて、スイッチング周波数を急速に変化させることが可能となり、業界の標準パターンを用いて、特定の周波数でのエレルギィが減少するように周波数変調される。この広域スペクトル特性は、本発明を用いた製品内や、このチップがインプリメントされている末端製品、あるいはそれに近い他の製品内で、関連する無線信号によって生じるノイズを効果的に減少させる。動作周波数も、外部電源によって決定することができる。一の実施例では、３２ｋＨｚの水晶発振器が内部クロックを全て生成しており、システム内の他の要素によって使用される３２ｋＨｚの時間ベースの出力を提供する。その他の特徴によれば、このシステムは、最も近いスイッチングエッジから２０ナノ秒離れていることを保証する外部クロックを提供する。このユニークな特長によって、外部システムは、システムが同期してサンプリングを行い内部的にスイッチングノイズを低減するのと同じように、スイッチング電源機能と同期してサンプリングを行わせる。通常のスイッチングを行う従来のスイッチング電源は、所定のサイクルにおいてどのデューティサイクルで稼動しているかがわからないので、意外に早くこの情報を提供する方法を持たない。本発明に使用されている全てのパルス幅変調器はデジタルなので、全てのパルス幅変調器を構成している制御信号アレイ内にスケジュールされた他の制御信号によって行われる。
図１２を参照すると、クロック発生器ｍａｃｒｏ１２２３（ＣＬＫＧＥＮ）が、図１２に記載されているモジュールが必要とするクロック信号を発生する。クロック発生器モジュール１２２３の拡大した詳細が、内部信号を示す図３４のハイレベルブロック図に示されている。クロック発生器は、デジタルパルス制御モジュール１２０１によって提供されるソースクロック信号に基づいてクロックを発生する。これらのソースクロックパルスは、ＣＴＳ[９：０]出力バス１２２３．２と、インターフェース１２２３．４と１２２３．１にそれぞれ設けられているDPC１２０１からの出力ポートＰＬＯＣＫとＰＬＬＣＫとを介してクロック発生器モジュール１２２３によって受信される。下記の表に、ＣＳＴバス１２２３．２の信号の周波数を示す。
クロック発生器への様々なインターフェースを参照すると、ＤＰＣモジュール１２０１からのＣＴＳインターフェースは、符号１２２３．２と図３４で示す１０ビットのバスからなる。このバスは、ＤＰＣ１２０１のＧＲＥＹカウンタの出力に接続されており、クロック発生器１２２３についてのソースクロックの大半を提供する。表１０２Ａに、バスラインＣＳＴ[０]からＣＳＴ[９]の各信号の周波数を示す。
Figure 2006506937
符号１２３．３で示す２ビットバスＰＤ＿ＯＵＴ[１：０]は、発生したクロック信号の動作モードを制御する。パワーモードの動作は、標準、低電力、遮断と表示されている。下記の表１０２Ｂは、この２ビットバスの信号機能としてのモードを示すものである。
Figure 2006506937
アナログデジタルコンバータ１２０６へのクロック信号は、ライン１２２３．７に提供され、様々なモードにおける周波数が下記の表１０２Ｃに表示されている。低電力モードと標準モードの周波数が、５３８，８７０．９２１ｋＨｚのＤＰＬＬクロックを５で割って記載されている。
Figure 2006506937
サンプルホールドブロック１２０７へのクロック信号は、ライン１２２３．９に提供される。様々なモードの動作に必要な周波数が下記の表１０２Ｄに示されている。標準モードの周波数はＣＳＴ[４]ビットから得られ、低電力モードの周波数は、ＣＳＴ[８]ビットを２で割って得る。
Figure 2006506937
内部電源１２０９へのクロック信号は、ライン１２２３．８に提供される。様々なモードの動作に必要な周波数が下記の表１０２Ｅに示されている。標準モードの周波数はＣＳＴ[４]から得られ、低電力モードの周波数は、ＣＳＴ[８]ビットを２で割って得る。
Figure 2006506937
タッチスクリーンインターフェース１２１１用のクロック信号は、ＱＳＡＤＣ＿ＣＬＫを介して提供される。様々なモードの動作に必要な周波数が下記の表１０２Ｆに示されている。低電力モードと標準モードの周波数はＣＳＴ[８]ビットを２で割って得る。
Figure 2006506937
調整制御モジュール（ＲＥＧ）１２０４にはクロック発生器１２２３によって標準、低電力、および遮断モード用のクロック信号の提供を受ける。各周波数を下記の表１０２Ｇに示す。様々なモードの周波数は、例えば標準モードではＣＳＴ[０]ビットを用いて取り出したものであり、低電力動作周波数は、ビットＣＳＴ[８]を４で割って求めた。更に、ＣＬＫＧＥＮ１２２３は、ＳＨＭ ＣＬＫとＳＹＳ ＣＬＫクロック信号を、調整制御モジュール（ＲＥＧ）１２０４へ提供する。
Figure 2006506937
表１０２Ｈは、中央処理モジュール(ＳＹＳ)１２０５へ送るクロック周波数についてのこれらのモードのモードと周波数を示す。表１０２Ｈに示すように、遮断モードでは周波数は０である。低電力及び標準モードでは周波数が同じであり、これらはＣＳＴ[２]から得る。
Figure 2006506937
ＬＥＤ＿ＣＬＫは、中央処理モジュール(ＳＹＳ)１２０５に関連するＬＥＤブロックに用いるクロックである。様々な動作モードの周波数を、下記の表１０２Ｉに示す。標準モードの周波数は、ＣＳＴ[８]を２で割って求める。
Figure 2006506937
３．３Ｖ±３００ｍＶのデジタル電源圧が、コアデジタル電源に接続されているＶＤＤを介してクロック発生器ブロック１２２３に提供されている。同様に、ライン１２２３．６と、コアデジタル接地にＶＳＳが提供されている。
図３５を参照すると、ポート名と、入力か出力か、これらのポートの信号源と信号送り先を示すポートテーブルが記載されている。
図１２を参照すると、リセット回路１２２１がスイッチング電源コントローラ１２００用のリセットを生成している。この回路で受信され、この回路で発生する信号がブロック内に記載されている。図１２に示す別の回路にあるように、信号名の近くの矢印は、信号がリセット回路１２２１で発生しているのか、受信されているのかを示す。
セクション１．１ ＤＰＣとその動作の詳細な説明、代替のインプリメンテーション
デジタルパルスコンバータラッパ１２０１は、カスタム混合信号回路(ＤＰＣ)と、ハードウエア表記言語（ＨＤＬ）で表現されている論理回路の記載から合成したデジタルグルーロジックのインターフェースラッパとの組み合わせとしてインプリメントすることができる。このインプリメンテーションでは、デジタルパルスコンバータラッパ１２０１が、１０ビットのデジタル値を約２ｎｓに分解されたエッジでパルスに変換する。以下により詳細に述べるとおり、シングル書き込みポートと、シングル読み出しポートを有するデュアルポートメモリブロックが提供されており、１０ビットの値を格納する。これは、パルス開始およびパルス幅制御、サイクルスキップ、およびバイパス回路制御（直接的な出力制御）を表す。
図１３は、一のインプリメンテーションによるデジタルパルスコンバータラッパ１２０１のインターフェース信号を示すブロック図である。図１３に示すように、デジタルパルスコンバータラッパ１２０１は、５つのインターフェースを有する。(ａ)タイミング制御インターフェース１３０１、（ｂ）調整制御インターフェース１３０２、（ｃ）電力調整インターフェース、（ｄ）サンプルホールド調整インターフェース、(ｅ)電源インターフェース１３０５である。
タイミング制御インターフェース１３０１は、３２ＫＨｚ、デューティサイクル５０％の基準クロック信号１３０１ａ（ＦＲＥＦ）と、基準クロックバイパス制御信号１３０１ｂ（ＢＹＰＡＳＳ）と、デジタル位相ロックステータス信号１３０１ｃ（ＰＬＯＣＫ）と、計数時間状態バス１３０１ｄ（ＣＳ[９：０]）と、出力状態バス１３０１ｅ（ＳＴＡＴＥ[１５：０]）を有し、これらは、クロックを提供し、回路外部デジタルパルスコンバータラッパ１２０１の状態を調整するのに使用されている。このインプリメンテーションでは、基準クロック信号１３０１ａ（すなわち信号ＦＲＥＦ）は、デジタルパルスコンバータラッパ１２０１内のデジタル位相ロックロープ(ＤＰＬＬ)に周波数合成用に提供される基準クロックであり、バイパス制御信号１３０１ｂ（すなわち、ＢＹＰＡＳＳ信号）は、ＤＰＬＬをバイパスするのに使用されるテスト制御信号である。ＰＬＯＣＫはＤＰＬＬ内の基準クロック信号１３０１ａの位相ロックされた状態を表示するステータス信号である。計数時間状態バス１３０１ｄ（すなわち、ｂｕｓ ＣＳ[９：０]）は、クロックを提供し、ＤＰＣ、インターフェース、およびスイッチング電源コントローラ１２００の他のコア回路を同期する状態を制御する１０ビットのクロック状態バスである。計数時間状態バス１３０１ｄが、ＤＰＣの時間の状態を集合的に表示する一方、計数時間状態バス１３０１ｄの個々のビットは５０％のデューティサイクルクロックとして使用することができる。例えば、３１．２５ＫＨｚの基準クロックが使用されているのであれば、ｂｉｔ ＣＳ[９]は、５０％のデューティサイクルを有する２５６ＫＨｚのクロックに対応し、ｂｉｔ ＣＳ[８]は、５０％のデューティサイクルを有する５１２ＫＨｚのクロックに対応する。一般的に、ＣＳ[n]は、周波数ｆ（ｎ，ｍ）＝２−ｎ+ｍｆ０、ここで、ｎε{０、１、 ・・・、９}、ｍε{０、１、 ・・・、６}を有する５０％のデューティサイクルに対応する。出力状態バス１３０１ｅ（すなわち、ｂｕｓ ＳＴＡＴＥ[１５：０]）は、直接制御ロジックを通る前に調整制御インターフェース１３０３によって用いられるスイッチ制御バス１３０３ａと１３０３ｂ（後述する）の内部状態を表示する１６ビットの状態バスであり、スイッチ制御バス１３０１ａ（すなわち、ＨＩＧＨＦＥＴ）とスイッチ制御バス（すなわち、ＬＯＷＦＥＴ）の出力信号を特定の状態にする。書き込み動作の際にはバス１３０１ｅ信号がＤＰＣコア回路に生じうる。
デジタルパルスコンバータラッパ１２０１内のデュアルポートメモリへのアクセスを提供する調整制御インターフェース１３０２は、メモリ書き込みデータバス１３０２（ＤＷＩ[９：０]）と、メモリアドレスバス１３０２ｂ（ＡＤＷ[７：０]）と、メモリ読み出しデータバス１３０２ｃ（ＤＷＯ[９：０]）と、書き込みイネーブル信号１３０２ｄ（ＷＥ）と、読み出しイネーブル信号１３０２ｅ（ＲＥ）を有する。調整制御インターフェース１３０２は、電力調整インターフェース１３０３内の様々なパルスのオフセットとパルス幅を制御する。
電力調整インターフェース１３０３は、スイッチ制御バス１３０３ａ（ＨＩＧＨＦＥＴ[６：０]）と、スイッチ制御バス１３０３ｂ(ＬＯＷＦＥＴ[６：０])を有する。システム制御ループに使用されているＡＤＣによってデジタル返還を行うためにアナログ電圧のサンプルホールドを制御する、サンプルホールド制御インターフェース１３０４は、第１のサンプル制御バス１３０４ａ（ＳＭＰＡ[６：０]）と、第２のサンプル制御バス１３０４ｂ（ＳＭＰＢ[６：０]）と、補助制御バス１３０４ｃ（ＳＭＰＡＸ[３：０]）を有する。サンプルバス１３０４ａと１３０４ｂの各ビットのタイミングは、対応するスイッチバス１３０３ａあるいはスイッチバス１３０３ｂの各ビットに関連している。サンプルバス１３０４ａと１３０４ｂの各々は、デジタル変換用のＨＩＧＨＦＥＴまたはＬＯＷＦＥＴ制御バスのいずれかと関連するアナログ電圧のサンプリングとホールディングを制御する。サンプリング制御バス１３０４ｃ(すなわち、補助サンプルＳＭＰＡＸ[３：０])は、システムをモニタし、制御するのに必要な別のアナログ信号のサンプリングを制御する。
電源インターフェース１３０５は、デジタル電力基準１３０５ｃ（ＶＤＤ）と、アナログ電力基準１３０５ｄ（ＡＶＤ）、デジタル接地基準１３０５ａ（ＶＳＳ）と、アナログ接地基準１３０５ｂ（ＡＶＳ）を含む。デジタル電力及び接地基準信号（すなわち、ＶＤＤおよびＶＳＳ基準）はグローバル信号である。このインプリメンテーションでは、ＶＤＤは、コアデジタル電源に接続されているデジタル高電圧源（３．３Ｖ±１０％）である。ＡＶＤは、コアアナログ電源に接続されているアナログ高電圧源（３．３Ｖ±１０％）である。ＶＳＳとＡＶＳは、それぞれ、コアデジタル接地基準に接続されているデジタル接地基準およびアナログ設置基準（０Ｖ）である。
セクション１．１．１ ＰＷＭタイミング発生器の第１の実施例
図３は、本発明のタイプの電源管理コントローラを示す図である。図３に示すように、リング発振器は、直列につながれたインバータ３０１−１ないし３０１−１５を有する。本発明の実際の実施例では、このリング発振器は、直列接続されたより数の多いコンバータを含むものであっても良い。例えば、１０００個のインバータを直列に接続して、本発明のコントローラで達成されるデューティサイクルがほとんど１００％になるようにしても良い。しかしながら、説明を簡単にするために、この詳細な説明では１５個のインバータを記載するにとどめる。インバータは、各々、信号がインバータの入力リードに印加される時間と、その結果としての出力信号が各インバータの出力リードで得られる時間の間の経過時間である、固有の遅延「Δ」を有する。この時間「Δ」は、このインバータ内に含まれている部品に印加された電圧の機能である。このインバータの部品に印加する電圧を変化させることによって、インバータに関連する実際の遅延時間Δを変えることができる。ＣＭＯＳ技術における典型的なインバータは、電圧源と基準電圧、典型的にはシステム接地との間でＮチャンネルＭＯＳに直列に接続されたＰチャンネルＭＯＳを含む。インバータと共にバッファが使用されている場合は、さらに４つのトランジスタを用いて、各インバータに６つのトランジスタを与えるようにしても良い。インバータを通る信号の送信に伴う遅延は、インバータに印加された電圧の機能である。インバータに印加された供給電圧が高いほど、入力リードから出力リードへの信号の送信が遅くなり、遅延Δが大きくなる。
図３に示す構成では、３２．７６８ＫＨｚで発振可能なクリスタル３０２が、リード３０３ａと３０３ｂを介して符号変換機３０４に接続されている。変換器３０４は、このクリスタルに電圧を与えて、クリスタルを３２．７６８ＫＨｚで発振させ、これによって、符号変換機３０４からの出力信号をクリスタル３０２の周波数で発振させている。リング発信機の出力信号は、８分割回路３０５において８で除されて、発振器３０２からの出力信号も受信する位相コンパレータ３０６に送られる。したがって、リング発振器の制御周波数は、２６２．１４４ＫＨｚであり、これはクリスタル発振器３０２の通常の周波数の８倍である。
リング発振器の通常の動作周波数は、一般に約２６２ＫＨｚになるように選択されている。位相比較器３０６は、リング発振器からの８分割出力信号の位相と、クリスタル発振器３０２からの信号の位相の位相差を検出する。位相比較器３０６は、Ｖｃｃ制御回路３０７へのリード３０６ａの出力信号にこの位相差を提供して、クリスタル発振器３０２に関連した制御周波数３２．７６８ＫＨｚからリング発振器の８分割出力信号の周波数におけるあらゆるずれを補正する。リング発振器の周波数が低すぎる場合は、Ｖｃｃ制御回路３０７を駆動して、インバータ３０１−１５へのリード３０７ａにより高い電圧を提供して、このインバータに関連する遅延時間を減らし、リング発振器の発振周波数を上げるようにする。また、リング発振器の動作周波数が高すぎる場合は、Ｖｃｃ制御回路３０７が出力リード３０７ａへより低い出力電圧を提供して、インバータ３０１−１５の遅延時間を増やし、このインバータに関連する電圧を下げるようにする。
位相セレクタ３０８は、排他的ＯＲゲート３０９からの出力リード３１０のパルス幅変調（ＰＷＭ）された出力信号の振幅を制御する。排他的ＯＲゲート３０９への２本の入力リードは、各々、位相セレクタ３０８によってリング発振器のインバータ３０１−ｉからの一の出力リードに関連するタップに接続されている。偶数番のインバータ３０１からの出力リードは、排他的ＯＲゲート３０９の入力リード３０９ａへ、ある時間において、接続可能なリードである。奇数番のインバータ３０１からの出力リードは、排他的ＯＲゲート３０９の入力リード３０９ｂへ、ある時間において、接続可能なリードである。インバータ３０９の入力リード３０９ａと３０９ｂに接続するべき、インバータ３０１−１ないし３０１−１５からの特定の出力リードは、排他的ＯＲゲート３０９からの出力リード３１０のＰＷＭ信号で駆動されている電源の必要に応じて選択される。
排他的ＯＲゲート３０９は、その入力が異なる場合は常に高出力である。これは、ハイエッジまたはローエッジが、その排他的ＯＲゲートが取り付けられているインバータを過ぎてリング発振器を通って伝わる時に生じる。リング発振器の一サイクルは、立ち上がりエッジと立下りエッジを含んでいるため、排他的ＯＲゲーテ３０９の出力リード３１０で観察されるＰＷＭ信号は、リング発振器の周波数の２倍になる。
リング発振器（インバータ３０１−１から３０１−１５でできている）の通常の周波数「ｆ」は、各インバータに関連する遅延時間「Δ」で与えられる。従って、全てのインバータが同じ遅れを有する場合は、通常周波数ｆ＝１／（２ｎΔ）、ここでｎはインバータの数、Δは各インバータに関する遅延時間である、となる。従って、周波数はインバータの数に反比例する。リング発振器の周期は１／ｆで与えられる。従ってインバータの数が１０００個であり、各インバータに関連する遅延が１０−９秒であれば、周波数は５００ＫＨｚであり、周期は２マイクロ秒である。
このシステムが実行することができる様々なパルス幅は、排他的ＯＲゲート３０９の入力リード３０９ａと３０９ｂに接続されているインバータの出力リードのタップによって決まる。
セクション１．１．２ ＰＷＭタイミング発生器の第２実施例
図４は、パルス幅変調信号の生成にカウンタとコンパレータを用いた本発明の代替の実施例を示す図である。５ビットカウンタ４１（所望であればビット数の異なるカウンタを使用してもよい）は、１６．７７７２ＭＨｚの信号によって駆動される０から３１を計数する。５ビットカウンタ４１からの即時の計数値が５ビットバス４２を介してコンパレータ４３ａと４３ｂに送られる。各カウンタは、その中に格納されている基準計数値とその計数値を比較する。デジタルコンパレータ４３ａは、位相選択バス４４ａの信号によって決まる一のカウント値を格納し、デジタルコンパレータ４３ｂは、位相選択バス４４の信号によって決定される第２のカウント値を格納する。位相選択バス４４ａと位相選択バス４４ｎの信号は外部回路によって決まり、この回路は負荷コンデンサの電圧と負荷コンデンサへの電流を測定し、この電圧と電流を基準値と比較して、負荷コンデンサの電荷が補給されるべき範囲を決定する。これは、特に、サンプルホールド回路１２０７と、アナログデジタルコンバータ１２０６と、調整制御モジュール（ＲＥＧ）を用いてスイッチング電源コントローラ１２００によって実行される。これらの回路についてその動作を、システムの動作と共に以下に詳細に述べる。デジタルコンパレータ４３ａからの出力信号は、Ｄフリップフロップ４５ｂをトグルし、デジタルコンパレータ４３ｂの出力信号は、ｄフリップフロップ４５ｂをトグルする。Ｄフリップフロップ４５ａからの反転出力は、遅延ライン４８ａの入力リードにリード４７ａを介して送られる。この遅延ラインは、デジタルコンパレータ４３ａがフリップフロップ４５ａをトグルさせる特定の値に５ビットカウンタを駆動するのにかかる時間に対応するようにビット４−０によって決められた長さを有する。遅延ラインからの出力信号は、リード４９ａを介して排他的ＯＲゲート４９の一の入力リードへ送信される。
５ビットカウンタ４１は、デジタルコンパレータ４３ａにマッチングを発見した後デジタルコンパレータ４３ｂで他のマッチングが見つかるまで、計数を続ける。デジタルコンパレータ４３ｂにおけるこの計数の特定の値は、後述するとおり、位相選択赤バス４４ｂから取り出されたビット９−５によって設定される。このマッチングの結果、入力信号がデジタルコンバータ４３ｂからＤフリップフロップ４５ｂへ送られる。Ｄフリップフロップ４５ｂは、次いで、リード４７ｂに出力信号を生成し、遅延ライン４８ｂの入力リードへ送る。遅延ライン４８ｂは、排他的ＯＲゲート４９へのリード４９ｂにハイレベルの出力信号を生成する。遅延ライン４８ａからの出力信号がハイであり、遅延ライン４８ｂの出力信号がローである間、排他的ＯＲゲート４９によって出力リード４９ｃにパルス幅変調信号が生成される。しかしながら、出力リード４９ａと４９ｂの出力信号が同じレベルであるときは、排他的ＯＲゲート４９は、出力リード４９ｃにローレベルの出力信号を生成する。従って排他的、ＯＲゲート４９からの出力信号は、位相選択緑バス４４ａと、位相選択赤バス４４ｂのそれぞれの信号に応じて位相変調される。
５ビットカウンタ４１を駆動するために１６．７７７２ＭＨｚを選択して、それを一秒当たり、５２４，２８７と１／２回の完全なカウントを通じて循環させる。言い換えれば、図４に示す回路からのリード４９ｃの信号の出力周波数は、２６２．１４４ＫＨｚである。図５は、１３個の直列に接続されたインバータ列の波形を示す。一番上のカーブは、第１のインバータへの入力信号を表す。２番目のカーブは、第２のインバータからの出力信号を表す。３番目のカーブは、第４のインバータからの出力信号を表し、５番目、６番目、７番目、８番目のカーブは、それぞれ、第６、第８、第１０、第１２インバータからの出力信号を表す。一番下のカーブは、図３または図４に示す回路からのパルス幅変調された出力信号を示す。この例では、直列に接続されたインバータへ入力した信号と１０番目のインバータからの出力信号によって出力信号が制御される。この出力信号は、直列接続されたインバータへ入力する信号と、１０番目のインバータから出力する信号が同じ振幅であるときにオフになり、これらの二つの信号が相補的な振幅であるときにオンになる。以下に述べるとおり、一の実施例においては、ＰＷＭ信号がＤＣ／ＤＣコンバータの主スイッチを駆動する場合、破線で示すように、スイッチがオンになると出力電流がサンプリングされ、このカーブの左側の部分においては破線で示すように、スイッチがオフになると出力電圧がサンプリングされる。パルス幅変調された信号の出力周波数は５２４，２８８Ｈｚであり、一方、直列接続されたインバータからの信号の変化の周波数は、この周波数の半分の２６２，１４４Ｈｚである。
セクション１．１．３ カウンタ＋コンパレータのアプローチについての考察 遅延ラインなし インプリメンテーションにおける最適化技術
デジタルパルスコンバータラッパ１２０１は、上述したとおり、様々なインプリメンテーションが可能であり、様々なタイプのインターフェースを備え、その機能（例えばパルス幅変調）を実行する。例えば、パルス幅変調は、１）インバータステージとタップを持つ低周波数のデジタル位相ロックループ（ＤＰＬＬ）電圧制御発振器（ＶＣＯ）（例えば、図３について述べたとおりである）、２）デジタルコンパレータと組み合わせたカウンタを伴う高周波数ＤＰＬＬ、あるいは、３）連想記憶装置（ＣＡＭ）と組み合わせて、所望のパルス幅変調信号を生成するＤＰＬＬ、を用いて実行することができる。
図３６は、具体的なパルス幅変調インプリメンテーションを示す図であり、デジタルパルスコンバータ１２０１用のパルス幅発生器（ＰＷＧ）２３００．４とシーケンサ２３０２．４を有する。ここに示すように、この具体的なパルス幅変調インプリメンテーションは、デジタルコンパレータと組み合わせたカウンタを有する高周波数ＤＰＬＬに導かれ、調整するべき各電源について、ＤＰＬＬ／カウンタ／コンパレータの組み合わせを有する。
ＰＷＧ２３００．４は、１０ビットのトリガ（ＴＲＧ[９：０]）信号と８ビットのタグ（ＴＡＧ[７：０]）信号を、基準クロック（ＦＲＥＦ）とリセット（ＲＳＴ）信号と共にシーケンサ２３０２．４から受け取る。ＰＷＧ２３００．４は、ロック（ＰＬＯＣＫ）信号と、シーケンサクロック（ＳＣＬＫ）信号と、パルス幅変調（ＰＷＭ[７：０]）信号と、クロック（ＣＬＫ[ｍ：ｎ]）信号を発生する。シーケンサ２３０２．４は、トリガ（ＴＲＧ[９：０]）信号とタグ（ＴＡＧ[７：０]）信号を発生し、調整制御モジュール（ＲＥＧ）１２０４などの制御ロジックブロックからグローバルリセットＲＳＴ信号とデータ（ＤＡＴＡ[ｐ：０]）信号を受信する。シーケンサ２３０２．４も、制御（ＣＮＴＬ[ｑ：０]）信号を受信するか、あるいは提供する。
タグ信号によって、異なるＰＷＭ信号出力のスタート時間と、終了時間が同じトリガ値（すなわち、時間）で生じるようになる。これによって、ＰＷＮの開始および終了時間が、通常の動作中に互いに（それぞれに対して時間的に独立して）ずれることになる。シーケンス制御の一例として、トリガ信号値（ｎ０、ｎ１、ｎ２、・・・、ｎ１５）は、タグ信号値（ｔ０、ｔ１、ｔ２、・・・、ｔ１５）に対応しており、ここで、
Figure 2006506937
（ここで、１０２３はカウンタからの０〜１０２３までの時間を表す）。ｔ１がＰＷＭ[３]信号の開始時間に対応し、ｔ８がＰＷＭ[３]信号の終了時間に対応するのであれば、ＰＷＭ[３]信号のパルス幅は、ＰＷＭ[３]＝（ｎ８−ｎ１）τ、であり、ここで、
Figure 2006506937
である。
図３６Ａは、図３６に示すパルス幅発生器２３００．４の具体的なインプリメンテーションである。図３６Ａは、ロック信号と、クロック信号を発生ｋするデバイダカウンタ２３０８．４に提供される出力周波数（Ｆｏｕｔ）信号を発生するＤＰＬＬ２３０４．４を具えている。クロック信号の最有意ビットは、１６で割って（デバイダ２３０６．４で）、基準クロックとの比較用のフィードバック信号を提供することができる。デバイダカウンタ２３０８．４も、コンパレータ２３１０．４でトリガ信号に比較される１０ビットカウント（ＣＮＴ[９：０]）信号を発生する。このコンパレータの出力は、フリップフロップ２３１４．４を介してＰＷＭ回路２３１４．４にクロック出力される。
ＰＷＭ回路２３１４．４もタグ信号を受信して、ＰＷＭ信号とシーケンサクロック信号を発生する。ＰＷＭ回路２３１４．４の具体的な回路インプリメンテーションが、回路２３１６．４に記載されている。
図３６Ｂは、図３６のシーケンサ２３０２．４の具体的なインプリメンテーションを示す図である。図３６Ｂは、一連のレジスタ２３３０．４（２３３０．４ａないし２３３０．４ｐとして別に引用されている）と、シーケンサクロック（ＳＣＬＫ）信号でクロックされるマルチプレクサ２３３２．４（２３３２．４ａないし２３３２．４ｎとして別に引用されている）を具え、トリガ信号とタグ信号を発生する。レジスタ２３３０．４とマルチプレクサ２３３２．４は、コントローラ２３３４．４によって制御される。このコントローラは、データ信号を受信し、制御信号を受信するか、提供する。コントローラ２３３４．４の動作は、調整制御モジュール（ＲＥＧ）１２０４によって、あるいは、プロセッサまたはマイクロプロセッサなどの別のコントローラによって実行され、制御及びデータシーケンスロジックを提供する。
図３６Ｃは、デッドゾーンのないＰＷＭスイッチング電圧レギュレータ用の具体的なフィードバック制御システムを示す図である。例えば、このフィードバック制御システムは、興味のある電圧（ＶＭ）をモニタして、それをターゲット電圧（ＶＴ）と比較して、コントローラ２３３４．４で使用される見積ＰＷＭ停止ターゲット（すなわち、停止時間）を発生する。図３６Ｃは、アナログデジタルコンバータ（ＡＤＣ）２３４０．４と、減算器２３４２．４と、加算器２３４４．４と、レジスタ２３４６．４を具える。
電圧（ＶＭ）は、ＡＤＣ２３４０．４でデジタル化され、減算器２３４２．４によってその電圧（ＶＴまたはデジタルＤＶＴ）から減算され、加算器２３４４．４によってレジスタ２３４６．４の出力と加算される。レジスタ２３４６．４は、ＰＷＭ停止ターゲット（ＰＷＭＳＴ）信号を提供する。
この電圧（ＶＴ）が、電圧（ＶＭ）より高い場合は、ＰＷＭ停止ターゲット信号は、電圧（ＶＴ）が電圧（ＶＭ）より低くなるまでインクリメントされ、この結果、ＰＷＭ停止ターゲット（ＰＷＭＳＴ）信号がデクリメントされる。一旦安定状態になったら、制御ループがＰＷＭ停止ターゲット（ＰＷＭＳＴ）信号のインクリメントとデクリメントを続け、電圧（ＶＴ）と電圧（ＶＭ）の差を最小になる。このネガティブフィードバック制御システムは、ＰＷＭ停止ターゲット（ＰＷＭＳＴ）信号における増加が、電圧（ＶＭ）を増加させるという事実に基づく。制御ループの過渡応答は、小さい。なぜなら、ＰＷＭ停止ターゲット（ＰＷＭＳＴ）信号の変化は、例えば、サイクルからサイクルで一ユニット（例えば、±２ｎｓ）に過ぎないからである。
図３６Ｄは、デッドゾーンのあるＰＷＭスイッチング電圧レギュレータ用の具体的なフィードバック制御システムを示す図である。例えば、このフィードバック制御システムは、関心のある電圧（ＶＭ）をモニタして、これをターゲット電圧（ＶＴ）と比較して、コントローラ２３３４．４によって用いられる見積ＰＷＭ停止ターゲット（すなわち、停止時間）を発生する。図３６Ｄは、コンバータ（ＡＤＣ）２３４０．４と、減算器２３４２．４と、加算器２３４４．４と、レジスタ２３４６．４と、コンパレータ２３４８．４と、論理ゲート（ＯＲ）２３５２．４を有する。
電圧（ＶＭ）はＡＤＣ２３４０．４でデジタル化され、減算器２３４２．４によって電圧(ＶＴまたはデジタルＤＶＴ)から減算され、その結果をコンパレータ２３４８．４と２３５０．４によって正と負のデッドゾーンターゲットと比較する。コンパレータ２３４８．４と２３５０．４の出力は、論理ゲート２３５２．４に提供される。論理ゲート２３５２．４の出力はコンパレータ２３５０．４の出力と共に、加算器２３４４．４でレジスタ２３４６．４の出力と加算される。レジスタ２３４６．４は、ＰＷＭ停止ターゲット(ＰＷＭＳＴ)信号を提供する。
その差（すなわち、電圧（ＶＴ）―電圧（ＶＭ））が、正のデッドゾーンターゲットより小さく、負のデッドゾーンターゲットより大きい場合は、ＰＷＭ停止ターゲット（ＰＷＭＳＴ）信号は一定を保つ。さもなければ、ＰＷＭ停止ターゲット（ＰＷＭＳＴ）信号は、必要に応じて、インクリメントまたはデクリメントされる。
セクション１．１．４ ＣＡＭを用いたＰＬＬ／ＲＯについての考察
ＣＡＭインプリメンテーションにおける最適化技術
図７は、図６に示す直列に接続した１１個のインバータの出力波形を示す図である。図６では、直列に接続したインバータが各インバータの出力に接続されているパストランジスタを有する。奇数番のインバータの出力信号を排他的ＯＲゲート６３の入力リード６３ａに接続するパストランジスタについて、各パストランジスタは、符号Ａ、Ｂ、Ｃ、Ｄ、Ｅ、またはＦを付した信号によって駆動されている。同様に、偶数番のインバータの出力信号を排他的ＯＲゲート６３へのリード６３ｂに接続するパストランジスタについて、各パストランジスタは、符号Ｇ、Ｈ、Ｉ、Ｊ、またはＫを付した信号で駆動されている。排他的ＯＲゲート６３からのパルス幅変調出力信号は、出力リード６３ｃを介して図６に示す構成によって電力が供給されている特定の回路の負荷コンデンサに送信される。オンにすべきパストランジスタの特定の組み合わせが、排他的ＯＲゲート６３からのリード５３ｃのパルス幅変調信号出力の幅を決定する。図７を参照すると、インバータ１ないし１１からの波形を見ることができる。インバータ１１からの波形は、もちろん、図６でインバータ１の入力リードにフィードバックされている。
図７及び図８は、図６に示すインバータ１ないし１１の各々からの出力信号波形を示す図である。図７は、各インバータから直接取り出したこれらのインバータの出力信号である。図８は、各インバータの出力リードから直接取り出したインバータ１、３、５、７，９および１１の出力信号であり、一方、カーブ２、４、６、８および１０は、インバータ２、４、６、８及び１０から取り出した出力信号の相補型を示す。図９は、排他的ＯＲゲート６３の入力リード６３ａと６３ｂに印加された信号の様々な組み合わせのパルス幅を示す。全体を通じて、排他的ＯＲゲート６３からの出力リード６３ｃを流れるパルスのパルス幅がパルス幅と記されているコラム中に示されている。図９に示すように、様々なインバータからの出力信号の唯一の組み合わせは、インバータからの直接の信号を用いて得ることができる５つの異なるパルス幅を生成するように要求される。従って、パルス幅１０、８、６、４及び２は、排他的ＯＲゲート６３の入力リードの信号を用いて、パストランジスタＡによってアクティベートされるインバータ１からの出力信号と、パストランジスタＧ、Ｈ、Ｉ、ＪあるいはＫによってアクティベートされるインバータ２、４、６、８および１０からの出力信号の一つとから得られる。１０遅れ、８遅れ、６遅れ、４遅れおよび２遅れのパルス幅は、これらの組み合わせを用いて得られる。出力信号の唯一の他の組み合わせは、インバータ１１の出力信号をインバータ２、４、６、８および１０と共に用いたものであり、これも、２、４、６、８および１０遅れのパルス幅を生成する。
偶数番のインバータからの出力信号が反転されると、１、３、５、７および９遅れのパルス幅が、排他的ＯＲゲート６３と、各々が反転された、インバータ２、４、６、８からの出力信号を伴うインバータ１からの出力信号と組み合わせることによって得られる。また、このパルス幅セットは、偶数版のインバータからの反転出力信号と、奇数番のインバータのいずれか一つからの出力信号を用いて得ることができる全てのパルス幅を表す。
デジタルパルスコンバータ１２０１によるパルス幅変調を実行する代替のインプリメンテーションは、コンテントアドレッサブルメモリ（ＣＡＭ）と組み合わせて必要なパルス幅変調信号（すなわち、上述のリストの例３）を生成するＤＰＬＬを具える。
デジタルパルスコンバータ（ＤＰＣ）１２０１は、低電力消費型混合信号マクロである。一般的に、ＤＰＣ１２０１の入出力信号はデジタルであるが、別のアナログパワー信号と接地信号が提供されて、周波数の剛性に用いられる内部デジタル位相ロックループ(ＤＰＬＬ)を供給する。
ＤＰＣ１２０１は、図３７に示すタイミング図にあるように、基準クロック（３２．７６８ＫＨｚ）を合成して、カウント０から始まり、最終カウント１０２３で終わるＤＰＣフレームに基づいたパルス幅を持つ様々なパルスを生成する。一のインプリメンテーションでは、ＤＰＬＬが、１．９０７μ秒のフレーム時間が生じる５２４．２８８ＫＨｚのフレームクロックを生成する。最小パルス幅は、計数差０（すなわち、デューティサイクル０％）で表され、最大パルス幅は、計数差１０２４（すなわち、デューティサイクル１００％）で表される。
立ち上がりおよび立下りパルスエッジは、カウント１の最小分解能を有し、これは、実際の時間差〜１．８６３ｎｓに対応する。このパルスは、外部電源調整用のＮＦＥＴドライバモジュール１２０２内のチップＩ／Ｏ出力ドライバを制御するのに使用される。このパルスは、また、アナログデジタルコンバータ１２０６内にあるオンチップアナログデジタルコンバータ（ＡＤＣ）を用いたアナログデジタル変換用のサンプルホールド回路を有するサンプルホールドモジュール（ＳＨＭ）１２０７内のチップＩ／Ｏドライバを制御するのに使用される。
ＤＰＣ１２０１も、例えば、調整制御モジュール（ＲＥＧ）１２０４用のリアルタイムクロック状態と同期パルスなど、他のチップ回路で使用される他の出力信号と、クロック発生およびイネーブル（ＣＫＧＥＮ）マクロ１２２３用のソースクロックを生成する。ＤＰＣ１２０１は、図３７に示すように、パルスを生成する。ここでは、タイミングチャート中、一のＤＰＣフレームが〜１．９０７μｓに相当する。
ＤＰＣ１２０１によって生成される各パルス（すなわち、それぞれ、ＰＦＥＴ信号２４１０．４、ＳＦＥＴ信号２４０４．４、ＳＭＰＡ信号２４０６．４、及びＳＭＰＢ信号２４０８．４に関連するＰＦＥＴパルス２４１０．４、ＳＦＥＴパルス２４１２．４、ＳＭＰＡパルス２４１４．４、およびＳＭＰＢパルス２４１１６．４）は、１０ビットのＧｒｅｙコード番号対で表示されており、このコード番号は調整制御モジュール（ＲＥＧ）のインターフェースを介してＤＰＣ１２０１に与えられる。Ｇｒｅｙコード番号は、各パルスに関連する一対のプリミティブを有する、原番号（Primitive number）または、単にプリミティブとして表記されている。
各対における第１の原番号（すなわち、図３７のＰＦＴＳ、ＳＦＴＳ、ＳＰＡＳおよびＳＰＢＳ）は、ゼロカウントからのパルスの立ち上がりエッジのオフセットを表示しており、０から１０２３のいずれの整数であっても良い。各対における第２の原番号（すなわち、図３７のＰＦＴＲ、ＳＦＴＲ、ＳＰＡＲ、ＳＰＢＲ）は、ゼロカウントからのパルスの立下りエッジのオフセットを示すものであり、０から１０２３までのいずれの整数でも良い。第１の原番号（ＰＦＴＳ、ＳＦＴＳ、ＳＰＡＳおよびＳＰＢＳ）の信号パラメータの最後の「Ｓ」の文字は、「ＳＥＴ」を表し、第２の原番号（ＰＦＴＲ、ＳＦＴＲ、ＳＰＡＲ、ＳＰＢＲ）の信号パラメータの最後の「Ｒ」の文字は「ＲＥＳＥＴ」を意味する。
図３７のタイミングチャートの軸に示されているＰＦＥＴパルス２４１０．４とＳＦＥＴパルス２４１２．４は、ＮＦＥＴドライバモジュール１２０２の一次及び二次ＮＦＥＴドライバを制御するものであり、ＳＭＰＡパルス２４０６．４とＳＭＰＢパルス２４１６．４は、ＳＨＭ１２０７の入力ンサンプルホールド回路を制御する。この図に示すパルスは、８つの独立した１０ビットプリミティブによって表すことができる。
この８つの独立したプリミティブは、ＰＦＴＳ、ＰＦＴＲ、ＳＦＴＳ、ＳＦＴＲ、ＳＰＡＳ、ＳＰＡＲ、ＳＰＢＳおよびＳＰＢＲと、表示されている。
これらの原番号（ＰＦＴＳ、ＰＦＴＲ、ＳＦＴＳ、ＳＦＴＲ、ＳＰＡＳ、ＳＰＡＲ、ＳＰＢＳおよびＳＰＢＲ）は、特別の目的で格納されており、ＤＰＣ１２０１におけるデュアルポートコンテントアドレス可能なメモリ（ＣＡＭ）装置と、これらの番号の表記は、以下のポートの記載用に詳細に記載されている。図３７のタイミングチャートは、ＤＰＣ１２０１によって制御される単一のパルスチャンネルについて原番号セットを示しているが、ＤＰＣ１２０１は、独立したパルスチャンネル数（例えば外部ＰＷＭスイッチング電源用の７つの独立したパルスチャンネルや、内部回路または外部回路の同期に用いることができる８つの独立した補助パルスチャネル）を提供することができる。
ＤＰＣ１２０１が８つの独立したパルスチャンネルを提供している場合は、ＰＦＥＴ信号２４０２．４、ＳＦＥＴ信号２４０４．４、ＳＭＰＡ信号２４０６．４、およびＳＭＰＢ信号２４０８．４のバス表示を、図３７を参照して以下に述べるように、それぞれ、ＰＦＥＴ[７：０]信号２４５４．４、ＳＦＥＴ[７：０]信号２４５２．４、ＳＭＰＡ[７：０]信号２４５０．４、およびＳＭＰＢ[７：０]信号２４４８．４としてこれらの独立したチャンネルを表示するのに使用することができる。ＰＦＥＴ[７]、ＳＦＥＴ[７]、ＳＭＰＡ[７]、およびＳＭＰＢ[７]は、補助パルスチャネルとなり、ＰＦＥＴ[６：０]信号２４５４．４とＳＦＥＴ[６：０]信号２４５２．４は、ＮＦＥＴドライバモジュール１２０２内のドライバを制御して電源調整に用いる外部パワーＦＥＴｓをオンおよびオフするパルスである。ＳＭＰＡ[６：０]信号２４５０．４と、ＳＭＰＢ[６：０]信号２４４８．４は、外部アナログ電圧をデジタル化するためのＳＨＭ１２０７内の入力サンプルホールド回路を制御するパルスである。図３７に示すタイミングチャートは、ＰＦＥＴ信号２４０２とＳＦＥＴ信号２４０４．４間（すなわち、原番号ＰＦＴＲと原番号ＳＦＴＳ間）のスイッチングアルゴリズムを作る前のブレークを示すものであり、このブレークは、一般的に電源調整を効率的に行うために必要である。
このインプリメンテーションのＤＰＣ１２０１は、スイッチング電源コントローラ１２００の５つの対応する部分（すなわち、ＩＶＳ１２０９、ＣＫＧＥＮ１２２３、調整制御モジュール(ＲＥＧ)１２０４、ＮＦＥＴドライバモジュール１２０２、およびＳＨＭ１２０７）と通信を行う５つのインターフェースを有する。図３７Ａは、このＤＰＣ１２０１用の具体的なインターフェースインプリメンテーションを示す図である。ＩＶＳ１２０９を伴うインターフェースは、ＦＲＥＦ信号２４２０．４を含む。
更に、ＩＶＳ１２０９を伴うインターフェースは、ＶＤＤ信号２４６４．４、ＡＶＤ信号２４６６．４、ＶＳＳ信号２４４２．４およびＡＶＳ信号２４４４．４を含む電源信号と接地信号を含む。デジタル電源および接地信号である、ＶＤＤ信号２４６４．６（例えば３．３Ｖ）およびＶＳＳ信号２４４２．４は、グローバル信号として扱うことができる、アナログ電源および接地信号である、ＡＶＤ信号２４６６．４（例えば、３．３Ｖ）とＡＶＳ信号２４４４．４は、一般的に、グローバル信号として扱われない。
ＦＲＥＦ信号２４２０．４は、ＤＰＣ１２０１内のＤＰＬＬに提供される基準クロックであり、周波数が約３２．７６８ｋＨｚ、デューティサイクルが約５０％である。ＰＬＯＣＫ信号２４６２．４は、仮定された信号であり（すなわち、論理的なハイまたはＨＩＧＨ状態への移行）、ＤＰＬＬが実行され位相ロック状態を保った後に、仮定状態を保持する（すなわち、論理的ハイを保つ）。他の点では、ＰＬＯＣＫは仮定されていない（すなわち、論理的ロウまたはＬＯＷ状態）。ＡＵＸ信号２４４６．４は、スイッチング電源コントローラ１２００に外付同期回路用に用いられる補助信号ポートである。
クロックジェネレータとイネーブル（ＣＫＧＥＮ）１２２３を伴うインターフェースは、ＣＳＴ[９：０]信号２４５８．４、ＰＬＬＣＫ信号２４６０．４、およびＰＬＯＣＫ信号２４６２．４を含む、様々な信号を含んでいる。ＣＳＴ[９：０]信号２４５８．４は、１０ビットのＧｒｅｙコードクロック状態バスであり、これは、クロックと制御状態を提供してＤＰＣ１２０１と、調整制御モジュール（ＲＥＧ）１２０４、およびＣＫＧＥＮマクロ１２２３を同期させる。ＬＯＷにセットされたＳＳＣ信号２４２４．４と、３２．７６８ｋＨｚにセットされたＦＲＥＦ信号２４２０．４を伴う標準オペレーティングモードで、ＣＳＴ[９：０]信号２４５８．４の具体的な周波数が、表１に示されている。ＰＬＬＣＫ信号２４６０．４は、ＦＲＥＲ信号２４２０．４の基準周波数を３２．７６８ｋＨｚとした、周波数５２４．２８８ｋＨｚ、デューティサイクル５０％のＤＰＬＬ出力クロックである。ＣＳＴ[９：０]信号２４５８．４の最後の二つの最上ビットについての同じ周波数は、これらの周波数を発生する１０ビットのＧｒｅｙカウンタのアーティファクトである。ＭＳＢ（最上ビット）とＮＭＳＢ（次の最上ビット）、（ＣＳＴ[９：０]信号２４５８．４のＣＳＴ[９]及びＣＳＴ[８]）は、互いに、クアドラチュラ位相関係にある。
Figure 2006506937
調整制御モジュール(ＲＥＧ)１２０４を伴うインターフェースは、入力バスであるＰＤ＿ＯＵＴ[１：０]信号２４２６．４、ＳＥＴ[２８：０]信号２４３８．４、ＲＳＴ[２８：０]信号２４４０．４、ＥＮＢＬ[２１：０]信号２４３６．４、ＤＷＩ[１９：０]信号２４２８．４、ＤＰＯ[１９：０]信号２４５６．４、およびＡＤＷ[４：０]信号２４３０．４と、出力バスであるＣＳＴ[９：０]を含む様々な信号を含む。更に、このインターフェースは、入力信号ＷＥ２４３２．４、入力信号ＲＥ２４３４．４と、出力信号ＰＬＯＣＫ２４６２．４を含む。
調整制御モジュール（ＲＥＧ）１２０４を伴うインターフェースは、ＰＦＥＴパルス２４１０．４とＳＦＥＴパルス２４１２．４などの様々なパルスを生成するのに使用される。ＤＷＩ[１９：０]信号２４２８．４、ＡＤＷ[４：０]信号２４３０．４、ＤＲＯ[１９：０]信号２４５６．４、及び入力信号ＷＥ２４３２．４と入力信号ＲＥ２４３４．４は、データを転送し、詳細を更に述べるとおり、デュアルポートＣＡＭのリード／ライトポートを制御する。ＣＡＭのリードポートは、ＤＰＣ１２０１内にある。
より詳しくは、ＰＤ＿ＯＵＴ[１：０]信号２４２６．４は、ＤＰＣ１２０１の動作モードを制御する２ビットのバスである。この動作モードは、表２にまとめられているように、標準モード、低電源モード、遮断モードとして表示されている。
ＰＤ＿ＯＵＴ[１：０]信号２４２６．４が遮断モードを表明しているとき、ＤＰＬＬはパワーダウンされ、ＣＡＭはスタンバイモードにあり、ＤＰＣ１２０１の残りのデジタルブロックは低電源状態にある。ＰＤ＿ＯＵＴ[１：０]信号２４２６．４が低電源モードを表明しているとき、ＤＰＬＬはパワーアップされ、公称動作周波数（５３６，８９０．９１２ｋＨｚ）で位相がロックされ、ＤＰＬＬ出力が１６に分割されて、ＣＳＴ[９：０]信号２４５８．４のＬＳＢを生成し（すなわち、ＣＳＴＬＳＢの周波数は３３，５５４，４３２ｋＨｚである）、ＣＡＭがスタンバイモードにあり、残りのＤＰＣ１２０１ブロックは低出力状態になる。ＰＤ＿ＯＵＴ[１：０]信号２４２６．４が標準モードを表明すると、ＤＰＬＬが通常に動作して、ＤＰＬＬ出力が４つに分割されてＣＳＴ[９：０]信号２４５８．４のＬＳＢを生成し（すなわち、ＣＴＳ ＬＳＢの周波数は１３４、２１７．７２８ｋＨｚである）、ＣＡＭがパワーアップされて通常動作となり、残りのＤＰＣブロックもパワーアップされて通常動作を行う。
Figure 2006506937
ＳＥＴ[３１：０]信号２４３８．４は、ＤＰＣ１２０１の各出力ビットを独立して設定するのに使用される３２ビットのコントロールバスである。例えば、ＳＥＴ[３１：０]信号２４３８．４のＳＥＴ[０]がハイであるとき、ＳＭＰＡ[７：０]信号２４５０．４のＳＭＰＡ[０]がハイにセットされ、ＳＥＴ[３１：０]信号２４３８．４のＳＥＴ[１]がハイであるとき、ＰＦＥＴ[７：０]信号２４５４．４のＰＦＥＴ[０]がハイにセットされる。表３は、ＳＥＴ[３１：０]信号２４３８．４と、原番号と、ＤＰＣ１２０１の出力信号間の具体的な関係を示すものである。
Figure 2006506937
ＲＳＴ[３１：０]信号２４４０．４は、ＤＰＣ１２０１の各出力ビットを独立してリセットするのに使用される３２ビットのコントロールバスである。例えば、ＲＳＴ[３１：０]信号２４４０．４のＲＳＴ[０]がハイであるとき、ＳＭＰＡ[７：０]信号２４５０．４のＳＭＰＡ[０]がローにリセットされ、ＲＳＴ[３１：０]信号２４４０．４のＲＳＴ[１]がハイであるとき、ＰＦＥＴ[６：０]信号２４５４．４のＰＦＥＴ[０]がローにリセットされる。表４は、ＲＳＴ[３１：０]信号２４４０．４と、原番号と、ＤＰＣ１２０１の出力信号間の具体的な関係を示すものである。
Figure 2006506937
ＥＮＢＬ[２３：０]信号２４３６．４は、ＣＡＭマッチポートを独立してイネーブルとするのに使用される２４ビットのＣＡＭイネーブルバスである。ＥＮＢＬ[２３：０]信号２４３６．４のＥＮＢＬ[３ｎ]ビットは、ＣＡＭマッチ出力用のＳＭＰＡ[７：０]信号２４５０．４のＳＭＰＡ[ｎ]ビットと、ＳＭＰＢ[７：０]信号２４４８．４のＳＭＰＢ[ｎ]ビットをイネーブルとする。ここで、ｎε{０，１，２，・・・，７}である。ＥＮＢＬ[２３：０]信号２４３６．４のＥＮＢＬ[３ｎ+1]ビットは、ＣＡＭマッチ入力用のＰＦＥＴ[７：０]信号２４５４．４のＰＥＦＴ[ｎ]ビットをイネーブルとし、ＥＮＢＬ[２３：０]信号２４３６．４のＥＮＢＬ[３ｎ+２]ビットは、ＣＡＭマッチ出力のＳＦＥＴ[７：０]信号２４５２．４のＳＦＥＴ[ｎ]ビットをイネーブルとする。ここで、ｎε{０，１，２，・・・，７}である。ＣＡＭ ＥＮＢＬバス（すなわち、ＥＮＢＬ[２３：０]信号２４３６．４）と、具体的なインプリメンテーションに対する対応出力を表５に示す。
Figure 2006506937
ＥＮＢＬ[２３：０]信号２４３６．４のＥＮＢＬビットは、アクティブＨＩＧＨである。特定のＣＡＭマッチポートをイネーブルとするために、対応するイネーブルビットがＨＩＧＨに設定される。以下により詳細に述べるとおり、ＥＮＢＬ[２３：０]信号２４３６．４は、ＣＡＭの読み出しポートのみに作用し、原番号は読み出し／書き込みポートを通じてＣＡＭから読み出したり、ＣＡＭへ書き込んだりすることができる。この特徴により、ＣＡＭのアップデート中にうっかりマッチングさせることなく、ＣＡＭを安全にアップデートすることができる。更に、ＥＮＢＬ[２３：０]信号２４３６．４により、ＣＡＭの通常動作中にパルススキッピングの可能性がある。
ＤＷＩ[１９：０]信号２４２８．４は、読み出し／書き込みＣＡＭポート用の２０ビットの書き込みデータバスであり、ＣＡＭにＧｒｅｙコードワードを書き込むのに使用される。ＣＡＭへのＤＷＩ[１９：０]信号２４２８．４の書き込みは、ＡＤＷアドレスバス（すなわち、ＡＤＷ[４：０]信号２４３０．４）と、ＷＥ信号２４３２．４によって制御される。ＤＷＩ[１９：０]信号２４２８．４のＤＷＩ[９：０]ビットは、ＣＡＭのバンクゼロに割り振られており、ＤＷＩ[１９：０]信号２４２８．４のＤＷＩ[１９：１０]ビットは、ＣＡＭのバンクワンに割り振られている。
ＡＤＷ[４：０]信号２４３０．４は、ＣＡＭ内の読み出しまたは書き込み用シングル（２０−ビット）ワードをアドレスするのに使用される５−ビットアドレスバスである。インプリメンテーションを容易にするために、また、一の実施例によれば、表６に示すように、ＣＡＭは二つのバンクに分けられる。ＡＤＷ[４：０]信号２４３０．４は、各ＣＡＭバンクの２２のワードのうちの一の１０−ビットワードを同時にアドレスする。例えば、ＡＤＷ[４：０]信号２４３０．４はのＡＤＷ[０]は、ＣＡＭバンクゼロ中のプリミティブＳＰＢＳ[０]と、ＣＡＭバンク１中のプリミティブＳＰＢＲ[０]に相当する。
Figure 2006506937
ＤＲＯ[１９：０]信号２４５６．４は、読み出し／書き込みＣＡＭポート用の２０ビットリードデータバスであり、ＣＡＭからＧｒｅｙコード化されたワードの読み出しに使用される。ＤＲＯ[１９：０]信号２４５６．４のＣＡＭからの読み出しは、ＡＤＷアドレスバス（すなわち、ＡＤＷ[４：０]信号２４３０・４）と、ＲＥ信号２４３４．４で制御される。ＤＲＯ[１９：０]信号２４５６．４のＤＲＯ[９：０]ビットは、ＣＡＭのバンクゼロに、また、ＤＲＯ[１９：０]信号２４５６．４のＤＲＯ[１９：１０]は、ＣＡＭのバンクワンに割り振られている。
ＰＥＦＴ[６：０]信号２４５４．４は、一次パワーＦＥＴパルス（例えば、ＰＦＥＴパルス２４１０．４などのパルス）をＮＦＥＴドライバモジュール１２０２に提供する７−ビットバスである。ＳＦＥＴ[６：０]信号２４５２．４は、二次パワーＦＥＴパルス（例えば、ＳＦＥＴパルス２４１２．４などのパルス）をＮＦＥＴドライバモジュール１２０２に提供する７−ビットバスである。
ＷＥ信号２４３２．４は、読み出し／書き込みＣＡＭポートへの書き込みイネーブル制御信号である。ＷＥ信号２４３２．４がＨＩＧＨにトグルする場合、１０−ビットのワードが、ＡＤＷ[４：０]信号２４３０．４で特定されるアドレスにＣＡＭの各バンクに書き込まれる。ＲＥ信号２４３４．４は読み出し／書き込みＣＡＭポート用のイネーブル制御信号である。ＲＥ信号２４３４．４がハイにトグルすると、１０−ビットのワードが、ＡＤＷ[４：０]信号２４３０．４で特定されるアドレスでＣＡＭの各バンクから読み出される。
ＮＦＥＴドライバモジュール１２０２用のインターフェースは、ＰＦＥＴ[６：０]信号２４５４．４や、ＳＦＥＴ[６：０]信号２４５２．４を含む様々な信号を含む。上述したとおり、シングルＰＦＥＴ（一次ＦＥＴ）とＳＦＥＴ(二次ＦＥＴ)パルスチャンネルが、上述したタイミングチャート(図３７)に示されている。
ＳＨＭ１２０７用のインターフェースは、ＳＭＰＡ[６：０]信号２４５０．４や、ＳＭＰＢ[６：０]信号２４４８．４を含む様々な信号を含む。このインターフェースは、アナログデジタル変換器１２０６によるデジタル変換用にアナログ電圧のサンプルホールドを制御するのに使用される。上述したとおり、一の実施例によると、サンプルパルスＳＭＰＡ（すなわち、ＳＭＰＡパルス２４１４．４）とＳＭＰＢ(すなわち、ＳＭＰＢパルス２４１６．４)は、ＰＦＥＴ（一次ＦＥＴ）パルスとＳＦＥＴ(二次ＦＥＴ)パルスから独立している。ＳＭＰＡ[６：０]信号２４５０．４あるいはＳＭＰＢ[６：０]信号２４４８．４のいずれも、アナログデジタルコンバータ１２０６用のＳＨＭ１２０７でのアナログ電圧のサンプリング(および、ホールディング)を制御するのに使用することができる。図３７Ａに示す残りの信号であって、表８に記載されている信号は、バイパス信号２４２２．４とＳＳＣ信号２４２４．４を含む。バイパス信号２４２２．４は、ＤＰＬＬをバイパスさせるために用いるテストコントロール信号である。バイパス信号２４２２．４がＨＩＧＨに保たれているとき、ＦＲＥＦ信号２４２０．４はＤＰＬＬをバイパスさせるが、バイパス信号２４２２．４ＬＯＷに保たれている場合は、ＦＲＥＦ信号２４２０．４は周波数の同期に使用される。ＳＳＣ信号２４２４．４は、スプレッドスペクトルクロッキングをアクティベートする制御信号である。スプレッドスペクトルクロッキングは、ＳＳＣ信号２４２４．４がＨＩＧＨの時にアクティベートされる。そのほかは、スプレッドスペクトルクロッキングはディスエーブルである。ＤＰＣ１２０１にインプリメントされているスプレッドスペクトルクロッキングスキームは、アップまたはダウン周波数が広がることができ、ここではＤＰＣフレーム周波数（例えば、スプレッドスペクトルクロッキングなしで、５２４．２８８ｋＨｚ）が約２２μｓの変調時間で基本周波数から約0.5％ずれる。
Figure 2006506937
図３７Ｂは、ＤＰＣ１２０１の一の回路インプリメンテーションを示す図であり、ＤＰＬＬ２４８０．４、スプレッダデバイダ２４８２．４、Ｇｒｅｙカウンタ２４８４．４、ＣＡＭモジュール２４８６．４を具える。ＣＡＭモジュール２４８６・４は、ＰＦＥＴ[６：０]信号２４５４．４、ＳＦＥＴ[６：０]信号２４５２．４、ＳＭＰＡ[６：０]信号２４５０．４、ＳＭＰＢ[６：０]信号２４４８・４、及びＡＵＸ信号２４４６．４を生成する変形ＣＡＭを具える。図３７Ｃは、ＣＡＭモジュール２４８６．４用の一の具体的なインプリメンテーションを示す図である。
ＣＡＭモジュール２４８６．４は、例えば一のワードにつき１０ビットと、エンコードされていないＣＡＭモジュール２４８６．４のアドレス読み出しポート２５０２．４（ＡＤＲ[６３：０]のラベルがついている）を伴う６４ワード（すなわち、上述のプリミティブ）を格納する。アドレス読み出しポート２５０２．４は、６４のアドレス信号を提供し、これは、集合的にＡＤＲ[６３：０]信号２５０８．４と呼ばれる。上述したとおり（例えば、ＡＤＷ[４：０]信号２４３０．４を参照して）、ＡＤＲ[６３：０]信号２５０８．４の偶数のＡＤＲビット（ＡＤＲ[０]、ＡＤＲ[２]、・・・、ＡＤＲ[６２]）は、ＣＡＭバンクゼロに関連しており、奇数のＡＤＲビット（ＡＤＲ[１]、ＡＤＲ[３]、・・・、ＡＤＲ[６３]）は、ＣＡＭバンクワンに関連している。ＡＤＲ[６３：０]信号２５０８．４は、図３７Ｃに代表的に示されているように、ＲＳラッチ２５０４．４(図３７Ｃ)で代表される３２のＲＳラッチに、制御ロジック２５０６．４を介して接続されている。ＣＡＭモジュール２４８６．４の出力におけるシングルパルスチャンネルに関連した、制御ロジック２５０６．４とＲＳラッチ２５０４．４のより詳細な具体的インプリメンテーションが、図３７Ｄに示されており、以下に説明する。
ＤＰＬＬ２４８０．４(図３７Ｂ)は、Ｇｒｅｙカウンタ２４８４．４（例えば、フリーで稼動する１０ビットＧｒｅｙカウンタ）に接続されており、ＤＰＬＬ２４８０．４とＧｒｅｙカウンタ２４８４．４の間にスプレッダデバイダ２４８２．４が位置している。ＳＳＣ信号２４２４．４がイネーブルであるとき、上述したとおり、スプレッダデバイダ２４８２．４が、周波数を変更する統一パルススワロウイング技術を用いてスプレッドスペクトルクロッキングを生成する。スプレッドスペクトル動作モードについては、以下に説明する。
更に、スプレッダデバイダ２４８２．４は、ＰＤ＿ＯＵＴ[１：０]信号２４２６．４について上述したとおり、標準電力モードと低電力モード間でトグルする可変分割比を提供する。スプレッダデバイダ２４８２．４によって提供される特別の分割が、低電力モードにおけるＧｒｅｙカウンタ２４８４．４によって引き出される電流を低減する。例えば、バイナリカウンタと比較すると、Ｇｒｅｙカウンタ２４８４．４は、ＣＡＭモジュール２４８６．４用の異常のない読み出し動作を行う。
ＤＰＣ１２０１用の図３７Ｂに示すインプリメンテーションの動作例はＤＰＬＬ２４８０．４で始まるＧｒｅｙカウンタ２４８４．４をインクリメントして（すなわち、スプレッダデバイダ２４８４．４を介して）ＣＡＭモジュール２４８６．４についてのＤＲＩ信号２４８８．４で同定される読み出しデータを生成する。ＤＲＩ信号２４８８．４の読み出しデータが、ＣＡＭモジュール２４８６．４内のＣＡＭマッチを生成するのであれば、ＣＡＭモジュール２４８６．４の一又はそれ以上のＣＡＭ出力読み出しアドレスライン（すなわち、ＡＤＲ[６３：０]信号２５０８．４）がアクティブになり、一又はそれ以上の３２ＲＳラッチ（すなわち、ＲＳラッチ２５０４．４）をセットまたはリセットして、ＰＦＥＴ[７：０]信号２４５４．４、ＳＦＥＴ[７：０]信号２４５２．４、ＳＭＰＡ[７：０]信号２４５０．４及びＳＭＰＢ[７：０]信号上に出力パルスを生成する。３２のＲＳラッチ（ＲＳラッチ２５０４．４で代表される）は、８つのパルスチャネル内に組織化されている。一のパルスチャンネル内の４つのパルスは、上述したとおり完全に独立している。また、８つの独立した原番号（各パルスチャンネルに付き８つの数で一セット）は、Ｇｒｅｙコード化され、ＣＡＭモジュール２４８６．４調整制御モジュール（ＲＥＧ）１２０４のＣＡＭ内の特定のアドレス位置に書き込まれる。この原番号用のアドレス位置は、上述のＡＤＷ[４：０]信号２４３０．４を参照して与えられる。
一のパルスチャンネル（例えば、ＰＦＥＴ[ｎ]信号２５１２．４、ＳＦＥＴ[ｎ]信号２５１６．４、ＳＭＰＡ[ｎ]信号２５１０．４、およびＳＭＰＢ[ｎ]信号２５１４．４、個々でｎε{０、１、２、・・・７}で与えられる）に関連するＣＡＭモジュール２４８６．４ロジックが、図３７Ｄに詳細に示されている。ＡＤＲ[６３：０]信号２５０８．４からの８つの独立したＣＡＭＡＤＲライン（例えば、ＡＤＲ[８Ｒ]、ＡＤＲ[８Ｒ＋１]、ＡＤＲ[８Ｒ＋２]、ＡＤＲ[８Ｒ＋３]、ＡＤＲ[８Ｒ＋４]、ＡＤＲ[８Ｒ＋５]、ＡＤＲ[８Ｒ＋６]、ＡＤＲ[８Ｒ＋７]）、が示されており、ＲＳラッチ２５０４．４の４つのＲＳラッチ（ＲＳラッチ２５０４．４（１）から２５０４．４（４）として別に引用されている）を制御する。
制御ロジック２５０６．４のイネーブル制御ロジック２５０６．４（１）として別に引用されているＥＮＢＬ[２３：０]信号２４３６．４の制御回路も、図３７Ｄに詳細に示されている。ＥＮＢＬ[２３：０]信号２４３６．４のＥＮＢＬ[３ｎ+１]信号とＥＮＢＬ[３ｎ＋２]信号が、ＰＦＥＴ[ｎ]信号２５１２．４とＳＦＥＴ[ｎ]信号２５１６．４用のＲＳラッチ２５０４．４（２）と２５０４．４（４）を制御し、ＥＮＢＬ[２３：０]信号２４３６．４のＥＮＢＬ[３ｎ]信号が、ＳＭＰＡ[ｎ]信号２５１０．４とＳＭＰＢ[ｎ]信号２５１４．４用のＲＳラッチ２５０４．４（１）と２５０４．４（３）を制御する。表５は、上述したとおり、ＥＮＢＬ[２３：０]信号２４３６．４に関する追加詳細を提供するものである。
制御ロジック２５０６．４のセット／リセット制御ロジック２５０６．４（２）と独立して呼ばれる、ＳＥＴ[３１：０]信号２４３８．４とＲＳＴ[３１：０]信号２４４０．４の制御回路の詳細も、図３７Ｄに示されている。ＳＥＴ[３１：０]信号２４３８．４とＲＳＴ[３１：０]信号２４４０．４は、ＲＳラッチ２５０４．４(すなわち、ＲＳラッチ２５０４．４（１）から２５０４（４）)の直接的な制御をＣＡＭモジュール２４８６．４の出力で行えるようにする。低電力モードでは、このインターフェースは調整制御モジュール（ＲＥＧ）におけるロジックによってＥＮＢＬ[２３：０]信号２４３６．４と協働して使用されて、このモードでの動作に必要なＡＤＣサンプルパルスと電源調整パルスを発生する。これらの制御信号を用いて、調整制御モジュール（ＲＥＧ）１２０４は、ＲＳラッチ２５０４．４を直接制御して、ハザード状態を防ぐ（例えば、アクティブ同期状態から各ラッチへのセット（ｓ）およびリセット（ｒ）入力を防止する）ことができる。
図３７Ｃに示すように、ＣＡＭ２４９４．４は、一の読み出し／書き込みポート２４９６．４（ＤＷＩ[１９：０]信号２４２８．４、ＡＤＷ[４：０]信号２４３０．４、ＷＥ信号２４３２．４、ＲＥ信号２４３４．４およびＤＲＯ[１９：０]信号２４５６．４に関連する）と一の読み出しポート２４９８．４（ＤＲＩ[２４８信号２４８８．４とＡＤＲ[６３：０]信号２５０８．４に関連する]を有するデュアルポートメモリ装置である。同じ原番号をＣＡＭ２４９４．４内の２またはそれ以上のアドレス位置に書き込むことができ、これによってマッチングデータがＧｒｅｙカウンタ２４８４．４によってＣＡＭ２４９４．４の読み出しポート２４９８．４に表示される（ＤＲＩ信号２４８８．４を介して）ときに、ＡＤＲ[６３：０]信号２５０８．４（すなわち、ＣＡＭ読み出しアドレスライン）に多重マッチが生じる。この多重マッチによって、２またはそれ以上の出力エッジが一致する。
調整制御モジュール(ＲＥＧ)１２０４は、ＣＡＭ２４９４．４への書き込みに同期して、様々なパルスチャンネルにうっかりグリッチが生じるのを防止する。キー独立パルスエッジ（すなわち、マスターエッジ）がＤＰＣ１２０１のあるＤＰＣフレームから次のフレームへ替わるときに、調整制御モジュール(ＲＥＧ)１２０４が、付随するパルスエッジ（すなわち、スレーブエッジ）を再度計算して、ＣＡＭ２４９２．４をアップデートする。マスターエッジは、プリミティブ、ＰＦＴＳ[n]、ＰＦＴＲ[n]、ＳＦＴＳ[n]、およびＳＦＴＲ[n]に対応する。ここで、ｎεは{０、１、・・・７}である。他のすべてのエッジは、スレーブエッジか、補助エッジのいずれかである。
マスターエッジがＤＰＣ１２０１の現ＤＰＣフレーム内のその位置（Ｇｒｅｙコード化カウント）から、次のフレームの別の位置へ移動すると、特定のマスターエッジに関連するスレーブエッジが再計算され、次のフレーム用の調整制御モジュール（ＲＥＧ）によってＣＡＭ２４９４．４に書き込まれる。調整制御モジュール(ＲＥＧ)１２０４は、この計算、Ｇｒｅｙコード、および、これらのタスクをハザードを起こすことなく効率的に実行するのに必要なＣＡＭ書き込み調整を提供する。
マスターエッジ情報からスレーブエッジを計算するのに必要な情報は、調整制御モジュール（ＲＥＧ）１２０４に含まれており、この情報はＤＰＣ１２０１の一のＤＰＣフレームから次のフレームにかけて、通常変化しない。例えば、各チャンネルのプリミティブデータＳＰＡＳエッジＳＰＢＳエッジを計算するのに必要なスレーブエッジ情報は、単一の１０ビットバイナリ定数（またはパルス幅）として提供することができ、これは、調整制御モジュール(ＲＥＧ)１２０４によって使用され、リミティブＰＦＴＳの値が変化する場合に、新しいプリミティブＳＰＡＳ値を計算してＧｒｅｙエンコードする、または所定のプリミティブＰＦＴＲ値が変化する（しそうな）場合に新しいプリミティブＳＰＢＳ値を計算してＧｒｅｙエンコードする。
調整制御モジュール(ＲＥＧ)１２０４によって提供されるマスターエッジ情報は、ＤＰＣ１２０１の一のＤＰＣフレームから次のフレームへ変化することができる。調整制御モジュール（ＲＥＧ）１２０４は、ＤＰＣ１２０１フレームの初期ゼロカウントからの二つのオフセットで構成されている一対の１０ビットＧｒｅｙコード番号としてこの情報を提供する。一方のオフセットは、ＣＡＭモジュール２４８６．４の出力におけるＲＳラッチの一つ（例えば、ＲＳラッチ２５０４．４）のＳＥＴ入力に対応し、他方のオフセットは、ＲＳラッチのＲＥＳＥＴ入力に対応する。
上述したとおり、ＣＡＭ２４９４．４の読み出しポート２４９８．４（ＤＲＩ信号２４８８．４に関連）は、図３７Ｂと３７Ｃに示すように、ＤＰＣ１２０１内に埋め込まれている。ＥＮＢＬ[２３：０]信号２４３６．４は、ＣＡＭ２４９４．４の読み出しポートにのみ影響し、上述の多重機能に使用される。ＥＮＢＬ[２３：０]信号２４３６．４の特定のＥＮＢＬバスビットがＬＯＷ、例えばＥＮＢＬ[０]ビット、に保持されていれば、このＥＮＢＬ[０]ビットに対応する読み出しアドレスセクションがディスエーブルとなり、対応するディスエーブルとなったセクション（例えば、プリミティブＳＰＡＳ[０]、ＳＰＡＲ[０]、ＳＰＢＳ[０]、およびＳＰＢＲ[０]）内で生じているすべてのデータマッチも、マッチングを生じない。しかしながら、同じデータがディスエーブルされていない、ＣＡＭ２４９４．４の他の読み出しアドレスセクションで生じている場合は、マッチングが生じる。
ＥＮＢＬ[２３：０]信号２４３６．４のみがＣＡＭ２４９４．４の読み出しポートに影響するので、読み出し／書き込みポート２４９６．４は影響を受けない。従って、読み出し／書き込みポート２４９６．４を介してのカム２４９４．４への読み出しと書き込みは、妨害されずに行うことができる。この能力は、ＰＦＥＴ[７：０]信号２４５４．４またはＳＦＥＴ[７：０]信号２４５２．４と共に用いて、ＣＡＭ２４９４．４内の原番号を安全にアップデートし、パルスグリッチがうっかり生じるのを防ぐのに使用することができる。ＣＡＭ２４９４．４内のプリミティブＳＦＴＲ[０]をアップデートするための一のアップデートシーケンスが図３７Ｅのタイミングチャートに示されている。
ＣＡＭ２４９４．４へのプリミティブＳＦＴＲ[０]のアップデートは、ＳＦＥＴ[７：０]信号２４５２．４のＳＦＥＴ[０]の立ち上がりエッジで始まる。ＳＦＥＴ[０]ビットの立ち上がりエッジにおいて、ＳＦＴＳ[０]のプリミティブマッチはすでに生じている。調整制御モジュール(ＲＥＧ)１２０４は、ＳＦＥＴ[０]ビットの立ち上がりエッジを検出し、ＣＡＭ２４９４．４の一の調整制御モジュール(ＲＥＧ)１２０４クロックサイクルの必要なＣＡＭセクションを、ＥＮＢＬ[２]信号をＬＯＷに設定することによって、後にディスエーブルとする。これは、このパルスの立ち上がりおよび立下りエッジがすでに生じているので、ＰＦＥＴ[７：０]信号２４５４．４のＰＦＥＴ[０]パルスに問題を与えるものではない。
ＣＡＭ２４９４．４のＣＡＭセクションがディスエーブルされた後、調整制御モジュール(ＲＥＧ)１２０４は、ＷＥ信号２４３２．４をＨＩＧＨにトグルすることによってＣＡＭの書き込みを可能とする。ＡＤＷ[４：０]信号２４３０．４（すなわち、読み出し／書き込みアドレスポートＡＤＷ）が、表６に
示すようにプリミティブＳＦＴＲ[０]に対応するアドレス位置２にセットされているので、ＳＦＴＲ[０]用の新プリミティブがＣＡＭ２４９４．４のＣＡＭアドレス位置２に書き込まれる。調整制御モジュール(ＲＥＧ)１２０４は、ついで、ＥＮＢＬ[２]ビットをＨＩＧＨにセットすることによって、このセクションを再度アクティベートし、ＳＦＥＴ[０]パルスの立ち下がりエッジによって示されているように、ＣＡＭマッチが生じるときに新しいＳＦＴＲ[０]プリミティブ値でＳＦＥＴ[７：０]信号２４５２．４のＳＦＥＴ[０]パルスの新しい立下りエッジが生じる。
いくつかのプリミティブの変更は、図３７Ｅに引用されている例以外のプリミティブにより多く影響する。ここで述べた従属性によって、プリミティブＰＦＴＲが変わると、プリミティブＳＰＢＳ、ＳＦＴＳ、およびＳＦＴＲが再計算され、Ｇｒｅｙコード化され、調整制御モジュール(ＲＥＧ)１２０４によってＣＡＭ２４９４．４にアップデートされる必要があることがある。他の例として、プリミティブＰＦＴＳが変わると、プリミティブＳＰＡＳ、ＳＰＢＳ、ＰＦＴＲ、ＳＦＴＳおよびＳＦＴＲの全てが、再計算され、Ｇｒｅｙコード化され、調整制御モジュール(ＲＥＧ)１２０４によってＣＡＭ２４９４．４にアップデートされる必要があることがある。
ＣＡＭ２４９４．４用の最悪の書き込みサイクル時間は、例えば、７．５ｎｓであるため、上述のアップデートは、２２．５ｎｓ（すなわち、３×７．５ｎｓ）内に完了することができる。ＣＡＭ２４９４．４内の全６４ワードをアップデートするには、約２４０ｎｓかかる。図３７には、例えば、ＰＦＥＴ信号２４０２．４とＳＦＥＴ信号２４０４．４のスイッチングアルゴリズムを作る前にブレークが与えられている。このＰＦＥＴ信号２４０２．４とＳＦＥＴ信号２４０４．４間のブレーク時間が常に３０ｎｓより多ければ、パルスチャンネルをアップデートするのに必要な全プリミティブ（８個の数字）をこの期間にＣＡＭ２４９４．４に書き込むことができる。
セクション１．１．５ ＰＬＬ／ＲＯ、ＤＬＬ、およびスタンバイ電力の最適化とダイサイズ用のカウンタの組み合わせについての考察
図３８は、Ｇｒｅｙカウンタ２４８４．４(図３７Ｂ)の具体的なインプリメンテーションである回路２６００．４を示す図である。回路２６００．４は、１０ビットのＧｒｅｙカウンタを示すが、ここに述べる技術に基づいてあらゆるビット数でインプリメントすることもできる。更に、回路２６００．４は、異化に述べる回路技術（例えば図３８Ｂから図３８Ｆ）を用いて低電力回路としてインプリメントすることもできる。
回路２６００．４は、複数ＡＮＤゲート２６０４・４と複数の排他的ＯＲ（ＸＯＲ）ゲート２６０６．４と共に、フリップフロップ２６０２．４（１）〜２６０２．４（１０）として別々に引用されている複数のフリップフロップを有する。回路２６００．４は、ＣＡＭモジュール２４８６．４(図３７Ｂ)に提供される１０ビットのＧｒｅｙカウント（すなわち、図３８におけるビットＣ０〜Ｃ９）を発生する。
図３８Ａは、回路２６１０．４を示すものであり、この回路は、Ｇｒｅｙカウンタ２４８４．４の別の具体的なインプリメンテーションである。回路２６１０．４は回路２６００．４に似ているが、ＡＮＤゲート２６０４．４ではなく、ＮＡＮＤゲート２６１２．４とＮＯＲゲート２６１４．４を用いている。図３８と図３８Ａに示すように、フリップフロップ２６０２．４（１）がクロック(ＣＬＫ)信号２６０３．４を受信する一方で、フリップフロップ２６０２．４（２）〜６０２．４(１０)は、クロック信号２６０３．４の相補であるクロック信号（ＣＬＫｂａｒ）２６０５．４を受信する。回路２６００．４と２６１０．４は、以下の図面において考察される低電力回路技術を用いてインプリメントすることができる。
図３８Ｂと図３８Ｃは、より少ない回路素子を用いた、従来のフリップフロップ回路よりもより少ない電力ですむ回路インプリメンテーションを示す。図３８Ｂは、図３８または図３８Ａのフリップフロップ２６０２．４（１）の具体的なインプリメンテーションを示す。図３８Ｂは、インバータ２６２２．４、２６２６．４および２６２８．４と共に、トランジスタ２６２０．４および２６２４．４（すなわち、ｐ型およびｎ型トランジスタ）を有する。トランジスタ２６２０．４は、Ｄ入力信号２６３０．４を受信し、トランジスタ２６２０．４と２６２４．４は、クロック(ＣＬＫ)信号２６３２．４を受信し、又、Ｑ信号２６３４．４とＱＮ（Ｑ ＮＯＴ または Ｑｂａｒ）信号２６３６．４をそれぞれ提供するインバータ２６２６．４および２６５２８．４を伴う。
同様に、図３８Ｃは、図３８または図３８Ａのフリップフロップ２６０２．４（２）乃至２６０２．４（１０）用の具体的なインプリメンテーションを示す図である。図３８Ｃは、インバータ２６４４．４、２６４６．４、２６４８．４と共に、トランジスタ２６４０．４と２６４２．４（すなわち、ン型およびｐ型トランジスタ）を有する。トランジスタ２６４０．４は、Ｄ入力信号２６５０．５を受信し、トランジスタ２６４０．４と２６４２．４は、クロック（ＣＬＫｂａｒ）信号２６５２．４を受信し、Ｑ信号２６５４．４とＱＮ（Ｑ ＮＯＴ）信号２６５６．４をそれぞれ提供するインバータ２６４４．４、２６４６．４２６４８．４を伴う。
図３８Ｄは、通常のＸＯＲゲートより少ない電力を必要とするＸＯＲ論理ゲート（例えば、図３８と３８ＡのＸＯＲゲート２６０６．４、または図３８Ｄに示すＸＯＲゲート２７１７．４）の具体的な回路インプリメンテーションを示す。図３８Ｄは、インバータ２７００．４と２７０２．４およびトランジスタ２７０４．４と２７０６．４を有する。図に示すように、入力信号（Ａ）１７０８．４と入力信号（Ｂ）２７１０．４が、
Figure 2006506937
に基づいて出力信号（Ｚ）２７１２．４を提供するインバータ２７０２．４を伴うトランジスタ２７０４．４と２７０６．４にそれぞれ提供される。
同様に、図３８Ｅは、従来のＸＮＯＲゲートより少ない電力を必要とする排他的ＮＯＲ（ＸＮＯＲ）論理ゲート２７２０．４の具体的な回路インプリメンテーションを示す。図３８Ｅは、インバータ２７２２．４と２７２４．４ｔ、トランジスタ２７２６．４と２７２８．４を有する。図に示すように、入力信号（Ａ）２７３０．４と入力信号（Ｂ）２７３２．４が、
Figure 2006506937
に基づいて出力信号（Ｚ）２７３４，４を提供するインバータ２７２４．４を伴うトランジスタ２７２２６．４と２７２８．４のそれぞれに提供される。
更に、図３８Ｆは、トランジスタ２７４２．４と２７４４．４と、インバータ２７４６．４を具える反転マルチプレクサ２７４０．４の具体的な回路インプリメンテーションを示す３図である。反転マルチプレクサ２７４０．４は、入力信号（Ａ）２７４８．４、（Ｂ）２７５０．５および（Ｃ）２７５２．４を受信して、
Figure 2006506937
に基づいて出力信号（Ｚ）２７５４．４を提供する。
図３８Ｇは、バイナリ−Ｇｒｅｙ変換（ＢＧＣ）２７７０．４とＧｒｅｙ−バイナリ変換２７８０．４用の具体的な回路インプリメンテーションを示す。ＢＧＣ２７７２．４は、ＸＯＲゲート２７７２．４を用いてバイナリからＧｒｅｙコードへの具体的な４ビット変換を示すものであり、一方、ＧＢＣ２７８０．４は、ＸＯＲゲート２７７２．４を用いたＧｒｅｙコードからバイナリコードへの具体的な４ビット変換を示す。ＸＯＲゲート２７７２．４は、図３８Ｄを参照して、上述のようにインプリメントされて、使用する電力量を最小にするようにしても良い。
本発明にかかる、パルス幅変調を実行するための別の代替のインプリメンテーションは、変換ステージとタップ（すなわち、上述の例１）を伴う低周波数デジタル位相ロックループ(ＤＰＬＬ)電圧制御発振器（ＶＣＯ）を具える。図３８Ｈは、位相周波数検出器（ＰＦＤあるいは位相検出器）２８０２．４、チャージポンプ（２８０４．４、ループフィルタ３８０６．４、ＣＶＯ２８０８．４および、位相デバイダ２８１０．４を含む位相周波数検出器（ＦＰＤまたは位相検出器）２８０２．４、チャージポンプ２８０４．４、ループフィルタ２８０６．４、ＶＣＯ２８０８．４、及び周波数分周器２８１０．４を有する。
ＰＦＤ２８０２．４は、ライン２８１４．４上の基準周波数（すなわち、３２ｋＨｚ）と、ライン２８１２．４上の分周器２８１０．４からのフィードバック信号を受信し、チャージポンプ２８０４．４にポンプアップ信号またはポンプダウン信号を提供するべきか否かを決定する。チャージポンプ２８０４．４は、ポンプアップ信号又はポンプダウン信号に基づいて、ループフィルタ２８０６．４とＶＣＯ２８０８．４に信号を与える。ＶＣＯ２８０８．４は、図３を参照して上述したとおり、インバータステージとタップを有するリング発振器で構成されており、従って、その説明は繰り返さない。ＶＣＯ２８０８．４からの出力信号が分周器２８１０．４で受信され、出力信号の周波数を所望の周波数に分けて、フィードバック信号として提供する。
パルス幅変調を実行するための別の代替のインプリメンテーションは、デジタルコンパレータ（すなわち、上記リストに示す例２）と組み合わせたカウンタを有する高周波数ＤＰＬＬと、内容にアドレス可能なメモリ（すなわち、上記リストに示す例３）と組み合わせたカウンタと、所望のパルス幅変調信号を生成するＤＰＬＬのハイブリッドとして見ることができる。
より詳細には、図３８Ｉは、パルス幅変調信号の発生をアシストする回路２９００．４を示す。回路２９００．４は、アドレスライン(ＡＤＲ)とデータライン（Ｄ１）を有するメモリ２９０６．４（すなわち、ランダムアクセスメモリ）に書き込むための論理ゲート２９０４．４を制御するデコーダ２９０２．４を具える。メモリ２９０６．４は、所望のパルス波が変調信号用の開始および終了時間を決定するデータを格納している。
メモリ２９０６．４は、コントローラ２９２４．４の制御の下に、（読み出しアドレス（ＲＡ）を介して）、マルティプレクサ２９１２．４、排他的ＯＲ（ＸＯＲ）ゲート２９１０．４、およびマルティプレクサ２９０８．４を介してマルティプレクサ２９１８．４にデータ（ＤＯターミナルで）を提供する。。
コントローラ２９１２．４、ＸＯＲゲート２９１０．４、マルティプレクサ２９１２．４と２９１８．４、レジスタ２９１４．４および２９２０．４、及び加算器／減算器２９１６．４の指令の下に、コンパレータ２９２２．４に提供し、基準カウンタ２９２６．４と比較するべきデータを決定する。図３６Ａのコンパレータ２３１０．４同様のコンパレータと２９２２．４は、出力信号をパルス幅変調回路（すなわち、図３６Ａを参照して説明したＰＷＭ回路２３１４．４）に提供する。その結果、メモリとコンパレータを用いることによってパルス幅変調信号を生成することができる。
セクション１．１．６ 通電ロス対不感時間を最適化するための同期ドライブの位相オフセット同調についての考察
スイッチング電源の効率的な最適化の一つは、通常は定電圧トランジスタにかかる回路（図４６の回路１３０１．２のＱＢ１）中に挿入されているか、あるいは、良く知られているようにＦＥＴに固有のものであるかショットキーダイオードによって放散される電力を最小限にすることである。図４６には、ショットキーダイオードが、符号Ｓ１で示されている。ダイオードＳ１の電圧降下を最小にするためには、トランジスタＱＢ１をターミナルＳと接地間に挿入し、ある場合にそれをオンにしてダイオードＳ１の電圧降下を低減し、これによって、このダイオードで放散される電力を実質的に低減させる。もちろん、この放散された電力のいくらかは、負荷に送出されず、従って非効率性の源である。この試みが、ダイオードＳ１が通電する時間を最小にする。ダイオードＳ１はほんの僅かな時間のみ通電するのが好ましいが、ＱＢ１とＱＴ１へのスイッチング信号が時間的に近くなりすぎると、スイッチのオンとオフに必要な時間遅れのために、両トランジスタが同時にオンすることがあり、大きな効率のロスになるばかりでなく、ＱＴ１を介してＱＢ１から接地への入力源から直接に流れる無制限の電流によって、不連続的な回路の故障を潜在的に引き起こすことがある。 従って、最適化は、導通のオーバーラップを起こすことなく、ＱＢ１のゲート信号をＱＴ１のゲート信号にできる限り近づけることである。
図３９は、図４６において、そのすぐ上のスイッチングタイミングチャートのターミナルＳの期待電圧を示す。ＱＴ１へのゲートドライブがオフに切り替わり、ターミナルＳの電圧が降下して、ショットキーダイオードＳ１で捕らえられるポイントに下がり、続く時間ＱＢ１がオンに切り替わって、その電圧バックアップを供給レールまで引き上げる。このプロセスは、ＱＢ１のゲートがオフになるパルスの他端部で、逆の順序で生じる。電流が、ダイオードＳ１に再び流れ、ターミナルＳにおける電圧が接地以下に下がり、これによってＱＴ１がオンになるまでの無駄な電力が放散され、ターミナルＳにおける電圧は正の供給レールまで切り替えられ、このサイクルが繰り返される。
従来の解決法では、これらの二つのゲート信号のタイミング間に保護帯域を構築しなければならなかった。この保護帯域は、アプリケーションに使用されている最も遅いトランジスタを適応させるように十分長くなくてはならない。本発明では、一の実施例において、スイッチング電源コントローラ１２００によって調整される電源の設計者によって提供されるデータを使用して、このデータを外部トランジスタの特性がどのようなものであるかを記載しているスイッチング電源コントローラ１２００の内部メモリ内にプログラムしている。従って、固定した保護帯域と時間は不要である。第１の実施例では、別々の装置用の公開データに基づいて使用することのできる最小限の番号を用いており、ＲＥＧｈｗに位相オフセット値を格納する。本発明の他の実施例では、これを更に動的に最適化している。これは、所定の出力ステージの効率を観察することによって行うことができる。例えば、バック電源用には、出力電圧が、入力電圧をかけるデューティサイクルと同じになることが知られている。この計算した出力電圧から実際の出力電圧を引いた差は、インダクタ、抵抗、コンデンサおよびトランジスタ自身の寄生効果によるものである。従って、注意深く、また多くのサイクルを通しての低レートで、この効率がピークになり、悪くなり始めるまで、ＱＴ１とＱＢ１間のタイミングの同調を取ることができる。トランジスタがオーバーラップするとこの効率は急激に悪くなるが、トランジスタへのゲートドライブ信号のタイミングの。調整されている回路中の実際の装置へ動的に適合させることが可能である。スイッチング電源コントローラ１２００は、回路ベースへの回路上に複数の保護帯域を設けることができる。なぜなら、これらのトランジスタのスイッチング時間は、供給している負荷電流とこれらの回路の動作温度にも多少依存しているからである。ＱＴ１がオフになり、ＱＢ１がオンになる時間の所望の位相オフセット量と、ＱＢ１がオフになり、ＱＴ１がオンになる時の位相オフセットは、異なっていても良い。従って、両者のきめ細かな同調を行うことができる。温度データは、内部電圧源１２０９内に配置したケルビン温度センサからコントローラへ提供できる。上述の第１実施例では、トランジスタの上昇および下降時間パラメータをコントローラに提供することで、使用されている実際のトランジスタのスペックを考慮しない従来の最も良くないケースの許容スキームを有意に改善することができる。第２実施例では、使用されている装置に動的に適合させることによって、効率を更に改善し、従って所定のトランジスタセットと別の出力コンポネントとに対して可能な最高の効率を実行することができる。
セクション１．１．７ 多重出力の同期サンプリング
サンプルホールドモジュール(ＳＨＭ)１２０７は、様々な電圧と電流をサンプリングして、アナログデジタルコンバータ１２０６がそれを受信できるようになるまで保持する。ここに記載するとおり、制御ループで使用されているアナログ入力信号が、ＳＨＭ１２０７を介してデジタルパルスコンバータ１２０１に提供され、アナログデジタルコンバータ１２０６によってデジタル信号に変換される。一例として、ＳＨＭ１２０７は、１３の電圧と７つの電流をサンプリングして保持する。このうち、制御されているか、駆動されている外部電源に関連する電圧は７つであり、二つの電圧が、ＳＵＰＰＬＹＡとＳＵＰＰＬＹＢに関連し、残りの４つは、ケルビン温度センサ３５１６．４からのＶＯＵＴ３パッドＴＥＭＰＥＸＴ、ＡＵＸ０、ＡＵＸ１といった補助電圧である。
図４０は、一のインプリメンテーションのＳＨＭ１２０７の機能ブロック図
である。この機能ブロック図は、入力／出力（Ｉ／Ｏ）回路３００８．４、分圧器(スケーラ)３０１０．４、マルチプレクサ３０１２．４、およびマルチプレクサ３０１６．４を具える。外部電圧が、分圧器３０１０．４に提供される出力信号（ＯＵＴＶ）と共に、パッド３０００．４を介してＩ／Ｏ回路３００８．４でサンプリングされる。分圧器３０１０．４は、出力信号（ＯＵＴＶ）を、調整制御モジュール（ＲＥＧ）１２０４から受信したスケール[３：０]信号の制御下、受け入れ可能なレベルまで分圧するかスケーリングされる。例えば、外部電圧(例えば１５Ｖまたはそれ未満)が、アナログ−デジタルコンバータ１２０６用に適した値(例えば、０から３．３Ｖの入力レンジ)にスケーリングされる。
Ｉ／Ｏ回路３００８．４は、調整制御モジュール(ＲＥＧ)１２０４からＳＳＵＳＰ信号とＳＥＬＶＸ信号を、及びＤＰＣ１２０１からＡＵＸ信号とＳＣＬＫＶＸ信号を受信する。ＡＵＸ信号は、一又はそれ以上の外部供給電圧をサンプリングするためのサンプルクロックを提供する。ＳＳＵＰ信号は、どの外部供給電圧をサンプリングするかを選択するための選択クロックを提供する。ＳＣＬＫＶＸ信号は、アナログデジタルコンバータ１２０６に対してＳＨＭ１２０７のアナログ電圧のサンプリング（およびホールディング）を制御するＳＭＰＡ[６：０]信号２４５０．４とＳＭＰＢ[６：０]信号２４４８．４に対応する。ＳＥＬＶＸ信号は、どの外部電圧をサンプリングするかを選択するための選択クロックを提供する。Ｉ／Ｏ回路３００８．４と３０１６．４に提供されたＩＤＤＱ信号は、これらの回路のテスト制御信号を表わす。
外部電流は、パッド３００２．４と３００６．４を介して、又、パッド３００２．４と３００６．４の間に接続されている抵抗３００４．４を用いて提供された出力信号（ＯＵＴＣ）と共にＩ／Ｏ回路３０１６．４によってサンプリングされる。Ｉ／Ｏ回路３０１６．４は、調整制御モジュール(ＲＥＧ)１２０４からのＳＷＣＡＰ[２：０]信号とＳＥＬＩＸ信号、及びＤＰＣ１２０１からのＳＣＬＫＩＸ信号を受信する。ＳＷＣＡＰ[２：０]は、以下に説明する、スイッチドキャパシティブネットワーク用の入力制御を提供する。ＳＣＬＫＩＸ信号は、アナログデジタルコンバータ１２０６用のＳＨＭ１２０７のアナログ電圧（および電流）のサンプリング（およびホールディング）を制御する、ＳＭＰＡ[６：０]信号２４５０・４とＳＭＰＢ[６：０]信号２４４８．４に対応する。ＳＥＬＩＸ信号は、どの外部電流をサンプリングするかを選択する選択クロックを提供する。
調整制御モジュール(ＲＥＧ)１２０４からのＭＸＳＥＬ[４：０]信号の制御下にあるマルチプレクサ３０１２．４は、どの入力を出力信号ＶＩＮＡＤＣとしてアナログデジタルコンバータへ与えるかを選択する。上述の入力信号の他に、マルチプレクサ３０１２．４はケルビン温度センサからのＶＯＵＴ信号と、入手可能な電池サプライ（例えば、ここで更に述べる、バッテリゼロと、バッテリワン）からの電量測定であるＣＯＵＬ０およびＣＯＵＬ１信号も受信する。
図４０Ａは、Ｉ／Ｏ回路３００８．４と３０１６．４の具体的なインプリメンテーションを示す機能図である。外部電圧又は外部電流は、パッド３０３０．４と静電放電保護（ＥＳＤ）回路３０３２．４を介して、パスゲート３０３４．４から論理回路３０３６．４を通るサンプリング信号と共にサンプリングされる。論理回路３０３６．４は、サンプリングした信号を、例えば、パスゲート３０４０．４が開いてサンプル信号がリード３０４２．４（出力電圧に対してラベルが付けられているＯＵＴＶまたはＯＵＴＣか、スイッチドキャパシタネットワークからの出力信号）を介してアナログデジタルコンバータ１２０６に提供されるまで、ホールディングコンデンサとして働くコンデンサ３０３８．４に提供する前に、記憶するか、スケーリングする。
一般的な動作では、選択クロック（すなわち、ＳＣＬＫＩＸ、ＳＣＬＫＶＸ、およびＤＰＣ１２０１からのＡＵＸ信号）は、入力電圧でコンデンサ３０３８．４を充電するために、パスゲート３０３４・４を制御する。選択ライン（すなわち、ＳＥＬＩＸ、ＳＥＬＶＸおよび調整制御モジュール(ＲＥＧ)１２０４からのＳＳＵＰ信号）は、スケーリング(例えば、分圧器３０１０．４で)され、アナログデジタルコンバータ１２０６へ送られるべくコンデンサ３０３８．４に保存されている値を表す。電流が測定されていれば、コンデンサ３０３８．４は、スイッチドキャパシタネットワークの一部となって、サンプリングされた入力電圧（すなわち、レジスタ３００４．４の電圧）を、アナログデジタルコンバータ１２０６による変換用の所望の値に掛ける。
図４０Ｂは、例示的な電圧と電流の選択例を示す回路図である。ＳＨＷＩＲＥＩ信号、ＳＨＷＩＲＥＶ信号、ＳＮＨＲＥＦ信号は、それぞれ、パッド３０６０．４、３０６２．４、および３０６４．４を介して提供される。ＳＨＷＩＲＥＩ信号、ＳＨＷＩＲＥＶ信号、ＳＮＨＲＥＦ信号は、Ｉ／Ｏ回路３００８．４と３０１６．４で測定される信号を表し(図４０)、電流、電圧、接地基準に対応する。図に示すように、ＳＣＬＫＩＸおよびＳＣＬＫＶＸ信号は、対応するパスゲート３０６６．４、３０７２．４、３０７６．４および３０８０．４を制御して、入力電圧が対応するコンデンサ３０８４．４あるいは３０８６．４をチャージできるようにする。ＳＥＬＩＸおよびＳＥＬＶＸ信号は、対応するパスゲート３０６８．４、３０７４．４、３０７８．４および３０８２．４を制御して、対応するコンデンサ３０８４．４あるいは３０８６．４をチャージし、出力信号（それぞれ、サンプリングされた電圧または電流として、ＶＯＵＴＶまたはＶＯＵＴＣの符号が付けられている）として通過させる。
図４０Ｃは、他のインプリメンテーションによるＳＨＭ１２０７の例示的なインターフェース信号ブロック図である。このインターフェース信号は、ＩＤＤＱ信号３７００．４、ＡＵＸ０信号３７０２．４、ＡＵＸ１信号３７０４．４、ＴＥＭＰＥＸＴ信号３７０６．４、ＶＯＵＴ信号３７０８．４、ＳＵＰＰＡＳＥＮＳＥ信号３７１０．４、ＳＵＰＰＢＳＥＮＳＥ信号３７１２．４、ＳＨＷＩＲＥＩ[６：０]信号３７１４，４、ＳＨＷＩＲＥＶ[６：０]信号３７１６．４、ＳＭＰＡ[６：０]信号３７２０．４、ＳＭＰＢ[６：０]信号３７２２．４、ＳＨＮＲＥＦ[９：０]信号３７２４，４、ＳＥＬＡ[１２：０]信号３７２６．４、ＳＥＬＢ[６：０]信号３７２８．４、ＤＩＶ[２：０]信号３７３０．４、ＳＨＭ＿ＣＬＫ信号３７３２．４、ＭＵＸＳＥＬ[１：０]信号３７３４．４、ＤＯＮＥ信号３７３８．４、ＶＳＥＬ＿ＳＭＰＡ[８：０]信号３７４０．４、ＩＳＥＬ＿ＳＭＰＡ[６：０]信号３７４２．４、ＶＲＥＦ＿ＨＡＬＦ信号３７４８．４、ＶＳＳＩＯＡ／Ｂ信号３７５０．４、ＶＳＳ信号３７５２．４、ＡＶＳ信号３７５４．４、ＶＩＮＡＤＣ信号３７５８．４、ＡＶＤ信号３７６０．４、ＶＤＤ信号３７６２．４、及び、ＶＤＤＩＯＡ／Ｂ信号３７６４．４を含む。パッド３７１８．４は、スイッチング電源コントローラ１２００の外部で受信した信号を表示する。
ＩＤＤＱ信号３７００．４は、テスト信号である。一方、ＡＵＸ０信号３７０２．４とＡＵＸ１信号３７０４．４は補助アプリケーション用の外部信号である。ＴＥＭＰＥＸＴ信号３７０６．４は、外部バッテリに取り付けられている温度センサ回路から受信される。ＶＯＵＴ信号３７０８．４は、ケルビン温度センサ（例えば、図５４のケルビン温度センサ２２３２．４）からの電圧を表しており、この温度は、この電圧が変換されるときにアナログデジタルコンバータ１２０６の接地からその接地を隔離するために、サンプリングされ保持される。
ＳＵＰＰＡＳＥＮＳＥ信号３７１０．４とＳＵＰＰＢＳＥＮＳＥ信号３７１２．４は、外部サプライＡおよびサプライＢの電源の電圧を検出するのに使用される。ＳＨＷＩＲＥＩ[６：０]信号３７１４．４は、７つの外部電源のそれぞれの検出抵抗での電圧降下を検出するのに使用される。ＳＨＷＩＲＥＶ[６：０]信号は、７つの外部電源のそれぞれの電圧を検出するのに使用される。ＳＨＮＲＥＦ[９：０]信号３７２４．４は、各外部電源の電圧と電流の双方の接地基準である。更に、サプライＡ、サプライＢ、ＡＵＸ０信号３７０２．４、ＡＵＸ１信号３７０４．４およびＴＥＭＰＥＸＴ信号３７０６．４用の３つの追加基準がある。
ＳＭＰＡ[６：０]信号３７２０．４は、ＤＰＣ１２０１から受信され、７つの電源の付加における電圧をサンプリングするのに使用される。ＳＭＰＢ[６：０]信号は、ＤＰＣ１２０１から受信され、７つの電源（後に詳述する）の検出抵抗の電圧降下をサンプリングするのに使用される。ＳＥＬＡ[１２：０]信号３７２６．４は、調整制御モジュール(ＲＥＧ)１２０４から受信され、どのチャンネル電圧がデバイダ３０８４．４(図４０Ｄ)に表される必要があるかを決定する。ＳＥＬＢ[６：０]信号３７２８．４は、調整制御モジュール(ＲＥＧ)１２０４から受信され、どのチャンネル電流を測定すべきかを決定する。
ＶＳＥＬ＿ＳＭＰＡ[8：０]信号３７４０．４は、調整制御モジュール(ＲＥＧ)１２０４から受信され、立ち上がりエッジ用のサンプルパルスのスワッピングを決定する。ＩＳＥＬ＿ＳＭＰＡ[６：０]信号３７４２．４は、調整制御モジュール(ＲＥＧ)１２０４から受信され、立下りエッジ用のサンプルパルスのスワッピングを決定する。
ＤＯＮＥ信号３７３８．４は、変換を伴ってなされるときにアナログデジタルコンバータ１２０６から受信される。ＤＩＶ[２：０]信号３７３０．４は、調整制御モジュール（ＲＥＧ）１２０４から受信され、電圧用デバイダ３８０４．４のデバイダ値を決定する。
ＳＨＭ＿ＣＬＫ信号３７３２．４は、フレーム周波数の１６倍の周波数でＣＬＫＧＥＮ１２２３から受信され、他で説明したのと同様に、ＤＰＣ１２０１内のＣＴＳ[４]で発生した値である。ＭＵＸ＿ＳＥＬ[１：０]信号３７３４．４は、マルチプレクサ３８０６．４(図４０Ｄ、例えばアナログマルチプレクサ)用の出力信号を選択するのに使用され、アナログデジタルコンバータ１２０６へ送られる。ＶＤＤＩＯＡ／Ｂ信号３７６４．４は、高電圧スイッチを使用する場合の基板接続に必要な最も高い電圧である。ＶＳＳＩＯＡ／Ｂ信号３７５０．４は、高電圧スイッチを使用する場合の基板接続に必要な最も低い電圧である。
ＶＤＤ信号３７６２．４（例えば３．３Ｖ）はある制御ロジックに必要なデジタル電圧である。ＶＳＳ信号３７５２．４は、ある制御ロジックに必要なデジタル接地である。ＡＶＤ信号３７６０．４（例えば３．３Ｖ）は、ある制御ロジックに必要なアナログ電圧である。ＡＶＳ信号３７５４．４は、値をアナログデジタルコンバータ１２０６で変換するときに、アナログデジタルコンバータ１２０６の接地につなぐアナログ接地である。ＶＩＮＡＤＣ信号３７５８．４は、例えば０から３．０Ｖの範囲で、アナログデジタルコンバータ１２０６に提供される。ＶＲＥＦ＿ＨＡＬＦ信号３７４８．４は、アナログデジタルコンバータ１２０６にかかる正の電圧差または負の電圧差のいずれかを測定するために乗算器（以下に詳細に述べる）に必要な電圧オフセットである。ＶＲＥＦ＿ＨＡＬＦ信号３７４８．４の値は、ＶＲＥＦ信号３４４０．４（図５４Ａ）の１/２の値であり、ＩＶＳ１２０９から受信される。これらのインターフェース信号を、表１．１．７ａにまとめた。
Figure 2006506937
図４０Ｄは、別のインプリメンテーションにおける、ＳＨＭ１２０７の機能ブロック図３７８８．４である。図４０Ｄは図４０と同様であるので、一般的な動作についての説明は繰り返さない。図４０Ｄのブロック図３７８８．４は、Ｉ／Ｏ回路３８００．４、マルチプレクサ３８０２．４、デバイダ３０８４．４、マルチプレクサ３８０６．４、Ｉ／Ｏ回路３８１０．４、およびマルチプレクサ３８０８．４、３８２０．４、３８２２．４を具える。
ブロック図３７８８．４の一般的機能は、９つの電圧をサンプリングするためのものであり、そのうち７つは外部出力電圧源、二つは電源Ａと電源Ｂであり、７つの「調整された」出力電圧源の各々の電流を測定するための検出抵抗（図４０Ｄに検出抵抗３８１４．４で表される）にかかる電圧差をサンプリングするためのものでもある。更に、必要に応じてサンプリングされるいくつかの信号、例えばバッテリ（例えば、ＶＯＵＴ信号３７０８．４の電圧）に接続されている温度センサシステムの結果としてスイッチング電源コントローラ１２００に入る電圧、ケルビン温度センサ(図５４)から来る内部電圧、及びＴＥＭＰＥＸＴ信号３７０６．４、ＡＵＸ０信号３７０２．４、ＡＵＸ１信号３７０４．４の電圧などである。
一般的に、ブロック図３７８８．４は、ＤＰＣ１２０１、調整制御モジュール（ＲＥＧ）１２０４、およびアナログデジタルコンバータ１２０６とインターフェースを取り、最大１５Ｖ（例えば、ＰＤＡｓ用）、あるいは１６Ｖ（例えばデジタルカメラ用）になりうる外部電源である３つのアナログ入力（パッド３８１８．４、３８１６．４、３８１２．４を介して）から受信する。図４０Ｄに示すように、Ｉ／Ｏ回路３８００．４と３８１０．４は互いに接続されて、電圧と電流を同時にサンプリングし、これらの測定地を別の時間に必要に応じて変換する。
ＩＳＥＬ＿ＳＭＰＡ[６：０]信号３７４２．４の制御下にあるマルチプレクサ３８２０．４は、ＳＭＰＡ[６：０]信号３７２０．４とＳＭＰＢ[６：０]信号３７２２．２４からの信号を選択し、Ｉ／Ｏ回路３８１０．４用にＳＭＰＩ信号３８２１．４を生成する。ＶＳＥＬ＿ＳＭＰＡ[８：０]信号３７４０．４の制御下にあるマルチプレクサ３８２２．４は、ＳＭＰＡ[６：０]信号３７２０．４とＳＭＰＢ[６：０]信号３７２２．４からの信号を選択し、Ｉ／Ｏ回路３８００．４用にＳＭＰＶ信号３８２３．４を生成する。
図４０Ｅは、一のインプリメンテーションにおけるＩ／Ｏ回路３８００．４と３８１０．４の具体的なブロック図であり、複数の転送ゲート３８２４．４と３８３０．４、ＥＳＤ保護３８２５．４．４、一又はそれ以上のコンデンサ３８２８．４を、テスト機構を有する（ＩＤＤＱ信号３７００．４を介して）論理回路３８２６．４と共に具える。図４０Ｅは、図４０Ａと同様であるので、一般的な動作の説明は繰り返さない。
図４０Ｅに示すように、ＳＨＷＩＲＥＩ信号３７１６．４は、検出抵抗３８１４．４(図４０Ｄ)にかかる電圧を測定するための電圧信号を表す。電流をサンプリングする例として、スイッチドキャパシタネットワークが、７つの電流をそれぞれ明確にするための乗算に用いられる（下記に詳細に説明する）。ＳＨＷＩＲＥＶ信号３７１４．４は、測定すべき電圧信号を表し、ＳＨＮＲＥＦ信号３７２４．４は、接地基準用の電圧信号を表す。電源Ａと電源Ｂは、ＴＥＭＰＥＸＴ信号３７０６．４とＶＯＵＴ信号３７０８．４と共に、ＳＨＷＩＲＥＶ信号３７１４．４とＳＨＮＲＥＦ信号３７２４．４の組み合わせを用いて測定され、その電圧をサンプリングして測定する。
図４０Ｆは、別のインプリメンテーションの電圧および電流の選択を示す具体的な回路図であり、図４０Ｅの一部の拡大図である。一般的な動作（図４０Ｄと、１．１．７ｇ参照）に関しては、以下の３つの基本アナログ入力がある。ＳＭＰＶ信号３８２３．４のサンプルパルスがあるとき、パッド３８１６．４と３８１８．４間の測定電圧は、負荷における電圧測定としてホールディングコンデンサ３８５８．４に保存される。
ＳＭＰＩ信号３８２１．４のサンプルパルスがあるとき、パッド３８１２．４と３８１６．４間の測定電圧は、検出抵抗３８１４．４で測定した電圧を表すパスゲート３８４０．４の適宜のスイッチングによって並行して配置されるコンデンサ３８５６．４に保存される。検出抵抗３８１４．４の電圧差は、外部電源のトポロジィに応じて正であっても負であってもよい。
ＳＥＬＡ[１２：０]信号３７２６．４に対応するＳＥＬＡ信号を仮定すると、ホールディングコンデンサ３８５８．４の電圧が、ＶＯＵＴＶ信号３９１２．４として分圧器３８０４．４に送られる。ＳＥＬＢ[６：０]信号３７２８．４に対応するＳＥＬＢ信号があると、パスゲート３８４０．４の適宜のスイッチングによって、コンデンサ３８５６．５が直列に重なり、電圧の乗算を行い（例えば４つの乗算）、ＶＯＵＴＣ信号３８５９．４を提供する。電圧乗算の基準は、ＶＲＥＦ＿ＨＡＬＦ信号３７４８．４に対してなされる。
デバイダ３８０４．４は、電圧を０〜３Ｖのレンジに分圧して、それが所望の制限内にあり、アナログデジタルコンバータがその値を読み取れるようにする。デバイダ３８０４．４のデバイダ回路は、例えば、スイッチを伴うコンデンサ比、オーバーラップしない二つのクロック、および制御ロジックを用いてインプリメントされる。オーバーラップしないクロックは、デバイダネットワークのコンデンサを放電して、デバイダネットワークの次の電圧サンプリングができるようにする。
図４０Ｇは、他のインプリメンテーションによる具体的なクロック発生回路である。オーバーラップしない二つのクロック、ＤＣＬＫＨ信号３８８４．４とＤＣＬＫＬ信号３８８６．４は、二つのＲＳラッチ３８７６．４と３８７８．４と、ＡＮＤゲート３８８０．４とＯＲゲート３８８２．４を伴うような制御ロジックを用いてインプリメントされる。クロック発生回路は、図に示すように、ＤＯＮＥ信号３７３８．４、ＳＨＭ＿ＣＬＫ信号３７３２．４、ＤＩＶ[２：０]信号３７３０．４を受信して、ＤＣＬＫＨ信号３８８４．４とＤＣＬＫＬ信号３８８６．４信号を生成する。表１．１．７ｂは、アナログデジタルコンバータ１２０６から代表的な値を生成するために、所定の入力電圧の具体的な分圧値またはスカラー値を示す。
Figure 2006506937
一例として、ホールディングコンデンサ３８５６．４に蓄えられている最大入力電圧は、１６Ｖである。使用するコンデンサによって（例えば、ＰｉＰコンデンサは、耐圧１３．５Ｖである）は、デバイダ３８０４．４のインプリメンテーションに従って二つあるいはそれ以上のコンデンサをつなげるようにしても良い。
図４０Ｈは、分割器３８０８．４の別のインプリメンテーションによる具体的な分圧器３８９８．４を示す。ＶＯＵＴＶ信号３９１２．４は、選択されたチャンネル電圧であり、図に示すとおり、スイッチ３９００．４、３９０２．４、３９０４．４、３９０８．４、３９１０．４、３９１２．４は、オーバーラップしないクロック（ＤＣＬＫＨ信号３８８４．４とＤＣＬＫＬ信号３８８６．４）によって制御される。例えば、分割用の４つの値（例えば、表１．１．７ｂの分割値）があるので、デフォルトは、１の除であり、ロジック０にセットされたＤＩＶ[２：０]信号３７３０．４を伴う、ＶＯＵＴＶ信号３９１２．４を直接に通過させる。分圧は、コンデンサが共有する電荷によって行われる。転送ゲート３９００．４、３９０２．４、３９０４．４とこれらに関連するコンデンサ３９１４．４、３９１６．４、３９１８．４によって様々な有効値のコンデンサを選択することができる。ＤＩＶ[２：０]信号は分割比を実行するためのどの転送ゲートを選択するかを決定する。表１．１．７ｃは、ＤＩＶ[２：０]信号３７３０．４に基づく具体的な分割値を示す。
Figure 2006506937
Ｉ／Ｏ回路３８１０．４（図４０Ｄ）は、対応する電流測定用の検出抵抗３８１４．４の測定電圧差に対する電圧乗算を提供するスイッチドキャパシタネットワークを具える。例えば、２Ａにおける動作の継続モードにおいて、検出抵抗３８１４．４に０．１オームの抵抗を用いると、検出抵抗３８１４．４の電圧差は２００ｍＶとなる。従って、所望の電圧パラメータに基づく電圧乗算が望まれる。さらに、外部バッテリは、別の電源構造からそれ自身をチャージすることができるので、電流の検知は、アナログデジタルコンバータ１２０６の接地に対して負である。図４０Ｉを参照にして下記に述べる乗算回路は、極性を転換する能力を有しており、常にＡＤＣに正の電圧差を提供する。
表１．１．７ｄは、検知抵抗３８１４．４に０．１オームの抵抗を有する２Ａ電源システム用の具体的な電流測定を示す（表中の、Ｄ．Ｃ．ＳとＣ．Ｓ．は、それぞれディープサイクルスキッピングと、サイクルスキッピングに耐える）。
Figure 2006506937
図４０Ｉは、Ｉ／Ｏ回路３８１０．４の他のインプリメンテーションによる具体的な増倍電圧整流器３９２８．４を示す図である。増倍電圧整流器３９２８．４は、パスゲート３９３０．４とコンデンサ３９３４．４を具える。一般的な動作に関しては、ＳＭＰＩ信号３８２１．４からのサンプリングパルスを受信する、コンデンサ３９３０．４は、パスゲート３９３０．４によって並行に配置される。ＳＥＬＢ[６：０]信号３７２８．４のＳＥＬＢ信号が存在する場合は、コンデンサ３９３４．４がパスゲート３９３０．４を介して直列に重なり、ＶＲＥＦ＿ＨＡＬＦ信号３７４８．４に対して正又は負に接続される。極性が電圧降下に対するものであったとしても、基準が接地ではなく、ＶＲＥＦ＿ＨＡＬＦ信号３７４８．４で与えられるオフセット電圧なので、測定は行われない。
各電流測定チャンネルについて（すなわち、各電源の異なる電流測定用に）４倍の乗算が一度に行われるので、各外部電源一につき、７つの乗算がなされる。図４０Ｊは、様々なインターフェース信号を伴うＩ／Ｏ回路３８１０．４の具体的なブロック図である。
マルチプレクサ３８０６．４(図４０Ｄ)は、高電圧スイッチを使用しており、分割器３８０４．４が乗算器３８０６．４を介してアナログデジタルコンバータ１２０６へ高電圧を与えないようなケアが必要である。図４０Ｋは、アナログデジタルコンバータ１２０６へ高電圧が与えられている恐れを緩和する他のインプリメンテーションに基づく乗算スキームである。図に示すように、ＳＨＭ＿ＣＬＫ信号３７３２，４は、ＡＮＤゲート４００２．４によって、ＤＩＶ[２：０]信号３７３０．４によってゲートで制御されており、分割器３８９８．４からＤＩＶＯＵＴ信号４０１０．４を、あるいはマルチプレクサ４００８．４とＶＩＮＡＤＣ信号３７５８．４を介してのアナログデジタルコンバータ１２０６(図示せず)へのＶＯＵＴＣ信号３８５９．４を正確に表す。
セクション１．２ 電圧調整期、詳細なハードウエア、動作および最適化についての考察
図１１は、本発明の原理をインプリメントするための代替の構造を示す図である。図１１では、コントローラ１１１が抵抗Ｒを流れる電流と負荷コンデンサＣＬにかかる電圧を検出する。負荷コンデンサＣＬの電荷は、リード１１２の負荷をドライブするのに使用される。コントローラ１１１は、コンデンサＣＬの電圧と、システムグラウンドに示す基準電圧との間の電圧差に比例したエラー信号を生成する。基準電圧は、他の所望の基準電圧でも良い。コントローラ１１１からの出力信号は、１０の出力ビットを有するアナログデジタルコンバータ１１３に供給される。これによって、１０２４のレベルを同定して、量子化することができる。アナログデジタルコンバータからの１０の出力ビットは、１０ビットバス１１４からコンパレータ１１５に送られ、ここで、これらのビットはプログラム可能な基準１１６からドライブされた基準数と比較される。基準１１６はユーザによってプログラムされ、負荷コンデンサＣＬによって保持すべく所望の基準電圧を含む。コンパレータ１１５からの出力信号はバイナリ差動信号Ｄ０〜Ｄ９であり、１０ビットバス１１７から位相選択回路１１８へ送出される。位相選択回路１１８は、例えば図６に示すようなタイプのものである。コンパレータ１１５からの信号Ｄ０〜Ｄ９は、例えば図１０に示すタイプの回路を用いて復号され、リング発振器内のインバータからの選択された出力信号を、排他的ＯＲゲート１１９の赤入力リード１１９ａに印加させるパストランジスタを制御する信号を生成するのに使用される。上述した緑の入力リード１１９ｂは、通常、リングオスシレータストリング内の第１のインバータからの出力信号となる。この結果は、排他的ＯＲゲート１１９からのリード１１９ｃのパルス幅変調出力信号であり、これは次いで抵抗Ｒを介してコンデンサＣＬをチャージするのに使用される(図１１)。抵抗Ｒを流れる電流は、リード１１１ａと１１１ｂで検出される信号によって測定され、コントローラ１１１内で、負荷コンデンサＣＬに提供される電荷の測定に使用される。
アナログ信号の電圧を測定して、１０ビットの分解能にデジタル化するアナログデジタルコンバータ１２０６(図１２)を、外部論理回路にＡＤＣをインターフェースするカスタム低出力混合信号回路(ＡＤＣ)と、デジタル論理回路の組み合わせによって、インプリメントすることができる。アナログデジタルコンバータ１２０６への入力及び出力信号は、アナログ信号とデジタル信号の双方を含んでいる。一のインプリメンテーションでは、アナログデジタル変換は、１０Ｍｓｐｓ（すなわち、１秒あたりメガのサンプル）で動作することができる。
図１４は、一のインプリメンテーションによる、アナログデジタルコンバータ１２０６のインターフェース信号を示すブロック図である。図１４に示すように、アナログデジタルコンバータ１２０６は：(ａ)アナログ測定テインターフェース（ＡＭＩ）１４０１、デジタルインターフェース（ＤＩ）１４０２、電源インターフェース１４０３を具える。アナログ測定インターフェース１４０１は、アナログデジタル変換用にサンプリングされるアナログ入力信号１４０１ａ（ＶＩＮ）と、アナログ電圧基準入力信号１４０１ｂ(ＶＲＥＦ)を具える。
デジタルインターフェース１４０２は、データ出力バス１４０２ａ（ＤＯＵＴ[９：０]）、アナログデジタル変換完了、また「ｄｏｎｅ」信号１４０２ｂ（ＤＯＮＥ）、アナログデジタル変換開始およびリセット信号１４０２ｃ（ＳＴＡＲＴ／ＲＳＮ）、およびクロック信号１４０２ｄ(ＣＬＫ)を具える。このインプリメンテーションでは、データ出力バス１４０２ａは１０ビットバスであり、アナログデジタル変換結果を表す。このインプリメンテーションでは、クロック信号１４０２ｄは、周波数約１２８ＭＨｚ、デューティサイクル約５０％である。非同期リセット信号１４０２ｅが低論理値に保持される場合、アナログデジタルコンバータ１２０６内の回路はリセット状態に保たれる。同様に、パワーダウン信号１４０２ｆが低論理値に保持される場合は、アナログデジタルコンバータ１２０６内のアナログ回路の出力が下がり、デジタル論理回路が低電力状態になる。
電源インターフェース１４０３は、アナログ電力基準１４０３ａとアナログ接地基準１４０３ｂ(ＡＤＶとＡＶＳ)、およびデジタル電力基準１４０３ｃと、デジタル接地基準１４０３ｄ（ＶＤＤとＶＳＳ）を、それぞれ具える。一のインプリメンテーションでは、アナログ電力基準とデジタル電力基準（すなわち、ＡＶＤとＶＤＤ）は、３．３Ｖ±１０％に設定されている。
図１５は、ＣＩＲＣＵＩＴ’Ｓ絶対温度にリニアに関連する出力電圧を生成する絶対温度センサ回路であるケルビン温度センサ（ＫＴＳ）１５００のインターフェース信号を示すブロック図である。図１５に示すように、ケルビン温度センサ１５００は、ターミナル１５０１と１５０２におけるアナログ電力と接地基準電圧、および、ターミナル１５０３における非同期パワーダウン制御信号（ＰＤＮ）を受信して、ターミナル１５０４において、０．０Ｖｔｏ３．０Ｖの間で回路温度にリニアに関連する、出力電圧ＶＯＵＴを提供する。
セクション１．２．１ 調整制御モジュール(ＲＥＧ)１２０４のハードウエア
セクション１．２．１．１ ＲＥＧモジュールの詳細な説明
セクション１．２．１．２ 電圧／電流フィードバックＳＰＳ−ハードウエア部分
図４１と図１２を参照すると、調整制御モジュール(ＲＥＧ)は、スイッチング電源コントローラ１２００のコントロールの下、複数のスイッチングパワーコンバータ用のパルス幅変調(ＰＷＭ)情報を生成するように構成されたマイクロコントローラ５００．１を具える。このＰＷＭ情報は、ＰＷＭスイッチングパワーコンバータ内のパワースイッチ用のスイッチング回数と、各スイッチングパワーコンバータ用の電圧と電流のサンプリング回数を含む。調整制御モジュール(ＲＥＧ)は、ＰＷＭ情報をインプリメントするためのパルス立ち上がりエッジおよび立ち下がりエッジを調整する信号を発生すると共に、電圧と電流のサンプリング用のサンプルパルスを発生するデジタル信号パルスコンバータ(ＤＰＣ)１２０１へＰＷＭおよびサンプル情報を提供する。
ここに更に述べるように、ＤＰＣ１２０１は、例えば、ＣＡＭベース、リング発振器ベース、コンパレータベース、あるいはＲＡＭベースなど、様々な方法でインプリメントすることができる。以下の説明は、ＤＰＣ１２０１がＣＡＭベースの実施例にインプリメントしていることを前提とするものである。しかしながら、調整制御モジュール(ＲＥＧ)１２０４は、ＤＰＣ１２０１が非ＣＡＭベースの実施例を有する場合は、アナログ的に動作することは明らかである。
ＤＰＣ１２０１でインプリメントされているフレームレートは、マイクロコントローラ５００．１の所望の処理スピードであると仮定する。ＤＰＣフレームは図３７に示されている。例えば、７つのスイッチング電源は、スイッチング電源コントローラ１２００で制御されており、ＤＰＣフレームレートは５２４ＫＨｚであり、各スイッチングパワーコンバータ用のＰＷＭ情報は、対応するＤＰＣフレーム期間である、約２μ秒ごとに更新されている。したがって、調整スケジューラモジュール５２１．１は、各ＤＰＣフレーム期間をパイプライン化されたタイムスロットベースのアプローチを制御下にある各スイッチング電源用にスケジューリングするＰＷＭの更新及び電圧及び電流フィードバック変換用の計算にインプリメントするように、調整されている様々スイッチング電源に対応する計算期間に分割することができる。更に、別の計算期間は、「期限管理」タスクや、調整しているスイッチング電源用の様々な電源のモニタリングについて関連する計算用の各ＤＰＣフレームに必要とされる。従って、５２４ＫＨｚのＤＰＣフレームレートで制御する７つのスイッチング電源があれば、２５０ｎｓの８つのタイムスロット（７つの電源、プラス、期限管理用１スロット）が存在する。従って、マイクロコントローラ５００．１は、７つのスイッチング電源の各々のＰＷＭ情報(パルス幅)の計算に、わずか２５０ナノ秒しかかからない。調整スケジューラモジュール５２１．１は、スイッチング電源コントローラ１２００のクロック信号５２２．１と、ＣＳＴ信号２４５８．４を受信し、調整制御モジュール(ＲＥＧ)１２０４内の様々なモジュールのタイミングを調整する。各計算期間が、３２の計算ステップ（内部クロック５２２．１の３２サイクルに対応）の中で完了することができれば、マイクロコントローラ５００．１は、１２８ＭＨｚのインストラクション実行レートが必要である。各インストラクションにインプリメントされているこの計算機能は、例えば、加算、減算、乗算、大きさの比較、絶対値のいずれを含むものであってもよい。マイクロコントローラ５００．１は、所望の動作スピードを実行するために、ＲＩＳＣベース、あるいはＶＬＩＷベース（”reduced instruction set computer”ベースのアーキテクチュア、あるいは”very-long-instruction word”ベースのアーキテクチュア）のアーキテクチュアを含む、複数のアーキテクチュアのいずれを用いてインプリメントされてもよい。例えば、ＶＬＩＷベースの実施例では、マイクロコンピュータ５００．１は、ＶＬＩＷインストラクションをデコードするためのデコードＲＯＭ（すなわち、読み出し専用メモリ、図示せず）とインターフェースをとるＶＬＩＷ計算エンジン５１７．１を具える。更に、マイクロコントローラ５００．１は、データとパラメータ値を保存するＲＡＭ５１６．１を含む。レジスタファイル５１８．１は、調整中の様々なスイッチング電源用の調整パラメータ値を保存し、ＶＬＩＷエンジン５１７．１内で行われる計算用のラン時間レジスタリソースを提供する。一の実施例では、ＶＬＩＷエンジン５１７．１は、メモリ中の３２のインストラクションセグメント（タイムスロット内で実行することができるインストラクションの数に対応）の開始を指す、トポロジィレジスタを具える。このトポロジィレジスタは、各トポロジィ用の調整アルゴリズムと呼ばれ（例えば、バック、ブースト、ＳＥＰＩＣ）、メモリ中に異なる３２のインストラクションセグメントを保存することができる。更に、メモリ中の３２のインストラクションセグメントを介してＶＬＩＷエンジン５１７．１をシーケンスするための５ビットのプログラムカウンタを設けるようにしても良い。
図３７を参照すると、所定のスイッチングパワーコンバータ用に、調整制御モジュール１２０４がＰＦＥＴパルス２４１０．４とＳＦＥＴパルス２４１２．４の立ち上がりエッジと立下りエッジのタイミングを計算する。ＰＦＥＴパルス２４１０．４の立ち上がりエッジと立下りエッジは、所定のスイッチングパワーコンバータの主ＦＥＴスイッチのオン時間とオフ時間が、ＮＦＥＴドライバモジュール１２０２で駆動するように制御する。同様に、ＳＦＥＴパルス２４１２．４の立ち上がりエッジと立下りエッジは、所定のスイッチングパワーコンバータの二次ＦＥＴスイッチのオン時間とオフ時間が、ＮＦＥＴドライバモジュール１２０２で駆動するように制御する。ＳＭＰＡパルス２４１４．４の立ち上がりエッジと立下りエッジは、サンプルホールドモジュール(ＳＨＭ)１２０７で使用される電圧サンプリング期間を制御して、対応するスイッチングパワーコンバータから電圧フィードバック情報を得る。同様に、ＳＭＰＢパルス２４１６．４の立ち上がりエッジと立下りエッジは、ＳＨＭ１２０７で使用される電流サンプリング期間を制御して、対応するスイッチングパワーコンバータから電流フィードバック情報を得る。しかしながら、パルスＳＭＰＡ２４１４．４あるいはＳＭＰＢ２４１６．４のいずれも、電圧または電流フィードバックの目的で使用してもよい。
したがって、図３７に示す４つのパルスは、８つの独立した立ち上がりエッジ時間と立下りエッジ時間に対応する。例えば、ＳＭＰＡパルス２４１４．４の立下りエッジはＰＦＥＴパルス２４１０．４(ＰＦＴＳ)の立ち上がりエッジに合致するようにプログラムされる。なぜなら、ＳＭＰＡパルス２４１４．４は、ＰＦＥＴ２４１０．４の立ち上がりエッジに先んじて１５０ナノ秒で完了することが要求されるからである。（この関係により、マイクロプロセッサ５００１．は、ＳＭＰＡパルス２４１４．４を用いてＳＨＭ１２０７でサンプリングされ、アナログデジタルコンバータ１２０６で変換されたデータを使用して、ＰＦＥＴパルス２４１０．４の要求された時間の計算に十分な時間をかけることができる。）同様に、ＳＭＰＢパルス２４１６．４の立下りエッジは、ＰＦＥＴパルス２４１０．４の立下りエッジと合致するようにプログラムされ、これによって、ＰＦＥＴパルス２４１０．４の直前に生じる外部インダクタのピーク電流をサンプリングすることができる。サンプリングパルスの幅（すなわち、ＳＭＰＡパルス２４１４．４と２４１６．４）は、例えば２または４ナノ秒でプログラムすることができる。なぜなら、パルスのサンプリングと、ＰＦＥＴパルスとＳＦＥＴパルスにおける過渡現象との間もは少なくとも５０ナノ秒が提供されるべきであり、マイクロプロセッサ５００．１で計算される有効デューティサイクル範囲は１０％ないし９０％である。ＰＥＦＴあるいはＳＦＥＴパルスのエッジの過渡現象をマスキングすることによって、必要に応じて０％または１００％のデューティサイクルがＤＰＣ内で実行される。
独立したパルスエッジの数に関係なく、調整制御モジュール(ＲＥＧ)１２０４を制御しなくてはならず、電力調整以外の目的は、ＤＰＣフレーム内の各制御されたスイッチングパワーコンバータの様々なパルス立ち上がりおよび立下りエッジのスケジューリングに影響する。例えば、二つのスイッチング電源スイッチを有することで、同時に電磁障害（ＥＭＩ）や他の好ましくない影響が生じることがある。更に、同時スイッチング出力（ＳＳＯ）の要求が、あらゆる所定の時間にスイッチングされ得るＦＥＴの数を制限することになる。従って、調整制御モジュール(ＲＥＧ)１２０４は、様々なパルスの立ち上がりおよび立下りエッジを、エッジスケジューラ５１０．１を用いてこのような問題を満足させるようにスケジュールすることができる。上述したとおり、マイクロコントローラ５００．１は、パイプライン化した調整アプローチをインプリメントして、各ＤＰＣフレームをスイッチング電源コントローラ１２００によって制御される各スイッチング電源のパルス幅情報５０５．１を計算する計算期間に分けられるようにすることができる。所定のＤＰＣフレームにおいては、ＰＷＭを更新して、関連するアナログ電圧および電流フィードバック信号のデジタル化をスケジュールするのに必要な計算は、上述のＤＰＣフレームに関して行われる。ＳＨＭクロック信号３７３２．４がＳＰＳクロック５２２．１の１／１６番目の周波数を有する場合、二つのフィードバック信号アナログ−デジタル変換が計算期間ごとに行われる。従って、所定のＤＰＣフレームは、次のように分割される。
Figure 2006506937
従って、スロット（又は、計算期間）０の間には、ゼロ番目のスイッチング電源についての電圧及び電流フィードバック信号の変換が生じる。次いで、ＶＬＩＷエンジン５１７．１は、計算期間１の間にゼロ番目のスイッチング電源について変換されたフィードバック信号を用いてレジスタファイル５１８．１への必要なＰＷＭ更新を実行する。ついで、ＤＰＣＩ／Ｆ５９０．１は、上述のＤＰＣフレームのゼロ番目のスロットから変換されたフィードバック信号を用いて必要なＰＷＭアップデートを実行する。更に、計算期間１で第１のスイッチング電源フィードバック信号の変換が生じる。次いで、ＶＬＩＷエンジン５１７．１は、第２の計算期間において変換されたフィードバック信号を用いてレジスタファイル５１８．１への必要なＰＷＭアップデートを実行し、ＤＰＣＩ／Ｆは、上述のＤＰＣフレームの第１番目のタイムスロットからの変換されたフィードバック信号を用いてＰＷＭアップデートを実行し、残りのスイッチング電源についても同様に処理する。計算期間７では、アナログデジタル変換が電源ＡとＢの電圧について行われる。対応する計算期間はスケジュールされる必要がない（スイッチング電源コントローラ１２００は、これらの供給電圧を調整しない）。なぜなら、これらの変換は、７番目のタイムスロットで発生するので、次のＤＰＣフレームのゼロ番目のタイムスロットは、調整スケジューラ５２１．１によって、いずれかの必要な内部プロセス通信及び期限管理をスケジュールするのに使用することができるからである。別の状態マシーンを用いて、エッジスケジューラ５１０．１をインプリメントすることができる。マイクロコントローラ５００．１からパルス幅情報とサンプルコマンドを受信して、エッジスケジューラ５１０．１は様々なパルスの立ち上がりおよび立下りエッジをスケジュールする。例えば、図３７を参照すると、各ＤＰＣフレームは、複数のカウント、すなわち、１０２４のカウント（０から１０２３）に分割される。これらのカウント間の時間は、インプリメントされる最大ＰＷＭ分解能を決定する。様々なパルスエッジが、ＤＰＣフレームが分割されたカウントに基づいてスケジュールされる。したがって、エッジスケジューリングは、ＤＰＣフレームのカウントに各エッジを割り振るステップを具える。一連ののアルゴリズムを用いて、適宜のエッジスケジューリングを提供する。例えば、二つのスイッチングパワーコンバータからの一のパルスエッジが同じカウントでスケジュールされる場合、エッジスケジューラ５１０．１は、競合するパルスエッジの一方を一またはそれ以上のカウント分遅らせることができる。サンプルパルスＳＰＡＭ２４１４．４とＳＰＢＳ２４１６．４は、ＰＦＥＴパルス２４１０．４の立ち上がりエッジと立下りエッジの一またはそれ以上のカウント前に立ち上がりエッジを有するようにスケジュールすることができる。特定のサイクルスキッピングモードが、プログラム可能なレジスタを介してエッジスケジューラによってイネーブルになる。これは、特定サイクル間にＰＦＥＴパルスの発生をスキップする能力を提供する。このことは、ＰＷＭパルスの立ち上がりおよび立下りエッジに対してＤＰＣ１２０１に同じ値を書き込むことによって行われ、これによって、これらのパルスについて０％の直流出力が発生する。
エッジスケジューリングの必要性を最小限にするために、中央処理モジュール（ＳＹＳ）１２０５は、通常の動作に先立って、適宜の立ち上がり及び立下りエッジスケジュールを伴う調整制御モジュール１２０４(ＲＥＧ)を初期化する。例えば、中央処理モジュール(ＳＹＳ)１２０５は、様々なスイッチングパワーコンバータによって提供される所望の電圧レベル、負荷によって引き出される期待電力、およびスイッチングパワーコンバータで使用されているインダクタンスやキャパシタンスなどの関連する動作特性をメモリに保存する。この情報から、中央処理モジュール(ＳＹＳ)１２０５は、各スイッチングパワーコンバータについての期待パルス幅を計算することができる。次いで、中央処理モジュール(ＳＹＳ)１２０５は、ＤＰＣフレームに分配されたこれらのパルス幅に対応するパルスエッジを割り当てて、エッジスケジューリングの必要性を軽減する。例えば、パイプライン化されたアプローチがインプリメントされていると仮定して、各スイッチング電源のＰＦＥＴパルス２４１０．４の立ち上がりエッジが中央処理モジュール(ＳＹＳ)１２０５で計算される。中央処理モジュール(ＳＹＳ)１２０５は、次いで、これらの初期エッジスケジュールと、他の情報を内部バス５２０．１を介して調整処理モジュール(ＲＥＧ)１２０４に送る。これは、メモリ−マップドデータ用のバスと、ＳＦＲ−マップドデータ用のバスを具えている。バスインターフェース５２５．１は、内部バス５２０．１の調整制御モジュール(ＲＥＧ)１２０４と中央処理モジュール(ＳＹＳ)１２０５間のデータフローを同等なものとし、この同等になったデータをマイクロコントローラ５００．１に提供する。例えば、内部バス５２０．１は、ＳＦＲトランスアクションが発生するようにセットされていることを表示するためのＳＦＲイネーブル信号ＲＥＧ＿ＳＦＲ＿ＥＮ ７００．１；ＳＦＲアドレス信号ＳＦＲ＿ＡＤＤＲ[７：０]７０１．１；中央処理モジュール１２０５からのＳＦＲデータアウト信号ＳＦＲ＿ＤＡＴＡ＿ＯＵＴ[７：０]７０２．１；ＳＦＲ書き込みイネーブル信号ＳＦＲ＿ＷＲ７０３．１；ＳＦＲ読み出しイネーブル信号ＳＦＲ＿ＲＤ７０４．１；中央処理モジュール(ＳＹＳ)１２０５からのＳＦＲデータイン信号ＳＦＲ＿ＤＡＴＡ＿ＩＮ[７：０]７０５．１；メモリマップドトランスアクションが発生するようにセットされていることを表示するメモリマップドイネーブル信号ＲＥＧ＿ＭＥＭ＿ＥＮ７０６．１；メモリマップドアドレス信号ＭＥＭ＿ＡＤＤＲ[１５：０]７０７．１；中央処理モジュール(ＳＹＳ)１２０５からのメモリマップドデータアウト信号ＭＥＭ＿ＤＡＴＡ＿ＯＵＴ[７：０]７０８．１；メモリマップドデータ書き込みイネーブル信号ＭＥＭ＿ＷＲ＿Ｎ７０９．１；メモリマップドデータ読み出しイネーブル信号ＭＥＭ＿ＲＤ＿Ｎ７１０．１；調整制御モジュール(ＲＥＧ)１２０４からのメモリマップドデータイン信号ＭＥＭ＿ＤＡＴＡ＿ＩＮ[７：０]７１１．１；モード信号ＰＤ[１：０]７１２．１；ＲＥＧ−発生遮断信号ＲＥＧ＿ＩＮＴ７１３．１；及び中央処理モジュールクロック信号ＳＹＳ＿ＣＬＫ７１４．１を具える。内部バス５２０．１のこれらの信号のフローを同等にすることによって、インターフェースモジュール５２５．１は中央処理モジュール(ＳＹＳ)１２０４に調整制御モジュール(ＲＥＧ１２０４を形成させ、その動作をモニタすることができる。
図１２を参照すると、調整制御モジュール(ＲＥＧ)１２０４は、各スイッチングパワーコンバータからのデジタル化されたフィードバック情報（電圧及び電流サンプルを表す）を、アナログデジタルコンバータ１２０６から信号ＤＯＵＴ[９：０]７１５として受信する。アナログデジタルコンバータ１２０６によってデジタル化されたアナログ電圧および電流サンプルは、パルスＳＰＡＳ２４１４．４とＳＰＢＳ２４１６．４に対応する立ち上がり及び立下りエッジ時間に基づいてＳＨＭモジュール１２０７によって提供される。図４０Ｄを参照すると、ＳＨＭ１２０７内のマルチプレクサ３８０６．４は、サンプルホールド電圧間を選択し、アナログデジタルコンバータ１２０６へ選択された電圧を提供する。アナログデジタルコンバータ１２０６を効率的に動作させるために、変換スケジューラ５４０．１は、信号ＳＭＰＡ２４０６．４とＳＭＰＢ２４０８．４からタイミング情報を受信してマルチプレクサ３８０６．４に、従って、ＭＵＸ＿ＳＥＬ[１：０]信号３７３４．４を用いてコマンドする。上述したとおり、パイプライン化されたアプローチがインプリメントされている場合は、一のＤＰＣフレーム中に各計算期間に付き二つの変換がなされる。コンバージョンスケジューラ５４０．１は、ＳＨＭモジュール１２０７をドライブして、アナログフィードバック信号に必要なスケーリングを行い、アナログデジタルコンバータ１２０６内で変換された値のデジタル化を正しくスケジュールする。
アナログデジタルコンバータ１２０６は、ＬＯＷとＨＩＧＨをトグリングして所定のアナログフィードバック信号についてアナログデジタル変換プロセスを開始する変換スケジューラ５４０．１からのＳＴＡＲＴ／ＲＳＴＮ信号５８６．１に応答する。アクティブなＡＤＣ活性がない期間、ＲＥＧはＳＴＡＲＴ／ＲＳＴＮ信号５８６．１をＬＯＷにして、アナログデジタルコンバータ１２０６を低電力モードにする。アナログデジタルコンバータ１２０６のダイナミックレンジ内にサンプル電圧を保つために、変換スケジューラ５４０．１はスカラー変数、ＤＩＶ[１：０]３７３０．４をＳＨＭ１２０７に提供して、適当なスケーリングを行う。変換スケジューラ５４０．１は、ＳＨＭ１２０７をドライブして、選択信号ＳＥＬＡ[１２：０]３７２６．４を介して変換用の適当な電圧フィードバック信号を選択する。同様に、選択信号ＳＥＬＢ[８：０]３７２８．４は、電流フィードバック信号の好適な選択をドライブする。各パルスＳＭＰＡ２４０６．４あるいはＳＭＰＢ２４０８．４は、電圧または電流フィードバックのいずれかに使用されるので、変換スケジューラ５４０．１は、信号ＶＳＥＬ＿ＳＭＰＡ[８：０]３７２８．４とＩＳＥＬ＿ＳＭＰＡ[６：０]３７４２．４のそれぞれによって、どのパルスが電圧または電流フィードバックに使用されたかを表示する。
所定のＤＰＣフレーム間に、マルチプレクサ３８０６．４が様々なサンプルホールド電圧及び電流フィードバック信号を受信し始める。変換スケジューラ５４０．１は、単に、マルチプレクサ３８０６．４にサンプルホールドされたフィードバック電圧をリアルタイムで受信するように選択させる。代替として、変換スケジューラ５４０．１は、全てのフィードバック情報が所定のスイッチングパワーコンバータから受信されたか否かによって、スケジューリングを遅らせることができる。例えば、所定のスイッチングパワーコンバータからの電圧フィードバックがサンプルホールドされて、マルチプレクサ３７３４．４で受信される。コンバージョンスケジューラ５４０．１は、マルチプレクサ３７３４．４に、対応する電流フィードバック信号がマルチプレクサ３７３４．４で受信されるまでこの電圧フィードバック信号を選択させない。
データを適性にラッチするべくＳＨＭ１２０７に十分なセットアップ時間を与えるために、変換スケジューラ５４０．１は、上述した様々なＳＨＭ１２０７制御信号を、所定のＤＰＣフレーム内の計算期間の境界の前に一のＳＰＳクロックサイクル５２２．１にスイッチする。更に、変換スケジューラ５４０．１は、ＭＵＸ＿ＳＥＬ[１：０]信号３７３４．４をＳＨＭ１２０７制御信号ＳＥＬＡ[１２：０]３７２６．４、ＳＥＬＢ[６：０]３７２８．４、およびＤＩＶ[１：０]３７３０．４がスイッチされた後に、二分の一ＳＰＳクロックサイクル５２２．１にスイッチして、アナログデジタルコンバータ１２０６が危険な電圧変動を受信することを防止する。図４０Ｃに示すように、ＳＴＡＲＴ信号５８６．１に応じて、ＳＨＭモジュール１２０７が実際のＳＴＡＲＴパルス３７６８．４を生成し、アナログデジタルコンバータ１２０６が変換を開始する。アナログデジタルコンバータ１２０６は、信号ＤＯＮＥ３７３８．４を用いて、調整制御モジュール(ＲＥＧ)１２４に変換完了の信号を送る。
スイッチング電源からフィードバック信号のスケジューリングを管理するのに加えて、変換スケジューラ５４０．１は、外部電源ＡとＢの電圧のサンプリングと、外気温および内部温度を表す電圧の管理もする。中央処理モジュール(ＳＹＳ)１２０５からのリクエストに答えて、調整制御モジュール(ＲＥＧ)１２０４は、外部および内部温度電圧（図１．１．７ｄにそれぞれ示されているＴＥＭＰＥＸＴ信号３７０６．４およびＶＯＵＴ信号３７０８．４）の変換をスケジュールする。この変換が完了するときに、調整制御モジュール(ＲＥＧ)１２０４は、中央処理モジュール(ＳＹＳ)１２０５によって変換された温度値が電量測定に使用できるように、状態レジスタにデータを書き込む。
変換スケジューラ５４０．１は、ＡＤＣデータのソース同定、すなわち、電圧サンプルであるか、電流サンプルであるか、およびどのスイッチング電源にサンプルデータＤＯＵＴ[９：０]７１５．１としてそれが対応するか、フィードバックサンプルの変換を制御する。しかしながら、一の実施例では、所定のスイッチング電源用の電圧及び電流サンプルが所望の動作レンジ内にある場合は、パルス幅を調整しない。この状態は、ＶＬＩＷエンジン５１７．１が計算することを必要としないので、電力を節約することができる。したがって、調整制御モジュール(ＲＥＧ)１２０４は、所定のフィードバック信号が所望の動作レンジにあるか否かをテストする（デッドバンドリミットと呼ぶことがある）リミット比較モジュール５６０．１を含むものであっても良い。ＤＯＵＴ[９：０]７１５．１がリミット内にある場合、変換スケジューラ５４０．１は、この状態をマイクロコントローラ５００．１に表示して、関連するスイッチングパワーコンバータについてのＰＷＭ調整計算を実行する必要がないようにし、ＤＰＣ１２０１の書き込みが不要となるようにする。更に、リミット比較モジュール５６０．１は、ＤＯＵＴ[９：０]７１５．１が受け入れ可能な高または低調整リミット内にあるか否かをテストすることもできる。ＤＯＵＴ[９：０]７１５．１がこれらのリミット内にある場合は、リミット比較モジュール５６０．１はＶＬＩＷエンジン５１７．１に指示して、上述したとおり新しいＰＷＭ値を計算し、このリミット内にあるＤＯＵＴ[９：０]７１５．１用に計算した値がＤＰＣ１２０１に書き込まれる。ＤＯＵＴ[９：０]７１５．１がこれらの範囲外にある場合は、リミット比較モジュール５６０．１はＶＬＩＷエンジン５１７．１に指示をして、上述したＰＷＭ値を新たに計算し、リミット外にあるＤＯＵＴ[９：０]７１５．１用に計算した値がＤＰＣ１２０１に書き込まれる。
ＤＯＮＥ信号３７３８．４の存在に応じて、リミット比較モジュールはＤＯＵＴ[９：０]７１５・１内にラッチする。変換スケジューラ５４０．１とリミット比較モジュール５６０．１は、マイクロコントローラ５００．１から機能的に分かれて記載されているが、これらの機能は、マイクロコントローラ５００．１あるいは別の状態マシーンによって実行することができる。
リミット変換モジュール５６０．１からサンプルデータＤＯＵＴ[９：０]７１５．１を受信すると、マイクロコントローラ５００．１は、上述したようなパルス幅の計算を実行する。ＤＰＣ１２０１に関して詳細に説明したとおり、サンプルスケジューラ５１０．１は、データワードＤＷＩ[１９：０]２４２８．４、それらのアドレスＡＤＷ[４：０]２４３０・４、及びＤＰＣインターフェース５９０．１を介してＤＰＣ１２０１内のメモリに書き込まれる制御信号ＷＥ２４３２．４を介して対応するパルスエッジをスケジュールする。ＤＰＣ１２０１に格納されたデータは、ＤＲＯ[１９：０]２４４２．４、アドレスＡＤＷ[４：０]２４３０．４、およびＤＰＣインターフェース５９０．１を通じての制御信号ＲＥ２４３４．４を介してテスト目的あるいは他の目的で、調整制御モジュール(ＲＥＧ)１２０４で読み取ることができる。中央処理モジュール(ＳＹＳ)１２０５からのモード信号ＰＤ[１：０]７１２．１によって制御されているので、調整制御モジュール(ＲＥＧ)１２０４は、ここに述べる通常動作と同様に低電力モードをインプリメントするように構成されている。この低電力モードでは、マイクロコントローラ５００．１とエッジスケジューラ５１０．１は、例えば関連するクロック信号を、調整制御モジュール(ＲＥＧ)１２０４が可能なスイッチングパワーコンバータのサブセットのみを制御するようにゲートオフすることによって、パワーダウンする。調整制御モジュール(ＲＥＧ)１２０４は、ＰＤ信号をＤＰＣ１２０１およびＣＬＫＧＥＮ１２２３へ信号ＰＤ＿ＯＵＴ[９：０]として順次通過させる。この信号は、バス５２０．１を介しての中央制御モジュール(ＳＹＳ)１２０５からのＰＤ[９：０]の受領時間から遅れることがある。低電力エンジン５８５．１は、必要なパルス幅とサンプリングの計算を行う。例えば、低電力エンジン５８５．１は、変換スケジューラ５４０．１に対して変換リクエストを出して、所定のスイッチングパワーコンバータ用のフィードバックデータ（電圧及び／又は電流）を受け取る。受信したフィードバック情報に基づいて必要なパルス幅を計算するために、低電力エンジン５８５．１は、リミット比較モジュール５６０．１に関して上述したリミット比較を実行する。サンプルが所望の動作レンジ内にある場合は、低電力エンジン５８５．１は、一連のＤＰＣフレーム、すなわち、特定のスイッチングパワーコンバータからのフィードバックを再度サンプリングする前の４つのフレームをスキップする。サンプルが、所望の動作レンジ外にある場合は、スリープエンジンが、ＤＰＣ１２０１にコマンドを出して、ＳＦＥＴ２４０４．４とＰＦＥＴ２４０２．４のパルスエッジを変更する。電力を節約するために、この変更は、インプリメントされたＰＷＭ調整アルゴリズムがテーブルルックアップ機能であるようにスリープエンジン５４０．１に関連するレジスタ（図示せず）に保存されている所定の値に基くものであってもよい。
この低電力モードでは、ＤＰＣ１２０１内のＣＡＭ機能も、ここに更に述べるように、ＤＰＣ１２０１動作についてディスエーブルである。従って、低電力エンジン５８５．１は、所望のパルスエッジ時間を、ＳＥＴ[２８：０]信号２４３８．４とＲＥＳＥＴ[２８：０]信号２４４０．４を通じて直接的に生じさせる。低電力エンジン５８５．１は、配置された状態マシーンあるいは他の好適な手段を介してインプリメントするようにしても良い。
ｘ．２ ＬＥＤコントローラ
スイッチング電源コントローラ１２００は、ＰＤＡなどのＬＥＤを含む装置に使用されているので、図１２に示すように、中央処理モジュール（ＳＹＳ）１２０５に含まれるＬＥＤ制御ブロックを具える。図５２は、ＬＥＤ制御ブロック１２１４のブロック図である。
インターフェースモジュール３０．１は、中央処理モジュール(ＳＹＳ)１２０５からのＬＥＤ制御コマンドを受信する(図１２)。次いで、インターフェースモジュール３０．１は、例えば、第１のＬＥＤドライバモジュール３５．１と第２のＬＥＤドライバモジュール４０．１を用いて一又はそれ以上のＬＥＤを制御する。各ドライバモジュール３５．１と４０．１は、ＰＷＭ変調ドライブ信号をその外部ＬＥＤ(図示せず)に提供する。
各ドライバモジュール３５．１と４０，１のＰＷＭ変調は、インターフェースモジュール３０．１内のレジスタに書き込まれている値の制御下にある。各ＰＷＭ期間内に特定されたパルス幅が大きいほど、対応するＬＥＤによる光量が大きくなる。更に、インターフェースモジュール３０．１内の他のレジスタは、ＬＥＤの点滅、あるいはランプモードを制御し、ここでは選択されたドライバモジュールが徐々にそのＰＷＭを変化させて、対応するＬＥＤがある明度レベルから別のレベルへ徐々に変化するようにする。
ｘ．４ 内部電源構造（ＧＭ）
内部電圧源（ＩＶＳ）１２０９（図１２）は、スイッチング電源コントローラ１２００内の内部動作のための動作電圧と電力を提供する。ＩＶＳ１２９は、リセット（ＲＳＴｎ）信号、パワーオンリセット（ＰＯＲ）信号、クロック出力（ＣＬＫ＿ＯＵＴ）信号、クロック入力（ＣＬＫ＿ＩＮ）信号、電源Ａ信号、電源Ｂ信号、バッテリ０（ｂａｔｔ０）信号、バッテリ１（ｂａｔｔ１）信号などを含む様々なインターフェース信号と、様々な供給または基準電圧（すなわち、ＡＶＤ、ＡＶＳ、ＶＳＳ、ＶＤＤＩＯ[Ａ、Ｂ]およびＶＳＳＩＯ[Ａ、Ｂ]）を受信し、提供する。
リセット信号とパワーオンリセット信号は、リセットモジュール１２１５から受信され、ある実施例によれば、ＩＶＳ１２０９の動作を最初期化するか、あるいはリセットする。あるいは、別の実施例では、パワーオンリセット信号は、ＩＶＳ１２０９によってスイッチング電源コントローラ１２００内の他の回路に提供される。クロック入力信号は、外部回路から受信され、クロック出力信号は外部回路に提供されて、様々な動作を同期させ、イネーブルとする。
供給信号（電源Ａと電源Ｂ）およびバッテリ信号（ｂａｔｔ０およびｂａｔｔ１）は、ＩＶＳ１２０９で受信される様々な外部電源である。下記の表ｘ．４ａに記載されている具体例のような、これらの外部電力供給源は、スイッチング電源コントローラ１２００（および、続いてＩＶＳ１２０９へ）に接続されており、パワーアップおよび内部電圧（例えば３．３Ｖ）を作るのに使用され、コアロジックなどの様々な回路の電源として使用されて、外部パワーＮＦＥＴｓ（例えば、最大１５Ｖまで）に電力を供給しこれをドライブする。
Figure 2006506937
ＩＶＳ１２０９も、スイッチング電源コントローラ１２００または外部ＩＣｓの温度をモニタするケルビン温度センサ（図５４を参照して以下に説明する）を具える。ＩＶＳ１２０９は、アナログデジタルコンバータ１２０６などの様々な回路に使用されている電圧基準（ＶＲＥＦ）を提供し、また、下記により詳細に説明するように、スイッチング電源コントローラ１２００内に分布するパワーオンリセット信号を発生する。
図５４は、一のインプリメンテーションによるＩＶＳ１２０９の具体的な機能図である。図５４は、４つの外部電源２２０２．４乃至２２０８．４（すなわち、ＢＡＴＴ０、ＢＡＴＴ１、ＳＵＰＰＬＹＡ、ＳＵＰＰＬＹＢ）を示しており、これらは、パッド２２１０．４（反転極性状態に対してガードするなど、保護装置として働くダイオード２２１２．４を伴う）を介して受信される。ＢＡＴＴ０、ＢＡＴＴ１、ＳＵＰＰＬＹＡ、ＳＵＰＰＬＹＢのラベルは、外部バッテリ源０、外部バッテリ源１、外部カーアダプタまたはウオールアダプタＧＥＮＡ、および外部カーアダプタまたはウオールアダプタ源Ｂを表す。
ＩＶＳ１２０９は、一またはそれ以上の電源が入手可能な場合に、電源２２０２．４乃至２２０８．４のうちどの電源を使用するのかを決定し、スイッチング電源コントローラ１２００用のコア電圧と、Ｉ／Ｏ電圧を発生する。例えば、必要な二つのコア電圧（すなわち、デジタル３．３Ｖとアナログ３．３Ｖ）である。
あるインプリメンテーションによるスイッチング電源コントローラ１２００には、以下の３つの動作モードがある。１）切断モード、２）低電力モード、３）標準モード。切断モードでは、スイッチング電源コントローラ１２００上で、外部エネルギィ源（すなわち、電源２２０２．４乃至２２０８．４）をモニタしているもの以外何も電力が供給されず、スイッチング電源コントローラ１２００の洩れ電流以外、電流も流れない。
低電力モードでは、内部電圧とＩ／Ｏ電圧が維持され、ＤＰＣｗ１２０１と二つの外部負荷（すなわち、調整電源）が稼動しており、スイッチング電源コントローラ１２００はサイクルスキッピング（後述する）を実行している。必要な電流量は、通常、スタンダードモードより少ない。低電力モードは、スイッチング電源コントローラ１２００が他のモードからパワーアップされるか、クロックもレジスタも稼動していない、またはセットされていない場合は、デフォルトモードの動作である。標準モードでは、すべてのスイッチング電源コントローラ１２００が稼動し、外部負荷（例えば、７つ）は調整電源で電力供給されている。ＩＶＳ１２０９は、ＩＶＳ１２０９に適当なモードで稼動するようにコマンドを出す中央処理モジュール（ＳＹＳ）１２０５からコマンドを受信する。
図５４に示すように、電力が電源２２０２．４または２２０４．４によって供給される場合は、この外部電圧は、水晶発振器２２１６．４へ電力を供給する。この発振器は、電圧マルチプレクサ２２１４．４（例えば、倍電圧器、３倍電圧器）にクロックを発生する。水晶発振器２２１６．４は、入力信号（ＸＴＡＬＩＮ）用と出力信号（ＸＴＡＬＯＵＴ）用にパッド２２１０・４を介した２本のピンを有する。
公知の回路を用いてインプリメントできる電圧マルチプレクサ２２１４．４の出力は、電圧レギュレータ２２２６．４、２２２８．４及び２２３０．４の入力電圧として使用される。これらのレギュレータは、従来の回路のものである電圧ＶＤＤ、ＡＶＤ、およびＶＲＥＦ電圧を供給する。更に、電圧ＶＲＥＦＨとＶＲＥＦＬは、回路２２３６と２２３８で、それぞれ発生し、タッチスクリーンインターフェース１２１１に提供される。図面から明らかであるが、簡潔にするために、各接続を示すためのラインは記載されていない。代わりに、各ブロックにおいて、信号と信号の進行方向を示す三角形が用いられている。供給電圧ＶＤＤは、出力デジタルコア電圧（例えば３．３Ｖ）を提供し、スイッチング電源コントローラ１２００内でグローバルに扱われる。供給電圧ＡＶＤは、出力アナログコア電圧（例えば３．３Ｖ）を提供し、供給電圧ＶＤＤより静かである電源電圧を必要とするアナログブロックで使用される。図１２のＩＶＳ１２０９とアナログデジタルコンバータ１２０６に示されている供給電圧ＶＲＥＦも、アナログデジタルコンバータ１２０６用の出力基準電圧を提供する。更に、供給電圧ＶＤＤＩＯＡとＶＤＤＩＯＢは、外部パワーＮＦＥＴをドライブするための内部ＮＦＥＴＩ／Ｏバッファで使用される外部Ｉ／Ｏ電力（ＡおよびＢ）である。外部コンデンサ（一般的にＥＸＴ ＣＡＰと記される）は、通常、対応するボンドパッド（図示せず）の各々に接続される。供給電圧ＶＤＤＩＯ３は、一般的な目的のＩ／Ｏデジタルパッドに必要な外部Ｉ／Ｏ電源（例えば、３．３Ｖ）である。
供給電圧ＶＤＤとＡＶＤが一旦生じると、位相ロックロープ（ＰＬＬ）２２１８．４が作動して、供給電圧ＶＤＤとＡＶＤが分配される。ＤＯＮＥＭＵ信号は、電圧マルチプレクサ２２１４．４の動作を中断させるのに使用される。ＭＯＤＥ[１：０]ブロック２２２４．４は、正規動作モードの電圧調整器２２２６．４および２２２８．４に通知するものであり、適当な電流を設定するのに必要とされる。
電圧調整器２２２６．４と２２２８．４への入力電圧は、ＲＳＴＮ＿ＩＮＴ信号を介してスイッチング電源コントローラ１２００をリセットまたはリリースするために、パワーオンリセット（ＰＯＲ）ブロック２２３４．４に提供される。また、なんらかの公知のチャージポンプ回路によってインプリメントすることができるチャージポンプブロック２２２０．４にも提供される。チャージポンプブロック２２２０．４は、一又は二以上の調整電源の設定用の外部パワーＮＦＥＴを駆動するのに必要な瞬時電流に必要な量の電荷（例えば、外部コンデンサにおける）を保存する。ＰＵＭＰＣＬＫ信号とＤＯＮＥＩＯ信号は、チャージポンプブロック２２２０．４の動作を開始させ、終了させる制御信号である。
電源２２０６．４あるいは２２０８．４から電力を受けている場合、水晶発振器２２１６．１４と電圧マルチプレクサ２２１４．４はバイパスされ、供給電圧が電圧レギュレータ２２２６．４ないし２２３０．４に直接に送られる。
バンドギャップ基準（ＢＧＲ）ブロック２２２２．４は、電圧レギュレータ２２２６．４から２２３０．４と、ケルビンセンサ２２３２．４へ基準信号を提供する。上述したとおり、電圧レギュレータ２２３０．４は、供給電圧ＶＲＥＦを発生する。ケルビン温度センサ２２３２．４は、ＶＯＵＴ信号を発生する。
図１５は、ケルビン温度センサ（ＫＴＳ）１５００のインターフェース信号を示すブロック図であり、ケルビン温度センサ２２３２．４の具体的なインプリメンテーションである。ケルビン温度センサ１５００は、絶対温度センサ回路であり、回路の絶対温度に対するリニアな出力電圧（ＶＯＵＴ）を発生する。図１５に示すように、ケルビン温度センサ１５００は、アナログ電力と、ターミナル１５０１と１５０２における接地基準電圧と、ターミナル１５０３における非同期パワーダウン制御信号（ＰＤＮ）を受信して、０．０Ｖと３．０Ｖの間で回路の温度に対してリニアな出力電圧ＶＯＵＴをターミナル１５０４に提供する。
図１５Ａは、一のインプリメンテーションにかかるＫＴＳ１５００の具体的な回路を示す図であり、出力電圧ＶＯＵＴが温度にどのように対応するのかを示す基本方程式を強調したものである。例えば、図１５Ａの全コンポネントは、同じチップ上に集積することができ、従って、コンポネント同士のマッチングは０．１％以上にすることができる。キャリブレーションを行うことなく、０℃〜１２５℃の範囲において約±５％の精度を得ることができる。キャリブレーションを行う場合は、既知の温度（例えば２５℃）で出力電圧ＶＯＵＴを測定することによって、±１％以上の精度を得ることができる。
図５４Ａは、他のインプリメンテーションによるＩＶＳ１２０９のインターフェース信号を示すインターフェースブロック図であり、図５４Ｂは、これに対応する機能ブロック図である。図５４Ａとｘ．４ｃに示すように、このインターフェース信号は、バッテリ（ＢＡＴＴ）信号３４００．４、スイッチ（ＳＷＴ）信号３４０２．４、電源ＡおよびＢ（ＳＵＰＰＬＹＡおよびＳＵＰＰＬＹＢ）３４０４．４と３４０６．４、ＸＩＮ信号３４０８．４、ＸＯＵＴ信号３４１０．４、ＶＭ１信号３４１２．４、ＶＭ２信号３４１４．４、ＶＭ３信号３４１６．４、ＩＶＳ＿ＣＬＫ信号３４１８．４、ＤＯＮＥＰＵＭＰ信号３４２０．４、ＤＯＮＥＢＯＯＴ信号３４２２．４、ＶＯＵＴ信号３４２４．４、ＲＥＳＥＴＮ信号３４２６．４、ＶＳＳＩＯＡ信号３４２８．４、ＶＳＳＩＯＢ信号３４３０．４、ＶＤＤＩＯＡ信号３４３２．４、ＶＤＤＩＯＢ信号３４３４．４、ＶＲＥＦ＿ＨＡＬＦ信号３４３６．４、ＣＯＬＤＢＯＯＴ信号、ＳＷＴ＿ＡＤＡＰＴａＦＲＥＦ信号３４３８．４、ＶＲＥＦ信号３４４０．４、ＡＶＳ信号３４４２．４、ＶＳＳ信号３４４４．４、ＡＶＤ信号３４４６．４、及びＶＤＤ信号３４４８．４を含む。図５４Ａに示すように、これらの信号のいくつかは、パッド３５５０．４を用いている。
バッテリ（ＢＡＴＴ）信号３４００．４は、外部バッテリを入手可能な場合に提供される信号である。スイッチ（ＳＷＴ）信号３４０２．４は、スイッチング電源コントローラを切断モードから低電力モードまたは標準モードに移行させるのに使用される。電源Ａ３４０４．４と電源Ｂ３４０６．４は、外部電源（ＡまたはＢ）に接続するパッドである。ＸＩＮ信号３４０８．４は水晶発振器３５００．４への入力信号であり、ＸＯＵＴ信号３４１０．４は水晶発振器３５００．４からの出力信号であり、双方とも外部水晶発振器（例えば、３２．７６８ｋＨｚのもの）と通信するためのものである。
ＶＭ１信号３４１２．４、ＶＭ２信号３４１４．４、及びＶＭ３信号３４１６．４は、電圧マルチプレクサ３５０４．４に接続されている外部コンデンサ（図５４Ｂで、ＥＸＴ ＣＡＰの符号が付けられている）へ提供する、又この外部コンデンサから提供される信号である。ＩＶＳ＿ＣＬＫ信号３４１８．４は、チャージポンプ３５１８．４で使用されるＣＬＫＧＥＮ１２２３からのクロック信号であり、ＤＯＮＥＰＵＭＰ信号３４２０．４は、チャージポンプ３５１８．４を停止させるための中央処理モジュール（ＳＹＳ）１２０５からの信号である。ＤＯＮＥＢＯＯＴ信号３４２２．４は電力検出回路３５０２．４に電圧マルチプレクサ３５０４．４と電圧レギュレータ３５１０．３および３５１４．４を停止させるための中央処理モジュール（ＳＹＳ）１２０５からの信号である。
ＶＯＵＴ信号３４２４．４は、ケルビン温度センサ３５１６．４からの出力信号であり、ＳＨＭ１２０７に提供される。ＲＥＳＥＴＮ信号３４２６．４は、パワーオンリセット（ＰＯＲ）回路３５１２．４からのリセット信号であり、リセットモジュール１２１５に提供される。ＶＳＳＩＯＡ信号３４２８．４とＶＳＳＩＯＢ信号３４３０．４は、二つの接地信号であり、ＶＤＤＩＯＡ信号３４３２．４とＶＤＤＩＯＢ信号３４３４．４は、チャージポンプＩＯ３５１８．４で発生する二つの電源信号であり、これらの信号は、ＮＦＥＴドライバモジュール１２０２を含むスイッチング電源コントローラ１２００内の様々なブロックに提供される。
ＶＲＥＦ信号３４４０．４は、アナログデジタルコンバータ１２０６に提供される基準電圧信号（例えば３．０Ｖ）であり、ＶＲＥＦ＿ＨＡＬＦ信号３４３６．４は、ＳＨＭ１２０７に提供されるＶＲＥＦ信号３４４０．４の電圧レベルの半分のレベルである。ＦＲＥＦ信号３４３８．４は、水晶発振器３５００．４で提供される基準周波数である。ＡＶＳ信号３４４２．４は、アナログ接地信号であり、ＶＳＳ信号３４４４．４は、デジタル接地信号であり、ＡＶＤ３４４６．４は、アナログ電圧信号（例えば、３．３Ｖ）であり、ＶＤＤ信号３４４８．４はデジタル電圧信号（例えば、３．３Ｖ）である。
動作の機能を示す例（図５４Ｂを参照）として、外部バッテリが電力を供給している場合、バッテリ信号３４００．４は、電力検出回路３５０２．４（電圧を検出する）と、水晶発振器（ＸＴＡＬ ＯＳＣ１）３５００．４を稼動させて、電圧マルチプライヤ３５０４．４でクロックを発生させる電圧（例えば、少なくとも１．８Ｖ）を提供する。電力検出回路３５０２．４は、水晶発振器３５００．４に電圧（例えば、１．８Ｖ）を提供して、切断モードになる時を検出する。電圧マルチプライヤ３５０４．４の出力（例えば、入力電圧の二倍）は、ＶＲＡＶＤ電圧とＶＲＶＤＤ電圧を発生する電圧レギュレータ（ＶＲＡＶＤ）３５１４．４と（ＶＲＶＤＤ）３５１０．４の入力電圧として用いられる。別々の内部電圧倍電圧器３５０８．４は、例えば、バンドギャップ基準回路を用いることによって安定基準電圧（例えば、ＶＲＥＦ信号３４４０．４）を提供するＶＲＥＦブロック３５０６．４へ電圧（例えば、６．６ＶまたはＶＤＤ信号３４８８．４の２倍）を提供する。
コアロジックＶＤＤ信号３４４８．４とＡＶＤ信号３４４６．４が発生すると、図５４Ｂに示す他の回路を伴う位相ロックロープ（ＰＬＬ）回路（図示せず）が、ＶＤＤ信号３４４８．４及び／又はＡＶＤ信号３４４６．４からの電圧（例えば、３．３Ｖ）を用いて動作することができる。ＶＲＶＤＤ電圧が最小レベルに達すると、ＰＯＲ回路３５１２．４がリセット状態になる（リセットされている間、ＰＯＲ回路３５１２．４は、非同期セットあるいはスイッチング電源コントローラ１２００に用いられるリセットレジスタとして機能する）。中央処理モジュール（ＳＹＳ）１２０５内に含まれる８０５１は、残りのシステムを立ち上げて、調整制御モジュール（ＲＥＧ）１２０４が外部電源（例えば、３．３Ｖ）を調整できるようにする。
調整制御モジュール（ＲＥＧ）１２０４が外部電源（例えば、３．３Ｖ）を調整した後、中央処理モジュール（ＳＹＳ）１２０５はＤＯＮＥＢＯＯＴ信号３４２２．４を存在させる。ＤＯＮＥＢＯＯＴ信号３４２２．４が存在すると（すなわち、論理的ハイレベルになると）、ＩＶＳ１２０９が電圧マルチプライヤ３５０４．４と、内部電圧レギュレータ３５１０．４および３５１４．４をオフにする。電圧レギュレータ３５１０．４からの電圧も、ＰＯＲブロック３５１２．４に入り、非同期レジスタ（図示せず）がそのリセット状態を出すことができる。
更に、チャージポンプ３５１８．４は、電圧マルチプレクサ３５０４．４の出力を受けて、パワーアップシーケンス（例えば、外部ＮＦＥＴのゲートをドライブする電源より３Ｖ上にする）の間に外部コンデンサ（ＥＸＴ ＣＡＰ）に、ＮＦＥＴドライバムジュール１２０２に必要な電荷を蓄積する。チャージポンプ３５１８．４は、ＩＶＳ＿ＣＬＫ信号３４１８．４が発生するとスタートし、中央処理モジュール（ＳＹＳ）１２０５からＤＯＮＥＰＵＭＰ信号３４２０．４が送られてくるまでポンピングを続ける。
バッテリが入手できず、外部電源が電源Ａ３４０４．４又は電源Ｂ３４０６．４（例えば、いずれの電源も４．５Ｖと１４．４Ｖの間の電圧を提供する）によって与えられる場合は、この電圧は電力検出回路３５０２．４で検出され、この電力検出回路と水晶発振器３５００．４を稼動させる。ＶＲＥＦブロック３５０６．４と電圧レギュレータ３５１０．４及び３５１４．４は、その入力電圧を受けて、電源Ａ３４０４．４か電源Ｂ３４０６．４のいずれかにアナログ及びデジタル電圧（すなわち、ＡＶＤ信号３４４６．４とＶＤＤ信号３４８８．４）を発生させる。ＡＶＤ信号３４６６．４とＶＤＤ信号３４４８．４が発生すると、バッテリ電源について上述したのと同じ処理が行われて、ＡＶＤ信号３４４６．４とＶＤＤ信号３４４８．４を通じてチップへ接続して外部電圧３．３Ｖを提供する。
チップが切断モードに入り、バッテリ３４００．４か、ＳＵＰＰＬＹＡ３４０４．４またはＳＵＰＰＬＹＢ３４０６．４のいずれかから電力を受けている場合、Ｘｔａｌ Ｏｓｃ３５００．４と電力検出回路３５０２．４のみが稼動している状態が続く。Ｐａｄ ＳＷＴが低くなるか、電力が提供されるかの二つの状態のうちの一方が発生するまで、この状態が続く。これらの状態のいずれか一方、または両方が上述のパワーアップシーケンスを開始し、中央処理モジュール（ＳＹＳ）１２０５に、ＣＯＬＤＢＯＯＴ信号とＳＷＴ＿ＡＤＡＰＴ信号を提供する。
図５４Ｃは、別のインプリメンテーションによるＩＶＳ１２０９のパワーアップシーケンスの具体的なフローチャートである。ステップ３６００．４で、外部電圧が印加されると、パワーアップシーケンスを開始する。ステップ３６０２．４にて、外部電圧が、必要なスレッシュホールド（例えば１．８Ｖ）以上であれば、切断モードが保持されて、回路がパワーアップされる（ステップ３６０４．４）。外部電圧が、期待されるバッテリ電圧より高い場合は、外部電圧がＶＲＥＦブロック３５０６．４と、電圧レギュレータ（ＬＤＯｓ）３５１０．４と３５１４．４に入る（図５４を参照して説明した）。
外部電圧が、期待されるバッテリ電圧付近であれば、ステップ３６０８．４で、スイッチ（ＳＷＴ３４０２．４）が押されているかどうかを決定し、押されていなければ、切断モード（３６０４．４）に入る。パワースイッチが押されていれば、ステップ３６１２．４で電圧マルチプライヤ３５０４．４、ＶＲＥＦブロック３５０６．４、電圧レギュレータ３５１０．４と３５１４．４を始動する。ＲＥＳＥＴＮ信号３４２６．４が仮定され（ステップ３６１４．４）、チャージポンプ３５１８．４の動作が開始する。
ステップ３６１８．４は、バッテリ状態が低いか否かを決定して、低コンディションにある場合は、ステップ３６０４．４に戻る。ＩＶＳは、中央処理モジュール（ＳＹＳ）１２０５（フローチャートでは、８０５１として引用されている）が、コールドブート動作を完了するまで、状態３６１８．４を続ける。中央処理モジュール（ＳＹＳ）１２０５がこれらの動作ステップを行ったら、すべての冗長系がスイッチオフされ、外部電圧（例えば、ＶＤＤ信号３４４８．４）がスイッチング電源コントローラ１２００にフィードバックされる。ステップ３６２２．４が倍電圧器３５０８．４の動作を開始し、ＤＯＮＥＢＯＯＴ信号３４２２．４が存在すると、標準モードまたは低電力モード（ステップ３６２６．４）が開始する。切断モードコマンドが受信されると、ステップ３６２４．４でＶＲＥＦブロック３５０６．４と電圧倍電圧器３５０８．４がスイッチオフとなり、ステップ３６０６．４が繰り返される。
セクションｘ．５ コンバータの構造（ＡＤＣ）
図１２を参照すると、アナログデジタルコンバータ１２０６は、遂次近似コンバータ（ＳＡＲ）として構成されている。あるいは、フラッシュアナログデジタルコンバータなどの他の好適なアーキテクチュアとしてもよい。コンデンサ比ベースの分圧および増倍と組み合わせてサンプルホールドを使用しているので、アナログデジタルコンバータの入力に珍しい簡単化をいくつか行うことができる。ＳＡＲコンバータの標準のインプリメンテーションは、入力バッファアンプを用いて、入力電圧とサンプルホールド回路を調整し、スケーリングして、遂次のＳＡＲ ＤＡＣ値を入力電圧と比較したときに、入力電圧がＳＡＲコンパレータへの入力で変化しないようにしている。ＳＡＲアナログデジタルコンバータでは、入力電圧が変換処理の間変化する場合は、変換が間違いの多いものになることがある。ＳＡＲアナログデジタルコンバータで通常要求される追加入力ステージは、測定すべき電圧を入手可能なものとし、変換が開始する前の有意な時間を設定する必要がある。この「セットアップ時間」は、本発明のようなマルチプレクスシステム内の特別な問題である。なぜなら、これが、新しい入力を表すことのできるレートを低減させ、アナログデジタル変換からより高スピードを要求するためである。本発明は、その入力でのサンプルホールドと、スケーリングをベースにしたコンデンサ比を用いているので、入力アンプと、サンプルホールド部分を、一実施例でインプリメントされているＳＡＲアナログーデジタルコンバータから除去することができ、従って、ＳＡＲアナログデジタルコンバータにおけるスピードの要求と消費電力を削減しながら、多大なセットアップ時間と、いくつものエラーソースを減らすことができる。アナログデジタルコンバータ１２０６に要求される処理スピードは、ＤＰＣフレームレートと、スイッチング電源コントローラ１２００の制御下にあるスイッチング電源の数と所望のＡ／Ｄ分解能によって達成される。例えば、スイッチング電源コントローラ１２００が５２４ｋＨｚのサイクルレート用いており、７つのスイッチング電源を制御している場合、アナログデジタルコンバータ１２０６は、約２μ秒のＤＰＣフレーム期間中に１４のフィードバック信号と二つの入力信号を変換しなければならない。１０ビットの分解能が必要な場合、結果としてのＡ／Ｄロジッククロック周波数は、約１１０ＭＨｚである。
ｘ．７ 出力構造ＮＦＥＴ（ＧＭ）
図５５は、一のインプリメンテーションにかかるＮＦＥＴドライバモジュール１２０２の具体的な機能図である。図５５は、入力／出力（Ｉ／Ｏ）バッファ２１０２．４と２１０４．４を含んでおり、これらのバッファは、対応する外部パワーＭＯＳＦＥＴｓ２１１２．４と２１１４．４をパッド２１０６
と２１１０．４を介してドライブする（図１２のＮＦＥＴドライバモジュール１２０２の、ＵＰＰＥＲ＿ＦＥＴとＬＯＷＥＲ＿ＦＥＴターミナルにそれぞれ対応する）。
図５５に示すように、パワーＭＯＳＦＥＴ２１１２．４は、「ＵＰＰＥＲ」ＦＥＴとして、パワーＭＯＳＦＥＴ２１１４．４は、「ＬＯＷＥＲ ＦＥＴ」として引用されており、双方とも負荷への調整ＤＣ源を提供するのに使用されている。ＮＦＥＴドライバモジュール１２０２は、スイッチコントロールバス１３０３ａ（すなわち、ＨＩＧＨＦＥＴ）と、スイッチコントロールバス１３０３ｂ（すなわち、ＬＯＷＦＥＴ）を介してこのバス近傍の信号を受信する。この信号は、Ｉ／Ｏバッファ２１０２．４と２１０４．４を制御するのにＮＦＥＴドライバモジュール１２０２によって使用された情報を含む。パッド２１０８．４は、パワーＭＯＳＦＥＴｓ２１１２．４と２１１４．４に接続されて、外部負荷パラメータ（例えば、電圧）に関するＮＦＥＴドライバモジュール１２０２へフィードバック（ｆｂ）を提供する。
ＮＦＥＴドライバモジュール１２０２（図１２）は、更に、インターフェース信号ＶＤＤＩＯ[Ａ、Ｂ]、ＶＳＳＩＯ[Ａ、Ｂ]、ＵＰＦＥＴ＿Ｓｏｕｒｃｅ、ＬＯＷＦＥＴ＿Ｓｏｕｒｃｅ、およびＩＤＤＱを含む。ＶＤＤＩＯ[Ａ、Ｂ]信号は、供給電圧ＡおよびＢであり、ＶＳＳＩＯ[Ａ、Ｂ]信号は、対応するＡおよびＢの接地基準である。ＵＰＦＥＴ＿Ｓｏｕｒｃｅ信号と、ＬＯＷＦＥＴ＿Ｓｏｕｒｃｅ信号は、パワーＭＯＳＦＥＴｓ２１１２．４と２１１４．４に関するフィードバックを監視し、提供する。これは図５５に示すフィードバック（ｆｂ）に符号において対応している。ＩＤＤＱ信号は、テスト目的で提供される。
図５５Ａは、別のインプリメンテーションによる、ＮＦＥＴドライバモジュール１２０２の具体的なインターフェース信号を示す。インターフェース信号は、ＰＦＥＴ[６：０]信号３２００．４、ＳＦＥＴ[６：０]信号３２０２．４、ＩＤＤＱ信号３２０４．４、ＳＥＬＭＯＤＥ信号３２０６．４、ＣＮＴＬ[１：０]信号３２０８．４、ＶＳＳＩＯＡ信号３２１０．４、ＶＳＳＩＯＢ信号３２１２．４、ＳＵＰＰＬＹＢ信号３２１４．４、ＳＵＰＰＬＹＡ信号３２１６．４、ＵＰＳＥＮＳＥ[６：０]信号３２１８．４、ＬＯＷＦＥＴ[６：０]信号３２２０．４、ＵＰＦＥＴ[６：０]信号３２２２．４、ＶＤＤＩＯＢ信号３２２４．４、ＶＤＤＩＯＡ信号３２２６．４、ＶＳＳ信号３２２８．４、およびＶＤＤ信号３２３０．４を含む。
ＰＦＥＴ[６：０]信号３２００．４とＳＦＥＴ[６：０]信号３２０２．４は、主外部ＮＦＥＴｓと副外部ＮＦＥＴｓをそれぞれドライブするＤＰＣ１２０１からのパルスである。ＩＤＤＱ信号３２０４．４は、テスト信号であり、ＳＥＬＭＯＤＥ信号３２０６．４は、動作モードを選択して、ＣＮＴＬ[１：０]信号は、制御情報を提供する。
ＶＳＳＩＯＡ信号３２１０．４とＶＳＳＩＯＢ信号３２１２．４は、外部電源（すなわち、ＳＵＰＰＬＹＡ信号３２１６．４と、ＳＵＰＰＬＹＢ信号３２１２４．４）のリターン接地パスである。ＶＤＤＩＯＡ信号３２２６．４とＶＤＤＩＯＢ信号３２２４．４は、電源Ａ３２１６．４または電源Ｂ３２１４．４から得た高電源ソースであり、必要に応じて負荷電圧を調整するためにＤＰＣ１２０１で制御される。ＶＳＳ信号３２２８．４とVDD信号３２３０．４は、デジタル接地と、デジタル供給電圧（例えば、３．３V）である。
ＵＰＦＥＴ[６：０]信号３２２２．４とＬＯＷＦＥＴ[６：０]信号３２２０．４は、主外部ＮＦＥＴｓと、副外部ＮＦＥＴｓをドライブする信号であり、ＵＰＳＥＮＳＥ[６：０]信号３２１８．４は、スイッチング電源コントローラ１２００で制御されているスイッチングパワーコンバータの主外部ＮＦＥＴｓの基準ソース電圧である。
図５５Ｂは、別のインプリメンテーションによるＮＦＥＴドライバモジュール１２０２として引用されているスイッチドライバモジュールの具体的なインターフェース信号を示す図である。ＮＦＥＴドライバモジュール１２０２は、下記に説明するＩ／Ｏドライバを具え、このドライバは、外部コイル（例えば、デジタルカメラのアプリケーション用の）と同様に外部電力ＦＥＴをドライブするのに使用することができる。インターフェース信号は、ＰＦＥＴ[６：０]信号３２００．４、ＳＦＥＴ[６：０]信号３２０２．４、ＰＦＥＴ＿ＳＥＬ[６：０]信号４４０２．４、ＦＥＴ＿ＳＷＡＰ[６：０]信号４４０４．４、ＥＮ＿ＥＸＴ３３信号４４０６．４、ＩＤＤＱ信号３２０４．４、ＰＦＥＴＳＥＮＳＥ[６：０]信号４４０８．４、ＳＵＰＰＬＹ＿ＳＥＬ[６：０]信号４４１０．４、ＶＤＤＩＯＡ信号３２２６．４、ＶＳＳＩＯＡ信号３２１０．４、ＶＤＤＩＯＢ信号３２２４．４、ＶＳＳＩＯＢ信号３２１２．４、ＰＡＤＩＯ[６：０]信号４４１８．４、ＰＦＥＴＤＲＩＶＥ[６：０]信号４４１６．４、ＳＦＥＴＤＲＩＶＥ[６：０]信号４４１４．４およびＥＸＴＤＲＩＶＥ信号４４１２．４を含む。
ＰＦＥＴ[６：０]信号３２００．４とＳＦＥＴ[６：０]信号３２０２．４は、外部主ＮＦＥＴｓと外部副ＮＦＥＴｓをドライブするのに使用されるＤＰＣ１２０１からのパルスである。調整制御モジュール（ＲＥＧ）から受信されるＰＦＥＴ＿ＳＥＬ[６：０]信号４４０２．４は、外部ＦＥＴｓをドライブするのか、外部コイルをドライブするのかのコマンドを出す。外部コイルをドライブする場合、ＶＤＤＩＯＡ信号３２２６．４またはＶＤＤＩＯＢ信号３２２４．４が電源Ａまたは電源Ｂに接続される。外部ＦＥＴｓをドライブする場合は、ＶＤＤＩＯＡ３２２６．４か、ＶＤＤＩＯＢ信号３２２４．４が、電源１または電源Ｂの電圧レベル以上の３Ｖと同じ電圧レベルにブーストされる。
調整制御モジュール（ＲＥＧ）１２０４から受信されるＦＥＴ＿ＳＷＡＰ[６：０]信号４４０４．４は、ＮＦＥＴドライバモジュール１２０２に信号を出して、ブーストコンバータか、あるいはバックコンバータのいずれかが外部電力トポロジィであるかに応じて、ＰＦＥＴ[６：０]信号３２００．４とＳＦＥＴ[６：０]信号３２０２．４からのパルスをスワップする。ＥＮ＿ＥＸＴ３３信号４４０６．４が残りのシステムから外部電圧源（例えば３．３Ｖ）をアイソレートするために外部スイッチを駆動するＥＸＴＤＲＩＶＥ信号４４１２．４をドライブする。ＩＤＤＱ信号３２０４．４は、テスト信号である。
ＰＦＥＴＳＥＮＳＥ[６：０]信号４４０８．４は、主外部ＮＦＥＴのソースであり、スイッチング電源コントローラ１２００内に接続されて、ＰＦＥＴＤＲＩＶＥ[６：０]信号４４１６．４のソース電圧をモニタする。ＳＵＰＰＬＹ＿ＳＥＬ[６：０]信号４４１０．４は、電源Ａと電源Ｂのいずれかを選択して、ＶＤＤＩＯＡ信号３２２６．４かＶＤＤＩＯＢ信号３２２４．４を発生する。ＶＤＤＩＯＡ信号３２２６．４は、外部において、ＰＡＤＩＯ[６：０]信号４４１８．４に接続されており、ＰＦＥＴＤＲＩＶＥ[６：０]信号４４１６．４、またはＳＦＥＴＤＲＩＶＥ[６：０]信号４４１４．４（外部ＮＦＥＴをドライブする場合）の主電源として、またはプレドライバ電圧（外部コイルをドライブする場合）の主電源として、電源Ａの電圧以上の電圧レベル（例えば３．０Ｖ以上）を提供する。ＶＳＳＩＯＡ信号３２１０．４は、ＶＤＤＩＯＡ信号３２２６．４またはＰＡＤＩＯ[６：０]信号４４１８．４の接地信号である。同様にＶＤＤＩＯＢ信号３２２４．４は、外部において、ＰＡＤＩＯ[６：０]信号４４１８．４に接続されており、ＰＦＥＴＤＲＩＶＥ[６：０]信号４４１６．４、またはＳＦＥＴＤＲＩＶＥ[６：０]信号４４１４．４（外部ＮＦＥＴをドライブする場合）の主電源として、またはプレドライバ電圧（外部コイルをドライブする場合）の主電源として、電源Ｂの電圧以上の電圧レベル（例えば３．０Ｖ以上）を提供する。
ＶＳＳＩＯＢ信号３２１２．４は、ＶＤＤＩＯＢ信号３２２４．４又はＰＡＤＩＯ[６：０]信号４４１８．４の接地信号である。ＰＡＤＩＯ[６：０]信号４４１８．４は、ＰＦＥＴＤＲＩＶＥ[６：０]信号４４１６．４またはＳＦＥＴＤＲＩＶＥ[６：０]信号４４１４．４における最終ステージの入力／出力の主ソースであり、構成（下記に述べる）に応じて、ＶＤＤＩＯＡ信号３２２６．４またはＶＤＤＩＯＢ信号３２２４．４と電源Ａまたは電源Ａを用いることができる。ＰＦＥＴＤＲＩＶＥ[６：０]信号４４１６．４は、外部主ＦＥＴをドライブする。ＳＦＥＴＤＲＩＶＥ[６：０]信号４４１４．４は、外部副ＦＥＴをドライブする。ＥＸＴＤＲＩＶＥ信号４４１２．４は、スイッチング電源コントローラ１２００に接続される外部電源（例えば、３．３Ｖ）をアイソレートするのに使用される外部ＦＥＴスイッチのオンオフの切り替えを行う。
図５５Ｃは、図５５Ｂのインプリメンテーションに関する具体的な機能図である。一般的な動作については、ＰＦＥＴ信号３２００．４とＳＦＥＴ信号３２０２．４の二つのパルスがＤＰＣ１２０１から受信される。これらのパルスがオーバーラップする場合は、停電セーフモードロジック４４３０．４（図５５Ｄ）が出力信号をＬＯＷにセットして、次のフレームまでにＰＦＥＴＤＲＩＶＥ信号４４１６．４とＳＦＥＴＤＲＩＶＥ信号４４１４．４に送る。プレドライバロジック４４３２．４と４４３４．４（図５５Ｄ）は、外部主出力ターミナルと副出力ターミナル間のスワッピングをチェックする。ＰＦＥＴ＿ＳＥＬ信号４４０２．４は、外部ＦＥＴｓをドライブする、あるいは外部コイルを直接ドライブするドライバも構成している。ＰＦＥＴＤＲＩＶＥ信号４４１６．４は、外部ＦＥＴｓをドライブする場合は、例えば、ＰＦＥＴＳＥＮＳＥ信号４４０８．４より３Ｖ高くなる必要がある。従って、ＰＦＥＴＳＥＮＳＥ信号４４０８．４は、プレドライバロジックに接続されて、外部ＦＥＴのソース電圧をモニタする。
ＶＤＤＩＯＡ信号３２２６．４とＶＤＤＩＯＢ信号３２２４．４（図Ｘ．７ｄ）は、外部でＮＦＥＴドライバモジュール１２０２に接続されており、ＮＦＥＴドライバモジュール１２０２の各チャネル（例えば、７つ）はＳＵＰＰＬＹ＿ＳＥＬ信号３２０２．４の値に応じて、ＶＤＤＩＯＡ信号３２２６．４かＶＤＤＩＯＢ信号３２２４．４のいずれかに接続される。この７つのチャンネルは、ＰＡＤＩＯ信号４４１８．４、ＰＦＥＴＤＲＩＶＥ信号４４１６．４、ＰＦＥＴＳＥＮＳＥ信号４４０８．４、ＳＦＥＴＤＲＩＶＥ信号４４１４．４、およびその対応するＶＳＳＩＯＡ信号３２１０．４またはＶＳＳＩＯＢ信号３２１２．４を使用する。パワーアップシーケンスの間、外部ＮＦＥＴは、ＥＸＴＤＲＩＶＥ信号４４１２．４で駆動される。これは、ＰＦＥＴＤＲＩＶＥ信号４４１６．４に用いられるバッファと同様のＩ／Ｏバッファである。中央処理モジュール（ＳＹＳ）１２０５からのＥＮ＿ＥＸＴ３３信号４４０６．４は、ＥＸＴＤＲＩＶＥ信号４４１２．４を制御する。
図５５Ｄは、トランジスタ４４４０．４と４４４２．４で表される内部バッファを用いて、図５５Ｂのインプリメンテーションの外部コイル４４４４．４を直接駆動するアプリケーションを示す。この構成について上述したとおり、ＰＡＤＩＯ信号４４１８．４は、外部において（すなわち、ボードレベルで）電源Ａまたは電源Ｂに接続されている。図に示すように、ＰＦＥＴＤＲＩＶＥ信号４４１６．４とＳＦＥＴＤＲＩＶＥ信号４４１４．４は、並列外部コイル４４４４．４と、容量性負荷４４４６．４を駆動するように構成されており、これによって、ソースインピーダンスが低くなっている。
停電セーフモードロジック４４３０．４は、ＰＦＥＴ信号３２００．４とＳＦＥＴ信号３２０２．４がオーバーラップしないことを保証する。ＳＵＰＰＬＹ＿ＳＥＬ４４１０．４は、マルチプレクサ４４４８．４を介してＶＤＤＩＯＡ信号３２２６．４か、ＶＤＤＩＯＢ信号３２２４．４を選択して、トランジスタ対４４４０．４と４４４２．４を制御する制御ロジック４４３２．４と４４３４．４にルートを取る。
図５５Ｅは、トランジスタ対４４４０．４と４４４２．４で表される内部バッファを用いて、図５５Ｂのインプリメンテーションの外部ＦＥＴｓ４４５０．４と４４５２．４を駆動するアプリケーションを示す。この構成について上述したとおり、ＰＡＤＩＯ信号４４１８．４は、外部において（すなわち、ボードレベルで）ＶＤＤＩＯＡ信号３２２６．４かＶＤＤＩＯＢ信号３２２４．４と接続されている。図５５Ｅに示すこのアプリケーションは、図５５Ｄと同様であるので、繰り返して説明しない。しかし、図５５Ｅに示すように、外部ＦＥＴｓ４４５０．４と４４５２．４は、ＰＦＥＴＤＲＩＶＥ信号４４１６．４とＳＦＥＴＤＲＩＶＥ信号４４１４．４によってそれぞれ駆動され、外部コイル４４４４．４と容量性負荷４４４６．４を駆動する。ＰＦＥＴ３２００．４がハイのとき、その制御ロジック４４３２．４は、ＰＦＥＴＤＲＩＶＥをＰＦＥＴＳＥＮＳＥ４４０８．４より高い一定３Ｖに保つ。
表ｘ．７ａは、具体的な構成の様々な信号の状態を真理値表にまとめたものである。ＰＦＥＴ＿ＳＥＬ信号４４０２．４については、０と１は、それぞれ、内部と外部を表す。ＦＥＴ＿ＳＷＡＰ信号４４０４．４については、０と１は、それぞれ、非スワップと、スワップを表す。
Figure 2006506937
図５５Ｆは、図５５Ｂのインプリメンテーションについてのオンチップ構造のブロック図である。図に示すように、スイッチング電源コントローラ１２００は、電源Ａまたは電源Ｂ信号をパッド４４６２．４を介して、またはＰＡＤＩＯ信号４４１８．４を通じて受信し、ＶＤＤＩＯＡ信号３２２６．４とＶＤＤＩＯＢ信号３２２４．４を発生する。スイッチング電源コントローラ１２００は、ＮＦＥＴドライバモジュール１２０２を介して、ＰＦＥＴＤＲＩＶＥ信号４４１６．４とＳＦＥＴＤＲＩＶＥ信号４４１４．４を発生し、ＰＦＥＴＳＥＮＳＥ４４０８．４と選択的にＳＦＥＴＳＥＮＳＥ４４６０．４を受信する。
ｘ．８ マイクロコントローラの構造
図５６を参照すると、中央処理モジュール（ＳＹＳ）１２０５の具体的な実施例は、アドバンストジェネラルパーパスＩ／Ｏ（ＡＧＰＩＯ）モジュール４１０．１を通じて外部ホストとインターフェースを取る８０５１などの、マイクロプロセッサコア４００．１を具える。ＡＤＧＰＩＯモジュール４１０．１は、３１のＧＰＩＯポートを有しており、このポートは電源の状態を決定する能力、８ｘ８キーボードインターフェース、ホストデバイスと通信を行うシリアル通信バスといった、ホストアプリケーションの必要性に合致するように、別々に構成されている。
このような、ホストデバイスとのシリアル通信は、シリアルマルチプレクサ４２０．１によって選択される一連の信号プロトコルを用いて生じる。例えば、シリアルデータは、ユニバーサル非同期受信機／送信機（ＵＡＲＴ）４２５．１、ＳＰＩ受信機／送信機４３５．１、あるいはＪＴＡＧ受信機／送信機４４０．１から受信される。マイクロワイヤ、Ｉ２Ｃ、ＳＳＩ２装置などの追加シリアル装置を使用するようにしてもよい。マイクロプロセッサコア４００．１は、シリアルマルチプレクサ４２０．１によって選択された、内部バス４５０．１のシリアル装置と通信を行う。
データパスマルチプレクサ４７０．１は、内部バス４５０．１の読み出しデータ路のデータを多重送信して、ＬＥＤコントローラ１２１４と監視コントローラ１２１３など、異なるソースからデータを選択する。さらに、マイクロプロセッサコア４００．１は、内部バス４５０．１に接続された外部インターフェース４５５．１を介して、不揮発性メモリモジュール１２１６（図１２）からデータを受信し、このメモリへデータを蓄積する。監視コントローラ１２１３とＬＥＤコントローラ１２１４について下記に述べるように、マイクロコントローラ４００．１は内部バス４５０．１を介してこれらのモジュールとインターフェースを取る。
マイクロプロセッサコア４００．１においてプログラムを実行するのに必要なデータは、プログラムメモリ装置４６０．１に蓄積することができる。プログラムメモリ装置４６０．１は、マスクＲＯＭ、フラッシュメモリ、ＥＥＰＲＯＭ、他の適当な媒体など、プログラムの蓄積と実行に好適などのような技術であっても良い。マイクロプロセッサコア４００．１は、ＲＡＭ４６５．１または不揮発性メモリモジュール１２１６（図１２）にデータを蓄積することもできる。マイクロプロセッサコア４００．１は、内部バス５２０．１を介してスイッチング電源コントローラ１２００における調整制御モジュール（ＲＥＧ）１２０４などの他のモジュールと通信を行うものであり、このことは図１２にの調整制御モジュール（ＲＥＧ）１２０４に関しても記載しており、説明している。ハンドシェークプロトコルまたはグリューロジックを用いて、この通信を調整することができる。出てゆくデータは、メモリマッピング態様、あるいはＳＦＲマッピングされたアドレスによって、特定のモジュールにアドレスされる。
マイクロプロセッサコア４００．１は、クロック発生モジュール１２２３からのクロック信号７１４．１からクロック信号を得る。しかしながら、通常動作におけるＤＰＣフレームからＤＰＣフレームへの調整が調整制御モジュール（ＲＥＧ）１２０４の制御下にあるので、通常動作の間にクロック７１４．１によって連続的にクロックされているマイクロプロセッサ４００．１を具えることは、電力の無駄になる。従って、クロック７１４は、通常の動作によってマイクロプロセッサが必要な処理を完了したときに、マイクロプロセッサによってゲートオフされる。監視コントローラ１２１３やＬＥＤコントローラ１２１４などの他のモジュールからの遮断に応答して、電力管理モジュール４８０．１は、マイクロプロセッサコア４００．１がクロック７１４．１を受信できるようにする。遮断が行われると、クロック７１４．１は、マイクロプロセッサコア４００．１によって再度ゲートオフされる。
セクション１．２．２ 制御ループ／アルゴリズム
図２５は、バッテリ及び、例えばパーソナルデジタルアシスタント（ＰＤＡ）などの中の電源管理アプリケーションで使用されているスイッチング電源コントローラ１２００を示す図である。図２５に示すように、スイッチング電源コントローラ１２００は、（ａ）バックコンバータ２５７０を調整して、ターミナル２５４０に調整ＤＣ電源を提供する；（ｂ）ＤＣ／ＡＣコンバータ２５７１を調整して、ターミナル２５４２と２５４３間にＡＣ電源を提供する；（ｃ）バックモードまたはブーストモードで動作するコンバータ２５７２を介して、外部ＤＣ供給電圧（例えば、１２−１５Ｖ）がターミナル２５４４で入手できる場合に、バッテリ２５１７をチャージする；及び（ｄ）外部ＤＣ電圧源がターミナル２５４４で得られない場合に、ブーストモードで動作しているバッテリ２５１７からの電力を得る。ＰＤＡアプリケーションでは、例えばスイッチング電源コントローラ１２００が、ホストプロセッサと周辺装置にデータインターフェース２５７３を介して通信することができる。従来の基準発振器回路２５７４は、スイッチング電源コントローラ１２００用に３２．７６８ＫＨｚの基準クロック信号を提供する。
ここに述べる具体的な実施例を示すべく特定のコンバータ構成が図２５に示されているが、当業者には、本発明がこれに限定されるものではないことは明らかである。他のコンバータの構成も、この詳細に説明基づいて本発明の範囲内でインプリメントすることができる。図２５では、バックコンバータ２５７０は、インダクタ２５０３、電流検出抵抗２５０４、出力コンデンサ２５０１、各ゲートターミナルでスイッチング電源コントローラ１２００からパルス幅変調駆動信号（”upper_FET_gate” と“lower_FET_gate”）を受信するＭＯＳスイッチ２５０５と２５０６（真正ダイオード２５０２を具える）を具える。
インダクタ２５０３、電流検出抵抗２５０４、および出力コンデンサ２５０１は、ＭＯＳスイッチ２５０２のソースターミナルに接続されているスイッチング電源コントローラ１２００の検出入力ターミナル１５１８（“ｕｐｐｅｒ＿ＦＥＴ＿ｓｏｕｒｃｅ＿ｓｅｎｓｅ”ターミナルの一つ）と接地基準間に直列に接続されている。ダイオード２５０２は、検出入力ターミナル２５１８の電圧が接地基準より低い所定の電圧（例えば、約１Ｖ）以下に降下するのを防ぐ。ＭＯＳスイッチ２５０５のドレインターミナルは、スイッチング電源コントローラ１２００の二つの供給ターミナル（「ＳｕｐｐｌｙＡ」か、「ＳｕｐｐｌｙＢ」）の内の一方に接続されている。ＭＯＳスイッチ２５０６のドレインおよびソースターミナルは、検出入力ターミナル２５１８と接地基準にそれぞれ接続されている。調整された出力電圧は、出力コンデンサ２５０１の接地されていないターミナルから取られている。この調整された出力電圧は、ＭＯＳスイッチ２５０５と２５０６のゲートターミナルで受信されたパルス幅変調信号のデューティサイクルによって決まる。一のインプリメンテーションでは、図２２に示すように、パルス変調信号（「サイクル」ともいう）の周期は２μ秒である。
電流検出抵抗２５０４のターミナルは、スイッチング電源コントローラ１２００の検出入力ターミナル２５３０と２５３１（“ｓｅｎｓｅ＿Ｉ”と“ｓｅｎｓｅ＿ＶＩ”各バスからの一のターミナル）に接続されている。これらの検出入力ターミナルにかかる電圧（ＶＯＵＴ−ＶＩＬ）は、インダクタ２５０３の電流に比例する。
外部ＤＣ電源が設けられており、ターミナル２５４４からシステムのターミナル２５０８に電力を供給する。コンバータ２５７２では、ダイオード２５１１、２５１２、２５１３が、システムに外部電源からのみ電力が流れ、供給ターミナル２５０８における電圧が接地基準より低い所定の電圧（ダイオードの正バイアス電圧）以下になることを防ぐように構成されている。コンバータ２５７２において、インダクタ２５１４、検出抵抗２５１５、およびコンデンサ２５１６は、スイッチング電源コントローラ１２００の検出ターミナル２５１９（“ｕｐｐｅｒ＿ＦＥＴ＿ｓｏｕｒｃｅ＿検出”ターミナルの一つ）と接地基準間に直列に接続されている。コンデンサ２５１６の設置されていないターミナルは、バッテリ２５１７の正のターミナルに接続されている。ＭＯＳスイッチ２５０９と２５１０は、そのゲートターミナルにおいて、パルス幅変調駆動信号を受信する。ＭＯＳスイッチ２５０９のドレインおよびソースターミナルは、それぞれ、電源ターミナル２５０８と検出ターミナル２５１９に接続されている。ＭＯＳスイッチ２５１０のドレインおよびソースターミナルは、それぞれ、検出ターミナルと接地基準に接続されている。外部電源がターミナル２５４４に接続されている場合は、ＭＯＳスイッチ２５０９と２５１０のゲートターミナルにおけるパルス幅変調ドライブ信号が、バッテリ２５１７をチャージする電圧と電流を調整する。代替、すなわち、外部電源がターミナル２５４４に接続されておらず、システムがバッテリ２５１７によって供給される電力で稼動している場合、ＭＯＳスイッチ２５０９と２５１０のゲートターミナルにおけるパルス幅変調信号は、電源ターミナル２５０８の電圧を調整する。バッテリ２５１７によって供給される電圧が、ターミナル２５０８における所望の電圧より高いかどうかによって、コンバータ２５７２は、バックコンバータあるいはブーストコンバータとして動作する。
電流検出抵抗２５１５のターミナルは、スイッチング電源コントローラ１２００の検出入力ターミナル２５３５および２５３６（“ｓｅｎｓｅ＿Ｉ”および“ｓｅｎｓｅ＿ＶＩ”各バスからの一方のターミナル）に接続されている。これらの検出入力ターミナルにかかる電圧（ＶＯＵＴ−ＶＩＬ）は、インダクタ２５１４の電流に比例する。
ＤＣ／ＡＣコンバータ２５７１は、ＰＤＡのバックライトとして使用されている冷陰極蛍光照明（ＣＣＦＬ）用の高電圧ＡＣ電源を提供する。コンバータ２５７１では、ＭＯＳスイッチ２１２１と２５２２が、インダクタ２５２０と２５２３を接地基準に交互に接続している。インダクタ２５２０と２５２３は、電源ターミナル２５０８とＭＯＳスイッチ２５２１と２５２２の一方のドレインターミナル間に、各々接続されている。これらのドレインターミナルの電圧は、圧電性トランス２５２４を制御して、ＣＣＦＬ２５２５のターミナル２５４２と２５４３に必要なＡＣ信号を提供する。ターミナル２５４３は、検出抵抗２５２６を介して接地基準に接続されている。
セクション１．２．２．１ 入力電圧／出力電流予測コントロールループ
電流検出レジスタ２５２６のターミナルは、スイッチング電源コントローラ１２００の入力ターミナル２５３２と２５３３（“ｓｅｎｓｅ＿Ｉ”と“ｓｅｎｓｅ＿ＶＩ”各バスからの一方のターミナル）に接続されている。これらの検出入力ターミナルにかかる電圧は、ＣＣＦＬ２５２５の電流に比例する。ＭＯＳスイッチ２５２１と２５２２のゲートターミナルにおけるパルス幅変調信号が、ＣＣＦＬ２５２５に供給される電力を調整する。
上記記載から明らかなとおり、各コンバータ２５７０、２５７１、２５７２は、一対のパルス幅変調駆動信号（信号の“ｕｐｐｅｒ＿ＦＥＴ＿ｇａｔｅ”と“ｌｏｗｅｒ＿ＦＥＴ＿ｇａｔｅ”各グループのひとつ）によって調整される。これらの信号は、好ましくはオーバーラップしていない（すなわち、これらの信号は、同時に高電圧にならない）。各コンバータについて、制御された変数の値を表す入力信号を受信する制御ループに基づいて調整が行われる。図１９は、バッテリ又は電源管理アプリケーション用の制御ループを提供するスイッチング電源コントローラにおけるモジュールをまとめたブロック図である。図１９に示すように、パルスコンバータモジュール１２０１へのデジタル信号は、調整制御モジュール（ＲＥＧ）１２０４から、パルス幅変調駆動信号のデューティサイクルを表す１０ビットの値を受け、従って、パルス幅変調駆動信号１９０１ａと１９０１ｂの７対のうちの一つを提供する。パルス幅変調駆動信号１９０１ａと、１９０１ｂは、スイッチング電源コントローラ１２００からのｕｐｐｅｒ＿ＦＥＴｇａｔｅ信号とｌｏｗｅｒ＿ＦＥＴ＿ｇａｔｅ信号として、ＮＦＥＴドライバモジュール１２０２（図１９には、書かれていない）によって駆動される。同時に、７対の電圧信号１９０２ａと１９０２ｂ（すなわち、Ｉ[０：６]、ＶＩ[０：６]）であり、各対が検出抵抗のターミナルの電圧を表す信号がサンプルホールドモジュール１２０７で受信される。更に、二つの外部電源ターミナル１９０３と１９０４（すなわち、電源Ａと電源Ｂ）の電圧も、サンプルホールドモジュール１２０７に受信される。更に、これらのアナログ電圧信号は各々アナログデジタルコンバータ１２０６による変換用にサンプリングおよびホールドされるこのコンバータは、調整制御モジュール（ＲＥＧ）１２０４に変換された各電圧に１０ビットのデジタル値を提供する。この制御ループに適応できるいくつかの方法をインプリメントした調整制御モジュール（ＲＥＧ）１２０４は、パルス変換モジュール１２０１にデジタル信号を提供して、バス１９０７に適宜の１０ビット値を提供する。もちろん、各電圧変換値に用いるビット数は、例えば、制御ループに要求される分解能などに応じた設計の問題である。実際は、調整制御モジュール（ＲＥＧ）１２０４では、１０ビットより高い分解能で計算が実行され、１０ビットより低い残余値はマルチサイクル用に保持しておき、特別に高精度の制御方法でインプリメントするようにしてもよい。
セクション １．２．２．２ 格納された外部コンポネントのパラメータ
各バッテリまたは電源管理アプリケーションについて、調整制御モジュール（ＲＥＧ）１２０４は、電源電圧ＶＡ（例えば、ターミナル２５０８の電圧）、電流検出抵抗の一ターミナルの調整出力電圧ＶＯＵＴ（例えば、ターミナル２５３１の電圧）、電流検出抵抗の他のターミナルの電圧ＶＩＬ（例えばターミナル２５３０の電圧）、を受信する。コンバータ２５７０の回路モデルが図５７に記載されている。
図５７に示すように、バックコンバータまたはブーストコンバータのインダクタを流れる電流ＩＬは、その抵抗値ＲＳＥＮＳＥで分割された電流検出抵抗２５０４（すなわち、ＶＯＵＴ−ＶＩＬ）における電圧降下によって決めることができる。調整は、受信された測定電圧値と、これらの値から得られる量に基づいて実行される。例えば、本発明によれば、ターミナル２５０８（例えば、電源電圧ＶＡ）の入力電圧と、出力電圧（例えば、抵抗２５０４を流れる電流ＩＬ）を制御パラメータとして用いて調整を行うことができる。
図２６は、本発明による制御ループの動作を記載した図である。図２６に示すように、このような制御ループは３つの段階を有する。制御サイクル、またはあるインプリメンテーションにおける２μ秒時間のサイクルの開始時点において、制御された変数の値（例えば出力電圧）がサンプリングされて、段階２６０１でデジタル化される。これらの入力値に基づいて、パラメータ値と適宜の応答（例えば、制御変数の値ににおける増加または減少）が段階２６０２で計算される。この応答（例えば、ＭＯＳスイッチへの駆動信号のデューティサイクルの増加または減少）が次いで適用され、制御変数における変更を実現する。
図５７を参照すると、コンバータの寄生抵抗または寄生インピーダンスを考慮すると、電圧降下ＶＰは、例えば寄生抵抗ＲＯＮとＲＬに帰する。ここで、ＲＯＮは、一のＭＯＳスイッチ（例えば、ＭＯＳスイッチ２５０５または２５０６）の「オン」抵抗であり、ＲＬは、インダクタ（例えば、インダクタ２５０３）の寄生直列抵抗である。寄生抵抗ＲＯＮは、図５７には示されておらず、寄生抵抗ＲＬは、図５７の抵抗５７０１として示されている。上述したとおり、このインダクタを流れる電流ＩＬは、ＲＯＮ＋ＲＬで分割した（ＶＯＵＴ−ＶＩＮ）によって得られる。
電圧ＶＰは、以下に述べる方法で近似することができる。更に、寄生抵抗ＲＣ（図５７において抵抗５７０２で表されている）は、出力コンデンサ（たとえば、コンデンサ２５０１）内の寄生直列抵抗に帰することができる。商業的に入手可能なコイルの実インダクタンスＬは、その公称インダクタンス値から１０％以上差があることがあり、インダクタの寿命が有意に変化することがあるが、本発明の方法によれば、インダクタの正確なインダクタンス値を定期的に、またはパワーアップ時に計算することができる。本発明はまた、下記に述べるコンデンサ２５０１の出力キャパシタンスＣを計算する方法を提供するものでもある。
本発明の一実施例によれば、出力電圧ＶＯＵＴの調整は、図２０に示す方法で実行することができる。図２０に示す調整方法は、インダクタが飽和電流ＩＬＳＡＴを有し、これを超えるとインダクタが抵抗となる（すなわち、追加電流によって、エネルギーが熱として放散され、インダクタ内に更にエネルギィが蓄えられない）ことが認められている。最初は、出力電圧ＶＯＵＴとインダクタ電流ＩＬはゼロである。図２０に示すように、本発明の制御方法は、最初に、インダクタ電流が飽和電流ＩＬＳＡＴの所定の値（例えば、ＩＬＳＡＴの９５％）に届くまで、最大レートでインダクタを流れる電流を増やしてゆくＭＯＳスイッチにパルス幅変調駆動信号のデューティサイクル（例えば、１００％に近い）を提供する。この時間、インダクタ電流は、インダクタの磁場と、出力コンデンサ（例えば、コンデンサ２５０１）の電場の双方をチャージして、インダクタ電流と出力電圧が、電流／電圧セグメント２００１に沿って上がるようにする。ポイント２００３に示されているとおり、インダクタ電流が所定の電流値に達すると、本発明の方法は、ＭＯＳスイッチへのパルス幅変調駆動信号のデューティサイクルをインダクタ電流をそのレベルに十分に保持するように減らして、インダクタ電流によって転送されるほぼすべてのエネルギィが出力コンデンサをチャージするのに提供されるようにする。制御方法のこの部分において、インダクタ電流と出力電圧は、電流／電圧セグメント２００２に追従する。出力電圧が、制御ターゲット電圧ＶＴＡＲＧＥＴに達すると、制御方法は、更にデューティサイクルを下げて、インダクタ電流によって転送されるエネルギィが実質的に負荷（ＲＬＯＡＤ）とコンバータの寄生インピーダンスに分散されるようにする。調整は、ＭＯＳスイッチ駆動信号を制御して、インダクタ電流ＩＬと出力電圧ＶＯＵＴがゾーン２００５内の平衡した値になるまで電流／電圧セグメント２００４に追従するようにする。
いくつかの実施例では、負荷が非常に低い電力モードで動作している場合、出力電圧ＶＯＵＴをＶＴＡＲＧＥＴを中心とする選択された範囲（制御インターバル）内に維持するのに必要なＭＯＳスイッチ駆動信号のデューティサイクルが最小値以下に落ちることがある。この場合、調整は、「間欠」または「サイクルスキッピング」モードに進み、ここでは、パルスが２μ秒のサイクルごとに送られなくなる。代わりに、２またはそれ以上のサイクルに１回、固定期間のパルスがＭＯＳスイッチ駆動信号に送られて、２又はそれ以上のサイクルの平均デューティサイクルが制御インターバル内で出力電圧を維持するのに必要なデューティサイクルになる。
次いで、負荷動作における電力要求の変化（すなわち、バックライティングのスイッチオン）によって、出力電圧ＶＯＵＴが不安定になることがある。この制御方法は、ＭＯＳスイッチ駆動信号のデューティサイクルを調整して出力電圧ＶＯＵＴを電流／電圧セグメント２００６による調整電圧Ｖｔａｒｇｅｔに戻す。
インダクタ２５０３の電圧が：
Figure 2006506937
で与えられる場合、電流／電圧セグメント２００１によるインダクタ２５０３を流れる電流の変化ΔＩが、２μ秒（Δｔ）において抵抗ＲＳＥＮＳＥによって分割された検出抵抗２５０４にかかる電圧降下Δ（ＶＯＵＴ−ＶＩＬ）の変化で近似することができるので、インダクタ２５０３のインダクタンスＬの一次近似を計算することができる。同様に、２μ秒フレーム（Δｔ）における出力電圧ΔＶＯＵＴの変化は、
Figure 2006506937
によって与えられ、電流・電圧セグメント２００２によるインダクタ２５０３にかかる電圧降下（ＶＩＬ−Ｖｉｎ）はほぼゼロである（すなわち、
Figure 2006506937
、電流Ｉは、その抵抗ＲＳＥＮＳＥで分割された検出抵抗２５０４にかかる電圧（ＶＯＵＴ−ＶＩＬ）によって与えられるので、キャパシタンスＣも負荷がない状態で計算することができるか、あるいはＣとＣＬＯＡＤを合わせたキャパシタンスとして計算することができる。同じ時間インターバルの間に、インダクタ２５０３の寄生抵抗ＲＬは、電流ＩＬと、インダクタ２５０３の小さな電圧降下（ＶＩＬ−Ｖｉｎ）から、（ＶＩＬ−Ｖｉｎ）／ＩＬによって近似することができる。
他の制御パラメータも、同様に計算することができる。例えば、バックコンバータでは、所定の時間における効率Ｅは、Ｅ＝ＶＯＵＴ／ＶｉｎＤで与えられる。ここで、Ｄは、現時点におけるＭＯＳスイッチドライブのデューティサイクルである。効率Ｅは、各サイクルの開始時点において更新することができる。
動作ポイント２００５では、負荷がかかる前に、出力コンデンサの出力および寄生直列抵抗ＲＣにおけるリップル電圧を、２μ秒サイクル中の最大および最小インダクタ電流の重み付き平均を計算することによって決まる平均インダクタ電流によって分割されたリップル出力電圧比を用いて近似することができる。最大及び最小インダクタ電流は、ＭＯＳスイッチ２５０２が開閉する直前にそれぞれサンプリングされる電流検出抵抗２５０４にかかる最大及び最小電圧降下の差（ＶＯＵＴ−ＶＩＬ）によって得られる。最大及び最小電流の重み付き平均は、最大及び最小電流をデューティサイクルＤによって重み付けすることによって計算される。言い換えれば、図２１に示すように、
Figure 2006506937
出力コンデンサの寄生直列抵抗ＲＣは、平均電流
Figure 2006506937
または、
Figure 2006506937
ここで、
Figure 2006506937
によって分割された、出力電圧リップルの差、ΔＶＯＵＴによって近似することができる。
制御インターバル２００５において、インダクタ電流が略一定であるのに対して、入力電圧Ｖｉｎとインダクタと電流検出抵抗２５０４のの共通ターミナル２５３０における電圧ＶＩＬ間の電圧降下は、ＭＯＳスイッチ２５０５と２５０６の一方の寄生抵抗と、インダクタ２５０３の寄生直列抵抗にかかる電圧降下を表す。
ＭＯＳスイッチでのスイッチングによる効率のロスは、パルス変調ＭＯＳスイッチ駆動信号における一時的な変化から得られるデータを用いて近似することができる。この一時的な変化は、図２２に示されている。図２２は、同じ期間および同じデューティサイクルの二つのインターバルＡおよびＢにおけるパルス変調ＭＯＳスイッチ駆動信号を示す図である。（図２２は、２サイクル幅のみでのインターバルＡを示すが、実際は、各インターバルのサイクル数は、もっと多く、精度を高めている。）しかしながら、インターバルＡの各サイクルのオン部分は、インターバルＢの各サイクルのオン部分より短いので、同じデューティサイクルについて、インターバルＡのオンパルスの数は、インターバルＢのオンパルスの対応する数より多い。従って、これらのインターバル間でのコンバータの効率の差は、各スイッチの寄生インピーダンスによってＭＯＳスイッチのスイッチングロスに帰する。出力電圧の差ΔＶＯＵＴは、インダクタ２５０１の抵抗ＲＯＮと抵抗ＲＬの合計である寄生抵抗ＲＰに分散される。抵抗ＲＰは、従って、
Figure 2006506937
により推定される。ここで、
Figure 2006506937
は、インターバルＡおよびＢにおける平均電流である。
図５７は、また、寄生抵抗Ｒｃｉｎ（抵抗５７０４で表される）を有する入力フィルタコンデンサ５７０５と、寄生抵抗Ｒｓ（抵抗５７０３で表される）を有する入力電源（バッテリ５７０６で表される）を示す。
セクション１．２．２．３ 制御デッドバンドと可変ゲインを有する絶対値電源制御ループ
インダクタンス、出力コンデンサ及び寄生抵抗を含む計算されたパラメータ値は、制御方法をインプリメントするのに使用することができる。従来技術では、電源調整は、パルス幅変調における集合的変更がエラーのリニア機能である適応的フィードバックメカニズムによって提供されている。このエラーとは制御された変数の実際の値とターゲット値の差であり、この場合は、調整出力電圧ＶＯＵＴである。「ＰＩＤ」と呼ばれている方法では、フィードバック補正は、エラーのコンスタントマルチプルと、復号エラーと、エラーの導関数と、エラー積分のリニア和で表される「比例フィードバック」である。このようなＰＩＤ適用システムでは、適用システムのシステム機能Ｈ’（ｓ）は：
Figure 2006506937
で与えられ、ここで、ｋ１、ｋ２、ｋ３は定数であり、Ｈ（ｓ）は、開ループシステム機能である。ほとんどのシステムにおいて、エラーは僅かであるため、フィードバック補正はエラー積分で占められており、調整電圧をＶｔａｒｇｅｔに戻すためには、いくつものサイクルが必要である。しかしながら、本発明によれば、予測技術が用いられる。本発明では予測技術が用いられる。予測技術では、補正値が、エラーの補正に必要な制御パラメータ（たとえば、デューティサイクル入力）内の予測した回復変化を計算することによって得ている。
本発明の一の実施例による制御方法が、図２３のフローチャート２３００に記載されている。図２３に示すように、ステップ２３０１で、制御方法は、
ｅｒｒｏｒ＝Ｖｏｕｔ−Ｖｔａｒｇｅｔで与えられる、出力電圧エラー値を調べる。エラー値が所定のスレッシュホールド値（デッドバンド）より小さい場合は、調整不要と考えられ、ステップ２３００に戻る。エラー値がこのスレッシュホールド値を超える場合は、電流拘束デューティサイクルＤｉがステップ２３０２で計算される。電流拘束デューティサイクルＤｉは、インダクタの電流ＩＬをその飽和値ＩＬＳＡＴの所定のオフセット（例えば、０アンペア）に持ってゆくデューティサイクルである。上述したとおり、制御方法では、このデューティサイクルを超えてＭＯＳスイッチ２５０５と２５０６を駆動することはできない。
電流拘束デューティサイクルＤｉは、式：
Figure 2006506937
を満足する。ここで、ＶＬは、インダクタ２５０３にかかる電圧、Ｔはサイクル期間、Ｖｐはインダクタ２５０３とＭＯＳスイッチ２５０５の寄生抵抗と電流検出抵抗２５０４の抵抗値にかかるトータル電圧降下である。式（ＩＬＳＡＴ−ＩＬ）／ＤｉＴは、期間ＤｉＴにおいてインダクタ電流ＩＬを飽和電流ＩＬＳＡＴにするのに必要なインダクタ電流の変化の近似レートを表す。この式を解くと、電流拘束デューティサイクルＤｉ：
Figure 2006506937
が得られる。ここで、Ｋを、Ｌ／T（Vｏｕｔ−Ｖｉｎ−Ｖｐ）と定義する。Ｋとインダクタ電流ＩＬの積がデューティサイクルであることを観察して、Ｋの値は一時的に保存され、ステップ２３０３の次に計算される電圧ベースのデューティサイクルＤＶを計算する再計算をすることなく再使用される。
電圧ベースのデューティサイクルＤＶは、インダクタ電流ＩＬの増加にかかわらず、エラー値によって出力電圧ＶＯＵＴを補正する（すなわち、出力電圧ＶＯＵＴをターゲット電圧Ｖｔａｒｇｅｔにする）のに必要なデューティサイクルである。所定の効率Ｅについて、Ｖｔａｇｅｔの出力電圧を提供するのに必要な公称デューティサイクルＤｎｏｍは、
Figure 2006506937
で与えられる。電圧ベースのデューティサイクルＤＶは、公称デューティサイクルＤＶと、この公称デューティサイクルへの調整値ΔＤＶの和である。
出力コンデンサの寄生直列抵抗ＲＣについての上述の式を用いて、エラー値の補正に必要な追加の電流ΔＩＬが：
Figure 2006506937
で与えられる。また、デューティサイクルＤＶの増分変化ΔＤＶは、
Figure 2006506937
従って、電圧ベースのデューティサイクルＤＶは、
Figure 2006506937
で与えられる。
ステップ２３０４において、電流拘束デューティサイクルＤｉと電圧ベースデューティサイクルＤＶのうちの少ないほうが選択され、結果としてのデューティサイクルは、インダクタ飽和電流ＩＬＳＡＴを超える電流にならない。いくつかの実施例では、この選択されたデューティサイクルも、所定の最小値以下に下がることはない。選択されたデューティサイクルは、ＭＯＳスイッチ駆動信号に適用される。主ＭＯＳスイッチ（すなわち、電源電圧をインダクタに接続するＭＯＳスイッチ２５０５）と副ＭＯＳスイッチ（例えばＭＯＳスイッチ２５０６）の駆動信号をオーバーラップさせない。制御方法２３００は、ステップ２３０１に戻る。
本発明の他の実施例によれば、コンバータを安定動作に戻すための制御アルゴリズムシーキングがインプリメントされている。安定は、以下の条件に合致したときに達成される：（ａ）回路のターゲット電圧の出力電圧ＶＯＵＴがターゲット電圧Ｖｔａｒｇｅｔと同じである、（ｂ）インダクタ２５０３の平均電流、
Figure 2006506937
負荷による平均電流、
Figure 2006506937
と同じである、（ｃ）ＤＰＣフレーム間のインダクタ電流に変化がない。
このアルゴリズムは、コンバータの基本周波数の周期より短い期間におけるインダクタ電流の変化のリニア近似を用いている。期間ＴにおけるＤＰＣフレーム内では、主スイッチ（例えば、スイッチ２５０５）が期間ＴＰの間オン（閉）であり、副スイッチ（例えば、スイッチ２５０６）は、期間ＴＳの間オン（閉）である。従って、増分電流ΔＩＬは、出力電圧ＶＯＵＴに変化をもたらす。増分電流ΔＩＬは、主スイッチおよび副スイッチがそれぞれオンである期間に対応する、時間重み付けコンポネントの増加インダクタ電流ΔＩＬ（Ｐ）とΔＩＬ（Ｓ）によって近似することができる。ΔＩＬ（Ｐ）とΔＩＬ（Ｓ）は：
Figure 2006506937
で与えられる。ここで、ＶＰとＶＳは、期間ＴＰとＴＳにおける電流時の抵抗ＲＰＰとＲＳＳにかかる電圧降下である。図５７を参照すると、ＲＰＰとＲＳＳは：
Figure 2006506937
で与えられる。
一のインプリメンテーションでは、この検出抵抗を省略することができる（すなわち、Ｒｓｅｎｓｅ＝０）。このインプリメンテーションでは、インダクタ電流ＩＬは測定されないが、推測される。Ｖｏｕｔ＝ＶＣ＋（ＩＣ＋ΔＩＣ）ＲＣ＋デルタＶＣ／２、ΔＶＣ＝ＩＣＴ／Ｃであるので、ΔＩＬは：
Figure 2006506937
で与えられる。ここで、ＩＣ＝ＩＬ−Ｉｌｏａｄ、である。
Figure 2006506937
と
Figure 2006506937
を式（１）に置き換えると、デューティサイクルＤＣを求めるための解は：
Figure 2006506937
となる。
式（２）は、所定の増加インダクタ電流ΔＩＬを提供するのに適用されるデューティサイクルを予測するのに使用することができる。この使用される増分電流は、いくつかの適用可能な増分インダクタ電流（すなわち、ΔＩＬ’ｓ）から選択される。
図５８は、本発明の一実施例による制御アルゴリズム５８００のステップを記載したフローチャートである。図５８に示すように、ステップ５８０１では、パワーコンバータの入力電圧Ｖｉｎと出力電圧Ｖｏｕｔがサンプリングされ、インダクタ電流ＩＬを、式（１）を用いて見積る。
Figure 2006506937
ステップ５８０２において、電流ＤＰＣフレームの負荷電流Ｉｌｏａｄを計算する。現ＤＰＣフレームにおける期待増分電流ΔＩＬ（ｔｎ）が、コンデンサ２５０１をチャージして、電圧ＶＣをΔＶＣだけ上昇させる。負荷電流ＩＬｏａｄは：
Figure 2006506937
で見積もる。
ここで、
Figure 2006506937
（この前の時点から、パラメータ値は現ＤＰＣフレームの値であると理解され、符号ｔｎは、明確化のため記載されていない。）
ステップ５８０３では、出力コンデンサ２５０１の電圧も、電流フレームの端部において：
Figure 2006506937
と、見積もる。
以下のＤＰＣフレームにおけるコンデンサの電圧の変化も予測される。
Figure 2006506937
ステップ５８０４において、いくつかの異なる増分インダクタ電流値が、対応するデューティサイクルを平衡動作に向けてコンバータを復帰させるのに使用できる候補として計算される。出力電圧Ｖｏｕｔを次のＤＰＣフレームでターゲット電圧Ｖｔａｒｇｅｔに戻すためには、負荷電流Ｉｌｏａｄに更に変更がないと仮定して、インダクタ電流の変化ΔＩＬ（ｔａｒｇｅｔ）が：
Figure 2006506937
で求められる。
しかしながら、ΔＩＬ（ｔａｒｇｅｔ）は、物理的に不可能なデューティサイクル、すなわち、１００％以上または０％以下のデューティサイクルを要求するほどに大きくなることがある。しかしながら、１００％のデューティサイクル（すなわちＴ＝Ｔｐ 及びＴｓ＝０）が、次のＤＰＣフレームにおいて適用される場合に、増分電流ΔＩＬ（１００％）は：
Figure 2006506937
である。
同様に、０％のデューティサイクル（すなわち、Ｔ＝Ｔｓ 及びＴｐ＝０）が、次のＤＰＣフレームにおいて適用される場合に、増分電流ΔＩＬ（０％）は：
Figure 2006506937
である。
増分電流ΔＩＬ（０％）は、ＤＰＣフレームにおいてコンバータから回収され得るインダクタ電流量である。この場合、制御アルゴリズム５８００は、一のＤＰＣフレームにおいて除去できる「最大電流」ΔＩＬ−ＭＡＸを計算して、Ｉｌｏａｄ ＝ＩＬ：
Figure 2006506937
を達成する。
更に、所定時間において、インダクタ電流の増加はインダクタの飽和電流ＩＬ−ＳＡＴによって制限される。
Figure 2006506937
したがって、ステップ５０８５において、予測制御アルゴリズムは、ΔＩＬとして、ΔＩＬ（ｔａｒｇｅｔ）、ΔＩＬ（１００％）、ΔＩＬ−ＭＡＸおよびΔＩＬ−ＳＡＴのうちの最小値を選択する。選択したΔＩＬを式２に入れると、ステップ５８０６で、０％〜１００％のデューティサイクルを生成し、包括的に出力において過渡状態を補正する。選択されたΔＩＬに対応するデューティサクルは、ステップ５８０７における主及び副スイッチを次のＤＰＣフレームでの使用である。上述したΔＩＬの選択は、システムがＩｌｏａｄ の増加によって生じる過渡現象から回復しているときに有効である。Ｉｌｏａｄが減少している場合は、同じフローによって、式に若干の変化が生じる。この場合は、ΔＩＬ−ＭＡＸ＝Ｉｌｏａｄ−ＩＬ−ΔＩＬ（１００％）および、ΔＩＬ−ＳＡＴ＝−ＩＬである。
予測制御アルゴリズムは、ここでは、ΔＩＬ（ｔａｒｇｅｔ）、ΔＩＬ（０％）、ΔＩＬ−ＭＡＸ、およびΔＩＬ−ＳＡＴの最大値を選択する。
図５９は、図５８の制御アルゴリズム５８００の動作を示す図である。図５９では、パワーコンバータの出力電圧Ｖｏｕｔが、波形５９０１に示されており、インダクタ電流ＩＬは波形５９０２で、また、主スイッチのデューティサイクルは波形５９０３で示されている。時間ｔ＝０以前は、コンバータは、５０％のデューティサイクルで稼動しており、入力電圧Ｖｉｎは８Ｖ、出力電圧Ｖｏｕｔは４Ｖ、負荷電流Ｉｌｏａｄとインダクタ電流は、双方ともにゼロである。時間ｔ＝０では、負荷がパワーコンバータの出力ターミナルに接続され、負荷電流が２アンペア上昇する。このとき、出力電圧のディップが検出され、最後のＤＰＣフレームのインダクタ電流について、インダクタ電流の変化である非ゼロ見積０．０５９アンペアが生じる（すなわち、コンバータが平衡状態からはずれる）。このインダクタ電流の変化によって、１．０２２アンペアの見積非ゼロ負荷電流Ｉｌｏａｄとなり、出力コンデンサの電圧Ｖｃが３．８５０Ｖとなる。このとき、ＩＬＳＡＴは３アンペアである。コンバータを平衡状態に戻すためには、制御アルゴリズムが、ΔＩＬ（ｔａｒｇｅｔ）と、ΔＩＬ（１００％）と、ΔＩＬ−ｍａｘと、デルタＩＬＳＡＴを、それぞれ、５．８８２，０．８７９、２．５３０、および２．９４１アンペアに見積もる。したがって、時間ｔ＝２マイクロ秒（μｓ）では、デューティサイクル１００％となる（ΔＩＬ（１００％）＝０．８２３に対応する）。負荷電流の見積は低いので、補正量が小さく、サンプリングされた出力電圧Ｖｏｕｔは降下を続ける。
時間ｔ＝２μｓでは、サンプリングされた出力電圧が３．７０３Ｖまで降下するが、見積もったインダクタ電流ＩＬは、０．０５９＋０．８７９＝０．９３８アンペアに上昇し、負荷電流は２．３７８アンペアに見積もられ、コンデンサ電圧は３．６０６Ｖに降下することが予測される。前のサイクルにあるように、制御アルゴリズム５８００は、０．８７０アンペアのΔＩＬ（１００％）に対して１００％のデューティサイクルを選択する。次の２サイクル（ｔ＝４、６μｓ）では、制御アルゴリズムは、１００％のデューティサイクルを維持して、推測したインダクタ電流ＩＬを２．６５１アンペアに傾斜させる。このインダクタ電流のときに、サンプリングされた出力電圧Ｖｏｕｔは３．５０５Ｖに降下するが、インダクタ電流ＩＬはさらなる降下を防ぐのに十分である。
時間ｔ＝６μｓでは、制御アルゴリズム５８００が、ΔＩＬ（ｔａｒｇｅｔ）と、ΔＩＬ（１００％）と、ΔＩＬ−ｍａｘと、ΔＩＬＳＡＴを、それぞれ、３．８９３、０．８０２、０．１０２、および０．３４９アンペアに見積もる。従って、デューティサイクル５５．０３％が次のＤＰＣフレーム（すなわち、時間ｔ＝６μｓからｔ＝８μｓ）に選択される。時間ｔ＝８、１０、１２、および１４μｓでは、制御アルゴリズムは、ΔＩＬ−ｍａｘの連続した値、すなわち、０．０２０、０．０１６、０．０１７および、０．０１６アンペアを選択し、これは、それぞれ、デューティサイクル５１．０３％、５１．７９％、５２．９３％、５３．９７％に対応する。時間Ｔ＝１４では、サンプリングされた出力電圧ｖＯＵＴが、３．７２８Ｖまで戻る。
時間ｔ＝１６μｓでは、制御アルゴリズム５８００は、ターゲット電圧が−０．２０５アンペアの増分インダクタ電流で達成され、これは、デューティサイクル４０．７６％に対応する。時間ｔ＝１８μｓでは、サンプリングされた出力電圧Ｖｏｕｔが、３．８９Ｖになり、ＤＰＣフレームの最後で４．０Ｖになることが予測される。１４．７％のデューティサクルが、出力電圧Ｖｏｕｔを維持し、インダクタ電流を除去して、インダクタ電流、反転ＩＬが負荷電流反転Ｉｌｏａｄと同じである平衡状態を達成するように選択される。時間ｔ＝２２μｓでは、サンプリングされた電圧Ｖｏｕｔは、４．００Ｖとなりインダクタ電流反転ＩＬが負荷電流反転Ｉｌｏａｄと同じになり、制御アルゴリズム５８００は、長期の平衡デューティサイクル５３．０１％に近い、５２．６８％のデューティサイクルを選択する。長期平衡デューティサイクル５３．０１％は、時間ｔ＝２４μｓで実現する。一の実施例では、「デッドバンド」が、ターゲット出力電圧Ｖｔａｒｇｅｔ近傍にあり、そのなかで電圧出力Ｖｏｕｔは、訂正されることなくドリフトすることができる。
他の実施例では、高電圧リミットと低電圧リミットが、ターゲット電圧とデッドバンドのいずれかの側にある。出力電圧Ｖｏｕｔがデッドバンドの外でドリフトしているが、高リミットと低リミットで規定されるバンド内にある場合、調整制御モジュール（ＲＥＧ）１２０４を低電力モードからはずすことなく、固定補正値が適用され、出力電圧Ｖｏｕｔをデッドバンド内に戻す。上述の制御アルゴリズム５８００のように、計算を要するアルゴリズムは、補正が、高リミットと低リミットで規定されるバンドを超えてなされる場合にのみ使用される。このように、電力調整は、低電力モードのもとで実時間量の間に生じうる。
別の実施例では、ループゲインが１未満（すなわち、エラー値の一部が補正される）であり、エラーの絶対値に基づいて変化する。例えば、一の実施例では、大出力電圧の急激な増大（すなわち、エラーが０．５Ｖ以上）用に、より高いループゲイン（すなわち、８０％）が提供されている。より少ない出力偏差（例えば、０．０５Ｖ未満）については、より小さい（例えば、２０％）またはゼロのループゲインを用いることができる。可変ループゲインにより、負荷での電力要求における大きな変化に対して迅速な応答が可能となるが、小さな偏差に対しては、高周波数ノイズに対するより高い不感域を提供する。
セクション １．２．２．４ 最大／最小 制限付制御ループ
別の実施例では、最小デューティサイクル、最大デューティサイクル、または双方が提供されている。最小又は最大デューティサイクルは、最小パワーあるいは最大パワー間でコンバータを制限する。図２５に示すコンバータ２５７０と２５７１のようにいくつかのコンバータが同じ電源から電力を得ているようなシステムでは、各コンバータを最大パワーに制限することで、一のコンバータにおける大きなパワーの増大が他のコンバータの動作を侵害することを防いでいる。例えば、最大デューティサイクルの制限がないまま瞬間大電流がコンバータ２５７０（図２５）から流れる場合、コンバータ２５７１にも接続されている電源Ａ（ターミナル２５０８）で電圧ディップが生じる。電源Ａの大電圧ディップは、コンバータ２５７１において過渡反応を起こす。上述の最小及び最大デューティサイクルの制限は、レジスタ内に保存することが可能であり、ユーザがプログラム可能である。
セクション１．２．２．５ 低周波数クローズド／高周波数予測コントロールループ
上述したとおり、各サイクルについて、サンプリングおよびデジタル化入力値、応答計算、応答アプリケーションのすべてが一のサイクル内で完了しなければならない。本発明の一実施例では、必要な追加の計算を適用させるべく、そのサイクル期間に延長を要求することなく最適な応答をインプリメントするために、制御方法が、公知で、ｐｒｉｏｒｉを特徴付けるあるパワーイベントように開ループ調整を用いている。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）システムでは、リフレッシュイベント（その間にＤＲＡＭシステムの保存セルがシステマチックに読み取られる）が、ほぼ通常の間隔で生じる。このような公知のパワーイベントについて、イベントの電力要求（”サイン”）と適当な応答がメモリ内に特徴付けられ保存することができる。公知のパワーイベントが生じて認識されるときに、予め計算された応答を、再計算することなく現在のまた続いて生じるサイクル内で適用することができる（すなわち、「開ループ」）。図２４と図２７は、本発明の一実施例による、低周波数閉ループと、高周波数開ループ制御法を示す図である。
図２４に示すように、ステップ２４０１において、認識されたパワーイベントのサインを制御変数のサンプリングされた入力電圧値からサーチするために状態マシーンが提供されている。この状態マシーンは、いくつかのサイクルの移動ウインドウにおける保存された制御変数値のテーブルから、例えば、パワーイベントサインをサーチする。図２７は、時間ｔ０とｔ６の間に生じる、制御変数（例えば出力電圧）の入力値に示されているパワーイベントのサインを表す波形２７０１を示す。サインが認識される前に、状態マシーンは、ステップ２４０２において、上述の制御ループのいずれかのような電力調整用の閉ループ制御法を選択する。例えば、図２７を参照すると、サイクルｔ０とサイクルｔ１との間に、パワーイベントのサインが認識されると、閉ループ法が用いられて応答がなされる（この場合、ＭＯＳスイッチ駆動信号のデューティサイクルにおける増分の変化）。したがって、サイクルｔ０とサイクルｔ１との間の波形２７０２（おそらく、いくつかのサイクル期間）は、閉ループ制御法の動作から得られる応答を表す。しかしながら、サイクルｔ１では、状態マシーンはパワーイベントを認識し、サイクルｔ１とｔ６の間の時間に制御方法をステップ２４０４において開ループ制御法に変更する。開ループ法は、制御変数のサンプリングされた値がその間に保存されている期待値と合致する限り、フレームｔ１とｔ６の間に波形２７０２に示される増分デューティサイクルを達成するようにプログラムされている。そうでない場合、すなわち、開ループ制御法の動作中の制御変数の入力値が期待値でない場合、状態マシーンは、ステップ２４０２の閉ループ法に戻る。更に、図２４に示すように、閉ループ法は、開ループ方法と共に動作して、開ループ応答で補正されない残りのエラー値を補正する。
予測可能な、公知のパワーイベント（すなわち、アラームブザーを鳴らす、あるいは、ＣＣＦＬ供給による励磁イベントなど）が生じる場合であって、イベントのタイミングが既知であり（プログラムでコントロールされているため）、インパクトが公知であり、従って好適な電源応答が時間に先んじて既知である場合に、この実施例を簡略化することができる。ここでは、サインを認識することはなく、単純に好適な応答が行われる。この同じ制御手段であるが、「サイン」を認識する時間がゼロである特別なケースを見ることができる。
一の実施例では、閉ループの応答が多重サイクルにおけるエラー値を集積し、蓄積されたエラーがスレッシュホールドを超える場合か、あるいは所定の数のサイクルの経過数を超えた場合にのみ、正しい応答がなされる。代替として、増加デューティサイクルの訂正も多重サイクルにおいて蓄積され、蓄積された訂正がスレッシュホールドを超える場合か、または所定数のサイクルの経過数を超えた場合にのみ適用される。このように、閉ループ法は、高周波数ノイズに対する不感域を獲得しており、低下した過渡的応答を提供する。
セクション１．２．２．６Ａ 連続過渡現象回復アルゴリズム
一の実施例では、いくつものサインを同時にサーチすることができる。連続的に多重過渡現象が発生するケース、すなわち、認識したパワーイベントが他の認識したパワーイベントが終了する前に生じる場合を取り扱うため、状態マシーンは、２又はそれ以上のパワーイベントサインのオフセットのリニアな重なりを、このような発生を検出する時間内にサーチする。図２８は、本発明の一実施例による連続過渡現象回復制御方法を示す図である。図２８において、波形２８０１と２８０２は、時間ｔ０とｔ１に単独で生じる二つのパワーイベントのサインを示す。時間ｔ０において波形２８０１のパワーイベントの発生が検出された後、状態マシーンは、波形２８０１と２８０２がリニアに重なる時間間隔（ｔ１−ｔ０）によるオフセットである、波形２８０３のような複合サインをサーチする。波形２８０１と２８０２のパワーイベントが生じると、制御変数の値が、複合サインの一方に合致する。対応するプログラムされた応答のリニアな重なり部分に相当の適当な応答を、開ループ補正として適用することができる。
セクション１．２．２．６ 調整位相サンプリング
スイッチングパワーコンバータでは、必要があれば、調整を行うために提供されている電圧と電流を測定する必要がある。典型的な従来の解決法では、全波形をエラー増幅器に与えて、順次比較器に送り出してゆく。エラー増幅器では、何もなければ、出力電圧リップルをそのまま増幅する。これによって、リップル信号が生じ、比較器に送られて、コンパレータで用いられている不安定あるいは予測不可能な情報がパルス幅変調を設定することになる。これは受け入れられないので、エラー増幅器を使用する典型的な従来のアプリケーションでは、エラー増幅器のフィードバックループにおける補償とよばれるフィルタリングを用いて電圧リップルをフィルタにかけ、平均値が比較器に提供されるようにする。これによって、少なくとも二つの好ましくない結果が生じる。一つは、調整されるリップル電圧の平均値であること。第２に、このエラー増幅器の周波数応答が動的に減少して、電源の性能を下げることである。
本発明では、同期サンプリングを用いることによって利点を得ている。電圧をスイッチング波形に応じた時間に同じ時点でサンプリングすることによって、スイッチングリップル自体を減らすことができる。それ以上に、臨界パラメータに対応するポイントを選択することができる。パワーコンバータにおける最も普通の臨界パラメータは、最小電圧を、この電圧が負荷の最低要求以上であるように維持することである。マイクロプロセッサとメモリは、この最小ポイント以下の電圧の変動に対して耐性がない。最小電圧をサンプリングすることによって、非常に安定したリップルのない電圧測定が、レギュレータで生成される最小電圧に対して少しずつ展開する。これによって、レギュレータは、マイクロプロセッサが要求する最低電圧を提供することができる。従来の解決法では、エラー増幅器の周波数応答が補償され、電圧リップルが平均化された（フィルタをかけた）時に取り出された、電圧リップル平均値を上下に大幅に超える変動を計算するために調整ポイントにマージンを取る事が必要である。同様に、電流では、測定における電流リップル効果を除去するためにスイッチング波形と正確に同期することなく測定を行うことによって、電流が最大になり、他の利点が実行される時点でマージンをとる。最大電流は、コイルを飽和させないようにするために必要であるため、重要である。すなわち、電流がコイルの最大定格以上で流れている場合、このコイルはもはやインダクタとして動作することができず、そのコイルインダクタンスが小さくなり、コイル中のワイヤの非常に小さい抵抗が支配パラメータとなり、電流が急速に増えると共に、コイルと関連回路からの放射ＨおよびＥフィールドノイズに関して一連のノイズの問題が生じる。最大ピーク電流を最小にすることは、外部電源から入ってくるノイズ量を最小にすることでもある。最大ピーク電流の制御は、パワーコンバータでその電圧が傾斜し始めるレートを調整するのに使用することができる。従って、同期サンプリング電圧および電流の利点は二重である。まず、スイッチングノイズの除去、測定電圧及び電流リップルが、当然ながら除去される。次に、回路に、その臨界点が生じるところを推定させようとするパラメータの平均ではなく、パラメータの臨界部分をむしろ正確に調整することができる。
本発明によるスイッチングパワーコンバータシステムは、例えば調整可能な時点における出力電圧をサンプリングすることによって、または、バックコンバータ構成においては上側トランジスタのゲート駆動電圧の立ち上がりエッジの直前の固定時点における出力電圧をサンプリングすることによって、各個々のスイッチング電源のスイッチングノイズを除去するために、サンプルデータ技術を用いる。図４６に示すバックコンバータ１３０１．２を考え、図４２を参照する。図４２に示す信号は、ＦＥＴ ＱＴ１へのゲート駆動信号である。図４２における基準特性ＩおよびＶｏは、出力電圧Ｖｏと電流ＩがトランジスタＱＴ１に印加されたゲート駆動電圧について測定される時間を表示するものである。すなわち、Ｖｏは、トランジスタＱＴ１がインダクタＬ１に電流が流れ始める前に測定される。この時点でＶｏを測定することによって、出力電圧Ｖｏはスイッチング波形における最低点にあり、従って、それは従来のスイッチングサイクルからすると安定したものである。ＦＥＴ ＱＴ１が通電を終了する直前にインダクタＬ１を流れる電流を測定することによって、各スイッチングサイクルにおいてインダクタＬ１のピーク電流が測定される。同様に、最終値に傾いた最大時間、すなわち、ＦＥＴ ＱＴ１がオフになる直前に電流が測定される。
図４２に示すように、連続するスイッチングサイクルにおいて、その最初のサイクルはＡからＣへ延びており、第２のサイクルは、ＣからＥまで延びている。また、ＶｏとＩは、ゲート駆動電圧に対して同じ相対位置で測定されている。波形中のポイントＡおよびＣは、トランジスタＱＴ１のゲート駆動電圧の立ち上がりエッジを示す。図４２では、電圧測定時間と電流測定時間は、トランジスタＱＴ１のゲート駆動電圧の立ち上がりエッジと立下りエッチの直前になるように描かれているが、他の位置であってもかまわない。同じ相対位置で測定することによって電圧と電流のリップルを除去することができる。
図４２Ａに、典型的なブーストスイッチングパワーコンバータを示す。この回路では、ＦＥＴ Ｂ．２が第１の期間内にオンになり、ＦＥＴ Ｕ．２が第１の期間にオフになる。インダクタＬ１．２を流れる電流Ｉは、図に示す方向に流れる。第２の期間においては、ＦＥＴ Ｂ．２がオフに、ＦＥＴ Ｕ．２オンになり、コンデンサＣ１．１に電圧が保存される。本発明によれば、図４２Ａに示すようなブーストコンバータ構成において、制御パルスが定期的にＦＥＴ Ｂ．２ｍｐゲートに与えられ、ＦＥＴ Ｂ．２が導通を開始する直前に出力電圧Ｖｏが測定される。電流Ｉは、ＦＥＴ Ｂ．２のゲート駆動信号が終了する直前に測定するようにしても良い。ブーストコンバータに関する上述の手順に続いて、バックコンバータについて上記に指摘したものと同じ利点がある。本発明の一の実施例では、スイッチングサイクルが２μｓであるが、他のサイクル時間を用いても良い。測定のための具体的なサンプリング時間は、２ナノ秒である。従って、サンプリング時間は全サイクルのうちのほんの僅かな部分を占めるだけであり、これは、興味のあるパラメータが連続的に測定される従来技術と対照的である。
サンプルホールド回路１２０７の動作を他の部分において詳細に述べる。しかしながら、簡単に述べると、デジタルパルス制御ラッパ１２０１からのコマンドがサンプルホールド回路１２０７に、電圧（Ｖｏ）と電流（Ｉ）をいつサンプリングするかの指示を出す。調整制御モジュール（ＲＥＧ）１２０４内のソフトウエアは、その測定に基づいて、平衡状態に調整されている電源に何をもどす必要があるかを決定する。この決定は、コンピュータ計算によって行っても良く、あるいはルックアップテーブルで行うようにしても良い。平衡状態に調整されている電源に戻す処理とは、Ｖｏをその電源のターゲット電圧にするという意味であり、インダクタを流れる平均電流を負荷電流と同じにし、スイッチングサイクルにおける電流の変化をゼロにするということである。調整された電源を平衡状態にするために何が必要かの決定に基づいて、調整制御モジュールＲＥＧ（１２０４）からデジタルパルス制御ラッパ１２０１への出力信号は、デジタルパルス制御ラッパ１２０１へ、両方のトランジスタへ送るべきゲートドライブパルスの幅を指示する。
シングルスイッチングパワーコンバータが制御されている場合、前述の構成は、そのシングルスイッチングパワーサプライのノイズを除去するのに十分である。すなわち、それ自身のスイッチングノイズは、その出力電圧を調整するのに用いられるその電圧及び電流測定に影響を及ぼさない。本発明の一の実施例では、７つの電源がある。スイッチングトランジスタのゲート駆動信号が互いに照会を行うことなく与えられると、ある時点でチャンネルからチャンネルに干渉が生じることがある。例えば、ここで、チャンネル０と呼ぶ第１のチャンネルの検出ラインが、チャンネル１と呼ぶ第２のチャンネルの検出ラインに近づいた場合、チャンネル１は、チャンネル０がその電圧測定を行おうとするところでスイッチすることがあり、その電圧測定が信頼できないものになることがある。スイッチング時間の調整がなされなければ、チャンネル１のスイッチングが生じるところのランダムな性質によって、この干渉がシングルサイクルのものであるか、あるはいくつかのサイクルのものであるか、あるいはランダムなものになることもある。本発明では、スイッチング信号のすべてが内部的に引き出される、すなわち、信号はすべて同じクロックのランニングオフであり、すべてロジックでスケジュールされている。チャンネル間の干渉は、各位相のスイッチングポイントを注意深くスケジュールすることによって回避することができる。上述の例では、チャンネル１は、チャンネル０からサンプリングがなされたときに与えられるゲート駆動信号を有し、干渉が測定に影響し得る。本発明によれば、スイッチング時間が、図４２Ｂに示すように再スケジュールされる。図４２Ｂから明らかなように、チャンネル１におけるトランジスタへのゲート駆動信号を遅い時間に再スケジュールすることによって、チャンネル０における電圧と電流の測定はチャンネル１におけるスイッチングによって影響されることがない。同様に、各電源についての各スイッチング波形の位相を他のどのチャンネルとも位相干渉が生じないように変更することができる。この場合、各チャンネル内で、ついでチャンネル間で隣り合う各チャンネルの位相をスケジューリングすることによって、それ自身のスイッチングで同期してサンプリングを行い、スイッチングノイズがサンプルから除去される。ゲートドライブ波形のスケジューリングは、上述した調整制御モジュール（ＲＥＧ）１２０４のエッジスケジューラ部で実行される。
セクション１．２．２．７ 保存された外部コンポネントパラメータ
中央処理モジュール（ＳＹＳ）１２０５は、制御すべきスイッチングパワーコンバータの動作パラメータを用いてホストでプログラムすることができる。例えば、所定の電圧レベル、負荷で引き出される期待電力、部品のインダクタンスとキャパシタンス値、スイッチング電源に関連するトランジスタの動作特性などの回路値、などは、すべて不揮発性メモリに保存することができる。調整制御モジュールについて述べたとおり、中央処理モジュール（ＳＹＳ）１２０５は、これらの外部パラメータを用いて通常動作の前に各スイッチング電源についての期待パルス幅を計算することができる。これらの期待パルス幅を用いて中央処理モジュール（ＳＹＳ）１２０５は、ＤＰＣサイクルの対応するパルスエッジをスケジュールし、調整制御モジュール（ＲＥＧ）１２０４にパルスエッジスケジュールを送る。このパルスエッジスケジュールを伴う通常動作を開始することによって、通常動作中に調整制御モジュール（ＲＥＧ）１２０４で必要なパルスエッジの再スケジューリングの回数が低減される。
セクション１．２．２．１１ 動的同期および非同期動作
図２９を参照すると、バックコンバータ４９が記載されており、これは、以下の動作説明に関連する。図２９に示すように、１０Ｖの入力があり、トランジスタは適宜５Ｖの出力Ｖ０を提供するようスイッチングしている。入力電圧により近い出力電圧が望まれる場合は、図４３に波形Ａで示されるような電流カーブがインダクタＬ５０に見られる。特に、ＦＥＴ５０が導通している期間に電流Ｉｍａｘに達し、ＦＥＴ５０の導通が中止されたときの電流はＦＥＴ５１が導通している間に下がり、動作サイクル中にＩｍｉｎとなる。このサイクルは波形Ａに、ＣＹＣＬＥの符号によって表示されている。
カーブＡは、インダクタＬ５０に電流が常に流れていることを示しており、決して０にならない。従って、電流が継続する期間がこのモードを記載するのに使用されている。図４３Ａは、図２９のターミナルＳにおける継続電流モードの電圧波形を示す。図４３Ａは、装置内の寄生効果による電圧波形を示す。トランジスタＦＥＴ５０がオフに変わるときのＩｍａｘから、図４３Ａで斜線領域で示すＳ低電圧状態への過渡時間がゼロでないことがわかる。ＦＥＴ５０をオフにするには所定の時間がかかる。この時間は、ＦＥＴの物性と様々な寄生容量効果に基づく。ターミナルＳにおける電圧がハイからローに遷移する時間に先立って、ＦＥＴ５０が完全にオンになるハイ状態で、ＦＥＴ５０を流れるＩｍａｘ電流が存在するが、ＦＥＴ５０は完全にオンであるので、電圧降下はなく、ＦＥＴ５０によって放散されるはっきり感知できる電力はないことが明らかである。他方では、Ｉｍａｘはすでに流れているが、ＦＥＴ５１のトランジスタは完全にオフになっているので、別の回路に流れる。ＦＥＴ５０には電圧はかかっていても、電流が流れないので、電力は消散しない。従って、ＦＥＴ５０の電力の消費は実際には、Ｉｍａｘが流れ続け、トランジスタＦＥＴ５０の電圧がオフ状態に向けて直線ライン状態から多かれ少なかれ減少する時点である、ＦＥＴがオフに切り替わる時間に発生する。したがって、電力がＦＥＴ５０で消費され、負荷に届かずに無効になりがちである。ＦＥＴ５０がスイッチオフされた後の時点で、電圧波形はゼロＶ以下まで落ち続ける。インダクタＬ５０は、Ｉｍａｘで導通を続けようとするが、トランジスタＦＥＴ５０もＦＥＴ５１もこの時点でオンになっていないので、ダイオード５０が導通し、Ｉｍａｘがダイオードを流れる時点である、ダイオードＤ５０の切り替えスレッシュホールドに届くまで電圧は下降し続ける。なにもなければ、Ｓ信号がローである全時間、真正電圧降下を伴って電流がダイオードＤ５０に流れる。これらの電流は、まったく実質的なものであり（多アンペア）、この例において放散される電力は、スイッチングサイクルの有意な部分について継続するのであればかなりの量になる。電圧降下が０．６Ｖ、電流が２Ａ、デューティサイクルが５０％のダイオードでは、６００ｍＷ程度がダイオードで放散される。電源が、２Ａで３Ｖの電圧を発生するように設計されていれば、電力の１０％がダイオードで消費されることになる。ダイオードの電圧降下が各サイクルの大部分の時間に減少する同期整流器が、ＦＥＴ５１にインプリメントされている。ダイオードＤ５０にかかる電圧降下を少なくして、低電圧で電流を流すことによって、電力の浪費はより少なくなる。図４５Ｃに記載するように、ＦＥＴ５１（この図では、ゲート駆動波形ＬＦで表されている）は、ＦＥＴ５０がターンオフされる（この図では、ゲート駆動波形ＵＦで表されている）のと同時にターンオンされない。なぜなら、降下する波形のある時間で、両方のＦＥＴがオンになるので、過電流がながれ、保持しようとしている以上の電力が浪費されるからである。したがって、ＦＥＴ５０が完全にオフに切り替わり、そのゲートをオフにする信号が存在し、実際にスイッチオフにするまで十分な時間が経過しなくてはならないといった遅れがある。次いで、ＦＥＴ５１へのゲート制御信号がオンされ、これもＦＥＴが完全にオンになるまで応答にラグ時間がある。図４３Ａの波形の右側に、この図にＩｍｉｎとして表示されているロー状態のＳ電圧波形がある。この時点で、ＦＥＴはオフに切り替わり、ダイオード５０に電流が再び流れる。この電流は低くなり、実際、図４３に示す定電流図のＩｍｉｎ点になるが、ダイオードＤ５０にはトランジスタＦＥＴ５０を導通させてオンに切り替えるのに十分な電圧がある。このラグ時間は、両トランジスタが同時にオンになる可能性をなくすために再度必要である。ＦＥＴ５０がオンになると、立下りエッジで同じ状態となる。ＦＥＴ５０にかかる電圧が上昇すると、ＦＥＴ５０がオンになることを示し、ＦＥＴ５０が完全にオンになっていなくても、電流が上側ＦＥＴ５０に流れる時間、すなわちＩｍｉｎがあり、従って、電力はそのＦＥＴで放散され、負荷に届かない。したがって、スイッチングサイクルの両端部において電力ロスがあるが、Ｉｍｉｎ時点における電力よりもＩｍａｘ時点においてより多くの電流が失われるのは明らかである。上述したことは、同期バックスイッチング電源の従来の波形を現しており、同期とは、両ＦＥＴが少なくともこのサイクルの一部の間にオンになることを意味する。
不連続動作
図２９の回路４９を参照すると、負荷電流は例えば２アンペアであり、周期は２μ秒である。リップルがどのようになるかを示すマップを作るとすると、１０Ｖが入力され、５Ｖが出力し、従って、デューティサイクルは約５０％になる。入力電圧にデューティサイクルを掛けると出力電圧になるという近似方程式によって出力電圧がもとめられる。ここでデューティサイクルはＦＥＴ５０のものである。次いで、インダクタＬ５０の電流についての図３０に示す波形を見ると、２．１アンペアの高さから１．９アンペアの低さに亘っており、平均２アンペアの電流が出力されている。コンデンサＣ５０がその中にこの電流を集積しており、実際に人が見ているのはこの数値である。これがいわゆる「連続モード」と呼ばれているものである。連続モードにあるこの例では、ＦＥＴ５０とＦＥＴ５１は、それぞれ２μ秒期間の２分の一の間オンになる。負荷電流がリップル電流の１／２より大きいので、電流は常にインダクタを流れ、決してゼロにならない。電流は常に同じ方向に流れるが、その傾きは逆転する。時に、電流が増加し、時に減少するが、電流は決してゼロにならない。ここで、同じ回路が丁度１００ミリアンペアの電流を流すのに使われるとする。図３１に示すように、同じリップルで、同じく２μ秒の周期を得るだろうが、電流は＋２００ミリアンペアの高さから０に亘り、平均１００ミリアンペアとなるだろう。これを下げたい場合はどうすればよいだろう。それには二つの方法がある。電流を０にしたいと仮定して、一つの単純な例を考察する。互いに位相を外してＦＥＴ５０と５１を稼動したとき、電流を０ミリアンペアにしたいとして、交互に、ＦＥＴ５０がオン（１０Ｖ−５Ｖ）であるときにコイルＬ５０に５Ｖの電圧がかかっており、ＦＥＴ５１がオン（０Ｖ−５Ｖ）のときこのコイルに５Ｖの電圧がかかるので、リップル電流は２００ミリアンペアのはずである。どのようにして０になるのか？リップルが図３２に示すようになるので、０になるのである。時間０および２μ秒では、−１００ｍａである。ついで、１μ秒で＋１００ｍａとなり、負荷に流れる電流は０になる。インダクタＬ５０において電流が負になるために、電流が時間軸を横切る時点で、インダクタＬ５０内で電流の方向が実際に反転したことを意味する。ＦＥＴ５１は、例えばこの相においてオンであり、インダクタＬ５０は完全に放電され、次いで反対方向にチャージされる。ここで、電流は逆方向、すなわち負の方向に流れる。電流は負荷に流れ込む代わりに負荷から流出する。ＦＥＴ５１をオフにすると、インダクタＬ５０は正になる。電流は、まずＦＥＴ５０内の真性ダイオードを流れ、今閉じているＦＥＴ５０が閉じて、それ以前のエネルギィを電源に送り返す。これをずっと繰り返すのだ。これは、０ミリアンペアにするための実にお粗末な方法である。なぜなら、２００ミリアンペアの電流が、電流を発生させないために、回路中で両方向にすべての寄生損失を通って送られているからである。電流を発生させない正しい答えは、何もしないことであり、両方のＦＥＴをオフに保つことである。図３３に示す不連続モードは、低電流においてより効果的である。おなじデューティサイクルと傾きを用いて、電流が例えば１００ミリアンペア、つまりサイクル時間の２５％、になるときにＦＥＴ５０をオフに、ＦＥＴ５１をオンにすると、サイクル時間の５０％で電流は０に下降する。これは、平均５０ｍＡの電流が、サイクルの最初の５０％の間に流れたことを意味する。サイクルの次の半分の間は、コイルに０ｍＡの電流が流れており、両ＦＥＴをオフにすることでインダクタに０Ｖを与え、０ｍＡがサイクルの残り５０％の間流れ続ける。これらのパーセンテージを考慮すると、結果としてこの例の全スイッチングサイクルである２μ秒間フルに２５ｍＡとなる。電流がインダクタＬ５０に継続的に流れていないので、従って不連続な電流と呼ぶ。２μ秒の期間の５０％と１００％の間でＦＥＴ５０とＦＥＴ５１の双方がオフにされる。
この電流を更に減少させる必要がある場合は、トランジスタをオンにしたりオフにしたりする動性のために、ＦＥＴ５０とＦＥＴ５１のゲートを駆動するパルスをある時点までどんどん短くするが、必要なパルスが非常に短くなり実行できないものになる。言い換えると、パルスの時間はＦＥＴの立ち上がり時間と立ち下がり時間によって完全に消費される。この状態では、実際には一つのパルスを送出し、多くのサイクルを待ち、それから次のパルスを送出する。これは、パルススキッピングと呼ばれ、単に不連続モードでの稼動のより極端なケースである。サイクルスキッピングは図４３の波形Ｃに記載されている。
これが、どんなに問題であるかを示す例として、スリープ状態のＰＤＡ用にスタンバイ電力を提供するように設計された本発明の電源を考える。スリープ状態にあるとき、ＰＤＡのＳＤＲＡＭＳによって消費される電流は、およそ２ミリアンペアである。Ｃ５０などの１０μファラッドのフィルタコンデンサを用いることにより、制御ロープのデッドバンドにおいて通常使用される３０ミリＶに電圧が下がるのに１５０μ秒かかる。すなわち、符号７５で、これらのＦＥＴを駆動するために使用されている各パルスの間で２μ秒のサイクルがスキップされている。このモード下で、ある電源ではたったの１５０μＡしか消費していない。これらの条件下では、何秒も個々のパルス間で経過することがある。
連続電流モードでは、電流が変化すると、安定状態のデューティサイクルが非常に制限された量だけ変化する。電流が一旦リップル電流の１／２未満に下がると、効率を維持するためには、電流を不連続にさせてしまいたい。不連続モードでは、送出される電流が、両ＦＥＴがオフである時間の量で計られ、従って、ＦＥＴに送出されるパルスのタイミングが電流と共に迅速に変化する必要がある。負荷電流によって必要とされるモードによって、異なった調整アルゴリズムを用いることができる。モードの変化は、アナログコンパレータと増幅器に基づく従来技術での実施においては、大きなチャレンジを意味するかもしれない。デジタルベースでは、本発明の回路は、負荷電流が計算したリップルの１／２以下であることを検出することができ、単純に不連続モードにもとづいた正しいＦＥＴのタイミングを求めることができる。この変化は、計算に効果があるだけであり、出力ドライバＡからDsに使用される構造、あるいはサンプルホールド回路に影響するものではない。したがって、不連続動作の間は、インダクタによって電流を電源に戻させはしない。したがって、いわゆる負の電流、すなわち、コイルから電源に逆流する電流を意味する負の電流を防止することができる。不連続モードでの主たる目的は、コイルを流れる電流が負になることを防止することである。本例では、出力電圧はＦＥＴ５１がＦＥＴ５０とちょうど同じ時間だけオンになる必要があることを意味する入力電圧の１／２である。インダクタＬ５０がＦＥＴ５０および５１と交差する点であるターミナル「Ｓ」からＦＥＴ５１にかけて存在する真性ダイオードＤ５０のために、この例より更に微妙な点が存在する。同期トランジスタＦＥＴ５１の目的は、電流が流れているときに、ＦＥＴにかかる電圧の降下を減少させることである。ＦＥＴ５１をオフにするのに長く待つことには危険が伴う。なぜなら、これによってダイオードの電流が反転して、ＦＥＴ５１がついに開になったときにターミナルSにおいて大きなリンギング波形が生じる可能性があるためである。このリンギングは好ましくない。なぜなら、効率に対する若干のマイナス影響があると同時にそれによって干渉が生じるためである。この潜在的な問題を緩和する一つの方法は、インダクタＬ５０に流れる電流が０電流と交差する少し前にＦＥＴ５１をオフにすることである。この時点では電流が非常に低いので、我々の実施方法において電力への不利益はほとんどない。この実施方法では、調整制御モジュール（ＲＥＧ）１２０４にアルゴリズムを用いて、これらのＦＥＴの導通／非導通を制御している。従来技術では、インダクタを流れる電流は、連続的に測定されており、インダクタの電流が０と交差する瞬間を検出して、インダクタへのドライブを開放しようとしていた。これの問題点は、コンパレータとスイッチングトランジスタにおいて伝達遅延時間があるため、ゼロ電流点が、しばしば遅れて検出されることである。この問題を解決する試みにおいては、インダクタに別のトランジスタを配置した「リングキラー回路」を用いて、下側のトランジスタがオフになった後に、コイルにかかるトランジスタがオンになってそれを放電するようにしている。
以下の説明に関連して図４３Ｂと４３Ｃを参照して、同期モードの動作がある負荷状態において歓迎されない旨を説明する。まず、大変長いデューティサイクルを示している図４３Ｂを考えると、Ｓ信号がローである時間（図においてＡであらわされている）が非常に短い。これは、入力電圧が出力電圧に非常に近い場合に生じる。同時に、これはスイッチング電源が少なくともバックコンバータ構造において最も効率的である時にでもある。例えば、時間Ａが１００ｎｓに等しいとすると、ＦＥＴ５１をオンにする十分な時間がなく、それをしようとすると、ほとんど直ちにターンオンしなければならず、ＦＥＴ５０の導通とオーバーラップする危険がある。したがって、全サイクル中高いパーセンテージでＦＥＴ５０が導通している非常に長いデューティサイクルについては、ＦＥＴ５１を使用することは好ましくない。この制限は、典型的には、同期バックスイッチング電源が達成できる最大デューティサイクルを規定するものであり、ＦＥＴ５１をオン、オフするのに時間が十分でないような長いデューティサイクルを達成するものである。本発明の一の特徴によれば、ＦＥＴ５０のデューティサイクルが、調整制御モジュール（ＲＥＧ）１２０４によってモニタされ、デューティサイクルが十分に長い場合は、ゲート駆動信号がＦＥＴ５１に印加されずにＦＥＴ５１が導通しないようにシステムを動的に構成するようになっている。この動的操作について、以下に述べる。
図４３Ｃは、もう一方の極端な動作である負荷が極端に小さい動作モードにおける時間を関数としたターミナルＳにおける電圧をプロットしたものである。この図のターミナルＳの波形は、図４３の波形Ｂに記載されているような不連続電流に対応する。ターミナルＳの初期電圧は、入力電圧Ｖｉｎと接地電圧の間にある。すなわち、出力電圧Ｖ０における初期電圧であり、インダクタＬ５０に流れる電流がゼロであれば、インダクタＬ５０にかかる電圧もゼロにならなくてはならない。図４３Ｃから、短いパルスを発生する前にトランジスタＦＥＴ５０がオンにスイッチングされていることがわかる。ＦＥＴ５０のデューティサイクルが図４３Ｃに示されており、ＦＥＴ５０が非常に短時間だけオンになることがわかる。ＦＥＴ５０がオフのときに、インダクタＬ５０は、ダイオードＤ５０が以前と同様に導通するＳ期間に接地電圧まで、次いで接地電圧以下にさげる。この場合は、次いでインダクタＬ５０を流れる極少量の電流が、インダクタＬ５０の電流がついにはダイオードＤ５０を導通させるのに十分なものでなくなるまで減少するので、ダイオードＤ５０を流れる電流が減少してゆく。インダクタ５０にかかる電圧は様々な寄生電圧に反して上昇する。ターミナルＳの電圧が、回路の様々な寄生キャパシタンスに反して、再び、次のパルスが送出されるまで、すなわちＦＥＴ５０が次のサイクルの始まりにおいてオンになるまで保持され、出力電圧Ｖ０に届くまで上昇する電圧である。このモードでは、ＦＥＴ５１をオンするスイッチング時間が不十分なためではなく、ＦＥＴ５１がオンになるのに十分長い間接地電圧以下にインダクタＬ５０を保持するのに十分な電流があるため、ＦＥＴ５１を使用することは薦められない。ＦＥＴ５１をオンにする試みが、長すぎる時間オンにする結果になることがあり、インダクタＬ５０に流れる電流の方向が実際に反転して、負荷から接地に向けて流れ、ＦＥＴ５１がオフになるときにリング効果が生じる。したがって、このモードでは、負荷から流出する電流から生じる無効性と、このリング効果によって生じる干渉を防ぐために、動作サイクルにおいてＦＥＴ５１がオンに切り替わらない非同期モードで動作することが好ましい。従って、具体的には短いデューティサイクルについて、所定の最小値に以下に下がるＦＥＴ５０のデューティサイクルに基づいて、システムは同期動作から非同期動作に動的に変化する。非連続電流モードにおけるより長いデューティサイクルについては、ＦＥＴ５１は、サイクルの一部においてオンになるべきであるが、全サイクルではない。上述した図４３の波形Ｃに示すターミナルＳの不連続電流は、サイクルスキッピングにおいて見られる典型的なものである。図４３の波形Ｂに示す各サイクルでパルスが発生する不連続電流の場合、インダクタＬ５０が放電するのに必要な時間より少なくなるように計算された時間オンされるのに十分に長い時間がある。従って、ＦＥＴ５１がオフになって、ダイオードＤ５０を介してインダクタＬ５０が完全に放電できるようにして、その電流がゼロになったときに自動的にオフになって、リング効果を防止することができるようにする。
スイッチング電源コントローラ１２００は、回路４９などの電源回路が同期モードから非同期モードに変わるべきときを、複数のファクタに基づいて計算する。例えば、Ｖｉｎの大きさに近い大きさのＶｏを出力するために、ＦＥＴ５０がサイクル時間のうち比較的長い部分においてオンであることが要求されていると仮定する。一の動作モードにおいて、ＦＥＴ５１の製造者の動作特性は、不揮発性メモリ１２１６に保存されている。ＦＥＴ５１のターンオン／ターンオフ時間は、この動作に特に関連する。上述したとおり、ＦＥＴ５０がオンでなくてはならないデューティサイクル部分が比較的大きい場合、ＦＥＴ５１をオンにして、次のサイクルの前にオフにするための時間が十分でないことがある。システムハードウエアの中央処理モジュール（ＳＹＳ）１２０５と協働する調整制御モジュール（ＲＥＧ）１２０４は、ＦＥＴ５０を駆動するのに必要なパルス幅と、ＦＥＴ５１をオンしてからオフにするためのパルスのサイクルにおける残り時間に基づいて、サイクルの残り部分の間にＦＥＴ５１をオンしてからオフにするゲートパルスを発生すべきかどうかの計算を行う。要求されるＦＥＴ５１のオン−オフ過渡時間に加えて、ＦＥＴ５１のゲートを駆動する伝達遅延も計算に考慮される。サイクルの残り時間がＦＥＴ５１をオン、オフするのに不十分な場合、調整制御モジュール（ＲＥＧ）１２０４はＦＥＴ５１のゲートに駆動パルスを発生させるデジタルパルス制御ラッパ１２０１にコマンドを送らないため、スイッチング電源コントローラ１２００で調整されている電源が同期動作から非同期動作に動的に変化する。ＦＥＴ５１が全サイクルにおいてオンになるべきかどうかを決定する代替モードにおいて、スイッチング電源コントローラ１２００はパワーロスを考察する。サイクルの残り時間が次のサイクルが始まる前にＦＥＴ５１をターンオン、ターンオフするのに十分である場合でも、パワーロスの観点から、そのようにしないことが好ましいこともある。例えば、インダクタＬ５０に流れる電流に基づいてシステムがＦＥＴ５１の導通によって消費される電力が真正ダイオードＤ５０で消費される電力より大きいと計算するのであれば、ゲート駆動電圧はＦＥＴ５１に印加されず、調整電源が非同期モードで動作する。
ＦＥＴ５０が動作サイクルの比較的短い部分においてオンになる必要がある、他方の極地では、ＦＥＴ５１をオンにすることは明らかである。システムは、インダクタＬ５０を流れる電流に基づいて、ＦＥＴ５０がオフになった後Ｌ５０の電流がゼロに落ちる時間を計算する。ＦＥＴ５１の特性と電源４９の他のコンポネントがＮＶＭ１２１６内に保存されているので、この計算は可能である。計算された電流がゼロに落ちる時間がＦＥＴ５１をオン、オフする時間より短い場合は、ＦＥＴ５１を使用しないことが好ましい。代替的に、真正ダイオードＤ５０を介して電流をゼロに下げることができる。代替モードにおいては、ＦＥＴ５１をオン、オフすることが得策であるかを決定するために電力消費量が計算される。ＦＥＴ５１を使用したときに消費される電力と、ダイオードＤ５０を介して電流を減少させるときに消費される電力の比較結果に基づいて、システムを同期動作にするべきか非同期動作にするべきかを決定する。
上述の分析は、バック回路の同期動作対非同期動作を考慮したものである。ブースト回路またはＳＥＰＩＣについても、同様の動作分析と、同期モードで行うか非同期モードで行うかの決定がスイッチング電源コントローラ１２００で行われる。図４６に記載された回路で、ＱＴ０、ＱＢ０、Ｌ０，Ｒ０およびＣ０がスイッチング電源コントローラによってブースト回路として制御されていると仮定する。
さらに、Ｂａｔｔ．０の出力電圧は電源Ａに必要な電圧より若干低いと仮定する。スイッチング電源コントローラ１２００は、電源Ａの電圧に基づいてリードＦ１を検出し、リードＳ２で検出されたバッテリ電圧に基づいて、ＱＴ０とＱＢ０のゲートへ送る一連のゲート駆動パルスに基づいて、回路をブースト構造に構成する。バッテリ電圧と電源Ａに必要な電圧間の差が小さいので、ＱＢ０に提供されるゲートパルスは、比較的短い期間を有する。回路を同期モードで動作するべき場合は、ＱＢ０がオフになった後、ＱＴ０がオンになって電流、すなわち、電力を送出してコンデンサＣＥを必要な電圧より若干高い電圧にチャージする。Ｒ０がシステムに知られているためＲ０を流れる電流の大きさはスイッチング電源コントローラ１２００で計算され、不揮発性メモリ１２１６に初期設定される。同様に、トランジスタの特性も不揮発性メモリ１２１６に初期設定される。前述したパラメータがわかっており、スイッチング電源コントローラ１２００は、ＱＴ０がオンになるシナリオ（ｉ）についてのパワーロスと、ＱＴ０がオンにならないシナリオ（ｉｉ）についてのパワーロスを計算して比較する。当業者には認識されているように、ＱＴ０がオンにならない場合でも、ＱＴ０の真正ダイオード（図示せず）があるため電流がこのトランジスタを流れる。この計算及び比較結果が、ＱＴ０をオンしないことによってより少ないパワーが消費されることを示す場合は、スイッチング電力コントローラ１２００はゲートパルスをＱＴ０に出力せず、非同期動作となる。上記より、同期動作または非同期動作は、システムによって動的に決定されることがわかる。これは、ユーザが回路に動作モードを設定するものであり、いかなる変更もユーザによって手動でなされなければならない従来技術とは異なる。
上述のものでは、効率を改善する動作態様のためにだけスイッチング電源に同期整流器が用いられているが、非常に長い、および非常に短いデューティサイクルの態様においては、同期スイッチングの特徴が動的に除去され、非効率性を防止している。
セクション１．２．２．１２ デジタル共鳴制御ループ
図４４は、符号１．２．２．１２であらわすハーフブリッジ高電圧電源回路を示す図であり、これは、冷陰極蛍光管ＣＣＦＬ１の電力供給に用いることができる。ハーフブリッジ構造では、まずエネルギィが一方の側に供給され、次いで他方に送られる。インダクタＬ１２とＬ１３を、フルブリッジの場合の上側の二つのトランジスタと置き換える。上述の図に示すハーフブリッジ回路１．２．２．１２は、５Ｖの電源と接地間のＦＥＴ Ａに直列に接続された第１のレッグインダクタＬ１３を具える。同様に第２のレッグインダクタＬ１２が、５Ｖの電源と接地間のＦＥＴ Ｂに直列に接続されている。ＦＥＴ ＡとＦＥＴ Ｂのゲートは、例えば波形ＷＦ１とＷＦ２の各々で、あるいはＷＦ３とＷＦ４の各々で駆動される。これらの波形は図４４Ａに示されている。これらのトランジスタのゲートの駆動制御信号は、例えば、図１２に示すＮＦＥＴドライバモジュール１２０２によって提供される。検出抵抗Ｒ１２からのフィードバック信号は、ラインＣ１とＣ０を介してサンプルホールドモジュール１２０７に送られる。これらも、図１２に示されている。ゲート駆動信号のデューティサイクルは、適宜の電圧をＣＣＦＬ１に提供するのに必要な変更を相関として調整される。圧電性トランスＰＺＴ１を、例えば、ニューメキシコ州、アルバクエルク、ＮＥ，アラメダブルバード、４８００にあるＣＴＳ ワイヤレスコンポネント社製のトランスＫＰＮ６００３Ａを用いてインプリメントすることができる。図４４に示すように、ＰＺＴ１のターミナルＴ１への入力は、インダクタＬ１３とＦＥＴ Ａのドレイン間の共通接続から提供され、ターミナルＴ２への入力は、インダクタＬ１２とＦＥＴ Ｂのドレイン間の共通接続によって提供される。圧電性トランスＰＺＴ１の出力は、ＣＣＦＬ１の一方の側に接続される。ＣＣＦＬ１の他方のターミナルは、検出抵抗Ｒ１２の上側ターミナルに接続され、この抵抗の下側ターミナルは接地されている。
回路１．２．２．１２は圧電トランスを駆動しているが、従来の磁気トランスの駆動に使用することもできる。圧電トランスは、適宜の電流の低下を伴って低電圧を高電圧に変換する方法が全く電気機械的であるところが磁気トランスと異なるが、入力電圧と出力電圧の比で機能するというように、同じ特徴を持っている。本発明の一実施例では、ＰＺＴ１は１００：１の機械的アドバンテージを有する。これは、入力ターミナルＴ１／Ｔ２に印加される各電圧に対して、出力ターミナル０Ｔに１００Ｖが与えられることを意味する。圧電トランスは、全く電気機械的であるため自然共鳴周波数を持っており、装置の機械的な特性で決定される比較的低い周波数帯外では稼動しない傾向にある。この周波数は装置ごとに異なり得る。すなわち、これは、製造工程で制御される完全なプロセスではなく、装置の仕様がこの共鳴周波数の値を決め、実際の共鳴周波数はどちらにしても高いパーセンテージで変化する。最適効率は共鳴周波数で得られ、共鳴周波数から十分に遠い動作では実際には装置が発振しない。図４４Ａは、駆動波形のいくつかの例を示す図である。波形ＷＦ１とＷＦ２は、トランジスタＦＥＴ ＡとＦＥＴ Ｂのゲートにそれぞれ送られる。これらの波形は、可能な最大駆動振幅を示しており、デューティサイクル５０％、位相から１８０°のところの各波形である。ＷＦ１のサイクルが図４４Ａに示されている。ＷＦ２のサイクルは、同じ時間長であるが、開始時間がずれている。これによって、圧電トランスＰＺＴ１に約５Ｖの駆動波形が送られ、共鳴状態で稼動する場合にＣＣＦＬ１に約５００Ｖの交流電圧が印加される。図４４Ａを参照するとわかるように、波形ＷＦ３、ＷＦ４も、波形ＷＦ１とＷＦ２と同様の周波数を有するが、波形ＷＦ３、ＷＦ４はデューティサイクルが短い。こように短いデューティサイクルとすることによって、ＰＺＴ１へ送出するエネルギィが少なくなり、これに応じて、圧電トランスの出力電圧及び出力電流の本質的な制御機能が与えられる。この回路では、ＰＺＴ１の共鳴周波数を見つけて、その共鳴周波数を維持することが重要である。いくつかのアルゴリズムを用いることができる。共鳴アルゴリズムの一例は、フィードバック信号Ｃ１とＣ０を観察しながら、ターミナルＴ１およびＴ２への駆動信号の周波数を変えることである。共振周波数から遠い周波数では、ＣＣＦＬ１に電圧が印加されないので、フィードバックがみられないかもしれない。ＰＺＴ１の製造者がリストに上げている最小値以下の周波数からスタートして、ＦＥＴ ＡとＦＥＴ Ｂへの入力駆動信号の周波数が高くなるとき、ＣＣＦＬ１が稼動し始め、Ｃ１、Ｃ０で信号が検出される。周波数が上がると、信号Ｃ１、Ｃ０と信号ＷＦ１、ＷＦ２間の位相関係がシフトし始める。９０°の位相シフトが見られる時点で共鳴が表示される。ＰＺＴ１の共鳴周波数に達した時点を決定する第２の方法は、ＰＺＴ１がその共鳴周波数で最大出力となることを知った上で、Ｃ１、Ｃ０で信号の振幅を調べることである。ゲート駆動信号の周波数は、電流がＣＣＦＬ１に流れていることを示すＣ０、Ｃ１に電圧が現れるまで動いており、さらにこの周波数は勾配が付いて、Ｃ１、Ｃ０の電圧がピークに達するまでモニタされ、再度共鳴動作を表示する。このトポロジィは、バック、ブースト、及びＳＥＰＩＣなどの他のトポロジィと組み合わせて維持することができる。ここで、隣接位相サンプリングとされている場合もある同期サンプリングを用いると、駆動信号ＷＦ１、ＷＦ２の周波数が変わると、調整制御モジュール１２０４内のスケジューリング電子部品を、エッジをＷＦ１、ＷＦ２について若干変更する必要が生じ、スイッチング電源コントローラ１２００で制御されている他の電源用の電圧及び電流サンプルが破損せず、この電源のＣ０、Ｃ１から得たサンプルが、他の電源用のゲート駆動信号によって破損することがなくなる。
セクション １．２．２．１３ 同様の構成からのリニアまたはフォールドバック電流制限
電圧、電流、あるいは電力を調整するように電源を設計することができる。定電圧電源は、マイクロプロセッサや、メモリ装置、その他の電圧で動作する装置に使用されている。電圧を調整するように設計された電源の場合は、その電源は、安全、あるいはノイズの問題、またはその他の理由で最大電流が特定されており、電流が予め設定された限度を超えるまで電源が電圧を調整する。この限度は、通常は、抵抗などの外部部品、または同様の部品で設定される。この時点で、停電状態が電源に存在し、電源は非常に低い電流に戻る。この技術は、フォールドバック電流制限技術として公知である。これによって、電源に短絡状態が生じる場合、電源が最大電流を非常に小さい値に制限することによって、一時的な短絡が生じても電源も他のエレメントもダメージを受けないようになる。フォールドバックモードの電源は、電流を調整せず、電流を非常に小さい値に制限しており、主たる動作モードは電圧にある。電源の交流アプリケーションは、定電流である。その機能を電流においている定電流電源パワー装置は、例えば、装置内を流れる電流値に比例して発光するＬＥＤ(発光ダイオード)装置などである。このＬＥＤに印加する電圧は特に重要ではなく、この電圧は温度や他のファクタによって変化する。しかし、他のパラメータから適切に独立して電流は常に同じ比率の光量を発生する。停電流電源は、その制御ループ中で電圧を見ておらず、電流を見て、一定の値であるべき負荷を流れる電流を調整しようとしており、どのような電圧でも定電圧を維持するのに必要な電圧を供給する。このことから、フォールドバック電流制限を伴う定電圧電源が、電圧を調整し電圧を監視する制御ループをもっており、過電流状態を故障として扱い、短絡が除去され電圧が上がるようになるまで電流を非常に小さなものにする保護動作を行うことがわかる。定電流電源は、電流を調整し、定電流電源の故障状態が、電圧が高くなりすぎ、従って負荷がオープン回路であることを示すことがある。本発明の一のインプリメンテーションでは、フィードバック期間、電流、電圧を全て、アナログデジタルコンバータ１２０６（図１２）から得る。従って、フィードバックは、ある制御を行おうとする前にその時点で数値に変わる。同様に、制御出力パルス幅変調信号も、デジタル的に制御される。これらの間には、電源を制御するあらゆるチャンネルの様々なアルゴリズムを稼動することができる調整制御モジュール(ＲＥＧ)１２０４における処理エレメントがある。このアルゴリズムは、サンプルホールドＳＨＭ１２０７（図１２）などのサンプリング構造、アナログデジタルコンバータ１２０６(図１２)、またはＤＰＣ１２０１(図１２)を変更することなく、例えば、エラー調整用にフォールドバック電流制限特性を有する定電圧電源を実現する電圧を調整したり、あるいは、過電圧が故障となる定電流用の調整を行うことができる。この一般的な目的とする能力を得るアプリケーションの一例は、バッテリチャージにある。リチウムイオンの化学的性質を用いたバッテリ用には、チャージサイクルの最初の部分用に定電流が用いられるべきであり、電流が最小レベル以下になるまで、定電圧を印加すべきである。この動作において、同じ電源回路をスイッチング電源コントローラ１２００(図１２)と、定電流から定電圧へ変化する電源回路用の動作制御モードで制御することが可能である。上述したことをインプリメントするためのハードウエアは、調整制御モジュール(ＲＥＧ)１２０４、ＳＨＭ１２０７、アナログデジタルコンバータ１２０６、及びＤＰＣ１２０１を具える。このハードウエアと制御ループについては本出願の別の部分で述べられている。
セクション１．３ コンバータトポロジィ／維持されているトポロジィの等価物
セクション１．３．１ シングルコントローラ構造からのバック、ブースト、ＳＥＰＩＣ、同期、ハーフブリッジ、マルチフェーズ、他
図４５に示されているバックコンバータは、以下のストレートフォーワード式：
Ｖｏ＝Ｖｉｎ・ＤＣＵＢ
ここで、
Ｖｏは出力電圧、
Ｖｉｎは入力電圧、
ＤＣＵＢは、トランジスタＵＢのデューティサイクルである。
から、寄生効果を無視した出力電圧を得る。
上述の式で、デューティサイクル（ＤＣ）は、１０進数で表わされた、トランジスタＵＢがオンである全サイクルのパーセンテージである。例えば、デューティサイクル（ＤＣ）が５０％であれば、ＶｏはＶｉｎの半分になる。図４５Ａは、図４５のトランジスタＵＢとＬＢの導通と相関した電流Ｉと出力電圧Ｖｏを示す。この図からわかるように、電圧と電流のサイクルは、図において「Ｃｙｃｌｅ」で表されており、トランジスタＵＢのゲート駆動信号の立ち上がりエッジ間の経過時間に亘っている。これは上側ＦＥＴ（ＵＢ）におけるデューティサイクルと出力電圧との間に直接的な比例関係があり、このデューティサイクルは出力電圧に対する入力電圧の比であることを意味する。したがって、これは、出力電圧が予め設定した値以下になったら、デューティサイクルにおける若干の増加がエラーを補正できることを意味する。この電圧があるべき電圧より高くなった場合は、デューティサイクルが若干下がって、電圧をあるべき電圧に戻す。
図４５Ｂは、ブースト電源１．３．１Ｂを示す図である。ブースト電源では、その動作が全く異なる。特に、上記に指摘したとおり、図４５のバック電源では、トランジスタＵＢによって電力がインダクタＬ１．３に送られる。これに対して、図４５Ｂに示すブースト電源では、トランジスタＬＦの導通がインダクタＬ１．３Ｂを励磁する。図４５Ｃのタイミングチャートを参照すると、トランジスタＬＦによってインダクタＬ１．３Ｂの電流の傾きが開始することがわかる。一方、図４５のバックコンバータでは、電流の傾きがトランジスタＵＢで開始する。出力電圧Ｖｏは、以下の式で表される。
Figure 2006506937
ここで、ＤＣＬＦは、トランジスタＬＦのデューティサイクルである。
図４５のバックコンバータでは、５０％のデューティサイクルによって、出力電圧Ｖｏが入力電圧Ｖｉｎの半分になる。図４５Ｂのブーストコンバータでは、５０％のデューティサイクルによって、出力電圧Ｖｏはが入力電圧Ｖｉｎの二倍になる。更に、トランジスタＬＦのデューティサイクルが増加すると、ブースト電源では出力電圧が増加する。バック電源では、トランジスタＵＢのデューティサイクルが増加すると、出力電圧Ｖｏも増加する。従って、バック電源用のフィードバックループを構成する場合は、出力電圧の変化がトランジスタＵＢについて反対方向に比例した変化となり、同じネットワークでブースト電源を構成する場合は、その制御は逆になることがわかる。すなわち、ブースト回路（図４５Ｂ）については、出力電圧を上げて、トランジスタＬＦのデューティサイクルを減らしたい場合は、出力電圧Ｖｏが実際には間違った方向に行ってしまうので、制御ループを逆にしなければならない。更に、デューティサイクルの絶対値を用いようとしても、ブースト電源の場合は逆比例であるために、動作しない。従って、これらの二つのスイッチング電源は、フィードバックを逆向きで検出することが必要であり、別々のフィードバック機構と別々の制御シーケンスが必要である。一例として、バックコンバータでは、パワーサイクルの間、トランジスタＬＢが、トランジスタＵＢがオンになる前にオフになることが図４５Ａからわかる。しかしながら、ブースト回路（図４５Ｂ）では、パワーサイクルにおいて、トランジスタＬＦは、トランジスタＵＦがオフになった後にオンになる。したがって、リーディング信号である信号が電力を提供するイベントのシーケンスは、実際には逆のものである。
スイッチング電源コントローラ１２００（図１２）は、シングル−エンド−プライマリ−インダクタンス−コンバータ（ＳＥＰＩＣ）回路として従来技術に引用されいているものを制御するように構成されている。典型的なＳＥＰＩＣ回路が、図４６に、符号１３０１．３で記載されている。この回路において、電源Ｂの電圧を提供するＢａｔｔ．３．３が、トランスＴ３．３の一次側の一端（符号Ｐで表す）を駆動する。この一次側の他端は、ＦＥＴ３．３に接続されている。入力コンデンサＣ３．４は、Ｂａｔｔ．３．３に接続されている。コンデンサＣ３．３は、ＦＥＴ３．３の一方のターミナルと、トランスＴ３．３の二次側の一方のターミナル（符号Ｓであらわす）の間、及びＦＥＴ３．４の一方のターミナルに接続されている。トランジスタＦＥＴ３．４は二次側Ｓの一ターミナルと検出抵抗Ｒ３．３の一のターミナルの間に接続されており、このトランジスタの他方のターミナルは、電圧Ｖｏｕｔを出力する。真正ダイオードは、ＦＥＴ ＱＢ１、ＦＥＴ３．４およびＦＥＴ３．３に記載されているのみであるが、全ての電界効果トランジスタに本来的に存在する。コンデンサＣ３．４は、Ｖｏｕｔターミナルと回路の共通接地との間に接続されている。スイッチング電源コントローラ１２００へのフィードバックは、ラインＳ６、Ｓ７、Ｓ８およびＳ９に提供される。ＦＥＴ３．３とＦＥＴ３．４へのゲート駆動信号は、スイッチング電源コントローラ１２００で与えられる。ＳＥＰＩＣ回路の動作は、当業者には公知であるのでここでは説明しない。しかしながら、トランジスタのゲートへのスイッチング信号について、第一フェーズでＦＥＴ３．３が導通し、第２フェーズでオフになってＦＥＴ３．４が導通する。これらのトランジスタのゲートへの制御信号のタイミングと期間は、スイッチング電源コントローラ１２００からの信号で決まる。ここで、上述のバック回路とブースト回路において、ゲート制御信号の順序と期間は、スイッチング電源コントローラ１２００によって制御され、一定のターゲット値、あるいは、代替として定電流で、所望の出力電圧Ｖｏｕｔを提供する。回路１３０１．３の動作は、スイッチング電源コントローラ１２００で制御されている他の回路を伴うため、この明細書で述べたシステム構成で決まる。この構成は、スイッチング電源コントローラ１２００に接続されている電源回路の動作の開始時点でプログラムされる。以下により詳細に述べるとおり、回路の動作は、制御されている電源回路からのフィードバック、外部電源のアプリケーションの相関として、回路に接続されたバッテリの電圧などの間で、スイッチング電源コントローラ１２００によって動的に変化する。
スイッチング電源コントローラ１２００は、図２５および図４４に示すようなハーフブリッジなどの他の電源構造も維持する。以下により詳しく説明するとおり、調整制御モジュール（ＲＥＧ）１２０４は転送機能を具えており、システムに接続された電源を制御する適宜の信号を提供するようにプログラムされている。一の実施例では、ＤＰＣ１２０１とＮＦＥＴ駆動モジュール１２０２が制御信号を発生するの使用されており、この制御信号は、システムに接続された電源のゲートに提供される。
スイッチング電源コントローラ１２００（図１２）では、ＳＨＭ１２０７で実行されるサンプリング機能と駆動機能が、サンプリング機能の場合にはアナログデジタルコンバータで、駆動機能の場合にはデジタルロジックで制御されているだけなのでソフトウエアのタスクであるか、あるいは、インプリメンテーションの方法は正しい転送機能とトポロジィを変更するための制御シーケンスを単純に適用するだけである。この場合、同じ内部構造、外部ＦＥＴ用のドライバ、サンプルホールド、およびマルチプレクサ、入力電圧を読み取るためのアナログデジタルコンバータで、様々な外部トポロジィを維持している様々な制御ループは、その中で稼動するソフトウエアに関するもの以外の、チップの外部構造あるいは内部構造を変えることなくインプリメントすることができる。
それぞれ非常に異なる上述の３つのトポロジィを実例をあげて明らかにしたが、実際、その転送機能が知られており、回路自体に外部トポロジィと外部部品の相互連結を通知されている限り、いくつもの異なるトポロジィをインプリメント可能である。
セクション１．３．２ シングルコントローラ構造からのバック、ブースト、ＳＥＰＩＣ、同期、ハーフブリッジ、マルチフェーズ、その他
図１２を参照すると、このインプリメンテーションでは、様々な出力を制御するシングル調整制御モジュール（ＲＥＧ）１２０４があることがわかる。各出力に関連する調整ソフトウエアの各々について設定されたソフトウエアデータにプログラム可能な情報を提供することによって、いろいろなトポロジィ（バック、ブーストなど）を異なる出力で同時に実行することができる。例えば、一セットの出力は、バックコンバータの構成に接続されている調整ハードウエアブロックについて述べたものである。隣接する出力セットは、ブースとコンバータ、ハーフブリッジ、ＳＥＰＩＣ、るいは他のトポロジィとしての調整ハードウエアブロックに規定することができる。調整制御モジュール（ＲＥＧ）１２０４は、したがって、最初の一フィードバックを処理し、次いで次を処理することによって、同時に稼動している全ての外部システムの観点から、異なるパッドで動作しているすべてのトポロジィ間で動的に切り替えを行うことができるが、データのサンプル特性や、パルス幅変調制御のデジタル特性のため、実際は、単一の調整エンジンが、すべてのパッドの調整を同時に保持するべく、各トポロジィとフィードバックストラタジィを次々と処理している。
セクション１．３．３ フライトポグラフィの再構成
本発明の一のインプリメンテーションでは、制御電源の動的な再構築が提供されている。一のモードでは、制御電源がバック電源として動作し、他のモードでは、バッテリチャージャとして、また、他のモードではバッテリブースト回路として動作する。図４６を参照すると、回路１３００．２のトポロジィをトランジスタへの制御信号の適宜の応用によって変えることのできる実施例が記載されている。例えば、外部電源が存在せず、Ｂａｔｔ．０が３．１Ｖであるとする。さらに、回路１３００．２がＢａｔｔ．０のないブーストコンバータとして稼動しており、電源１を介して負荷Ｉを駆動している電源Ａに３．５Ｖを出力しているとする。この例において、更に、完全にチャージされたときのＢａｔｔ．０の出力が４．２Ｖであるとする。例えば１２Ｖの外部電力（図では、ＥｘｔＰｗｒで表されている）が与えられ、これがスイッチング電源コントローラ１２００で検出される。外部電力の存在が検出されると、スイッチング電源コントローラ１２００は、回路１３００．２をバック電源として稼動させるために駆動制御信号をトランジスタＱＴ０とＱＢ０のゲートへ提供し、電流が外部電力から流れ、回路１３００．２を介して調整され、正しい電流と電圧でＢａｔｔ．０に送り出されて、Ｂａｔｔ．０をチャージする。Ｂａｔｔ．０が完全にチャージされると、回路１３００．２がオフに切り替わり、トリックルチャージモードに維持されてＢａｔｔ．０のチャージを維持する。外部電力も回路１３０１．２に電力を供給し、この回路は、図に示す目的で、電源Ａのバスを介して負荷に３．３Ｖの電圧を供給している。別のモードでは、外部電力が除去され、Ｂａｔｔ．０が４．２Ｖに完全にチャージされるか、回路１３０１．２を駆動するのに十分な電圧になるようにＢａｔｔ．０から直接チャージされるものとする。スイッチング電源コントローラ１２００は、電源Ａの電圧降下を観察することによって、外部電力が除去されたことを検出する。これらの状態では、スイッチング電源コントローラ１２００はトランジスタＱＴ０を継続してオンにして、トランジスタＱＢ０にはゲート駆動信号が与えられない。スイッチング電源コントローラ１２００は、このモードで稼動する。なぜなら、Ｂａｔｔ．０が４．２Ｖの出力電圧を提供しているか、あるいは負荷Ｉへの調整出力を３．３Ｖに保つのに必要な３．５Ｖ以上であり、回路１３０１．２に電圧を供給するのに十分なこれより低い電圧を提供していることを検出するためである。この状態は、バッテリがトランジスタＱＴ０を介して、電源Ａを通って回路１３０１．２に放電されるように維持される。スイッチング電源コントローラ１２００が、回路１３０１．２のデューティサイクルが約９５％であることを表す、電源Ａが３．５Ｖに下がったことを検出すると、この時点で電源Ａに更に電圧が生じることなく、回路１３０１．２で提供されている電圧Ｖｏについての負荷の調整を維持することができない。従って、スイッチング電源コントローラ１２００は、回路１３００．２を、バッテリが３．５Ｖ以下であり、スイッチング電源コントローラ１２００が回路１３００．２をブーストコンバータとして稼動させ始める第３の状態に移行させる。このブーストコンバータの電源は、Ｂａｔｔ．０であり、スイッチング電源コントローラ１２００は、電源Ａを３．５Ｖに調整するべくブースト動作を調整する。スイッチング電源コントローラ１２００は、ここで、バッテリが放電されるまで、あるいは外部電力が再度取り入れられるまで、電源Ａを回路１３０１．２に最低必要な３．５Ｖに維持することができる。このことによって、システムは入力バッテリ電圧より高いあるいは低い出力電圧を提供することが可能となり、また、スイッチング電源コントローラ１２００が回路１３００．２を、（ｉ）バッテリをチャージするバックコンバータとして、（ｉｉ）トランジスタＱＴ０を介して電源Ａへ直接バッテリ電圧を供給するスイッチとして、または（ｉｉｉ）回路１３０１．２をＢａｔｔ．０から入手可能な電圧以上の出力電圧を提供するよう動作させる同期ブーストコンバータとして、の３つのモードのうちの一つで使用することが可能となる。上述したことをインプリメントするためのハードウエアを図１２に示す。これは、中央処理モジュール（ＳＹＳ）１２０５と、調整制御モジュール（ＲＥＧ）１２０４と、サンプルホールドモジュールＳＨＭ１２０７とを具え、その出力はアナログデジタルコンバータ１２０６へ送られる。また、ＮＦＥＴドライバモジュール１２０２を用いて、トランジスタのゲートを駆動する。
セクション１．３．４ マルチ出力コントローラにおいてプログラム可能なトポロジィ
従来の解決法においては様々なトポロジィを維持するために同じ内部構造でフィードバックの検出を変更し、パルス幅変調信号が外部ＦＥＴｓに送られる路が逆になり、オーバーラップしないような何らかの違いを意味するデッドタイムが再処理される。同じ構造からマルチトポロジィを維持する上での上述の記載は、基本エレメントがデジタルであれば、すなわち、外からモニタされるフィードバック情報がデジタル信号に変換され、パルス幅変調出力もデジタル的なものであれば、このすべてがソフトウエアで実行できることを表している。すなわち、単一の構造が複数のトポロジィを支持することができる。実際の製品をそのようにするためには、このようなスイッチング電源が、アクティベーションの瞬間にどの電源を維持するべきかを知る必要がある。これは、様々な方法で行うことができる。一のインプリメンテーションでは、これを、外部モード制御ピンである状態またはその他の状態に半田付けして行うことができる。このようにすることの不利益は、トポロジィを動的に変更できないことである。このような動的な変更はしばしば所望される。例えば、図４５の回路は、外部電力が入手できず、バッテリが電源である場合に、Ｖｏに接続されているバッテリを、後に、同じ外部接続が実際はブーストトポロジィを示すといった異なる状況下でチャージするためのバックトポロジィであるバッテリチャージャ回路とすることができる。ここで、入力および出力電圧のサンプルは、有意に反転し、デューティサイクルが有意に反転され、新しい調整が行われる。特に、回路１．３．１は、Ｖｏに接続されたバッテリがＶｉｎとなり、ＶｉｎがＶｏになるように接続されたブースト回路に変更される。このシナリオでは、図４５に示す電流の方向は、もちろん逆になる。したがって、トポロジィをフライコンバータに変更できることが好ましく、これは、例えば不揮発性メモリ１２１６（図１２）に保存できる、あるいはプログラム制御で変更できるスイッチング電源自身の中のモード制御ビットを、例えば、バッテリチャージ動作からブースト動作に変えるようにすることによってなされる。
セクション １．４ スイッチング電源の電力測定に関する考察
セクション１．４．１ 電流／電圧パルスデータからサイクルごとのエネルギィ外挿
本発明は、正確な測定、制御および、再チャージ可能なバッテリからシステムへ送ることができるエネルギィの予測に関するシステム設計者の能力の有意な改善を提供する。重要なことは、これが上述したバック／ブースト調整システムとしてすでに提供されたもの以上の追加部品を取りつけることなく実行できることである。調整アルゴリズムについて述べた部品の寄生値の多くは再使用することができる。最終的に、本発明はよりよいエネルギィ効率を提供し、システム設計者は、より寿命の長いバッテリに移行する所定の瞬間における残りのバッテリエネルギィをより改善された精度で決定するバッテリの小型化、軽量化、より少ないフォームファクタ、低コスト、あるいはこれらの組み合わせを可能にする。
従来技術は、バッテリの残りのエネルギィ容量を正確に測定する満足のゆき方法を開示していない。例えば、携帯電話は、通常、チャージの状態の表示を測定電圧に頼っている。しかしながら、低バッテリが再度チャージされると、短時間であっても、チャージャから除去するときに、間違ってフルチャージの表示がなされる。これは、単に、表面的なチャージの問題であり、入手可能なエネルギィの問題ではないので、ユーザは寿命の短いバッテリと同等のものと思うであろうし、バッテリが消耗して交換が必要であると考えることもある。
電力測定を用いて、バッテリに送られ、バッテリから取り出される実際のエネルギィを測定する。入手可能なエネルギィは、過去のチャージ／ディスチャージの回数、セルの温度、チャージ／ディスチャージ率などのファクタによって影響を受ける。どれだけのネットエネルギィがバッテリに入ったかがわかれば、これらのファクタを正確に知る必要はない。このアプローチは、どれだけのエネルギィがバッテリに入ったか、すなわち、どれだけ送出可能であるかを決定するものであり、ある状態に達したときに、この送出を正確に測定して、システムのモニタに警告を出す。これは、揮発性メモリ装置に所定の情報を保持するが、この揮発性メモリ装置の信頼性が損なわれたり、故障がいまにも起こりそうな場合に、このデータを不揮発性媒体に移すことができる、パーソナルデジタルアシスタント（ＰＤＡｓ）、ノート型コンピュータ、その他の装置に重要である。
例えば、ＷＩＮ ＣＥオペレーティングシステム（ＯＳ）を使用するＰＤＡｓは、すべてのオープンファイルのコンテキストと、所定のシステム変数を、揮発性メモリがアテンダントロスを伴って完全にシャットダウンしてしまう前に、忠実に保存しなければならない。実際、適宜の電源ロスが生じる前にこのデータの保存に失敗すると、ＯＳが変造されて、製品が回復不可能になって機能しなくなる。このため、このような製品はユーザがはずすことができるバッテリだけでは設計されておらず、メモリを生かして保存するために少なくとも一つの除去不可能なバッテリが設けられている。このシステムデザインは、エネルギィが空になった時を認識することができず、適宜のエネルギィで臨界的なデータを不揮発性媒体にセーブすることができるような時間に十分に先立って、この空乏を予測する必要がある。
電圧からバッテリエネルギィを決定するのみでは正確でないので、設計者は大きなマージンをとらなければならない。これによって、ユーザは短いバッテリの寿命を体験することになる。なぜなら、ユーザがバッテリが空であることに気がつくのは、製品が動作を終えるときであり、バッテリが実際に空になるときではないからである。
このほか、従来技術のより良いアプローチは、バッテリに取り付けた測定装置を使用することである。ノートブック型コンピュータでは、多くの場合この装置はバッテリケースの内部にある。ＰＤＡｓでは、高価な追加の装置であり、バッテリに外部されている。本発明によれば、これらのスキームがバッテリに送り込まれたまたバッテリから除去された電力を測定し、同時にバッテリの温度を測定して入手可能なエネルギィを計算する。しかしながら、両アプローチ共に、一連の短所がある。低電流ドロー（スタンバイ動作において２ミリアンペア）間に測定するための十分な電圧降下を生じるのに必要な検出抵抗が比較的大きくなくてはならず、したがって、高電流動作間に有意量の電力を消費することになる。
本発明で用いられているユニークな技術は、これに代えて、電源／調整システムから送られてくる電力及びこのシステムに与えられる電力を正確に検出するものである。本発明の重要な特徴は、検出抵抗を用いることなく低電力動作間の電流ドローを間接的に測定することである。従って調整に必要なこの抵抗は、高電力動作間に僅かなロスが生じるような小さな値のものでよい。
図４６を参照すると、一のトポロジィが記載されており、バッテリチャージャステージとして使用することができる一の多目的ステージ１３００．２と、一の出力ステージ１３０１．２を示す。この構成において、バッテリＢａｔｔ．０の電圧は、４．２乃至２．７Ｖの範囲にある。例えば、Ｖ０のターゲット値が３．３Ｖであり、電源Ａのレールを２．７Ｖのバッテリに直接接続した場合、バックコンバータは動作しない。本発明では、バッテリ電圧が４．２Ｖであるときに、ＦＥＴ ＱＴ０をオンにして、それをオンのまま、電源Ａに４．２Ｖの電圧を送る。ステージ１３０１．２は、バックコンバータとして動作する。バッテリの電圧が、バックコンバータに必要な出力電圧Ｖ０に近づくと、ブーストコンバータとしての動作ステージ１３００．２を開始する。特に、トランジスタＱＢ０をオンにして、インダクタＬ０をチャージして、インダクタＬ０をトランジスタＱＢ０をオフにしたままトランジスタＱＴ０を介してコンデンサＣＥにディスチャージする。これによって、動作が、２．７Ｖのバッテリ電圧に下げる一方でＶ０における調整電圧を３．３Ｖに維持することができる。典型的なバッテリ電圧は、そのシステムに選択したバッテリの技術によって変わる。
バッテリから除去された電力を測定するために本発明で用いられている二つの別個の技術がある。ひとつは、電流ドレインコンディションが非常に低い場合に好適である。低電流ディスチャージの間に回路１３００．２がバック回路として動作しているときに、トランジスタＱＴ０へのゲートパルス間の時間は、通常大変長い。これは、リーケージと管理回路のために電力が必要とされるような、低電力のアプリケーションでは普通であり、通常数ミリアンペアか、それ以下である。図４６Ｂを参照すると、各サイクル時間のある部分の間にインダクタＬ３が駆動される場合に、より高い電流法が用いられている。継続モードと断続モード（他でも定義されている）で、同じ方法を用いている。これらの技術の全ては、調整を行うためにすでに使用された部品のみを使用するという利点がある。
まず、低電流動作中のバッテリからの電力の測定について説明する。バッテリＢａｔｔ．０で送出される電力は、検出抵抗Ｒ０での電圧降下を測定することでモニタすることができる。しかしながら、上述したとおり、これは従来技術と同じ問題がある。すなわち、アナログデジタル変換(ＡＤＣ)用の適宜の電圧降下を得るために大きな抵抗が必要であり、これによって高電流動作中にかなりの電力ロスが生じる。本発明は、電源Ａにかかる電圧をモニタする代わりにコンデンサＣＥをモニタすることによってこの問題を完全に解決するようにした。スイッチング電源コントローラ１２００（図２５）は、水晶発振器からの正確な時間ベースを持っているので、この電力は、式Ｉ＝Ｃ（ｄＶ／ｄｔ）、ここでＣはコンデンサＣＥの値、によって正確に決めることができる。電源Ａの電圧（接地に関連して図１２に示すアナログデジタルコンバータ１２０６によって測定される）の変化はプログラム制御されており、正確にわかっている時間インターバルで電圧を測定し記録することで決定される。この方法の利点は、様々である。例えば、（i）抵抗Ｒ０の値を非常に小さく保つことができる；（ii）バッテリから除去される全電力が測定される、及び（iii）追加部品が不要である。比較的長い時間にわたってΔＶを測定することによって、ノイズやエラーを生じる過渡ファクタを減らすことができる。図４６では、二つのステージが示されているだけであるが、スイッチング電源コントローラ１２００は、Ｂａｔｔ．０から電力が供給されている複数の回路を制御することができる。この測定方法は、Ｂａｔｔ．０で駆動されている全電力出力が低電流モードにあるときに好適である。一つの出力が高電流モードであり、他の出力が低電力（例えば、スリープモード）モードにある場合、低電力モードの出力は単に無視され、高電力ステージで用いられるエネルギィに比べて非常に僅かなエラーとなる。
上述の技術では、コンデンサから除去されたチャージが時間で測定される。いずれかに述べたとおり、このシステムは、システムに接続された外部部品の特性について通知される。このシステムは、外部部品のこれらの値を用いており、この値を電量測定に使用する。このことは重要である。なぜなら、バッテリの正しい容量がわからないので、どれだけバッテリに電力が入ったか、どれだけ出て行ったかを測定し、バッテリの容量に影響する温度や、他のファクタを補正するからである。
バッテリの容量はユニットによって異なり、従って、一のサイクルでその容量を知る方法はない。クーロンメータ法を用いている製品は、通常チャージ／ディスチャージのサイクルを通じて容量がなくなるまで正確にわからない。本発明の方法では、低電流モードでは、検出抵抗の大きな抵抗値を使用して、従来技術の問題であった効率のロスを生じることなく非常に低い電流を測定する。また、非常に分解能の高いＡＤコンバータを使わなくて済む。なぜなら、このインプリメンテーションでは、時間を分割しているからである。時間は、すべてのファクタのうち最も正確なファクタである。抵抗値Ｒ１およびＲ０は、電源の設計に依存しており、電量測定の必要性に依存しているわけではない。この抵抗値は、典型的には２０〜１００ミリオームの範囲にある。
高および中電力送出状態にある電量測定に関して、本発明では、負荷に送出される電力について測定がなされる。これは、バッテリから除去される電力と同じであり、効率で比較される。この技術は、チャージしている間にバッテリに注入するエネルギィを測定するのにも有用であり、バッテリを負荷として同じ技術が使用される。利点は、測定対称が、外部電源によってバッテリに送出されたネットのエネルギィであることであり、これによって、設計者はその間に別の負荷に送出される電力を無視することができる。したがって、バッテリから得ることができる全電力の概算は、上述の温度と他のファクタを考慮して、バッテリに保存されているネットエネルギィのランニングトータルを保ったままである。
ここで、高電流を用いるケースを考える。電流はサイクルごとに測定するべきである。なぜなら、２μ秒の各サイクルのうちのある部分で負荷に電力が送り出され、連続的に再計算されているデューティサイクルと共に、所望の制御インターバル内で電圧Ｖ０を保持するように設定されているからである。図４６を参照すると、一つの解決法は、抵抗Ｒ０の電圧を測定して、バッテリＢａｔｔ．０によって送出される全電流を測定することである。しかしながら、過渡現象とノイズをサンプリングすることは、特に、多重出力システムでは、各サイクルを通じて頻繁にサンプリングすることが必要になる。このことで、自身を調整するのと同じような計算の負担が生じる。本発明の技術では、これに代えて、いくつものサイクルについての電力を加算することだけで、各サイクルについてのバッテリから除去される電力の決定がなされる。
図４６Ｂを用いて、説明のために単純化したインプリメンテーションについて以下に述べる。このシナリオは、図４６Ａに示すような、リップル電流２００ミリアンペアを伴う２アンペアのベースライン電流を有する。すなわち、全電流は、１．９〜２．１アンペアの間で動く。本発明の技術は、そのピークにおける電流をサンプリングすることである。このピークは、ＦＥＴ１がオフに切り替わり、ＦＥＴ２がオンになる直前に発生することが知られている。これは、検出抵抗Ｒ３を用いて検出ラインＳ３とＳ４を介して出力段にかかる電圧をサンプリングすることによって検出する。検出抵抗Ｒ３は、（低電流モードの説明で述べたとおり）低い値であり、ここでは、電流Ｉが十分に高く、ＡＤ変換用に適宜の電圧降下が生じる。
オン時間が知られ、オフ時間が知られているので、このステージのｄｔがわかる。検出ラインＳ４を用いて検出される出力電圧（Ｖｏ）と入力電圧（Ｖｉｎ＝ＳｕｐｐｌｙＡ）がわかっているので、インダクタＬ３にかかる電圧（Ｖｉｎ−Ｖｏｕｔ）がわかり、インダクタＬ３の特性がわかる。これは、２μ秒ベースでどれだけのエネルギィが負荷に送り込まれているかを示す。通常、システムは１秒に付き１０回を超えて電量測定情報を報告し、電量測定についての非常に高速な更新率である。負荷に送出される電力のランニングトータルを保持し、バッテリの効率と他の特性を知ることによって、いつでも、バッテリから入手可能な電力を非常に正確に測定することができる。従って、高電流のケースについては、調整を実行するのに使用する方法から電量測定を行うことができる。追加部品は不要であり、計算だけをすればよい。従来技術では、主な仕事のひとつは、ノイズをフィルタで除去することである。本発明のシステムは、ノイズ源に同期してサンプリングを行うので、サンプリング時にノイズが見えず、フィルタするノイズがない。
図４６Ｄに示す継続モードでは、(ＴＤｒｉｖｅ＋ＴＳｙｎｃ)＝ＴＴｏｔａｌ＝２μＳｅｃである。ここに用いられているように、「継続モード」は、スイッチングサイクル全体の間にインダクタに電流が流れていることを意味する。図４６Ｃに示す断続モードでは、この関係は、(ＴＤｒｉｖｅ＋ＴＳｙｎｃ)＜ＴＴｏｔａｌとなる。
図４６Ｄを参照すると、２μ秒にわたる時間を相関とするインダクタＬ３に流れる電流Ｉの例が継続モードで記載されている。この例では、Ｉｐｋで表される２００ミリアンペアのピーク電流が、１μ秒で実行される。この期間の第２のμ秒では、電流が０へと減少する。この期間の最初の半期では、ＦＥＴ１が導通しており、ＦＥＴ２は非導通状態である。この期間の後の半期では導通状態が逆になる。この例では、この期間の後の半期において、インダクタＬ３を流れる電流が０に減少するが、ここに述べたいくつかの瞬間におけるケースのような、反転はしない。ＦＥＴ１が導通している期間は、図４６Ｄに、ＴＤｒｉｖｅと示されており、ＦＥＴ２が導通している期間は、ＴＳｙｎｃと示されている。測定期間のトータル時間は、ＴＴｏｔａｌと示されている。
ここで、図４６Ｃに示すように、システムが断続モードで動作していると仮定する。負荷は、例えば２５ｍａの中間電流を要求している。コンデンサＣ３が減少するのにかかる時間は重要でない。なぜなら、パルスが各サイクルで供給されているからである。１００ｍａのピーク電流、時間０から１μ秒の第１フェーズ間に５０ｍａの平均電流、および、２μ秒の間に２５ｍａの全出力電流が必要である。抵抗Ｒ３を用いて１００ｍａを計算することは困難である。なぜなら、Ｒ３の値が、通常０．０５オームと低いためであり、したがって、非常に僅かな分解能しか得られないからである。しかしながら、この回路では、この例のインダクタＬ３の値が２０μｈであることがわかる。入力電圧が何Ｖであるか（Ｖｉｎ＝８Ｖ）、出力電圧が何Ｖであるか（Ｖｏｕｔ＝４Ｖ）、オン時間（１μ秒）が正確にわかり、インダクタＬ３に入った電流、ディスチャージされた時間がわかり、インダクタＬ３から流出した電流がわかり、オフ時間がわかる。また、サイクルごとのベースで負荷を正確に計算することができる。
出力電圧Ｖｏｕｔがより低い場合は、インダクタＬ３をチャージする時間がディスチャージする時間より少なくなる。（Ｖｏｕｔ）が例えば２Ｖであれば、インダクタＬ３に６Ｖの電圧がかかり、電流は減少するより迅速に増加する。上述したとおり、電流を計算するのに必要な全数字を実際に直接的に測定を行うことなく入手することができる。以下に、負荷に流れる電流を計算するための一般式を挙げる。従来技術で行われているように電流を測定する代わりに、時間と電圧の測定が必要なだけである。このシステムはこれらの測定を１秒間に５００，０００回の率で行うが、電量測定データは、これらの数字を連続的に取り上げて平均することによって１秒間に１０回更新されるだけである。
図４６Ｅは、電流がＬ３の方向にＲ３に向けて流れている駆動期間の開始時点と終了時点において、インダクタＬ３のコイル電流が１００ミリアンペアである例を示す。ＴＤｒｉｖｅ期間では、ＦＥＴ１は導通、ＦＥＴ２は非導通であり、ＴＳｙｎｃ期間では、ＦＥＴｓの状態が逆転する。トータル時間は、ＴＴｏｔａｌで示されている。この例では、ピーク電流ＩＰＫがリップル電流ＩＲｉｐｐｌｅより大きい。ＩＲｉｐｐｌｅは２００ミリアンペアに等しく、ＩＰＫは３００ミリアンペアである。もちろん、このことから、（ＩＲｉｐｐｌｅ−ＩＰＫ）＝１００ミリアンペアとなる。
上述の例で、この期間に流れる１秒あたりの平均電流は、以下の式で決定される。
Figure 2006506937
ここで、ＴＳＹＮＣは、断続モードでインダクタ電流がゼロになるのに必要な時間、または継続モードでの（ＴＴｏｔａｌ−ＴＤｒｉｖｅ）である。また、上記の計算では、インダクタＬ３を流れる電流は負にならない(すなわち、ＶｏｕｔからターミナルＳに向けて流れる)こと；および、インダクタＬ３を流れるピーク電流ＩＰｋは、その飽和電流より小さいことを仮定している。
上述の式において、第１の期間は、図の電流が寄与する部分Ａを意味し、第２の期間は、図の電流の部分Ｂを、最終タームは、インダクタＬ３流れる継続する電流である部分Ｃを表す。上記より、送出される電流が、従来技術のように測定されるというよりは、システムで入手可能な情報を用いて計算できることがわかる。このことは、タスクを大きく簡略化できると共に、必要とされる回路を減らす。
ここで、断続モードの更なる変形例を説明する。ステージからの電力の要求が減少すると、デューティサイクル、したがって、ＴＤＲＩＶＥ時間が少なくなる。この時間が短くなると、ＦＥＴｓのスイッチングロスがシステム中のエネルギィのかなりのロスになりうる。１またはそれ以上のサイクル時間でＦＥＴ１をオンしないことで、同じデューティサイクルが少ないロスで実行される、すなわちより良い効率となる。従って、この時間でのＴＤＲＩＶＥとＴＳＹＮＣの平均は、２μ秒ではない（ただし、２μ秒の倍数）。このモードは、「サイクルスキッピングモード」と呼ばれる。さらに、上述の式は、ＴＴＯＴＡＬは、ＴＤＲＩＶＥパルス間の時間インターバルに等しいことを表している。したがって、連続及び断続モードは単に、ＴＴＯＴＡＬ ＝２μｓの特別なケースであることがわかる。
セクション１．４．２ 多重チャンネルデータからの全エネルギィの計算
図４７に示すようなスイッチングパワーコンバータアレイを考える。これは、例としての配列であり、様々な他のアーキテクチュアが考えられる。上述したとおり、どの出力段もバックコンバータとして（例えば、ステージＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）、またはブーストコンバータとして（例えば、ステージＳＰ５、ＳＰ６）自在に構成することができる。ステージＳＰ５またはＳＰ６は、バッテリに接続したときに、バッテリ電圧がバックコンバータＳＰＩ―ＳＰ４に必要な電圧以上であれば、バッテリを供給バスＳＢ＃１へ単に接続するだけである。一方、スイッチング電源コントローラ１２００は、バッテリの電圧がバックコンバータの要求に合致する必要な電圧以下であるが、バッテリの最小使用可能エネルギィ以上である場合は、コンバータＳＰ５とＳＰ６をブーストコンバータとして構成することができる。更に、スイッチング電源コントローラ１２００は、バッテリのチャージが必要であり、外部電源がバスＳＢ１に接続されている場合は、バッテリのチャージを制御する。スイッチング電源コントローラ１２００は、システムの必要性と、各バッテリで入手可能なエネルギィに応じてＢＡＴ５とＢＡＴ６の間を選択する。図解を容易にするために、スイッチング電源コントローラ１２００とコンバータＳＰ１−ＳＰ６間の全制御接続のすべてを図に示していない。スイッチング電源コントローラ１２００と制御されるコンバータ間の全接続セットが、本明細書の他の部分
に記載されている。
この多重出力システムでは、ＢＡＴ５とＢＡＴ６の（および、集合的にこの二つの）エネルギィ状態は、ここに説明した電量測定を用いて決定される。すなわち、各コンバータＳＰ１、ＳＰ２、ＳＰ３及びＳＰ４の各々によって送られるエネルギィを、システムの効率と、いずれかに詳細がある所定のバッテリパラメータとをファクタとして決定する。システム全体の電力プロファイルは、これらの要素の和である。この情報は、負荷のバランス、負荷のシェッディング、個々のチャンネルまたはシステムを最適効率にする、あるいは問題または故障を同定する目的で、スイッチング電源コントローラ１２００に報告される。
このことが理解されると、図４７に示すようなシステムアレイが用いられ、情報／制御がより高いレベルの制御システムによって管理される。一例として、電話の中央局がある。ここでは、システムがある領域の問題（例えば、特定の領域への突然のブロックされたクーリング）または、個人カード、あるいはチャンネル供給（例えば負荷の一つを短絡させたり開放する）を検出できる。上述したとおり、追加のハードウエアは必要なく、知りえたデータを他の目的に再使用するだけである。
セクション１．４．３ ＳＰＳにおけるバッテリ寿命の推定
上記は、本発明にかかるッテリから除去されるエネルギィの決定の詳細である。システムの説明をするために、図４８を参照する。このシステムは、Ｂａｔｔ．１．４．３で示すバッテリ源と、外部電圧が与えられたときにチャージャとして機能するチャージブースト回路ＣＢ１と、バックコンバータＣＢ２を具える。バッテリはＣＢ１電源への負荷となり得、バッテリ１．４．３へ送られるエネルギィは、上述の記載によって測定する。本明細書でより詳細に説明されているように、回路ＣＢ１は、バッテリ電圧がバックコンバータＣＢ２が必要とする電圧以上であるときにはスイッチとして動作し、バッテリ電圧がバック電源ＣＢ２に要求される電圧以下であるときは、ブースト電源として動作する。これらの両電源は、電源を流れるエネルギィをモニタしており、スイッチング電源コントローラ１２００の一部を構成する処理エレメント１．５にその情報を提供する。処理エレメント１．５も、温度センサエレメントＴから温度データを受け取る。
温度センサＴは、サーモカップル、又は熱可変抵抗であってもよく、あるいはケルビン温度センサを用いても良い。本発明の一のインプリメンテーションでは、ケルビン温度センサが使用されている。集積回路は、バッテリへの集積回路の近接によっては、外部ケルビン温度センサを支持するためのピンを有する。センサの一方または他方、あるいは両方かデータを用いることができる。チャージサイクルの期間、バッテリに送られるエネルギィ全量がモニタされ、バッテリ製造者によって提供されたデータを用いたバッテリ温度でスケールされ、バッテリが吸収した総チャージ量を計算する。バッテリは、温度が高いときのほうが低いときよりもより多くチャージできる。また、ディスチャージに際しては、温度が高いほうが低いときよりも多くのエネルギィを得ることができる。考えられる最悪の組み合わせは、温度が低いときにチャージして、低いときに使用することである。容量が下がるデータを用いて、バッテリにどのくらいのエネルギィが実際に送られるかをまず計算し、次いで、温度とそのチャージがバッテリから除去される率をバックコンバータＣＢ２でモニタする。バックコンバータは、処理エレメント１．５に電力情報を報告し、バッテリが空になるまでの残り時間を計算する。
図４８Ａは、典型的なバッテリの減少カーブを示す図であり、容量（Ｃ）と温度（Ｔ）がプロットされている。この情報は、バッテリ製造者によって公開されている。バッテリ減少カーブ情報をプロセッサ１．５にプログラムするようにしても良い。
これらのアプリケーションでは、バッテリがシステムに知られている。バッテリがシステムの一部であるかあるいは電源システムがバッテリモジュールを内蔵しているかである。バッテリ容量のバッテリ減少情報は、図中ＮＶＭ１の符号が付されている不揮発性メモリに格納される。バッテリの化学的性質の族についても同様な特性がある。いくつかの製造業者にとって所定の容量は良し悪しであるが、例えばニッケルメタルハイドライドバッテリの減少率は、特定のブランドのバッテリのデータがわからなくても、同じである。明らかに、温度が安定していればしているほど、減少データは重要でなくなる。
セクション１．４．４ 電量測定データに基づくＳＰＳ電流×電圧（電力）調整
上述の実施例では、電量測定法を用いて、エネルギィの消費または入力を蓄積して、報告している。
代替のインプリメンテーションは、調整用入力として用いられる電量測定データ用のものである。コントロールループ中の調整されたパラメータとしてサイクルごとのエネルギィを用いて、一定のエネルギィを負荷に送り出すか、あるいはソースで消費される。この調整は、サイクルバイサイクルベースで、一定の電量測定(エネルギィ)値を保持することによって、ＦＥＴｓのデューティサイクルを調整することによって行われる。この技術の一のアプリケーションは、入力エネルギィを電力レベル制御の目的で無線周波数パワーアンプに調整するためのものである。他のアプリケーションは、光起電性セルによって送出される電源を調整するためのものである。
上述の実施例では、電量測定技術を調整制御プログラムによる使用で得られる所定の電圧測定に用いている。すなわち、クーロンメトリックアルゴリズムプログラムは、電圧調整プログラムで行われる電圧測定（例えば、図４６の検出抵抗Ｒ１にかかる電圧）を再使用して、所定のメモリ位置に保存する。
代替のインプリメンテーションは、このデータを取り込むための電量測定プログラムデータであり、調整アルゴリズムのプログラムが、保存したデータを使用できる。本発明の利点は、データを一回のみ取り入れて、他の目的にそのデータを使うことができる点である。このプログラム制御を用いることで、興味のあるデータを各サイクルフレーム中に取り入れ、そのデータを他のプログラムで再度使用するために保存することができる。
電圧制御プログラムは（所定の出力チャンネルについてこのプログラムが好ましい制御方法であれば）、電量測定ループ内で測定した該データを使用して、上述したように電圧を制御できる。すなわち、サイクルバイサイクルの調整は、ＦＥＴｓのデューティサイクルに基づいている。
セクション１．４．５ ＳＰＳ定エネルギィ出力調整モード
本発明のアプリケーションの上記説明は、電圧をあるターゲットレンジ内に維持するように制御することに焦点が当てられている。すなわち、電圧と電流の組み合わせは、一つあるいはその他というように単純ではない。このことは、携帯電話のＲＦ出力など、電力があるターゲットレンジ内に維持されなければならないアプリケーション、または、ソーラパネルアレイなどのように電力レベルの制御によって最適な効率が得られる場合に有益である。本発明では、サイクルバイサイクルベースで細かくかつ正確にこの情報を展開している。この情報は、更に制御ループを管理するのに使用される。
典型的な携帯電話を非常に単純化した例が図４９に示されている。出力をエージェンシィが設けた最大値以下に抑えた最良のパフォーマンスを得る要求は、その値を特定の電力レベル、すなわち、１ワットに制御することを提言している。電源１．４Ａは、バックもしくはブーストのトポロジィであり、典型的には、パワーアンプ１．４は効率５０％となる。この戦略は、電源１．４Ａの出力を制御して、パワーアンプ１．４に一定２ワットを提供し、温度や、ユニット間の変動による電圧または電流の変化を補償する。これは、スイッチング電力コントローラを用いて、電源１．４Ａを調整することによって行われる。
別の例として、図４９Ａを考える。システムは、光起電性セル１．４．３のアレイを有し、、本質的には大規模シリコンダイオードである。これらのダイオードは、温度に依存する電圧で電流を発生し、１℃あたり約−２．１ｍＶの影響を受ける。典型的には、１００個のこのようなダイオードを直列につないで、温度効果を有意なものにしている。このシステムは、電圧／電流の組み合わせの範囲の内のどの組み合わせでも任意に動作するが、あある組み合わせで最大パワーを発し、特定の組み合わせでは温度を変化させる。最大パワーは、Ｖ−Ｉ特性カーブの下側領域を最大にする組み合わせである。重要なことは、必要なのは、光学的なバッテリチャージ受け入れ率を最適化し、及び／又は、グリッドへ最大パワーを送出する切り替えを最適化する条件で電源（ソーラアレイ）から送られてくる電力をマッチさせることである。
最適設定ポイントを決定する一つの技術は、スイッチング電源コントローラ１２００を介してバックコンバータ１．４．３．１の出力を若干変化させて、上述のクーロンメトリック法を用いて得た電力を調べて、以前の電力レベルによる結果と比較して、最も高いレベルを選択することである。このプロセスを繰り返して、アレイをそのピークに維持する。上述したとおり、この手順にあらたなハードウエアは不要である。
セクション１．４．６ チャージ減少時間のエネルギィ外挿
図４１を参照すると、調整制御モジュール(ＲＥＧ)１２０４は、電量測定及び温度モジュール６００．１を具える。調整制御モジュール（１２０４は、スイッチング電源からの電圧と電流のフィードバック情報を受け取るので、スイッチングパワーコンバータで電力が供給される負荷へ供給バッテリから転送される電荷のクーロン数を数えることができる。これは、残りのバッテリ寿命を推定するのに、単に現バッテリの電圧を用いるよりも、より正確に残りのバッテリ寿命を推定することができる。中央処理モジュール(ＳＹＳ)１２０５に関して更に述べるとおり、各スイッチングパワーコンバータのインダクタンス値やキャパシタンス値などの回路パラメータは、中央処理モジュール(ＳＹＳ)１２０５内のメモリに保存するようにしても良い。これらの回路パラメータに関してのフィードバック情報を処理することによって、電量測定および温度モジュール６００．１がバッテリが供給するクーロン量を決定する。例えば、スイッチングパワーコンバータからのフィードバック電圧が、負荷コンデンサにかかる電圧を測定する場合は、このコンデンサを介して引き出される電荷量は：
ΔＱ ＝ Ｃ＊ΔＶ
となる。ここで、Ｃは負荷コンデンサの容量、ΔＶは電圧フィードバックサンプルから決まる電圧の変化、ΔＱは、負荷に転送されるチャージ量である。上述の例は、説明のためのものであり、電量測定および温度モジュール６００．１は、供給バッテリから転送されるチャージ量を別の方法で決めることができる。
電量測定および温度モジュール６００．１は、結果としてのチャージ測定を中央処理モジュール１２０５に保存し、バスインターフェース５２５．１を介してアクセスすることができる。
セクション１．５ 循環スイッチング周波数変調
セクション１．１．４に記載されている通り、図３７および図３７Ｂを参照すると、図に示すＣＡＭ２４８６．４は、調整制御モジュール(ＲＥＧ)からのデータによって特定された独立したパルスチャンネルの数について、立ち上がりおよび立下りエッジを示す信号を発生する。各パルスチャンネルは、対応する外部パルス幅変調(ＰＷＭ)スイッチングパワーコンバータを制御する一連のパルスを含んでいる。標準動作間に、ＣＡＭ２４８６．４は例えば、Ｇｒｅｙカウンタ２４８４．４などのカウンタからの計数値の形で読み出しコマンドを受信する。このカウンタは、調整制御モジュール（ＲＥＧ）１２０４が電流カウントに合致する所定のデータ保存位置にデータワードを書き込んだかどうかを見るために、ＣＡＭ２４８６．４に可能な各データ保存位置をチェックするようコマンドを送る。
一の実施例において、ＣＡＭ２４８６．４は、６４のデータワード用のストレージを有する。これらの６４のデータワードは、８つのパルスチャンネルに対応し、ここでは各パルスチャンネルは４つのパルスを規定している。外部ＰＷＭスイッチングパワーコンバージョン用に７つのパルスチャンネルが用いられ、８番目のパルスチャンネルは、予備パルスを発生するのに使用される。７つのパルスチャネルについては、５６のデータワードを特定する必要が在る。残りの８つのデータワードは、例えば外部回路の同期に用いられる予備信号ＡＵＸ２４４６．４の４つの予備パルスに対応する。
Ｇｒｅｙカウンタ２４８４．４は、サイクル全体を通してカウントを行い、ＣＡＭ２４８６．４にその保存されているデータワードになんらかのマッチングがあるかをチェックさせる。Ｇｒｅｙカウンタ２４８４．４の各サイクルは、図３７に示すような単一のＤＰＣフレームを規定する。次いで、Ｇｒｅｙカウンタ２４８４．４のクロック発生は、生じうるパルスの立ち上がり及び立下りエッジ間の最小距離を制御する。
例えば、Ｇｒｅｙカウンタ２４８４．４が１０ビットカウンタであり、２６８．４ＫＨｚのクロック信号を受信するとする。Ｇｒｅｙカウンタ２４８４．２がクロック信号の立ち上がりエッジと立ち下がりエッジの両方でカウントするように構成されていれば、Ｇｒｅｙカウンタ２４８４．４は５３６．９ＭＨｚのレートでカウントをおこなう。結果としてのＤＰＣフレームレートは、最大カウントによって分割されたレカウントレートと同じであるが、５２４．３ＫＨｚ（５３６．９ＭＨｚ／１０２４）になる。ここで、各ＤＰＣフレームは、約２ナノ秒の期間で分離されている、１０２４の生じうるパルスの立ち上がり及び立下りエッジ位置に分割される。各ＤＰＣフレームをこれらの生じうる立ち上がり及び立下りエッジ位置に分割することで、所定のパルスチャンネルで制御されているいずれかのＰＷＭスイッチングパワーコンバータについての最小パルス幅変調(ＰＷＭ)分解能を決める。したがって、Ｇｒｅｙカウンタ２４８４．４のカウントレートは、カウントレートの逆数で与えられる最小ＰＷＭ分解能を決定する。
図３７Ｂに見られるとおり、Ｇｒｅｙカウンタ２４８４．４のカウントレートは、結局は、ＤＰＬＬ２４８０．４からのＤＰＬＬクロック信号ＰＬＬＣＫ２４６０．４に依存する。ＤＰＬＬクロック信号ＰＬＬＣＫ２４６０．４は、スイッチング電源コントローラ１２００を介して、アナログデジタルコンバータ１２０６に必要な比較的高速のクロック、など多目的に使用されるので、周波数５３６ＭＨｚのＰＬＬＣＫ２４６０．４は、スプレッダ分割器２４８２．４の中で分割されて、例えば２６８ＭＨｚの低クロック周波数で、Ｇｒｅｙカウンタ２４８４．４にクロックを出力する。
特定の周波数に関係なく、Ｇｒｅｙカウンタ２４８４．４は、そのクロックレートでクロックを出力し、Ｇｒｅｙカウンタ２４８４．４で使用されるビット数が、ＤＰＣフレームレートと最小ＰＷＭ分解能を決定する。複数の外部ＰＷＭスイッチングパワーコンバータ用の立ち上がりおよび立ち下がりパルスエッジは、この最小ＰＷＭ分解能に関連して決定される。各ＰＷＭスイッチングパワーコンバータのＦＥＴスイッチは、ＤＰＣフレームレートでオンおよびオフの切り替えがなされる。従って、各ＰＷＭスイッチングパワーコンバータは、ＤＰＣフレームレートの周波数でＲＦノイズを出す。
このＲＦスイッチングノイズの減少を補助するために、図５０に示すように、スプレッダ分割器２４８２．４は分割器２００．１とスペクトルスプレッダ２１０．１を具える。分割器２００．１は、ＤＰＬＬ２４８０．４からＤＰＬＬクロック信号ＰＬＬＣＫ２４６０．４を受信して、スペクトルスプレッダ２１０．１へ分割してクロック信号２１５．１を提供する。スペクトルスプレッダ２１０．１は、ＲＦスイッチングノイズを分散スペクトル態様で分散するために、フレームレートをディザ状態にする。分割器２００．１から受信した様々なクロックサイクルを「スキッピング」または「スワローイング」することによって、スペクトルスプレッダ２１０．１はこのディザを行うことができる。更に、スペクトルスプレッダ２１０．１は、分割したクロック信号２１５．１内のクロックサイクルを飛び越えて、ＤＰＣフレームレートへの所望の量のディザを生成し、Ｇｒｅｙカウンタ２４８４．４に調整したクロック信号２２０．１を送る。
スペクトルスプレッダ２１０．１の具体的な実施例を図５０Ａに示す。分割器３００．１とカウンタ３１０．１は、分割クロック信号２１５．１を受信する。分割器３００．１は、二次分割クロック信号３２０．１をアップ／ダウンカウンタ３３０．１に送る。このカウンタは、アップ／ダウンカウント３３５．１を提供して、マルチプレクサ３４０．１を制御する。マルチプレクサ３４０．１は、カウンタ３１０．１で生成されるカウント３４５．１からビットを選択する。アップ／ダウンカウント３３５．１で制御されるように、マルチプレクサ３４０．１は、カウント３４５．１からの最上ビットか、連続的なより少ない有意ビットのいずれかを選択して、選択されたビット３５５．１を分割クロック信号２１５．１によってクロックが出力されるＤ型フリップ−フロップ３５０．１のＤ入力に提供する。ＮＡＮＤゲート３６０．１は、選択したビット３５５．１とフリップ−フロップ３５０．１の反転Ｑ出力３６５．１の双方を受信する。最後に、ＡＮＤゲート３７０．１は、ＮＡＮＤゲート３６０．１からの出力３７５．１と、分割クロック信号２１５．１と、出力調整されたクロック信号２２０．１を受信する。
したがって、ＮＡＮＤ出力３７５．１が真であれば、調整クロック信号２２０．１のサイクルは、分割クロック信号２１５．１のサイクルに対応する。すなわち、スキッピングは生じない。しかしながら、分割クロック信号２１５．１の所定のサイクル間においてＮＡＮＤ出力が虚であれば、このサイクルは、分割クロック信号２１５．１内でスキップされる。スキップされるサイクルの数、すなわち、スペクトル分散量は、カウンタ３１０．１とアップ／ダウンカウンタ３３０．１のサイズと、分割器３００．１で提供される分割数に依存する。例えば、分割クロック信号が２６８ＭＨｚであり、分割器３００．１が１０２４で分割し、アップ／ダウンカウンタ３３０．１が３−ビットカウンタであり、カウンタ３１０．１が１５ビットカウンタであるとする（上述した２ナノ秒ＰＷＭ分解能に対応する）。したがって、二次分割クロック信号３２０．１は、ＤＰＣフレームレートに応じて一回りする。まず、マルチプレクサ３４０．１がカウント３４５．１で最上ビットを選択するようにアップ／ダウンカウントはゼロになる。アップ／ダウンカウンタ３３５．１がインクリメントすると、マルチプレクサ３４０．１が次の最上ビットを選択して、これを繰り返す。以下のパルススキッピングスケジュールのようになる。
３２フレーム中１パルスがスキップ（３２フレーム期間中）
１６フレーム中１パルスがスキップ（次の１６フレーム期間中）
８フレーム中１パルスがスキップ（次の８フレーム期間中）
４フレーム中１パルスがスキップ（次の４フレーム期間中）
２フレーム中１パルスがスキップ（次の２フレーム期間中）
１フレーム中２パルスがスキップ（次のフレーム期間中）
１フレーム中４パルスがスキップ（次のフレーム期間中）
１フレーム中２パルスがスキップ（次のフレーム期間中）
２フレーム中１パルスがスキップ（次の２フレーム期間中）
４フレーム中１パルスがスキップ（次の４フレーム期間中）
８フレーム中１パルスがスキップ（次の８フレーム期間中）
１６フレーム中１パルスがスキップ（次の１６フレーム期間中）
３２フレーム中１パルスがスキップ（３２フレーム期間中）
ここで、全パルススキッピングスケジュールが繰り返される。この結果、ＤＰＣフレームレートが非線形状態で変化する。他のいろいろなパルススキッピングスケジュールを、スペクトルスプレッダ２１０の代替の実施例を用いてインプリメントすることができる。例えば、ＤＰＣフレームレートを線形状態に変化させることもできる。
セクション１．６ ＰＳ／ＰＭ／故障管理インテグレーション − データシート参照
セクション１．６．１ ＳＰＳにおける負荷シェッディング
中央処理モジュール(ＳＹＳ)１２０５は、動作パラメータと、スイッチング電源コントローラ１２００の制御の元にホストコンピュータによって複数のスイッチングパワーコンバータのトポロジィを用いて初期化される。これらの動作パラメータは動作スレッシュホールドを具え、対応するスレッシュホールドが満足されていなければ中央処理モジュール(ＳＹＳ)１２０５が所定のスイッチングパワーコンバータを止める。これらの動作スレッシュホールドは、所定のスイッチングパワーコンバータ用に、またはスイッチングパワーコンバータに電力を供給するバッテリまたはバッテリセット中に最小量の電荷を保持するのに必要な最小電源電圧を具える。
中央処理モジュール(ＳＹＳ)１２０５のマイクロプロセッサコア４００．１(図５６)は、これらの動作スレッシュホールドとその応答をモニタする。例えば、マイクロプロセッサコア４００．１は、スイッチング電源コントローラ１２００の制御の下、様々なスイッチングパワーコンバータに電力を供給する電源についての電量測定とバッテリ温度の読みを定期的に更新する割り込みを受信する。これらの電量測定の更新と共に、マイクロプロセッサコア４００．１は、バッテリまたはバッテリセットに残っている電荷量が、次のチェックインターバルまでに各々の電源を保持するのに十分であることをチェックする。電量更新と共に、マイクロプロセッサコア４００．１は、関連する電源電圧が、様々なスイッチングパワーコンバータの最低電圧を満足していることもチェックする。
電荷の残量または供給電圧が、所定のスイッチングパワーコンバータについての特定の最小値を満足しない場合、マイクロプロセッサコア４００．１は、構成された決定性アルゴリズムを用いて、調整制御モジュール(ＲＥＧ)１２０４に適宜のスイッチングパワーコンバータの動作を終了するコマンドを出す。同時に、マイクロプロセッサコア４００．１はホストプロセッサ（図示せず）に特定のスイッチングパワーコンバータが終了していることを通知する。このようにして、減少しているスイッチングパワーコンバータによって電力供給されている負荷についての「負荷シェッディング」が行われる。このような負荷シェッディングは、ホストプロセッサを用いている従来の方法に比べて、様々なスイッチングパワーコンバータをモニタしており、動作スレッシュホールドが過剰であれば、このコンバータに直接にターンオフのコマンドを送り、効率的である。なぜなら、ホストプロセッサは、通常、マイクロプロセッサ４００．１が割り込みに応じて動作スレッシュホールドをチェックするよりはるかに大きな電力を必要とするからである。
セクション１．６．２ ＳＰＳにおけるパワーサイクリング
図５３に示すホスト監視タイマ１．１が満了すると、リセット信号／コマンドがホストマイクロプロセッサ（図示せず）に出される。しかしながら、ラッチアップなどのある故障が生じた場合、ホストマイクロプロセッサはリセット状態の通知、あるいは物理的なリセット信号の存在に応答しない。代わりに、電源がからになるか、遮断されるまでラッチアップホストマイクロプロセッサが電流を流し続ける。トランジスタがラッチアップによってダメージを受けていない場合は、ホストマイクロプロセッサがリセットされる。
中央処理モジュール(ＳＹＳ)１２０５は、このような故障に対して知的応答を提供する能力を有する。ホスト監視が一旦終わると、ホストに物理的なリセットの存在かリセット状態の通知（割り込み及びコマンド応答を介して）のいずれかが通知される。次いで中央処理モジュールは、ホスト監視を再開し、ホストが設定可能な監視終了数内で監視をイネーブルにしようとしない場合、このホスト（設定可能）に関連する電源が設定可能な時間にサイクルオフされて、再開する。例えば、ホストＣＰＵのメモリ、その入力／出力回路用のレベル、ＣＰＵ自身の他のレベル、ある電圧レベルに必要ではない。ここで、各電圧レベルは、スイッチング電源コントローラ１２００の制御の下にスイッチングパワーコンバータで提供される。不揮発性メモリに保存されているのは、ホストＣＰＵのスイッチングパワーコンバータのパワーアップとパワーダウンの双方の正しいパワーシーケンスである。パワーダウンが終了した後に、中央処理モジュール(ＳＹＳ)１２０５は関連するパワーコンバータを好適にシーケンスすることによってホストＣＰＵをパワーアップすることができる。
図５３に示す監視タイマ５．１が終了８０５１すると、内部マイクロプロセッサ（図示せず）にリセットが出されて、内部マイクロプロセッサにウオームブートが生じる。このリセットには、割り込まれるための電力の調整は生じず、むしろ単に内部マイクロプロセッサを再スタートするだけである。更に、内部マイクロプロセッサに生じた監視イベントを表示するステータスビットがあり、再ブートを調べて、ブーティングの理由を確かめられるようにする。
セクション１．６．３ ＳＰＳにおけるリセット調整
図５３の監視コントローラ１２１３について述べるとおり、スイッチング電源コントローラ１２００は、監視タイマ１．１が終了した場合リセット信号の存在を明らかにすることによってホストＣＰＵ(図示せず)をリセットすることができる。中央処理モジュール(ＳＹＳ)１２０５で提供される知的制御のために、リセットは所定の条件が満足されるまで表明されない。例えば、調整制御モジュール(ＲＥＧ)１２０４は、中央処理モジュール(ＳＹＳ)１２０５にあるスイッチングパワーコンバータが所望の動作レンジ外の電圧レベルを出力している旨の信号を出す。例えば、ホストＣＰＵのメモリへ電力を提供しているスイッチング電源の出力電圧は、ホストに適宜のリセットコマンド／信号を提供させない範囲の外にあることがある。この場合、中央処理モジュール(ＳＹＳ)１２０５は、ホストＣＰＵの動作に影響を及ぼしている全ての電源が所望の動作範囲で電圧を提供するまでリセット信号の存在を明らかにしておくことができる。
セクション１．６．４およびｘ．３ ＳＰＳにおける監視構造及び監視タイマ
スイッチング電源コントローラ１２００は、パーソナルデジタルアシスタント（ＰＤＡ）などのホストＣＰＵを含む装置に電力を供給しているので、監視コントローラブロック１２１３(図１２がホストＣＰＵの監視特特徴を提供する。ＣＰＵｓ上で稼動している動作システムに共通する問題は、競合するプログラムコマンドから生じる「ルックアップ」状態、無効メモリアクセスリクエスト、およびこれに関連する事項である。このような問題からの回復は延長された不知の時間をとるか、あるいは回復がなされないこともある。従って、所定の開始数からゼロへカウントダウンするデジタルカウンタを具える監視タイマが、ルックアップを防ぐためにＣＰＵｓにインプリメントされていることがある。通常の動作では、ＣＰＵは定期的に監視タイマに、カウンタをリセットしてタイマの終了を防止するコマンドを出す。しかしながら、ルックアップでは、ＣＰＵはカウンタをリセットする監視タイマにコマンドを出さず、タイマが切れてしまう。これに応じて、リセットが開始され、ルックアップを除去する。
スイッチング電源コントローラ１２００は中央処理モジュール(ＳＹＳ)１２０５を具えているため、監視コントローラブロック１２１３は、図５３に示すように、外部ホストＣＰＵ用のホスト監視タイマ１．１と、内部マイクロプロセッサ用の８０５１監視タイマ５．１の、二つのタイプの冠した今を持つ。
ホスト監視タイマ１．１が終了すると、監視コントローラ１２１３が中央処理モジュール(ＳＹＳ)１２０５に割り込みを介して通知を行う。この割り込みに応じて、中央処理モジュール(ＳＹＳ)１２０５は構成パラメータの指示どおり、ホストに対してリセット信号、あるいはホストに対して割り込みラインのいずれかの存在を明らかにする。
８０５１監視タイマ１．１が終了すると、監視コントローラ１２１３は、リセットライン中央処理モジュール(ＳＹＳ)１２０５の存在を明らかにする。これは、内部マイクロプロセッサのウオームブートの引き金となる。
監視コントローラ１２１３には、ノーマルモードと省電力モードの二つの動作モードがある。ノーマルモードでは、ホスト監視タイマ１．１と８０５１監視タイマ５．１の双方が動作する。省電力モードでは、ホストマイクロプロセッサはホストとＳＰＳ間に通信リンクが存在しない限り、省電力コマンドを発する前にホスト監視をディスエーブルにして、監視コントローラ１２１３がホストに関連する電力の印加あるいは除去によってホスト監視イネーブル／ディスエーブルを自動的に特定する配列パラメータを信頼できるようにする必要がある。
各監視タイマ１．１と５．１は、タイマのリセットに使用される自身のサービスレジスタ（図示せず）に関連している。その特定の監視をリセットするには、中央処理モジュール(ＳＹＳ)１２０５が所定のコードワードとそのコードワードの反転を各サービスレジスタに書き込む。サービスレジスタへのエラント書き込みは、関連する監視タイマをリセットしないで中央処理モジュール(ＳＹＳ)１２０５への割り込みを発生する。さらに、ホスト監視タイマ１．１がホストマイクロプロセッサから受信したトグルバイナリ信号にもとづいてそのカウンタをリセットすることができる。この信号は、更に、監視をリセットする中央処理モジュール(ＳＹＳ)によって処理される。しかしながら、キック監視コマンドを用いたリセットがより安全であり、ホストマイクロプロセッサにおいて制御がきかない状態が生じる可能性がより低くなる。
ホストプロセッサにより大きな制御フレキシビリティを提供するために、ホスト監視タイマ１．１と８０５１監視タイマ５．１は、関連する配列レジスタ（図示せず）に保存されているデータによって初期化される。これらのレジスタに書き込みを行うことによって、独立した監視カウンタのタイムアウト期間を作ることができる。例えば、この形成は、ホスト監視につき１５ビットであり、１ｍｓ〜３２秒の範囲にあわせて、６ビットを１００ｍｓ〜３．２秒の範囲の８０５１監視に用いることができる。所定の監視タイマがイネーブルでない場合は、監視タイマは、その配列レジスタが再度初期化されるまで開始しない。８０５１監視配列レジスタのエラントアクセスを防ぐために、このレジスタは、リセット動作の後一回のみ書き込みを行うことができる（配列レジスタが再初期かされる順次のリセット動作まで）。ホスト監視レジスタには、この制限がなくても良い。
上述したとおり、ホスト監視タイマ１．１が終了したなら、ホスト監視は中央処理モジュール(ＳＹＳ)１２０５へ割り込みを出しても良い。監視割り込み状態レジスタ１５．１は、監視サービスレジスタのいずれかがエラントコードワードと共に提供されたことを表示するビットを格納しており、潜在的に無効メモリアクセスの信号を送る。監視割り込みマスクレジスタ１５．１（図５３では、明確化のために監視割り込み状態レジスタといっしょに記載されている）は、ホスト監視タイマがマスクされているかどうかを表すビットを格納する。この態様では、中央処理モジュール(ＳＹＳ)１２０５は、監視コントローラ１２１３がシステムの臨界的期間に割り込みを発生しないようにする。更に、監視割り込みマスクレジスタ１５．１は、エラントコードワードのホスト監視１．１用サービスレジスタへの書き込みから生じる割り込みがマスクされるべきであるかどうかを表示するビットを格納している。
セクション１．６．５ プログラム可能なリセットおよび監視機能
図５３の監視コントローラ１２１３について述べたとおり、スイッチング電源コントローラ１２００はホスト監視タイマ１．１がリセット信号の存在を確認することによって終了した場合に、ホストマイクロプロセッサ(図示せず)をリセットする。中央処理モジュール(ＳＹＳ)１２０５によって提供される知的制御のために、リセットはある状態が満足されるまで表明される。例えば、調整制御モジュール(ＲＥＧ)１２０４は、あるスイッチングパワーコンバータが所望の動作レンジをはずれた電圧レベルを出力している旨の信号を中央処理モジュール(ＳＹＳ)１２０５に送る。例えば、ホストマイクロプロセッサのメモリに電力を供給しているスイッチング電源の出力電圧は、レンジ外のことがある。この場合、中央処理モジュール(ＳＹＳ)１２０５は、ホストマイクロプロセッサの動作に影響しているすべての電源が所望の動作範囲内の電圧を提供するまでリセット信号を表明し続ける。
全条件が満足されると、中央処理モジュール(ＳＹＳ)１２０５は、リセットの表明をやめる。しかしながら、全電源が正常に動作していても、ホスト装置はリセットコマンドをきちんとリリースするように安定化しないことがある。したがって全条件が満足された後のリセットコマンド期間を、プログラムしてもよい。この期間は中央処理モジュール(ＳＹＳ)１２０５によってユーザがプログラムしたとおりに保存される。
本発明の一の実施例におけるクアドスロープアナログデジタルコンバータ１２１１ａは、抵抗材料でできた２枚のシート間の接触点を測定する。本発明をインプリメントする好適なタッチスクリーンは、スリーエム社などの製造業者から商業的に入手可能である。図１８Ｂは、第１シート１８．８１と第２シート１８．８２を有する４接点タッチスクリーン１８．８を単純化した図である。これらのシートは、説明を容易にするためにずらせて示されているが、通常は整列させて使用する。各シートが均一なシート抵抗を有しており、各シートの表面に沿った物理的な接触点を、その点における端部から端部までの抵抗の割合で表すことができる。シート１８．８２を使用して、ターミナルＴＯＰ１８．８３とＢＯＴ１８．８４に電位を与えることによって、他方のシートを接触シートとして用いてＹ方向における接点の決定を行うことができる。検出シートとしてシート１８．８１を用いてターミナルＬＦＴ１８．８５と１８．８６に電位を与え、接触シートとしてシート１８．８２を用いてＸ方向における接触点を決定することができる。したがって、各ケースで、電圧が２枚のシートのうちの一方に印加される（例えば、１８．８１または１８．８２、「検出シート」）が、ＱＳＡＤＣ１２１１ａからは電気的に絶縁されており、同時に、他方のシート（１８．８２または１８．８１、「接触シート」）上の接触点の電圧についてＡＤＣ変換がなされる。
Ｘ座標のシート１８．８１のターミナルＬＦＴ１８．８５とターミナルＲＨＴ１８．８６に電圧が印加され、印加された電圧の割合を、Ｙ座標シート１８．８２のＴＯＰターミナル１８．８３またはＢＯＴターミナル１８．８４のいずれかで読み取ることができる。読み取った電圧の大きさは、二枚のシート間の接触点の物理的な水平位置を表している。同様に、Ｙ座標シート１８．８２のＴＯＰ１８．８３とＢＯＴ１８．８４に電圧が印加されると、Ｘ座標シート１８．８１のターミナルＬＦＴ１８．８５かターミナルＲＨＴ１８．８６のいずれかにおける印加された電圧の割合の読み取りが、二枚のシート間の接触点の物理的垂直位置を表す。
他の実施例では、一の抵抗シートがＸとＹの双方の検知に用いられており、他方のシートはＱＳＡＤＣへの比例電圧を転送するのに使用されている。５接点タッチスクリーンの簡略された図１８Ｃに示されている。図１８Ｃには、５接点タッチスクリーン１８．９の非常に簡略化された図が示されており、これは、検出シート１８．９３と接触シート１８．９２を具えている。前側シート１８．９２に触れると、１８．９２と１８．９３が互いに接触する。上記の図にあるように、このシートは、図示を容易にするためにずらせて記載されている。５接点が用いられている実施例では、シート１８．９１のターミナルＬＦＴ１８．９４とＲＨＴ１８．９５の間に電圧がかけられ、接触シート１８．９２のターミナル１８．９６での電圧の割合の読みが、二枚のシート間の接触点の物理的水平位置に比例する。同様に、シート１８．９３のＴＯＰターミナル１８．９７とＢＯＴターミナル１８．９８間に電圧がかけられ、接触シート１８．９２のターミナル１８．９６における電圧の割合の読みが、二枚のシート間の接触点の物理的垂直位置を表す。
クアドスロープアナログデジタルコンバータ（ＱＳＡＤＣ）モジュール１２１１ａ(図１７)は、アナログおよびデジタル入力信号と出力信号の双方を持つカスタム低電力混合信号回路を具え、アナログおよびデジタル電力基準電圧と設置基準電圧を有する。ＱＳＡＤＣモジュール１２１１ａは、電圧基準ＶＲＥＦＨに関する二つの別々の外部ポートの電圧を測定し、８ビットの分解能にデジタル化する。
図１６は、ＱＳＡＤＣモジュール１２１１ａで行われるクアドスロープ（すなわち、デュアル変換）アナログデジタルコンバータ（ＡＤＣ）の動作を表すタイミングチャートである。時間インターバル１６０１と１６０２（すなわち、「測定期間」ＰＭＡとＰＭＢ）は、基準タイマまたはカウンタの２５６カウントに対応する固定時間と同等である。期間１６０１と１６０２の間に、信号トレースセグメント１６０３と１６０４の正のスロープが電圧ＶＹおよびＶＸに若干の初期電圧を足したものに達する。これは、ＱＳＡＤＣモジュール１２１１ａによって、期間１６０１と１６０２に接触シート上で測定される信号の集合を表す。
時間インターバル１６０５と１６０６の間（「変換期間」ＰＣＡとＰＣＢ）に、信号追跡セグメント１６０７と１６０８は同じ負のスロープを有し、電圧ＶＹとＶＸからゼロに下がる電圧をトレースする。これらの変換期間（ＰＣＡとＰＣＢ）の間、数値カウントは、接触シート１８．８２と１８．８１それぞれからの測定電圧のアナログデジタル変換を直接表す。変換期間が終了する時点で、変換終了（end-of-conversion）（ＥＯＣ）パルスが発生して（例えば、時間ｔ１およびｔ２で）、各アナログデジタル変換の終端信号を出してリセットし、ＱＳＡＤＣモジュール１２１１ａのアナログ回路のオフセットをゼロにして、次の変換の準備をする。
図１７は、一のインプリメンテーションにおけるＱＳＡＤＣモジュール１２１１ａのインターフェース信号を示すブロック図である。図１７に示すように、ＱＳＡＤＣモジュール１２１１ａは、（ａ）アナログＩ／Ｏインターフェース（ＡＩＯ）１７０１、デジタルインターフェース（ＤＩ）１７０２、および電源インターフェース１７０３を有する。アナログＩ／Ｏインターフェース(ＡＩＯ)は、アナログ双方向測定ターミナル１７０１ａと１７０１ｂ（すなわち、ターミナルＴＯＰとＢＯＴ）、アナログ双方向測定ターミナル１７０１ｃと１７０１ｄ（すなわち、ターミナルＲＨＴとＬＦＴ）、アナログ基準コンデンサポート１７０４ａと１７０４ｂ（ＰＲ１とＰＲ２）、ＭＩＤ入力用アナログ双方向測定ポート１７０１ｆ、および基準電圧信号１７０１ｅ（すなわち、基準電圧ＶＲＥＦＨ）を具える。
アナログＩ／Ｏインターフェース１７０１は、二つのモードで動作する。第１モード（主モード）では、ポート（例えば、ポートＸまたはポートＹ）がここに述べた技術で電圧を測定する。ポートＸは、スイッチＡ０、Ａ１、Ａ２およびＡ３（図１８Ａ）からなる。ポートＹは、スイッチＢ０、Ｂ１、Ｂ２及びＢ３(図１８Ａ)からなる。第２モード（休眠モード）では、ポートＸおよびＹは、両者間の電気的導通状態を検出するように構成されている。ポートＸおよびポートＹ間の導通状態の決定はタッチスクリーンとの接触を表しており、アナログＩ／Ｏインターフェース１７０１を主モードにする。
デジタルインターフェース１７０２は、ポートＸおよびＹにおける変換のデジタル結果を表示する８ビット出力バス１７０２ａ（ＤＯＵＴＸ[７：０]）と１７０２ｂ（ＤＯＵＴＹ[７：０]）、完了または「ＤＯＮＥ」信号１７０２Ｃ、連続検出または「ＣＯＮＴ」信号１７０２ｄ、開始変換またはリセット「ＳＴＡＲＴ／ＲＳＴＮ」信号１７０２ｅ、１２８ＫＨｚ、５０％デューティサイクル基準クロック信号（「ＣＬＫ」）１７０２ｆ、及び、モード選択信号ＳＥＬ１７０２ｇを具える。ＳＴＡＲＴ／ＲＳＴＮは、アナログデジタル変換プロセスを開始するのに用いられるスタート制御ピンである。ＳＴＡＲＴ／ＲＳＴＮピンがＨＩＧＨになると、処理が開始し、次の変換は、ＳＴＡＲＴ／ＲＳＴＮピンがＬＯＷに、そして再度ＨＩＧＨにトグルするまで開始しない。ＳＴＡＲＴ／ＲＳＴＮがＬＯＷに保持されているときは、ブロック内の全ての必要な回路が低電力リセット状態に保持される。信号ＳＥＬ１７０２ｇが、タッチスクリーンインターフェース１２１１から受信され、ＡＤＣ変換モードを制御するのに使用される。ＳＥＬ１７０２ＥポートがＬＯＷの時は、ＭＩＤポートはＡＤＣ測定用に用いられない。すなわち、図１８Ｃに示すＸ−Ｙ位置測定に４つのターミナルの配置が用いられる。ＳＥＬ１７０２ポートがＨＩＧＨに保持されているときは、ＭＩＤポートがＸおよびＹポートにおける入力電圧の測定に使用される。すなわち、図１８Ｃに示すＸ−Ｙ位置の測定に５ターミナル配置が使用される。
ターミナル１７０２ｃにおけるＤＯＮＥ信号は、ポートＸおよびＹの双方でデジタル変換が完了したときに存在し、出力バス１７０２ａと１７０２ｂ（すなわち、ＤＯＵＴＸとＤＯＵＴＹバス）から結果が読み取れる旨の信号をだす。ＣＯＮＴ信号は、ポートＸおよびＹ間の導通状態を検出する。
電源インターフェース１７０３は、アナログ電力信号１７０３ａと接地基準信号１７０３ｂ（すなわち、アナログ電力信号ＡＶＤと接地基準信号ＡＶＳ）と、デジタル電力信号１７０３ｃと接地基準信号１７０３ｄ（すなわち、デジタル電力信号ＶＤＤと接地基準信号ＶＳＳ）を具える。
図１８と図１８Ａは、本発明にかかるＱＳＡＤＣモジュール１２１１ａの一のインプリメンテーションを示す。図１８は、ＱＳＡＤＣモジュール１２１１ａのトップレベルのブロック図であり、アナログ（ＡＮＬＧ）ブロック１０８１、デジタルコントローラ（ＣＮＴＲＬ）ブロック１８０２、プリセット可能なアップ／ダウンカウンタブロック１８０３、８−入力ＮＡＮＤゲート１８０６、８−ビットレジスタ１８０４と１８０５(すなわち、レジスタＲＥＧＸとＲＥＧＹ)を具える。
表２．６は、図１８に示す信号の簡単なまとめである。
Figure 2006506937
図１８Ａは、図１８のＡＮＬＧ１８０１の一のインプリメンテーションを示す図であり、これは、ＭＯＳトランスミッションゲート１８５３ａから１８５３ｐ、インバータ１８５４、ＡＮＤゲート１８５６、デジタル制御ブロック（ＤＣＮＴＬ）１８５５、及びレベルシフタ１８５６、更にオペアンプ１８５１とアナログコンパレータ１８５２を具える。オペアンプ１８５１とアナログコンパレータ１８５２の共通モードレンジは、レールツーレールである（すなわち、０〜３．３Ｖである）。
ＤＣＮＴＬブロック１８５５は、ＭＯＳトランスミッションゲート１８５３ａから１８５３ｎを制御するのに必要な制御信号を発生する。便宜上、ＭＯＳトランスミッションゲート１８５３ａから１８５３ｐをスイッチと呼び、各スイッチは、その制御入力信号（すなわち、Ａ０−Ａ３、Ｂ０−Ｂ３、ＭＥＡＳ、ＳＬＰ、ＥＯＣ、ＳＥＬ、ＣＯＮＶおよびＣＯＮＶ２）によって特定される。
最初に、ＱＳＡＤＣモジュール１２１１ａが休眠モードにあり、ここで電気的導通状態がチェックされる。４ターミナル配置が図５１Ｏに記載されている。スイッチ１８５３ｂ、１８５３ｃ、１８５３ｈ、１８５３ｉ、１８５３ｎ、１８５３ｌおよび１８５３ｆ（すなわち、信号Ａ０、Ａ２、Ｂ０、Ｂ２、ＭＥＡＳおよびＳＬＰ）は閉じており、一方、他のすべてのスイッチは開いている。２枚のシート間に電気的導通状態がない場合、オペアンプ１８５１、アナログコンパレータ１８５２の出力電圧、およびＤＯＵＴ信号はすべてＬＯＷである。５−ターミナルインプリメンテーションが図５１Ｐに記載されている。スイッチ１８５３ｐ、１８５３ｉ、１８５３ｎ、１８５３ｌ及び１８５３ｆ（すなわひｃ、信号Ｂ１、Ｂ２，ＳＥＬ、ＭＥＡＳおよびＳＬＰ）は閉じており、他の全スイッチは開いている。二枚のシートに電気的導通状態がない場合は、オペアンプ１８５１と、アナログコンパレータ１８５２の出力電圧とＤＯＵＴ信号はすべてＬＯＷである。
ポートＹおよびＸ間に電気的導通状態が設定されている場合は、スイッチ１８５３ｎの出力ターミナル（すなわち、オペアンプ１８５１の非反転入力ターミナル）が高電圧に引き上げられ、アナログコンパレータ１８５２の出力ターミナルが高電圧になる。アナログコンパレータ１８５２の出力ターミナルは、アナログブロック１８０１の「ＤＯＵＴ」ターミナルであり(図１８)、これは、デジタル制御ブロック１８０２の「ＤＩＮ」ターミナルに接続されている。アナログブロック１８０１の出力ターミナルの高電圧に応答して、ＣＯＮＴターミナル（すなわち、図１７のターミナル１７０２ｄ）が高電圧に駆動され、この結果ＱＳＡＤＣモジュール１２１１ａが休眠モードを抜け出して、主モードに入る。
主モード（ＣＯＮＴ信号が高電圧に設定されているときに入る）では、ターミナル１７０２ｅにおいてアクティブＳＴＡＲＴ／ＲＳＴＮ信号がタッチスクリーンインターフェース１２１１から受信されたときに、デジタル制御ブロック１８０２がアップ／ダウンカウンタ１８０３を１６進法ＦＦ（すなわち、ＦＦｈ）にプリセットすることによって、ポートＹの電圧の測定サイクルを開始し、これによって、ＣＯＮＴ信号をリセットして測定及び変換プロセスが開始する。この後、ターミナル１７０２ｆのＣＬＫ信号の各立ち上がりエッジが、アップ／ダウンカウンタ１８０３をウントがゼロになるまで（トータル２５６カウント）デクリメントして、このカウントが、ＮＡＮＤゲート１８０６で復号化されてデジタル制御ブロック１８０２に受信されたＺＥＲＯ信号をアクティベートする。
アナログ回路１８０１の動作を、図５１Ｆから図５１Ｏに関連して以下に述べる。図解の便宜上、ダークラインは図面の通信ゲートの導電路を示すものである。
測定の初期状態を図５１Ｆに示す。測定サイクルの前のＱＳＡＤＣ１２１１ａの初期状態において、ＣＮＴＲＬ回路１８０２がＥＯＣをＨＩＧＨにＭＥＡＳをＬＯＷにドライブし、インバータ１８５４からのＣＯＮＶを表明する。スイッチ１８５３ｅは、増幅器１８５１の非反転入力である。増幅器１８５１は増幅器１８５２の非反転入力に接続されており、その非反転入力は常にＶＲＥＦＬに接続されている。増幅器１８５２の出力が増幅器１８５１の反転入力に接続されており、両方の増幅器にかかる負のフィードバックループを完成する。増幅器１８５１は、増幅器１８５２の非反転入力を介して駆動することによって、その反転入力をＶＲＥＦＬ（その非反転入力の電流値）と同じにして、プラス入力のオフセットを足した値にする。増幅器１８５２は、増幅器１８５１の反転入力を介して駆動することによって、その非反転入力をＶＲＥＦＬと同じにして（その反転入力の値）入力のオフセットを足した値にする。増幅器１８５１の出力は、ＶＲＥＦＬの値から増幅器１８５２のオフセットを引いたものである。増幅器１８５２の出力は、ＶＲＥＦＬの値から増幅器１８５１のオフセットを引いたものである。従って、コンデンサ１８６０には、そこに電圧を加えた二つの増幅器のオフセット差が生じ、回路のオフセットを効率的にゼロにする。これは、回路が各変換の結果へ戻る状態である。この構成は、４接点および５接点配置と同様である。（図１８Ａおよび図１８Ｂ）
図５１Ｇを参照すると、Ｙ座標シート（４接点インプリメンテーションの１８．８２）との接点位置を読み取るための変換は、ＶＲＥＦＨをＹ座標シートのＴＯＰ（１８．８３）へ、またＶＲＥＦＬをＹ座標シートのＢＯＴ（１８．８４）へ接続する。ＳＥＬ信号はＬＯＷである。Ｘ座標シートとの接点において電圧が展開し、接点のＹ座標に比例する。この電圧は、増幅器１８５１の非反転入力に印加される。良好な精度で接触点を決定するには、増幅器１８５１に高入力インピーダンスが求められる。増幅器１８５１は、僅かなバイアス電流を必要とする電界効果トランジスタで構成されており、Ｘ座標シート１８８１の抵抗は、はっきり感知できるエラーに関与しない。増幅器１８５１は、その反転入力をコンデンサ１８６０を介して非反転入力の電位に駆動する。これによって、その出力はまず非反転入力の電圧と同じになる。増幅器１８５２の出力における信号ＤＯＵＴのレベルは、増幅器１８５１で駆動されるその非反転入力が、ＶＲＥＦＬに接続されている反転入力以上にならないので、ＨＩＧＨ状態になる。信号ＤＯＵＴは、ＰＣＡ期間(図１６)が終了するまでＨＩＧＨのままである。増幅器１８５１の非反転入力の電圧は、ＰＭＡ期間が終わるまで抵抗１８５７に現れる。これによって、電流がＹ座標シート１８．８２と接触する位置に比例し、コンデンサ１８６０に流れる。増幅器１８５１の出力は、正に傾き、その反転入力を非反転入力と同じ電位に維持する。ＰＭＡ時間の終了時点で、コンデンサ１８６０はＹ座用シート１８．８２との接触位置とＰＭＡフェーズの時間長に比例した電荷を有する。
アクティブゼロ信号が、デジタルコントローラブロック１８０２で受信されると、ＱＳＡＤＣモジュール１２１１ａは、ポートＸの電圧の変換サイクル(ＰＣＡ)に切り替わる。変換サイクルの開始時点では、アップ／ダウンカウンタ１８０３が、カウントインクリメントモードに切り替わる（カウンタ値はゼロである）。ＤＯＵＴピン（すなわち、アナログコンパレータ１８５２の出力ターミナル）が低電圧に戻るのに必要なカウントインクリメント数は、基準電圧ＶＲＥＦＨに対するポートＹで測定された電圧の比に直接的に比例する。
図５１Ｈに記載されているように、変換はスイッチ位置を設定することによって完了する。増幅器１８５１の非反転入力は、スイッチ１８５３ｅを介してＶＲＥＦＬに接続されている。増幅器１８５１は、その反転入力をコンデンサ１８６０を介してＶＲＥＦＬに駆動する。これによって、ＶＲＥＦＬが、スイッチ１８５３ｋを介して他に印加されたＶＲＥＦＨで抵抗１８５７の一方の側に印加される。これによって、電流が抵抗１８５７にかかるＶＲＥＦＬからＶＲＥＦＨを引いた電圧に比例することになり、コンデンサ１８６０の外に流れる。ＰＣＡフェーズ間に流れる電流は、接触点がＶＲＥＦＨに接続されているシートの端部にあれば、ＰＭＡフェーズ間に流れる電流と同じ大きさである（符号は逆である）。接触点がＶＲＥＦＬに接続されている端部にある程度近くなるまで、ＰＭＡ電流は比例して少なくなる。増幅器１８５１の出力は、負に傾いて、その反転入力を非反転入力と同じ電位に保つ。ＰＣＡフェーズは、増幅器１８５１の出力がＶＲＥＦＬ以下になるときに終了し、その電位は、ＤＯＵＴがＬＯＷ状態に下がる時間に、増幅器１８５２の反転入力に存在する。ＤＯＵＴの過渡はＰＣＡの終了をマークする。前の状態で時間長で分割されたＰＣＡフェーズにおける時間長は、接触点に比例する。この時間が同じ（すなわち、比が１）であれば、接触点はシートのＶＲＥＦＨ端部にあった。この比が０．５であれば、接触点はシートのＶＲＥＦＨとＶＲＥＦＬ端部の中間にある。この比がゼロであれば（ＰＣＡフェーズの時間がゼロ）、接触点は、シートのＶＲＥＦＬ端にある。ＰＣＢフェーズの端部が認識された後に、デジタルコントローラブロック１８０２がポートＸの電圧のデジタル値を表すアップ／ダウンカウンタ１８０３のカウンタを１８０５（ＲＥＧＹ）に送信し、回路が再び測定開始状態に入って、次の測定に備える。
同様に、図５１Ｉを参照すると、Ｘ座標シート（４接触インプリメンテーションの１８．８１）との接触点を読み取るための変換は、ＶＲＥＦＨをＸ座標シートのＲＨＴ（１８．８６）に、又ＶＲＥＦＬをＸ座標シートのＬＦＴ（１８．８５）に接続する。ＳＥＬ信号はＬＯＷである。Ｙ座標シートの接触点において、接触点のＸ座標に比例する電圧が展開する。この電圧は、増幅器１８５１の非反転入力に印加される。増幅器１８５１と１８５２の動作は、Ｙ座標のＰＭＡフェーズについて上述した動作と同じである。ＰＭＢ時間が終了した時点で、コンデンサ１８６０は、Ｘ座標との接触点とＰＢＭフェーズの時間長に比例した電荷を有する。
同様に、図５１Ｊに記載されているようにスイッチ位置を設定することによって変換が行われる。増幅器１８５１の非反転入力が、スイッチ１８５３ｅを介してＶＲＥＦＬに接続されている。増幅器１８５１および１８５２の動作は、Ｙ方向におけるＰＣＡフェーズについて上述した動作と同じである。ＰＣＢフェーズの終端が認識されると、デジタルコントローラブロック１８０２が、ポートＹの電圧のデジタル値を表しているアップ／ダウンカウンタ１８０３のカウントをレジスタ１８０４（ＲＥＧＸ）に転送し、こ回路が再度測定開始状態になって、次の測定に備える。
同様に、図５１Ｋを参照すると、Ｘ−Ｙ座標シート（５接点インプリメンテーション）と接触する垂直位置を読み取るための変換は、ＶＲＥＦＨをＸ−Ｙ座標シート１８．９３のＴＯＰ（１８．９７）に、ＶＲＥＦＬをＸ−Ｙ座標シート（１８．９３）のＢＯＴ（１８．９８）に接触させる。ＳＥＬ信号はＨＩＧＨである。接触シート１８．９２との接触点において、接触点のＹ座標に比例する電圧が展開する。この電圧はスイッチＳＥＬ１８５３ｐとＭＥＡＳ１８５３ｎを介して増幅器１８５１の非反転入力に印加される。ここで、接点ＭＩＤは、接触シート１８．９２の接続１８．９６に接続されている。増幅器１８５１と１８５２の動作は、Ｙ方向のＰＭＡフェーズについて上述した動作と同じである。ＰＭＡ時間が終了すると、コンデンサ１８６０は、Ｙ座標シート１８・９３との接触位置とＰＭＢフェーズの時間長に比例する電荷を有する。
同様に、図５１Ｌに記載されているスイッチ位置を設定することによって変換が行われる。ＳＥＬはここではＬＯＷである。増幅器１８５１の動作は、Ｙ方向におけるＰＣＡフェーズについて上述した動作と同じである。ＰＣＡフェーズの終端が認識されると、デジタルコントローラブロック１８０２が、ＭＩＤポートの電圧のデジタル値を表しているアップ／ダウンカウンタ１８０３のカウントをレジスタ１８０５（ＲＥＧＹ）に転送し、こ回路は、再度測定開始状態になって、次の測定に備える。
同様に、図５１Ｍを参照すると、Ｘ−Ｙ座標シート（５接点インプリメンテーション）と接触する垂直位置を読み取るための変換は、ＶＲＥＦＨをＸ−Ｙ座標シートのＬＨＦ（１８．９４）に、ＶＲＥＦＬをＸ−Ｙ座標シートのＲＨＴ（１８．９５）に接触させる。ＳＥＬ信号はＨＩＧＨである。接触シート１８．９２との接触点において、接触点のＸ座標に比例する電圧が展開する。この電圧はスイッチＳＥＬ１８５３ｐとＭＥＡＳ１８５３ｎを介して増幅器１８５１の非反転入力に印加される。ここで、接点ＭＩＤは、接触シート１８．９２の接続１８．９６に接続されている。増幅器１８５１と１８５２の動作は、Ｙ方向のＰＭＡフェーズについて上述した動作と同じである。ＰＭＡ時間が終了すると、コンデンサ１８６０は、Ｘ座標シートとの接触位置ととＰＭＢフェーズの時間長に比例する電荷を有する。
同様に、図５１Ｎに記載されているスイッチ位置を設定することによって変換が行われる。ＳＥＬはここではＬＯＷである。増幅器１８５４１の非反転入力はスイッチ１８５３ｅを介してＶＲＥＦＬに接続されている。増幅器１８５１および１８５２の動作は、Ｙ方向におけるＰＣＡフェーズについて上述した動作と同じである。ＰＣＢフェーズの終端が認識されると、デジタルコントローラブロック１８０２がＭＩＤポートの電圧のデジタル値を表しているアップ／ダウンカウンタ１８０３のカウントをレジスタ１８０４（ＲＥＧＸ）に転送し、この回路は、再度測定開始状態になって、次の測定に備える。
図５１は別のインプリメンテーションにおけるＱＳＡＤＣモジュール１２１１ｂのインターフェース信号を示すブロック図である。図５１のインプリメンテーションは、図１７のものと同じであり、従って、同じ特徴についての説明は行わない。表１は、図５１に示す信号の簡単なサマリである。
図５１のインプリメンテーションは、デジタルインターフェース１７０２(図１７)と異なるデジタルインターフェース１９０２．４を具える。特に、デジタルインターフェース１９０２．４は、図１７を参照して述べたような出力バス１７０２ａと１７０２ｂではなく、一の８−ビット出力バス１９０２ａ．４（ＤＯＵＴ[７：０]の符号が付されている）と、選択信号１９０２．４（ＳＥＬの符号が付されている）を含む。出力バス１９０２ａ．４は、電圧基準ＶＲＥＦに対するポートＡまたはポートＢにおける電圧のアナログデジタル変換（ＡＤＣ）プロセスの結果を提供する。
選択信号１９０２ｂ．４は、ＤＯＮＥ信号が表明された後、ポートＡからの結果があるのか、ポートＢからの結果があるのかを選択する出力選択信号である。例えば、ＳＥＬ１９０２ｂ．４が論理的ＬＯＷレベルであれば、ポートＡにおける電圧のＡＤＣ結果が出力バス１９０２ａ．４に現れる。一方、選択信号１９０２ｂ．４が論理的ＨＩＧＨレベルであれば、ポートＢにおける電圧のＡＤＣ結果が出力バス１９０２ａ．４に現れる。
Figure 2006506937
図５１Ａと図５１Ｂは、ＱＳＡＤＣモジュール１２１１ｂの本発明にかかる別のインプリメンテーションを示す図である。図５１Ａと図５１Ｂは、図１８と図１８Ａと同様であり、同じ態様で動作する。したがって、本実施例の基本的な動作の差異を特に述べる。
図５１Ａは、ＱＳＡＤＣモジュール１２１１ｂのトップレベルブロック図であり、アナログブロック２００１．４、デジタルコントローラブロック２００２．４、プリセット可能なアップ／ダウンカウンタブロック２００３．４、レジスタ２００４．４と２００５．４、ＮＡＮＤゲート２０２０６．４、及びマルチプレクサ２００７．４を具える。図５１Ａは、主に図５１Ａに選択信号１９０２ｂ．４（ＳＥＬの符号が付されている）が追加されている点で、図１８と異なる。選択信号１９０２ｂ．４は、マルチプレクサ２００７．４を用いてレジスタ２００４．４あるいはレジスタ２００５．４に保存されているデータを選択して出力バス２９０２ａ．４（ＤＯＵＴ[７：０]）の出力に提供する。例えば、ポートＡとポートＢの電圧のデジタル変換結果は、レジスタ２００４．４とレジスタ２００５．４にそれぞれ保存される。ＳＥＬ１９０２ｂ．４が論理的ＬＯＷレベルであれば、ポートＡの変換結果（レジスタ２００４．４に保存されている）は、マルチプレクサ２００７．４を介して出力バス１９０２ａ．４に提供される。ＳＥＬ１９０２ｂ．４が論理的ＨＩＧＨレベルであれば、ポートＢの変換結果（レジスタ２００５．４に保存されている）は、マルチプレクサ２００７．４を介して出力バス１９０２ａ．４（ＤＯＵＴ[７：０]）に提供される。
図５１Ｂは、図５１Ａのアナログブロック２００１．４のインプリメンテーションを示す。図５１Ｂに示すインプリメンテーションの動作は、図１８Ａに示すインプリメンテーションの動作と同じであり、従って、一般的な差異を記載すること以外の説明は行わない。
図５１Ｂに示すように、アナログブロック２００１．４は、デジタル制御ブロック（ＤＣＮＴＬ）２０２０．４と、レベルシフト回路２０２２．４を具える。まず、ＱＳＡＤＣモジュール１２１１ｂは休眠モードにあるが、ポートＡ（ＡＭＡＸとＡＭＩＮ）とポートＢ（ＢＭＡＸとＢＭＩＮ）間の電気的導通状態は、論理的ＨＩＧＨにおける休眠制御信号（ＳＬＰ）、論理的ＬＯＷにおけるパワーダウン信号（ＰＤＯＮ）、電力を保存するべくパワーダウンされたオペアンプ１８５１とアナログコンパレータ１８５２を用いてチェックしている。この動作モードでは、スイッチ１８５３ｃ、１８５３ｂ、１８５３ｈ、１８５３ｉ、１８５３ｌ、１８５３ｎおよび１８５３ｆ（すなわち、信号Ａ０、Ａ２．Ｂ１、Ｂ２、ＭＥＡＳ、およびＳＬＰ）が閉じており、他のスイッチは開いている。
ポートＹとＸ間に電気的導通状態がない場合、導通状態出力（ＣＯＵＴ）信号は論理的にＬＯＷレベルである。電気的導通状態が設定されると、レベルシフト回路２００２．４への入力がＨＩＧＨ電圧へ（すなわち、電圧基準の電圧レベルへ）引き上げられ、導通状態出力信号が論理的ＨＩＧＨレベルに移行する。導通状態出力信号の論理的ＨＩＧＨは、デジタルコントローラブロック２００２．４のフリップフロップ(図示せず)によって検出され（および、デバウンスされた）、その結果、デジタルコントローラブロック２００２．４でＣＯＮＴターミナル上の論理的ＨＩＧＨ信号が表明される。ＱＳＡＤＣモジュール１２１１ｂは、休眠モードにあり、オペアンプ１８５１とアナログコンパレータ１８５２のパワーアップを行い、動作の主モード(上述した)を開始する。主モードの間、デジタルコントローラブロック２００２．４における導通状態のチェックに関連する回路はディスエーブルとすることができる。
図５１Ｃは、別のインプリメンテーションについての具体的なインターフェース信号を示すブロック図である。このブロック図は、中にＱＳＡＤＣ１２１１ａが入ったデジタル論理ラッパ混合信号マクロ（タッチスクリーンインターフェースまたはＴＳＩとも言う）を示す。このラッパは、中央処理モジュール(ＳＹＳ)１２０５の８０５１マイクロコントローラに、ＱＳＡＤＣ１２１１ａからのタッチスクリーン座標データを読みとるためのインターフェースを提供する。
このラッパは、ソフトウエアドライバを特定の位置で必要な情報をあらわすことによってより効率的に稼動させる、データ、制御および状態レジスタを含む。これらの詳細を以下に説明する。ラッパの内部状態マシーンは、ＱＳＡＤＣ１２１１ａとタッチスクリーンインターフェース１２１１との相互作用を管理する。
タッチスクリーンインターフェース１２１１は、ＡＩＯ１７０１と、電源インターフェース(ＰＳＩ)１７０３と、ＤＩ１７０２の３つのインターフェースを使用している。ＡＩＯ１７０１と電源インターフェース１７０３については、上述した。一方、ＤＩ１７０２は、ＱＳＡＤＣ１２１１ａの動作をコントロールしサンプリングされたデータにアクセスするのに中央処理モジュール(ＳＹＳ)１２０５で要求される信号を含む。これらの信号は、ＳＹＳ＿ＣＬＫ信号５００２．４、ＴＳ＿ＳＦＲ＿ＲＥＧ＿ＥＮ信号５０１０．４、ＳＦＲ＿ＡＤＤＲ[７：０]信号５０１２．４、ＳＦＲ＿ＤＡＴＡ＿ＯＵＴ[７：０]信号５０１４．４、ＳＦＲ＿ＷＲ＿Ｎ信号５０１６．４、ＳＦＲ＿ＲＤ＿Ｎ信号５０１８．４、ＴＳ＿ＳＦＲ＿ＤＡＴＡ＿ＩＮ[７：０]信号５０４２．４、ＴＳ＿ＭＥＭ＿ＲＥＧ＿ＥＮ信号５０２０．４、ＭＥＭ＿ＡＤＤＲ[２：０]信号５０２２．４、ＭＥＭ＿ＤＡＴＡ＿ＯＵＴ[７：０]信号５０２４．４、ＭＥＭ＿ＷＲ＿Ｎ信号５０２６．４、ＭＥＭ＿ＲＤ＿Ｎ信号５０２８．４、ＴＳ＿ＭＥＭ＿ＤＡＴＡ＿ＩＮ[７：０]信号５０４０．４、ＴＳ＿ＩＮＴ信号５０４４．４、及びＱＳＡＤＣ＿ＣＬＫ信号５００４．４を含む。
ＲＳＴＮ信号５０００．４は、ＴＳＩの内部ロジックを開始するのに使用されるチップレベルリセットである。ＳＹＳ＿ＣＬＫ信号５００２．４は、中央処理モジュール(ＳＹＳ)１２０５へのＴＳＩの内部ロジックを同期するのに使用されるクロックである。ＱＳＡＤＣ＿ＣＬＫ信号５００４．４は、タッチスクリーンインターフェース１２１１状態マシーンとＱＳＡＤＣ１２１１ａを制御するの使用されるクロックである。ＴＳ＿ＳＦＲ＿ＲＥＧ＿ＥＮ信号５０１０．４は、中央処理モジュール(ＳＹＳ)１２０５の部品であるＳＦＲバス上のタッチスクリーンインターフェース１２１１レジスタがアクセスされそうになっていることを示す。ＳＦＲバスは、この明細書に記載しているように、不揮発性メモリマップドレジスタへのアクセスを許可する。
ＳＦＲ＿ＡＤＤＲ[７：０]信号５０１２．４は、ＳＦＲレジスタの一つにアクセスするのに使用される８０５１から受信したアドレスである。ＳＦＲ＿ＤＡＴＡ＿ＯＵＴ[７：０]信号５０１４．４は、このレジスタに書き込むべきデータ（すなわち、制御ワード）を含む。ＳＦＲ＿ＷＲ＿Ｎ信号５０１６．４は、ＴＳ＿ＳＦＲ＿ＲＥＧ＿ＥＮ信号５０１０．４と共に、ＴＳ＿ＳＦＲ＿ＤＡＴＡ＿ＩＮ[７：０]信号５０４２．４を、ＳＦＲ＿ＡＤＤＲ[７：０]信号５０１２．４によってアドレスされたレジスタの一つに書き込むのに使用される。ＳＦＲ＿ＲＤ＿Ｎ信号５０１８．４は、ＴＳ＿ＳＦＲ＿ＲＥＧ＿ＥＮ信号５０１０．４と共に、ＳＦＲ＿ＤＡＴＡ＿ＯＵＴ[７：０]信号５０１４．４を、ＳＦＲ＿ＡＤＤＲ[７：０]信号５０１２．４によってアドレスされたレジスタの一つから読み出すのに使用される。ＴＳ＿ＳＦＲ＿ＤＡＴＡ＿ＩＮ[７：０]信号５０４２．４は、レジスタから読み出されるデータ（すなわち、データ／ステータスワード）を含む。
ＴＳ＿ＭＥＭ＿ＲＥＧ＿ＥＮ信号５０２０．４は、メモリマップドＩ／Ｏ（ＭＭＩＯ）バスのＴＳＩレジスタに中央処理モジュール(ＳＹＳ)１２０５によってアクセスされようとしていることを示す。ＭＥＭ＿ＡＤＤＲ[２：０]信号５０２２．４は、ＭＭＩＯレジスタの一つにアクセスするのに使用される８０５１からのアドレスである。このアドレスバスは、８０５１（特にビット[２：０]）における１６ビットのＭＥＭ＿ＡＤＤＲ[２：０]信号５０２２．４の部分的なデコードである。すべてのＭＭＩＯレジスタのトランスアクションは、ＴＳ＿ＭＥＭ＿ＲＥＧ＿ＥＮ信号５０２０．４を用いて識別される。部分的なデコードの使用は、ルートの密集化を軽減し、全デコードの必要性を削減する。
ＭＥＭ＿ＤＡＴＡ＿ＯＵＴ[７：０]信号５０２４．４は、レジスタに書き込まれるべきデータ（すなわち、制御ワード）を含む。ＭＥＭ＿ＷＲ＿Ｎ信号５０２６．４は、ＴＳ＿ＭＥＭ＿ＲＥＧ＿ＥＮ信号５０２０．４と共に、ＴＳ＿ＭＥＭ＿ＤＡＴＡ＿ＩＮ[７：０]信号５０４０．４を、ＭＥＭ＿ＡＤＤＲ[２：０]信号５０２２．４によってアドレスされたレジスタの一つに書き込むのに使用される。ＭＥＭ＿ＲＤ＿Ｎ信号５０２８．４は、ＴＳ＿ＭＥＭ＿ＲＥＧ＿ＥＮ信号５０２０．４と共に、ＭＥＭ＿ＤＡＴＡ＿ＯＵＴ[７：０]信号５０２４．４を、ＭＥＭ＿ＡＤＤＲ[２：０]信号５０２２．４によってアドレスされたレジスタの一つから読み出すのに使用される。ＴＳ＿ＭＥＭ＿ＤＡＴＡ＿ＩＮ[７：０]信号５０４０．４は、レジスタから読み出すべきデータ（すなわち、データ／ステータスワード）を含む。
ＴＳ＿ＩＮＴ信号５０４４．４は、中央処理モジュール(ＳＹＳ)１２０５内に含まれる８０５１に送る割り込みラインであり、（Ｘ，Ｙ）座標対が、ＱＳＡＤＣ１２１１ａによってデジタル値に変換され、使用の準備ができている旨を表す。８０５１は、このラインを８０５１がそれをクリアにするまでＨＩＧＨに維持して、エッジ検出割り込みとして取り扱う。
Figure 2006506937
図５１Ｄは、ＴＳＩの診断を実行するためのフローチャートであり、図５１Ｅは、ＴＳＩに対応する機能ブロックずである。図５１ＥではＱＳＡＤＣ１２１１ａに加えて、ＴＳＩ＿ＣＴＲＬ[７：０]レジスタ５０６２．４、ＳＭＰ＿ＤＥＬＡＹ[７：０]レジスタ５０６０．４、ＩＮＴ＿ＳＴＡＴ[７：０]レジスタ５０６４．４、Ｘ＿ＤＡＴＡ[７：０]レジスタ５０６６．４、およびＹ＿ＤＡＴＡ[７：０]レジスタ５０６８．４を含む様々なレジスタを示す。
特に、ＴＳＩ＿ＣＴＲＬ[７：０]５０６２．４は、タッチスクルーンインターフェース１２１１とＱＳＡＤＣ１２１１ａの動作を制御する。ＴＳＩ＿ＣＴＲＬ[７：０]５０６２．４のビット０は、ＴＳＩをイネーブルまたはディスエーブルにする。このレジスタビットが「０」であれば、内部状態マシーン（ＦＳＭ）５０７０．４は、ＩＤＬＥ内にとどまり、ＱＳＡＤＣ１２１１ａは、低電力モードになる。このレジスタビットが「１」であれば、状態マシーンは、タッチスクリーン上のアクティビティを検出し次第、サンプルの回収を開始する。ＴＳＩ＿ＣＴＲＬ[７：０]５０６２．４のビット「１」は、パワーマイスタ（すなわち、４−ピンまたは５−ピン）に取り付けられているタッチスクリーンのタイプを表示する。
ＳＭＰ＿ＤＥＬＡＹ[７：０]レジスタ５０６０．４は、サンプリング間の時間を制御する。例えば、ＱＳＡＤＣ１２１１ａは、２６２．１４４ｋＨｚクロックで、３．９ｍｓごとに（Ｘ、Ｙ）座標サンプル対を回収することができる。しかしながら、このレートはいくつかのオペレーティングシステムを動作させるには速すぎるので、ＳＭＰ＿ＤＥＬＡＹ[７：０]レジスタ５０６０．４は、ＴＳＩに０ｍｓから６．４ｍｓまでの連続的なサンプリング間の待ち時間を変える。最大サンプル回収レートは、従って、３．９ｍｓ〜１０．３ｍｓになる。
ＩＮＴ＿ＳＴＡＴ[７：０]レジスタ５０６４．４は、割り込み状態のレジスタである。割り込みが検出されると、ＴＳＩ＿ＩＮＴ信号５０４４．４が、８０５１が特定の割り込みをクリアにするまでＨＩＧＨに保持される。
ＤＩＡＧ＿ＣＴＲＬ[７：０]レジスタ(図示せず)は、診断ロジックを制御し、ＭＭＩＯバスを介してＱＳＡＤＣ１２１１ａブロックに直接に送る。このモードで、内部状態マシーン５０７０．４がバイパスされ、ＱＳＡＤＣ１２１１ａは直接ソフトウエアに制御されるようになる。８０５１は、ＤＩＡＧ＿ＣＴＲＬ[１]ビットを「１」にセットして、ロジックをリセットし、ＴＳＩがこのビットをクリアにする。８０５１がＤＩＡＧ＿ＣＴＲＬ[２]ビットを「１」にセットすると、ＱＳＡＤＣ１２１１ａが一のサンプル対を取り出す。８０５１は、ＤＩＡＧ＿ＣＴＲＬ[５]ビットをポーリングして、サンプルが読み出し可能かどうかを決定する。
Ｘ＿ＤＡＴＡ[７：０]レジスタ５０６６・４は、タッチスクリーンからのＸ座標データを含んでいる。ＱＳＡＤＣ１２１１ａは、Ｘ座標データをこのレジスタにラッチして、ＤＯＮＥ信号１７０２ｃの存在を表明する。この信号は、次いで、割り込みランとして中央処理モジュール(ＳＹＳ)１２０５へ送られ、ソフトウエアドライバがデータを読み取れるようにする。
Ｙ＿ＤＡＴＡ[７：０]レジスタ５０６８．４は、タッチスクリーンからのＹ座標データを含む。ＱＳＡＤＣ１２１１ａは、Ｙ座標データをこのレジスタにラッチして、ＤＯＮＥ信号１７０２ｃの存在を表明する。この信号は、次いで、割り込みランとして中央処理モジュール(ＳＹＳ)１２０５へ送られ、ソフトウエアドライバがデータを読み取れるようにする。表１．６．６ｂは、様々なレジスタについての情報をまとめたものである。
Figure 2006506937
通常の動作期間では、８０５１は、ＴＳＩ＿ＣＴＲＬ[７：０]レジスタ５０６２．４のビット０（すなわち、ＴＳＩ＿ＣＴＲＬ[０]）を「１」にセットして、チップ（すなわち、水チング電源コントローラ１２００）がパワーアップされ、グローバルチップのリセットが確認された後に、ＴＳＩをイネーブルにする。タッチスクリーンインターフェース１２１１がイネーブルになると、内部状態マシーン５０７０．４はＱＳＡＤＣ１２１１ａが継続して検出される限り（すなわち、ペンダウン状態がある限り）（Ｘ，Ｙ）サンプル対を取り出す。ＱＳＡＤＣ１２１１ａはサンプル対を回収した後は、ＳＭＰ＿ＤＥＬＡＹ[７：０]レジスタ５０６０．４に表示されている通り、最初からやり直して次のサンプル対を回収する前に、所定の時間待機する。このサイクルは、ＱＳＡＤＣ１２１１ａによって導通状態が検出される限り続く。
内部状態マシーン(ＦＳＭ)５０７０．４は、ＱＳＡＤＣ１２１１ａのＳＴＡＲＴ／ＲＳＴＮ信号１７０２ｅをトグルすることによってタッチスクリーンデータの変換スケジュールをたて、ＤＯＮＥ信号１７０２ｃをサンプリングして負荷Ｘ／Ｙデータレジスタ５０６６．４と５０６８．４に送る。サンプリングは、ＱＳＡＤＣ１２１１ａのＣＯＮＴ信号１７０２ｄが表明される限り、定期的に行われる。
サンプルが回収されるか、あるいはペンダウン／ペンアップ状態が検出される度に（ＣＯＮＴ１７０２ｄ信号のトグルでわかるように）、割り込みが８０５１に送られる。この割り込みラインは、８０５１がＩＮＴ＿ＳＴＡＴ[７：０]レジスタ５０６４．４の対応するレジスタをクリアするまでＨＩＧＨに保持される。割り込みは、バッファのオーバーラン／アンダーラン状態が発生した場合にも送られる。ＴＳＩは、Ｘ／Ｙ座標サンプルを二重にバッファして、これらのバッファの活性を追跡して、好適な割り込みを発生させる。
図５１Ｄおよび５１Ｅを参照すると、ＤＩＡＧ＿ＣＴＲＬ[７：０]レジスタ５０６２．４ののＤＩＡＧ＿ＣＴＲＬ[４]ＴＳＩを「１」に設定することによって、ＴＳＩが診断モードになると、ＦＳＭ５０７０．４がバイパスされて、ＱＳＡＤＣ１２１１ａのＳＴＡＲＴ／ＲＳＴＮ信号２７０２ｅが、ＤＩＡＧ＿ＣＴＲＬ[７：０]レジスタ５０６２．４のビット５を設定することによって直接的に制御される。この動作モードは、デバック機構として使用されるようになっており、ＴＳＩとＱＳＡＤＣ１２１１ａの動作を検証する。ＩＮＴ＿ＳＴＡＴ[７：０]レジスタ５０６４．４のビット１(すなわち、ＩＮＴ＿ＳＴＡＴ[１])がＤＯＮＥ信号１７０２として動作する場合には、８０５１の割り込みは、ディスエーブルとなり、ポーリング機構が用いられる。
図５１Ｄに示されるテストルーチンは、以下のとおりである。８０５１(ステップ５０５０．４)が、ＤＩＡＧ＿ＣＴＲＬ[４]を読み取って、ＱＳＡＤＣ１２１１ａが確実に準備がされているようにする。ＱＳＡＤＣ１２１１ａが、準備がされていない場合は、８０５１はまず、タッチスクリーンインターフェース１２１１とＱＳＡＤＣ１２１１ａをリセットするＤＩＡＧ＿ＣＴＲＬ[１]を表明しなければならない。８０５１は、ＤＩＡＧ＿ＣＴＲＬ[２]を「１」に設定し、８０５１は、ＤＩＡＧ＿ＣＴＲＬ[５]をＴＲＵＥになるまでポーリングする。ＴＲＵＥになると、８０５１は、Ｘ＿ＤＡＴＡ[７：０]レジスタ５０６６．４とＹ＿ＤＡＴＡ[７：０]レジスタ５０６８．４の値を読み出す。ＷＡＩＴ期間（５０５６．４）の後、ＩＤＬＥ（ステップ５０５８．４）に戻り、必要に応じて動作を繰り返す。
従来技術と比較していくつかの利点が見られる。本発明は、ノイズに対する感度を排除する。ＰＤＡアプリケーション中の最もやっかいなノイズソースは、ＣＣＦＬや、他のタイプのバックライトを駆動する、高電圧、高周波数の交流信号である。クロック周波数を、変換期間（例えば図１６の１６０１＋１６０２）の間そこに常に偶数のバックライトパルスがあるように構成することによって、バックライトの一のハーフサイクルから取り出されるすべてのノイズが次のハーフサイクルによって引かれることになる。すべてのクロックがスイッチング電源コントローラ１２００によって制御されるので、この構成をとることができる。更に、このシステムは、部品の経時変化や熱効果によってドリフトすることがなく、また、製造時あるいはその後のキャリブレーションも、必要ない。本発明は、同じ抵抗やコンデンサを測定および変換フェーズで使用するための精密部品（典型的には、抵抗やコンデンサ）を必要としない。したがって、１６０１または１６０２回(図１６)の部品の値におけるどの「エラー」も、１６０５と１６０６回において反転される。
クアドスロープアナログデジタル変換器（ＱＳＡＤＣ）モジュール１２１１は、アナログおよびデジタル電力基準電圧および接地基準電圧を含むアナログとデジタルの入出信号と出力信号の双方を有するカスタム低電力混合信号回路を具える。ＱＳＡＤＣモジュール１２１１は、電圧基準ＶＲＥＦに関する二つの別々の外部ポートの電圧を測定し８ビットの分解能でデジタル化する。ＱＳＡＤＣモジュールにおける最大変換レートは、最大３００ｓｐｓ（サンプル／秒）である。図１６は、ＱＳＡＤＣモジュール１２１１中で実行されるクアドスロープ（すなわち、デュアル変換）アナログデジタル変換(ＡＤＣ)動作を示すタイミングチャートである。
図１６に示すように、時間インターバル１６０１及び１６０２(すなわち、「測定期間」ＰＭＡおよびＰＭＢ)は、基準タイマあるいはカウンタの２５６カウントに対応する同等の固定時間期間である。時間１６０１と１６０２の期間、信号トレースセグメント１６０３と１６０４が電圧ＶＡとＶＢに届く場合の正のスロープは、時間期間１６０１および１６０２の間にＱＳＡＤＣモジュール１２１１のアナログＡおよびＢポートで測定されている信号を表す。時間インターバル１６０５と１６０６（「変換期間」ＰＣＡおよびＰＣＢ）の間、信号トレースセグメント１６０７および１６０８は、電圧ＶＡおよびＶＢから０に減少する電圧をトレースする同一の負のスロープを有する。これらの変換期間において、数値カウントは、測定電圧ＶＡおよびＶＢのアナログデジタル変換を直接表示する。変換期間が終了する時点で、変換の最後（ＥＯＣ）のパルスが提供されて（例えば、時間ｔ１およびｔ２にて）、各アナログデジタル変換のそれぞれを信号出力して、次の変換用にＱＳＡＤＣモジュール１２１１におけるアナログ回路をリセットすると共にキャリブレートする。
図１７は、一のインプリメントにおけるＱＳＡＤＣモジュール１２１１のインターフェース信号を示すブロック図である。図１７に示すように、ＱＳＡＤＣモジュール１２１１は：(ア)アナログ測定インターフェース（ＡＭＩ）１７０１、デジタルインターフェース（ＤＩ）１７０２、および電源インターフェース１７０３を具える。アナログ測定インターフェース(ＡＭＩ)は、ポートＡ（すなわち、ターミナルＡＭＡＸおよびＡＭＩＮ）のアナログ２方向測定ターミナルと、ポートＢ（すなわち、ターミナルＢＭＡＸおよびＢＭＩＮ）のアナログ２方向測定ターミナル１７０１ｃと１７０１ｄ、及び基準電圧信号１７０１ｅ（すなわち、基準電圧ＶＲＥＦ）を具える。
アナログ測定インターフェース１７０１は、各ポートの各ターミナルにおいて二つのモードで動作する。第１のモード(主モード)では、ターミナル１７０１ａ（ＡＭＡＸ）は、ターミナル１７０１ｅにおける電圧基準ＶＲＥＦに関する二つの独立した外部電圧を測定する。主モードは、二つのフェーズを含む。第１のフェーズ間において、ターミナル１７０１ａと１７０１ｂ（すなわち、ＡＭＡＸおよびＡＭＩＮターミナル）は、短絡されて、ポートＡをフロートさせ、第１のデジタル電圧変換（ポートＡにおいて）を行う。第２のフェーズ間において、ターミナル１７０１ａ（ターミナルＡＭＡＸ）が基準電圧ＶＲＥＦを搬送するターミナル１７０１ｅに接続され、第２のデジタル電圧変換（ポートＢにおいて）を容易にする。第２モード（「低電力」）では、ターミナル１７０１ａと１７０１ｂ（すなわち、ＡＭＡＸおよびＡＭＩＮターミナル）が再度短絡されて、ポートＡをフロートさせる。低電力の間、ポートＡとポートＢは、これらのポート間の電気的導通状態をチェックするよう動作する。
主モードにおいて、ターミナル１７０１ｂは、電圧基準ＶＲＥＦに対する二つの独立した外部電圧を測定する。主モードにおいて上述したとおり、ターミナル１７０１ｂについての第１フェーズが、ターミナル１７０１ａの対応する第１フェーズと共有されている。主モードの第２フェーズでは、ターミナル１７０１ｂが、ターミナル１７０３ｄにおけるアナログ接地基準(ＡＶＳ)に接続されて、第２のデジタル電圧変換(ポートＢにおける)を容易にしている。ターミナル１７０１ｂの低電力動作は、低電力におけるターミナル１７０１Ａの動作と同じである。
同様に、主モードでは、ターミナル１７０１ｃ（ＢＭＡＸ）が、ターミナル１７０１ｅにおける電圧基準ＶＲＥＦに関する二つの独立した外部電圧を測定する。第１フェーズの間に、ターミナル１７０１ｃと１７０１ｄ（すなわち、ＢＭＡＸおよびＢＭＩＮターミナル）が短絡し、ポートＢをフロートさせて第２のデジタル電圧変換(ポートＢにおける)を完了する。第２フェーズでは、ターミナル１７０１ｃ（すなわち、ターミナルＢＭＡＸ）が基準電圧ＶＲＥＦを搬送するターミナル１７０１ｅに接続され、第２のデジタル電圧変換（ポートＡにおける）を容易にする。第２モード（低電力）では、ターミナル１７０１ｃと１７０１ｄ（すなわち、ＢＭＡＸおよびＢＭＩＮターミナル）が再度短絡され、ポートＢをフロートさせる。低電力の間、ポートＡとポートＢは、これらのポート間の電気的継続性をチェックするように動作する。
主モードでは、ターミナル１７０１ｄが電圧基準ＶＲＥＦに対する二つの独立した外部電圧を測定する。主モードでは、上述したとおり、ターミナル１７０１ｄについての第１フェーズが、ターミナル１７０１ｃの対応する第１フェーズと共有されている。主モードの第２フェーズでは、ターミナル１７０１ｄがターミナル１７０３ｄにおけるアナログ接地基準（ＡＶＳ）に接続しておいり、第１のデジタル電圧変換（ポートＡにおける）を容易にする。ターミナル１７０１ｄの低電ア力動作は、低電力下におけるターミナル１７０１ｃの動作と同様である。
デジタルインターフェース１７０２は、ポートＡおよびＢでの変換のデジタル結果、完了信号または「ＤＯＮＥ」信号１７０２ｃ、導通状態の検出または「ＣＯＮＴ」信号１７０２ｄ、変換開始または「ＳＴＡＲＴ」信号１７０２ｅ、１２８ＫＨｚ５０％デューティサイクル基準クロック信号（「ＣＬＫ」）１７０２ｆ、非同期リセット信号（「ＲＳＴＮ」）１７０２ｇ、およびパワーダウン信号（「ＰＤＮ」）１７０２ｈをを表示するための８ビットの出力バス１７０２ａ（ＡＯＵＴ [７：０] ）と１７０２ｂ（ＢＯＵＴ[７：０]）を具える。ＳＴＡＲＴは、アナログデジタル変換プロセスを開始するのに使用される開始制御ピンである。ＳＴＡＲＴピンがＨＩＧＨになると、処理が開始し、次の変換は、ＳＴＡＲＴピンがＬＯＷにトグルし、更にＨＩＧＨになるまで始まらない。
ターミナル１７０２ｃにおけるＤＯＮＥ信号は、ポートＡおよびbにおけるデジタル変換が完了するまで表明され、その結果が出力バス１７０２Ａと１７０２ｂ（すなわち、ＡＯＵＴおよびＢＯＵＴバス）から読めるようにする信号を出力する。ＣＯＮＴ信号は、ポートＡ及びポートＢでの導通状態の検出を表す
電源インターフェース１７０３は、アナログ電力信号および接地基準信号１７０３ａと１７０３ｂ（すなわち、アナログ電力および接地基準信号ＡＤＶおよびＡＶＳ）と、デジタル電力及び接地基準信号１７０３ｃと１７０３ｄ（すなわち、デジタル電力および接地基準信号ＶＤＤおよびＶＳＳ）とを具える。
図１８および図１８Ａは、本発明にかかるＱＳＡＤＣモジュール１２１１の一のインプリメンテーションを示す。図１８は、ＱＳＡＤＣモジュールのトップレベルブロック図であり、アナログブロック１８０１、デジタルコントローラブロック１８０２、プリセット可能なアップ／ダウンカウンタブロック２８０３、８−ビットＮＡＮＤゲート１８０６、８−ビットレジスタ１８０４と１８０５（すなわち、レジスタＲＥＧＡおよびＲＥＧＢ）を具える。図１８Ａは、図１８のアナログブロック１８０１の一のインプリメンテーションを示す図である。図１８Ａに示すように、アナログブロック１８０１は、ＭＯＳトランスミッションゲート１８５３ａ乃至１８５３ｍ、インバータ１８５４、およびデジタル制御ブロック（ＤＣＮＴＬ）１８５５に加えて、オペアンプ１８５１とアナログコンパレータ１８５２を具える。ＤＣＮＴＬブロック１８５５は、ＭＯＳトランスミッションゲート１８５３ａから１８５３ｍを制御するのに必要な制御信号を発生する。オペアンプ１８５１と、アナログコンパレータ１８５２の共通モードレンジは、レールからレールまで（すなわち、０〜３．３Ｖである）。便宜上、ＭＯＳトランスミッションゲート１８５３ａ乃至１８５３ｍは、「スイッチ」とし、各スイッチは、その制御入力信号（すなわち、Ａ０−Ａ３、Ｂ０−Ｂ３、ＭＥＡＳ、ＳＬＰ、ＥＯＣ、ＣＯＮＶ）によって特定される。まず、ＱＳＡＤＣモジュール１２１１は、低電力であるポートＡ（すなわち、ターミナル１７０１ａ（ＡＭＡＸ）と１７０１ｂ（ＡＭＩＮ））とポートＢ（すなわち、ターミナル１７０１ｃ（ＢＭＡＸ）と１７０１ｄ（ＢＭＩＮ））間の電気的導通状態がチェックされる。低電力下では、スイッチ１８５３」ｂ、１８５３ｃ、１８５３ｈおよび１８５３ｉ、１８５３ｄ、１８５３ｌ、および１８５３ｆ（すなわち、信号Ａ０、Ａ２、Ｂ１、Ｂ２、ＭＥＡＳ及びＳＬＰ）が閉であり、他の全スイッチは開である。ポートＡとポートＢ間に電気的導通がない場合、オペアンプ１８５１の出力電圧が低電圧であり、アナログコンパレータ１８５２の出力電圧も低電圧である。ポートＡとＢに電気的導通がなされると、スイッチ１８５３ｄ（すなわち、オペアンプ１８５１の非反転出力）の出力ターミナルが高電圧になり、アナログコンパレータ１８５２の出力ターミナルが高電圧になる。アナログコンパレータ１８５２の出力ターミナルはアナログブロック１８０１(図１８)の「ＤＯＵＴ」ターミナルであり、これは、デジタル制御ブロック１８０２の「ＤＩＮ」ターミナルに接続されている。アナログブロック１８０１の出力ターミナルにおける高電圧に応じて、ＣＯＮＴターミナル（すなわち、図１７におけるターミナル１７０２ｄ）が高電圧に駆動され、この結果、ＱＳＡＤＣモジュール１２１１が低電力から抜け出して、主モードに入る。
ＣＯＮＴ信号が高電圧になるときに入る主モードでは、ターミナル１７０２ｅにおいてアクティブＳＴＡＲＴ信号が受信されると、デジタル制御ブロック１８０２が、アップ／ダウンカウンタ１８０３を１６進法のＦＦ（すなわち、ＦＦｈ）にプリセットすることによって、ポートＡにおける電圧の測定サイクルを開始し、これによって、ＣＯＮＴ信号をリセットし、測定および変換プロセスを開始する。この後、ターミナル１７０２ｆにおけるＣＬＫ信号の各立ち上がりエッジが、０になるまで（全２５６カウントにおいて）アップ／ダウンカウンタ１８０３をデクリメントする。このカウンタ値は、ＮＡＮＤゲート１８０６によってデコードされて、デジタル制御ブロック１８０２内で受信されたＺＥＲＯ信号をアクティベートする。
ポートＡの測定サイクルの間、スイッチ１８５３ｂ、１８５３ｃ、１８５３ｈおよび１８５３ｉ、１８５３ｄ、１８５３ｌおよび１８５３ｆ（すなわち、信号Ａ０、Ａ２、Ｂ１、Ｂ２、ＭＥＡＳ）が閉であり、他の全スイッチは開である。オペアンプ１８５１が、コンデンサ１８５６と一体に構成されているので、ポートＡでの電圧にほぼ比例する特定の電荷が、アップ／ダウンカウンタ１８０３の２５６カウントデクリメントに対応する時間インターバルにコンデンサに蓄積される。
アクティブＺＥＲＯ信号がデジタルコントローラブロック２８０２で受信されると、ＱＳＡＤＣモジュール１２１１が、ポートＡにおける電圧についての変換サイクルが切り変わる。変換サイクルの開始時点で、アップ／ダウンコンバータ１８０３はインクリメントモードのカウントに切り替える。変換サイクルの間に、ＣＯＮＶ信号で制御されているスイッチ１８５３ｅと１８５３ｋが閉じられ、他の全部のスイッチが開になるので、コンデンサ１８５６の電荷が基準レジスタ１８５７（Ｒ０）にディスチャージする。従って、ＤＯＵＴピン（すなわち、アナログコンパレータ１８５２の出力ターミナル）が低電圧に戻るのに必要なカウントデクリメント数は、基準電圧ＶＲＥＦへのポートＡで測定した電圧に直接比例する。
本発明のいくつかの実施例を示したが、本発明の他の実施例は、スイッチング電源の設計分野の当業者には自明である。

Claims (83)

  1. パワーコンバータの出力ターミナルにおける負荷に印加される出力電圧を調整する方法であって、前記パワーコンバータが、前記出力ターミナルと接地基準間に接続された出力コンデンサと、電源と前記接地基準間のスイッチによって選択的に接続されるインダクタを具える方法において、
    第１の時間インターバル間に前記出力電圧を検知するステップと；
    前記第１の時間インターバルの直後の第２の時間インターバルの内に、前記出力電圧をターゲット電圧にするのに十分な前記インダクタの次の電流値を計算するステップと；
    前記計算した次の電流と、前記インダクタの飽和電流に応じて、前記スイッチのデューティサイクルを変化させて前記第２の時間インターバル間に前記インダクタ内の電流を変化させるステップであって、前記デューティサイクルが前記スイッチが前記インダクタを前記電源に接続する前記第２の時間インターバルの部分であるステップと：
    を具えることを特徴とする方法。
  2. 請求項１に記載の方法において、前記第１及び第２の時間インターバルが同じ期間であることを特徴とする方法。
  3. 請求項１に記載の方法が更に、前記第２の時間インターバルに続く第３の時間インターバルの間に、前記第３の時間インターバルのデューティサイクルを、前記インダクタの電流の平均が前記負荷によって引き出される電流の平均とほぼ同じになるように変化させるステップを具えることを特徴とする方法。
  4. 請求項３に記載の方法において、前記出力電圧と前記ターゲット電圧が、前記第３の時間インターバルの開始時点においてほぼ同じであることを特徴とする方法。
  5. 請求項１に記載の方法において、前記計算された次の電流に対応するデューティサイクルが予め決められた最小値よりも低く、前記方法が、この最小値を前記第２の時間インターバルの間に前記スイッチに印加し、前記第２の時間インターバルに続く一又はそれ以上の時間インターバルの間０％のデューティサイクルを保つことを特徴とする方法。
  6. 請求項１に記載の方法において、前記方法が更に、前記デューティサイクルを変化させ、前記インダクタに流れる結果としての電流を測定することによって、前記インダクタのインダクタンス値を計算するステップを具えることを特徴とする方法。
  7. 請求項１に記載の方法において、前記方法が更に、前記デューティサイクルを変化させ、ある時間インターバル中に前記コンデンサにかかる電圧の変化を測定することによって、前記出力コンデンサのキャパシタンスを計算するステップを具えることを特徴とする方法。
  8. 請求項１に記載の方法において、前記方法が更に、前記デューティサイクルと、前記出力電圧と、入力電圧を用いて効率値を計算するステップを具えることを特徴とする方法。
  9. 請求項１に記載の方法において、前記パワーコンバータが更に基準抵抗を具え、前記方法が更に、前記デューティサイクルと前記スイッチの開閉の直前にサンプリングされる基準レジスタにかかる電圧を用いて、平均インダクタ電流を計算するステップを具えることを特徴とする方法。
  10. 請求項９に記載の方法において、前記方法が更に、前記出力電圧のサンプルからリップル電圧を計算するステップを具えることを特徴とする方法。
  11. 請求項１０に記載の方法において、前記方法が更に、前記平均電流と前記リップル電圧を用いて出力コンデンサの寄生抵抗を計算するステップを具えることを特徴とする方法。
  12. 請求項１に記載の方法において、前記パワーコンバータが基準抵抗を更に具え、前記方法が更に、前記入力電圧と前記基準抵抗の電圧とから前記スイッチの寄生抵抗を計算するステップを具えることを特徴とする方法。
  13. 請求項１に記載の方法において、前記方法が更に、同じデューティサイクルと異なる期間における時間インターバルを用いて計算された効率値に基づいて効率ロスを計算するステップを具えることを特徴とする方法。
  14. 請求項１に記載の方法において、前記第１の時間インターバルで検知した出力電圧と前記ターゲット電圧との差が所定の値より小さい場合に、前記第２の時間インターバルのデューティサイクルが変化しないことを特徴とする方法。
  15. 請求項１に記載の方法において、前記デューティサイクルが、前記出力電圧を前記ターゲット電圧にするのに必要な量以下まで変化することを特徴とする方法。
  16. 請求項１５に記載の方法において、前記デューティサイクルが、前記第１の時間インターバル間に検知された出力電圧と、前記ターゲット電圧との差の大きさに応じた量まで変化することを特徴とする方法。
  17. 請求項１６に記載の方法において、前記第１の時間インターバルの間に検出した前記出力電圧と前記ターゲット電圧との差の大きさに比例したより大きな値まで変化することを特徴とする方法。
  18. 請求項１に記載の方法において、前記デューティサイクルが１００％以下の所定の値より低い値まで変化することを特徴とする方法。
  19. 請求項１に記載の方法において、前記デューティサイクルが０％以上の所定の値より高い値まで変化することを特徴とする方法。
  20. 請求項１に記載の方法において、前記検出した出力電圧と前記ターゲット電圧との差が、所定の値より小さいときに、前記デューティサイクルが前記第２の時間インターバル間に変化せず、前記方法が更に：
    複数の時間インターバルにおける前記差を蓄積するステップと；
    前記蓄積された差が所定の値を超える場合に、前記デューティサイクルを変化させて前記インダクタの電流を変化させるステップ；
    を具えることを特徴とする方法。
  21. 請求項１に記載の方法において、前記検出した出力電圧と前記ターゲット電圧の差が所定の値より小さいときに、前記デューティサイクルが前記第２の時間インターバルの間変化せず、前記方法が更に：
    複数の時間インターバルにおける前記差をモニタするステップと；
    前記複数の時間インターバルにおいて前記差が持続する場合に、続く時間インターバルにおいて、前記デューティサイクルを変化させて前記インダクタの電流を変化させるステップ；
    を具えることを特徴とする方法。
  22. パワーコンバータの出力ターミナルの負荷にかかる出力電圧を調整する方法であって、前記パワーコンバータが前記出力ターミナルと接地基準との間に接続された出力コンデンサと、電源と前記接地基準との間のスイッチによって選択的に接続されているインダクタとを具える方法において、当該方法が：
    第１の時間インターバル間の前記出力電圧を検知するステップと；
    前記パワーコンバータのリニアモデルに従って前記インダクタの次の電流値を計算するステップであって、前記次の電流値が前記第１の時間インターバルの直後の第２の時間インターバル内で前記出力電圧をターゲット電圧にするのに十分な値であるステップと；
    前記計算した次の電流と前記インダクタの飽和電流とに応じて、前期スイッチのデューティサイクルを変化させて前記第２の時間インターバル間の前記インダクタの電流を変更するステップであって、前記デューティサイクルが前記第２の時間インターバルの一部であって、その間前記スイッチが前記インダクタを前記パワーサプライに接続するステップと；
    を具えることを特徴とする方法。
  23. 請求項２２に記載の方法において、前記デューティサイクルが更に、１００％のデューティサイクルで実行されるように計算された第２の次の電流値に応じて変化することを特徴とする方法。
  24. 請求項２２に記載の方法において、前記デューティサイクルが更に、０％のデューティサイクルで実行されるように計算された第２の次の電流値に応じて変化することを特徴とする方法。
  25. 請求項２２に記載の方法において、前記リニアモデルが、前記インダクタの現電流の増分変化に基づいて次の電流値を持続することを特徴とする方法。
  26. 請求項２５に記載の方法において、前記次の電流値が前記電流デューティサイクルによって重み付けされていることを特徴とする方法。
  27. 請求項２６に記載の方法において、前記第１及び第２のインターバルが、前記パワーコンバータの最大基本周波数の周期より実質的に短いことを特徴とする方法。
  28. 請求項２２に記載の方法が、更に、負荷電流を計算するステップを具えることを特徴とする方法。
  29. 請求項２２に記載の方法が、更に、前記出力コンデンサの電圧を予測するステップを具えることを特徴とする方法。
  30. 平衡状態を実行するべくデューティサイクルを変化させる方法。
  31. 請求項３０に記載の方法において、前記平衡状態が、前記出力電圧が前記ターゲット電圧と実質的に同じである状態を具えることを特徴とする方法。
  32. 請求項３１に記載の方法において、前記平衡状態が更に、前記インダクタ電流が負荷電流と実質的に同じである状態を具えることを特徴とする方法。
  33. 請求項３２に記載の方法において、前記平衡状態が更に、前記インダクタ電流が実質的に一定に保たれている状態を具えることを特徴とする方法。
  34. 請求項２２に記載の方法において、前記計算された次の電流に対応するデューティサイクルが所定の最小値より小さいとき、前記方法が、前記第２の時間インターバル中に当該最小値を前記スイッチに与え、前記第２の時間インターバルに続く一又はそれ以上の時間インターバル間に０％デューティサイクルを維持することを特徴とする方法。
  35. 請求項２２に記載の方法において、前記方法が更に、前記デューティサイクルを変化させ、前記インダクタにかかる結果としての電圧を測定することによって前記インダクタのインダクタンス値を計算するステップを具えることを特徴とする方法。
  36. 請求項２２に記載が更に、前記デューティサイクルを変化させ、一の時間インターバル中に前記コンデンサにかかる電圧の変化を測定することによって前記出力コンデンサのキャパシタンス値を計算するステップを具えることを特徴とする方法。
  37. 請求項２２に記載の方法が更に、前記デューティサイクルと、前記出力電圧と、入力電圧を用いて効率値を計算するステップを具えることを特徴とする方法。
  38. 請求項３７に記載の方法が更に、前記出力電圧のサンプルからリップル電圧を計算するステップを具えることを特徴とする方法。
  39. 請求項３８に記載の方法が更に、前記平均電流と前記リップル電圧を用いて前記出力コンデンサの寄生抵抗を計算するステップを具えることを特徴とする方法。
  40. 請求項２２に記載の方法において、前記パワーコンバータが更に基準抵抗を具え、前記方法が更に、前記入力電圧と前記基準抵抗の電圧から前記スイッチにおける寄生抵抗を計算するステップを具えることを特徴とする方法。
  41. 請求項２２に記載の方法において、前記方法が更に、同じデューティサイクルと異なる期間における時間インターバルを用いて計算した効率値に基づいて効率ロスを計算するステップを具えることを特徴とする方法。
  42. 請求項２２に記載の方法において、前記第１の時間インターバルで検出した出力電圧とターゲット電圧との差が所定の値より小さい場合に、前記第２の時間インターバルにおけるデューティサイクルが変化しないことを特徴とする方法。
  43. 請求項２２に記載の方法において、前記デューティサイクルが、前記出力電圧を前記ターゲット電圧にするのに必要な量以下にまで変化することを特徴とする方法。
  44. 請求項４３に記載の方法において、前記デューティサイクルが、前記第１の時間インターバルの間に検出された前記出力電圧と前記ターゲット電圧との差の大きさに応じた値にまで変化することを特徴とする方法。
  45. 請求項４４に記載の方法において、前記デューティサイクルが、前記第１の時間インターバル間に検知された出力電圧と、前記ターゲット電圧間の差の大きさに比例して、より大きな値にまで変化することを特徴とする方法。
  46. 請求項２２に記載の方法において、前記デューティサイクルが、１以下の所定の値以下まで変化することを特徴とする方法。
  47. 請求項２２に記載の方法において、前記デューティサイクルが、０以上の所定の値以上まで変化することを特徴とする方法。
  48. 請求項２２に記載の方法において、前記検知した出力電圧と前記ターゲット電圧との差が所定の値以下である場合、前記デューティサイクルが前記第２の時間インターバル中変化せず、前記方法が更に：
    複数の時間インターバル中前記差を蓄積するステップと；
    前記蓄積した差が所定の値を超えるときに前記デューティサイクルを変化させて前記インダクタの電流を変化させるステップと；
    を具えることを特徴とする方法。
  49. 請求項２２に記載の方法において、前記検知した出力電圧と前記ターゲット電圧との差が所定の値以下である場合、前記デューティサイクルが前記第２の時間インターバル中変化せず、前記方法が更に：
    複数の時間インターバル中の前記差をモニタするステップと；
    前記差が前記複数の時間インターバル中持続するときに、前記デューティサイクルを変化させて、続く時間インターバルにおける前記インダクタの電流を変化させるステップと；
    を具えることを特徴とする方法。
  50. パワーコンバータの出力ターミナルの負荷に印加する出力電圧を調整する方法であって、前記パワーコンバータが前記出力ターミナルと接地基準間に接続された出力コンデンサと、電源と前記接地基準間のスイッチによって選択可能に接続されているインダクタと、前記インダクタの電流を検出するための基準抵抗を具える方法において、前記方法が：
    モデルパワーコンバータのパラメータ値を、前記出力電圧と前記インダクタの電流の検知に基づいて計算するステップであって、前記パラメータが前記インダクタの一又はそれ以上のインダクタ値と、前記出力コンデンサのキャパシタンス値と、前記インダクタと前記出力コンデンサの寄生抵抗とを具えるステップと；
    その後、複数の時間インターバルの各々において、
    その時間インターバル間の出力電圧を検出するステップと；
    前記時間インターバルに続く第２の時間インターバル中に、前記モデルによって、前記スイッチのデューティサイクルを変化させて前記インダクタの電流を変化させることによって前記出力電圧を調整するステップであって、前記デューティサイクルが、前記スイッチが前記インダクタを前記電源に接続している間前記第２の時間インターバルの一部であるステップと；
    を具えることを特徴とする方法。
  51. 請求項５０に記載の方法において、前記パラメータ値の計算ステップが、前記デューティサイクルを変化させ、前記インダクタにかかる結果としての電圧を測定することによって前記インダクタのインダクタンス値を計算するステップを具えることを特徴とする方法。
  52. 請求項５０に記載の方法において、前記パラメータ値の計算ステップが、前記デューティサイクルを変化させ、一の時間インターバル中に前記キャパシタにかかる電圧の変化を測定することによって前記出力コンデンサのキャパシタンス値を計算するステップを具えることを特徴とする方法。
  53. 請求項５０に記載の方法において、前記パラメータ値の計算ステップが、前記デューティサイクルと、前記出力電圧と、入力電圧を用いて効率値を計算するステップを具えることを特徴とする方法。
  54. 請求項５０に記載の方法において、前記パラメータ値の計算ステップが、前記デューティサイクルと、前記スイッチの開と閉の直前にサンプリングされた前記基準抵抗にかかる電圧とを用いて平均インダクタ電流を計算するステップを具えることを特徴とする方法。
  55. 請求項５４に記載の方法において、前記パラメータ値の計算ステップが、前記出力電圧のサンプルからのリップル電圧を計算するステップを具えることを特徴とする方法。
  56. 請求項５５に記載の方法において、前記パラメータ値の計算ステップが更に、前記平均電流と前記リップル電圧を用いて出力コンデンサの寄生抵抗を計算するステップを具えることを特徴とする方法。
  57. 請求項５０に記載の方法において、前記パラメータ値の計算ステップが、前記入力電圧と前記基準抵抗の電圧とから前記スイッチの寄生抵抗を計算するステップを具えることを特徴とする方法。
  58. 請求項３８に記載の方法において、前記パラメータ値の計算ステップが、同じデューティサイクルと、異なる期間における時間インターバルを用いて計算した効率値に基づいて効率ロスを計算するステップを具えることを特徴とする方法。
  59. パワーコンバータの出力ターミナルの負荷に印加する出力電圧を調整する方法であって、前記パワーコンバータが前記出力ターミナルと接地基準間に接続された出力コンデンサと、電源と前記接地基準間のスイッチによって選択可能に接続されているインダクタとを具える方法において、前記方法が：
    第１の時間インターバル間に出力電圧を検出するステップと；
    前記検出された出力電圧が、所定の値によってターゲット電圧から得られる場合に、
    前記第１の時間インターバルの直後の第２の時間インターバル内で前記出力電圧をターゲット電圧にするのに十分な前記インダクタの次の電流値を計算するステップと；
    前記計算した次の電流に応じて、前記スイッチのデューティサイクルを変化させて前記第２の時間インターバルの間に前記インダクタの電流を変化させるステップであって、前記スイッチが前記インダクタを前記電源に接続している間、前記デューティサイクルが前記第２の時間インターバルの一部であるステップと；
    を具えることを特徴とする方法。
  60. 請求項５９に記載の方法において、前記デューティサイクルが、前記出力電圧を前記ターゲット電圧にするのに必要な量より小さい量まで変化することを特徴とする方法。
  61. 請求項６０に記載の方法において、前記デューティサイクルが、前記第１の時間インターバル間に検出した出力電圧と前記ターゲット電圧との差の大きさに応じた値まで変化することを特徴とする方法。
  62. 請求項６１に記載の方法において、前記デューティサイクルが前記第１の時間インターバル間に検知された出力電圧と、前記ターゲット電圧との差の大きさに比例して、より大きな値にまで変化することを特徴とする方法。
  63. 請求項５９に記載の方法において、前記デューティサイクルが、前記インダクタを飽和電流にするのに必要な量以下の値まで変化することを特徴とする方法。
  64. 請求項５９に記載の方法において、前記デューティサイクルが、１以下の所定の値以下まで変化することを特徴とする方法。
  65. 請求項５９に記載の方法において、前記デューティサイクルが、０以上の所定の値以上まで変化することを特徴とする方法。
  66. 請求項５９に記載の方法において、ターゲット電圧について高リミットと低リミットが規定されており、前記検出した電圧が、前記所定の電圧より大きく、前記高リミットと低リミット間にあるターゲット電圧から派生したものであるときに、前記次の電流値と前記デューティサイクルの結果としての変化が固定値として提供されていることを特徴とする方法。
  67. 請求項６６に記載の方法において、前記検出した電圧が前記高リミットと低リミットとの間にある場合に、前記パワーコンバータが低電力モードで稼動することを特徴とする方法。
  68. パワーコンバータの出力ターミナルにおける負荷に印加される出力電圧を調整する方法であって、前記パワーコンバータが、前記出力ターミナルと接地基準間に接続された出力コンデンサと、電源と前記接地基準間のスイッチによって選択的に接続されたインダクタとを具える方法において、
    第１の時間インターバル間に前記出力電圧と前記インダクタの電流を検知するステップと；
    前記第１の時間インターバルの直後の第２の時間インターバルの間に、前記出力電圧をターゲット電圧にするのに十分な前記インダクタの次の電流値を計算するステップと；
    前記計算した次の電流に応じて前記スイッチのデューティサイクルを所定のレンジ内で変化させて前記第２の時間インターバル間に前記インダクタ内の電流を変化させるステップであって、前記デューティサイクルが前記スイッチが前記インダクタを前記電源に接続する前記第２の時間インターバルの部分であるステップと：
    を具えることを特徴とする方法。
  69. 請求項６８に記載の方法において、前記所定のレンジが１００％以下である最大デューティサイクルによって制限されることを特徴とする方法。
  70. 請求項６８に記載の方法において、前記所定のレンジが０％以上である最小デューティサイクルによって制限されることを特徴とする方法。
  71. 請求項６８に記載の方法において、前記デューティサイクルが前記出力電圧を前記ターゲット電圧にするのに必要な量以下まで変化することを特徴とする方法。
  72. 請求項７１に記載の方法において、前記デューティサイクルが、前記第１の時間インターバルの間に検出された出力電圧と、前記ターゲット電圧間の差の大きさに応じた値によって変化することを特徴とする方法。
  73. 請求項７２に記載の方法において、前記デューティサイクルが、前記第１の時間インターバル間に検知された出力電圧と、前記ターゲット電圧間の差の大きさに比例して、より大きな値まで変化することを特徴とする方法。
  74. 請求項６８に記載の方法において、前記デューティサイクルが、前記インダクタを飽和電流にするのに必要な量以下まで変化することを特徴とする方法。
  75. 請求項６８に記載の方法において、前記パワーコンバータが前記電源に接続された複数のパワーコンバータの一つであることを特徴とする方法。
  76. パワーコンバータの出力ターミナルにおける負荷に印加される出力電圧を調整する方法であって、前記パワーコンバータが、前記出力ターミナルと接地基準間に接続された出力コンデンサと、電源と前記設置基準間のスイッチによって選択的に接続されるインダクタを具える方法において、
    電力イベントと、対応する開ループ応答をメモリ装置に格納するステップと；
    複数の時間インターバル間に前記出力電圧と前記インダクタの電流を検出するステップと；
    各時間インターバルについて、
    前記検出した出力電圧と前記検出した電流とを前記メモリ装置に格納するステップと；
    前記検出した出力電圧と、前記メモリ装置に格納されている一又はそれ以上の事前の時間インターバルの検出した電流が、前記格納した電力イベントに合致するかどうかを比較するステップと；
    を具え、
    合致が見出せない場合に、閉ループ応答を提供し、
    前記即時サイクルにおける前記検出した出力電圧と前記検出した電流に基づいて次の電流を計算するステップと；
    前記計算した次の電流に応じて、前記スイッチのデューティサイクルを変化させて、前記直後の時間インターバルの間の前記インダクタの電流を変化させるステップであって、合致が見出せない場合に、前記デューティサイクルが、前記スイッチが前記インダクタを前記電源に接続している間前記第２の時間インターバルの一部であるステップと；
    合致が見出された場合に、
    前記メモリ装置から検索を行い、対応する開ループ応答を提供するステップと；
    を具えることを特徴とする方法。
  77. 請求項７６に記載の方法において、前記比較が有限状態のマシーンによって行われることを特徴とする方法。
  78. 請求項７６に記載の方法において、前記対応する開ループ応答が、一又はそれ以上の時間インターバルの間適用すべきデューティサイクルのバリエーションのスケジュールを具えることを特徴とする方法。
  79. 請求項７６に記載の方法において、前記閉ループ応答の提供が、前記第１の時間インターバルの直後の第２の時間インターバルの間に、前記出力電圧をターゲット電圧にするのに十分な前記インダクタの電流を計算するステップを具えることを特徴とする方法。
  80. 請求項７６に記載の方法において、前記開ループ応答に対する期待回路を前記電力イベントと共に前記メモリ装置に保存するステップと；
    前記開ループ応答が適用されている間に、
    各時間インターバルにおける前記検出出力電圧と前記検出インダクタ電流を前記期待回路応答と比較するステップと；
    前記比較が、前記期待回路応答からのずれている場合に、対応する開ループ応答の適用を中止するステップと；
    を具えることを特徴とする方法。
  81. 請求項７６に記載の方法において、前記検出電圧と前記ターゲット電圧の差が所定の値より小さい場合、前記デューティサイクルが直後の時間インターバルの間変化せず、前記方法が更に、
    複数の時間インターバルにおける前記差を蓄積するステップと；
    前記蓄積した差が所定の値を超えるときに、前記デューティサイクルを変化させて前記インダクタの電流を変化させるステップと；
    を具えることを特徴とする方法。
  82. 請求項７６に記載の方法において、前記検出電圧と前記ターゲット電圧の差が所定の値より小さい場合、前記デューティサイクルが直後の時間インターバルの間変化せず、前記方法が更に：
    複数の時間インターバルの前記差をモニタするステップと；
    前記差が前記複数の時間インターバル中持続している場合に、続く時間インターバルにおいて前記デューティサイクルを変化させて前記インダクタの電流を変化させるステップと；
    を具えることを特徴とする方法。
  83. 請求項７６に記載の方法において、前記メモリ装置に複数の電力イベントと対応する開ループ応答が保存されており、前記方法が更に：
    前記開ループに対する期待回路応答を各電力イベントと共に前記メモリ装置に保存するステップと；
    前記開ループ応答が適用される間に：
    各時間インターバルにおける前記検出出力電圧と前記検出インダクタ電流を前記期待回路応答と比較するステップと；
    前期比較ステップが前記期待回路応答からずれている場合に：
    前記検出出力電圧と前記検出電流が、前記メモリ装置に保存されている第１の電力イベントと前記第１の電力イベントの重なりに合致するかどうかの決定を行うステップと；
    前記決定が重なりの合致を表示する場合に、前記第１及び第２の電力イベントに対応する前記開ループ応答の重なりに応じて前記デューティサイクルを変化させるステップと；
    前記決定が重なりの合致を表示しない場合に、前記回ループ応答を事実上中断するステップと；
    を具えることを特徴とする方法。
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