JP4599168B2 - パワーコンバータ回路及び方法 - Google Patents
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Description
本発明はスイッチング電源あるいはスイッチングコンバータに関する。特に、本発明は、所定の回路内で複数の異なる調整電源に電力を供給することができるローバストスイッチング電源に関する。
スイッチング電源は、携帯電話、カメラ、PDA(パーソナルデジタルアシスタント)、計算機、ポータブルコンピュータ、及び同型の電子機器など、様々な製品に電力を提供するのに使用されている。このようなスイッチング電源は非常に複雑であり、電力を供給されている製品内に含まれる様々な集積回路とその他の部品に電力を供給するために、いくつもの細かく調整された出力電圧を提供するべく数多くの部品を使用している。このスイッチング電源が使用されている製品のコストと品質に照らすと、このような電源は高価であり、嵩が大きく、効率的でない。効率は、装置のバッテリの寿命を長くするために重要である。図1は、バッテリ10によって電力が供給されている持ち運び可能な装置に使用されている典型的な従来の電源を示す。バッテリ10からの信号はリード線10aを通って、アナログパルス幅変調コントローラ11からの制御信号で制御されるレベルトランスレーション回路12に送られる。アナログパルス幅変調器からの制御信号は、抵抗16の両端子をアナログPWMコントローラ11にそれぞれ接続している導電リード17aと17b上の信号によって検出される抵抗16の電圧降下に応答する。N-チャネルMOSトランジスタ13aと13bは相補に動作するように接続されている。レベルトランスレーション回路12は、N-チャネルトランジスタ13aのゲートにハイレベル電圧を提供し、バッテリ10からのパルスをコイル15の一方の入力端に送る。コイル15の他方の入力端は、抵抗16の一方の端部に接続されている。抵抗16の他方の端部は負荷コンデンサ18に接続されている。この負荷コンデンサはこの電源のこの部分によって電力が供給されている特定の回路に供給するのに必要な電圧の電荷を含んでいる。アナログPWMコントローラ11は、抵抗16を流れる電流を測定して、N−チャネルMOSトランジスタ13aのオン時間を制御する。N-チャネルMOSトランジスタ13bはN-チャネルMOSトランジスタ13aのゲートをドライブする信号の相補によってドライブされ、オンになってコイル15の入力リード線を接地し、抵抗16を介して電源に供給されるのに必要な電流を遮断する。アナログパルス幅コントローラ11の内部回路を図2に示す。
本発明によれば、高価でなく丈夫で、複数の異なる出力電圧を同時に提供できるスイッチング電源装置が提供される。
以下に述べる詳細な説明は、ここにいう実施例を明確にするためのものであり、本発明の範囲を限定するものではない。本発明の他の実施例は、この開示に照らして当業者には明らかである。
本発明は、一連の電力管理に関連する機能が集中した電力コンバータと電力管理周辺装置に適用することができる。スイッチング電源コントローラ1200は、ブロック図の形で図12に示されており、本発明の一実施例によるスイッチング電力コンバータコントローラ製品のインプリメンテーションを示す。このシステムは、電源から引き出される電流とは実質的に独立した安定出力電圧(定電圧電源)を維持する、あるいは、電源にかかる負荷から実質的に独立した安定出力電流(定電流電源)を維持する、いつ負荷を出力するかを決定する、バッテリの充電状態を測定する、バッテリを充電する、バッテリのシーケンスを実行するといった、電力コンバータに期待される機能のすべてを実質的に実行する。更に、このシステムは、タッチパネルをデジタル化する、キーボードをスキャンする、残りのシステムから受信したリセット信号を調整するといった、いろいろなその他周辺管理機能を実行する。一の実施例では、監視タイマ機能を設けて、電力を循環させ、また、ソフトウエアのロックアップやハードウエアのロックアップ(例えば、SCRラッチアップや、IO過渡による破壊)などの例外状態に応じて、製品の様々なサブシステムへのリセット信号を提供できるようにする。本発明のシステムは、また、様々なサブシステムの状態を表示するLEDsを制御する。従って、本発明にかかるシステムは、ペンストローク間(ユーザがPDAに書き込んでいる間)などにそのPDAのプロセッサがパワーダウンした場合、あるいはPDAは情報を表示しているが入力あるいは出力がなされない場合などに、PDAが実行する数多くの機能を操作することができる。このインプリメンテーションにおいては、製品はリセット信号、監視タイマ、イネーブル信号、内部電源の独立した状態を表示するステータス信号を含む様々なデジタルインターフェースを制御するデジタルコントロールサブシステムを具えている。このシステムの素子間の通信は通信インターフェースを介して行われる。一の実施例では、本発明は時間ベース発生回路とキーボードへのデジタイザインターフェースを具える。
に直接的に数ミリメートル離して配置されている。タッチスクリーンインターフェース1211は、電源供給コントローラによって発生するバックライト電圧と同期して動作するクアドスロープアナログ−デジタルコンバータ回路を用いる。バックライトと同期して動作することによって、バックライトからのノイズが偶数サイクルに集中され、これによって、複雑なフィルタリングやアルゴリズムでのアプローチを取る事なしに、効果的にノイズを除去することができる。
デジタルパルスコンバータラッパ1201は、カスタム混合信号回路(DPC)と、ハードウエア表記言語(HDL)で表現されている論理回路の記載から合成したデジタルグルーロジックのインターフェースラッパとの組み合わせとしてインプリメントすることができる。このインプリメンテーションでは、デジタルパルスコンバータラッパ1201が、10ビットのデジタル値を約2nsに分解されたエッジでパルスに変換する。以下により詳細に述べるとおり、シングル書き込みポートと、シングル読み出しポートを有するデュアルポートメモリブロックが提供されており、10ビットの値を格納する。これは、パルス開始およびパルス幅制御、サイクルスキップ、およびバイパス回路制御(直接的な出力制御)を表す。
図3は、本発明のタイプの電源管理コントローラを示す図である。図3に示すように、リング発振器は、直列につながれたインバータ301−1ないし301−15を有する。本発明の実際の実施例では、このリング発振器は、直列接続されたより数の多いコンバータを含むものであっても良い。例えば、1000個のインバータを直列に接続して、本発明のコントローラで達成されるデューティサイクルがほとんど100%になるようにしても良い。しかしながら、説明を簡単にするために、この詳細な説明では15個のインバータを記載するにとどめる。インバータは、各々、信号がインバータの入力リードに印加される時間と、その結果としての出力信号が各インバータの出力リードで得られる時間の間の経過時間である、固有の遅延「Δ」を有する。この時間「Δ」は、このインバータ内に含まれている部品に印加された電圧の機能である。このインバータの部品に印加する電圧を変化させることによって、インバータに関連する実際の遅延時間Δを変えることができる。CMOS技術における典型的なインバータは、電圧源と基準電圧、典型的にはシステム接地との間でNチャンネルMOSに直列に接続されたPチャンネルMOSを含む。インバータと共にバッファが使用されている場合は、さらに4つのトランジスタを用いて、各インバータに6つのトランジスタを与えるようにしても良い。インバータを通る信号の送信に伴う遅延は、インバータに印加された電圧の機能である。インバータに印加された供給電圧が高いほど、入力リードから出力リードへの信号の送信が遅くなり、遅延Δが大きくなる。
リング発振器(インバータ301−1から301−15でできている)の通常の周波数「f」は、各インバータに関連する遅延時間「Δ」で与えられる。従って、全てのインバータが同じ遅れを有する場合は、通常周波数f=1/(2nΔ)、ここでnはインバータの数、Δは各インバータに関する遅延時間である、となる。従って、周波数はインバータの数に反比例する。リング発振器の周期は1/fで与えられる。従ってインバータの数が1000個であり、各インバータに関連する遅延が10−9秒であれば、周波数は500KHzであり、周期は2マイクロ秒である。
図4は、パルス幅変調信号の生成にカウンタとコンパレータを用いた本発明の代替の実施例を示す図である。5ビットカウンタ41(所望であればビット数の異なるカウンタを使用してもよい)は、16.7772MHzの信号によって駆動される0から31を計数する。5ビットカウンタ41からの即時の計数値が5ビットバス42を介してコンパレータ43aと43bに送られる。各カウンタは、その中に格納されている基準計数値とその計数値を比較する。デジタルコンパレータ43aは、位相選択バス44aの信号によって決まる一のカウント値を格納し、デジタルコンパレータ43bは、位相選択バス44の信号によって決定される第2のカウント値を格納する。位相選択バス44aと位相選択バス44nの信号は外部回路によって決まり、この回路は負荷コンデンサの電圧と負荷コンデンサへの電流を測定し、この電圧と電流を基準値と比較して、負荷コンデンサの電荷が補給されるべき範囲を決定する。これは、特に、サンプルホールド回路1207と、アナログデジタルコンバータ1206と、調整制御モジュール(REG)を用いてスイッチング電源コントローラ1200によって実行される。これらの回路についてその動作を、システムの動作と共に以下に詳細に述べる。デジタルコンパレータ43aからの出力信号は、Dフリップフロップ45bをトグルし、デジタルコンパレータ43bの出力信号は、dフリップフロップ45bをトグルする。Dフリップフロップ45aからの反転出力は、遅延ライン48aの入力リードにリード47aを介して送られる。この遅延ラインは、デジタルコンパレータ43aがフリップフロップ45aをトグルさせる特定の値に5ビットカウンタを駆動するのにかかる時間に対応するようにビット4−0によって決められた長さを有する。遅延ラインからの出力信号は、リード49aを介して排他的ORゲート49の一の入力リードへ送信される。
デジタルパルスコンバータラッパ1201は、上述したとおり、様々なインプリメンテーションが可能であり、様々なタイプのインターフェースを備え、その機能(例えばパルス幅変調)を実行する。例えば、パルス幅変調は、1)インバータステージとタップを持つ低周波数のデジタル位相ロックループ(DPLL)電圧制御発振器(VCO)(例えば、図3について述べたとおりである)、2)デジタルコンパレータと組み合わせたカウンタを伴う高周波数DPLL、あるいは、3)連想記憶装置(CAM)と組み合わせて、所望のパルス幅変調信号を生成するDPLL、を用いて実行することができる。
(ここで、1023はカウンタからの0〜1023までの時間を表す)。t1がPWM[3]信号の開始時間に対応し、t8がPWM[3]信号の終了時間に対応するのであれば、PWM[3]信号のパルス幅は、PWM[3]=(n8−n1)τ、であり、ここで、
である。
CAMインプリメンテーションにおける最適化技術
図7は、図6に示す直列に接続した11個のインバータの出力波形を示す図である。図6では、直列に接続したインバータが各インバータの出力に接続されているパストランジスタを有する。奇数番のインバータの出力信号を排他的ORゲート63の入力リード63aに接続するパストランジスタについて、各パストランジスタは、符号A、B、C、D、E、またはFを付した信号によって駆動されている。同様に、偶数番のインバータの出力信号を排他的ORゲート63へのリード63bに接続するパストランジスタについて、各パストランジスタは、符号G、H、I、J、またはKを付した信号で駆動されている。排他的ORゲート63からのパルス幅変調出力信号は、出力リード63cを介して図6に示す構成によって電力が供給されている特定の回路の負荷コンデンサに送信される。オンにすべきパストランジスタの特定の組み合わせが、排他的ORゲート63からのリード53cのパルス幅変調信号出力の幅を決定する。図7を参照すると、インバータ1ないし11からの波形を見ることができる。インバータ11からの波形は、もちろん、図6でインバータ1の入力リードにフィードバックされている。
示すようにプリミティブSFTR[0]に対応するアドレス位置2にセットされているので、SFTR[0]用の新プリミティブがCAM2494.4のCAMアドレス位置2に書き込まれる。調整制御モジュール(REG)1204は、ついで、ENBL[2]ビットをHIGHにセットすることによって、このセクションを再度アクティベートし、SFET[0]パルスの立ち下がりエッジによって示されているように、CAMマッチが生じるときに新しいSFTR[0]プリミティブ値でSFET[7:0]信号2452.4のSFET[0]パルスの新しい立下りエッジが生じる。
図38は、Greyカウンタ2484.4(図37B)の具体的なインプリメンテーションである回路2600.4を示す図である。回路2600.4は、10ビットのGreyカウンタを示すが、ここに述べる技術に基づいてあらゆるビット数でインプリメントすることもできる。更に、回路2600.4は、異化に述べる回路技術(例えば図38Bから図38F)を用いて低電力回路としてインプリメントすることもできる。
に基づいて出力信号(Z)2712.4を提供するインバータ2702.4を伴うトランジスタ2704.4と2706.4にそれぞれ提供される。
に基づいて出力信号(Z)2734,4を提供するインバータ2724.4を伴うトランジスタ27226.4と2728.4のそれぞれに提供される。
に基づいて出力信号(Z)2754.4を提供する。
コントローラ2912.4、XORゲート2910.4、マルティプレクサ2912.4と2918.4、レジスタ2914.4および2920.4、及び加算器/減算器2916.4の指令の下に、コンパレータ2922.4に提供し、基準カウンタ2926.4と比較するべきデータを決定する。図36Aのコンパレータ2310.4同様のコンパレータと2922.4は、出力信号をパルス幅変調回路(すなわち、図36Aを参照して説明したPWM回路2314.4)に提供する。その結果、メモリとコンパレータを用いることによってパルス幅変調信号を生成することができる。
スイッチング電源の効率的な最適化の一つは、通常は定電圧トランジスタにかかる回路(図46の回路1301.2のQB1)中に挿入されているか、あるいは、良く知られているようにFETに固有のものであるかショットキーダイオードによって放散される電力を最小限にすることである。図46には、ショットキーダイオードが、符号S1で示されている。ダイオードS1の電圧降下を最小にするためには、トランジスタQB1をターミナルSと接地間に挿入し、ある場合にそれをオンにしてダイオードS1の電圧降下を低減し、これによって、このダイオードで放散される電力を実質的に低減させる。もちろん、この放散された電力のいくらかは、負荷に送出されず、従って非効率性の源である。この試みが、ダイオードS1が通電する時間を最小にする。ダイオードS1はほんの僅かな時間のみ通電するのが好ましいが、QB1とQT1へのスイッチング信号が時間的に近くなりすぎると、スイッチのオンとオフに必要な時間遅れのために、両トランジスタが同時にオンすることがあり、大きな効率のロスになるばかりでなく、QT1を介してQB1から接地への入力源から直接に流れる無制限の電流によって、不連続的な回路の故障を潜在的に引き起こすことがある。 従って、最適化は、導通のオーバーラップを起こすことなく、QB1のゲート信号をQT1のゲート信号にできる限り近づけることである。
サンプルホールドモジュール(SHM)1207は、様々な電圧と電流をサンプリングして、アナログデジタルコンバータ1206がそれを受信できるようになるまで保持する。ここに記載するとおり、制御ループで使用されているアナログ入力信号が、SHM1207を介してデジタルパルスコンバータ1201に提供され、アナログデジタルコンバータ1206によってデジタル信号に変換される。一例として、SHM1207は、13の電圧と7つの電流をサンプリングして保持する。このうち、制御されているか、駆動されている外部電源に関連する電圧は7つであり、二つの電圧が、SUPPLYAとSUPPLYBに関連し、残りの4つは、ケルビン温度センサ3516.4からのVOUT3パッドTEMPEXT、AUX0、AUX1といった補助電圧である。
である。この機能ブロック図は、入力/出力(I/O)回路3008.4、分圧器(スケーラ)3010.4、マルチプレクサ3012.4、およびマルチプレクサ3016.4を具える。外部電圧が、分圧器3010.4に提供される出力信号(OUTV)と共に、パッド3000.4を介してI/O回路3008.4でサンプリングされる。分圧器3010.4は、出力信号(OUTV)を、調整制御モジュール(REG)1204から受信したスケール[3:0]信号の制御下、受け入れ可能なレベルまで分圧するかスケーリングされる。例えば、外部電圧(例えば15Vまたはそれ未満)が、アナログ−デジタルコンバータ1206用に適した値(例えば、0から3.3Vの入力レンジ)にスケーリングされる。
図11は、本発明の原理をインプリメントするための代替の構造を示す図である。図11では、コントローラ111が抵抗Rを流れる電流と負荷コンデンサCLにかかる電圧を検出する。負荷コンデンサCLの電荷は、リード112の負荷をドライブするのに使用される。コントローラ111は、コンデンサCLの電圧と、システムグラウンドに示す基準電圧との間の電圧差に比例したエラー信号を生成する。基準電圧は、他の所望の基準電圧でも良い。コントローラ111からの出力信号は、10の出力ビットを有するアナログデジタルコンバータ113に供給される。これによって、1024のレベルを同定して、量子化することができる。アナログデジタルコンバータからの10の出力ビットは、10ビットバス114からコンパレータ115に送られ、ここで、これらのビットはプログラム可能な基準116からドライブされた基準数と比較される。基準116はユーザによってプログラムされ、負荷コンデンサCLによって保持すべく所望の基準電圧を含む。コンパレータ115からの出力信号はバイナリ差動信号D0〜D9であり、10ビットバス117から位相選択回路118へ送出される。位相選択回路118は、例えば図6に示すようなタイプのものである。コンパレータ115からの信号D0〜D9は、例えば図10に示すタイプの回路を用いて復号され、リング発振器内のインバータからの選択された出力信号を、排他的ORゲート119の赤入力リード119aに印加させるパストランジスタを制御する信号を生成するのに使用される。上述した緑の入力リード119bは、通常、リングオスシレータストリング内の第1のインバータからの出力信号となる。この結果は、排他的ORゲート119からのリード119cのパルス幅変調出力信号であり、これは次いで抵抗Rを介してコンデンサCLをチャージするのに使用される(図11)。抵抗Rを流れる電流は、リード111aと111bで検出される信号によって測定され、コントローラ111内で、負荷コンデンサCLに提供される電荷の測定に使用される。
セクション1.2.1.2 電圧/電流フィードバックSPS−ハードウエア部分
図41と図12を参照すると、調整制御モジュール(REG)は、スイッチング電源コントローラ1200のコントロールの下、複数のスイッチングパワーコンバータ用のパルス幅変調(PWM)情報を生成するように構成されたマイクロコントローラ500.1を具える。このPWM情報は、PWMスイッチングパワーコンバータ内のパワースイッチ用のスイッチング回数と、各スイッチングパワーコンバータ用の電圧と電流のサンプリング回数を含む。調整制御モジュール(REG)は、PWM情報をインプリメントするためのパルス立ち上がりエッジおよび立ち下がりエッジを調整する信号を発生すると共に、電圧と電流のサンプリング用のサンプルパルスを発生するデジタル信号パルスコンバータ(DPC)1201へPWMおよびサンプル情報を提供する。
従って、スロット(又は、計算期間)0の間には、ゼロ番目のスイッチング電源についての電圧及び電流フィードバック信号の変換が生じる。次いで、VLIWエンジン517.1は、計算期間1の間にゼロ番目のスイッチング電源について変換されたフィードバック信号を用いてレジスタファイル518.1への必要なPWM更新を実行する。ついで、DPCI/F590.1は、上述のDPCフレームのゼロ番目のスロットから変換されたフィードバック信号を用いて必要なPWMアップデートを実行する。更に、計算期間1で第1のスイッチング電源フィードバック信号の変換が生じる。次いで、VLIWエンジン517.1は、第2の計算期間において変換されたフィードバック信号を用いてレジスタファイル518.1への必要なPWMアップデートを実行し、DPCI/Fは、上述のDPCフレームの第1番目のタイムスロットからの変換されたフィードバック信号を用いてPWMアップデートを実行し、残りのスイッチング電源についても同様に処理する。計算期間7では、アナログデジタル変換が電源AとBの電圧について行われる。対応する計算期間はスケジュールされる必要がない(スイッチング電源コントローラ1200は、これらの供給電圧を調整しない)。なぜなら、これらの変換は、7番目のタイムスロットで発生するので、次のDPCフレームのゼロ番目のタイムスロットは、調整スケジューラ521.1によって、いずれかの必要な内部プロセス通信及び期限管理をスケジュールするのに使用することができるからである。別の状態マシーンを用いて、エッジスケジューラ510.1をインプリメントすることができる。マイクロコントローラ500.1からパルス幅情報とサンプルコマンドを受信して、エッジスケジューラ510.1は様々なパルスの立ち上がりおよび立下りエッジをスケジュールする。例えば、図37を参照すると、各DPCフレームは、複数のカウント、すなわち、1024のカウント(0から1023)に分割される。これらのカウント間の時間は、インプリメントされる最大PWM分解能を決定する。様々なパルスエッジが、DPCフレームが分割されたカウントに基づいてスケジュールされる。したがって、エッジスケジューリングは、DPCフレームのカウントに各エッジを割り振るステップを具える。一連ののアルゴリズムを用いて、適宜のエッジスケジューリングを提供する。例えば、二つのスイッチングパワーコンバータからの一のパルスエッジが同じカウントでスケジュールされる場合、エッジスケジューラ510.1は、競合するパルスエッジの一方を一またはそれ以上のカウント分遅らせることができる。サンプルパルスSPAM2414.4とSPBS2416.4は、PFETパルス2410.4の立ち上がりエッジと立下りエッジの一またはそれ以上のカウント前に立ち上がりエッジを有するようにスケジュールすることができる。特定のサイクルスキッピングモードが、プログラム可能なレジスタを介してエッジスケジューラによってイネーブルになる。これは、特定サイクル間にPFETパルスの発生をスキップする能力を提供する。このことは、PWMパルスの立ち上がりおよび立下りエッジに対してDPC1201に同じ値を書き込むことによって行われ、これによって、これらのパルスについて0%の直流出力が発生する。
スイッチング電源コントローラ1200は、PDAなどのLEDを含む装置に使用されているので、図12に示すように、中央処理モジュール(SYS)1205に含まれるLED制御ブロックを具える。図52は、LED制御ブロック1214のブロック図である。
内部電圧源(IVS)1209(図12)は、スイッチング電源コントローラ1200内の内部動作のための動作電圧と電力を提供する。IVS129は、リセット(RSTn)信号、パワーオンリセット(POR)信号、クロック出力(CLK_OUT)信号、クロック入力(CLK_IN)信号、電源A信号、電源B信号、バッテリ0(batt0)信号、バッテリ1(batt1)信号などを含む様々なインターフェース信号と、様々な供給または基準電圧(すなわち、AVD、AVS、VSS、VDDIO[A、B]およびVSSIO[A、B])を受信し、提供する。
図12を参照すると、アナログデジタルコンバータ1206は、遂次近似コンバータ(SAR)として構成されている。あるいは、フラッシュアナログデジタルコンバータなどの他の好適なアーキテクチュアとしてもよい。コンデンサ比ベースの分圧および増倍と組み合わせてサンプルホールドを使用しているので、アナログデジタルコンバータの入力に珍しい簡単化をいくつか行うことができる。SARコンバータの標準のインプリメンテーションは、入力バッファアンプを用いて、入力電圧とサンプルホールド回路を調整し、スケーリングして、遂次のSAR DAC値を入力電圧と比較したときに、入力電圧がSARコンパレータへの入力で変化しないようにしている。SARアナログデジタルコンバータでは、入力電圧が変換処理の間変化する場合は、変換が間違いの多いものになることがある。SARアナログデジタルコンバータで通常要求される追加入力ステージは、測定すべき電圧を入手可能なものとし、変換が開始する前の有意な時間を設定する必要がある。この「セットアップ時間」は、本発明のようなマルチプレクスシステム内の特別な問題である。なぜなら、これが、新しい入力を表すことのできるレートを低減させ、アナログデジタル変換からより高スピードを要求するためである。本発明は、その入力でのサンプルホールドと、スケーリングをベースにしたコンデンサ比を用いているので、入力アンプと、サンプルホールド部分を、一実施例でインプリメントされているSARアナログーデジタルコンバータから除去することができ、従って、SARアナログデジタルコンバータにおけるスピードの要求と消費電力を削減しながら、多大なセットアップ時間と、いくつものエラーソースを減らすことができる。アナログデジタルコンバータ1206に要求される処理スピードは、DPCフレームレートと、スイッチング電源コントローラ1200の制御下にあるスイッチング電源の数と所望のA/D分解能によって達成される。例えば、スイッチング電源コントローラ1200が524kHzのサイクルレート用いており、7つのスイッチング電源を制御している場合、アナログデジタルコンバータ1206は、約2μ秒のDPCフレーム期間中に14のフィードバック信号と二つの入力信号を変換しなければならない。10ビットの分解能が必要な場合、結果としてのA/Dロジッククロック周波数は、約110MHzである。
図55は、一のインプリメンテーションにかかるNFETドライバモジュール1202の具体的な機能図である。図55は、入力/出力(I/O)バッファ2102.4と2104.4を含んでおり、これらのバッファは、対応する外部パワーMOSFETs2112.4と2114.4をパッド2106
と2110.4を介してドライブする(図12のNFETドライバモジュール1202の、UPPER_FETとLOWER_FETターミナルにそれぞれ対応する)。
図56を参照すると、中央処理モジュール(SYS)1205の具体的な実施例は、アドバンストジェネラルパーパスI/O(AGPIO)モジュール410.1を通じて外部ホストとインターフェースを取る8051などの、マイクロプロセッサコア400.1を具える。ADGPIOモジュール410.1は、31のGPIOポートを有しており、このポートは電源の状態を決定する能力、8x8キーボードインターフェース、ホストデバイスと通信を行うシリアル通信バスといった、ホストアプリケーションの必要性に合致するように、別々に構成されている。
図25は、バッテリ及び、例えばパーソナルデジタルアシスタント(PDA)などの中の電源管理アプリケーションで使用されているスイッチング電源コントローラ1200を示す図である。図25に示すように、スイッチング電源コントローラ1200は、(a)バックコンバータ2570を調整して、ターミナル2540に調整DC電源を提供する;(b)DC/ACコンバータ2571を調整して、ターミナル2542と2543間にAC電源を提供する;(c)バックモードまたはブーストモードで動作するコンバータ2572を介して、外部DC供給電圧(例えば、12−15V)がターミナル2544で入手できる場合に、バッテリ2517をチャージする;及び(d)外部DC電圧源がターミナル2544で得られない場合に、ブーストモードで動作しているバッテリ2517からの電力を得る。PDAアプリケーションでは、例えばスイッチング電源コントローラ1200が、ホストプロセッサと周辺装置にデータインターフェース2573を介して通信することができる。従来の基準発振器回路2574は、スイッチング電源コントローラ1200用に32.768KHzの基準クロック信号を提供する。
電流検出レジスタ2526のターミナルは、スイッチング電源コントローラ1200の入力ターミナル2532と2533(“sense_I”と“sense_VI”各バスからの一方のターミナル)に接続されている。これらの検出入力ターミナルにかかる電圧は、CCFL2525の電流に比例する。MOSスイッチ2521と2522のゲートターミナルにおけるパルス幅変調信号が、CCFL2525に供給される電力を調整する。
各バッテリまたは電源管理アプリケーションについて、調整制御モジュール(REG)1204は、電源電圧VA(例えば、ターミナル2508の電圧)、電流検出抵抗の一ターミナルの調整出力電圧VOUT(例えば、ターミナル2531の電圧)、電流検出抵抗の他のターミナルの電圧VIL(例えばターミナル2530の電圧)、を受信する。コンバータ2570の回路モデルが図57に記載されている。
インダクタ2503の電圧が:
で与えられる場合、電流/電圧セグメント2001によるインダクタ2503を流れる電流の変化ΔIが、2μ秒(Δt)において抵抗RSENSEによって分割された検出抵抗2504にかかる電圧降下Δ(VOUT−VIL)の変化で近似することができるので、インダクタ2503のインダクタンスLの一次近似を計算することができる。同様に、2μ秒フレーム(Δt)における出力電圧ΔVOUTの変化は、
によって与えられ、電流・電圧セグメント2002によるインダクタ2503にかかる電圧降下(VIL−Vin)はほぼゼロである(すなわち、
、電流Iは、その抵抗RSENSEで分割された検出抵抗2504にかかる電圧(VOUT−VIL)によって与えられるので、キャパシタンスCも負荷がない状態で計算することができるか、あるいはCとCLOADを合わせたキャパシタンスとして計算することができる。同じ時間インターバルの間に、インダクタ2503の寄生抵抗RLは、電流ILと、インダクタ2503の小さな電圧降下(VIL−Vin)から、(VIL−Vin)/ILによって近似することができる。
により推定される。ここで、
は、インターバルAおよびBにおける平均電流である。
インダクタンス、出力コンデンサ及び寄生抵抗を含む計算されたパラメータ値は、制御方法をインプリメントするのに使用することができる。従来技術では、電源調整は、パルス幅変調における集合的変更がエラーのリニア機能である適応的フィードバックメカニズムによって提供されている。このエラーとは制御された変数の実際の値とターゲット値の差であり、この場合は、調整出力電圧VOUTである。「PID」と呼ばれている方法では、フィードバック補正は、エラーのコンスタントマルチプルと、復号エラーと、エラーの導関数と、エラー積分のリニア和で表される「比例フィードバック」である。このようなPID適用システムでは、適用システムのシステム機能H’(s)は:
で与えられ、ここで、k1、k2、k3は定数であり、H(s)は、開ループシステム機能である。ほとんどのシステムにおいて、エラーは僅かであるため、フィードバック補正はエラー積分で占められており、調整電圧をVtargetに戻すためには、いくつものサイクルが必要である。しかしながら、本発明によれば、予測技術が用いられる。本発明では予測技術が用いられる。予測技術では、補正値が、エラーの補正に必要な制御パラメータ(たとえば、デューティサイクル入力)内の予測した回復変化を計算することによって得ている。
error=Vout−Vtargetで与えられる、出力電圧エラー値を調べる。エラー値が所定のスレッシュホールド値(デッドバンド)より小さい場合は、調整不要と考えられ、ステップ2300に戻る。エラー値がこのスレッシュホールド値を超える場合は、電流拘束デューティサイクルDiがステップ2302で計算される。電流拘束デューティサイクルDiは、インダクタの電流ILをその飽和値ILSATの所定のオフセット(例えば、0アンペア)に持ってゆくデューティサイクルである。上述したとおり、制御方法では、このデューティサイクルを超えてMOSスイッチ2505と2506を駆動することはできない。
を満足する。ここで、VLは、インダクタ2503にかかる電圧、Tはサイクル期間、Vpはインダクタ2503とMOSスイッチ2505の寄生抵抗と電流検出抵抗2504の抵抗値にかかるトータル電圧降下である。式(ILSAT−IL)/DiTは、期間DiTにおいてインダクタ電流ILを飽和電流ILSATにするのに必要なインダクタ電流の変化の近似レートを表す。この式を解くと、電流拘束デューティサイクルDi:
が得られる。ここで、Kを、L/T(Vout−Vin−Vp)と定義する。Kとインダクタ電流ILの積がデューティサイクルであることを観察して、Kの値は一時的に保存され、ステップ2303の次に計算される電圧ベースのデューティサイクルDVを計算する再計算をすることなく再使用される。
で与えられる。電圧ベースのデューティサイクルDVは、公称デューティサイクルDVと、この公称デューティサイクルへの調整値ΔDVの和である。
で与えられる。また、デューティサイクルDVの増分変化ΔDVは、
従って、電圧ベースのデューティサイクルDVは、
で与えられる。
負荷による平均電流、
と同じである、(c)DPCフレーム間のインダクタ電流に変化がない。
で与えられる。ここで、VPとVSは、期間TPとTSにおける電流時の抵抗RPPとRSSにかかる電圧降下である。図57を参照すると、RPPとRSSは:
で与えられる。
で与えられる。ここで、IC=IL−Iload、である。
で見積もる。
ここで、
(この前の時点から、パラメータ値は現DPCフレームの値であると理解され、符号tnは、明確化のため記載されていない。)
で求められる。
である。
を達成する。
別の実施例では、最小デューティサイクル、最大デューティサイクル、または双方が提供されている。最小又は最大デューティサイクルは、最小パワーあるいは最大パワー間でコンバータを制限する。図25に示すコンバータ2570と2571のようにいくつかのコンバータが同じ電源から電力を得ているようなシステムでは、各コンバータを最大パワーに制限することで、一のコンバータにおける大きなパワーの増大が他のコンバータの動作を侵害することを防いでいる。例えば、最大デューティサイクルの制限がないまま瞬間大電流がコンバータ2570(図25)から流れる場合、コンバータ2571にも接続されている電源A(ターミナル2508)で電圧ディップが生じる。電源Aの大電圧ディップは、コンバータ2571において過渡反応を起こす。上述の最小及び最大デューティサイクルの制限は、レジスタ内に保存することが可能であり、ユーザがプログラム可能である。
上述したとおり、各サイクルについて、サンプリングおよびデジタル化入力値、応答計算、応答アプリケーションのすべてが一のサイクル内で完了しなければならない。本発明の一実施例では、必要な追加の計算を適用させるべく、そのサイクル期間に延長を要求することなく最適な応答をインプリメントするために、制御方法が、公知で、prioriを特徴付けるあるパワーイベントように開ループ調整を用いている。例えば、ダイナミックランダムアクセスメモリ(DRAM)システムでは、リフレッシュイベント(その間にDRAMシステムの保存セルがシステマチックに読み取られる)が、ほぼ通常の間隔で生じる。このような公知のパワーイベントについて、イベントの電力要求(”サイン”)と適当な応答がメモリ内に特徴付けられ保存することができる。公知のパワーイベントが生じて認識されるときに、予め計算された応答を、再計算することなく現在のまた続いて生じるサイクル内で適用することができる(すなわち、「開ループ」)。図24と図27は、本発明の一実施例による、低周波数閉ループと、高周波数開ループ制御法を示す図である。
一の実施例では、いくつものサインを同時にサーチすることができる。連続的に多重過渡現象が発生するケース、すなわち、認識したパワーイベントが他の認識したパワーイベントが終了する前に生じる場合を取り扱うため、状態マシーンは、2又はそれ以上のパワーイベントサインのオフセットのリニアな重なりを、このような発生を検出する時間内にサーチする。図28は、本発明の一実施例による連続過渡現象回復制御方法を示す図である。図28において、波形2801と2802は、時間t0とt1に単独で生じる二つのパワーイベントのサインを示す。時間t0において波形2801のパワーイベントの発生が検出された後、状態マシーンは、波形2801と2802がリニアに重なる時間間隔(t1−t0)によるオフセットである、波形2803のような複合サインをサーチする。波形2801と2802のパワーイベントが生じると、制御変数の値が、複合サインの一方に合致する。対応するプログラムされた応答のリニアな重なり部分に相当の適当な応答を、開ループ補正として適用することができる。
スイッチングパワーコンバータでは、必要があれば、調整を行うために提供されている電圧と電流を測定する必要がある。典型的な従来の解決法では、全波形をエラー増幅器に与えて、順次比較器に送り出してゆく。エラー増幅器では、何もなければ、出力電圧リップルをそのまま増幅する。これによって、リップル信号が生じ、比較器に送られて、コンパレータで用いられている不安定あるいは予測不可能な情報がパルス幅変調を設定することになる。これは受け入れられないので、エラー増幅器を使用する典型的な従来のアプリケーションでは、エラー増幅器のフィードバックループにおける補償とよばれるフィルタリングを用いて電圧リップルをフィルタにかけ、平均値が比較器に提供されるようにする。これによって、少なくとも二つの好ましくない結果が生じる。一つは、調整されるリップル電圧の平均値であること。第2に、このエラー増幅器の周波数応答が動的に減少して、電源の性能を下げることである。
中央処理モジュール(SYS)1205は、制御すべきスイッチングパワーコンバータの動作パラメータを用いてホストでプログラムすることができる。例えば、所定の電圧レベル、負荷で引き出される期待電力、部品のインダクタンスとキャパシタンス値、スイッチング電源に関連するトランジスタの動作特性などの回路値、などは、すべて不揮発性メモリに保存することができる。調整制御モジュールについて述べたとおり、中央処理モジュール(SYS)1205は、これらの外部パラメータを用いて通常動作の前に各スイッチング電源についての期待パルス幅を計算することができる。これらの期待パルス幅を用いて中央処理モジュール(SYS)1205は、DPCサイクルの対応するパルスエッジをスケジュールし、調整制御モジュール(REG)1204にパルスエッジスケジュールを送る。このパルスエッジスケジュールを伴う通常動作を開始することによって、通常動作中に調整制御モジュール(REG)1204で必要なパルスエッジの再スケジューリングの回数が低減される。
図29を参照すると、バックコンバータ49が記載されており、これは、以下の動作説明に関連する。図29に示すように、10Vの入力があり、トランジスタは適宜5Vの出力V0を提供するようスイッチングしている。入力電圧により近い出力電圧が望まれる場合は、図43に波形Aで示されるような電流カーブがインダクタL50に見られる。特に、FET50が導通している期間に電流Imaxに達し、FET50の導通が中止されたときの電流はFET51が導通している間に下がり、動作サイクル中にIminとなる。このサイクルは波形Aに、CYCLEの符号によって表示されている。
図29の回路49を参照すると、負荷電流は例えば2アンペアであり、周期は2μ秒である。リップルがどのようになるかを示すマップを作るとすると、10Vが入力され、5Vが出力し、従って、デューティサイクルは約50%になる。入力電圧にデューティサイクルを掛けると出力電圧になるという近似方程式によって出力電圧がもとめられる。ここでデューティサイクルはFET50のものである。次いで、インダクタL50の電流についての図30に示す波形を見ると、2.1アンペアの高さから1.9アンペアの低さに亘っており、平均2アンペアの電流が出力されている。コンデンサC50がその中にこの電流を集積しており、実際に人が見ているのはこの数値である。これがいわゆる「連続モード」と呼ばれているものである。連続モードにあるこの例では、FET50とFET51は、それぞれ2μ秒期間の2分の一の間オンになる。負荷電流がリップル電流の1/2より大きいので、電流は常にインダクタを流れ、決してゼロにならない。電流は常に同じ方向に流れるが、その傾きは逆転する。時に、電流が増加し、時に減少するが、電流は決してゼロにならない。ここで、同じ回路が丁度100ミリアンペアの電流を流すのに使われるとする。図31に示すように、同じリップルで、同じく2μ秒の周期を得るだろうが、電流は+200ミリアンペアの高さから0に亘り、平均100ミリアンペアとなるだろう。これを下げたい場合はどうすればよいだろう。それには二つの方法がある。電流を0にしたいと仮定して、一つの単純な例を考察する。互いに位相を外してFET50と51を稼動したとき、電流を0ミリアンペアにしたいとして、交互に、FET50がオン(10V−5V)であるときにコイルL50に5Vの電圧がかかっており、FET51がオン(0V−5V)のときこのコイルに5Vの電圧がかかるので、リップル電流は200ミリアンペアのはずである。どのようにして0になるのか?リップルが図32に示すようになるので、0になるのである。時間0および2μ秒では、−100maである。ついで、1μ秒で+100maとなり、負荷に流れる電流は0になる。インダクタL50において電流が負になるために、電流が時間軸を横切る時点で、インダクタL50内で電流の方向が実際に反転したことを意味する。FET51は、例えばこの相においてオンであり、インダクタL50は完全に放電され、次いで反対方向にチャージされる。ここで、電流は逆方向、すなわち負の方向に流れる。電流は負荷に流れ込む代わりに負荷から流出する。FET51をオフにすると、インダクタL50は正になる。電流は、まずFET50内の真性ダイオードを流れ、今閉じているFET50が閉じて、それ以前のエネルギィを電源に送り返す。これをずっと繰り返すのだ。これは、0ミリアンペアにするための実にお粗末な方法である。なぜなら、200ミリアンペアの電流が、電流を発生させないために、回路中で両方向にすべての寄生損失を通って送られているからである。電流を発生させない正しい答えは、何もしないことであり、両方のFETをオフに保つことである。図33に示す不連続モードは、低電流においてより効果的である。おなじデューティサイクルと傾きを用いて、電流が例えば100ミリアンペア、つまりサイクル時間の25%、になるときにFET50をオフに、FET51をオンにすると、サイクル時間の50%で電流は0に下降する。これは、平均50mAの電流が、サイクルの最初の50%の間に流れたことを意味する。サイクルの次の半分の間は、コイルに0mAの電流が流れており、両FETをオフにすることでインダクタに0Vを与え、0mAがサイクルの残り50%の間流れ続ける。これらのパーセンテージを考慮すると、結果としてこの例の全スイッチングサイクルである2μ秒間フルに25mAとなる。電流がインダクタL50に継続的に流れていないので、従って不連続な電流と呼ぶ。2μ秒の期間の50%と100%の間でFET50とFET51の双方がオフにされる。
図44は、符号1.2.2.12であらわすハーフブリッジ高電圧電源回路を示す図であり、これは、冷陰極蛍光管CCFL1の電力供給に用いることができる。ハーフブリッジ構造では、まずエネルギィが一方の側に供給され、次いで他方に送られる。インダクタL12とL13を、フルブリッジの場合の上側の二つのトランジスタと置き換える。上述の図に示すハーフブリッジ回路1.2.2.12は、5Vの電源と接地間のFET Aに直列に接続された第1のレッグインダクタL13を具える。同様に第2のレッグインダクタL12が、5Vの電源と接地間のFET Bに直列に接続されている。FET AとFET Bのゲートは、例えば波形WF1とWF2の各々で、あるいはWF3とWF4の各々で駆動される。これらの波形は図44Aに示されている。これらのトランジスタのゲートの駆動制御信号は、例えば、図12に示すNFETドライバモジュール1202によって提供される。検出抵抗R12からのフィードバック信号は、ラインC1とC0を介してサンプルホールドモジュール1207に送られる。これらも、図12に示されている。ゲート駆動信号のデューティサイクルは、適宜の電圧をCCFL1に提供するのに必要な変更を相関として調整される。圧電性トランスPZT1を、例えば、ニューメキシコ州、アルバクエルク、NE,アラメダブルバード、4800にあるCTS ワイヤレスコンポネント社製のトランスKPN6003Aを用いてインプリメントすることができる。図44に示すように、PZT1のターミナルT1への入力は、インダクタL13とFET Aのドレイン間の共通接続から提供され、ターミナルT2への入力は、インダクタL12とFET Bのドレイン間の共通接続によって提供される。圧電性トランスPZT1の出力は、CCFL1の一方の側に接続される。CCFL1の他方のターミナルは、検出抵抗R12の上側ターミナルに接続され、この抵抗の下側ターミナルは接地されている。
電圧、電流、あるいは電力を調整するように電源を設計することができる。定電圧電源は、マイクロプロセッサや、メモリ装置、その他の電圧で動作する装置に使用されている。電圧を調整するように設計された電源の場合は、その電源は、安全、あるいはノイズの問題、またはその他の理由で最大電流が特定されており、電流が予め設定された限度を超えるまで電源が電圧を調整する。この限度は、通常は、抵抗などの外部部品、または同様の部品で設定される。この時点で、停電状態が電源に存在し、電源は非常に低い電流に戻る。この技術は、フォールドバック電流制限技術として公知である。これによって、電源に短絡状態が生じる場合、電源が最大電流を非常に小さい値に制限することによって、一時的な短絡が生じても電源も他のエレメントもダメージを受けないようになる。フォールドバックモードの電源は、電流を調整せず、電流を非常に小さい値に制限しており、主たる動作モードは電圧にある。電源の交流アプリケーションは、定電流である。その機能を電流においている定電流電源パワー装置は、例えば、装置内を流れる電流値に比例して発光するLED(発光ダイオード)装置などである。このLEDに印加する電圧は特に重要ではなく、この電圧は温度や他のファクタによって変化する。しかし、他のパラメータから適切に独立して電流は常に同じ比率の光量を発生する。停電流電源は、その制御ループ中で電圧を見ておらず、電流を見て、一定の値であるべき負荷を流れる電流を調整しようとしており、どのような電圧でも定電圧を維持するのに必要な電圧を供給する。このことから、フォールドバック電流制限を伴う定電圧電源が、電圧を調整し電圧を監視する制御ループをもっており、過電流状態を故障として扱い、短絡が除去され電圧が上がるようになるまで電流を非常に小さなものにする保護動作を行うことがわかる。定電流電源は、電流を調整し、定電流電源の故障状態が、電圧が高くなりすぎ、従って負荷がオープン回路であることを示すことがある。本発明の一のインプリメンテーションでは、フィードバック期間、電流、電圧を全て、アナログデジタルコンバータ1206(図12)から得る。従って、フィードバックは、ある制御を行おうとする前にその時点で数値に変わる。同様に、制御出力パルス幅変調信号も、デジタル的に制御される。これらの間には、電源を制御するあらゆるチャンネルの様々なアルゴリズムを稼動することができる調整制御モジュール(REG)1204における処理エレメントがある。このアルゴリズムは、サンプルホールドSHM1207(図12)などのサンプリング構造、アナログデジタルコンバータ1206(図12)、またはDPC1201(図12)を変更することなく、例えば、エラー調整用にフォールドバック電流制限特性を有する定電圧電源を実現する電圧を調整したり、あるいは、過電圧が故障となる定電流用の調整を行うことができる。この一般的な目的とする能力を得るアプリケーションの一例は、バッテリチャージにある。リチウムイオンの化学的性質を用いたバッテリ用には、チャージサイクルの最初の部分用に定電流が用いられるべきであり、電流が最小レベル以下になるまで、定電圧を印加すべきである。この動作において、同じ電源回路をスイッチング電源コントローラ1200(図12)と、定電流から定電圧へ変化する電源回路用の動作制御モードで制御することが可能である。上述したことをインプリメントするためのハードウエアは、調整制御モジュール(REG)1204、SHM1207、アナログデジタルコンバータ1206、及びDPC1201を具える。このハードウエアと制御ループについては本出願の別の部分で述べられている。
図45に示されているバックコンバータは、以下のストレートフォーワード式:
Vo=Vin・DCUB
ここで、
Voは出力電圧、
Vinは入力電圧、
DCUBは、トランジスタUBのデューティサイクルである。
から、寄生効果を無視した出力電圧を得る。
ここで、DCLFは、トランジスタLFのデューティサイクルである。
図12を参照すると、このインプリメンテーションでは、様々な出力を制御するシングル調整制御モジュール(REG)1204があることがわかる。各出力に関連する調整ソフトウエアの各々について設定されたソフトウエアデータにプログラム可能な情報を提供することによって、いろいろなトポロジィ(バック、ブーストなど)を異なる出力で同時に実行することができる。例えば、一セットの出力は、バックコンバータの構成に接続されている調整ハードウエアブロックについて述べたものである。隣接する出力セットは、ブースとコンバータ、ハーフブリッジ、SEPIC、るいは他のトポロジィとしての調整ハードウエアブロックに規定することができる。調整制御モジュール(REG)1204は、したがって、最初の一フィードバックを処理し、次いで次を処理することによって、同時に稼動している全ての外部システムの観点から、異なるパッドで動作しているすべてのトポロジィ間で動的に切り替えを行うことができるが、データのサンプル特性や、パルス幅変調制御のデジタル特性のため、実際は、単一の調整エンジンが、すべてのパッドの調整を同時に保持するべく、各トポロジィとフィードバックストラタジィを次々と処理している。
本発明の一のインプリメンテーションでは、制御電源の動的な再構築が提供されている。一のモードでは、制御電源がバック電源として動作し、他のモードでは、バッテリチャージャとして、また、他のモードではバッテリブースト回路として動作する。図46を参照すると、回路1300.2のトポロジィをトランジスタへの制御信号の適宜の応用によって変えることのできる実施例が記載されている。例えば、外部電源が存在せず、Batt.0が3.1Vであるとする。さらに、回路1300.2がBatt.0のないブーストコンバータとして稼動しており、電源1を介して負荷Iを駆動している電源Aに3.5Vを出力しているとする。この例において、更に、完全にチャージされたときのBatt.0の出力が4.2Vであるとする。例えば12Vの外部電力(図では、ExtPwrで表されている)が与えられ、これがスイッチング電源コントローラ1200で検出される。外部電力の存在が検出されると、スイッチング電源コントローラ1200は、回路1300.2をバック電源として稼動させるために駆動制御信号をトランジスタQT0とQB0のゲートへ提供し、電流が外部電力から流れ、回路1300.2を介して調整され、正しい電流と電圧でBatt.0に送り出されて、Batt.0をチャージする。Batt.0が完全にチャージされると、回路1300.2がオフに切り替わり、トリックルチャージモードに維持されてBatt.0のチャージを維持する。外部電力も回路1301.2に電力を供給し、この回路は、図に示す目的で、電源Aのバスを介して負荷に3.3Vの電圧を供給している。別のモードでは、外部電力が除去され、Batt.0が4.2Vに完全にチャージされるか、回路1301.2を駆動するのに十分な電圧になるようにBatt.0から直接チャージされるものとする。スイッチング電源コントローラ1200は、電源Aの電圧降下を観察することによって、外部電力が除去されたことを検出する。これらの状態では、スイッチング電源コントローラ1200はトランジスタQT0を継続してオンにして、トランジスタQB0にはゲート駆動信号が与えられない。スイッチング電源コントローラ1200は、このモードで稼動する。なぜなら、Batt.0が4.2Vの出力電圧を提供しているか、あるいは負荷Iへの調整出力を3.3Vに保つのに必要な3.5V以上であり、回路1301.2に電圧を供給するのに十分なこれより低い電圧を提供していることを検出するためである。この状態は、バッテリがトランジスタQT0を介して、電源Aを通って回路1301.2に放電されるように維持される。スイッチング電源コントローラ1200が、回路1301.2のデューティサイクルが約95%であることを表す、電源Aが3.5Vに下がったことを検出すると、この時点で電源Aに更に電圧が生じることなく、回路1301.2で提供されている電圧Voについての負荷の調整を維持することができない。従って、スイッチング電源コントローラ1200は、回路1300.2を、バッテリが3.5V以下であり、スイッチング電源コントローラ1200が回路1300.2をブーストコンバータとして稼動させ始める第3の状態に移行させる。このブーストコンバータの電源は、Batt.0であり、スイッチング電源コントローラ1200は、電源Aを3.5Vに調整するべくブースト動作を調整する。スイッチング電源コントローラ1200は、ここで、バッテリが放電されるまで、あるいは外部電力が再度取り入れられるまで、電源Aを回路1301.2に最低必要な3.5Vに維持することができる。このことによって、システムは入力バッテリ電圧より高いあるいは低い出力電圧を提供することが可能となり、また、スイッチング電源コントローラ1200が回路1300.2を、(i)バッテリをチャージするバックコンバータとして、(ii)トランジスタQT0を介して電源Aへ直接バッテリ電圧を供給するスイッチとして、または(iii)回路1301.2をBatt.0から入手可能な電圧以上の出力電圧を提供するよう動作させる同期ブーストコンバータとして、の3つのモードのうちの一つで使用することが可能となる。上述したことをインプリメントするためのハードウエアを図12に示す。これは、中央処理モジュール(SYS)1205と、調整制御モジュール(REG)1204と、サンプルホールドモジュールSHM1207とを具え、その出力はアナログデジタルコンバータ1206へ送られる。また、NFETドライバモジュール1202を用いて、トランジスタのゲートを駆動する。
従来の解決法においては様々なトポロジィを維持するために同じ内部構造でフィードバックの検出を変更し、パルス幅変調信号が外部FETsに送られる路が逆になり、オーバーラップしないような何らかの違いを意味するデッドタイムが再処理される。同じ構造からマルチトポロジィを維持する上での上述の記載は、基本エレメントがデジタルであれば、すなわち、外からモニタされるフィードバック情報がデジタル信号に変換され、パルス幅変調出力もデジタル的なものであれば、このすべてがソフトウエアで実行できることを表している。すなわち、単一の構造が複数のトポロジィを支持することができる。実際の製品をそのようにするためには、このようなスイッチング電源が、アクティベーションの瞬間にどの電源を維持するべきかを知る必要がある。これは、様々な方法で行うことができる。一のインプリメンテーションでは、これを、外部モード制御ピンである状態またはその他の状態に半田付けして行うことができる。このようにすることの不利益は、トポロジィを動的に変更できないことである。このような動的な変更はしばしば所望される。例えば、図45の回路は、外部電力が入手できず、バッテリが電源である場合に、Voに接続されているバッテリを、後に、同じ外部接続が実際はブーストトポロジィを示すといった異なる状況下でチャージするためのバックトポロジィであるバッテリチャージャ回路とすることができる。ここで、入力および出力電圧のサンプルは、有意に反転し、デューティサイクルが有意に反転され、新しい調整が行われる。特に、回路1.3.1は、Voに接続されたバッテリがVinとなり、VinがVoになるように接続されたブースト回路に変更される。このシナリオでは、図45に示す電流の方向は、もちろん逆になる。したがって、トポロジィをフライコンバータに変更できることが好ましく、これは、例えば不揮発性メモリ1216(図12)に保存できる、あるいはプログラム制御で変更できるスイッチング電源自身の中のモード制御ビットを、例えば、バッテリチャージ動作からブースト動作に変えるようにすることによってなされる。
本発明は、正確な測定、制御および、再チャージ可能なバッテリからシステムへ送ることができるエネルギィの予測に関するシステム設計者の能力の有意な改善を提供する。重要なことは、これが上述したバック/ブースト調整システムとしてすでに提供されたもの以上の追加部品を取りつけることなく実行できることである。調整アルゴリズムについて述べた部品の寄生値の多くは再使用することができる。最終的に、本発明はよりよいエネルギィ効率を提供し、システム設計者は、より寿命の長いバッテリに移行する所定の瞬間における残りのバッテリエネルギィをより改善された精度で決定するバッテリの小型化、軽量化、より少ないフォームファクタ、低コスト、あるいはこれらの組み合わせを可能にする。
ここで、TSYNCは、断続モードでインダクタ電流がゼロになるのに必要な時間、または継続モードでの(TTotal−TDrive)である。また、上記の計算では、インダクタL3を流れる電流は負にならない(すなわち、VoutからターミナルSに向けて流れる)こと;および、インダクタL3を流れるピーク電流IPkは、その飽和電流より小さいことを仮定している。
図47に示すようなスイッチングパワーコンバータアレイを考える。これは、例としての配列であり、様々な他のアーキテクチュアが考えられる。上述したとおり、どの出力段もバックコンバータとして(例えば、ステージSP1、SP2、SP3、SP4)、またはブーストコンバータとして(例えば、ステージSP5、SP6)自在に構成することができる。ステージSP5またはSP6は、バッテリに接続したときに、バッテリ電圧がバックコンバータSPI―SP4に必要な電圧以上であれば、バッテリを供給バスSB#1へ単に接続するだけである。一方、スイッチング電源コントローラ1200は、バッテリの電圧がバックコンバータの要求に合致する必要な電圧以下であるが、バッテリの最小使用可能エネルギィ以上である場合は、コンバータSP5とSP6をブーストコンバータとして構成することができる。更に、スイッチング電源コントローラ1200は、バッテリのチャージが必要であり、外部電源がバスSB1に接続されている場合は、バッテリのチャージを制御する。スイッチング電源コントローラ1200は、システムの必要性と、各バッテリで入手可能なエネルギィに応じてBAT5とBAT6の間を選択する。図解を容易にするために、スイッチング電源コントローラ1200とコンバータSP1−SP6間の全制御接続のすべてを図に示していない。スイッチング電源コントローラ1200と制御されるコンバータ間の全接続セットが、本明細書の他の部分
に記載されている。
上記は、本発明にかかるッテリから除去されるエネルギィの決定の詳細である。システムの説明をするために、図48を参照する。このシステムは、Batt.1.4.3で示すバッテリ源と、外部電圧が与えられたときにチャージャとして機能するチャージブースト回路CB1と、バックコンバータCB2を具える。バッテリはCB1電源への負荷となり得、バッテリ1.4.3へ送られるエネルギィは、上述の記載によって測定する。本明細書でより詳細に説明されているように、回路CB1は、バッテリ電圧がバックコンバータCB2が必要とする電圧以上であるときにはスイッチとして動作し、バッテリ電圧がバック電源CB2に要求される電圧以下であるときは、ブースト電源として動作する。これらの両電源は、電源を流れるエネルギィをモニタしており、スイッチング電源コントローラ1200の一部を構成する処理エレメント1.5にその情報を提供する。処理エレメント1.5も、温度センサエレメントTから温度データを受け取る。
上述の実施例では、電量測定法を用いて、エネルギィの消費または入力を蓄積して、報告している。
本発明のアプリケーションの上記説明は、電圧をあるターゲットレンジ内に維持するように制御することに焦点が当てられている。すなわち、電圧と電流の組み合わせは、一つあるいはその他というように単純ではない。このことは、携帯電話のRF出力など、電力があるターゲットレンジ内に維持されなければならないアプリケーション、または、ソーラパネルアレイなどのように電力レベルの制御によって最適な効率が得られる場合に有益である。本発明では、サイクルバイサイクルベースで細かくかつ正確にこの情報を展開している。この情報は、更に制御ループを管理するのに使用される。
図41を参照すると、調整制御モジュール(REG)1204は、電量測定及び温度モジュール600.1を具える。調整制御モジュール(1204は、スイッチング電源からの電圧と電流のフィードバック情報を受け取るので、スイッチングパワーコンバータで電力が供給される負荷へ供給バッテリから転送される電荷のクーロン数を数えることができる。これは、残りのバッテリ寿命を推定するのに、単に現バッテリの電圧を用いるよりも、より正確に残りのバッテリ寿命を推定することができる。中央処理モジュール(SYS)1205に関して更に述べるとおり、各スイッチングパワーコンバータのインダクタンス値やキャパシタンス値などの回路パラメータは、中央処理モジュール(SYS)1205内のメモリに保存するようにしても良い。これらの回路パラメータに関してのフィードバック情報を処理することによって、電量測定および温度モジュール600.1がバッテリが供給するクーロン量を決定する。例えば、スイッチングパワーコンバータからのフィードバック電圧が、負荷コンデンサにかかる電圧を測定する場合は、このコンデンサを介して引き出される電荷量は:
ΔQ = C*ΔV
となる。ここで、Cは負荷コンデンサの容量、ΔVは電圧フィードバックサンプルから決まる電圧の変化、ΔQは、負荷に転送されるチャージ量である。上述の例は、説明のためのものであり、電量測定および温度モジュール600.1は、供給バッテリから転送されるチャージ量を別の方法で決めることができる。
セクション1.1.4に記載されている通り、図37および図37Bを参照すると、図に示すCAM2486.4は、調整制御モジュール(REG)からのデータによって特定された独立したパルスチャンネルの数について、立ち上がりおよび立下りエッジを示す信号を発生する。各パルスチャンネルは、対応する外部パルス幅変調(PWM)スイッチングパワーコンバータを制御する一連のパルスを含んでいる。標準動作間に、CAM2486.4は例えば、Greyカウンタ2484.4などのカウンタからの計数値の形で読み出しコマンドを受信する。このカウンタは、調整制御モジュール(REG)1204が電流カウントに合致する所定のデータ保存位置にデータワードを書き込んだかどうかを見るために、CAM2486.4に可能な各データ保存位置をチェックするようコマンドを送る。
32フレーム中1パルスがスキップ(32フレーム期間中)
16フレーム中1パルスがスキップ(次の16フレーム期間中)
8フレーム中1パルスがスキップ(次の8フレーム期間中)
4フレーム中1パルスがスキップ(次の4フレーム期間中)
2フレーム中1パルスがスキップ(次の2フレーム期間中)
1フレーム中2パルスがスキップ(次のフレーム期間中)
1フレーム中4パルスがスキップ(次のフレーム期間中)
1フレーム中2パルスがスキップ(次のフレーム期間中)
2フレーム中1パルスがスキップ(次の2フレーム期間中)
4フレーム中1パルスがスキップ(次の4フレーム期間中)
8フレーム中1パルスがスキップ(次の8フレーム期間中)
16フレーム中1パルスがスキップ(次の16フレーム期間中)
32フレーム中1パルスがスキップ(32フレーム期間中)
ここで、全パルススキッピングスケジュールが繰り返される。この結果、DPCフレームレートが非線形状態で変化する。他のいろいろなパルススキッピングスケジュールを、スペクトルスプレッダ210の代替の実施例を用いてインプリメントすることができる。例えば、DPCフレームレートを線形状態に変化させることもできる。
中央処理モジュール(SYS)1205は、動作パラメータと、スイッチング電源コントローラ1200の制御の元にホストコンピュータによって複数のスイッチングパワーコンバータのトポロジィを用いて初期化される。これらの動作パラメータは動作スレッシュホールドを具え、対応するスレッシュホールドが満足されていなければ中央処理モジュール(SYS)1205が所定のスイッチングパワーコンバータを止める。これらの動作スレッシュホールドは、所定のスイッチングパワーコンバータ用に、またはスイッチングパワーコンバータに電力を供給するバッテリまたはバッテリセット中に最小量の電荷を保持するのに必要な最小電源電圧を具える。
図53に示すホスト監視タイマ1.1が満了すると、リセット信号/コマンドがホストマイクロプロセッサ(図示せず)に出される。しかしながら、ラッチアップなどのある故障が生じた場合、ホストマイクロプロセッサはリセット状態の通知、あるいは物理的なリセット信号の存在に応答しない。代わりに、電源がからになるか、遮断されるまでラッチアップホストマイクロプロセッサが電流を流し続ける。トランジスタがラッチアップによってダメージを受けていない場合は、ホストマイクロプロセッサがリセットされる。
図53の監視コントローラ1213について述べるとおり、スイッチング電源コントローラ1200は、監視タイマ1.1が終了した場合リセット信号の存在を明らかにすることによってホストCPU(図示せず)をリセットすることができる。中央処理モジュール(SYS)1205で提供される知的制御のために、リセットは所定の条件が満足されるまで表明されない。例えば、調整制御モジュール(REG)1204は、中央処理モジュール(SYS)1205にあるスイッチングパワーコンバータが所望の動作レンジ外の電圧レベルを出力している旨の信号を出す。例えば、ホストCPUのメモリへ電力を提供しているスイッチング電源の出力電圧は、ホストに適宜のリセットコマンド/信号を提供させない範囲の外にあることがある。この場合、中央処理モジュール(SYS)1205は、ホストCPUの動作に影響を及ぼしている全ての電源が所望の動作範囲で電圧を提供するまでリセット信号の存在を明らかにしておくことができる。
スイッチング電源コントローラ1200は、パーソナルデジタルアシスタント(PDA)などのホストCPUを含む装置に電力を供給しているので、監視コントローラブロック1213(図12がホストCPUの監視特特徴を提供する。CPUs上で稼動している動作システムに共通する問題は、競合するプログラムコマンドから生じる「ルックアップ」状態、無効メモリアクセスリクエスト、およびこれに関連する事項である。このような問題からの回復は延長された不知の時間をとるか、あるいは回復がなされないこともある。従って、所定の開始数からゼロへカウントダウンするデジタルカウンタを具える監視タイマが、ルックアップを防ぐためにCPUsにインプリメントされていることがある。通常の動作では、CPUは定期的に監視タイマに、カウンタをリセットしてタイマの終了を防止するコマンドを出す。しかしながら、ルックアップでは、CPUはカウンタをリセットする監視タイマにコマンドを出さず、タイマが切れてしまう。これに応じて、リセットが開始され、ルックアップを除去する。
図53の監視コントローラ1213について述べたとおり、スイッチング電源コントローラ1200はホスト監視タイマ1.1がリセット信号の存在を確認することによって終了した場合に、ホストマイクロプロセッサ(図示せず)をリセットする。中央処理モジュール(SYS)1205によって提供される知的制御のために、リセットはある状態が満足されるまで表明される。例えば、調整制御モジュール(REG)1204は、あるスイッチングパワーコンバータが所望の動作レンジをはずれた電圧レベルを出力している旨の信号を中央処理モジュール(SYS)1205に送る。例えば、ホストマイクロプロセッサのメモリに電力を供給しているスイッチング電源の出力電圧は、レンジ外のことがある。この場合、中央処理モジュール(SYS)1205は、ホストマイクロプロセッサの動作に影響しているすべての電源が所望の動作範囲内の電圧を提供するまでリセット信号を表明し続ける。
Claims (3)
- 複数のパルス幅変調スイッチングパワーコンバータを制御するシステムにおいて、当該システムが:
各スイッチングパワーコンバータのトポロジィと前記制御回路の関連するターゲットパフォーマンスを特定するデジタル情報をメモリから受信するように構成されたプログラム可能な制御回路を具え、前記ターゲットパフォーマンスは少なくとも電圧または電流値を含み、前記プログラム可能な制御回路が、1のアナログデジタルコンバータから前記複数のパワーコンバータのパフォーマンスを表す情報を受信し、各パワーコンバータのパフォーマンスをその各々のターゲットパフォーマンスと比較し、そのパフォーマンスとターゲットパフォーマンスとの差の同定に応じて、パルス幅変調された信号を発生させて前記スイッチングパワーコンバータの動作の補正を行う出力制御情報を提供するプログラムを実行することを特徴とするシステム。 - 請求項1に記載のシステムが更に、前記スイッチングパワーコンバータの各々に接続され、制御されている各スイッチングパワーコンバータの各々からデータのサンプルを取るサンプルホールド回路と、
前記サンプルホールド回路の出力に接続され、出力が前記プログラム可能な制御回路に接続されているアナログデジタルコンバータと、を具えることを特徴とするシステム。 - 請求項1に記載のシステムが更に、前記プログラム可能な制御回路に接続されたデジタルパルス制御回路を具え、当該デジタルパルス制御回路が前記プログラム可能な制御回路から受信される情報に応答し、前記複数のスイッチングパワーコンバータの動作を制御するデジタル信号を発生することを特徴とするシステム。
Applications Claiming Priority (20)
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