KR101024186B1 - 스위칭 전원 변환기 제어기 - Google Patents

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Abstract

본 발명은 다수의 다른 타입의 스위칭 전원 변환기의의 동작을 동시에 조절하기 위한 제어 시스템 및 방법에 관한 것이다. 상기 시스템은 전원 변환기를 조절할 때 샘플링된 데이터 및 비선형 피드백 제어 루프들을 사용한다.
Figure R1020057008708
스위칭 전원 공급 장치, 스위칭 전원 변환기, 피드백 루프, 링 발진기

Description

스위칭 전원 변환기 제어기{SWITCHING POWER CONVERTER CONTROLLER}
본 발명은 스위칭 전원 공급 장치 또는 변환기에 관한 것이다. 특히, 본 발명은 소정의 회로내에서 전원을 다수의 서로 다른 조절된 전원 공급원으로 제공할 수 있는 간단하고 강력한 스위칭 전원 공급 장치에 관한 것이다.
스위칭 전원 공급 장치는 휴대폰, 카메라, PDA (Personal Digital Assistant), 계산기, 노트북 컴퓨터 및 유사한 전자 제품들에 전원을 공급하기 위하여 사용된다. 이러한 스위칭 전원 공급 장치는 매우 복잡하고 많은 정밀하게 조절된 출력 전압들을 전원 공급받는 제품 내의 각종 집적회로와 다른 구성요소들에 전원을 공급하기 위하여 많은 부품을 사용한다. 스위칭 전원 공급 장치가 사용되는 제품의 가격과 품질에 비해서는, 이러한 전원 공급 장치는 비싸고, 부피가 크며 비효율적이다. 장치에 있어서 긴 배터리 수명을 위해 효율이 중요하다. 도 1은 배터리(10)에 의해 전원을 공급받는 휴대 제품의 사용되는 종래기술에 따른 전원 공급 장치를 보여주는 도면이다. 배터리(10)로부터의 신호는 아날로그 펄스 폭 변조 제어기(analog pulse width modulated (PWM) controller)(11)로부터의 제어 신호에 응답하여 제어되는 레벨 변환 회로(level translation circuit)(12)로 리드선(10a)을 통해 전송된다. 아날로그 펄스 폭 변조기로부터 출력되는 제어 신호는 저항(16)의 두 단자들을 아날로그 PWM 제어기(11)로 연결하는 도전성 리드선(17a, 17b) 상에서 신호들에 의해 검출되는 것과 같은 저항(16) 간의 전압 강하에 응답한다. N- 채널 모스 트랜지스터(13a, 13b)는 상보적인 방식으로 작동하도록 연결된다. 레벨 변환 회로(12)는 하이 레벨의 전압을 N-채널 트랜지스터(13a)의 게이트에 제공하여 배터리(10)로부터 코일(15)의 일측 입력단자로 펄스를 인가시킨다. 코일(15)의 타측 입력단자는 저항(16)의 일측 단자에 연결되어 있다. 저항(16)의 타측 단자는 부하 커패시터(18)에 연결되어 있으며, 부하 커패시터(18)는 상기 전원 공급 장치의 이부분에 의해 전원을 공급받는 특정 회로에 공급될 필요가 있는 전압에서 전하를 충전한다. 아날로그 PWM 제어기(11)는 저항(16)에 흐르는 전류를 측정하고 N-채널 모스 트랜지스터(13a)의 온-시간(ON time)을 제어한다. N-채널 모스 트랜지스터(13b)는 N-채널 모스 트랜지스터(13a)의 게이트를 구동시키는 상보적인 신호에 의해 구동되고, 턴-온되면 코일(15)의 입력 리드선을 접지시키고, 저항(16)을 통해 전원 공급 장치로 공급될 전류를 차단시킨다. 도 2에 아날로그 펄스 폭 제어기(11)의 내부 회로가 개략적으로 도시되어 있다.
도 2에서 도시된 바와같이, 전류원(20)은 커패시터(21)에 충전 전류를 공급하여 상기 커패시터 사이에 램프 전압(ramp voltage)을 발생시킨다. 이 램프 전압은 차동 증폭기(22a)의 양의 입력 리드선에 제공되며, 음의 입력 리드선에 차동 증폭기(22b)의 출력 신호를 입력받는다. 차동 증폭기(22b)의 양의 입력 리드선은 부 하 커패시터(18)에 연결되어, 부하 커패시터(18) 간의 전압을 나타내는 신호를 운송한다. 차동 증폭기(22b)의 음의 입력 리드선은 저항(23a)와 저항(23b) 사이의 노드에 연결되어 있다. 저항(23a, 23b)은, 일측 단자가 기준 전압(Vref)에 연결되고 타측 단자가 차동 증폭기(22b)의 출력 리드선에 연결된 전압 분배기(voltage divider)를 구성한다. 따라서, 커패시터(18)에서의 출력 전압은 저항(23a)과 저항(23b) 사이의 노드(A)에서의 전압 보다 낮으며, 차동 증폭기(22b)의 출력 전압이 로우 레벨이 된다. 이러한 로우 레벨 출력 전압은 증폭기(22a)의 음의 입력 리드선으로 공급됨으로써, 증폭기(22a)가 양의 출력 펄스를 생성하도록 한다. 상기 양의 출력 펄스는 코일(15)로 전달되어 충전 전류를 커패시터(18)에 제공한다. 시간이 지나감에 따라, 커패시터(18)의 전하는 커패시터(18)의 전압이 노드(A)에서의 전압을 초과할 때까지 증가한다. 이 때, 차동 증폭기(22b)의 출력 전압은 하이 레벨이 되며, 차동 증폭기(22a)의 음의 입력 리드선에서의 전압이 차동 증폭기(22a)의 양의 입력 리드선에서의 전압을 초과하게 됨으로써, 증폭기(22a)의 출력 전압은 로우 레벨이 되고 따라서 커패시터(18)가 더 충전되지 않도록 한다. 코일(15) 양단의 전압은 음이 되며, 하이 레벨에서 로우 레벨로 변하는 증폭기(22a)의 출력 펄스의 후미 에지(trailing edge)에 응답하여 전류에서의 변화의 음의 비율을 반영한다. 코일(15)에 흐르는 전류는 코일의 자계 때문에 순간적으로 변하지 않으며, 오히려 시간이 갈수록 점차적으로 변한다. 캐패서터를 구동시키는 전류원이 특징인 이러한 형태의 전원 공급 장치는 아날로그 버크 변환기(analog buck converter)로 알려져 있다. 각 MOSFET 변조 사이클은 정밀도 비교기(precision comparator)와 에러 증폭 기(error comparator)에 의해 형성된다. 이러한 전원 공급 장치는 집적회로에 축소시켜 집적하는 데 어려우며, 일반적으로 특정 반도체 주문 생산 공장에서 전용 아날로그 처리 기술들을 이용하여 제조된다.
따라서, 서로 다른 레벨의 정밀 전압을 제공하며 동시에 종래 기술보다 더 적은 개수의 구성요소로 간단히 구현할 수 있는 전원 공급 장치가 필요하다. 또한, 이러한 전원 공급 장치는 상대적으로 저가이어야 하며, 견고하고 신뢰할 수 있어야만 한다.
본 발명은 저가이며 견고하고 동시에 다수의 서로 다른 출력 전압들을 제공하는 스위칭 전원 공급 장치를 제공한다.
본 발명의 일 실시예에 따르면, 링 발진기는 스위칭 매트릭스와 함께 사용되어 한 쌍의 신호들을 제공하는데, 그 후 이 신호들은 펄스폭 변조된 신호를 발생하여 인덕터를 통한 전류를 제어하고 그것에 의하여 전원 공급장치에서 출력 커패시터에 걸리는 전압을 제어한다. 펄스폭 변조된 신호를 발생시키도록 선택된 링 발진기로부터 제공되는 특별한 쌍의 신호들은 제어기에 의하여 결정되는데, 이 제어기는 출력 커패시터에 걸리는 전압을 탐지하여 상기 출력 커패시터에 걸리는 원하는 전압을 유지하기 위한 충분한 전류를 제공한다. 상기 출력 커패시터는 선택된 전압에서 전원에 의하여 동작하는 회로에 전류를 공급한다. 펄스폭 변조된 신호의 듀티사이클은 0 부터 거의 100%의 값까지 조절될 수 있다. 링 발진기는 홀수번째의 인버터들을 포함하는데, 이들 인버터들의 숫자가 클수록 듀티 사이클은 100%에 더 가깝게 된다. 위상 비교기는 링 발진기의 발진 주파수를 원하는 값으로 고정한다.
선택적인 실시예에서, n-비트 카운터는 두 개의 신호들을 발생시키기 위하여 사용되는데, 이들 두 신호들 사이의 지연이 펄스 폭 변조기로부터 제공된 펄스 출력의 폭을 제어하도록 이들 두 신호들은 다른 하나의 신호로부터의 한 번의 오프 V을 가진다. 어떤 실시예에서, 그 구조물은 두개의 디지털 비교기들을 포함하는데, 각 비교기는 각 비교기에서 시간 지연으로 지연된 출력 신호를 생성하는 플립-플롭을 동작한다.
본 발명의 회로는 수많은 다른 전원 공급장치들의 전압 레벨들을 제어할 수 있다. 특히, 링 발진기에서 다른 탭들의 이용가능성은 다른 신호쌍들이 선택될 수 있도록 하는데, 이 때, 각 신호쌍은 원하는 기준으로부터 변하는 해당 출력 커패시터에 걸리는 전압에 응답하여 별도의 펄스 폭 변조 신호를 생성하기 위하여 사용된다. 본 발명에 따르는 단일 제어기는 시스템에서 다수의 전원 공급장치들을 제어할 수 있고, 이 때, 각 전원 공급장치는 다른 전압을 공급한다.
본 발명의 펄스 폭 변조 제어 회로는 상업적 반도체 공장들에서 이용될 수 있는 표준 공정 기술들을 이용하여 집적 회로 기판 상에서 경제적으로 쉽게 제조되고 펄스폭 변조된 신호들이 요구되는 장치들에서 많이 사용될 수 있다.
본 발명의 일 실시예에 따르면, 예측 제어 루프가 제공되어 하나 이상의 출력 전압들을 조절한다. 상기 예측 제어 루프는 출력 전압들을 조절하기 위한 디지털 제어기술들을 적용한 계산 장치(예, 마이크로컨트롤러)를 사용할 수도 있다. 어떤 실시예에서, 신호들의 듀티 사이클들은 펄스폭 변조된 변환기에서 스위치들을 구동하여 변환기의 출력 전압의 변화에 응답하여 외부 인덕터의전류를 변화시킨다. 본 발명에 따르는 선형 회로 모델의 변환기를 이용하는 하나의 제어 기술에서, 변환기는 출력 전압(예: 부하가 온(on)될 때)의 변화에 대한 응답을 예측하여 다수의 시간 단계들에 대하여 비선형 보정을 적용한다. 어떤 실시예에서, 변환기는 출력 전압이 복원되고, 인덕트("코일 전류")에서의 평균 전류가 부하의 평균 전류이고, 상기 코일 전류가 시간 단계로부터 시간 단계까지 변화하지 않는 평형상태로 그 변환기를 복원하려고 시도한다.
본 발명은 다음의 상세한 설명과 함께 제공되는 도면들을 연관시켜 더 완전하게 이해될 것이다.
도 1은 종래의 아날로그 버크 변환기의 기본적인 구조를 보여주는 도면이다.
도 2는 도 1의 아날로그 PWM 제어기(11)를 상세하게 보여주는 도면이다.
도 3은 본 발명에 따른 링 발진기를 이용하는 펄스 폭 변조 제어기의 기본적인 구성을 보여주는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 펄스 폭 변조 제어기를 보여주는 도면이다.
도 5는 도 3의 구조를 이용하여 발생되는 파형의 예를 보여주는 도면이다.
도 6은 본 발명에 따른 링 발진기 및, 펄스 폭 변조 신호를 발생하는 배타적 논리합 게이트(exclusive OR gate)(63)의 두 입력단자로 제공될 특정 링 발진기의 출력신호를 선택하는 데 사용되는 스위칭 매트릭스를 보여주는 도면이다.
도 7은 도 6의 구조를 이용하여 발생되는 신호들의 파형을 보여주는 도면이다.
도 8은 링 발진기의 짝수번째 인버터의 출력과 신호들(G, H, I, J 및 K)에 의해 구동되는 패스 트랜지스터사이에 연결된 인버터와 함께 도 6의 구조를 이용하여 발생되는 파형을 보여주는 도면이다.
도 9는 도 6의 링 발진기의 인버터 쌍의 여러 조합으로부터 신호가 선택될 때 얻어지는 상대적인 지연 시간을 보여주는 도면이다.
도 10은 펄스 폭 변조 신호를 발생시키기 위한 도 6의 배타적 논리합 게이트(63)으로 선택된 신호쌍을 전달하도록 특정 게이트의 선택을 제어하는 회로를 보여주는 도면이다.
도 11은 본 발명에 따른 도 6의 배타적 논리합 게이트(63)로부터 펄스 폭 변조 신호를 발생시키는 데 사용되는 다른 회로를 보여주는 도면이다.
도 12는 본 발명의 일실시예에 따른 스위칭 전원 공급 장치 제어기(1200)의 블록도이다.
도 13은 본 발명의 일실시예에 따른 디지털 펄스 변환기 랩퍼(digital pulse converter wrapper)(1201)의 인터페이스 신호를 보여주는 블록도이다.
도 14는 본 발명의 일실시예에 따른 아날로그-디지털 변환기(1206)의 인터페이스 신호를 보여주는 블록도이다.
도 15는 켈빈 온도 센서(KTS: Kelvin temperature sensor)(1500)의 인터페이스 신호를 보여주는 블록도이다.
도 15A는 본 발명의 일실시예에 따른 KTS(1500)의 회로를 보여주는 예시도이다.
도 16은 터치 스크린 인터페이스(1211) 내에 구비된 QSADC 모듈(1211a)에서 수행되는 사중 기울기(quad-slope)(예를 들어, 이중 변환(dual conversion)) 아날로그-디지털 변환(ADC)을 보여주는 타이밍도이다.
도 17은 본 발명의 일실시예에 따른 QSADC 모듈(1211a)의 인터페이스 신호를 보여주는 블록도이다.
도 17A는 본 발명의 일실시예에 따른 터치 스크린 인터페이스(1211) 내의 QSADC(1211a)의 인터페이스 신호를 보여주는 블록도이다.
도 18은 본 발명의 일실시예에 따른 아날로그 블록(ANLG)(1801), 제어블록(CNTRL)(1802) 및 다운/업 카운터 블록(DOWN/UP COUNTER)(1803)을 포함하여 이루어진 QSADC 모듈(1211a)의 상층 블록도이다.
도 18A는 도 18의 QSADC 모듈(1211a)의 아날로그 블록(1801)의 일실시예를 보여주는 도면이다.
도 18B는 4-접점 터치 스크린(four-contact touch-screen) 적용시 배열을 보여주는 도면이다.
도 18C는 5-접점 터치 스크린 적용시 배열을 보여주는 도면이다.
도 19는 배터리 또는 전원 공급 관리를 위한 제어 루프를 제공하는 스위칭 전원 공급 제어기(1200) 내에 모듈을 요약한 블록도이다.
도 20은 본 발명의 일실시예에 따른 인덕터 전류(IL)를 이용하고 출력 전압(Vout)을 감지하여 출력 전압(Vout)을 조절하는 것을 보여주는 도면이다.
도 21은 듀티 사이클에 의해 가중된 평균 인덕터 전류의 근사를 보여주는 도면이다.
도 22는 본 발명에 따른 MOS 스위치의 기생 저항을 계산하는 방법을 보여주는 도면이다.
도 23은 본 발명의 일실시예에 따른 제어 방법을 보여주는 흐름도(2300)이다.
도 24는 본 발명의 일실시예에 따른 저주파수 폐루프 및 고주파수 개방 루프 제어 방법을 보여주는 도면이다.
도 25는 일예로 PDA에서 배터리 및 전원 공급 관리 응용에 사용되는 스위칭 전원 공급 장치(1200)를 보여주는 도면이다.
도 26은 본 발명에 따른 제어 루프의 동작을 보여주는 도면이다.
도 27은 본 발명의 일실시예에 따른 도 24에 도시된 저주파수 폐루프 및 고주파수 개방 루프 제어 방법을 보여주는 도면으로, 조절된 변수들의 서명 입력값 및 개방 루프 응답이 도시되어 있다.
도 28은 본 발명의 일실시예에 따른 연속 과도 복구 제어 방법을 보여주는 도면이다.
도 29는 버크 변환기를 보여주는 도면이다.
도 30 내지 33은 서로 다른 게이트 구동 전압의 트랜지스터로의 인가에 따른 회로(49) 같은 공급 회로의 시간에 대한 전류 곡선을 보여주는 도면이다.
도 34는 클록 발생기(12223)의 인터페이스 신호를 보여주는 블록도이다.
도 35는 도 34 및 도 12에 도시된 클록 발생 블록의 포트 표이다.
도 36은 펄스 폭 발생기와 시퀀서(sequencer)를 포함하며 디지털 펄스 변환기(1201)를 위한 펄스 폭 변조 구현을 보여주는 예시도이다.
도 36A는 도 36에 도시된 펄스 폭 발생기의 예시도이다.
도 36B는 도 36의 시퀀서의 예시도이다.
도 36C는 피드백 제어 시스템의 예시도이다.
도 36D는 피드백 제어 시스템의 다른 예시도이다.
도 37은 본 발명의 일실시예에 따른 DPC(1201)을 위한 하나의 디지털-펄스 변환기 프레임의 타이밍도이다.
도 37A는 본 발명의 일실시예에 따른 디지털 펄스 변환기(1201)의 인터페이스 신호의 예시도이다.
도 37B는 CAM을 포함하는 DPC(1201)의 회로 구현을 보여주는 예시도이다.
도 37C는 도 37B의 CAM의 구현을 보여주는 예시도이다.
도 37D는 도 37C의 CAM을 위한 출력 로직의 회로 구현을 보여주는 예시도이다.
도 37E는 도 37C에 도시된 CAM의 타이밍도를 보여주는 예시도이다.
도 38은 그레이 카운터(Grey counter)의 구현을 보여주는 예시도이다.
도 38A는 그레이 카운터의 다른 구현을 보여주는 도면이다.
도 38B는 도 38 또는 도 38A의 플립플롭의 구현을 보여주는 예시도이다.
도 38C는 도 38 또는 도 38A의 플립플롭의 다른 구현을 보여주는 도면이다.
도 38D는 논리 게이트의 회로 구현을 보여주는 예시도이다.
도 38E는 논리 게이트의 다른 회로 구현을 보여주는 예시도이다.
도 38F는 멀티플렉서의 회로 구현을 보여주는 예시도이다.
도 38G는 이진-그레이 변환 및 그레이-이진 변환의 회로 구현을 보여주는 예시도이다.
도 38H는 디지털 펄스 변환기의 구현을 보여주는 예시도이다.
도 38I는 디지털 펄스 변환기의 다른 구현을 보여주는 예시도이다.
도 39는 회로(49)의 트랜지스터의 게이트로 인가되는 전형적인 게이트 구동 파형 및 단자(S)에서의 결과 전압을 보여주는 도면이다.
도 40은 일실시예에 따른 SHM(1207)의 블록도이다.
도 40A는 일실시예에 따른 전압 및 전류 샘플링을 보여주는 기능 계략도이다.
도 40B는 일실시예에 따른 전압 및 전류 선택 회로를 보여주는 계략도이다.
도 40C는 다른 일실시예에 따른 SHM(1207)의 인터페이스 신호 블록을 보여주는 예시도이다.
도 40D는 또 다른 일실시예에 따른 SHM(1207)의 블록도이다.
도 40E는 또 다른 일실시예에 따른 전압 및 전류 샘플링의 기능을 보여주는 계략도이다.
도 40F은 또 다른 일실시예에 따른 전압 및 전류 선택 회로를 보여주는 계략도이다.
도 40G는 또 다른 일실시예에 따른 클록 발생 회로를 보여주는 도면이다.
도 40H는 또 다른 일실시예에 따른 전압 분배기를 보여주는 도면이다.
도 40I는 또 다른 일실시예에 따른 전압 곱셈기를 보여주는 도면이다.
도 40J는 또 다른 일실시예에 따른 I/O 회로의 인터페이스 신호 블록을 보여주는 예시도이다.
도 40K는 또 다른 일실시예에 따른 멀티플렉서를 보여주는 도면이다.
도 41은 본 발명의 일실시예에 따른 도 12의 조절 제어 모듈의 블록도이다.
도 42는 시간에 대한 게이트 구동 파형을 보여주는 도면이다.
도 42A는 부스트 변환기 회로를 보여주는 도면이다.
도 42B는 시간 오프셋 관계에서 두 개의 스위칭 파형을 보여주는 도면이다.
도 43은 스위칭 전원 공급 장치의 세 개의 게이트 구동 시나리오로 출력되는 전류를 보여주는 A, B 및 C 파형을 보여주는 도면이다.
도 43A는 도 29의 버크 변환기(49) 내의 상부 및 하부 트랜지스터 사이의 단자(S)에서 시간에 대한 전압을 보여주는 도면이다.
도 43B 및 도 43C는 회로(49)에서 FET(50)의 두 개의 서로 다른 듀티 사이클에 대하여 단자(S)에서의 전압을 보여주는 도면이다.
도 44는 냉음극 형광등을 구동시키는 고전압 발생 회로를 보여주는 도면이 다.
도 44A는 회로(1.2.2.12)의 트랜지스터들의 게이트들로 인가될 수 있는 게이트 구동 파형의 두 가지 경우를 보여주는 도면이다.
도 45는 버크 변환기 회로를 보여주는 도면이다.
도 45 A는 도 45의 트랜지스터들의 게이트 구동 파형 및 이에 해당하는 전류와 출력 전압 파형을 보여주는 도면이다.
도 45B는 부스트 회로를 보여주는 도면이다.
도 45C는 도 45B에 도시된 회로의 게이트 구동 파형 및 이에 해당하는 전류와 출력 전압 파형을 보여주는 도면이다.
도 46은 두 개의 스위칭 전원 공급 장치의 동작을 조절하도록 연결된 스위칭 전원 공급 장치(1200)을 보여주는 도면이다.
도 46A는 스위칭 전원 공급 장치의 1 사이클 동안 시간에 대한 전류를 보여주는 도면이다.
도 46B는 버크 전원 공급 장치 회로를 보여주는 도면이다.
도 46C는 스위칭 전원 공급 장치 회로의 1 사이클 동안 시간에 대한 전압을 보여주는 도면이다.
도 46D는 스위칭 전원 공급 장치의 1 사이클 동안 시간에 대한 전류를 보여주는 도면이다.
도 46E는 스위칭 전원 공급 장치 회로의 시간에 대한 전압을 보여주는 도면이다.
도 47은 다수의 전원 공급 장치에 연결된 스위칭 전원 공급 장치 제어기(1200)를 보여주는 도면이다.
도 48은 배터리가 스위칭 전원 공급 장치들 중 하나에 연결된 상태에서, 두 개의 스위칭 전원 공급 장치와, 비휘발성 메모리와 캘빈 온도 센서에 연결된 프로세서를 보여주는 블록도이다.
도 48A는 통상적인 배터리에서 온도에 대한 배터리 용량의 곡선을 보여주는 도면이다.
도 49는 휴대 전화에 사용되는 전원 공급 시스템을 보여주는 블록도이다.
도 49A는 본 발명의 스위칭 전원 공급 장치(1200)에 의해 제어되는 전원 공급 장치에 연결된 태양전지를 보여주는 블록도이다.
도 50은 본 발명의 일실시예에 따른 확산 분배기(2482.4)를 보여주는 블록 도면이다.
도 50A는 본 발명의 일실시예에 따른 도 50에 도시된 확산 분배기(2482.4)의 스펙트럼 확산기(spectral spreader)(210.1)를 보여주는 회로도이다.
도 51은 다른 일실시예에 따른 QSADC 모듈(1211b)의 인터페이스 신호들을 보여주는 블록도이다.
도 51A는 본 발명의 다른 일실시예에 따른 아날로그 블록(2001.4), 제어 블록(2002.4)과 업/다운 카운터 블록(2003.4)을 포함하는 QSADC 모듈(1211b)을 보여주는 최상위 블록도이다.
도 51B는 도 51A에 도시된 아날로그 블록(2001.4)의 일실시예를 보여주는 도 면이다.
도 51C는 터치 스크린 인터페이스(1211)와 스위칭 전원 공급 장치 제어기(1200)의 다른 블록 사이에서의 인터페이스 신호들을 보여주는 블록도이다.
도 51D는 QSADC 모듈(1211a)의 진단을 실행하기 위한 흐름도이다.
도 51E는 도 51B의 구현에 해당하는 기능 블록도이다.
도 51F는 초기 측정 상태에 대한 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51G는 4-접점 구현에서 Y 좌표 시트와 접촉으로 인하여 전압을 통합하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51H는 4-접점 구현에서 Y 좌표 시트와 접촉으로 인하여 전압을 디지털 변환하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51I는 4-접점 구현에서 X 좌표 시트와 접촉으로 인하여 전압을 통합하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51J는 4-접점 구현에서 X 좌표 시트와 접촉으로 인하여 전압을 디지털 변환하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51K는 수평 위치로 인하여 5-접점 구현에서 X-Y 좌표 시트와 접촉으로 인하여 전압을 통합하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51L은 수직 위치로 인하여 5-접점 구현에서 X-Y 좌표 시트와 접촉으로 인하여 전압을 디지털 변환하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51M은 수평 위치로 인하여 5-접점 구현에서 X-Y 좌표 시트와 접촉으로 인하여 전압을 통합하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51N은 수평 위치로 인하여 5-접점 구현에서 X-Y 좌표 시트와 접촉으로 인하여 전압을 디지털 변화하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51O는 4-접점 구현에서 저항 시트 사이에 연속성을 검출하는 아날로그 블록(1801)의 회로 연결을 보여주는 도면이다.
도 51P는 5-접점 구현에서 접점의 검출을 보여주는 도면이다.
도 52는 LED 제어 블록(1214)을 보여주는 블록도이다.
도 53는 본 발명의 일실시예에 따른 도 12에 도시된 감시 모듈(watchdog module)을 보여주는 블록도이다.
도 54는 일실시예에 따른 내부 전압 공급 장치(IVS: Internal Voltage Supply)(1209)의 기능을 보여주는 예시도이다.
도 54A는 다른 일실시예에 따른 IVS(1209)의 인터페이스 블록을 보여주는 예시도이다.
도 54B는 또 다른 일실시예에 따른 IVS(1209)의 기능을 보여주는 예시도이다.
도 54C는 또 다른 일실시예에 따른 IVS(1209)의 파워-업 순서를 보여주는 흐름도이다.
도 55는 또 다른 일실시예에 따른 NFET 드라이버 모듈(1202)의 기능을 보여 주는 도면이다.
도 55A는 또 다른 일실시예에 따른 NFET 드라이버 모듈(1202)의 인터페이스 신호들을 보여주는 예시도이다.
도 55B는 또 다른 일실시예에 따른 NFET 드라이버 모듈(1202)의 인터페이스 신호들을 보여주는 도면이다.
도 55C는 도 55B에 도시된 구현의 기능을 보여주는 예시도이다.
도 55D는 도 55B에 도시된 구현에 있어서 외부 코일을 직접 구동시키는 내부 버퍼들을 이용하는 응용을 보여주는 도면이다.
도 55E는 도 55B에 도시된 구현에 있어서 외부 FET들을 구동시키는 내부 버퍼들을 이용하는 응용을 보여주는 도면이다.
도 55F는 도 55B에 도시된 구현의 온-칩(on-chip) 구성을 보여주는 블록도이다.
도 56은 본 발명의 일실시예에 따른 도 12에 도시된 중앙 처리 모듈(SYS)(1205)의 블록도이다.
도 57은 도 25에 도시된 변환기(2570)의 회로 모형을 보여주는 도면이다.
도 58은 본 발명의 일실시예에 따른 제어 알고리즘(5800)의 단계들을 보여주는 흐름도이다.
도 59는 도 58에 도시된 제어 알고리즘(5800)의 작동을 보여주는 도면이다.
이하, 본 발명의 실시예들에 대하여 자세하게 설명할 것이며 본 발명의 사상을 제한하는 것으로 이해하여서는 안된다. 본 발명의 다른 실시예들은 해당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
Section 1.0: 동기 샘플링 멀티-출력 제어기를 가진 변환기(digitally trimmed multi-stage SPS)의 대략적인 구조와 각 블록의 기능적인 설명
본 발명은 전원 변환기와 일련의 전원 관리 관련 기능을 통합하는 전원 관리 주변기기에 적용 가능하다. 도 12의 스위칭 전원 공급 장치 제어기(1200)는 본 발명의 구체적인 실시예를 따른 스위칭 전원 변환 제어기 제품을 구현한 것이다. 본 시스템은 전원 변환기의 전원 공급으로부터 얻어지는 전류와는 독립적인 일정한 출력 전압을 유지하는 기능, 전원 공급에 적용되어지는 부하와는 독립적인 일정한 출력 전류를 유지하는 기능, 언제 부하를 제거할지 결정하는 기능, 배터리의 충전 상태를 측정하는 기능, 배터리를 충전하는 기능, 배터리 시퀀싱을 수행하는 기능등을 충분히 구현할 수 있다. 또한, 시스템은 터치 패널의 디지타이징, 키보드의 스캐닝, 나머지 시스템으로부터 받은 리셋 신호들을 조절하는 기능등 다른 몇가지 주변기기 관리 기능을 수행한다. 본 발명의 한 실시예에 있어서, 과도한 IO에 의한 SCR 래치 업 또는 기기의 파괴를 유도하는 소프트웨어 락업(lock-up) 또는 하드웨어 락업같은 예외 조건에 대응하여 전원 순환을 허용하며, 소프트웨어 락업 리셋 신호를 다른 제품의 하부 시스템에 제공하는 감시 타이머 기능등이 제공된다. 그러므로, 본 발명에 따른 시스템은 PDA 프로세스의 전원이 끄져 있을 때, 예를 들어 사용자가 PDA 스크린에 글씨를 입력 할때, 또는 PDA 상에 정보가 디스플레이되지만 입력 이나 출력이 필요가 없을 때처럼, PDA가 수행할 수 있는 많은 기능들을 처리할 수 있다. 이러한 실시예에서, 제품은 신호들의 리셋, 감시 타이머(watchdog timer), 인에이블 신호들 및 내부 전원 공급에서 각각의 상태를 나타내는 상태 신호 등과 같은 다양한 디지탈 인터페이스를 제어하는 디지탈 제어 하부 시스템을 포함한다. 시스템의 각 게이트들 간 정보의 전달은 커뮤니케니션 인터페이스를 통하여 이루어진다. 본 발명은 시간 기반 발생기 회로 및 키보드에 대하여 디지타이져 인터페이스를 제공한다.
도 12를 참조하면, 모든 디지탈 인터페이스 기능들은 내부(8051) 또는 중앙 처리 모듈(SYS)(1205)에 포함되고 다수의 일반적인 목적의 입력/출력(GPIO) 신호들을 통한 몇개의 인터페이스들은 외부 시스템과 통신할 수 있는 마이크로프로세서에 의해서 작동된다. 일반적인 목적의 입력/출력(GPIO) 신호들은 마이크로프로세서 내에 존재하는 소프트웨어에 의해 정의되며 집적회로 각각의 입력핀 또는 출력핀 또는 터미널에 유연성있게 대응한다. 예를 들면, 각각의 핀은 하이 트루(true) 신호 또는 로우 트루 신호를 전달하도록 정의될 수 있으며, 또한 입력 신호 또는 출력 신호로 정의 내릴 수 있다. 또한, 각각의 핀은 개별 전원 공급 게이트들 중의 하나로 지정되며 공유함으로써 다수의 전원 공급 장치가 같은 제어 신호들을 하나의 핀으로부터 받을 수 있다. 이러한 방법으로, 예를 들어, 전원 공급 장치들은 하나의 인에이블 신호를 공유한다. GPIO 신호들은 주변기기의 입력 및 출력 신호들을 작동시키는데 사용된다. 예를 들어, 키보드 스캐너 기능들은 GPIO 신호 인터페이스를 통하여 외부 키보드와 상호작용한다. 감시 타이머는 입력 신호들과 상태 정보를 집 적회로의 외부에 있는 회로로부터 받을 수도 있다. 또한, 인터럽터 신호들은 핀을 GPIO 신호들과 공유할 수 있다. 이러한 실시예는 다양한 일련의 기능들을 제공함으로써, 제품은 각각의 분리된 게이트에 바탕을 둔 종래의 해결책에 대하여 플러그 호환성을 제공한다. 중앙 처리 모듈(SYS)(1205)은 칩의 내부 및 외부 일련의 통신을 처리한다. 인터럽터 신호를 제외한, GPIO 신호로 사용될 수 있는 모든 신호는 직렬의 통신 신호로 사용될 수 있다. 종래 방식에서는 직렬 커뮤니케이션은 키보드 및 쿨롬단위의 측정 능력을 사용하는 방법으로 사용되었다. GPIO 신호들은 각각의 전원 공급 및 차단을 할 수 있으며 전원 공급 상태를 모니터할 수 있다.
디코딩 논리를 간단히 하기 위해 VLIW 엔진(very long instruction word processor)을 사용하는 계산 회로는 조절 제어 모듈(REG)(1204)(도 12에서 REG로 표시됨)에 속해 있다. VLIW 엔진은 중앙 처리 모듈(SYS)(1205)(도 12에서 SYS로 표시됨)로부터 지시된 저수준의 명령을 실행한다. 조절 제어 모듈(REG)(1204)은 제어된 전원 공급 핀에 의하여 공급된 다양한 회로들로부터의 전압과 전류를 받아들이고 이해를 한다. 다양한 형태의 제어 반복을 사용함으로써, 조절 제어 모듈(REG)(1204)은 정확하게 모듈화된 신호 형태로 제어하며, 그 다음 모듈화된 신호들은 NFET 드라이버 모듈(1202)을 통한 외부 요소를 제어한다. 외부 요소와 더불어, 스위칭 전원 공급 장치 제어기(1200)는 하나 이상의 다양한 형태의 전원 변환기를 형성한다.
본 발명에 따른 시스템의 또다른 특징은, 시스템은 프로그램을 마음대로 변경할 수 있다. 모든 기능, 모드 그리고 제어에 대한 파라메터들은 미리 정할 수 있을뿐만 아니라, 외부 요소의 특징은 바로 회로안에 저장되고 조절 기능들을 실생한다. 따라서, 조절 제어 모듈(REG)(1204)은 스위칭 전원 공급 장치 제어기(1200)의 외부에 위치한 전원 변환 요소의 특징에 대한 많은 정보를 가지고 작동한다. 종래 기술인 아날로그 기술로 실행된 스위칭 전원 공급 장치 제어기와는 달리, 본 발명에 따른 전원 공급 제어 회로는 스스로 도달해야 될 출력 전압을 감지하고 있으며 현재의 전압과 목표 전압의 차이 즉, 에러를 감지할 수 있다. 일반적으로 종래 기술의 아날로그 변환기는 현재의 스위칭 듀티 사이클이나 입력 전압의 값과는 독립적인 알고리즘을 사용하여 에러를 수정한다. 이러한 종래의 변환기들은 또한 외부 요소에 대한 정보를 내부적으로 저장하지 않는다. 종래의 전원 공급 제어 회로를 가지고 디자인 하는 기술자들은 보상 회로망 형태의 전원 공급 제어 회로에 대한 기술만 제공할 수 있다. 하지만, 본 발명에 따른 전원 공급 제어 회로에 따르면, 이전에 비하여 많은 장점과 혜택이 있다. 예를 들어, 현재의 출력 전압, 듀티 사이클, 목표 전압 및 외부 회로의 내부적으로 저장된 변수 값에 대한 정보를 갖는 전원 공급 장치 제어기는 정확한 출력 전압에 도달할 수 있는 잠재적인 듀티 사이클을계산할 수 있으며, 또한 유도자의 포화 전류와 같은 외부 회로의 제약을 관찰하여 현실적인 반응을 선택할 수 있다. 예외적인 외부 회로에 대한 적절한 대처는 전원 공급 제어 회로의 노이즈를 줄이는 것이다. 예를 들면, 전원 공급 제어 회로의 일시적인 노이즈 전류를 제어함으로써 필요한 전압을 전원 공급 제어 회로에 제공하는 배터리 또는 긴 전선의 전자파 장해(EMI)를 줄일 수 있다.
프로그램 가능한 키보드 스캔 기능은 중앙 처리 모듈(SYS)(1205)에서 실행되 어지며, 대기 상태의 키보드 스캐닝 회로 작동을 위해 키가 눌려진 후 각각의 키가 스캔 또는 탐지 되는 것을 가능하게 한다. 감시 타이머 기능은 중앙 처리 모듈(SYS)(1205)에서 소프트웨어와 함께 수행되며, 포괄적인 감시 타이머 기능을 제공한다. 또한 감시 타이머 기능은 시스템 내의 소프트웨어적인 문제점을 처리할 수 있다. 예를 들어 윈도우 CE같은 복잡한 OS를 운영하고 있는 외부 프로세서는 주기적으로 간단히 특정 핀에 대한 신호를 확인한다. 감시 타이머는 특정 핀의 신호가 토글되었을 때 타이머를 리셋한다. 호스트 마이크로프로세서 내의 소프트웨어 기능장애가 발생할 때, 예를 들면 특정 핀의 신호가 계획된 시간안에 토글이 되지 않을 때는 일련의 프로그램화된 액션이 외부 시스템 프로세서의 회복을 위해 동작한다. 이러한 동작은 단지 프로세서나 다른 회로 게이트를 리셋하거나 프로세서의 파워를 on/off 반복하는 것을 포함한다. 파워 사이클링은 프로세스나 다른 직접 회로에 존재하는 SCR으로부터 전류를 없애고 반도체 래치 업 상태에서 회복한다. 일반적으로 논리 또는 리셋 신호들로 회복되지 않는 다른 종류의 기능 장애는 파워 사이클링을 이용하여 회복될 수 있다.
중앙 처리 모듈(SYS)(1205)은 외부 상태 LEDs 또는 하나의 멀티 컬러 LED를 제어한다. 내부 전압 공급(1209)에 포함된 내부 리셋 논리는 내부 시계 및 내부적으로 생성된 전압을 작동 전 안정화를 위하여 파워 온 리셋을 제공한다. 이러한 기능은 아래에 언급된 소프트웨어적인 방법으로 실행되고, 내부 마이크로콘트롤러에서 작동중인 호스트 리셋 조절 방법과는 다른 개념이다. 호스트 리셋 조절 소프트웨어는 전원 공급 상태 시그날을 가진 외부 시스템의 리셋 신호 및 제품의 입력 핀 에 연결 된 외부 신호들을 조절한다. 터치 스크린 인터페이스(1211)는 이중 구배 기술을 사용하여 저항력이 있는 터치 패널 디스플레이의 X 좌표와 Y 좌표를 읽는다. PDA에서 이러한 디지타이징하는 동작은 디스플레이의 넓은 범위때문에 백 라이트에 의해 많은 노이즈가 발생한다. 종래의 기술에서는, 전형적인 백 라이트는 저온의 형광등(CCFL)을 사용했는데, 이 형광등은 근본적으로 저 전압에서 이온화를 위해 내부 가스의 에너지를 높이는 캐소드 히터를 가지고 있지 않은 형광등이다. 전형적인 CCFL에서는 초기 이온화 즉, 점화를 위해 700 볼트의 AC 전압을 사용하고 이후 점화를 유지하기 위해서는 400 볼트 이상의 AC 전압을 사용한다. CCFL을 구동시키는 고전압 AC 파형은 잠재적으로 터치 패널 노이즈의 심각한 원인을 제공한다. 또한, 터치 패널의 패널은 저항력이 있는 물질로 만들어지며 디스플레이의 겨우 몇 mm 바로 앞에 위치한다. 터치 스크린 인터페이스(1211)는 전원 공급 장치 제어기로부터 발생하는 백 라이트 전압 및 동시적으로 작동하는 4중 기울기 아날로그-디지털 변환 회로를 사용한다. 백 라이트와 동시적으로 작동함으로써, 백 라이트 노이즈는 사이클의 짝수와 합쳐지게 되어 복작한 필터링이나 알고리즘적인 접근없이 효과적으로 노이즈를 없앨수 있다.
두개의 외부 공급 핀 중 하나 또는 두개의 외부 배터리 중 하나에서 발생하는 전압을 가진 내부 전압 공급(1209)은 스위칭 전원 공급 장치 제어기(1200)의 전원을 공급하며, 내부 전압은 중앙 처리 모듈(SYS)(1205)과 조절 제어 모듈(REG)(1204)과 같은 다양한 블록의 작동을 위하여 필요하다. 다양한 하부 시스템에게 다양한 전압을 공급하는것 이외에, 내부 전압 공급(1209) 오프 칩 수정과는 다 른 수정 발진기, 내부 공급을 발생시키기 다양한 충전 펌프, 그리고 내부 처리 게이트에 의해 공급이 안정화 되었을 때 표시하기 위한 비교기등을 제공한다.
샘플 및 홀더 모듈(1207)은 샘플/홀더 회로들 및 스케일링 회로들의 배열을 포함한다. 샘플 및 홀더 모듈(1207)은 전원 공급의 출력부에서 전압 및 전류, 입력 전압 그리고 다양한 상태에서의 온도를 측정하면서 중요한 상태를 관리한다. 샘플 및 홀더 모듈(1207)은 외부 아날로그 샘플을 디지털 샘플로 변환시키는 아날로그-디지털 변환기(1206)를 제공한다. 디지털 샘플은 조절 제어 모듈(REG)(1204)에 의해서 사용되거나 중앙 처리 모듈(SYS)(1205)에 보낸진다. 본 발명의 실시예에서, 아날로그-디지털 변환기 그리고 샘플 및 홀더 구조는 캐패시터의 비율 또는 통일된 게인에 바탕을 두고 있다. 그러므로, 캘리브레이션은 싱글 캘리브레이션을 통해 얻어질 수 있다.
NFET 드라이버 모듈(1202)은 하나 또는 두개의 모드에서 작동하는 일련의 출력 드라이버를 포함한다. 첫번째 모드는 외부 전원 MOSFET 디바이스를 구동시킨다. 이 모드에서 각각의 출력 전압은 두쌍의 드라이버 회로들과 관련이 있으며, 하나는 콘트롤 FET를 구동하는 것이고 또다른 하나는 sync FET를 구동한다. 적절한 전류를 위해서 두개의 드라이버 회로들이 작동의 다른 모드에서 동시에 구동되며, 두개의 회로 출력 신호들은 전원 스위칭 기능안에 있는 외부 코일을 직접 구동하기 위하여 함께 연결되어 있다.
본 발명을 이용한 전원 공급은 완전히 프로그램에 의해 작동이 가능하다. 즉 전압 및 전류를 조절하기 위해 외부의 분리된 구성요소가 필요없으며, 하나의 칩이 여러가지 다른 제품의 다양한 기능들을 수행할 수 있다. 이러한 프로그램할 수 있는 기능은 회로 보드에 있어서 구성 요소의 수를 줄일 수 있다. 또한, 같은 장치가 다양한 제품에 사용되기 때문에 제조업자가 제품을 제조하기 위하여 가지고 있어야 할 부품수가 줄어든다. 칩을 생산하거나 제품을 운송할 때 즉 제품을 분배 할 때, 프로그램 가능한 논리 어레이 디바이스에 사용된 유사한 프로그램밍 테크닉을 이용함으로써 모든 특징은 미리 조절이 가능하다. 또한, 본 발명의 시스템은 소비자가 완제품에 대한 테스터나 회로 내부 테스트를 하는 과정에서 회로 보드에 대한 프로그램이 가능하다. 이러한 모든 기능들이 프로그램 가능하므로, 제조과정 및 테스테에서 지정된 값은 단지 초기 조건이며, 전원 공급 장치 제어기를 포함하는 시스템에 의해서 작동 중간에 다이나믹하게 변화될 수 있다. 예를 들어, 여러가지 동작 모드에 따른 다양한 전압이 필요한 복잡한 마이크로프로세서에서는 흔히 요구되는 시스템의 내부 전압과 전류를 다이나믹하게 다시 프로그램할 수 있다. 다시 프로그램할 수 있는 기능은 디스플레이를 디밍하거나 모터를 제어하는데 사용될 수 있다. 디지털-아날롤그 변환 기능은 조절기의 출력 전압을 변화시킴으로써 실행될 수 있다. 스위칭 전원 공급 장치 제어기(1200)는 시작과 종료 순서를 완전히 프로그램할 수 있기 때문에 전원 공급 장치 제어기(1200)를 사용하는 시스템은 래치 업 현상을 피하기 위하여 순서적으로 시작할 수 있다. 예를 들어, 마이크로프로세서의 I/O 구조는 마이크로프로세서 코어 이전에 전원을 공급해야 하는 경우가 종종 있다. 이러한 순서를 바꾼다는 것은 마이크로프로세서에게 치명적인 데미지를 줄 수 있거나 기능 장애를 일으킨다. 또한 이러한 디바이스의 종료 시에도 특정한 전원 순서가 필요하다. 종래의 해결책에서는 이러한 타이밍은 단순히 저항 장치나 캐패시터에 의해 조절되거나 어떤 장치도 사용되지 않았다. 스위칭 전원 공급 장치 제어기(1200)에 의해 제어되는 각각의 전원 공급은 토폴로지와 같이 다양하게 프로그램이 가능하므로, 만약 전압이 입력 발신지보다 높은 경우 또는 낮은 경우에도 수용할 수 있다. 예를 들면, 부스터 변환 토폴로지는 입력 전압보다 높은 출력 전압을 가지는 전원 공급에 사용되며, 버크 변환 토폴로지는 입력 전압보다 낮은 출력 전압을 가지는 전원 공급에 사용되며, SEPIC 토폴로지는 입력 전압과 출력 전압이 같은 전원 공급에 사용된다. 저온의 형광등 또는 디지털 카메라의 사진용 스트로보처럼 고전압이 필요할때, 하프-브릿지 회로 모양의 토폴로지가 사용된다. 이런 모든 기능들이 프로그램 가능하며, 디자인에 있어서 아무리 많은 기능도 동시에 가능하며 이러한 토폴로지의 어떤 조합이라도 동시에 가능하다.
본 발명에 따른 스위칭 전원 공급 장치 제어기(1200)는 펄스 폭 변조를 사용하여 디밍을 실행할 수 있다. 이러한 능력은 저온의 형광등에게 중요하며, 그 이유는 일반적으로 단순한 전류 감소는 전체 디스플레이를 이온화함에 있어 불충분한 에너지를 제공하고 백 라이트의 일부분만이 밝게 빛나는 소위 말하는 온도계 현상을 일으킨다. 펄스 폭 변조 디밍이 이상적인 애프리케이션은 백색의 LEDs이다. 교류가 작동함으로써 백색의 LEDs는 외견적으로 마음에 들지 않는 색조 또는 색상을 표현한다. 백색의 LEDs를 디밍하기 위해 펄스 폭 변조를 사용함으로써, 전원이 켜져 있을 동안 일정한 전류를 유지함으로써 일정한 색상이 넓은 디밍 범위를 걸쳐 유지된다.
스위칭 전원 공급 장치 제어기(1200)는 온도 보상을 위한 입력 핀 및 내부 온도 센서를 포함하며, 또한 외부 온도 센서를 읽기위한 외부 핀도 포함한다. 온도 보상 기능은 충전 비율에 적용하고, 위험한 환경 조건에 대한 기능 장애를 탐지하며 그리고 외부적인 배터리 손상과 과도한 열축척에 의한 데미지를 방지하는 등 배터리 충전에 사용된다. 내부 배터리 충전기 알고리즘은 리듐 이온같은 다른 여러가지 화학물들을 수용한다. 배터리 충전 알고리즘은 소프트웨어적으로 제공되어 중앙 처리 모듈(SYS)(1205)에서 실행되므로 어떠한 화학물도 수용한다.
스위칭 전원 공급 장치 제어기(1200)은 전원 공급에 따라서 서로 다른 배터리들 중에서 하나를 선택한다. 중앙 처리 모듈(SYS)(1205)은 외부 배터리가 먼저 사용되도록 프로그램이 가능하기에 내부 배터리를 위급 상황 또는 외부 배터리가 교체할때를 대비하여 보전할수 있다. 또한 자동적으로 내부 배터리를 먼저 충전하도록 선택할 수 있으며 외부 액세서리 배터리를 두번째로 충천할 수 있다. 중앙 처리 모듈(SYS)(1205)은 어느정도의 에너지가 이용 가능한지 계산해서 동시에 두개의 배터리를 충전하며 병렬로 사용한다. 본 발명을 이용한 제품에 의하여 제공되는 또다른 기능은 외부 시스템에게 전압, 전류 그리고 쿨롬단위의 데이타를 제공한다. 전압 조절 기능 및 각각의 한계에 도달하기 전 어느정도의 에너지가 이용 가능한지의 중간 점검을 위해 독립적인 다이렉트 제어를 제공한다. 또한, 본 발명을 이용한 시스템은 충전 수용 히스토리를 유지하는 기능은 배터리가 완전히 충전이 되었는지 아닌지를 알수 있으며, 배터리의 수명 표시 기능은 기능장애로 인하여 배터리가 무리하게 과충전 되는 상태를 방지하는 원리를 제공한다.
본 발명에 따른 제품 각각의 스위칭 파형은 조심스럽게 엇갈려져 있어서, 배터리와 같은 외부 전원 발신지로부터 생성된 에너지를 필요로 하는 다양한 출력 단자에 균일하게 공급된다. 본 발명은 효과적으로 외부 발신지로부터 필요한 전류의 주파수를 상승시키고 외부 발신지로부터 요구되는 최대 전류를 감소시키는 효과를 가지고 있으며, 이런 효과들은 외부 발신지의 노이즈를 감소시키고 외부 발신지에 연결된 선들로부터 발생하는 노이즈를 감소시키며 노이즈 필터를 한다. 또한, 대역 확산 접근은 내부 주파수에 적용되며 스위칭 전원 공급 기능들로부터 발생된 주파수에서 순 에너지를 감소시킨다. 일정한 주파수에서 항상 작동하는 대신 대역 확산 특징은 주파수를 빠르게 변화시키며, 산업 규격 형식을 사용하여 모듈화된 주파수는 어떠한 특정 주파수에서도 에너지는 감소한다. 대역 확산의 특징은 본 발명을 이용한 제품 또는 칩을 사용하는 완제품은 라디오와 관련된 노이즈를 효과적으로 감소시킨다. 작동 주파수는 외부 발신지에 의해 결정된다. 본 발명의 실시예에서, 32KHz 수정 발진기는 모든 내부 클럭을 생성하고, 시스템 내의 다른 구성요소의 사용하기 위해 32킬로헤르츠 시간 중심의 출력을 제공한다. 또 다른 특징에 있어서, 시스템은 외부 클럭을 제공하며 외부 클럭은 가장 가까운 스위칭 에지에서부터 20 us 떨어져 있다. 이러한 특징은 시스템이 샘플링을 실행하여, 스위칭 노이즈를 내부적으로 감소시키는 방법과 마찬가지로 외부 시스템의 스위칭 전원 공급과 동시에 샘플링을 실행한다. 통상적인 종래기술의 스위칭 전원 공급은 주어진 사이클 안에서 어떠한 듀티 사이클을제공할지에 대한 정보가 전혀 없기 때문에 이러한 정보를 앞서서 제공할 수 없다. 본 발명에서 사용한 모든 펄스 폭 변조는 디지털이 기 때문에, 펄스 폭 변조를 구성하는 일련의 제어 신호가 예정된 다른 제어 신호에 의해서 제공된다. 도 12를 참조하면, 클럭 발생기 모듈(1223)(CLKGEN)는 도 12에 표시된 모듈을 이용하여 필요한 클럭 신호를 발생시킨다. 클럭 발생기 모듈(1223)(CLKGEN)은 인터페이스 신호들을 보여주는 도 34의 상위 블록 다이어그램에서 자세하게 설명되어 있다. 클럭 발생기는 디지털 펄스 제어 모듈(1201)에 의해 제공되는 발신지 클럭에 기반을 둔 클럭을 발생시킨다. CST[9:0] 출력 버스(1223.2)와 각각의 인터페이스(1223.4 및 1223.1)에게 제공된 DPC(1201)로부터, 출력 포트 PLOCK 와 PLLCK를 통하여 발신지 클럭 펄스는 클럭 발생기 모듈(1223)에게 제공된다. 아래에 제공되는 표에서, CST 버스(1223.2) 신호들의 주파수들이 표시된다.
클럭 발생기에 대한 여러가지 인터페이스를 참조하면, DPC 모듈(1201)로부터의 CST 인터페이스는 도 34에서 참조 번호 1223.2 로 표시된 10 비트 버스로 이루어져 있다. 버스는 DPC(1201)안에 있는 GREY 카운터의 출력부분에 연결되어 있고, 클럭 발생기(1223)에 대한 발신지 클럭을 제공한다. 표 102A는 각각의 버스 라인 CST[0]에서부터 CST[9]까지 신호들의 주파수를 보여준다.
CST Bit Frequency KHz
CST[0] 134,217.728
CST[1] 67,108.864
CST[2] 33,554.432
CST[3] 16,777.216
CST[4] 8,388.608
CST[5] 4,194.304
CST[6] 2,097.152
CST[7] 1,048.576
CST[8] 524.288
CST[9] 524.288
참조 번호 1223.3로 표시된 2 비트 버스 PD_OUT[1:0]는 발생된 클럭 신호들의 동작 모드를 제어한다. 작동의 파워 모드는 표준, 저전원, 셧다운등으로 표시된다. 아래의 표 102B는 2 비트 버스에서 신호들의 기능으로서의 모드를 보여준다.
PD_OUT[1] PD_OUT[0] MODE
0 0 Shut Down
0 1 TBD
1 0 Low Power
1 1 Standard
아날로그-디지털 변환기(1206)에 대한 클럭 신호는 라인(1223.7)에게 제공되고 다양한 모드의 주파수는 아래의 표 102C에서 표시된다. 전전원 및 표준 모드 주파수는 538,870.921 KHz인데 DPLL 클럭을 5로 나눔으로써 제공된다.
Mode Freuqncy (KHz)
Shut Down 0
Low Power 107,374.1824
Standard 107,374.1824
샘플 및 홀드 블록(1207)에 대한 클록 신호는 라인(1223.9)으로 제공된다. 다양한 동작 모드에 요구되는 주파수는 아래 표 102D에 나타내었다. 표준 모드 주파수는 CST[4] 비트로부터 도출되며, 저전원 모드 주파수는 CST[8] 비트를 2로 나눔으로써 도출된다.
Mode Frequency (khz)
Shut Down 0
Low Power 262.144
Standard 8,388.608
내부 전압 공급 장치(1209)에 대한 클록 신호는 라인(1223.8)로 제공되며, 다양한 동작 모드에 요구되는 주파수들은 아래의 표 102E에 나타내었다. 표준 모드 주파수는 CST[4]로부터 도출된 것으로, CST[8] 비트를 2로 나눈값이다.
Mode Frequency (khz)
Shut Down 0
Low Power 1,048.576
Standard 0
터치 스크린 인터페이스(1211)를 위한 클록 신호들은 QSADC_CLK에 의해 제공된다. 다양한 동작 모드를 위한 주파수들은 아래의 표 102F에 나타내었다. 저전원 및 표준 모드 주파수들은 CST[8]을 2로 나눔으로써 도출될 수 있다.
Mode Frequency (khz)
Shut Down 0
Low Power 262,144
Standard 262,144
조절 제어 모듈(REG)(1204)은 클럭 발생기(1223)에 의해 표준, 저전원 및 셧다운을 위한 클럭 신호들을 제공하며, 각각의 주파수는 아래의 표 102G에 나타나 있다. 다양한 모드를 위한 주파수들은 예를 들어, 표준 모드는 CST[0] 비트를 사용하고 저전압 작동 주파수는 비트 CST[8]를 4로 나누어서 얻어진다. 또한, CLKGEN(1223)은 SHM CLK 및 SYS CLK 클럭 신호들을 조절 제어 모듈(REG)(1204)에게 제공한다.
Mode Frequency (khz)
Shut Down 0
Low Power 131.072
Standard 134,217.728
표 102H는 중앙 처리 모듈(SYS)(1205)에게 제공되는 클럭 신호들에 대한 모드 및 각 모드의 주파수를 표시한다. 표 102H에 나타난 것과 마찬가지고 셧다운 모드에서는 주파수가 0이다. 저 전압과 표준 모드에서 주파수는 동일하며 CST[2]으로부터 정보를 얻는다.
Mode Frequency (khz)
Shut Down 0
Low Power 33,554.432
Standard 33,554.432
LED_CLK는 중앙 처리 모듈(SYS)(1205)과 관계가 있는 LED 블록에 사용되는 클럭이다. 다양한 작동 모드에 대한 주파수는 아래의 표 102I에 나타난다. 표준 모드 주파수는 CST[8]를 2로 나눔으로써 얻어진다.
Mode Frequency (khz)
Shut Down 0
Low Power 0
Standard 262.144
3.3V ± 300mV 의 디지털 공급 전압은 코어 디지털 전원 공급에 연결된 VDD를 거쳐 클럭 발생기 블록(1223)에게 제공된다. 유사하게, VSS는 라인(1223.6)을 통하여 코어 디지털 접지에 공급된다.
표 35를 참조하면, 포트에 대한 표는 포트 이름들과 입력인지 출력인지에 대한 정보 및 그 포트들에 대한 신호들의 발신지 및 수신지를 보여주고 있다.
표 12를 참조하면, 리셋 회로(1221)는 스위칭 전원 공급 장치 제어기(1200)에 대한 리셋을 발생시킨다. 이러한 회로에서 받은 신호들 또는 회로에 의해 생성된 신호들은 블록안에 표시된다. 도 12에 보여진 다른 회로들처럼, 신호 이름에 근접한 화살표는 신호가 리셋 회로(1221)에 의해 생성되었는지 아니면 수신되었는지 나타낸다.
Section 1.1: DPC 및 작동 그리고 대안적인 실시예의 구체적인 설명
디지털 펄스 변환기 랩퍼(1201)는 커스텀 혼합 신호 회로(DPC)의 조합 및 하드웨어 기술 언어(HDL)로 표현된 논리 회로 기술로부터 합성된 디지털 그루 논리(Digital Glue Logic)의 인터페이스 랩퍼로 실행될 수 있다. 이러한 실시예에서, 디지털 펄스 변환기 랩퍼(1201)는 10 비트 디지털 값을 2 us의 간격을 가지고 분리되는 에지를 가진 펄스로 변환한다. 좀 더 자세한 설명은 다음과 같다. 단일 쓰기 포트 및 단일 읽기 포트를 가진 듀얼 포트 메모리 블록은 펄스 시작과 폭 제어를 표시하며, 스킵핑을 반복하고 전기 회로 제어(직접 출력 제어를 위한)를 우회하는 10 비트 값을 저장하기 위해 제공된다.
도 13은 실시예에 따른 디지털 펄스 변환기 랩퍼(1201)의 인터페이스 신호들을 나타내는 블록 다이어그램이다. 도 13에서 보여진 디지털 펄스 변환기 랩퍼(1201)는 다섯개의 인터페이스: (a)시각 조절 인터페이스(1301) (b)조절 제어 인터페이스(1302) (c)전원 조절 인터페이스(1303) (d)샘플 및 홀더 제어 인터페이스(1304) (e)전원 공급 인터페이스가 있다.
시각 조절 인터페이스(1301)는 32KHz, 50% 듀티 사이클 기준 클럭 신호(1301a)(FREF), 기준 클럭 바이패스 제어 신호(1301b)(BYPASS), 디지털 위상 잠검 상태 신호(1301c)(PLOCK), 카운터 타임 상태 버스(1301d)(CS[9:0]) 그리고 출력 상태 버스(1301e)(STATE[15:0])등인데 회로도 외부에 있는 디지털 펄스 변환기 랩퍼(1201)에게 클럭과 제어 상태를 제공한다. 실시예에 있어서, 듀티 사이클 기준 클럭 신호(1301a)(FREF)는 주파수 합성을 위하여 디지털 펄스 변환기 랩퍼(1201)의 디지털 위상 잠검 루프(DPLL)에게 기준 클럭을 제공한다. 기준 클럭 바이패스 제어 신호(1301b)(BYPASS)는 테스트 신호이며 DPLL을 우회하기 위하여 사용된다. PLOCK는 DPLL에 있는 듀티 사이클 기준 클럭 신호(1301a)의 위상 잠검 콘디션을 표시하는 상태 신호이다. 카운터 타임 상태 버스(1301d)(CS[9:0])는 스위칭 전원 공급 장치 제어기(1200)의 DPC, 인터페이스 그리고 다른 코어 회로를 동기화하기 위하여 클럭과 제어 상태를 제공하는 10 비트 클럭 상태 버스이다. 카운터 타임 상태 버스(1301d)가 집합적으로 DPC의 타임 상태를 표시하는 동안에, 카운터 타임 상태 버스(1301d)의 각각의 비트는 50% 듀티 사이클 클럭으로 사용될 수 있다. 예를 들어 만약 31.25KHz 기준 클럭이 사용된다면, 비트 CS[9]는 50% 듀티 사이클을가진 256 KHz 클럭에 일치하며, 비트 CS[8]는 50% 듀티 사이클을가진 512 KHz 클럭에 일치한다. 일반적으로 CS[n]은 n∈｛0,1,...,9｝이고 m∈｛0,1,...,9｝인 주파수 f(n,m)= 2-(n+m) f0 를 가진 50% 듀티 사이클과 일치한다. 출력 상태 버스(1301e)(STATE[15:0])는 조절 제어 인터페이스 (1303)에 사용됨으로써 스위치 제어 버스(1303a)(HIGHFET) 및 스위치 제어 버스(LOWFET)의 출력 신호들을 특정 상태로 보내기 위해 다이렉트 제어 논리를 통과하기 이전에 스위치 제어 버스(1303a 및 1303b)(아래에 설명된)의 내부 상태를 표시하는 16 비트 상태 버스이다. 버스(1301e)는 쓰기 기능이 가능할 때 DPC 코어 회로에 신호를 보낸다.
디지털 펄스 변환기 랩퍼(1201)안에 있는 듀얼-포트 메모리에 액세스를 제공하기 위한 조절 제어 인터페이스(1302)는 메모리 쓰기 데이타 버스(1302a)(DWI[9:0]), 메모리 어드레스 버스(1302b)(ADW[7:0]), 메모리 읽기 데이타 버스(1302c)(DWO[9:0]), 쓰기 가능한 신호(1303d)(WE) 그리고 읽기 가능한 신호(1302e)(RE)등을 포함한다. 조절 제어 인터페이스(1302)는 전원 조절 인터페이스(1303)의 다양한 펄스를 위하여 오프셋 및 펄스 폭을 제어한다.
전원 조절 인터페이스(1303)는 스위치 제어 버스(1303a)(HIGHFET[6:0]) 및 스위치 제어 버스(1303b)(LOWFET[6:0])를 포함한다. 시스템 제어 루프에서 사용되는 ADC에 의해서 디지털 변환을 위해 아날로그 전압의 샘플링 및 홀딩을 제어하는 샘플 및 홀더 제어 인터페이스(1304)는 첫번째 샘플 제어 버스(1304a)(SMPA[6:0]), 두번째 샘플 제어 버스(1304b)(SMPB[6:0]) 그리고 보조 제어 버스(1304c)(SMPAX[3:0])등을 포함한다. 샘플 버스들(1304a 및 1304b)의 각각의 비트에 대한 타이밍은 스위치 버스(1303a) 또는 스위치 버스(1303b)에 일치하는 각 비트와 관계가 있다. 각각의 샘플 버스(1304a 및 1304b)는 디지털 변환을 위하여 HIGHFET 또는 LOWFET 제어 버스 중 관계있는 아날로그 전압의 샘플링 및 홀딩을 제어한다. 샘플링 제어 버스(1304c)(보조 샘플 SMPAX[3:0])는 시스템 모니터링 및 제어에 필요한 다른 아날로그 신호들의 샘플링을 제어한다. 전원 공급 인터페이스(1305)는 디지털 전원 기준(1305c)(VDD), 아날로그 전원 기준(1305d)(AVD), 디지털 접지 기준(1305a)(VSS) 그리고 아날로그 접지 기준(1305b)(AVS)등을 포함한다. 디지털 전원 및 접지 기준 신호들(VDD 및 VSS 기준)은 글로벌 신호들이다. 이러한 실시예에서, VDD는 코어 디지털 전원 공급에 연결된 디지털 고전압 공급(3.3V±10%)이다. AVD는 코어 아날로그 전원 공급에 연결된 아날로그 고전압 공급 (3.3V±10%)이다. VSS 및 AVS는 각각 코어 디지털 접지 기준에 연결된 디지털 접지이며 아날로그 접지 기준(0V)이다.
Section 1.1.1: PWM 타이밍 발생기의 첫번째 실시예
도 3은 본 발명에 따른 공급 관리 제어기의 유형을 보여준다. 도 3에 나타난 링 발진기는 일련의 인버터들(301-1에서 301-15)을 포함한다. 본 발명의 실시예에서 링 발진기는 더 많은 수로 연결된 인버터를 포함할 수 있다. 예를 들어 수천개의 인버터를 연달아 연결할 수 있으며 결과적으로 본 발명의 제어기에 의해 얻을 수 있는 듀티 사이클은 거의 100%이다. 설명의 편의상, 15개의 인버터들만 자세히 설명되어 있다. 각각의 인버터들은 본질적으로 신호는 인버터의 입력 리드가 적용되는 시간과 최종 출력 신호가 각각의 출력 리드에 의해 획득되는 시간 사이의 딜레이 Δ를 가지고 있다. 시간 Δ는 인버터내의 구성요소에 적용되는 전압의 기능이다. 인버터의 구성요소에 적용되는 전압을 다양하게 함으로써, 인버터와 관련된 실제 지연 시간 Δ는 차이가 있다. CMOS기술에 사용되는 전형적인 인버터는 전압 발신지 및 대표적인 시스템 접지 전압인 기준 전압 사이에 있는 N-채널 MOS 디바이스에 연결된 일련의 P-채널 MOS 디바이스를 포함한다. 버퍼가 인버터와 함께 사용된다면, 부가적인 네개의 트랜지스터들은 각각의 인버터들에게 여섯개의 트랜지스터를 제공한다. 인버터를 통한 신호의 전송과 관련된 딜레이는 전압의 기능이다. 인버터에 적용된 공급 전원이 높을수록 입력에서부터 출력 리더까지 걸리는 신호의 전송 시간이 느려지며 딜레이 Δ가 커진다.
도 3의 구조에서, 32.768KHz를 발생시킬 수 있는 크리스탈(302)은 리드(303a 및 303b)를 통하여 인버팅 증폭기(304)에 연결된다. 증폭기(304)는 크리스탈을 가로질러 전압을 제공하며 크리스탈을 32.768KHz에 진동시키며 인버팅 증폭기(304)로부터 나오는 출력 신호를 크리스탈(302)의 주파수에 맞춰 진동시킨다. 링 발진기의 출력 신호를 8로 나누는 회로(305)를 이용하여 8로 나누고, 발진기(302)로부터 나오는 출력 신호를 받는 위상 비교기(306)로 보내진다. 그러므로, 링 발진기의 제어 주파수는 크리스탈(302)의 표준 주파수의 8배인 262.144KHz이다.
링 발진기의 표준 작동 주파수는 약 262KHz로 선택한다. 위상 비교기(306)는 링 발진기로부터의 8로 나누어진 출력 신호의 위상와 크리스탈 발진기(302)로부터 나오는 신호의 위상의 차이를 감지한다. 위상 비교기(306)는 리드(306a)의 출력 신호들간의 위상 차이점을 Vcc 제어 회로(307)에 제공하여, 크리스탈 발진기(302)와 관련있는 제어 주파수 32.768KHz에서 생성되고 링 발진기의 8로 나누어진 출력 신호의 주파수에서 편이를 교정한다. 만약 링 발진기가 너무 낮은 주파수라면, Vcc제어 회로(307)는 리드(307a)에 흐르는 더 높은 주파수를 인버터(301-15)에게 제공하기 위하여 작동되어, 인버터와 관련있는 딜레이 시간을 감소시키고 링 발진기의 진동 주파수를 증가 시킨다. 또한 링 발진기의 작동 주파수가 너무 높으면, Vcc 제어 회로(307)는 출력 리드(307a)에 흐르는 좀 더 낮은 출력 전압을 제공하여, 인버터(301-15)를 통해 딜레이 시간을 증가시키며 인버터와 관련있는 전압을 낮춘다.
위상 선택기(308)는 배타적 논리합 게이트(309)에서 출력 리드(310)에 존재하는 펄스 폭 변조 출력 신호의 폭을 제어한다. 배타적 논리합 게이트에 대한 두개의 입력 리드 각각은 위상 선택기(309)에 의하여 링 발진기내에 있는 인버터(301-i)로부터의 출력 리드와 관계가 있는 탭과 결합한다. 짝수 번호의 인버터(301)에서 나오는 출력 리드는 배타적 논리합 게이트(309)의 입력 리드(309a)에 동시에 연결된다. 홀수 번호의 인버터(301)에서 나오는 출력 리드는 배타적 논리합 게이트(309)의 입력 리드(309b)에 동시에 연결된다. 인버터(309)의 입력 리드(309a 및 309b)에 연결된 인버터들(301-1부터 301-15)로부터의 각각의 출력 리드는 배타적 논리합 게이트(309)로부터 출력 리드(310)에 존재하는 PWM 신호에 의하여 작동하는 전원 공급의 조건에 따라서 선택된다.
배타적 논리합 게이트(309)는 입력이 다를때마다 고출력을 가진다. 이러한 고출력은 높은 에지 또는 낮은 에지가 배타적 논리합 게이트가 부착되어 있는 인버터를 지나서 링 발진기롤 통해 전달될 때 마다 발생한다. 링 발진기에서 한번의 사이클은 상승 에지와 하락 에지를 포함하기에 배타적 논리합 게이트(309)의 출력 리드(310)에서 탐지되는 PWM 신호는 링 발진기 주파수의 두배이다.
링 발진기(인버터 301-1부터 301-15로 이루어진)의 표준 주파수 f는 각각의 인버터들과 관련있는 딜레이 시간 Δ에 의해 주어진다. 그러므로, 만약 모든 인버터들이 똑같은 딜레이를 갖는다면, n은 인버터의 갯수 그리고 Δ는 각각의 인버터들과 관련있는 딜레이 시간이라면, 표준 주파수는 f=1/(2nΔ)이다. 그러므로, 주파수는 인버터의 갯수에 반비례한다. 링 발진기의 주기는 1/f이다. 만약 인버터들의 갯수가 1000이고 각각의 인버터들과 관련있는 딜레이는 10-9 라면 주파수는 500KHz이며 주기는 2 us이다.
시스템이 취급할 수 있는 다양한 펄스 폭은 배타적 논리합 게이트(309)의 입력 리드(309a 및 309b)에 연결된 인버터들의 출력 리드 위에 존재하는 탭에 의해 결정된다.
Section 1.1.2: PWM 타이밍 발생기의 두번째 실시예
도 4는 펄스 폭 변조된 신호를 재생하기 위한 카운터 및 비교기를 가진 본 발명의 다른 실시예를 나타낸다. 5 비트 카운터(41)(다른 수의 비트도 사용가능하지만)는 16.7772 MHz 신호에 의해 작동되는 0 에서 31까지를 계산한다. 5 비트 카운터(41)의 순간적인 카운터는 5 비트 버스(42)를 통하여 비교기(43a 및 43b)에 보내지며 각각의 비교기는 카운터와 그안에 저장된 기준 카운터와 비교한다. 디지털 비교기(43a)는 위상 선택 버스(44a)를 통한 신호들에 의해 결정되는 하나의 카운터롤 저장하고 디지털 비교기(43b)는 위상 선택 버스(44b)를 통한 신호들에 의해 결정되는 두번째의 카운터롤 저장한다. 위상 선택 버스(44a) 및 위상 선택 버스(44b)의 신호들은 부하 캐패시터 상의 전압 및 전류를 측정하는 외부 회로에 의해서 결정되며, 전압과 전류를 기준 값에 비교하여 부하 캐패시터의 충전이 어느 정도까지 진행되어야 할지 결정한다. 이러한 기능은 특별한 샘플 및 홀더 회로(1207)를 사용하는 스위칭 전원 공급 장치 제어기(1200), 아날로그-디지털 변환기(1206) 그리고 조절 제어 모듈(REG)(1204)등을 이용하여 가능하다. 이러한 회로들, 그들의 기능들, 시스템의 기능들이 아래에 자세히 설명된다. 디지털 비교기(43a)로부터의 출력 신호는 D 플립플롭(45a)을 토글하며 디지털 비교기(43b)로부터의 출력 신호는 D 플립플롭(45b)을 토글한다. D 플립플롭(45a)으로부터에서 반대 방향의 출력 신호는 리드(47a)를 통하여 딜레이 라인(48a)의 입력 리드로 전송된다. 딜레이 라인은 4-0 비트에 의해서 결정되는 길이가 있으므로, 디지털 비교기(43a)가 플립플롭(45a)을 토글할 수 있는 특정 값에 맞도록 5 비트 카운터를 구동시키는 시간에 일치할 수 있다. 딜레이 라인에서의 출력 신호는 리드(49a)를 통하여 배타적 논리합 게이트(49)의 입력 리드로 전송된다.
5 비트 카운터(41)는 디지털 비교기(43a)에서 매치를 찾은 후 다른 매치를 디지털 비교기(43b)에서 찾을 때까지 연속적으로 계산이 이루어진다. 디지털 비교기(43b)에 있는 카운터의 특정 값은 아래에 설명된 위상 선택 적색 버스(44b)로부터 유도된 9-5 비트에 의해서 정해진다. 매치는 디지털 비교기(45b)에서 D 플립플롭(45b)으로 보내진 입력 신호가 된다. D 플립플롭(45b)은 출력 신호를 리드(47b)를 통하여 발생시키며, 출력 신호는 딜레이 라인(48b)의 입력 리드로 전송된다. 딜레이 라인(48b)은 하이 레벨 출력 신호를 리드(49b)를 통하여 배타적 논리합 게이트(49)로 생성한다. 딜레이 라인(48a)으로부터의 출력 신호는 높고, 딜레이 라인(48b)으로부터의 출력 신호는 낮을 때, 펄스 폭 변조된 신호는 출력 리드(49c)를 통하여 배타적 논리합 게이트(49)에 의해서 발생된다. 출력 리드(49a 및 49b)를 통과하는 출력 신호들이 같은 레벨일 때, 배타적 논리합 게이트(49)는 출력 리드(49c)를 통하여 로우 레벨 출력 신호를 생성한다. 그러므로, 배타적 논리합 게이트(49)에서 나오는 출력 신호는 각각의 위상 선택 녹색 버스(44a) 및 위상 선택 적색 버스(44b) 상의 신호에 대한 반응으로 위상 변조된다. 5 비트 카운터를 구동시키기 위하여 16.7772 MHz를 선택함으로써 초당 총 횟수 524,287의 반 만큼만 순환하도록 한다. 바꾸어 말하면, 도 4의 전기 회로도에서 리드(49c) 상에 있는 신호의 출력 주파수는 262,144 KHz이다. 도 5는 직렬로 연결된 13개의 인버터들의 파형을 보여주고 있다. 위쪽 부분의 커브는 첫번째 인버터로 나가는 입력 신호를 나타낸다. 두번째 커브는 두번째 인버터로부터 나오는 출력 신호를 나타낸다. 세번째 커브는 네번째 인버터로부터 나오는 출력 신호를 나타내며 다섯번째, 여섯번째, 일곱번째 그리고 여덟번째 커브는 각각의 다섯번째, 여섯번째, 일곱번째 그리고 여덟번째 인버터들을 나타낸다. 아래쪽 부분의 커브는 도 3 또는 4에서 보여진 회로도에서 나오는 펄스 폭 변조된 출력 신호를 나타낸다. 이번 보기에서 주의해야 할 것은 출력 신호는 직렬로 연결된 인버터들로 입력되는 신호들과 열번째 인버터에게서 나오는 신호들에 의해서 제어된다는 점이다. 직렬로 연결된 인버터들로 입력되는 신호 및 열번째 인버터로부터의 신호가 같은 진폭일때는 출력 신호는 오프가 되며 이러한 두 신호들이 상보적인 진폭을 가질때는 출력 신호는 온이 된다. 다음에 설명될 PWM 신호가 DC/DC 변환기의 메인 스위치를 구동시키는 실시예에서, 점선으로 표시된 스위치가 온일 경우 출력 전류는 샘플링되며, 커브의 왼쪽 부분의 점선에 의해 표시된 스위치가 오프일 경우 출력 전압은 샘플링된다. 펄스 폭 변조된 신호의 출력 주파수는 524,288 MHz이며 직렬로 연결 된 인버터들로부터의 신호들 주파수 변화는 출력 주파수 524,288 MHz 반인 262,144 MHz다.
Section 1.1.3: 본 발명의 구체화에 있어서 딜레이 라인이 없는 카운터 및 비교기의 최적화 기술에 대한 설명.
디지털 펄스 변환기 랩퍼(1201)는 여기에서 설명된 바와 같이, 다양한 구현방법이 있고, 기능(예를 들어, 펄스 폭 변조)등을 실행하기 위하여 다양한 종류의 인터페이스를 포함한다. 예를 들면, 펄스 폭 변조는 첫번째는 인버터 스테이지와 탭(도 3을 참조하여 설명 된)들을 가진 저주파수 디지털 위상 잠검 루프(DPLL) 전압 제어 발진기(VCO), 두번째는 디지털 비교기와 결합된 카운터를 가진 고주파수 DPLL 그리고 세번째는 필요한 펄스 폭 변조된 신호들을 발생시키기 위해 내용 주소화 기억 장치(CAM)과 결합된 DPLL등을 이용하여 실행한다.
도 36에서는 디지털 펄스 변조기(1201)의 펄스 폭 발생기(PWG)(2300.4) 및 순서기(2302.4)를 포함하는 전형적인 펄스 폭 변조의 실시예이다. 여기에서 설명된 바와 같이 전형적인 펄스 폭 변조의 실시예는 디지털 비교기(위에서 두번째 보기와 마찬가지로)와 결합한 카운터를 가진 고주파수 DLL에 관한 것이며, 각각의 전원 공급을 조절하기 위하여 하나의 DPLL/카운터/비교기의 조합이 제공된다. PWG(2300.4)는 기준 클럭(FREF) 및 리셋(RST) 신호와 더불어 순서기(2302.4)로부터 10 비트 트리거(TRG[9:0]) 신호 및 8 비트 태그(TAG[7:0]) 신호를 수신한다. PWG(2300.4)는 잠검(PLOCK) 신호, 순서기 클럭(SCLK) 신호, 펄스 폭 변조(PWM[7:0]) 그리고 클럭(CLK[m:n])신호들을 발생시킨다. 순서기(2302.4)는 트리거(TRG[9:0]) 신호 및 태그(TAG[7:0]) 신호를 발생시키며, 조절 제어 모듈(REG)과 같은 제어 논리 블록에서 글로발 리셋 RST 신호 및 데이타(DATA[p:0]) 신호를 수신한다. 순서기(2302.4)는 또한 제어(CNTL[q:0]) 신호들을 수신하거나 제공한다.
태그 신호는 PWM 신호 출력의 시작 및 정지 시간이 같은 트리거 값(즉, 시간)에 일어날 수 있도록 한다. 이로 인해 PWM 시작 및 정지 시간은 독립적으로 진행된다(즉, 시작 및 정지 시간은 각각의 시간에 대하여 독립적으로 변한다). 순서 제어의 예로서 1023 ≥ n15 > ...> n2 > n1 > n0 ≥ 0(1023은 카운터에서 0에서 1023까지의 시간의 지속을 나타낸다)일 때, 트리거 신호 값(n0, n1, n2,..., n15)은 태그 신호 값(t0, t1, t2,..., t15)과 일치한다. 만약 t1이 PWM[3]의 시작 신호와 일치하고, t8이 PWM[3]의 정지 신호와 일치한다면, PWM[3] 신호의 펄스 폭은 PWM[3]=(n8-n1)τ, τ ≒ 2 us.
도 36A는 본 발명을 적용한 펄스 폭 발생기(도 36의 2300.4)의 예이다. 도 36A는 DPLL(2304.4)을 포함한다. DPLL(2304.4)은 잠검 신호 와 클럭 신호를 발생시키는 디바이더 카운터(2308.8)에게 공급되는출력 주파수(Fout) 신호를 발생시킨다. 클럭 신호의 가장 중요한 비트는 16으로 나우어지면서 기준 클럭과 비교하기 위한 피드백 신호를 제공한다. 디바이더 카운터(2308.4)는 10 비트 카운터(CNT[9:0]) 신호를 발생시키며, 카운터 신호는 비교기(2310.4)에 의해서 트리거 신호와 비교된다. 디바이더 카운터(2308.4)의 출력은 플립플롭(2312.4)을 통하여 PWM 회로(2314.4)로 발생된다.
PWM 회로(2314.4)는 태그 신호를 수신하며, PWM 신호와 순서기 클럭 신호를 발생시킨다. PWM 회로(2314.4)의 구체화는 회로(2316.4)를 이용하여 설명되어있다.
도 36B는 본 발명을 적용한 순서기(도 36의 2302.4)이다. 도 36B는 일련의 레지스터들(2330.4)(각각 2330.4a에서 2330.4p까지 참조) 및 멀티플렉서들(2332.4)(각각 2332.4a에서 2332.4n까지 참조)을 포함하며, 멀티플렉서들은 순서기 클럭(SCLK)에 의해서 시간이 측정되며, 트리거 신호와 태그 신호를 발생시킨다. 레지스터들(2330.4) 과 멀티플렉서들(2332.4)은 데이타 신호 및 제어 신호를 수신하거나 제공하는 제어기(2334.4)에 의해 통제를 받는다. 제어기(2334.4)의 작동은 조절 제어 모듈(REG) 또는 프로세스 또는 마이크로프로세서 같은 분리된 제어기에 의해 실행되어 제어 및 데이타 순서화 논리를 제공한다.
도 36C는 비사용 구역이 없는 PWM 스위칭 전압 조절기를 위한 피드백 제어 시스템를 보여준다. 예를 들어, 피드백 제어 시스템은 전압 증가(VM)를 관리하고 타겟 전압(VT)과 비교하며, 제어기(2334.4)에의해 예상하는 PWM 스톱 타겟(즉 스톱 타임)을 발생시킨다.
도 36C는 아날로그-디지털 변환기(ADC)(2340.4), 뺄셈기(2342.4), 덧셈기(2344.4) 그리고 레지스터(2346.4)등을 포함한다.
전압(VM)은 ADC(2340.4)에 의해서 디지털화 되며, 뺄셈기(2342.4)에 의해서 전압(VT 또는 디지털 DVT)으로부터 뺄셈을 하고, 덧셈기(2344.4)에 의해서 레지스터(2346.4)와 덧셈을 한다. 레지스터(2346.4)는 PWM 스톱 타겟(PMWST) 신호를 제공한다. 만약 전압(VT)가 전압(VM)보다 커다면, PWM 스톱 타겟 신호는 전압(VT)이 전압(VM)보다 적어질때 까지 증가한다. 그 결과로 PWM 스톱 타겟(PMWST) 신호는 감소한다. 일단 안정된 상태에 도달하면, 제어 루프는 계속해서 PWM 스톱 타겟(PMWST) 신호를 감소 및 증가시켜서 전압(VT)과 전압(VM) 차이를 최소화시킨다. 이러한 네거티브 피드백 제어 시스템은 PWM 스톱 타겟(PMWST) 신호의 증가는 전압(VM)을 증가시킨다는 사실에 바탕을 두고 있다. 제어 루프의 일시적인 반응은 작은데 그 이유는 PWM 스톱 타겟(PMWST) 신호에서의 변화는 예를 들어, 순환 주기 사이에서는 오직 하나의 유닛(즉 ±2 us)이기 때문이다.
도 36D는 비사용 구역이 없는 PWM 스위칭 전압 조절기에 대한 피드백 제어 시스템을 보여준다. 예를 들면, 피드백 제어 시스템은 전압 증가(VM)를 관리하며 타겟 전압(VT)과 비교하여 제어기(2334.4)에의해 예상하는 PWM 스톱 타겟(즉 스톱 타임)을 발생시킨다. 도 36D는 아날로그-디지털 변환기(ADC)(2340.4), 뺄셈기(2342.4), 덧셈기(2344.4), 레지스터(2346.4), 비교기(2348.4) 그리고 논리 게이트(OR)(2352.4)등을 포함한다.
전압(VM)은 ADC(2340.4)에 의해서 디지털화 되며, 뺄셈기(2342.4)에 의해 전압(VT 또는 디지털 DVT)으로부터 뺄셈을 하고 비교기(2348.4 및 2350.4)에 의해서 포지티브 및 네거티브 비사용 구역과 비교하는 결과를 가진다. 비교기(2348.4 및 2350.4)의 출력은 논리 게이트(2352.4)에 제공되고, 논리 게이트의 출력과 더불어 비교기(2350.4)는 덧셈기(2344.4)에 의해서 레지스터(2346.4)의 출력과 함께 더해진다. 레지스터(2346.4)는 PWM 스톱 타겟(PMWST) 신호를 제공한다.
만약 차이( 전압(VM)-전압(VT))가 포지티브 비사용 구역보다 적고 네거티브 비사용 구역보다 커다면, PWM 스톱 타겟(PMWST) 신호는 일정하다. 그렇지않다면, PWM 스톱 타겟(PMWST) 신호는 필요에 따라 감소하거나 증가한다.
Section 1.1.4: CAM을 사용하는 PLL/RO 및 CAM 최적화 기술에 대한 설명
도 7은 도 6에 보여진 11번째 직렬로 연결된 인버터들로부터의 출력 파형을 보여준다. 도 6에서 직렬로 연결된 인버터들은 각각의 인버터들의 출력으로부터 연결된 패스 트랜지스터들을 가지고 있다. 패스 트랜지스터들은 홀수의 인버터들로부터 나오는 출력 신호와 배타적 논리합 게이트(63)의 입력 리드(63a)를 연결하고, 각각의 패스 트랜지스터들은 A,B,C,D,E, 또는 F라고 명명되어지는 신호에 의해서 구동된다. 유사하게 패스 트랜지스터들은 짝수의 인버터들로부터 나오는 출력 신호와 배타적 논리합 게이트(63)의 입력 리드(63b)를 연결하고, 각각의 패스 트랜지스터들은 G,H,I,J 또는 K라고 명명되어지는 신호에 의해서 구동된다. 논리합 게이트(63)에서 나온 펄스 폭 변조된 출력 신호는 출력 리드(63c)를 통하여 도 6에서 보여지는 구조에 의하여 전원을 받는 특정 회로의 부하 캐패시터로 전송된다. 전원을 켜기 위한 패스 트랜지스터의 특유 조합은 논리합 게이트(63)로부터의 리드(53c)를 통한 펄스 폭 변조된 신호 출력의 폭을 결정한다. 도 7을 참조하면, 인버터 1에서 11까지의 파형을 볼수 있다. 인버터 11로부터의 파형은 다시 도 6에 보여진 인버터 1의 입력 리드로 다시 들어간다. 도 7 및 8에서는 도 6에 보여진 인버터 1에서 11까지의 각각의 출력 신호들에 대한 파형들을 보여준다. 도 7에서는 각각의 인버터들로부터의 바로 나온 출력 신호들을 보여준다. 도 8에서는 각각의 인버터들의 출력 리드를 받은 인버터들(1,3,5,7,9 그리고 11)의 출력 신호들을 보여주며 커브들( 2,4,6,8 그리고 10)은 인버터들(2,4,6,8 그리고 10)으로부터 나온 출력 신호의 보정이다. 도 9는 논리합 게이트(63)의 입력 리드(63a 및 63b)에 적용된 다양한 신호들의 조합을 위한 펄스 폭을 나타내며, 논리합 게이트(63)에서 출력 리드(63c)를 통하여 펄스의 펄스 폭들이 펄스 폭이라고 명명 된 열을 보여준다. 도 9에서 보여진 다양한 인버터들의 출력 신호 조합은 인버터들로부터 바로 나온 신호들을 사용하면서 다섯가지의 다른 펄스 폭을 보여준다. 펄스 폭들(10,8,6,4 그리고 2)은 논리합 게이트(63)의 입력 리드(63a)를 통해서 패스 트랜지스터(A) 및 패스 트랜지스터들(G,H,I,J 그리고 K)에의해 활성화 된 인버터들(2,4,6,8 그리고 10)에서 나온 출력 신호에 의해서 활성화 된 인버터 1에서 나온 출력 신호로부터 획득된다. 이러한 조합으로 10 딜레이, 8 딜레이, 6 딜레이, 4 딜레이 및 2 딜레이의 펄스 폭이 획득된다. 출력 신호의 오직 다른 조합은 인버터 11에 대한 출력 신호와 더불어 인버터들(2,4,6,8 그리고 10)에서 나온 출력 신호를 사용하는 조합이며, 이러한 조합은 펄스 폭(2,4,6,8, 그리고 10)의 딜레이를 다시 생성한다. 짝수 번호의 인버터들로부터의 출력 신호들이 반전된다면, 펄스 폭(1,3,5,7, 그리고 9)딜레이는 인버터 1에서부터의 출력 신호의 논리합 게이트(63)와 각각 반전 된 인버터들(2,4,6,8 그리고 10)의 출력 신호와 결합함으로써 획득할 수 있다. 펄스 폭의 짝수 번호 인버터들의 반전 된 출력 신호와 더불어 홀수 번호의 인버터들 중 하나의 출력 신호를 사용함으로써 모든 가능한 펄스 폭을 나타낸다. 디지털 펄스 변조기(1201)를 사용함으로써 펄스 폭 변조를 수행하기 위한 대안적인 실시예는, 필요한 펄스 폭 변조된 신호들을 발생시키기 위한 내용 주소화 기억 장치(CAM)를 포함한 DPLL이다(즉, 위의 보기 3).
디지털 펄스 변조기(DPC)(1201)는 저전원 커스텀 혼합 신호 매크로이다. 일반적으로 DPC(1201)의 입력 및 출력 신호는 디지털이지만, 분리된 아날로그 전원 및 접지 신호들은 주파수 합성을 위해 내부 디지털 위상 잠검 루프(DPLL)를 제공한다.
DPC(1201)은 도 37에서 타이밍 다이어그램에 설명된 바와 같이 카운터 0에서 시작하고 마지막 카운터 1023에 끝이나는 DPC 프레임에 바탕을 둔 펄스 폭의 다양한 펄스를 발생시키는 기준 클럭(32.768KHz)을 합성한다. DPLL의 한 실시예에서 프레임 클럭 524.288 KHz 및 프레임 타임 1.907 μSec를 발생시킨다. 최소 펄스 폭 0(즉, 0% 듀티 사이클)은 카운터 차이에 의해 나타내고, 최대 펄스 폭은 1024(즉, 100% 듀티 사이클)의 카운터 차이에 의해 나타낸다. 상승 및 하강의 펄스 에지는 최소 1 카운터의 도출이 존재하며 리얼 타임 차이 1.865 us과 일치한다. 펄스는 외부 전원에 대하여 NFET 드라이버 모듈(1202) 내의 칩은 I/O 출력 드라이버를 제어하기 위해 사용된다. 샘플 및 홀더 모듈(SHM)(1207)은 아날로그-디지털 변환기(1206) 내부의 칩 아날로그- 디지털 변환기(ADC)를 사용하여 아날로그-디지털 변환을 위한 샘플 및 홀더 회로와 함께 칩의 I/O 출력 드라이버를 제어하기 위해 사용된다
DPC(1201)는 다른 칩 회로에 사용되는 다른 출력 신호들을 발생한다. 예를 들어, 조절 제어 모듈(REG)(1204)을 위하여 리얼 타임 클럭 상태 및 동기 펄스를 그리고, 클럭 발생기 및 인에이블(CKGEN) 매크로(1223)을 위하여 발신지 클럭을 발생시킨다. DPC(1201)은 도 37에 보여진 펄스를 발생시키며, 타이밍 다이어그램에서 하나의 DPC 프레임은 1.907 us와 일치한다.
각각의 펄스(즉, PFET 펄스(2410.4), SFET 펄스(2412.4), SMPA 펄스(2414.4) 그리고 SMPB 펄스(2416.4)는 각각 PFET 펄스(2402.4), SFET 펄스(2404.4), SMPA 펄스(2406.4) 그리고 SMPB 펄스(2408.4)와 관계가 있다)는 DPC(1201)에 의해 발생하며, 조절 제어 모듈(REG)의 인터페이스를 통하여 DPC(1201)에게 전해지는 10 비트 그레이 코드 번호의 한 쌍으로 나타낸다. 그레이 코드 번호는 프리미티브 숫자로 지정되어 있고, 각 펄스와 관련있는 한쌍의 프리미티브이다.
한 쌍으로 이루어진 첫번째 프리미티브 숫자(도 37에서 PFTS, SFTS, SPAS 그리고 SPAS)는 카운터 0에서부터 펄스의 리딩 에지 오프셋을 나타내며 0에서 1023사이의 어떤 숫자가 될 수 있다. 한 쌍으로 이루어진 두번째 프리미티브 숫자(도 37에서 PFTR, SFTR, SPAR 그리고 SPBR)는 카운터 0에서부터 펄스 트레일링 에지의 오프셋을 나타내며 0에서 1023사이의 어떤 숫자가 될 수 있다. 첫번째 프리미티브 숫자(PFTS, SFTS, SPAS 그리고 SPAS)에 대한 신호 변수의 끝에 있는 문자 S는 SET를 나타내며, 두번째 프리미티브 숫자(PFTR, SFTR, SPAR 그리고 SPBR)에 대한 신호 변수의 끝에 있는 문자 R는 RESET을 나타낸다.
도 37에서 타밍 다이어그램의 세로 좌표에 보여지는 PFET 펄스(2410.4) 및 SFET 펄스(2312.4)는 NEFT 드라이버 모듈(1202)내에 있는 첫번째 및 두번째 NFET 드라이버를 제어하며, SMPA 펄스(2406.4) 및 SMPB 펄스(2416.4)는 SHM내에 있는 입력 샘플 및 홀더 회로를 제어한다. 다이어그램에 나타난 펄스는 8개의 독립적인 10 비트의 프리미티브에 의해서 표현될 수 있다.
8개의 독립적인 10 비트의 프리미티브는 PFTS, PFTR, SFTS, SFTR, SPAS, SPAR, SPBS 그리고 SPBR 등으로 지정된다.
이러한 프리미티브 숫자(즉, PFTS, PFTR, SFTS, SFTR, SPAS, SPAR, SPBS 그리고 SPBR)들은 DPC내에 있는 듀얼 포트 내용 주소화 기억 장치(CAM)에 특별한 목적으로 저장되며, 아래의 포트 설명에서 이러한 숫자들의 표시법은 상세히 설명되어 있다. 도 37의 타이밍 다이어그램은 DPC(1201)에 의해서 제어되는 싱글 펄스 채널을 위한 프리미티브 숫자들을 나타내며, DPC(1201)는 다수의 독립적인 펄스 채널(외부 PWM-스위칭 전원 보전을 위한 제 7 독립적인 펄스 채널 및 내부 및 외부 회로의 동기에 사용되는 제 8 독립적인 보조 펄스 채널)을 제공할 수 있다.
DPC(1201)가 제 8 독립적인 펄스 채널을 제공한다면, 도 37A를 참조하여 아래에 설명되어 있는 PFET 신호(2402.4), SFET 신호(2404.4), SMPA 신호(2406.4) 그리고 SMPB 신호(2408.4)에 대한 버스 표시는 독립적인 채널들 PFET[7:0] 신호(2454.4), SFET[7:0] 신호(2452.4), SMPA[7:0] 신호(2450.4) 그리고 SMPB[7:0] 신호(2448.4)등에 각각 지정한다. PFET[7], SFET[7], SMPA[7] 그리고 SMPB[7]는 보조 펄스 채널과 관련을 가지며, PFET[6:0] 신호(2454.4) 및 SFET[6:0] 신호(2452.4)는 NFET 드라이버 모듈(1202)내에 있는 드라이버를 제어하여 전원 조절에 사용 될 외부 전원 FETs를 꼈다 켰다 할 수있는 펄스와 관련이 있다. SMPA[6:0] 신호(2450.4) 및 SMPB[6:0] 신호(2448.4)는 디지타이징 외부 아날로그 전압을 위한 SHM(1207)내에 있는 입력 샘플 및 홀더 회로를 제어할 수 있는 펄스와 관련이 있다. 도 37에서 보여주는 타이밍 다이어그램은 PFET 신호(2402) 및 SFET 신호(2404.4)(즉, 프리미티브 숫자 PFTR 및 프리미티브 숫자 SFTS 사이)사이에 있는 스위칭 알고리듬을 만들기 이전의 일반적으로 효과적인 전원 조절에 필요한 정지이다.
본 발명의 DPC(1201)는 스위칭 전원 공급 장치 제어기(1200)의 다섯 개의 일치하는 부분과 교신하기 위하여 다섯 개의 인터페이스를 가진다(즉, IVS(1209), CKGEN(1223), 조절 제어 모듈(REG)(1204), NEET 드라이버 모듈(1202) 그리고 SHM(1207)). 도 37A는 DPC(1201)에 대한 인터페이스의 실시예를 나타낸다. IVS(1209)를 가지고 있는 인터페이스는 FREF 신호(2420.4)를 포함한다. 또한, IVS(1209)를 가진 인터페이스는 전원 및 접지 신호들을 포함하고 신호들은 VDD 신호(2464.4), AVD 신호(2466.4), VSS 신호(2442.4) 그리고 AVS 신호(2444.4)를 포함한다. 디지털 전원 및 접지, VDD 신호(2464.4)(즉, 3.3V), VSS 신호(2442.4)는 각각 글로벌 신호들로 처리될 수 있으며, 반면에 아날로그 전원 및 접지, AVD 신호(2466.4)(즉, 3.3V) 그리고 AVS 신호(2444.4)는 글로벌 신호들로 처리될 수 없다.
FREF 신호(2402.4)는 DPC(1201)내에 있는 DPLL에 제공되는 기준 클럭이며 각각 약 32.768 KHz 및 50%의 주파수 및 듀티 사이클을가지고 있다. DPLL가 형성되고 위상 잠금 컨디션 상태 도달후에, PLOCK 신호(2462.4)는 로지컬 하이(Logical High) 또는 하이 상태(High State)의 변화 신호이며 로지컬 하이로 남아 있는 신호이다. 그렇지 않으면, PLOCK는 로지컬 로우(Logical Low) 또는 로우 상태(Low State)이다. AUX 신호(2446.4)는 스위칭 전원 공급 장치 제어기(1200)의 외부에 있는 회로를 동기화하기 위해 사용되는 보조적인 신호 포트이다.
클럭 발생기 및 인에이블(CKGEN)(1223)을 가진 인터페이스는 다양한 신호들을 포함하고 그 신호들은 CST[9:0] 신호(2458.4), PLLCK 신호(2460.4) 그리고 PLOCK 신호(2462.4)를 포함한다. CST[9:0] 신호(2358.4)는 DPC(1201), 조절 제어 모듈(REG)(1204) 그리고 CKGEN 매크로(1223)등을 동기화하기 위하여 클럭과 제어 상태를 제공하는 10 비트 그레이 코드 클럭 상태 버스이다. 표준 작동 모드에서는, SSC 신호(2424.4)는 로우로 고정하고 FREF 신호(2420.4)는 32.768KHz로 고정하여, CST[9:0] 신호(2458.4)를 위한 보기적인 주파수들을 아래의 표 1에서 보여준다. PLLCK 신호(2460.4)는 32.768 KHz의 FREF 신호(2420.4)에 대한 기준 주파수로 가정하며, 주파수 524.288 KHz 와 듀티 사이클 50%를 가진 DPLL 출력 클럭이다. CST[9:0] 신호(2458.4)의 마지막 두개 가장 중요한 비트에 대한 같은 주파수는 이러한 주파수들을 발생시키는 10 비트 그레이 카운터의 산물이다. 가장 중요한 비트(MSB) 및 그 다음 가장 중요한 비트(NMSB)(CST[9:0] 중에서 각각 CST[9] 및 CST[8])은 서로에게 직교 위상 관계를 가지고 있다.
CST Bit Frequency KHz
CST[0] 134,217.728
CST[1] 67,108.864
CST[2] 33,554.432
CST[3] 16,777.216
CST[4] 8,388.608
CST[5] 4,194.304
CST[6] 2,097.152
CST[7] 1,048.576
CST[8] 524.288
CST[9] 524.288
조절 제어 모듈(REG)(1204)을 가진 인터페이스는 다양한 신호들을 포함하며, 신호들은 입력 버스인 PD_OUT[1:0] 신호(2426.4), SET[28:0] 신호(2438.4), RST[28:0] 신호(2440.4), ENBL[21:0] 신호(2436.4), DWI[19:0] 신호(2428.4), DRO[19:0] 신호(2456.4) 그리고 ADW[4:0] 신호(2430.4) 및 출력 버스인 CST[9:0] 신호(2458.4)등을 포함한다. 또한 인터페이스는 입력 신호 WE(2432.4), 입력 신호 RE(2434.4) 그리고 출력 신호 PLOCK(2462.4)등을 포함한다.
조절 제어 모듈(REG)(1204)를 가진 인터페이스는 PFET 펄스(2410.4) 및 SFET펄스(2412.4)등과 같은 다양한 펄스를 발생시키기 위하여 사용된다. DWI[19:0] 신호(2428.4), ADW[4:0] 신호(2430.4), DRO[19:0] 신호(2456.4) 그리고 입력 신호 WE(2432.4)들은 데이타를 전송하고 듀얼 포트 CAM의 읽기/쓰기 포트를 제어하며 보다 상세한 설명이 이 문서중에 더해진다. CAM을 위한 읽기 포트는 DPC(1202)내에 위치한다.
더욱 구체적으로 말하면, PD_OUT[1:0] 신호(2426.4)는 DPC(1201)에 대한 기능 모드를 제어하는 2 비트 버스이다. 기능 모드는 모드 표 2에 요약된 표준 모드, 저전원 모드 및 셧다운등이다. PD_OUT[1:0] 신호(2426.4)가 셧다운 모드일 때 DPLL은 전원이 끄지고, CAM은 대기 모드이며 DPC(1201)내의 나머지 디지털 블록은 저전원 상태이다. PD_OUT[1:0] 신호(2426.4)가 저전원 모드일 때 DPLL의 출력이 높아지면서, 위상은 노말 기능 주파수(536,870.912 KHz)에 잠검이 되며 DPLL 출력은 16으로 나누어지면서 CST[9:0] 신호(2458.4)의 LSB를 발생시키며(즉, CST LSB의 주파수는 33,554.432 KHz), CAM은 대기 모드이며 그리고 DPC(1201)의 나머지 블록은 저전원 상태이다. PD_OUT[1:0] 신호(2426.4)가 표준 모드일 때 DPLL은 정상적인 작동을 하며 전원이 켜지며, DPLL 출력은 4으로 나누어지면서 CST[9:0] 신호(2458.4)의 LSB를 발생시키며(즉, CST LSB의 주파수는 134,217.728 KHz), CAM의 출력이 높아지며 정상적인 작동을 하며 그리고 DPC(1201)의 나머지 블록의 출력이 높아지며 정상적인 작동을 한다.
모드의 예
PD OUT[1] PD OUT[0] MODE
0 0 Shut Down
0 1 TBD/Spare
1 0 Low Power
1 1 Standard
SET[31:0] 신호(2438.4)는 독립적으로 DPC(1201)의 각각의 출력 비트를 정하기 위하여 사용되는 32 비트 제어 버스이다. 예를 들면, SET[31:0] 신호(2438.4)의 SET[0]이 하이일 때, SMPA[7:0] 신호(2450.4)의 SMPA[0]은 하이로 맞추고, SET[31:0] 신호(2438.4)의 SET[1]이 하이일 때, PFET[7:0] 신호(2454.4)의 PFET[0]은 하이로 정해진다. 표 3은 SET[31:0] 신호(2438.4)와 프리미티브 숫자 및 DPC(1201)로부터의 출력 신호들간의 보기적인 관계를 설명한다.
Set Bits Primitive Numbers DPC Macro Ouputs
SET[0]~SET[3] SPAS[0], PFTS[0], SPBS[0], SFTS[0] SPAS[0], PFTS[0], SPBS[0], SFTS[0]
SET[4]~SET[7] SPAS[1], PFTS[1], SPBS[1], SFTS[1] SPAS[1], PFTS[1], SPBS[1], SFTS[1]
SET[8]~SET[11] SPAS[2], PFTS[2], SPBS[2], SFTS[2] SPAS[2], PFTS[2], SPBS[2], SFTS[2]
SET[12]~SET[15] SPAS[3], PFTS[3], SPBS[3], SFTS[3] SPAS[3], PFTS[3], SPBS[3], SFTS[3]
SET[16]~SET[19] SPAS[4], PFTS[4], SPBS[4], SFTS[4] SPAS[4], PFTS[4], SPBS[4], SFTS[4]
SET[20]~SET[23] SPAS[5], PFTS[5], SPBS[5], SFTS[5] SPAS[5], PFTS[5], SPBS[5], SFTS[5]
SET[24]~SET[27] SPAS[6], PFTS[6], SPBS[6], SFTS[6] SPAS[6], PFTS[6], SPBS[6], SFTS[6]
SET[28]~SET[31] SPAS[7], PFTS[7], SPBS[7], SFTS[7] SPAS[7], PFTS[7], SPBS[7], SFTS[7]
RST[31:0] 신호(2440.4)는 독립적으로 DPC(1201)의 각각의 출력 비트를 정하기 위하여 사용되는 32 비트 제어 버스이다. 예를 들면, RST[31:0] 신호(2440.4)의 RST[0]이 하이일 때, SMPA[7:0] 신호(2450.4)의 SMPA[0]은 로우로 맞추고, RST[31:0] 신호(2440.4)의 RST[1]이 하이일 때, PFET[7:0] 신호(2454.4)의 PFET[0]은 로우로 정해진다. 표 4은 RST[31:0] 신호(2440.4)와 프리미티브 숫자 및 DPC(1201)로부터의 출력 신호들간의 보기적인 관계를 설명한다.
Set Bits Primitive Numbers DPC Macro Outputs
SET[0]~SET[3] SPAS[0], PFTS[0], SPBS[0], SFTS[0] SPAS[0], PFTS[0], SPBS[0], SFTS[0]
SET[4]~SET[7] SPAS[1], PFTS[1], SPBS[1], SFTS[1] SPAS[1], PFTS[1], SPBS[1], SFTS[1]
SET[8]~SET[11] SPAS[2], PFTS[2], SPBS[2], SFTS[2] SPAS[2], PFTS[2], SPBS[2], SFTS[2]
SET[12]~SET[15] SPAS[3], PFTS[3], SPBS[3], SFTS[3] SPAS[3], PFTS[3], SPBS[3], SFTS[3]
SET[16]~SET[19] SPAS[4], PFTS[4], SPBS[4], SFTS[4] SPAS[4], PFTS[4], SPBS[4], SFTS[4]
SET[20]~SET[23] SPAS[5], PFTS[5], SPBS[5], SFTS[5] SPAS[5], PFTS[5], SPBS[5], SFTS[5]
SET[24]~SET[27] SPAS[6], PFTS[6], SPBS[6], SFTS[6] SPAS[6], PFTS[6], SPBS[6], SFTS[6]
SET[28]~SET[31] SPAS[7], PFTS[7], SPBS[7], SFTS[7] SPAS[7], PFTS[7], SPBS[7], SFTS[7]
ENBL[23:0] 신호(2436.4)는 독립적으로 CAM 매치 포트를 활성화하기 위하여 사용되는 24 비트 CAM 인에이블 버스이다. ENBL[23:0] 신호(2436.4)의 ENBL[3n] 비트는 CAM 매치 출력을 위하여 n ∈ {0,1,2,...,7}일 때, SMPA[7:0] 신호(2450.4)의 SMPA[n] 비트 및 SMPB[7:0] 신호(2448.4)의 SMPB[n] 비트를 가능하게 한다. ENBL[23:0] 신호(2436.4)의 ENBL[3n+1] 비트는 CAM 매치 출력을 위하여 PFET[7:0] 신호(2454.4)의 PFET[n] 비트를 가능하게 하며, ENBL[23:0] 신호(2436.4)의 ENBL[3n+2] 비트는 CAM 매치 출력을 위하여 n ∈ {0,1,2,...,7}일 때, SFET[7:0] 신호(2452.4)의 SFET[n] 비트를 가능하게 한다. 보기적인 실시예를 위한 CAM ENBL 버스(즉, ENBL[23:0] 신호(2436.4)) 및 출력 일치는 표 5에 설명된다.
ENBL Bus Bits DPC Macro Outputs
ENBL[0] SMPA[0],SMPB[0]
ENBL[1] PFET[0]
ENBL[2] SFET[0]
ENBL[3] SMPA[1],SMPB[1]
ENBL[4] PFET[1]
ENBL[5] SFET[1]
ENBL[6] SMPA[2],SMPB[2]
ENBL[7] PFET[2]
ENBL[8] SFET[2]
ENBL[9] SMPA[3],SMPB[3]
ENBL[10] PFET[3]
ENBL[11] SFET[3]
ENBL[12] SMPA[4],SMPB[4]
ENBL[13] PFET[4]
ENBL[14] SFET[4]
ENBL[15] SMPA[5],SMPB[5]
ENBL[16] PFET[5]
ENBL[17] SFET[5]
ENBL[18] SMPA[6],SMPB[6]
ENBL[19] SFET[6]
ENBL[20] PFET[6]
ENBL[21] SMPA[7],SMPB[7]
ENBL[22] PFET[7]
ENBL[23] SFET[7]
ENBL[23:0] 신호(2436.4)의 ENBL 비트는 하이로 활성화된다. 특정한 CAM 매치 포트를 실행시키기 위해서는, 일치하는 허락 비트를 하이로 정한다. ENBL[23:0] 신호(2436.4)는 CAM의 읽기 포트만 영향을 주며, 프리미티브 숫자는 읽기/쓰기 포트를 통하여 CAM으로부터 읽기 및 CAM에게 쓰기가 가능하며 좀 더 자세한 설명은 아래에 있다. 이러한 특징은 CAM 업데이트 도중에 부주의한 매치없이 안전하게 CAM이 업데이트를 할 수 있다. 또한, ENBL[23:0] 신호(2436.4)는 정상적인 CAM의 동작중에는 펄스가 스킵핑을 할 수 있는 능력을 제공한다.
DWI[19:0] 신호(2428.4)는 읽기/쓰기 CAM 포트를 위한 20 비트 쓰기 데이타 버스이며, CAM에게 그레이 코드 워드를 쓰기위하여 사용된다. DWI[19:0] 신호(2428.4)는 CAM에게 쓰기를하며, ADW 어드레스 버스(즉, ADW[4:0] 신호(2430.4)) 및 WE 신호(2432.4)를 의해 통제된다. DWI[19:0] 신호(2428.4)의 DWI[9:0] 비트는 CAM의 뱅크 제로를 위해 할당되며, DWI[19:0] 신호(2428.4)의 DWI[19:10] 비트는 CAM의 뱅크 원을 위해 할당한다.
ADW[4:0] 신호(2430.4)는 읽기/쓰기 위해 CAM 내에 있는 싱글(20 비트) 워드를 어드레스하는데 사용하는 5 비트 어드레스 버스이다. 보다 쉬운 실시예를 위해, 표 6에 나타난 것처럼 CAM은 두개의 뱅크로 나누어진다. ADW[4:0] 신호(2430.4)는 각각의 CAM 뱅크에서 동시에 22개의 워드에서 하나의 10 비트 워드를 어드레스한다. 예를 들어, ADW[4:0] 신호(2430.4)의 ADW[0]는 CAM 뱅크 제로에 있는 프리미티브 SPBS[0]과 일치하고 CAM 뱅크 원에 있는 프리미티브 SPBR[0]와 일치한다.
Read/Write Port ADW CAM Bank Zero Primitive Numbers CAM Bank One Primitive Numbers
ADW[0] SPBS[0] SPBR[0]
ADW[1] PFTS[0] PFTR[0]
ADW[2] SFTS[0] SFTR[0]
ADW[3] SPAS[0] SPAR[0]
ADW[4] SPBS[1] SPBR[1]
ADW[5] PFTS[1] PFTR[1]
ADW[6] SFTS[1] SFTR[1]
ADW[7] SPAS[1] SPAR[1]
ADW[8] SPBS[2] SPBR[2]
ADW[9] PFTS[2] PFTR[2]
ADW[10] SFTS[2] SFTR[2]
ADW[11] SPAS[2] SPAR[2]
ADW[12] SPBS[3] SPBR[3]
ADW[13] PFTS[3] PFTR[3]
ADW[14] SFTS[3] SFTR[3]
ADW[15] SPAS[3] SPAR[3]
ADW[16] SPBS[4] SPBR[4]
ADW[17] PFTS[4] PFTR[4]
ADW[18] SFTS[4] SFTR[4]
ADW[19] SPAS[4] SPAR[4]
ADW[20] SPBS[5] SPBR[5]
ADW[21] PFTS[5] PFTR[5]
ADW[22] SFTS[5] SFTR[5]
ADW[23] SPAS[5] SPAR[5]
ADW[24] SPBS[6] SPBR[6]
ADW[25] PFTS[6] PFTR[6]
ADW[26] SFTS[6] SFTR[6]
ADW[27] SPAS[6] SPAR[6]
ADW[28] SPBS[7] SPBR[7]
ADW[29] PFTS[7] PFTR[7]
ADW[30] SFTS[7] SFTR[7]
ADW[31] SPAS[7] SPAR[7]
DRO[19:0] 신호(2345.4)는 읽기/쓰기 CAM 포트를 위한 20 비트 읽기 데이타 버스이며 CAM으로부터 그레이 코드 워드를 읽기 위해 사용된다. CAM으로부터 읽어 들이는 DRO[19:0] 신호(2345.4)는 ADW 어드레스 버스(즉, ADW[4:0] 신호(2430.4)) 및 RE 신호(2434.4)의해서 제어된다. DRO[19:0] 신호(2456.4)의 DRO[9:0] 비트는 CAM의 뱅크 제로를 위해 할당되며, DWI[19:0] 신호(2428.4)의 DWI[19:10] 비트는 CAM의 뱅크 원을 위해 할당한다.
PFET[6:0] 신호(2454.4)는 NFET 드라이버 모듈(1202)에 첫번째 주요한 전원 FET 펄스(즉, PFET 펄스(2410.4))를 제공하는 7 비트 버스이다. SFET[6:0] 신호(2452.4)는 NFET 드라이버 모듈(1202)에 두번째 주요한 전원 FET 펄스(즉, SFET 펄스(2412.4))를 제공하는 7 비트 버스이다.
WE 신호(2432.4)는 읽기/쓰기 CAM 포트를 위한 쓰기 인에이블 제어 신호이다. WE 신호(2432.4)가 하이로 토글할 때, 10 비트 워드가 ADW[4:0] 신호(2430.4)에 의해 특정한 어드레서 위치의 CAM 각각의 뱅크에 쓰여진다. RE 신호(2434.4)는 읽기/쓰기 CAM 포트를 위한 읽기 인에이블 제어 신호이다. RE 신호(2434.4)가 하이로 토글할 때, 10 비트 워드가 ADW[4:0] 신호(2430.4)에 의해 특정한 어드레서 위치의 CAM 각각의 뱅크에서 읽혀진다.
NFET 드라이버 모듈(1202)를 위한 인터페이스는 다양한 신호들을 포함하는데, 그 신호들은 PFET[6:0] 신호(2454.4) 및 SFET[6:0] 신호(2452.4)를 포함한다. 위에서 설명된 바와 같이, 싱글 PFET(첫번째 중요한) 및 SFET(두번째 중요한) 펄스 채널을 위의 타이밍 다이어그램(도 37)을 통하여 보여준다.
SHM(1207)의 인터페이스는 다양한 신호들을 포함하는데 그 신호들은 SMPA[6:0] 신호(2450.5) 및 SMPB[6:0] 신호(2448.4)를 포함한다. 이러한 인터페이스는 아날로그-디지털 변환기(1206)에 의해 디지털 변환을 위한 아날로그 전압의 샘플링 및 홀딩을 제어하기 위하여 사용된다. 위에 설명된 본 발명의 실시예와 같이, 샘플 펄스 SMPA(예를 들어, SMPA 펄스 2414.4) 및 SMPB(예를 들어, SMPB 펄스 2416.4)는 PFET(첫번째 중요한) 및 SFET(두번째 중요한)로부터 독립적이다. SMPA[6:0] 신호(2450.5) 와 SMPB[6:0] 신호(2448.4) 중 하나는 아날로그-디지털 변환기(1206)을 위해 SHM(1207) 내에서 아날로그 전압의 샘플링(그리고 홀딩)을 제어하기 위하여 사용될 수 있다. 도 37A 및 밑의 표 8에서 보여지는 남아있는 신호들은 바이패스 신호(2422.4) 및 SSC 신호(2424.4)를 포함한다. 바이패스 신호(2422.4)는 DPLL을 우회하기위해 사용되는 테스트 제어 신호이다. 바이패스 신호(2422.4)가 하이를 보유하고 있을 때, FREF 신호(2420.4)는 DPLL을 우회하며, 바이패스 신호(2422.4)가 로우를 보유하고 있을 때, FREF 신호(2420.4)는 주파수 합성을 위해 사용된다. SSC 신호(2424.4)는 대역 확산 클럭킹을 활성화하는 제어 신호이다. 대역 확산 클럭킹은 SSC 신호(2424.4)가 하이일때 활성화 되며 그렇지 않다면 대역 확산 클럭킹은 비활성화된다. DPC(1201)에서 실행되는 대역 확산 클럭킹 스킴은 고주파수 확산 그리고 저주파수 확산 중 하나이다. 위의 대역 확산 클럭킹 스킴의 DPC 프레임 주파수(예를 들어, 대역 확산 클럭킹없이는 524.288KHz)는 약 22 us 의 모듈 주기를 가지고 약 0.5% 정도 기본적인 주파수를 벗어난다.
예시적인 인터페이스 신호들의 서술적인 요약
Port Name Type Description Source Destination
FREF Input 32.768 KHz Reference Clock IVS 1209
BYPASS Input Reference Clock Bypass Control REG 1204
SSC Input Spread Spectrum Cock Control REG 1204
PLOCK Output DPLL Lock, Active HIGH REG 1204 CKGEN 1223
PD_OUT[1:0] Input Power Managerment Control Bus
PLLCK Output DPLL Output Clock CKGEN 1223
CST[9:0] Output Count Time State Bus REG 1204 CKGEN 1223
REG 1204
ENBL[21:0] Input CAM Section Enable Bus REG 1204
DWI[19:0] Input CAM Read/Write Port Data Bus REG 1204
ADW[4:0] Input CAM Read/Write Port Address Bus REG 1204
WE Input CAM Read/Write Port Write
Enable
RE Input CAM Read/Write Port Read Enable REG 1204
DRO[19:0] Output CAM Read/Write Port Data Bus REG 1204
SET[28:0] Input Pulse Set Bus REG 1204
RST[28:0] Input Pusle Reset Bus REG 1204
PFET[6:0] Output Primary FET Control Bus NFET 1202
SFET[6:0] Output Secondary FET Control Bus NFET 1202
SMPA[6:0] Output Sample A Control Bus SHM 1207
SMPB[6:0] Output Sample B Control Bus SHM 1207
AUX Output Auxiliary Pulse Control Port IVS 1209
VDD Power Digital Power IVS 1209
AVD Power Analog Power IVS 1209
VSS Power Digital Ground IVS 1209
AVS Power Analog Ground IVS 1209
도 37B는 DPC(1201)에대한 회로의 실시예를 설명하며 DPLL(2480.4), 확산기 분배기(2482.4), 그레이 카운터(2484.4) 그리고 CAM 모듈(2486.4)등을 포함한다. CAM 모듈(2486.4)는 PFET[6:0] 신호(2454.4), SFET[6:0] 신호(2452.2), SMPA[6:0] 신호(2450.4), SMPB[6:0] 신호(2448.4) 그리고 AUX 신호(2446.4)등을 발생시키기 위한 수정 된 CAM을 포함한다. 도 37C는 CAM 모듈(2486.4)에 대한 하나의 보기적인 실시예를 나타낸다.
예를 들어, CAM 모듈(2486.4)은 워드마다 10 비트 및 인코딩 되지 않은 CAM 모듈(2486.4)의 어드레스 읽기 포트(2502.4)(ADR[63:0])를 포함해서 64 워드(즉, 위에서 언급 된 프리미티브)를 저정한다. 어드레스 읽기 포트(2502.4)는 ADR[63:0]이라고 집합적으로 언급된 64 어드레스 신호를 제공한다. ADR[63:0] 신호(2508.4)의 짝수 ADR 비트(ADR[0], ADR[2],...,ADR[62])는 캠 뱅크 제로와 관련있으며, 홀수 ADR 비트(ADR[1], ADR[3],...,ADR[64])는 이전에 설명된(예를 들어, ADW[4:0] 신호(2430.4)를 참조하여) 바와 같이, 캠 뱅크 원과 관련이 있다. ADR[63:0] 신호(2508.4)들은 32개의 RS 래치들에게 연결되어 있으며 도 37C에 보여진 제어 논리(2506.4)와 연결된 RS 래치(2504.4)(도 37C))를 이용하여 RS 래치를 표현될 수 있다. 제어 논리(2506.4) 및 RS 래치(2504.4)에 대한 더욱 상세한 실시예는 CAM 모듈(2486.4)의 출력에 있는 싱글 펄스 채널과 관련있으며, 도 37D에 나타나 있으며 아래부분에 설명이 되어있다. DPLL(2480.4)(도 37B)은 그레이 카운터(2484.4)(예를 들면, 프리 런닝 10 비트 그레이 카운터)과 연결되어 있고 그 사이에는 확산기 분배기가 위치해 있다. SSC 신호(2424.4)가 작동될 때, 확산기 분배기는 위에 설명된 바와 같이 주파수에 따른 다양한 균일 펄스 스왈로잉 기술을 이용함으로써 대역 확산 클럭킹을 발생시킨다. 대역 확산 모드 작동은 아래에 설명되어 있다.
또한, 확산기 분배기(2482.4)는 표준 및 저전원 모드사이에서 토글링을 하는데 위에서 언급 된 PD_OUT[1:0] 바와 같이 다양한 분배 비를 제공한다. 확산기 분배기(2482.4)에 의해서 제공되는 별도의 분배는 저전원 모드에서 그레이 카운터(2482.2)에 의해서 공급되는 전류를 감소시킨다. 예를 들어, 이진수 계산법에 비교하면, 그레이 카운터(2482.2)는 CAM 모듈(2486.4)에 대하여 오동작없는 읽기 동작을 수행한다. DPC(1201)에 대한 도 37B에 보여진 실시예를 구현하기 위한 동작의 보기는 DPLL(2480.4)에서 시작하며, DPLL(2480.4)은 읽기 데이타를 발생 시키기 위하여 그레이 카운터(2484.4)(즉, 확산기 분배기(2482.4)의해서)를 증분시키고 읽기 데이타는 CAM 모듈(2486.4)의 DRI 신호(2488.4)에 의해서 확인된다. 만약 DRI 신호(2488.4)의 읽기 데이타가 CAM 매치를 CAM 모듈(2486.4)에서 발생시킨다면, 하나 또는 그 이상의 CAM 모듈(2486.4)의 CAM 출력 읽기 어드레서 라인(즉, ADR[63:0] 신호(2508.4))이 활성화 되어 하나 또는 그 이상의 RS 래치(즉, RS 래치(2502.4))들을 셋 또는 리셋시켜서 출력 펄스를 PFET[7:0] 신호(2454.4), SFET[7:0] 신호(2452.4), SMPA[7:0] 신호(2450.4) 그리고 SMPB[7:0] 신호 상에 발생시킨다. 펄스 채널안의 4개의 펄스는 이전에 설명한 바와 같이 완전히 독립적이며 8개의 독립적인 프리미티브 숫자들(각각의 펄스 채널에 8개의 숫자가 하나의 셋)은 그레이 코드이며 CAM 모듈(2486.4) 조절 제어 모듈(REG)(1204)의 CAM 내 특정 어드레스에 쓰여진다. 프리미티브에 대한 어드레스 위치는 ADW[4:0] 신호(2430.4)를 참조한다.
CAM 모듈(2486.4) 논리는 하나의 펄스 채널(즉, n∈{0,1,2,...,7}이고 PFET[n] 신호(2512.4), SFET[n] 신호(2516.4), SMPA[n] 신호(2510.4) 그리고 SMPB[n] 신호(2514.4)에 의해 주어진)는 도 37D에서 상세히 보여진다. ADR[63:0] 신호(2508.4)부터의 8개의 독립적인 CAM ADR 라인들(즉, ADR[8n], ADR[8n+1], ADR[8n+2], ADR[8n+3], ADR[8n+4], ADR[8n+5], ADR[8n+6] 그리고 ADR[8n+7])이 보여지며, RS 래치(2502.4) 중 네개의 RS 래치(RS 래치(2504.4(1)부터 2504.4(4))까지 개별적으로 참조)를 제어한다.
각 제어 논리(2506.4)의 인에이블 제어 논리(2506.4)(1)로 참조되는 ENBL[23:0] 신호(2436.4)에 대한 제어 회로는 자세히 도 37D에서 설명된다. ENBL[23:0] 신호(2436.4)의 ENBL[3n+1] 신호 및 ENBL[3n+2] 신호는 PFET[n] 신호(2512.4) 및 SFET[n] 신호(2516.4)에 대하여 RS 래치 (2504.4(2)) 및 RS 래치 (2504.4(4))를 각각 통제하고 ENBL[23:0] 신호(2436.4)의 ENBL[3n] 신호는 SMPA[n] 신호(2510.4) 및 SMPB[n] 신호(2514.4)에 대하여 RS 래치 (2504.4(1)) 및 RS 래치 (2504.4(3))를 각각 통제한다. 위에서 언급하였듯이 표 5는 ENBL[23:0] 신호(2436.4)에 대하여 부가적인 상세함을 제공한다.
개별적으로 제어 논리(2506.4)의 셋/리셋 제어 논리(2506.4)(2)으로 참조되는 SET[31:0] 신호(2438.4) 및 RST[31:0] 신호(2440.4)에 대한 제어 회로는 자세히 도 37D에서 설명된다. SET[31:0] 신호(2438.4) 및 RST[31:0] 신호(2440.4)는 RS 래치(2502.4)(즉, RS 래치(2504.4(1)부터 2504.4(4))를 CAM 모듈(2486.3) 출력부에서 직접 제어한다. 저전원 모드에서는 이러한 인터페이스는 논리에 의한 ENBL[23:0] 신호들과 결합하여 조절 제어 모듈(REG) 안에서 이 모드에서 작동하기 위해 필요한 ADC 샘플 및 전원 조절 펄스를 발생시키기 위하여 사용된다. 이러한 제어 신호들을 사용함으로써, 조절 제어 모듈(REG)(1204)은 RS 래치(2504.4)를 직접 제어하고 위험한 상황을 모면한다(예를 들어, 셋(S) 및 리셋(R)입력이 동시에 각각의 래치에서 활성화되지 않도록 방지한다).
도 37C에 보여진 바와 같이, CAM(2494.4)은 듀얼 포트 메모리 장치이며 하나의 읽기/쓰기 포트(2496.4)(DWI[19:0] 신호(2428.4), ADW[4:0] 신호(2430.4), WE 신호(2432.4), RE 신호(2434.4) 그리고 DRO[19:0] 신호(2456.4)와 관련있는) 및 하나의 읽기 포트(2498.4)(DRI 신호(2488.4) 및 ADR[63:0 신호(2508.4)와 관련있는])를 가지고 있다. 그레이 카운터(2482.4)에 의해서 매칭 데이타가 CAM(2492.4)의 읽기 포트(2498.4)(DRI 신호(2488.4)를 통하여)안으로 전해 질때 같은 프리미티브 숫자는 두개 이상의 어드레스 위치에 쓰여질 수 있으며 ADR[63:0] 신호(2508.4)(즉, CAM 읽기 어드레스 라인) 상에서 다중 매치를 야기 시킬 수 있다. 다중 매치는 두 개이상의 출력 에지가 동시에 발생한다.
조절 제어 모듈(REG)(1204)는 CAM(2492.4)에 쓰기를 동기화함으로써 다양한 펄스 채널상에서 부주의한 오동작의 발생을 피한다. 키 독립적인 펄스 에지(즉,마스터 에지)가 DPC(1201)의 DPC 프레임에서 다음으로 변할 때, 조절 제어 모듈(REG)(1204)은 종속관계의 펄스 에지(즉, 슬레이브 에지)를 다시 계산하고, CAM(2494.4)을 업데이트한다. 마스터 에지는 n ∈ {0,1,...7}일 때, 프리미티브 PFTS[n], PFTR[n],SFTS[n] 그리고 SFTR[n]에 일치한다. 다른 모든 에지는 슬레이브 에지이거나 보조 에지이다.
만약 DPC(1201)의 현재의 DPC 프레임 안에서 마스터 에지가 원래의 위치(그레이 코드 카운터)에서 다음 프레임 중에 다른 위치로 움직였다면, 특정한 마스터 에지에 관련된 슬레이브 에지는 다른 프레임에서 조절 제어 모듈(REG)(1204)에 의해서 다시 계산되어 CAM(2494.4)로 쓰여진다. 조절 제어 모듈(REG)(1204)는 이러한 태스크를 위험없이 효과적으로 수행하기 위하여 계산, 그레이 코딩 그리고 CAM 쓰기 조정을 제공한다.
마스트 에지에서부터 슬레이브 에지를 계산하기 위한 정보는 조절 제어 모듈(REG)(1204)내에 저장되어 있고, 이러한 정보는 일반적으로 DPC(1201)의 DPC 프레임에서 다음으로 변하지 않는다. 예를 들어, 각각의 채널에 대한 프리미티브 데이타 SPAS 및 SPBS 에지를 계산하기 위해 필요한 슬레이브 에지 정보는 싱글 10 비트 이진수 상수(또는 펄스 폭)로 제공되어지고, 그러한 비트는 조절 제어 모듈(REG)(1204)이, 만약 프리미티브 PFTS 값이 변하면, 새로운 프리미티브 SPAS 값을 계산 및 그레이 코드 하는데 사용되고 또는 만약 프리미티브 PFTR 값이 변하면 새로운 프리미티브 SPBS 값을 계산 및 그레이 코드 하는데 사용된다.
조절 제어 모듈(REG)(1204)이 제공하는 마스터 에지 정보는 DPC(1201)의 DPC 프레임에서 다음으로 변한다. 조절 제어 모듈(REG)(1204)은 이러한 정보를 초기 카운터 0인 DPC(1201) 프레임으로부터 두개의 오프셋으로 이루어진 10 비트 그레이 코드 숫자의 한쌍으로 제공한다. 하나의 오프셋은 CAM 모듈(2486.4)의 출력에서 RS 래치(즉, RS 래치(2504.4))들 중 하나의 셋 입력과 일치하고, 다른 오프셋은 RS 래치의 리셋 입력과 일치한다.
위에서 언급된 바와 같이, CAM(2494.4)(DRI 신호(2488.4)ㅇ와 관련있는)의 읽기 포트(2498.4)는 도 37B 및 37C에 표시된 것과 같이 DPC(1201)내에 위치해 있다. ENBL[23:0] 신호(2436.4)는 CAM(2492.4)의 읽기 포트에만 영향을 미치고 위에 설명된 바와 같이 다중 기능에 사용된다. ENBL[23:0] 신호(2436.4)의 특정한 ENBL 버스 비트가 로우의 상태라면, ENBL[0] 비트와 일치하는 읽기 어드레스 부분은 동작이 정지되고 동작이 금지된 부분(예를 들어, 프리미티브 SPAS[0], SPAR[0], SPBS[0] 그리고 SPBR[0])에 일치하는 데이타 매치는 더이상 매치를 생산하지 않는다. 만약 같은 데이타가 CAM(2492.4)의 동작이 금지되지 않은 다른 읽기 어드레스 부분에서 생성된다면 매치가 생성된다.
ENBL[23:0] 신호(2436.4)는 CAM(2492.4)의 읽기 포트만 영향을 주기 때문에 읽기/쓰기 포트(2496.4)에는 영향을 주지 않는다. 그러므로 읽기/쓰기 포트(2496.4) 통한 CAM(2492.4)에 대한 읽기/쓰기는 방해받지 않는다. 이러한 능력은 PFET[7:0] 신호(2454.4) 또는 SFET[7:0] 신호(2452.4)와 더불어 사용될 수 있고, 부주의한 펄스 오동작을 피할 수 있다. 하나의 가능한 업데이트 순서는 CAM(2494.4)에서 프리미티브 SFTR[0]을 업데이트는 하는 도 37E의 타이밍 다이어그램에서 볼 수 있다.
CAM(2494.4)에 대한 프리미티브 SFTR[0] 업데이트는 SFET[7:0] 신호(2452.4)의 SFET[0] 비트의 상승 에지에서 시작한다. SFET[0] 비트의 상승 에지에서, SFET[0] 프리미티브 매치는 이미 발생한다. 조절 제어 모듈(REG)(1204)은 SFET[0] 비트의 상승 에지를 감지하고 ENBL[2] 신호를 로우로 함으로써 CAM(2494.4)조절 제어 모듈(REG)(1204)의 클럭 주기의 필요한 CAM의 부분을 정지시킨다. 상승 및 하강하는 펄스의 에지는 이미 발생하였기 때문에, PFET[7:0] 신호(2454.4)의 PFET[0] 펄스에 대한 문제점은 생기지 않는다.
CAM(2494.4)의 CAM 부분이 동작 금지 된 후에, 조절 제어 모듈(REG)(1204)은 WE 신호(2432.4)를 하이로 토글링함으로써 CAM이 쓰기를 할수 있다. ADW[4:0] 신호(2430.4)(즉, 읽기/쓰기 어드레스 포트 ADW)는 표 6에 있는 프리미티브 SFTR[0]에 일치하는 어드레스 위치(2)에 정해졌기 때문에, 새로운 프리미티브 SFTR[0]는 CAM(2494.3)의 CAM 어드레스 위치(2)에 쓰여진다. 조절 제어 모듈(REG)(1204)은 ENBL[2] 비트를 하이로 함으로써 부분을 다시 활성화시키고 하강하는 SFET[0] 펄스에 의해서 표시되는 CAM 매치가 표시될 때 SFET[7:0] 신호(2452.4)의 SFET[0] 펄스 하강 에지는 새로운 SFTR[0] 프리미티브 값을 생성된다. 프리미티브를 바꾸는 것은 도 37E에 나타난 보기보다는 다른 프리미티브에 많은 영향을 미친다. 여기에서 언급된 의존성 때문에, 만약 프리미티브 PFTR이 바뀐다면, 프리미티브 SPBS, SFTS 그리고 SFTR등이 다시 계산 즉, 그레이 코드화 되며, 조절 제어 모듈(REG)(1204)에 의해서 CAM(2494.4)으로 업데이트 된다. 또 다른 예에서, 만약 프리미티브 PFTS가 바뀐다면, 프리미티브 SPBS, SFTS 그리고 SFTR등이 다시 계산 즉, 그레이 코드화 되며, 조절 제어 모듈(REG)(1204)에 의해서 CAM(2494.4)으로 업데이트 된다.
최악의 경우, CAM(2494.4)에 대한 쓰기 주기 시간은 7.5 us 인데, 이전에 언급된 업데이트는 22.5 us(즉, 7.5 us의 3배)이 걸린다. CAM(2494.4)의 전체 64 워드를 업데이트 하기 위해서는 약 240 us이 걸린다. 도 37에서 예를 들어, PFET 신호(2402.4) 및 SFET 신호(2404.4)에 대한 스위칭 알고리즘을 만들기 이전의 브레이크를 보여준다. 만약 PFET 신호(2402.4) 및 SFET 신호(2404.4) 사이의 브레이크 시간이 30 us 보다 커다면, 펄스 채널을 업데이트 해야하는 모든 프리미티브(8 숫자)는 이 주기동안에 CAM(2494.4)에게 쓰여진다.
Section 1.1.5: 순열 및 조합 그리고 DLL 및 카운터의 대기 전원 및 다이 크기 최적화에 대한 설명
도 38은 그레이 카운터(2484.4)(도 38B)에 대한 실시예를 보여주는 회로(2600.4)이다. 회로(2600.4)는 10 비트 그레이 카운터를 나타내지만 여기에서 언급된 기술을 바탕으로 어떤 수의 비트를 가지고도 가능하다. 더욱이 회로(2600.4)는 아래에 언급된 기술의 회로를 사용함으로써 저전원 회로도 구성할 수 있다.
회로(2600.4)는 다수개의 플립플롭(2602.4)을 포함하는데, 각각의 플립플롭(2602.4)(1)에서부터 플립플롭(2602.4)(10)까지를 참조할 수 있으며, 논리곱 게이트(2604.4) 및 논리합 게이트(2606.4)도 더불어 포함한다. 회로(2600.4)는 CAM 모듈(2486.4)에 제공되는 10 비트 그레이 카운터(즉, 도 38에서 비트 C0부터 C9)를 발생시킨다.
도 38A는 그레이 카운터(2484.4)에 대한 보기적인 실시예를 보여주는 회로(2610.4)이다. 회로(2610.4)는 회로(2600.4)와 유사하지만 논리곱 게이트(2604.4)를 사용하지 않고 부정 논리곱 게이트(2612.4) 및 부정 논리합 게이트(2614.4)를 사용한다. 도 38 및 38A에서 플립플롭(2602.4)(2)에서 플립플롭(2602.4)(10)까지 클럭 신호(2603.4)의 보완적인 클럭 신호(CLK 바)(2605.4)를 수신하는 동안에 플립플롭(2602.4)(1)은 클럭(CLK) 신호(2603.4)를 수신한다. 회로(2610.4) 및 회로(2600.4)는 저전원 회로 기술을 사용하여 구체화할 수 있다.
도 38B 및 38C는 적은 수의 회로 구성요소를 사용함으로써 종래의 플립플롭 회로보다 더 향상된 저전원을 사용하는 회로의 구체화를 보여준다. 도 38B는 도 38 또는 38A의 플립플롭(2602.4(1))에 대한 실시예를 보여준다. 도 38B는 인버터들(2622.4, 2626.4 그리고 2628.4)과 더불어 트랜지스터(2620.4 및 2624.4)(즉, P-타입 및 N-타입 트랜지스터)를 포함한다. 트랜지스터(2620.4)는 D 입력 신호(2630.4)를 수신하고 트랜지스터(2620.4 및 2624.4)는 각각의 Q 신호(2634.3) 및 QN(Q NOT OR Q bar) 신호(2636.4)를 제공하는 인버터들(2626.4 그리고 2628.4)과 더불어 클럭 신호(2632.4)를 수신한다.
유사한 방법으로, 도 38C는 도 38 또는 38A에서의 플립플롭(2602.4(2)에서 2602.4(10)까지)의 실시예를 보여준다. 도 38C는 트랜지스터(2640.4 및 2642.4)(즉, 각각 P-타입 및 N-타입 트랜지스)과 더불어 인버터들(2644.4, 2646.4 그리고 2648.4)을 포함한다. 트랜지스터(2640.4)는 D 입력 신호(2650.4)를 수신하며, 트랜지스터(2640.4 및 2642.4)는 클럭(CLF bar) 신호(2652.4)와 더불어 각각의 Q 신호(2654.4) 및 QN(Q NOT) 신호(2656.4)를 제공하는 인버터들(2646.4 그리고 2648.4)를 포함한다.
도 38D는 배타적 논리합 게이트(예를 들어, 도 38 및 38A의 배타적 논리합 게이트(2606.4) 또는 도 38D에 보여진 배타적 논리합 게이트(2717.4))에 대한 보기적인 회로 실시예이다. 도 38D는 인버터(2700.4 및 2702.4) 그리고 트랜지스터(2704.4 및 2706.4)를 포함한다. 입력 신호(A)(2708.4) 및 입력 신호(B)(2710.4) 등이
Figure 112005025274559-pct00001
에 따른 출력 신호(Z)(2712.4)을 제공하는 인버터(2702.4)와 더불어 트랜지스터(2704.4 및 2706.4)에게 제공된다.
마찬가지로, 도 38E는 종래의 배타적 부정 논리합보다 저전원을 사용하는 배타적 부정 논리합 게이트(2720.4)의 보기적인 회로 실시예를 나타낸다. 도 38E는 인버트(2722.4 및 2724.4) 및 트랜지스터(2726.4 및 2728.4)를 포함한다. 입력 신호(A)(2730.4) 및 입력 신호(B)(2732.4)등이
Figure 112005025274559-pct00002
에 따른 출력 신호(Z)(2734.4)를 제공하는 인버터(2702.4)와 더불어 트랜지스터(2704.4 및 2706.4)에 제공된다.
도 38F는 트랜지스터(2726.4 및 2728.4) 및 인버터(2746.4)를 포함하는 인버팅 멀티플렉서(2740.4)의 보기적인 회로의 구체화를 보여준다. 인버팅 멀티플렉서(2740.4)는
Figure 112005025274559-pct00003
에 따른 입력 신호((A)(2748.4),(B)(2750.4) 그리고 (C)(2752.4))를 수신하며 출력 신호(Z)(2754.4)를 제공한다.
도 38G는 이진수에서 그레이 변환(BGC)(2770.4) 및 그레이에서 이진수 변환(GBC)(2780.4)을 위한 보기적인 회로의 구체화를 보여준다. BGC(2770.4)는 배타적 논리합 게이트(2772.4)를 이용하여 이진수에서 그레이 코드로의 4 비트 변환을 보여주며, GBC(2780.4)는 배타적 논리합 게이트(2772.4)를 이용하여 그레이 코드에서 이진수로의 4 비트 변환을 보여준다. 배타적 논리합 게이트(2772.4)는 위에서 언급된 바와 같이 도 38D를 참조하여 전원 소비를 최소화할 수 있도록 구체화할 수 있다.
다른 형태의 본 발명의 실시예에 있어서, 펄스 폭 모듈을 실행하기 위해서는 인버터 스테이지와 탭(즉, 위에서 열거된 보기 1에서 )과 더불어 저주파수 디지털 위상 잠금 루프(DPLL) 전압 제어 발진기(VCO)를 포함한다. 도 38H는 위상 주파수 센서(PFD 또는 위상 센서)(2802.4), 충전 펌프(2804.4), 루프 필터(2806.4), VCO(2808.4) 그리고 주파수 분배기(2810.4)를 포함하는 본 발명의 실시예를 보여준다.
PFD(2802.4)는 라인(2814.4) 상으로 기준 주파수(즉, 32KHz) 및 라인(2812.4) 상으로 주파수 분배기(2810.4)로부터 피드백 신호를 수신하며, 충전 펌프(2804.4)에 신호를 증가 및 감소 시킬것인지를 결정한다. 충전 펌프(2804.4)는 신호 증가 및 감소에 따라서 루프 필터(2806.4) 및 VCD(2808.4)에게 신호를 제공한다. VCD(2808.4)는 위의 도 3에서 언급된 유사한 방식으로 링 발진기를 포함하고 있으므로 설명의 중복을 피한다. VCD(2808.4)로부터의 출력 신호는 주파수 분배기(2810.4)에 의해서 수신되어지며, 분배기는 출력신호를 필요한 주파수로 분배하며 피드백 신호의 요구에 의해 제공된다.
펄스 폭 모듈에 대한 다른 실시예는 디지털 비교기(즉, 위에서 언급된 보기 2)와 결합된 카운터를 가진 고주파수 DPLL 및 내용 주소화 기억 장치(즉, 위에서 언급된 보기 3)과 결합된 DPLL의 하이브리드이며 요구된 펄스 폭 변조 신호를 발생시킨다.
더욱 상세하게는, 도 38I은 펄스 폭 모듈 신호를 발생하기 위해 도움을 주는 회로(2900.4)를 나타낸다. 회로(2900.4)는 어드레스 라인(ADR) 및 데이타 라인(D1)을 가지고 있는 메모리(2906.4)(랜덤 액세스 메모리)에 쓰기 위해 논리 게이트(2909.4)를 제어하는 디코더(2902.4)를 포함한다. 메모리(2906.4)는 이상적인 펄스 폭 변조 신호를 위한 시작과 정지 시간을 결정하기 위한 정보를 저장한다.
메모리(2906.4)는 제어기(2924.4)의 통제에 의하여 멀티플렉스(2912.4), 배타적 논리합 게이트(2910.4) 및 멀티플렉스(2918.4)등에게 멀티플렉스(2908.4)를 통하여 데이타(DO 터미날에서)를 제공한다. 제어기(2924.4), 배타적 논리합 게이트(2910.4), 멀티플렉스(2912.4 및 2918.4), 레지스터(2914.4 및 2920.4) 그리고 덧셈기/뺄셈기(2916.4)의 통제는 기준 카운터(2926.4)와 비교하기 위하여 비교기(2922.4)에 제공 할 데이타를 결정한다. 비교기(2922.4)는 도 36A의 비교기(2310.4)와 유사하며 펄스 폭 변조 회로(즉, 도 36A에 언급된 PWM 회로(2314.4))에게 출력 신호를 제공한다. 결과적으로 메모리와 비교기를 사용함으로써 펄스 폭 변조 신호가 발생된다.
Section 1.1.6: 유도 손실에 대한 데드 타임을 최적화하기 위한 동기 드라이버의 위상 오프셋 튜닝의 설명
스위칭 전원 공급의 효과적인 최적화는 일반적으로 하위 트랜지스터(도 46의 회로(1301.2)에 있는 QB1)를 가로지른 회로에 삽입되거나 잘알려진 대로 FET에 부착되어 있는 쇼트키 다이오드에 의해 방출되는 전원을 최소화하는 것이다. 도 46에서 쇼트키 다이오드의 명칭은 S1으로 표시되어 있다. 다이오드(S1)에 걸친 전압 드롭을 최소화하기 위하여, 트랜지스터(QB1)를 터미널(S) 및 접지 사이에 부착시키고, 다이오드(S1)에 걸친 전압 드롭을 감소시키는 경우에는 전원을 공급시킴으로써, 다이오드에 의해 방출되는 전원을 상당히 감소시킬 수 있다. 물론, 방출된 전원은 장치에 전달되지 않으므로 비효율성의 발신지이다. 다이어드(S1)이 전도하는 시간을 줄이는 것은 도전적이다. 다이어드(S1) 전도하는 시간을 최소화하는 것은 바람직하지만 만약 QB1 및 QT1 에 대한 스위칭 신호가 너무 작다면, 스위치를 온/오프하는데 걸리는 타임 딜레이때문에 양쪽 모두의 트랜지스의 전원이 동시에 들어올 수 있으며 효율성의 커다란 손실이며 또한 무제한적인 전류가 QT1 을 통하여 QB1 에 흐르는 입력 전원으로부터 접지로 흐르기 때문에 재난적인 회로의 손상을 일으킬 수 있다. 그래서 전도에 있어서 중복됨이 없이, QB1 에 대한 게이트 신호를 QT1 에 대한 게이트 신호에 최대한 가깝게 접근시키는 것이 최적화의 방법이다.
도 39는 스위칭 타이밍 다이어그램인 도 46의 터미널(S)에서 기대대는 전압을 나타낸다. 터미널(S)의 전압은 QT1 의 게이트 드라이버가 끄져있을 때 하강하며, 쇼트키 다이오드(S1)에 의해 잡힐때 까지 떨어진 후 그 다음에는 QB1 에 전원이 들어오면서 전압이 공급 레일까지 회복된다. 이러한 프로세스는 QB1 의 게이트가 꺼져 있는 펄스의 다른 끝에서는 반대 순서로 일으난다. 전류는 다시 다이오드(S1)에 흐르도록 하며, 터미널(S)에서의 전압은 접지 이하로 떨어지며, QT1 의 전원이 들어올때 까지 전원이 방출되며, 터미널(S)에서의 전압은 포지티브한 공급 레일까지 스위치를 올리며, 주기는 반복된다.
종래의 기술에서는 보호 대역을 이러한 두개의 게이트 신호사이에서 반드시 설치해야 했다. 이러한 보호 대역은 충분히 길어서 꼭 장치에서 필요한 가장 늦은 트랜지스터도 수용하여야 한다. 본 발명에서는, 스위칭 전원 공급 장치 제어기(1200)에 의해서 조절되는 전원 공급 설계자에 의한 데이타 및 외부 트랜지스터의 특징을 포함하는 데이타를 스위칭 전원 공급 장치 제어기(1200)의 내부 메모리에 저장하는 프로그램을 사용한다. 따라서, 고정된 보호 대역 및 시간은 필요하지 않다. 첫번째 발명의 구체화에 있어서, 개인적인 디바이스를 위하여 발표된 데이타 중 이용할 수 있는 최소 숫자를 사용하였고, 위상 오프셋 값을 REGhw에 저장하였다. 다른 발명의 구체화에 있어서, 이것을 좀 더 최적화 하였다. 이것은 주어진 출력 상태의 효율을 관찰함으로써 가능하다. 버크(buck) 전원 공급을 위해서는 출력 전압은 입력 전원 전압에 의해 배수가 되는 듀티 사이클과 동일하다. 계산된 출력 전압과 실제 출력 전압의 편차는 유도자, 저항기, 캐패시터 및 트랜지스터들의 기생 효과 때문이다. 효율성의 극대화가 될때까지 QB1 과 QT1 사이의 타이밍을 시간을 두고 튠닝한다. 이러한 튜닝은 트랜지스트가 중복될 때 점차 감소하지만 회로에서 실제 장치의 트랜지스터에 전달되는 게이트 드라이버 신호 타이밍은 다이나믹하게 적응을 한다. 스위칭 전원 공급 장치 제어기(1200)는 트랜지스터의 스위칭 타임이 공급되는 부하 전류 및 작동되는 온도에 따르기 때문에 회로 상에서 다수의 보호 대역을 가질 수 있다. QB1 과 QT1 전원 공급 사이의 필요한 위상 오프셋의 양은 다를 수 있다. 따라서 양쪽 모두의 정교한 튠닝을 할 수 있다. 내부 전압 공급(1209)에 위치해 있는 켈빈 온도 센서로부터의 온도 데이타는 제어기가 사용한다. 위에서 언급된 본 발명의 구체화에서, 제어기에 대한 트랜지스터의 상승 및 하강 시간 변수는 실제 사용되는 트랜지스터의 특징을 고려하지 않는 종래의 기술에 비하여 상당한 향상을 얻을 수 있다.
두번째의 실시예에서는, 사용되는 장치를 다이나믹하게 적용하여 효율성이 향상 시킬수 있기 때문에 주어진 트랜지스터와 출력 구성요소에서 최적의 효율성을 성취할 수 있다.
Section 1.1.7: 동기 샘플링 다중 출력
샘플 및 홀더 모듈(SHM)(1207)은 아날로그-디지털 변환기(1206)가 수신할 때 까지 다양한 전압과 전류를 샘플링하며 홀더하고 있다. 제어 루프에 있는 아날로그 입력 신호는 SHM을 통한 디지털 펄스 변환기(1201)에 의해서 공급되며, 아날로그-디지털 변환기(1206)에 의해 디지털 신호로 변환된다. 보기에서, SHM(1207) 13개의 전압 및 7개의 전류를 샘플하고 홀더하며 7개의 전압은 제어기 및 드라이버에 공급되는 외부 전원 공급과 관련이 있으며 2개의 전압은 SUPPLYA 및 SUPPLYB 그리고 4개의 보조 저압은 켈빈 온도 센서(3516.4)의 VOUT, 3개의 패드(TEMPEXT, AUX0 그리고 AUX1)와 관련이 있다. 도 40은 SHM(1207)의 기능적인 블록 다이어그램이다. 기능적인 블록 다이어그램은 입력/출력(I/O), 회로(3008.4), 전압 분배기(scalar)(3010.4), 멀티플렉서(3012.4) 그리고 멀티플렉스(3016.4)를 포함한다. 외부 전압은 전압 분배기(3010.4)에 제공된 출력 신호(OUTV)와 함께 패드(300.4)를 통한 I/O 회로(3008.4)에 의해서 샘플된다. 전압 분배기(3010.4)는 조절 제어 모듈(REG)(1204)로부터 받은 scale[3:0]신호의 제어에 의해서 출력 신호를 수용할 수 있는 수준으로 분배하거나 조정한다. 예를 들어, 외부 전압(예를 들어, 15V 이하)음 아날로그-디지털 변환기(1206)(예를 들어, 입력 범위 0에서 3.3V)에 맞는 적절한 값으로 조정한다.
I/O 회로(3008.4)는 SSUP 신호 및 SELVX 신호를 조절 제어 모듈(REG)(1204)에서 받고 AUX 신호 및 SCLKVX 신호는 DPC(1201)에서 받는다. AUX 신호는 하나 이상의 외부 공급 전압을 샘플링하기 위해 샘플 클럭을 제공한다. SSUP 신호는 어느 외부 공급 전압을 샘플할지를 선택하기 위하여 선택 클럭을 제공한다. SCLKVX 신호는 SMPA[6:0] 신호(2450.4) 및 SMPB[6:0] 신호(2448.4)와 일치하며 이러한 신호들은 아날로그-디지털 변환기(1206)에 대한 아날로그 전압의 샘플링(그리고 홀딩)을 제어한다. SELVX 신호는 어느 외부 공급 전압을 샘플할지를 선택하기 위하여 선택 클럭을 제공한다. I/O 회로(3008.4 및 3016.4)에 제공된 IDDQ 신호는 이러한 회로들에 대한 테스터 제어 신호를 표시한다.
외부 전류는 패드(3002.4 및 3006.4)를 통하여 I/O 회로(3016.4)에 의해서 샘플되고, 패드(3002.4 및 3006.4)사이에 연결된 저항기(3004.4)를 공급된 출력 신호(OUTC)와 함께 사용한다. I/O 회로(3016.4)는 조절 제어 모듈(REG)(1204)부터의 SWCAP[2:0] 신호 및 SELIX 신호를 DPC(1201)부터 SCLKIX 신호를 수신한다. SWCAP[2:0]은 스위치드 용량성 네트웍을 위한 입력 제어를 공급한다. SCLKIX 신호는 SMPA[6:0] 신호(2450.4) 및 SMPB[6:0] 신호(2448.4)와 일치하며 신호는 아날로그-디지털 변환기(1206)에 대한 SHM(1207) 내부에서 아날로그 전압(및 전휴)의 샘플링(및 홀딩)을 제어한다. SELVX 신호는 어느 외부 공급 전압을 샘플할지를 선택하기 위하여 선택 클럭을 제공한다.
조절 제어 모듈(REG)(1204)으로부터의 MXSEL[4:0] 신호의 제어로 멀티플랙서(3012.4)는 어느 입력이 출력 신호(VINADC)로써 아날로그-디지털 변환기(1206)로 보내질지를 선택한다. 위에서 언급된 입력 신호 이외에 멀티플랙서(3012.4)는 켈빈 온도 센서로부터의 VOUT 신호 및 사용가능한 배터리 공급(예를 들어 다음에 언급될 배터리 제로 및 배터리 원)으로부터의 COUL0 및 COUL1를 수신한다.
도 40A는 기능적인 개략도이며 I/O 회로(3008.4 및 3016.4)에 대한 보기를 나타낸다. 패스 게이트(3034.4)를 통하여 논리 회로(3036.4)에 이르는 샘플링된 신호와 더불어 외부 전압 또는 전류는 패드(3030.4) 및 정전 방전 보호(ESD) 회로(3032.4)를 통하여 샘플링된다. 예를 들어, 패스 게이트(3040.4)는 개방 되고, 샘플된 신호가 리드(3042.4)(스위치드 캐패시터 네트웍으로부터의 출력 전압 또는 출력 신호에 대해 OUTV 및 OUTC로 명칭된)를 통하여 아날로그-디지털 변환기(1206)에게 공급될 때 까지 홀딩 캐패시터로 작동하는 캐패시터(3038.4)에게 신호를 공급되기 이전에 논리 회로(3036.4)는 샘플링된 신호를 저장(buffers) 또는 크기 조정(scales)을 한다.
일반적인 기능면에서는 선택 클럭(즉, DPC(1201)부터의 SCLKIX, SCLKVX, AUX 신호들)은 입력 전압이 캐패시터(3038.4)를 충전하면서 패스 게이트(3034.4)를 제어한다. 선택 라인(즉, 조절 제어 모듈(REG)(1204)부터의 SELIX, SELVX, SSUP 신호들)은 캐패시터(3038.4)에 저장된 값을 조정(즉, 전압 분배기(3010.4)에 의하여)하고 아날로그-디지털 변환기(1206)로 전송된다. 만약 전류가 측정된다면, 캐패시터(3038.4)는 스위치드 캐패시터 네트웍의 일부분이 되어 아날로그-디지털 변환기(1206)에 의해 변환하기 위한 적절한 값을 갖도록 샘플된 신호 전압(즉, 레지스터(3004.4))을 곱한다.
도 40B는 회로의 개략도이며 예시적인 전압과 전류 선택을 나타낸다. SHWIREI 신호, SHWIREV 신호 그리고 SNHREF 신호는 패드(3060.4, 3062.4 그리고 3064.4)를 통하여 각각 제공된다. SHWIREI 신호, SHWIREV 신호 그리고 SNHREF 신호는 전류, 전압 그리고 접지 기준에 일치하기 위하여 I/O 회로(3008.4 그리고 3016.4)(도 40)에 의해 측정된다. 설명된 바와 같이, SCLKIX 그리고 SCLKVX 신호들와 대응하는 패스 게이트(3066.4, 3072.4, 3076.4 그리고 3080.4)가 입력 전압과 대응하는 캐패시터(3084.4 및 3086.4)를 충전하기 위하여 제어한다. SELIX 및 SELVX 신호와 일치하는 패스 게이트(3068.4, 3074.4, 3078.4 그리고 3082.4)는 일치하는 캐패시터(3084.4 및 3086.4)가 출력 신호(샘플된 전압 또는 전류에 대하여 각각 VOUTV 또는 VOUTC 로 명칭된)로 통과하기 위해 충전을 한다.
도 40C는 다른 실시예에서, SHM(1207)에 대한 인터페이스 신호 블록 다이어그램을 나타낸다. 인터페이스 신호는 IDDQ 신호(3700.4), AUX0 신호(3702.4), AUX1 신호(3704.4), TEMPEXT 신호(3706.4), VOUT 신호(3708.4), SUPPASE nsE 신호(3710.4), SUPPBSE nsE 신호(3712.4), SHWIREI[6:0] 신호(3714.4), SHWIREV[6:0] 신호(3716.4), SMPA[6:0] 신호(3720.4), SMPB[6:0] 신호(3722.4), SHNREF[9:0] 신호(3724.4), SELA[12:0] 신호(3726.4), SELB[6:0] 신호(3724.4), DIV[2:0] 신호(3730.4), SHM_CLK 신호(3732.4), MUXSEL[1:0] 신호(3734.4), DONE 신호(3738.4), VSEL_SMPA[8:0] 신호(3740.4), ISEL_SMPA[6:0] 신호(3742.4), VREF_HALF 신호(3748.4), VSSIOA/B 신호(3750.4), VSS 신호(3750.4), AVS 신호(3754.4), VINADC 신호(3758.4), ADV 신호(3760.4), VDD 신호(3762.4) 그리고 VDDIOA/B 신호(3764.4)을 포함한다. 패드(3718.4)는 외부 스위칭 전원 공급 장치 제어기(1200)으로 받은 신호를 표시한다.
IDDQ 신호(3700.4)는 테스터 신호이며 AUX0 신호(3702.4) 및 AUX1 신호(3704.4)는 보조 장치에 대한 외부 신호이다. TEMPEXT 신호(3706.4)는 외부 배터리에 연결된 온도 센서 회로로부터 제공된다.
VOUT 신호(3708.4)는 전압이 변환할 때 아날로그-디지털 변환기(1206)의 접지부터 접지를 분리하기위하여 샘플되고 저장되는 켈빈 온도 센서(예를 들어, 도 54의 켈빈 온도 센서(2232.4))로부터의 전압을 나타낸다.
SUPPASE nsE 신호(3710.4) 및 SUPPBSE nsE 신호(3712.4)는 외부 공급(A) 및 공급(B) 전원 공급에 있는 전압을 감지한다. SHWIREI[6:0] 신호(3714.4)는 각각의 7개 외부 전원 공급에 대한 센스를 통하여 전압 하강을 감지하는데 사용된다. SHWIREV[6:0] 신호(3716.4)는 각각의 7개 외부 전원 공급에 대한 전압을 감지하는데 사용된다. SHNREF[9:0] 신호(3724.4)는 각각의 외부 전원 공급의 전압 및 전류에 대한 접지 기준이며 또한, SUPPLY(A), SUPPLY(B), AUX0 신호(3702.4), AUX 신호(3704.4) 그리고 TEMPEXT 신호(3706.4)등에 대한 3개의 부가적인 기준이 있다.
SMPA[6:0] 신호(3720.4)는 DPC(1201)로부터 수신하며 7개의 전원 공급의 부하에서 전압을 샘플링하는데 사용된다. SMPB[6:0] 신호(3722.4)는 DPC(1201)로부터 수신하며 7개의 공급(아래에서 자세히 언급 될)에 대한 감지 저항기를 지나는 전압 강하를 샘플링하는데 사용된다. SELA[12:0] 신호(3726.4)는 조절 제어 모듈(REG)(1204)으로부터 수신하며 어느 채널 전압이 분배기(3804.4)(도 40D)롤 전송될지를 결정한다. SELB[6:0] 신호(3728.4)는 조절 제어 모듈(REG)(1204)으로부터 수신하며 채널 전류 측정을 결정한다.
VSEL_SMPA[8:0] 신호(3740.4)는 조절 제어 모듈(REG)(1204)으로부터 수신하며 리딩 에지에 대한 샘플 펄스의 스와핑을 결정한다. ISEL_SMPA[6:0] 신호(3742.4)는 조절 제어 모듈(REG)(1204)으로부터 수신하며 폴링 에지에 대한 샘플 펄스의 스와핑을 결정한다.
DONE 신호(3738.4)는 변환이 끝났을 때 아날로그-디지털 변환기(1206)로부터 수신한다. DIV[2:0] 신호(3730.4)는 조절 제어 모듈(REG)(1204)으로부터 수신하며 분배기(3804.4)의 분배 값을 결정한다.
SHM_CLK 신호(3732.4)는 프레임 주파수 16배의 주파수를 가지고 CLKGEN(1223)으로부터 수신하며 DPC(1201) 내의 CTS[4]에서 발생 된 값이다. MUX_SEL[1:0] 신호(3734.4)는 멀티플렉서(3806.4)(예를 들어, 도 40D의 아날로그 멀티플렉스)에 대한 출력 신호를 선택하기 위해 사용되며 아날로그-디지털 변환기(1206)로 전송된다. VDDIOA/B 신호(3764.4)는 고전압 스위치를 사용할때 기판 연결을 위해 필요한 최고 전압이다. VSSIOA/B 신호(3750.4)는 고전압 스위치를 사용할때 기판 연결을 위해 필요한 최저 전압이다.
VDD 신호(3762.4)(예를 들어, 3.3V)는 어떤 제어 논리에 필요한 디지털 전압이다. VSS 신호(3752.4)는 어떤 제어 논리에 필요한 디지털 접지이다. AVD 신호(3760.4)(예를 들어, 3.3V)는 어떤 제어 논리에 필요한 아날로그 전압이다. AVS 신호(3754.4)는 값을 아날로그-디지털 변환기(1206)에 의해 변환할 때 아날로그-디지털 변환기(1206)의 접지에 연결하기 위한 아날로그 접지이다. VINADC 신호(3758.4)는 0에서 3.0V의 범위에서 아날로그-디지털 변환기(1206)에게 제공된다. VREF_HALF 신호(3748.4)는 멀티플렉서(아래에서 언급 될)에 필요한 전압 오프셋이며 멀티플렉서는 아날로그-디지털 변환기(1206)를 지나는 포지티브 또는 네거티브 전압 차이를 측정한다. VREF_HALF 신호(3748.4)의 값은 VREF 신호(3440.4)(도 54A)의 반이며 IVS(1209)에서 수신받는다. 인터페이스 신호는 표 1.1.7A에서 요약되어 진다.
I/F Signal Type Description Source Destination
IDDQ Input Test input if needed ITS[#]
AUX0 Inut I/0 PAD auxiliary sample 칩 I/O
AUX1 Input I/0 PAD auxiliary sample 칩 I/O
TEMPEXT Input I/0 PAD external temp 칩 I/O
VOUT Input I/0 PAD internal temp 칩 I/O
SUPPASE nsE Input I/O PAD SUPPLY A 칩 I/O
SUPPBSE nsE Input I/O PAD SUPPLY B 칩 I/O
SHWIREI[6:0] Input I/O PAD for current sample 칩 I/O
SHWIREV[6:0] Input I/O PAD for voltage sample 칩 I/O
SMPA[6:0] Input Sample pulse for leading edge DPC 1201
SMPB[6:0] Input Sample pulse for falling edge DPC 1201
SHNREF[9:0] Input I/O PAD ground reference 칩 I/0
SELA[12:0] Input Select leading edge (voltages) REG 1204
SELB[6:0] Input Select falling edge (current) REG 1204
DIV[2:0] Input Select divider value REG 1204
SHM_CLK Input CLK for sampling CLKGEN[#]
MUXSEL[1:0] Input Analog Mux Select REG 1204
DONE Input ADC conversion finished ADC 1206
VSEL_SMPA[8:0] Input Selects leading edge swap REG 1204
ISEL_SMPA[6:0] Input Selects falling edge swap REG 1204
VDDIOA Input I/O Power for HV transistors IVS 1209
VDDIOB Input I/O Power for HV transistors IVS 1209
VSSIOA Input I/O Ground for HV transistors IVS 1209
VSSIOB Input I/O Ground for HV transistors IVS 1209
AVS Input Analog Ground IVS 1209
AVD Input 3.3V Analog Power IVS 1209
VINADC Output Data for the ADC ADC 1206
VDD Input Global Digital 3.3V
VSS Input Global Ground 3.3V
VREF_HALF Input 1/2 VREF for the Multiplier IVS 1209
도 40D는 다른 실시예에 있어서 SHM(1207)의 기능적인 블록 다이어그램(3788.4)이다. 도 40D는 도 40과 유사하며 일반적인 동작에 대한 반복적인 언급은 하지 않는다. 도 40D의 블록 다이어그램(3788.4)은 I/O 회로(3800.4), 멀티플렉스(3802.4), 분배기(3804.4), 멀티플렉스(3806.4), I/O 회로(3810.4) 그리고 멀티플렉스(3808.4, 3820.4 그리고 3822.4)를 포함한다.
블록 다이어그램(3788.4)에서의 일반적인 기능은 9개의 전압을 샘플하는데, 그 중 7개는 외부 전원 전압 공급이고 2개는 SUPPLY(A) 및 SUPPLY(A)이며 또한 각각의 조절된 출력 전원 공급의 위하여 감지 저항기(도 40D의 감지 저항기(3814.4))의 전압 차이를 샘플한다. 부가적으로, 필요에 따라 몇개의 샘플된 신호가 있는데, 예를 들어, 배터리(즉, VOUT 신호(3707.4)의 전압), 켈빈 온도 센서(2232.4)(도 54)로부터의 내부 전압, TEMPEXT 신호(3706.4), AUX0 신호(3702.4) 그리고 AUX1 신호(3704.4)의 전압에 연결된 온도 감지 시스템의 결과로써 스위칭 전원 공급 장치 제어기(1200)의 전압이다.
일반적으로, 블록 다이어그램(3788.4)은 DPC(1201), 조절 제어 모듈(REG)(1204) 그리고 아날로그-디지털 변환기(1206)등과 인터페이스로 연결되며, 외부 발신지 3개의 아날로그 입력(패드 3818.4, 3816.4 그리고 3812.4)으로부터 최대 15V(예를 들어, PDA) 내지 16V(예를 들어, 디지털 카메라)를 수신하는 것을 나타낸다. 도 40D에 보여진 바와 같이, I/O 회로(3800.4 및 3810.4)는 함께 결합되어 있고 전압과 전류를 동시에 샘플하며, 필요에 따라 다른 시간에 이러한 측정값을 변환시킨다.
ISEL_SMPA[6:0] 신호(3742.4)의 제어하에 멀티플렉스(3820.4)는 SMPA[6:0] 신호(3720.4) 및 SMPB[6:0] 신호(3722.4)로부터의 신호를 선택하고 I/O 회로(3810.4)를 위해 SMPI 신호(3821.4)를 발생시킨다. VSEL_SMPA[8:0] 신호(3740.4)의 제어하에 멀티플렉스(3822.4)는 SMPA[6:0] 신호(3720.4) 및 SMPB[6:0] 신호(3722.4)로부터의 신호를 선택하고 I/O 회로(3800.4)를 위해 SMPV 신호(3823.4)를 발생시킨다.
도 40E는 구체적인 실시예에서, I/O 회로(3800.4 및 3810.4)에 대한 블록 다이어그램을 나타내며 다수의 트랜스미션 게이트(3824.4, 3830.4), ESD 보호기(3825.5), 하나 또는 하나이상의 캐패시터(3828.4) 그리고 테스트 장치(IDDQ 신호(3700.4) 통하여)를 가진 논리 회로와 더불어 포함한다. 도 41E는 도 40A와 유사하며, 반복된 설명은 하지 않는다.
도 40E에 보여진 바와 같이, SHWIREI 신호(3716.4)는 전압 신호가 감지 저항기(3814.4)(도 40D)를 통해서 측정되는 것을 나타낸다. 전류의 샘플링을 예로 들면, 스위치드 캐패시터 네트웍은 7개 각각의 전류를 명백하게 증가시키기 위해 사용된다(아래에 상세히 설명된다). SHWIREI 신호(3716.4)는 측정되어질 전압 신호를 나타되며, SHNREF 신호(3724.4)는 접지 기준을 위한 전압 신호를 나타낸다. TEMPEXT 신호(3706.4) 및 VOUT 신호(3708.4)와 더불어 SUPPLY(A) 및 SUPPLY(B)는 전압을 샘플 및 측정하는 SHWIREV 신호(3714.4) 및 SHNREF 신호(3724.4)의 조합을 이용하여 측정된다.
도 40F는 보기적인 회로의 개략도이며, 다른 실시예를 위한 전압 및 전류 선택을 설명하며, 도 40E의 일부분을 확대한것이다. 일반적인 기능(도 40D 및 1.1.7g를 참조하여)에서, 세가지 기본적인 아날로그 입력 신호들은 다음과 같다. SMPV 신호(3823.4)에 대한 샘플 펄스가 있을 때, 패드(3816.4 및 3818.4) 사이의 측정된 전압은 전압 측정값으로 부하에 있는 홀딩 캐패시터(3858.4)에 저장된다.
SMPI 신호(3821.4)에 대한 샘플 펄스가 있을 때, 패드(3812.4 및 3816.4) 사이의 측정된 전압은 패스 게이트(3840.4)의 적당한 스위칭에 의해 평행으로 배열되어 있는 캐패시터(3856.4)에 저장되며 측정된 전압은 감지 저항기(3814.4)를 통하여 측정된 전압을 나타낸다. 감지 저항기(3814.4)를 통한 전압 차이는 외부 전원 공급 토폴로지에 따라서 포지티브 또는 네거티브이다.
SELA 신호가 SELA[12:0] 신호(3726.4)와 일치하다는 것이 확인된다면, 홀딩 캐패시터(3858.4)에 있는 전압은 VOUTV 신호(3912.4)로써 전압 분배기(3804.4)로 전송된다. SELB 신호가 SELB[12:0] 신호(3728.4)와 일치하다는 것이 확인된다면, 캐패시터(3856.4)는 패스 게이트(3840.4)의 적당한 스위칭에 의해 직렬로 쌓여져서, 전압 곱셈(즉, 4의 배수)을 실행하며, VOUTC 신호(3859.4)를 제공한다..
분배기(3804.4)는 전압을 분배하여 0 - 3V사이로 만들어서 아날로그-디지털 변환기(1206)가 수용할 수 있는 적당한 전압으로 만든다. 분배기(3804.4)를 위한 분배 회로는 스위치, 두개의 중복되지 않는 클럭 그리고 제어 논리를 가진 캐패시터 비율을 이용함으로써 실행된다. 중복되지 않는 클럭은 분배기 네트웍의 캐패시터를 방전하며 다음 전압 샘플을 위해 분배 네트웍을 준비한다.
도 40G는 다른 실시예의 클럭 발생 회로를 나타낸다. 두개의 중복되지 않는 클럭들, DCLKH 신호(3884.4) 및 DCLKL 신호(3886.4)는 두개의 RS 래치(3876.4 및 3878.4) 및 논리곱 소자(3880.4) 및 논리합 소자(3882.4)와 같은 제어 논리를 사용함으로써 실행된다. 클럭 발생 회로는 DONE 신호(3738.4), SHM_CLK 신호(3732.4) 그리고 DIV 신호(3730.4) 수신하여 DCLKH 신호(388.4) 및 DCLKL 신호(3886.4)를 발생시킨다. 표 1.1.7b는 주어진 입력 전압에 대한 분배 및 조정 값을 나타내며 아날로그-디지털 변환기(1206)로부터의 표본적인 값을 나타낸다.
Divide Values Input Voltages ADC Value
(Scalar integers) (Voltage)
1 0.498-2.502 166-834
2 2.508-5.502 418-917
3 5.508-11.508 459-959
4 8.520-17.91 640-995
예를 들면, 홀딩 캐패시터(3856.4)에 저장된 맥시멈 입력 전압은 6V이다. 사용된 캐패시터의 종류(예를 들면, PiP 캐패시터는 13.5V 까지 저장 가능)에 따라, 두개 이상의 캐패시터가 분배기(3804.4)를 구체화하는데 사용된다.
도 40H는 전압 분배기(3804.4)에 대한 또다른 전압 분배기(3898.4) 나타낸다. VOUT 신호(3912.4)는 선택된 채널 전압이며 스위치(3900.4, 3902.4, 3904.4, 3908.4, 3910.4 그리고 3912.4)는 중복되지 않는 클럭(DCLKH 신호(3884.4) 및 DCLKL 신호(3886.4))에 의해서 조절된다. 예를 들어 나누기를 위한 값은 4개가 있으며(표 1.1.7c의 나누기 값), 디폴트는 1로 나누어짐으로써 논리 0으로 고정된 DIV[2:0] 신호(3730.4)와 더불어 VOUT 신호(3912.4)를 직접적으로 통과하게 한다. 전압 분배는 캐패시터를 공유하는 충전에 의하여 수행된다. 다른 효과의 캐패시터 값은 전송 게이트(3900.4, 3902.4 및 3904.4) 및 그것과 관련있는 캐패시터(3914.4, 3916.4 및 3918.4)에 의해서 선택된다. DIV[2:0]는 어느 전송 게이트 선택되어 분배 비율을 가질 수 있는 지 결정한다. 표 1.1.7c는 DIV[2:0] 신호(3730.4)를 바탕으로 보기적인 분배 값을 보여준다.
DIV[2] DIV[1] DIV[0] Divide Value
0 0 0 1
0 0 1 2
0 1 0 3
0 1 1 4
1 0 0 3
1 0 1 4
1 1 0 5
1 1 1 6(default)
I/O 회로(3810.4)(도 40D)는 스위치드 캐패시터 네트웍을 포함하며 전류 측정에 일치하기 위하여 감지 저항기(3814.4)를 지나는 측정된 전압 차이에 대한 전압 곱셈을 제공한다. 예를 들어, 감지 저항기(3814.4)에 대하여 0.1ohm 전항기를 사용하며 2A의 연속적인 작동 모드에 있어서, 감지 저항기(3814.4)를 지나는 전압 차이 200mV이다. 그러므로, 이상적인 전입 변수에 바탕을 둔 전압 곱셈이 바람직하다. 더욱이, 외부 배터리가 다른 전원 공급 구성에 의해서 충전될 수 있으므로, 전류 감지는 아날로그-디지털 변환기(1206)의 접지에 대하여 네거티브일 수도 있고, 도 40I에 나타난 바와 같이, ADC에 대한 포지티브한 전압 차이를 공급하는 역 극성의 능력을 가지고 있다.
표 1.1.7d는 감지 저항기(3814.4)에 대하여 0.1 ohm을 가진 2A 전원 공급 시스템의 예시적인 전류 측정을 보여준다(D.S.C는 딥 사이클 스킵핑(DEEP CYCLE SKIPPING), C.S는 사이클 스킵핑(CYCLE SKIPPING)을 각각 나타낸다).
Current Mode Method Voltage 4X
300uA D.C.S Dv/Dt 30uV 120uV
3mA C.S Dv/Dt 300uV 1.2mV
30mA Discontinuous Digital 3mV 12mV
2A Continuous Direct 200mV 800mV
도 41I는 I/O 회로(3810.4)에 대한 예시적인 전압 배수기(3928.4)를 나타낸다. 전압 배수기(3928.4)는 패스 게이트(3930.4) 및 캐패시터(3934.4)를 포함한다. 일반적인 작동에서, SMPI 신호(3821.4)으로부터 샘플링 펄스를 수신하였을 때, 캐패시터(3930.4)는 패스 게이트(3930.4)에 의해 평행으로 배열된다. SELB[6:0] 신호(3728.4)의 SELB 신호가 확인 되었을 때, 캐패시터(3934.4)는 패스 게이트(3930.4)를 통하여 직렬로 쌓여지고, VREF_HALF 신호(3748.4)를 기준으로 포지티브 또는 네거티브 사이에 연결된다. 전압 드롭의 극성에 상관없이 기준은 접지가 아니며, VREF_HALF 신호(3748.4)에 의해 공급되는 오프셋이기 때문에 측정에는 영향을 미치치 않는다.
각 전류 측정 채널에(즉, 각 전원 공급에 대한 다른 전류 측정을 위한) 대하여 4배의 증가가 동시에 이루어졌기 때문에, 각 외부 전원 공급에 대한 7배의 증가가 가능하다. 도 40J는 다양한 인터페이스 신호와 함께 I/O 회로(3810.4)의 예시적인 블록 다이어그램을 나타낸다.
멀티플렉서(3806.4)(도 40D)는 고전압 스위치를 사용하며, 분배기(3804.4)가 저전압을 멀티플렉서(3806.4)를 통하여 아날로그-디지털 변환기(1206)에게 공급되지 않도록 조심해야 한다. 도 40K는 아날로그-디지털 변환기(1206)에 공급 될 고전압의 위험을 줄일 수 있는 멀티플렉서의 개략도이다. SHM_CLK 신호(3732.4)는 논리곱 소자에 의해서 DIV[2:0] 신호(3730.4)로 게이트되며, 분배기(3898.4)로부터의 DVOUT 신호(4010.4)를 전송하거나, 멀티플렉서(4008.4) 및 VINADC 신호(3758.4)를 통하여 아날로그-디지털 변환기(1206)로 VOUTC 신호(3859.4)를 제공한다.
Section 1.2: 전압 조절기, 상세한 하드웨어, 작동 및 최적화에 대한 설명
도 11은 본 발명의 구체화에 대한 대체적인 구조를 나타낸다. 도 11에서는 제어기(111)는저항기(R) 및 부하 캐패시터(CL)을 지나는 전압을 통하여 전류를 탐지한다. 부하 캐패시터(CL)의 충전은 리드(112)위의 부하를 구동하기 위하여 사용된다. 제어기(111)는캐패시터(CL) 및 기준 전압을 지나는 전압 사이에서의 전압 차이에 비례하여 에러 신호를 발생하지만 다른 이상적인 기준 전압이 될 수 있다. 제어기(111)로부터의 출력 신호는 10개의 출력 비트를 가지고 있는 A-D 변환기(113)로 공급된다. 1024 레벨로 나누어지며, 양자화된다. A-D 변환기로부터의 10 비트는 10 비트 버스(114)를 통해 비교기(115)로 보내지며 이러한 비트는 프로그램 가능한 기준(116)으로부터 구동된 기준 숫자와 비교된다. 기준(116)는 유저에 의해 프로그램 가능하며 부하 캐패시터(CL)에 저장된 이상적인 기준 전압을 포함한다. 비교기(115)로부터의 출력 신호는 10 비트 버스(117)를 통하여 위상 선택 회로(118)에게 전송되는 이진수 차이 신호(D0부터 D9)이다. 위상 선택 회로(118)은 위에서 보여진 도 6의 타입이다. 비교기(115)로부터 신호(D0부터 D9)는 도 10에 보여진 회로의 종류를 사용하여 디코더 되며 신호를 발생시키고 신호는 링 발진기의 인버터로부터의 선택된 출력 신호를 배타적 논리합 소자(119)의 적색 입력 리드(119a)에 적용 시킨 패스 트랜지스터를 제어한다. 녹색 입력 리드(119b)는 위에서 언급된 바와 같이 일반적으로 링 발진기 스트링 내의 첫번째 인버터에서 나오는 출력 신호이다. 결과는 배타적 논리합 소자(119)로부터의 리드(119c) 상의 펄스 잠금 변환 출력 신호이며 신호는 저항기(R)(도 11)를 통하여 캐패시터(CL)를 충전하기 위하여 사용된다. 저항기(R)를 통과하는 전류는 리드(111a, 111b)위에서 감지되는 신호에 의해서 측정되며, 제어기(111)에서 부하 캐패시터(CL)에 공급된 충전을 측정하기 위하여 사용된다.
아날로그 신호 전압을 측정하고 디지털화하여 10 비트로 변환시키는 아날로그-디지털 변환기(1206)(도 12)는 커스텀 저전원 혼합 신호 회로(ADC) 및 외부 논리 회로에 대한 ADC를 제어하기 위한 디지털 논리 회로의 조합으로 구현할 수 있다. 아날로그-디지털 변환기(1206)에 대한 입력 및 출력 신호는 아날로그 및 디지털 신호를 포함한다. 하나의 구체화된 예에서, 아날로그-디지털 변환기는 10Msps(즉, Mega-sample per second)에서 작동된다.
도 14는 본 발명의 실시예에서 아날로그-디지털 변환기(1206)의 인터페이스 신호를 보여주는 블록 다이어그램이다. 도 14에서 보여진 바와 같이, 아날로그-디지털 변환기(1206)는 아날로그 측정 인터페이스(AMI)(1401), 디지털 인터페이스(DI)(1402) 그리고 전원 공급 인터페이스(1403)을 포함한다. 아날로그 측정 인터페이스(1401)는 아날로그 입력 신호(1401a)(VIN) 및 아날로그-디지털 변환기를 위하여 샘플이 될 아날로그 전압 기준 입력 신호(1401b)(VREF)를 포함한다.
디지털 인터페이스(1402)는 데이타 출력 버스(1402a)(DOUT[9:0]), 아날로그-디지털 변환 완성 또는 "DONE" 신호(1402b)(DONE), 아날로그-디지털 변환 시작 펄스 리셋 신호(1402c)(START/RSTN) 그리고 클럭 신호(1402d)(CLK)를 포함한다. 본 발명의 구체화에 있어서, 데이타 출력 버스(1402a)는 10 비트 버스이고 아날로그-디지털 변환의 결과에 제공된다. 클럭 신호(1402d)는 128 MHz의 주파수와 약 50%의 듀티 사이클을 가지고 있다. 비동기화된 리셋 신호(1402e)는 로우 논리 값을 가지고 있고, 아날로그-디지털 변환기(1206)내의 아날로그 회로는 리셋 상태이다. 유사하게, 전원 다운 신호(1402f)가 로우 논리 값을 가지고 있을 때, 아날로그-디지털 변환기(1206)내의 아날로그 회로의 전원은 꺼지고 디지털 논리 회로는 저전원 상태가 된다.
전원 공급 인터페이스(1403)은 아날로그 전원, 접지 기준(1403a 및 1403b)(AVD 및 AVS) 그리고 디지털 전원 및 접지 기준(1403c 및 1403d)(VDD 및 VSS)을 각각 가지고 있다. 아날로그 및 디지털 전원 기준(즉, AVD 및 VDD)는 3.3V ±10%로 공급된다.
도 15는 회로의 절대 온도에 선형적인 관계가 있는 출력 전압을 발생시키는 절대 온도 센서 회로인 켈빈 온도 센서(KTS)의 인터페이스 신호를 보여주는 블록 다이어그램이다. 도 15에 보여진 바와 같이, 켈빈 온도 센서(1500)은 터미널(1501 및 1502)에서 아날로그 전원 및 접지 기준 전압과 함께 터미널(1503)에서 비동기 전원 다운 제어 신호(PDN)를 수신하고 터미널(1504)에서 선형적으로 0.0V 와 3.0V 사이에 있는 회로의 온도와 관련있는 출력 전압 VOUT을 제공한다.
Section 1.2.1: Section 1.2.1.1의 REG 모듈과 Section 1.2.1.2의 전압/전류 피드백 SPS의 하드웨어적인 부분에 대한 상세한 설명을 포함한 조절 제어 모듈(REG)(1204)의 상세한 하드웨어 설명
도 41 및 12를 참조하면, 스위칭 전원 공급 장치 제어기(1200)의 제어 하에 다수개의 스위칭 전원 변환기에 대한 펄스 폭 변화(PWM) 정보를 제공하도록 구성된 조절 제어 모듈(REG)은 마이크로제어기(500.1)을 포함한다. 이러한 PWM 정보는 PWM 스위칭 전원 변환기 내의 전원 스위치 및 각 스위칭 전원 변환기에 대한 전류 샘플링 시간에 대한 스위칭 시간을 포함한다. 조절 제어 모듈(REG)은 디지털 신호에 대한 PWM 및 샘플 정보를 펄스 변환기(DPC)(1201)에게 제공하며, 펄스 변환기는 교대로 PWM 정보를 실행하기 위하여 상승 및 하강 에지의 펄스를 제어하고 전압 및 전류 샘플링에 대한 샘플 펄스를 발생시키는 신호를 생성한다. DPC(1201)은 CAM기반, 링 발진기 기반, 비교기 기반 또는 램 기반을 이용하여 다른 여러가지 방법으로 실행될 수 있다. CAM 기반이 아닌 DPC(1201)를 구체화 한다면, 조절 제어 모듈(REG)(1204)는 아날로그적으로 작동되어야 한다. DPC(1201)을 사용한 프레임 비율은 마이크로제어기(500.1)의 필요한 처리 속도에 영향을 미친다. DPC 프레임은 도 37에 나타나 있다. 예를 들어, 만약 7개의 스위칭 전원 공급이 스위칭 전원 공급 장치 제어기(1200)에 의해서 제어되고 DPC 프레임 비율이 524 KHz일 때, 각 스위칭 전원 변환기에 대한 PWM 정보는 약 2 ms마다 업데이트가 되며 그 주기는 DPC 프레임 주기와 일치한다. 따라서, 조절 예정 모듈(521.1)는 각 DPC 프레임을 계산 주기로 나누어서 다양한 스위칭 전원 공급이 조절되도록 일치하여, PWM 업데이트의 계산에 대한 파이프라인 타임-슬롯 접근 및 각 스위칭 전원 공급의 통제를 위한 전압 및 전류 피드백 전환 예정을 실행한다. 또한 다른 계산 주기는 북-키핑 태스크와 관련있는 계산을 위한 각 DPC 프레임 그리고 조절이 될 스위칭 전원 공급에 대한 다양한 전원 공급의 조절에도 필요하다. 만약, DPC 프레임 비율 524KHz에서 제어가 되는 7개의 스위칭 전원 공급가 있다면, 8개의 250 us 타임슬롯(북키핑에 필요한 7개의전원 공급 및 하나의 슬롯)이 필요하다. 그러므로, 마이크로제어기(500.1)은 각 7개의 스위칭 전원 공급에 대하여 PWM 정보를 계산할 수 있는 250 us만이 제공된다. 조절 예정 모듈(521.1)은 스위칭 전원 공급 장치 제어기(1200) 클럭 신호(522.1) 및 CST 신호(2458.4)를 수신하며, 조절 제어 모듈(REG)(1204) 내의 다양한 모듈의 타이밍을 조정한다. 만약 계산상으로 32개의 스텝안에 각 계산 주기가 완성된다면(내부 클럭(522.1)의 32 주기에 일치하는), 마이크로제어기(500.1)은 128 MHz의 명령 실행 비율을 필요로 한다. 각 명령에 실행되는 계산적인 기능들은 더하기, 빼기, 곱하기, 크기 비교 및 절대값등을 포함한다. 마이크로제어기(500.1)는 필요한 작동 속도를 얻기 위한 다수의 구조로 실행되며, RISC 기반 또는 VLIW 기반의 설계를 포함한다(즉, 축소 명령 집합 컴퓨터기반의 구조 또는 훨씬 긴 명령어 컴퓨터 구조). 예를 들어, VLIW 기반의 구체화에 있어서, 마이크로제어기(500.1)는 VLIW를 디코딩하기 위하여 디코더 롬(즉, read-only memory)과 인터페이스를 가진 VLIW 컴퓨팅 엔진(517.2)을 포함한다. 또한, 마이크로제어기(500.1)는 데이타 및 변수를 저장하기 위하여 RAM(516.1)을 포함한다. 레지스터 파일(518.1)은 통제하에 다양한 스위칭 전원 공급을 위한 조절 변수 값을 저장하며, VLIW 엔진(517.1)에서 제공하는 계산을 위해 런-타임 레지스터 리발신지를 제공한다. 본 발명에서는 VLIW 엔진(517.1)은 메모리에서 32 명령 부분의 시작 위치를 알려주는 토폴로지 레지스터를 포함한다(타임 슬롯 내에서 실행되는 명령의 수에 일치하는). 토폴로지 레지스터는 각 토폴로지(예를 들어, bick boost, SEPEC)의 조절 알고리즘에 따라서 명칭이 정해지며, 메모리 내에서 다른 32-명령 부분에 저장될 수 있다. 또한, 5 비트 프로그램 카운터는 메모리 내의 32-명령 부분을 통하여 VLIW 엔진(517.1)을 시퀀싱하는데 제공된다.
도 37을 참조하면, 주어진 스위칭 전원 변환기에는 조절 제어 모듈(REG)(1204)가 PFET 펄스(2410.4) 및 SFET 펄스(2412.4)에 대한 상승 및 하강 에지의 타이밍을 계산한다. PFET 펄스(2410.4)의 상승 및 하강 에지는 NFET 드라이버 모듈(1202)에 의해 구동되는 스위칭 전원 변환의 주요한 FET 스위치의 정확성을 제어한다. 유사하게, SFET 펄스(2412.4)의 상승 및 하강 에지는 NFET 드라이버 모듈(1202)에 의해 구동되는 스위칭 전원 변환의 두번째 주요한 FET 스위치의 정확성을 제어한다. SMPA 펄스(2412.4)의 상승 및 하강 에지는 샘플 및 홀더 모듈(SHM)에 의해 일치하는 스위칭 전원 변환기로부터 전압 피드백 정보를 획득하기 위해 전압 샘플링 주기를 제어한다. 유사하게, SMPB 펄스(2416.4)의 상승 및 하강 에지는 샘플 및 홀더 모듈(SHM)에 의해 일치하는 스위칭 전원 변환기로부터 전류 피드백 정보를 획득하기 위해 전류 샘플링 주기를 제어한다. 하지만, SMPA 펄스(2412.4) 또는 SMPB 펄스(2416.4)는 전압 또는 전류 피드백 목적으로 사용될 수 있다.
도 37에 보여지는 4개의 펄스는 8개의 독립적인 상승 및 하강 에지 시간과 일치한다. 예를 들어, SMPA 펄스(2414.4)의 하강 에지는 PFET 펄스(2410.4)의 상승 에지 이전에 150 us 내에 이루어져야 하기에 SMPA 펄스(2414.4)의 하강 에지는 프로그램되어 PFET 펄스(2410.4)(PFET)의 상승 에지와 일치하며(이러한 관계는 마이크로제어기(500.1)이 충분한 시간을 가지고 SMPA 펄스(2414.4)를 사용하는 SHM(1207)에 의해 샘플되고 아날로그-디지털 변환기(1206)에 의해 변환된 데이타를 사용하여 PFET 펄스(2410.4)의 필요한 지속 시간을 계산된다), 유사하게, SMPB 펄스(2416.4)는 PFET 펄스(2410.4)의 하강 에지는 프로그램되어 PFTR 펄스(2410.4)(PFTR)의 하강 에지와 일치하게 됨으로 PFET 펄스(2410.4)의 하강 에지 이전에 즉시 발생하는 외부 유도자 내의 최고 전류의 샘플링을 가능하게 한다. 예를 들어, 2 내지 5 us 에서 샘플링 펄스(즉, SMPA 펄스(2414.4 및 2416.4))의 폭은 프로그램될 수 있다. PFET 및 SFET 펄스 내에서는 펄스를 샘플링하고 변화하는 시간이 적어도 50 us이기 때문에, 마이크로프로세서(500.1)에 의해서 계산되는 효과적인 듀티 사이클 범위는 10-90%이다. 10 또는 100%의 듀티 사이클은 DPC 내에서 필요에 따른 PFET 및 SFET 펄스의 에지 변화를 마스킹함으로써 얻을 수 있다. 독립적인 펄스 에지 조절 제어 모듈(REG)(1204)의 수에는 관계없이 제어를 해야 하며 그렇지 않다며, 전원 공급외의 다른 구성요소가 DPC 프레임 내의 각각의 제어된 스위칭 전원 변환기에 대한 다양한 펄스 상승 및 하강 스케쥴에 영향을 미칠 수 있다. 예를 들면, 동시에 두개의 스위칭 전원 공급은 전자파 장해를 일으킬수 있거나 다른 기능장애를 초래할 수 있다. 또한 동시적인 스위칭 출력(SSO) 조건은 항상 스위치 할수 있는 FETS의 수를 제한한다. 따라서, 조절 제어 모듈(REG)(1204)는 다양한 펄스의 상승 및 하강 에지를 스케쥴하여 에지 스케쥴러(501.1)을 사용함으로써 목적을 만족시켜야한다. 위에서 언급된 바와 같이, 마이크로제어기(500.1)은 파이프라인 조절 접근을 실행하여 스위칭 전원 공급 장치 제어기(1200)에 의해 제어되는 각각의 스위칭 전원 공급에 대하여 DPC 프레임은 계산 주기로 분배되어 펄스 폭 정보(505.1)을 계산하여야 한다. 주어진 DPC 프레임에서, PWM을 업데이트하고 관련된 아날로그 전압 및 전류 피드맥 신호들의 디지털 변환 스케쥴에 필요한 계산은 이전 DPC 프레임 기준으로 실행된다. 만약, SHM 클럭 신호(3732.4)가 SPS 클럭(522.1) 주파수의 1/16th 이라면 두개의 피드백 신호 아날로그-디지털 변환은 계산 주기 동안에 발생한다. 따라서, 주어진 DPC 프레임은 다음과 같이 나누어진다.
슬롯0 슬롯1 슬롯2 슬롯3 슬롯4 슬롯5 슬롯6 슬롯7
IPC
CONV SUP0		 CALC SUP0
CONV SUP1		 CALC SUP1
CONV SUP2		 CALC SUP2
CONV SUP3		 CALC SUP3
CONV SUP4		 CALC SUP4
CONV SUP5		 CALC SUP5
CONV SUP6		 CALC SUP6
CONV SUPA
CONV SUPB
그러므로, 슬롯 0 (또는 계산 주기) 동안에는, 0번째 스위칭 전원 공급에 대한 전압 및 전류 피드백 신호의 변환이 일으난다. 그 다음에는, VLIW 엔진(517.1)은 계산 주기1 동안에 0번째 스위칭 전원 공급을 위해 변환된 피드백 신호를 이용하여 레지스터 파일(518.1)에 필요한 PWM 업데이트를 실행한다. DPC I/F(590.1)는 이전 DPC 프레임의 0번째 슬롯으로부터 변환된 피드백 신호를 이용하여 필요한 PWM 업데이트를 실행한다. 또한, 첫번째 스위칭 전원 공급 피드백의 변환은 계산 주기1에서 일어난다. VLIW 엔진(517.1)은 두번째 계산 주기 동안에 변환된 피드백 신호를 이용하여 레지스터 파일(518.1)에 필요한 PWM 업데이트를 실행하고, DPC I/F는 이전 DPC 프레임의 첫번째 슬롯으로부터 변환된 피드백 신호를 이용하여 필요한 PWM 업데이트를 실행하며, 남아있는 스위칭 전원 공급을 위해 이러한 동작은 반복된다. 계산 주기7에서 아날로그-디지털 변환은 전원 공급 A 및 B의 전압을 위해 만들어진다. 똑같은 계산 주기가 스케줄될 필요는 없다(스위칭 전원 공급 장치 제어기(1200)은 이러한 공급 전압을 제어하지 않는다). 이러한 변환은 7번째 타임슬롯에서 발생되기에, DPC 프레임의 0번째 타임슬롯은 조절 스케쥴러(521.1)에의해 사용되며 어떤 필요한 프로세서간의 통신 및 북키핑을 스케쥴한다. 별도의 상태 장치는 에지 스케쥴러(510.1)를 실행하는데 사용된다. 마이크로제어기(500.1)로부터의 펄스 폭 정보 및 샘플 명령을 받아서, 에지 스케쥴러(510.1)는 다양한 펄스 상승 및 하강하는 에지를 스케쥴할 수 있다. 예를 들어, 도 37를 참조하면, 각 DPC 프레임은 다수의 카운터 즉, 1024개의 카운터로 분배된다. 카운터 사이의 시간은 실행 될 최대 PWM 변환을 결정한다. 다양한 펄스 에지는 DPC 프레임이 분배되는 카운터에 일치하도록 스케쥴될 수 있다. 그러므로, 에지 스케쥴링은 각각의 에지를 DPC 프레임 카운터에 할당한다. 다수의 알고리즘이 적절한 에지 스케쥴링을 제공하기위해 사용된다. 예를 들면, 만약 두개의 스위칭 전원 변환기로부터의 펄스 에지가 같은 카운터에 예정된다면, 에지 스케쥴러(510.1)는 하나이상의 카운터 차이로 충돌되는 펄스 에지를 딜레이할 수 있다. PFET 펄스(2410.4)의 상승 에지 및 하강 에지 이전에 각각의 샘플 펄스 SPAS(2414.4) 및 SPBS(2416.4)는 하나이상의 카운터 상승 에지를 가지게 스케쥴된다. 특별한 주기의 스킵핑 모드는 프로그램 가능한 레지스터를 통한 에지 스케쥴러에 의해서 실행된다. 이러한 것은 특정 주기동안에 PFET 펄스의 발생을 뛰어넘는 능력을 제공한다. PWM 펄스의 상승 및 하강 에지에 대해 DPC 1201에게 같은 값을 제공함으로써 그러한 펄스에 대하여 0% DC 출력을 발생시킨다.
에지 스케쥴링을 최소화하기 위해서, 중앙 처리 모듈(SYS)(1205)는 정상적인 작동 이전에 적절한 상승 및 하강 에지 스케쥴을 가지고 조절 제어 모듈(REG)(1204)를 초기화한다. 예를 들어, 중앙 처리 모듈(SYS)(1205)는 다양한 스위칭 전원 변환기를 통해 제공되는 이상적인 전압 레벨, 부하에서 발생하는 기대되는 전원 그리고 스위칭 전원 변환기에서 사용되는 유도자나 캐패시터와 같은 관련있는 작동 특징들을 메모리에 저장한다. 이러한 정보로부터, 중앙 처리 모듈(SYS)(1205)는 각 스위칭 전원 변환기에 대한 기대되는 펄스 폭을 계산한다. 차례로, 중앙 처리 모듈(SYS)(1205)는 DPC 프레임을 지나서 분배되는 이러한 펄스 폭에 일치하는 펄스 에지를 할당하여 에지 스케쥴링에 대한 필요성을 감소시킨다. 예를 들어서, 파이프라인 접근이 제공된다면, 각 스위칭 전원 공급에 대한 PFET 펄스(2410.4)의 상승 에지는 중앙 처리 모듈(SYS)(1205)에 의해서 계산된다. 중앙 처리 모듈(SYS)(1205)는 이러한 초기 에지 스케쥴 및 다른 정보를 내부 버스(502.1)을 통하여 조절 제어 모듈(REG)(1204)에 제공하며, 차례로 SFR-맵된 데이타의 버스뿐만 아니라 메모리-맵된 데이타를 포함한다. 버스 인터페이스(525.1)는 내부 버스(520.1) 상의 조절 제어 모듈(REG)(1204) 및 중앙 처리 모듈(SYS)(1205) 사이 데이타의 흐름을 통제하기 위해 사용되며, 정리된 데이타를 마이크로제어기(500.1)에게 제공한다. 예를 들어, 내부 버스(520.1)은 SFR 처리가 발생하는 표시를 위한 SFR 가능 신호 REG_SFR_EN(700.1), SFR 어드레스 신호 SFR_ADDR[7:0](701.1), 중앙 처리 모듈(SYS)(1205)으로부터의 SFR 데이타 아웃 신호 SFR_DATA_OUT[7:0](702.1), SFR 쓰기 가능 SFR_WR(703.1), SFR 일기 가능 SFR_RD(704.1), 중앙 처리 모듈(SYS)(1205)부터의 SFR 데이타 신호 SFR_DATA_IN[7:0](705.1), 메모리-맵된 처리가 발생하는 표시를 위한 메모리-맵된 가능 신호 REG_MEM_EN(706.1), 메모리-맵된 어드레스 신호 MEM_ADDR[15:0](707.1), 중앙 처리 모듈(SYS)(1205)부터의 메모리-맵된 데이타 아웃 신호 MEM_DATA_OUT[7:0](708.1), 메모리-맵된 데이타 쓰기 가능 신호 MEM_WR_N(709.1), 메모리-맵된 데이타 읽기 가능 신호 MEM_RD_N(710.1), 조절 제어 모듈(REG)(1204)로부터의 메모리-맵된 데이타 아웃 신호 MEM_DATA_IN[7:0](711.1), 모드 신호 PD[1:0](712.1), REG-발생 인터럽터 신호 REG_INT(713.1) 그리고 중앙 처리 모듈 클럭 신호 SYS_CLK(714.1)등을 포함한다. 내부 버스(502.1)의 이러한 신호들 흐름을 조절함으로써, 인터페이스 모듈(525.1)은 중앙 처리 모듈(SYS)(1205)이 조절 제어 모듈(REG)(1204)을 조절하고 그것의 동작을 감시하도록 한다.
도 12을 다시 참조하면, 조절 제어 모듈(REG)(1204)은 (전압과 전류 샘플을 나타내는) 각 스위칭 전원 변환기로부터 아날로그-디지털 변환기(1206)에 의해 신호 DOUT[9:5](715)로서 디지털화된 피드백 정보를 받는다. 아날로그-디지털 변환기에 의해 디지털화된 아날로그 전압 및 전류 샘플은 펄스 SPAS(2414.4) 및 SPBS(2416.4)에 해당하는 라이징 및 폴링 에지 횟수에 근거한 SHM 모듈(1207)에 의해 제공된다. 도 40D를 참조하면, SHM(1207) 내의 멀티플렉서(3806.4)는 샘플링 및 유지된 전압들 중에서 선택하여, 아날로그-디지털 변환기(1206)에 상기 선택된 전압을 제공할 수 있다. 아날로그-디지털 변환기(1206)를 계속 효율적으로 작동시키기 위하여, 변환 스케쥴러(540.1)는 신호 SMPA(2406.4) 및 SMPB(2408.4)로부터 타이밍 정보를 수신하여, MUX_SEL[1:0] 신호(3734.4)를 이용하여 멀티플렉서(3806.4)에 명령한다. 상술한 바와 같이, 파이프라인 접근방식이 이행되면, 각 계산 주기 동안 DPC 프레임에서 두 가지 변환이 일어날 수 있다. 변환 스케쥴러(540.1)는 요청된 아날로그 피드백 신호의 스케일링을 수행하고 변환된 값의 디지털화를 아날로그-디지털 변환기(1206)에서 적절히 계획하기 위해 SHM 모듈(1207)을 구동한다.
아날로그-디지털 변환기(1206)는 LOW-HIGH로 대체하는 변환기 스케쥴러(540.1)로부터의 START/RSTN 신호(586.1)에 응답하여 주어진 아날로그 피드백 신호에 대한 아날로그-디지털 변환 처리를 시작할 수 있다. 활발한 ADC 활동이 일어나지 않는 동안에, REG는 START/RSTN 신호(586.1)를 LOW로 설정하여 아날로그-디지털 변환기(1206)을 낮은 전원 모드로 설정한다. 샘플링된 전압들을 아날로그-디지털 변환기(1206) 의 동적 범위 내로 유지하기 위하여, 변환 스케쥴러(540.1)는 SHM(1207)에 스칼라 변수 DIV[1:0](3730.4)를 제공하여 적절한 스케일링을 제공한다. 변환 스케쥴러(540.1)는 선택 신호 SELA[12:0](3726.4)를 통해 변환에 적절한 전압 피드백 신호를 선택하기 위하여 SHM(1207)을 구동할 수 있다. 이와 마찬가지로, 선택 신호 SELB[8:0](3728.4)는 전류 피드백 신호들 중 적절히 선택된 것을 구동한다. 각 펄스 SMPA(2406.4) 또는 SMPB(2408.4)가 전압 또는 전류에 사용될 수 있기 때문에, 변환 스케쥴러(540.1)는 신호 VSEL_SMPA[8:0](3728.4)와 ISEL_SMPA[6:0](3742.2) 의해, 각각 어떤 펄스가 전압 또는 전류 피드백에 사용되는지를 나타낸다.
주어진 DPC 프레임 동안, 멀티플렉서(3806.4)는 다양한 샘플링 및 유지된 전압 및 전류 피드백 신호들을 수신하기 시작한다. 변환 스케쥴러(540.1)는 멀티플렉서(3806.4)가 실시간으로 상기 신호들을 수신하자마자 샘플링 및 유지된 피드백 전압들을 선택하도록 한다. 대신 변환 스케쥴러(540.1)는 주어진 스위칭 전원 변환기로부터 모든 피드백 정보가 수신되었는지의 여부에 따라 스케쥴링을 지연시킬 수 있다. 예를 들어, 주어진 스위칭 전원 변환기로부터의 전압 피드백이 샘플링 및 유지되고 멀티플렉서(3734.4)에 의해 수신된다고 가정한다. 그러나 해당 전류 피드백 신호 또한 멀티플렉서(3734.4)에 수신되어야, 변환 스케쥴러(540.1)는 멀티플렉서(3734.4)가 상기 전압 피드백 신호를 선택하도록 한다.
SHM(1207)이 데이터를 적절히 래칭하기에 충분한 셋업 시간을 허용하기 위하여, 변환 스케쥴러(540.1)는 소정 DPC 프레임 내에서 계산 주기 경계들 이전에 하나의 SPS 클록 싸이클 동안 상술한 다양한 SHM(1207) 제어 신호를 스위칭할 수 있다. 또한, 변환 스케쥴러(540.1)는, 어떠한 위험한 전압 변동들로부터 아날로그-디지털 변환기(1206)를 보호하기 위하여, SHM(1207) 제어 신호들 SELA[12:0](3726.4), SELB[6:0](3728.4), 및 DIV[1:0](3730.4)에 대한 값들이 변환된 후에, 2분의 1 SPS 클록 싸이클(522.1) 동안 MUX_SEL[1:0] 신호(3734.4)를 변환할 수 있다. START 신호(586.1)에 응하여, SHM 모듈(1207)은 도 40C에 나타난 바와 같이 아날로그-디지털 변환기(1206)가 변환을 시작하도록 실제 START 펄스(3768.4)를 발생시킨다. 아날로그-디지털 변환기(1206)는 신호 DONE(3738.4)을 사용하여 조절 제어 모듈(REG)로의 변환 종료 신호를 보낸다.
스위칭 전원 공급장치로부터의 피드백 신호 스케쥴링의 관리 뿐만 아니라, 변환 스케쥴러(540.1)는 또한 외부 공급 A 및 B 전압, 외부 및 내부 온도를 나타내는 전압의 샘플링과 변환을 관리할 수 있다. 중앙 처리 모듈(SYS)로부터의 요청에 대해, 조절 제어 모듈(REG)(1204)은 외부 및 내부 온도 전압들(도 1.1.7d에 나타난 바와 같이 각각 TEMPEXT 신호(3706.4) 및 VOUT 신호(3708.4))의 변환을 예정한다. 변환이 완료되면, 변환된 온도값들이 쿨롱메트릭 측정에 사용되도록, 중앙 처리 모듈(SYS)이 읽은 상태 레지스터에 조절 제어 모듈(REG)(1204)이 상기 데이터를 기록한다.
변환 스케쥴러(540.1)는 ADC 데이터의 소스 확인 뿐만 아니라 피드백 샘플들의 변환, 즉, 그것이 전압 또는 전류 샘플인지 그리고 샘플 데이터 DOUT[9:0](715.1)로써 어떤 스위칭 전원 공급장치에 해당하는지를 제어한다. 그러나 일 실시예에서, 만약 소정 스위칭 전원 공급장치에 대한 상기 전압 및 전류 샘플들이 원하는 작동 범위 내에 있다면, 펄스 폭은 조절되지 않는다. 이러한 조건은 계산을 위한 VLIW 엔진(517.1)을 필요로 하지 않으므로 전원을 절약한다. 따라서, 조절 제어 모듈(REG)(1204)은 소정 피드백 신호가 (아마도 데드밴드(DEADBAND)로 나타나는) 원하는 작동 범위 내에 있는지를 테스트하기 위한 한계 비교 모듈(560.1)을 포함할 수 있다. DOUT[9:0](715.1)이 한계들 내에 있는 경우, 관련된 스위칭 전원 변환기 대하여 PWM 조절 계산이 수행될 필요가 없고, DPC(1201) 기록이 필요하지 않도록, 변환 스케쥴러(540.1)는 마이크로 제어기에 이러한 조건을 나타낼 수 있다. 또한, 한계 조절 모듈(560.1) 역시 DOUT[9:0](715.1)가 수용가능한 상한 및 하한 조절 한계들 내에 있는지를 테스트할 수 있다. DOUT[9:0](715.1)가 이와 같은 한계들 내에 있는 경우에, 한계 비교 모듈(560.1)은 상술한 바와 같이 새로운 PWM 값들을 계산하도록 VLIW 엔진(517.1)에 명령하고, 한계들 내에 존재하는 DOUT[9:0](715.1)에 대해 계산된 값들은 DPC(1201)에 기록된다. DOUT[9:0](715.1)이 이러한 한계들 밖에 존재하는 경우에, 한계 비교 모듈(560.1)은 상술한 바와 같이 새로운 PWM 값들을 계산하도록 VLIW 엔진(517.1)에 명령하고, 한계들 밖에 존재하는 DOUT[9:0](715.1)에 대해 계산된 값들은 DPC(1201)에 기록된다.
DONE 신호(3738.4)에 응답하여, 한계 비교 모듈은 DOUT[9:0](715.1)로 래칭한다. 변환 스케쥴러(540.1) 및 한계 비교 모듈(560.1)은 마이크로 제어기(500.1)와 기능적으로 구별된 것으로 설명되지만, 이러한 기능들은 마이크로 제어기(500.1) 또는 개별적인 상태 기계에 의해 수행될 수도 있다.
한계 비교 모듈(560.1)로부터 샘플 데이터 DOUT[9:0](715.1)를 받은 후, 마이크로 제어기(500.1)는 상술한 바와 같이 펄스 폭 계산을 수행한다. DPC(1201)에 관하여 더 상세히 설명하면, 샘플 스케쥴러(510.1)는 DPC 인터페이스(590.1)를 통해 DPC(1201) 내의 메모리에 기록될 데이터 워드 DWI[19:0](2428.4), 데이터 워드의 어드레스 ADW[4:0](2430.4), 및 제어 신호 WE(2432.4)를 통해 해당 펄스 에지들을 예정한다. DPC(1201)에 저장된 데이터는 DPC 인터페이스(590.1)을 통한 DRO[19:0](2442.4), 어드레스 ADW[4:0](2430.4) 및 제어 신호 RE(2434.4)를 통해 테스트 또는 다른 목적을 위하여 조절 제어 모듈(REG)(1204)에 의해 읽혀질 수 있다. 조절 제어 모듈(REG)(1204)은 중앙 처리 모듈(SYS)(1205)로부터의 모드 신호 PD[1:0](712.1)에 의해 제어되기 때문에, 상술한 정상적인 작동 뿐만 아니라 저전원 모드를 수행하도록 구성될 수도 있다. 이러한 저전원 모드에서, 마이크로 제어기(500.1) 및 에지 스케쥴러(510.1)는, 예를 들어 조절 제어 모듈(REG)(1204)이 가능한 스위칭 전원 변환기들 중 서브 세트 만을 제어하도록 적절한 클록 신호들을 게이트 오프함으로써 전원이 저하될 수 있다. 조절 제어 모듈(REG)(1204)은 그 후 PC 신호를 신호 PD_OUT[9:0]으로써 DPC(1201) 및 CLKGEN(1223)로 통과시키는데, 이는 중앙 처리 모듈(SYS)로부터 버스(520.1)를 통해 PD[9:0]를 받는 시점으로부터 지연죌 수 있다. 저전원 엔진(585.1)은 필요한 펄스 폭과 샘플링 계산을 수행한다. 예를 들어, 저전원 엔진(585.1)은 소정의 스위칭 전원 변환기에 대한 피드백 데이터(전압 및/또는 전류)를 수신하기 위해 변환 스케쥴러(540.1)에 변환을 요청할 수 있다. 수신된 피드백 정보에 근거하여 필요한 펄스 폭을 계산하기 위해, 저전원 엔진(585.1)은 한계 비교 모듈(560.1)에 관하여 설명한 바와 같이 한계 비교를 수행할 수 있다. 만약 샘플이 원하는 작동 범위 내에 있으면, 저전원 엔진(585.1)은 다수의 DPC 프레임, 예를 들어 다시 특정 스위칭 전원 변환기로부터 피드백을 샘플링하기 이전에 4개의 프레임을, 스킵할 수 있다. 만약 샘플이 원하는 작동 범위 밖에 있으면, 슬립(sleep) 엔진은 그에 따라 SFET(2404.4) 및 PFET(2402.4) 펄스 에지를 변환하도록 DPC(1201에 명령을 내린다. 전원을 절약하기 위해, 상기 변화는 충족하는 PWM 조절 알고리즘이 표 찾아보기 기능이 되도록 슬립 엔진(540.1)과 관련된 레지스터(미도시)에 저장된 소정 값들을 근거로 한다.
이러한 저전원 모드에서, DPC(1201)의 CAM 기능은 또한 DPC(1201) 작동에 관해서설명되는 바와 같이 디스에이블된다. 따라서, 저전원 엔진(585.1)은 SET[28:0] 신호(2438.4) 및 RESET[28:0] 신호(2440.4)를 통해 직접적으로 원하는 펄스 에지 횟수를 야기시킨다. 저전원 엔진(585.1)은 구성된 상태 기계 또는 다른 적절한 수단을 통해 이행된다.
x.2 LED 제어기
스위칭 전원 공급 제어기(1200)는 PDA와 같은 LED 포함 장치들에 사용될 수 있으므로, 도 12에서 나타나듯이 중앙 처리 모듈(SYS)(1205) 내에 포함되는 LED 제어 블록을 포함할 수 있다. 도 52는 LED 제어 블록(1214)의 블록도이다.
인터페이스 모듈(30.1)은 중앙 처리 모듈(SYS)(1205)로부터 LED 제어 명령을 받는다(도 12). 순서대로, 인터페이스 모듈(30.1)은 예를 들어, 제1 LED 드라이버 모듈(35.1) 및 제2 LED 드라이버 모듈(40.1)을 사용하여 하나 이상의 LED를 제어한다. 각 드라이버 모듈(35.1, 40.1)은 외부 LED(미도시)에 PWM-변조 드라이브 신호를 공급한다.
각 드라이버 모듈(35.1, 40.1) 내의 PWM 변조는 인터페이스 모듈(30.1) 내부의 레지스터에 기록된 값들의 제어 하에 있다. 각 PWM 주기에 구체화된 펄스 폭이 클수록, 해당 LED에 의해 나타나는 밝기의 양이 더 많다. 또한, 인터페이스 묘듈(30.1) 내의 다른 레지스터들은 LED 깜박임 또는 선택된 드라이버 모듈이 PWM을 점차 변화시키는 램프 모드를 제어하여, 해당 LED가 하나의 밝기 레벨에서 다른 레벨로 점차 변화시키도록 할 수 있다.
x.4 내부 전원 공급 구조(GM)
내부 전압 공급 장치(IVS)(1209)(도 12)는 스위칭 전원 공급 제어기(1200) 내의 내부 작동을 위한 작동 전압 및 전원을 제공한다. IVS(1209)는 리셋(RSTn) 신호, 파워 온 리셋 (POR) 신호, 클록 출력(CLK_OUT) 신호, 클록 입력(CLK_IN) 신호, 공급 A 신호, 공급 B 신호, 배터리 0(batt0) 신호, 배터리 1(batt1) 신호, 및 다양한 공급 또는 기준 전압 (예를 들어, AVD, AVS, VDD, VSS, VDDIO[A, B] ALC VSSIO[A, B])을 포함하여 다양한 인터페이스 신호들을 수신 및 제공한다.
리셋 신호 및 파워 온 리셋 신호는 일 실시예에 따라, IVS(1209)의 작동을 재초기화 하거나 리셋하기 위해 리셋 모듈(1215)로부터 수신되거나, 또 다른 실시예에 따라, IVS(1209)에 의해 스위칭 전원 공급 제어기(1200) 내의 다른 회선으로 제공에 제공되어 동기화되고 다양한 클록킹 작동을 가능하게 한다.
공급 신호(공급 A 및 공급 B) 및 배터리 신호(batt0 및 batt1)는 IVS(1209)에 의해 수신될 수 있는 다양한 외부 전원 공급장치이다. 표 x.4a에 나열된 예시들과 같이, 이러한 외부 전원 공급 소스들은 스위칭 전원 공급 제어기(1200)에 (그리고 IVS(1209)에) 연결되어 있고, 내부 전압(예를 들어 3.3 V)을 강화하고 발생시키기 위해 사용되고, 코어 논리와 같은 다양한 회로에 대한 전원 공급장치로서 사용되어, 외부 전원 NFET(예를 들어 15 까지)를 공급 또는 구동한다.
외부 전원 공급장치의 예
외부 전원 공급 장치 최소 전압 최대 전압
배터리 0 또는 1
2 셀 NiMH 1.8 3.8
4 셀 NiMH 3.6 7.6
Lion - 1 셀 2.7 4.2
Lion - 2 셀 5.4 8.4
공급 A 또는 B
차량 어댑터 9.6 14.4 플러스 스파이크
벽 어댑터 4.5 15
IVS(1209)는 또한 스위칭 전원 공급 제어기(1200) 또는 외부 IC의 온도를 모니터 하기 위해 켈빈(Kelvin) 온도 센서(도 54를 참조하여 설명)를 포함한다. IVS(1209)는 또한 아날로그-디지털 변환기(1206)와 같은 다양한 회로들에 사용되는 전압 기준(VREF)를 제공하며, 후술되는 바와 같이, 스위칭 전원 공급 제어기(1200) 내에서의 분배를 위해 파워 온 리셋 신호를 발생시킬 수 있다.
도 54는 일 실시예 따른 IVS(1209)의 기능을 보여주는 도면이다. 도 54는 (예를 들어, 각각 BATT0, BATT1, 공급A 및 공급B)를 나타낸다. 극성 반전 조건에 대한 보고와 같은 보호 장치의 역할을 하는 다이오드를 가진) 패드(2210.4)를 통해 수신된 네 개의 외부 전원 공급 장치(2202.4 내지 2208.4)를 나타낸다. BATT0, BATT1, 공급A 및 공급B 라벨들은 외부 배터리 소스 0, 외부 배터리 소스 1, 외부 차량 어댑터 또는 벽 어댑터 소스 A, 및 외부 자동차 어댑터 또는 벽 어댑터 소스 B를 각각 나타낸다.
IVS(1209)는, 전원 공급 장치(2202.4 내지 2208.4) 중 하나 이상 사용 가능할 경우, 스위칭 전원 공급 제어기(1200)로 코어 전압 및 I/O 전압을 발생시키기 위하여, 그 중 어느 것을 사용할지 결정한다. 예를 들어, 두 가지 코어 전압(예를 들어, 디지탈 3.3 V 및 아날로그 3.3 V)을 필요로 할 수 있다.
일 실시예에 따른 스위칭 전원 공급 제어기(1200)에는 세 가지 작동 모드: 1) 셧다운 모드, 2) 저전원 모드, 3) 스탠다드 모드가 있다. 셧다운 모드에서는, 에너지의 외부 소스(예를 들어, 전원 공급 장치 2202.4 내지 2208.4)를 모니터하는 것 외에 스위칭 전원 공급 제어기91200)에는 아무 것도 파워가 켜지지 않고, 스위칭 전원 공급 제어기(1200)에서의 누설 전류 외에는 전류가 흐르지 않는다.
저전원 모드에서는, 내부 및 I/O 전압이 유지되고, DPCw(1201) 및 두 개의 외부 부하(즉, 조절된 전원 공급 장치)가 작동하며, 스위칭 전원 공급 제어기(1200)가 싸이클 스킵을 수행한다. 필요한 전류량은 일반적으로 스탠다드 모드에서보다 적다. 스위칭 전원 공급 제어기(1200)가 또 다른 모드러부터 파워업 되거나, 클록과 레지스터 모두 실행 또는 설정되지 않을 경우, 저전원 모드가 작동의 디폴트 모드가 된다. 스탠다드 모드에서는, 모든 스위칭 전원 공급 제어기(1200)이 작동하고 모든 외부 부하(예를 들어, 일곱 가지)가 조절된 전원을 공급받는다. IVS(1209)는 중앙 처리 모듈(SYS)(1205)로부터 적절한 모드를 명령 받는다.
도 54에 나타난 바와 같이, 만약 전원 공급 장치(2202.4 또는 2204.4)로부터 전원이 공급되면, 이러한 외부 전압이 발생되고 수정 발진기(2216.4)로 전원을 공급하여, 배전압 정류기(2214.4) (예를 들어 더블러 또는 트리플러)로 클록을 발생시킨다. 수정 발진기(2216.4)는 패드(2210.4)를 통해 입력 신호 (XTALIN) 및 출력 신호(STALOUT)에 대하여 두 개의 핀을 가진다.
배전압 정류기(2214.4)의 출력은 잘 알려진 회선을 사용하여 구현될 수 있으며, 종래의 회로에서 사용될 수 있는 전압 VDD, AVD 및 VREF를 공급하는 전압 조절기(2226.4, 2228.4 및 2230.4)를 위한 입력 전압으로 사용된다. 또하 전압 VREFH 및 VREFL은 회로(2236 및 2238)에 의해 각각 발생되며, 터치 스크린 인터페이스(1211)에 제공된다. 도면으로부터 알 수 있듯이, 설명을 간단히 하기 위해서 선은 각 연결을 보여주는 데에 포함되어 있지 않다. 대신, 각 블록 내에 삼각형이 사용되어 신호와 신호의 이동 방향을 나타낸다. 공급 전압 VDD는 출력 디지털 코어 전압(예를 들어 3.3 V)을 제공하며, 스위칭 전원 공급 제어기(1200) 내에서 전역적으로 다루어진다. 공급 전압 AVD는 출력 아날로그 코어 전압(예를 들어 3.3 V)을 제공하며, 공급 전압 VDD 보다 더 안정적인 전원 공급 전압을 필요로 하는 아날로그 블록들에 의해 사용된다. 도 12에서 IVS(1209) 및 아날로그-디지털 변환기(1206)에 나타나는 공급 전압 VREF은 또한 아날로그-디지털 변환기(1206)을 위한 출력 기준 전압을 제공한다. 또한, 공급 전압 VDDIOA 및 VDDIOB는 내부 NFET I/O 버퍼가 외부 전원 NFET를 구동하는 데에 사용되는 외부 I/O 전원(A와 B)이다. (일반적으로 EXT CAP로 불리는) 외부 캐패시터는 일반적으로 각 해당 본드 패드(미도시)에 연결된다. 공급 전압 VDDI03은 범용 I/O 디지털 패드에서 필요로 하는 외부 I/O 전원 공급 장치(예를 들어 3.3 V)이다.
일단 공급 전DKQ VDD와 AVD가 발생되면, 위상 동기 루프(PLL)(2218.4)가 작동하여 공급 전압 VDD와 AVD가 분배된다. DONEMU 신호는 배전압 정류기(2214.4)가 작동을 중지하도록 하기 위해 사용된다. 모드[1:0] 블록(2224.4)은 전압 조절기(2226.4, 2228.4)에 적절한 모드의 작동을 통지하며, 적절한 전류를 설정하기 위해 필요하다.
전압 조절기(2226.4, 2228.4)로의 입력 전압은, RSTN_INT 신호를 통해 스위칭 전원 공급 제어기(1200)을 리셋하거나 해제하기 위하여, 파워 온 리셋(POR) 블록(2234.4)에, 그리고 잘 알려진 충전 펌프 회로에 의해 구현될 수 있는 충전 펌프 블록(2220.4)에 제공된다. 충전 펌프 블록(2220.4)은 (예를 들면, 외부 캐패시터에서) 하나 또는 두 개의 조절된 전원 공급 장치의 설정을 위한 외부 전원 NFET를 구동하는 데에 필요한 순간 전류에 요구되는 충전량을 저장한다. PUMPCLK 신호 및 DONEIO 신호는 충전 펌프 블록(2220.4)이 작동을 각각 언제 시작하고 정지하도록 하는지를 제어하는 제어신호이다.
만약 전원 공급 장치(2206.4 또는 2208.4)로 부터 전원이 수신되고 있으면, 수정 발진기(2216.4) 및 배전압 정류기(2214.4)는 우회되고, 공급 전압은 전압 조절기(2226.4 내지 2230.4)로 직접 보내진다.
밴드 간격 기준(BGR) 블록(2222.4)은 전압 조절기(2226.4 내지 2230.4) 및 켈빈 온도 센서(2232.4)에 기준 신호를 제공한다. 상술한 바와 같이, 전압 조절기(2230.4)는 공급 전압 VREF를 발생시킨다. 켈빈 온도 센서(2232.4)는 VOUT 신호를 발생시킨다.
도 15는 켈빈 온도 센서(2232.4)의 실시예인 켈빈 온도 센서(KTS)(1500)의 인터페이스 신호를 보여주는 블록도이다. 켈빈 온도 센서(1500)은, 상기 회로의 절대 온도와 선을 이용하여 관련된 출력 전압 (VOUT)을 생성하는 절대 온도 센서 회로이다. 도 15에 나타난 바와 같이, 켈빈 온도 센서(1500)는 터미널(1501, 1502)에서 아날로그 전원과 그라운드 기준 전압을, 그리고 터미널(1503)에서 비동기 파워 다운 제어 신호(PDN)를 수신하고, 터미널(1504)에서 출력 전압 VOUT를 제공하며, 이는 0.0V와 3.0V 사이의 회로의 온도와 선을 선을 이용하여 관련되어 있다.
도 15A는 KTS(1500)에 대한 회로의 일 실시예를 보여주며, 출력 전압 VOUT가 온도에 어떻게 상응하는지를 설명하는 기초식을 강조한다. 예를 들어, 도 15A의 모든 구성요소는 동일한 칩 상에서 통합될 수 있고, 따라서 상기 구성요소들의 매칭이 0.1%보다 더 월등하게 이루어질 수 있다. 교정이 없으면, 0℃ㅇ에서 125℃에 걸쳐서 대략 ±5%의 정확도를 얻을 수 있다. 교정이 있으면, 알려진 온도(예를 들어, 25℃)에서 출력 전압 VOUT를 측정함으로써, ±1% 이상의 높은 정확성을 얻을 수 있다.
도 54A는 또 다른 실시예에 따른 IVS(1209)에 대한 인터페이스 신호를 설명하는 인터페이스 블록도이며, 도 54B는 해당 기능 블록도이다. 도 54A와 X.4c에 나타난 바와 같이, 인터페이스 신호는 배터리 (BATT) 신호(3400.4), 스위치 (SWT) 신호(3402.4), 전원 공급 A 및 B (각각 SUPPLYA 및 SUPPLYB)(3404.4, 3406.4), XIN 신호(3408.4), XOUT 신호(3410.4), VM1 신호(3412.4), VM2 신호(3414.4), VM3 신호(3416.4), IVS_CLK 신호(3418.4), DONEPUMP 신호(3420.4), DONEBOOT 신호(3422.4), VOUT 신호(3424.4), RESETN 신호(3426.4), VSSIOA 신호(3428.4), VSSIOB 신호(3430.4), VDDIOA 신호(3432.4), VDDIOB 신호(3434.4), VREF_HALF 신호(3436.4), COLDBOOT 신호, SWT_ADAPT FREF 신호(3438.4), FREF 신호(3440.4), AVS 신호(3442.4), VSS 신호(3444.4), AVD 신호(3446.4), VDD 신호(3448.4)를 포함한다. 도 54A에 나타나듯이, 일부 신호는 패드(3550.4)를 사용한다.
배터리 (BATT) 신호(3400.4)는 외부 배터리가 사용 가능할 경우 제공되는 신호이다. 스위치 (SWT) 신호(3402.4)는 스위칭 전원 공급 제어기(1200)가 셧다운 모드에서 저전원 모드 또는 스탠다드 모드로 이동하도록 하는 데에 사용된다. 전원 공급 A(3404.4) 및 전원 공급 B(3406.4)는 외부 전원 소스(각각 A 또는 B)에 연결되는 패드이다. XIN 신호(3408.4)는 수정 발진기(3500.4)로의 입력 신호이며, 반면 XOUT 신호(3410.4)는 수정 발진기(3500.4)로의 출력 신호이고, 둘 다 외부 수정 발진기(예를 들어, 32.768 kHz)와의 커뮤니케이션을 위한 것이다.
VM1 신호(3412.4), VM2 신호(3414.4) 및 VM3 신호(3416.4)는 배전압 정류기(3504.4)와 연결된 외부 캐패시터(도 54B에서 EXT CAP로 표기)에 제공하고 그로부터 제공되는 신호이다. IVS_CLK 신호(3418.4)는 충전 펌프(3518.4)에 의해 사용되는 CLKGEN(1223)으로부터의 클록 신호인 반면, DONEPUMP 신호(3420.4)는 충전 펌프(3518.4)를 정지시키는 중앙 처리 모듈(SYS)(1205)로부터의 신호이다. DONEBOOT 신호(3422.4)는 전원 탐지 회로(3502.4)가 배전압 정류기(3504.4) 및 전압 조절기(3510.4, 3514.4)를 정지시키도록 하는 중앙 처리 모듈(SYS)(1205)으로부터의 신호이다.
VOUT 신호(3424.4)는 SHM(1207)로부터 제공되는 켈빈 온도 센서(3516.4)로부터의 출력 신호이다. RESETN 신호(3426.4)는 파워 온 리셋 (POR) 회로(3512.4)로부터의 리셋 신호이며, 리셋 모듈(1215)에 제공된다. VSSIOA 신호(3428.4) 및 VSSIOB 신호(3430.4)는 두 그라운드 신호인 반면, VDDIOA 신호(3432.4) 및 VDDIOB 신호(3434.4)는 충전 펌프 IO(3518.4)에서 발생된 두 전원 공급 신호이며, NFET 드라이버 모듈(1202)를 포함하여, 모두 스위칭 전원 공급 제어기(1200)에서 다양한 블록들에 제공된다.
VREF 신호(3440.4)는 아날로그-디지털 변환기(1206)에 제공되는 기준 전압 신호(예를 들면, 3.0 V)인 반면, VREF_HALF 신호(3436.4)는 VREF 신호(3440.4)의 2분의 1 전압 레벨이며, 이는 SHM(1207)에 제공된다. FREF 신호(3438.4)는 수정정 발진기(3500.4)에 의해 제공되는 기준 주파수이다. AVS 신호(3442.4)는 아날로그 그라운드 신호이고, VSS 신호(3444.4)는 디지털 그라운드 신호이고, AVD 신호(3446.4)는 아날로그 전압 신호(예를 들어, 3.3 V)이고, VDD 신호(3448.4)는 디지털 전압 신호(예를 들어, 3.3 V)이다.
동작의 기능 면에서의 예로서 (도 54B 참조), 외부 배터리가 전원을 공급하고 있는 경우, 배터리 신호(3400.4)가 전압(예를 들어, 적어도 1.8 V)을 제공하여 (전압을 탐지하는) 전원 탐지 회로(3502.4) 및 수정 발진기(XTAL OSC1)(3500.4)를 실행시키고 배전압 정류기(3504.4)를 위한 클록을 발생시킨다. 전원 탐지 회로(3502.4)는 수정 발진기(3500.4)에 전압(예를 들어, 1.8 V)을 제공하고, 셧다운 모드에서 빠져나갈 시기를 탐지한다. 배전압 정류기(3504.4)의 출력은 (예를 들어, 입력 전압의 두 배) 전압 조절기 (VRAVD)(3514.4) (VRVDD(3510.4)를 위한 입력 전압으로 사용되며, 이는 각각 VRAVD 전압 및 VRVDD 전압을 발생시킨다. 개별적인 내부 전압 더블러(3508.4)는 VREF 블록(3506.4)에 전압(예를 들어, 6.6 V 또는 두 배의 VDD 신호(3448.4))을 제공하며, 이는 예를 들어, 밴드 틈새 기준 회로를 사용함으로써 안정된 기준 전압(즉, VREF 신호(3440.4))을 제공한다.
코어 논리 VDD 신호(3448.4) 및 AVD 신호(3446.4)가 발생되면, 도 54B에 나타난 다른 회로와 함께 위상 동기 루프 (PLL) 회로(미도시)가 VDD 신호(3448.4) 및/또는 AVD 신호(3446.4)로부터의 전압(예를 들어, 3.3 V)을 사용하여 작동하기 시작할 수 있다. VRVDD 전압이 최소 레벨에 이르면, POR 회로(3512.4)는 스위칭 전원 공급 제어기(1200)에 사용된 레지스터를 비동기 셋 또는 리셋하기 위해 기능한다. 그러면 중앙 처리 모듈 (SYS)(1205) 내에 포함된 8051은 시스템의 나머지를 제어하여, 조절 제어 모듈 (REG)(1204)이 외부 공급 장치(예를 들어, 3.3 V)를 조절할 수 있게 된다.
조절 제어 모듈 (REG)(1204)가 외부 전압 공급 장치 (예를 들어, 3.3 V)를 조절한 후, 중앙 처리 모듈 (SYS)(1205)는 DONEBOOT 신호(3422.4)를 표명한다. DONEBOOT 신호(3422.4)가 표명되면 (예를 들어, 논리 하이 레벨), IVS(1209)는 배전압 정류기(3504.4) 및 내부 전압 조절기(3510.4, 3514.4)를 끈다. 전압 조절기(3510.4)로부터의 전압은 POR 블록(3512.4)으로 이동하여 비동기 조절기(미도시)는 리셋 상태에서 빠져나갈 수 있다.
또한, 충전 펌프(3518.4)는 배전압 정류기(3504.4)의 출력을 수신하여 파워 업 시퀀스 동안 NFET 구동 모듈(1202)에 필요한 충전(예를 들어, 외부 NFET의 게이트를 구동시키기 위한 전원 공급 이상의 3 V)을 외부 캐패시터 (EXT CAP)에 저장한다. IVS_CLK 신호(3418.4)가 발생되면 충전 펌프(3518.4)는 중앙 처리 모듈 (SYS)(1205)로부터 DONEPUMP 신호(3420.4)를 수신할 때까지 계속 펌핑을 한다.
사용 가능한 배터리가 없고 전원 공급 장치 A(3404.4) 또는 전원 공급 장치 B(3406.4)에 의해 외부 전원 소스가 제공된 경우 (예를 들어, 4.5 V 와 14.4 V 사이로 제공하는 공급장치), 이러한 전압은 탐지되어 전원 탐지 회로(3502.4) 및 수정 발진기(3500.4)를 실행시킨다. VREF 블록(3506.4) 및 전압 조절기(3510.4, 3514.4)는 아날로그 및 디지털 전압(즉, 각각 AVD 신호(3446.4) 및 VDD 신호(3448.4)을 발생시키기 위해 전원 공급 장치 A(3404.4) 또는 전원 공급 장치 V(3406.4) 중 어느 쪽을 입력 전압으로 수신한다. AVD 신호(3446.4) 및 VDD 신호(3448.4)가 일단 발생되면, 배터리 공급 장치에 대하여 상술한 바와 동일한 과정이 발생하여 AVD 신호(3446.4) 및 VDD 신호(3448.4)를 통해 칩에 접속된 외부 3.3 V를 제공한다.
상기 칩이 셧다운 모드로 들어가 배터리(3400.4), SUPPLYA(3404.4) 또는 SUPPLYB(3406.4) 중 한 쪽으로부터 여전히 전원을 가지면, Stal Osc(3500.4) 및 전원 탐지 회로(3502.4)의 실행 상태가 유지된다. 이러한 상태는 패드 SWT가 로우 상태가 되거나 공급이 제공되는 두 가지 조건 중 하나가 발생할 때까지 계속된다. 이러한 조건들은 상술한 파워 업 시퀀스를 시작하여 중앙 처리 모듈 (SYS)(1205)에 신호 COLDBOOT 및 SWT_ADAPT를 제공한다.
도 54C는 IVC(1209)의 또 다른 예에 따른 파워 업 시퀀스의 예를 보여주는 순서도이다. 외부 전압이 가해지면 3600.4 단계가 파워 업 시퀀스를 시작한다. 3602.4 단계에서 외부 전압이 필요한 임계치(예를 들어 1.8 V)보다 큰 경우에는, 셧다운 모드가 유지되어 회로가 파워 업되는 것을 허용한다(3604.4 단계). 만약 외부 전압이 기대된 배터리 전압보다 큰 경우에는, 외부 전압이 VREF 블록(3506.4) 및 전압 조절기 (LDOs)(3510.4, 3514.4)에 연결된다(도 54B 참조).
외부 전압이 예정된 배터리 전압 정도이면, 3608.4 단계가 스위치(SWT)(3402.4)를 누를지, 그 후 셧다운 모드(3604.4 단계)로 들어갈지 판단한다. 파워 스위치가 눌러지면, 3612.4 단계가 배전압 정류기(3504.4), VREF 블록(3506.4) 및 전압 조절기(3510.4 및 3514.4)를 작동시킨다. RESTEN 신호(3426.4)가 표명되어(3614.4 단계) 충전 펌프(3518.4)가 작동되기 시작한다.
3618.4 단계는 낮은 배터리 상태가 나타난다면 IVS가 3604.4 단계로 돌아갈지 판단한다. 중앙 처리 모듈(SYS)(1205)(순서도의 8051 참조)이 콜드 부트 작동을 완료할 때 까지 IVS는 3618.4 상태로 지속된다. 중앙 처리 모듈(SYS)(1205)이 이러한 동작 3620.4 단계를 완료하면, 모든 불필요한 시스템의 스위치를 끄고, 외부 전압(즉, VDD 신호(3448.4))은 스위칭 파워 공급 제어기(1200)로 피드백된다. 3622.4 단계는 전압 더블러(3508.4)의 작동을 시작하고, DONEBOOT 신호(3422.4)가 표명되면, 스탠다드 모드 또는 저전원 모드(3636.4 단계)가 시작된다. 셧다운 모드 명령이 수신되면, 3624.4 단계는 VREF 블록(3506.4) 및 전압 더블러(3508.4)의 스위치를 그고 3606.4 단계가 반복된다.
Section x.5 변환기 구조(ADC)
도 12를 참조하면, 아날로그-디지털 변환기(1206)은 연속된 근사 변환기(SAR)로서 또는 플래시 아날로그-디지털 변환기와 같은 다른 적절한 구조로 구성될 수 있다. 전압 분배와 배가에 기초한 캐패시터 비율과 관련하여 샘플 사용과 유지에 기인하여; 몇몇 예외적인 단순화가 아날로그-디지털 변환기의 입력에 발생할 수 있다. SAR 변환기의 스탠다드 구현예는 연속된 SAR DAC 값들을 입력 전압과 비교할 때, SAR 비교기로의 입력에서 입력 전압이 변하는 것을 방지하기 위해 입력 버퍼 증폭기가 입력 전압과 샘플 및 유지 회로를 조절하고 스케일링하는 것을 필요로 한다. SAR 아날로그-디지털 변환기에서, 변환 처리 동안에 입력 전압에 변화가 허용되면 변환이 손상될 수 있다. SAR 아날로그-디지털 변환기에서 통상적으로 필요로한 추가적인 입력 단계들은 측정될 전압들이 사용 가능하게 되어 변환 시작 전에 상당한 시간 동안 안정될 것을 요구한다. 이러한 "시간 셋업"은 새로운 입력이 주어지는 비율을 감소시키거나 아날로그-디지털 변환기로부터 훨씬 더 높은 스피드를 요구하기 때문에 본 발명과 같은 다중화 시스템에서 특별한 이슈이다. 본 발명은 스케일링에 기초한 입력과 패캐시터 비율에서 샘플 및 유지를 사용하기 때문에, 입력 증폭기와 샘플 및 유지 섹션은 SAR 아날로그-디지털 변환기의 필요한 속도와 전원 소비를 감소시키는 반면 셋업 시간의 대부분과 에러의 몇몇 에러 소스를 제거하는 실시예에서 구현되는 SAR 아날로그-디지털 변환기로부터 제거될 수 있다. 아날로그-디지털 변환기(1206)의 필요한 처리 속도는 DPC 프레임율과 스위칭 전원 공급 장치의 수에 의해, 스위칭 전원 공급 제어기(1200) 및 원하는 A/D 변환의 제어하에서 구동된다. 예를 들어, 스위칭 전원 공급 제어기(1200)이 524KHz의 싸이클 비율을 사용하여 일곱 개의 스위칭 전원 공급 장치를 사용하는 경우, 아날로그-디지털 변환기(1206)은, 대략 2 마이크로초의 DPC 프레임 주기에 두 입력 신호에 더하여 14 개의 피드백 신호를 변환해야 한다. 만약 변환 중 10 비트를 원하면, 결과적인 A/D 논리 클록 주파수는 대략 110 MHz이다.
x.7 출력 구조 NFET (GM)
도 55는 NFET 드라이버 모듈(1202)의 일 실시예에 따른 기능을 보여주는 도면이다. 도 55는 입력/출력(I/O) 버퍼(2102.4, 2104.4)를 포함하며, 이는 (각각 도 12의 NFET 드라이버 모듈(1202)에서 UPPER_FET 및 LOWER_FET 터미널에 해당하는) 패드(2106.4, 2110.4)를 통해 해당 외부 전원 MOSFET(2112.4, 2114.4)을 구동한다.
도 55에서 나타난 바와 같이, 전원 MOSFET(2112.4)는 "UPPER FET"로, 전원 MOSFET(2114.4)는 "LOWER FET"로 나타나며, 둘 다 조절된 DC 공급장치를 부하에 제공하기 위해 사용된다. NFET 드라이버 모듈(1202)은 스위치 제어 버스(1303a)(즉, HIGHFET) 및 스위치 제어 버스(1303b)(즉, LOWFET)를 통해 버스 근처에 나타난 신호를 수신하고, 이는 NFET 드라이버 모듈(1202)이 I/O 버퍼(2102.4, 2104.4)를 제어하는 데에 사용된 정보를 포함한다. 패드(2108.4)는 외부 부하 변수(예를 들어, 전압)을 고려하여 NFET 드라이버 모듈(1202)에 피드백(fb)을 제공하기 위해 전원 MOSFET(2112.4, 2114.4)에 연결된다.
나아가, NFET 드라이버 모듈(1202)(도 12)는 인터페이스 신호 VDDIO[A, B], VSSIO[A, B], UPFET_소스, LOWFET_소스, 및 IDDQ를 포함한다. VDDIO[A, B] 신호는 공급 전압 A 및 B인 반면, VSSIO[A, B]는해당 A 및 B 그라운드 기준이다. UPFET_소스 및 LOWFET_소스 신호는 각각 전원 MOSFET(2112.4, 2114.4)를 고려하여 피드백을 모니터하고 제공하며, 도 55에 묘사된 피드백(fb)을 기호로 표시되어 있다. IDDQ 신호는 테스트를 목적으로 제공된다.
도 55A는 NFET 드라이버 모듈(1202)의 인터페이스 신호의 또 다른 실시예를 보여준다. 인터페이스 신호는, PFET[6:0] 신호(3200.4), SFET[6:0] 신호(3202.4), IDDQ 신호(3204.4), SELMODE 신호(3206.4), CNTL[1:0] 신호(3208.4), VSSIOA 신호(3210.4), VSSIOB 신호(3212.4), SUPPLYB 신호(3214.4), SUPPLYA 신호(3216.4), UPSENSE[6:0] 신호(3218.4), LOWFET[6:0] 신호(3220.4), UPFET[6:0] 신호(3222.4), VDDIOB 신호(3224.4), VDDIOA 신호(3226.4), VSS 신호(3228.4) 및 VDD 신호(3230.4)를 포함한다.
PFET[6:0] 신호(3200.4) 및 SFET[6:0] 신호(3202.4)는 각 제1 및 제2 외부 NFET를 구동하기 위하여 DPC(1201)로부터 수신되는 펄스이다. IDDQ 신호(3204.4)는 테스트 신호인 반면, SELMODE 신호(3206.4)는 작동 모드를 선택하고 CNTL[1:0] 신호(3208.4)는 제어 정보를 제공한다.
VSSIOA 신호(3210.4) 및 VSSIOB 신호(3212.4)는 외부 전원 공급 장치(즉, 각각 SUPPLYA 신호(3216.4) 및 SUPPLYB 신호(3214.4))를 위한 리턴 그라운드 경로이다. VDDIOA 신호(3226.4) 및 VDDIOB 신호(3224.4)는 공급 장치 A (3216.4) 또는 공급 장치 B(3214.4)로부터 얻어지는 고전압 소스이며, 이는 필요한 만큼 부하 전압을 조절하기 위해 DPC(1201)로부터 제어될 수 있다. VSS 신호(3228.4) 및 VDD 신호(3230.4)는 각각 디지털 그라운드 및 디지털 공급 전압(예를 들어, 3.3 V)이다.
UPFET[6:0] 신호(3222.4) 및 LOWFET[6:0] 신호(3220.4)는 제1 및 제2 외부 NFET를 구동하는 신호인 반면, UPSENSE[6:0] 신호(3218.4)는 스위칭 전원 공급 제어기(1200)에 의해 제어되는 스위칭 전원 변환기의 제1 외부 NFET에 대한 기준 소스 전압이다.
도 55B는 NFET 드라이버 모듈(1202)로 언급되는 스위치 드라이버 모듈의 또 다른 실시예를 보여주는 도면이다. NFET 드라이버 모듈(1202)은 후술되는 바와 같이, 외부 코일 뿐만 아니라 외부 전원 FET를 구동하는 데에 사용될 수 있는 (예를 들어, 디지털 카메라 애플리케이션에 대한) I/O 드라이버를 포함한다. 인터페이스 신호는 PFET[6:0] 신호(3200.4), SFET[6:0] 신호(3202.4), PFET_SEL[6:0] 신호(4402.4), FET_SWAP[6:0] 신호(4404.4), EN_EXT33 신호(4406.4), IDDQ 신호(3204.4), PFETSENSE[6:0] 신호(4408.4), SUPPLY_SEL[6:0] 신호(4410.4), VDDIOA 신호(3226.4), VSSIOA 신호(3210.4), VDDIOB 신호(3224.4), VSSIOB 신호(3212.4), PADIO[6:0] 신호(4418.4), PFETDRIVE[6:0] 신호(4416.4), SFETDRIVE[6:0] 신호(4414.4) 및 EXTDRIVE 신호(4412.4)를 포함한다.
PFET[6:0] 신호(3200.4), SFET[6:0] 신호(3202.4)는 각각 외부 제1 NFET 및 외부 제2 NFET를 구동하는 데 사용되는 DPC(1201)로부터 수신되는 펄스이다. 조절 제어 모듈(REG)(1204)로부터 수신되는 PFET_SEL[6:0] 신호(4402.4)는 외부 FET 또는 외부 코일 중 어떤 것을 구동할지 명령한다. 만약 외부 코일을 구동하면, VDDIOA 신호(3226.4) 또는 VDDIOB 신호(3224.4)가 공급 장치 A 또는 공급 장치 B에 연결된다. 만약 외부 FET를 구동하면, VDDIOA 신호(3226.4) 또는 VDDIOB 신호(3224.4)는 공급 장치 A 또는 공급 장치 B의 전압 레벨 이상인 3 V와 동등한 전압 레벨까지 승압된다.
조절 제어 모듈(REG)(1204)로부터 수신된 FET_SWAP[6:0] 신호(4404.4)는, 부스트 또는 버킷이 외부 파워 토폴로지인가에 따라, PFET[6:0] 신호(3200.4) 및 SFET[6:0] 신호(3202.4)로부터의 펄스를 교환하라고 NFET 드라이버 모듈(1202)에 신호를 보낸다. EN_EXT33 신호(4406.4)는 EXTDRIVE 신호(4412.4)를 구동하고, 이는 외부 스위치를 구동하여 시스템의 나머지로부터 외부 전압 공급(예를 들어, 3.3 V)을 끊는다. IDDQ 신호(3204.4)는 테스트 신호이다.
PFETSENSE[6:0] 신호(4408.4)는 제1 외부 NFET의 소스이며, 스위칭 전원 공급 제어기(1200)로 연결되어 PFETDRIVE[6:0] 신호(4416.4)의 소스 전압을 모니터한다. SUPPLY_SEL[6:0] 신호(4410.4)는 VDDIOA 신호(3226.4) 또는 VDDIOB 신호(3224.4)의 발생을 위해 공급 장치 A 및 공급 장치 B 중에서 선택한다. VDDIOA 신호(3226.4)는 외부적으로 PADIO[6:0] 신호(4418.4)에 연결되어, (외부 NFET를 구동한다면) PFETDRIVE[6:0] 신호(4416.4) 또는 SFETDRIVE[6:0] 신호(4414.4)를 위한 주전원공급 장치으로서, 또는 (외부 코일을 구동한다면) 전드라이버(pre-driver) 전압으로서 공급 A의 전압 이상(예를 들어, 3.0 V 이상)의 전압 레벨을 제공한다. VSSIOA 신호(3210.4)는 VDDIOA 신호(3226.4) 또는 PADIO[6:0] 신호(4418.4)를 위한 그라운드 신호이다. 마찬가지로, VDDIOB 신호(3224.4)는 PADIO[6:0] 신호(4418.4)에 외부적으로 연결되어, (만약 외부 NFET을 구동하면) PFETDRIVE[6:0] 신호(4416.4) 또는 SFETDRIVE[6:0] 신호(4414.4)에 대한 주전원 공급 장치로서, (만약 외부 코일을 구동한다면) 전드라이버 전압으로써 공급 장치 B의 전압 이상(예를 들어, 3.0 V 이상)의 전압 레벨을 제공한다.
VSSIOB 신호(3212.4)는 VDDIOB 신호(3224.4) 또는 PADIO[6:0] 신호(4418.4)를 위한 그라운드 신호이다. PADIO[6:0] 신호(4418.4)는 PFETDRIVE[6:0] 신호(4416.4) 또는 SFETDRIVE[6:0] 신호(4414.4)에서 마지막 단계를 위한 입력/출력 전원의 주 소스이며, (후술될) 구성에 따라, 공급 장치 A 또는 공급 장치 B 뿐만 아니라 VDDIOA 신호(3226.4) 또는 VDDIOB 신호(3224.4)를 사용할 수 있다. PFETDRIVE[6:0] 신호(4416.4)는 외부 제1 FET를 구동하고, SFETDRIVE[6:0] 신호(4414.4)는 외부 제2 FET를 구동한다. EXTDRIVE 신호(4412.4) 스위칭 전원 공급 제어기(1200)에 연결될 외부 전원 공급 장치(예를 들어, 3.3 V)를 분리시키는 데에 사용되는 외부 FET 스위치를 온 또는 오프로 한다.
도 55C는 도 55B의 실시예에 대한 기능을 보여주는 도면이다. 통상적인 동작면에서 보면, 두 가지 펄스, PFET 신호(3200.4) 및 SFET 신호(3202.4)는 DPC(1201)로부터 수신된다. 이 두 펄스가 오버랩되는 경우에는, 장애시안전 모드 논리(4430.4)(도 55D)가 다음 프레임까지 출력 신호를 LOW-PFETDRIVE 신호(4416.4) 및 SFETDRIVE 신호(4414.4)로 설정한다. 전드라이버 논리(4432.4, 4434.4)(도 55D)는 외부 제1 및 제2 출력 터미널 간의 교환을 확인한다. PFET_SEL 신호(4402.4)는 또한 외부 FET를 구동하거나 또는 외부 코일을 직접 구동함으로써 드라이버를 구성한다. PFETDRIVE 신호(4416.4)는 예를 들어, 외부 FET를 구동할 때 PFETSENSE 신호(4408.4)보다 3 V 더 높을 필요가 있다. 그러므로, PFETSENSE 신호(4408.4)는 전드라이버 논리로 연결되어 외부 FET에 대한 소스 전압을 모니터한다.
VDDIOA 신호(3226.4) 및 VDDIOB 신호(3224.4)(도 X.7d)는 NFET 드라이버 모듈(1202)에 외부적으로 연결되면, NFET 드라이버 모듈(1202)의 채널들(예를 들어, 일곱 개)은 SUPPLY_SEL 신호(3203.4)의 값에 따라 VDDIOA 신호(3226.4) 또는 VDDIOB 신호(3224.4) 중 하나로 연결된다. 일곱 개의 각 채널은 PADIO 신호(4418.4), PFETDRIVE 신호(4416.4), PFETSENSE 신호(4408.4), SFETDRIVE 신호(4414.4) 및 그에 해당하는 VSSIOA 신호(3210.4) 또는 VSSIOB 신호(3212.4)를 사용한다. 파워 업 시퀀스 동안, 외부 NFET는 EXTDRIVE 신호(4412.4)에 의해 구동되고, 이는 PFETDRIVE 신호(4416.4)에 사용되는 버퍼와 유사한 I/O 버퍼이다. EN_EXT33 신호(4406.4)는 중앙 처리 모듈(SYS)(1205)로부터 수신되어, EXTDRIVE 신호(4412.4)를 제어한다.
도 55D는 트랜지스터(4440.4, 4442.4)에 의해 표현되며, 도 55B의 구현을 위해 외부 코일(4444.4)를 직접 구동하는 내부 버퍼를 사용하는 응용을 보여주는 도면이다. 이러한 구성에 대하여 상술한 바와 같이, PADIO 신호(4418.4)는 공급 장치 A 또는 공급 장치 B에 외부적으로 (즉, 보드 레벨에서) 연결된다. 나타난 바와 같이, PFETDRIVE 신호(4416.4) 및 SFETDRIVE 신호(4414.4)는 유사한 외부 코일(4444.4) 및 용량성 부하(4446.4)에서 구동하기 위해 배열될 수 있고, 이는 더 낮은 소스 임피던스가 될 수 있다.
장애시 안전 모드 논리(4430.4)는 PFET 신호(3200.4) 및 SFET 신호(3202.4)가 오버랩되지 않는지를 검사한다. Supply-SEL(4410.4)은 멀티플렉서(4448.4)를 통해 VDDIOA 신호(3226.4) 또는 VDDIOB 신호(3224.4)를 선택하여 제어 논리(4432.4, 4434.4)로 돌리고, 이는 트랜지스터 쌍(4440.4, 4442.4)을 제어한다.
도 55E는 트랜지스터 쌍(4440.4, 4442.4)에 의해 표현되며, 도 55B의 구현을 위해 외부 FET(4450.4, 4452.4)를 구동하는 내부 버퍼를 사용하는 응용을 보여주는 도면이다. 이러한 구성에 대하여 상술한 바와 같이, PADIO 신호(4418.4)는 VDDIOA 신호(3226.4) 또는 VDDIOB 신호(3224.4)와 외부적으로(즉, 보드 레벨에서) 연결된다. 도 55E에 나타난 응용은 도 55D와 유사하므로 반복하지는 않을 것이다. 그러나, 도 55E에 나타난 바와 같이, 외부 FET(4450.4, 4452.4)는 외부 코일(4444.4) 및 용량성 부하(4446.4)를 구동하기 위하여 각각 PFETDRIVE 신호(4416.4) 및 SFETDRIVE 신호(4414.4)에 의해 구동된다. PFET(3200.4)가 높을 경우에는, 그 제어 논리(4432.4)가 PFETDRIVE를 PFETSENSE(4408.4) 이상의 3 V에서 일정하게 유지한다.
표 x7a는 예시적 구성에 대한 다양한 신호의 상태를 진리표 포맷으로 요약한다. PFET_SEL 신호(4402.4)에서, 0과 1은 각각 내부 및 외부를 나타낸다. FET_SWAP 신호(4404.4)에서, 0과 1은 각각 무교환 및 교환을 나타낸다.
PFET SFET PFET_SEL FET_SWAP PFETDRIVE SFETDRIVE
0 0 0 0 0(internal) 0(internal)
0 0 0 1 0(internal) 0(internal)
0 0 1 0 0(external) 0(external)
0 0 1 1 0(external) 0(external)
0 1 0 0 0(internal) 0(internal)
0 1 0 1 1(internal) 0(internal)
0 1 1 0 0(external) 1(external)
0 1 1 1 1(external) 0(external)
1 0 0 0 1(internal) 0(internal)
1 0 0 1 0(internal) 1(internal)
1 0 1 0 1(external) 0(external)
1 0 1 1 0(external) 1(external)
1 1 0 0 0(fail safe) 0(fail safe)
1 1 0 1 0(fail safe) 0(fail safe)
1 1 1 0 0(fail safe) 0(fail safe)
1 1 1 1 0(fail safe) 0(fail safe)
도 55F는 도 55B의 구현을 위한 온-칩 구성 블록도를 보여주는 예시도이다. 나타난 바와 같이, 스위칭 전원 공급 제어기(1200)는 패드(4462.4) 또는 PADIO 신호(4418.4)를 통해 공급 장치 A 또는 공급 장치 B 신호를 수신하여, VDDIOA 신호(3226.4) 및 VDDIOB 신호(3224.4)를 발생시킨다. 스위칭 전원 공급 제어기(1200)는 NFET 드라이버 모듈(1202)을 통하여 PFETDRIVE 신호(4416.4) 및 SFETDRIVE 신호(4414.4)를 발생시켜, PFETSENSE(4408.4) 및 선택적으로 SFETSENSE(4460.4)를 수신한다.
x.8 마이크로제어기 구조
도 56을 참조하면, 중앙 처리 모듈에 대한 실시예는 AGPIO(Advanced General Purpose I/O) 모듈(410.1)을 통해 외부 호스트와 연결되는 8051과 같은 마이크로프로세서 코어(400.1)로 이루어진다. ADGPIO 모듈(410.1)은 전원 공급 상태를 판별하는 능력, 8X8 키보드 인터페이스, 호스트 장치와의 통신을 위한 직렬 통신 버스와 같은, 호스트 애플리케이션의 필요를 충족시키기 위해 개별적으로 구성될 수 있는 31개의 GPIO 포트를 제공한다.
그러한 호스트 장치와의 직렬 통신은, 직렬 멀티플렉서(420.1)에 의해 선택될 때 다수의 신호 프로토콜을 사용하여 발생할 수 있다. 예를 들면, 직렬 데이터는 범용 비동기화 송수신기(UART)(425.1), SPI 송수신기(435.1) 또는 JTAG 송수신기(440.1)에 의해 수신될 수 있다. 부가적인 직렬 장치는 또한 마이크로와이어, I2C, SSI2 장치에 사용될 수 있다. 마이크로프로세서 코어(400.1)은 내부 버스(450.1) 상에서 직렬 멀티플렉서(420.1)에 의해 선택된 직렬 장치와 통신한다.
데이터 경로 멀티플렉서(470.1)은 내부 버스(450.1) 내의 읽혀진 데이터 경로 상에서 데이터를 다중 송신하여 LED 제어기(1214) 및 감시 타이머 제어기(1213)과 같은 다양한 소스로부터 데이터를 선택한다. 또한, 마이크로프로세서 코어(400.1)는 내부 버스(450.1)와 연결된 외부 인터페이스(455.1)를 통해 비휘발성 기억장치 모듈(1216)(도 12)로부터 데이터를 수신받고 저장할 수 있다. 감시 타이머 제어기(1213) 및 LED 제어기(1214)에 관하여 더 설명하면, 마이크로 제어기(400.1)는 또한 내부 버스(450.1)를 통해 이들 모듈과 연결된다.
마이크로프로세서 코어(400.1) 상에서 프로그램 실행에 필요한 데이터는 프로그램 기억 장치(460.1)에 저장될 수 있다. 프로그램 기억 장치(460.1)는, 마스크 ROM, 플레시 메모리, EEPROM, 또는 다른 적절한 미디어와 같은 프로그램 저장과 실행에 적합한 어떤 기술이라도 될 수 있다. 마이크로프로세서 코어(400.1)은 또한 데이터를 RAM(465.1) 또는 비휘발성 기억장치 모듈(1216)(도 12)에 저장할 수 있다. 마이크로프로세서 코어(400.1)는 스위칭 전원 공급 제어기(1200)에서 내부 버스(520.1)를 통해 조절 제어 모듈(REG)(1204)과 같은 다른 모듈들과 통신하고, 이는 또한 도 12에서 조절 제어 모듈(REG)(1204)에 관해 설명된다. 이러한 통신을 조절하기 위하여 핸드세이킹 프로토콜 또는 접착 논리(glue logic)가 사용된다. 발신 데이터는 메모리 맵 방식 또는 SFR 맵 주소로 특정 모듈에 보내진다.
마이크로프로세서 코어(400.1)은 클록 발생 모듈(1223)로부터 수신된 클록 신호(714.1)에 의해 클록킹된다. 그러나, 정상 작동 동안 일어나는 DPC 프레임에서 DPC 프레임으로의 조절은 조절 제어 모듈(REG)(1204)의 제어 하에 있기 때문에, 정상 작동 동안 클록(714.1)으로 마이크로프로세서(400.1)을 계속 클럭킹하는 것은 전원의 낭비가 된다. 따라서, 마이크로프로세서가 필요한 처리를 완료하면 클록(714)은 정상 작동 동안 게이트 오프된다. 감시 타이머 제어기(1213) 또는 LED 제어기(1214)와 같은 다른 모듈로부터의 인터럽트에 대응하여, 전원 관리 모듈(480.1)은 마이크로프로세서 코어(400.1)가 클록(714.1)을 수신하는 것을 허용한다. 인터럽트가 발생하면, 클록(714.1)은 마이크로프로세서 코어(400.1)에 의해 다시 한 번 게이트 오프된다.
Section 1.2.2 제어 루프/알고리즘
도 25는 예를 들어, PDA(personal digital assistant)에서 배터리 및 전원 공급 관리 애플리케이션에 사용되는 스위칭 전원 공급 제어기(1200)를 나타내는 도면이다. 도 25엣 나타난 바와 같이, 스위칭 전원 공급 제어기(1200)는 (a) 버킷 변환기(2570)를 조절하여 터미널(2540)에서 조절된 DC 전원 공급 장치를 제공하고, (b) DC/AC 변환기(2571)을 조절하여 터미널(2542, 2543) 간의 AC 전원 공급 장치를 제공하고, (c) 외부 DC 공급 전압(예를 들어, 12-15 볼트)이 터미널(2544)에서 사용 가능하면, 버킷 또는 부스트 모드에서 작동하여 변환기(2572)를 통해 배터리(2517)를 충전하고, (d) 외부 DC 공급 전압이 터미널(2544)에서 사용 불가능하면, 부스트 모드에서 작동하여 배터리(2517)로부터 전원을 끌어온다. 예를 들어, PDA 애플리케이션에서, 스위칭 전원 공급 제어기(1200)는 데이터 인터페이스(2573)를 통하여 호스트 프로세서 및 주변 장치들과 통신할 수 있다. 통상적인 기준 발진기 회로(2574)는 32.768 KHz 기준 클록 신호를 스위칭 전원 공급 제어기(1200)에 제공한다.
실시예를 설명하기 위하여 특정 변환기 구성이 도 25에 나타나 있지만, 상기 기술에 대해 숙련된 자라면 본 발명이 그로 인해 한정되지 않는 다는 것을 알 것이다. 이러한 상세한 설명에 근거하여 본 발명의 범위 내에서 또 다른 변환기 구성을 구현할 수 있다. 도 25에서, 버킷 변환기(2570)는 유도회로(2503), 전류 센스 저항기(2504), 출력 캐패시터(2501), 및 (고유 다이오드(2502)를 포함하는) 각각의 게이트 터미널에서 스위칭 전원 공급 제어기(1200)로부터 펄스 폭 변조 드라이브 신호("upper_FET_gate" 및 "lower_FET_gate")를 받는 MOS 스위치(2505, 2506)를 포함한다.
유도회로(2503), 전류 센스 저항기(2504) 및 출력 캐패시터(2501)는, MOS 스위치(2505)의 소스 터미널에 연결된 스위칭 전원 공급 제어기(1200)의 센스 입력 터미널(2518)("upper_FET_source_sense" 터미널 중 하나)와 그라운드 기준들 사이에 직렬로 연결된다. 다이오드(2502)는 센스 입력 터미널(2518)에서 전압이 그라운드 기준보다 더 작은 소정 전압(예를 들어, 대략 1 볼트) 이하로 떨어지는 것을 방지한다. MOS 스위치(2505)의 드레인 터미널은 스위칭 전원 공급 제어기(1200)의 두 공급 터미널 중 하나("공급 장치 A" 또는 "공급 장치 B")와 연결된다. MOS 스위치(2506)의 드레인 및 소스 터미널은 각각 센스 입력 터미널(2518) 및 그라운드 기준에 연결된다. 조절된 출력 전압은 출력 캐패시터(2501)의 언그라운디드 터미널(2540)으로부터 나온다. 이러한 조절된 출력 전압은 MOS 스위치(2505, 2506)의 게이트 터미널에서 수신된 펄스 폭 변조 신호의 듀티 사이클에 의해 판별된다. 일 실시예에서, 펄스 변조 신호(또한 "사이클"로 표현)의 주기는 도 22에 나타난 바와 같이 1 마이크로 초이다.
전류 센스 저항기(2504)의 터미널은 스위칭 전원 공급 제어기(1200)의 센스 입력 터미널(2530, 2531)(각 "센스_Ⅰ" 및 "센스_Ⅵ" 버스로부터 하나의 터미널)에 연결된다. 이러한 센스 입력 터미널을 교차하는 전압(Vout-VIL)은 유도회로(2503) 내의 전류에 비례한다.
외부 DC 전압은 터미널(2544)로부터 시스템의 공급 터미널(2508)에 제공될 수 있다. 변환기(2572)에서, 다이오드(2511, 2512, 2513)는 전원이 오직 외부 전원 소스에서 시스템으로 흐르도록 하고, 공급 터미널(2508)에서 전압이 그라운드 기준 보다 더 낮은 소정의 전압(즉, 다이도드의 순방향 바이어스 전압) 이하로 이동하는 것을 방지하도록 구성된다. 변환기(2572)에서, 유도회로(2514), 센스 저항기92515) 및 캐패시터(2516)는 스위칭 공급 제어기(1200)의 센스 터미널(2519)("upper_FET_source_sense" 터미널 중 하나)와 그라운드 기준 사이에 직렬로 연결된다. 캐패시터(2516)의 언그라운디드 터미널은 배터리(2517)의 긍정 터미널로 연결된다. MOS 스위치(2509, 2510)는 게이트 터미널에서 펄스 폭 변조 드라이브 신호를 수신한다. MOS 스위치(2509)의 드레인 및 소스 터미널은각각 전원 공급 터미널(2508) 및 센스 터미널(2519)에 연결된다. MOS 스위치(2510)의 드레인 및 소스 터미널은 각각 센스 터미널(2519) 및 그라운드 기준에 연결된다. 외부 전원 소스가 터미널(2544)에서 연결되면, MOS 스위치(2509, 2510)의 게이트 터미널에서 펄스 폭 변조 드라이브 신호는 배터리(2517) 충전을 위한 전압과 전류를 조절한다. 대체적으로, 즉, 외부 전원 소스가 터미널(2544)에서 연결되지 않고 시스템이 배터리(2517)에 의해 공급된 전원으로부터 실행되면, MOS 스위치(2509, 2510)의 게이트 터미널에서 펄스 폭 변조 신호는 전원 공급 터미널(2508)에서 전압을 조절한다. 배터리(2517)에 의해 공급된 전압이 원하는 전압보다 높은가에 따라, 변환기(2572)는 버킷 또는 부스트 변환기로서 작동된다.
전류 센스 저항기(2515)의 터미널은 스위칭 전원 공급 제어기(1200)의 센스 입력 터미널(2535, 2536)(각 "센스_Ⅰ" 및 "센스_Ⅵ" 버스로부터 하나의 터미널)에 연결된다. 이러한 센스 입력 터미널을 교차하는 전압(Vout-VIL)은 유도회로(2514) 내의 전류에 비례한다.
DC/AC 변환기(2571)는 PDA에서 백 라이팅으로 사용되는 냉음극 형광 라이팅(CCFL)을 위해 고전압 AC 전원 공급 장치(예를 들어, 700 볼트)를 제공한다. 변환기(2571)에서, MOS 스위치(2521, 2522)는 대안으로 유도회로(2520, 2523)을 그라운드 기준에 연결한다. 유도회로(2520, 2523)는 각각 MOS 스위치(2521, 2522) 중 하나의 전원 공급 터미널(2508) 및 드레인 터미널 사이에 연결된다. 이러한 드레인 터미널에서 전압은 압전 변환기(2524)를 제어하여 CCFL(2525)의 터미널(2542, 2543)을 교차하여 필수 AC 신호를 제공한다. 터미널(2543)은 센스 저항기(2526)를 통해 그라운드 기준에 연결된다.
Section 1.2.2.1 입력 전압/출력 전류 예측 제어 루프
전류 센스 저항기(2526)의 터미널은 스위칭 전원 공급 제어기(1200)의 센스 입력 터미널(2532, 2533)(각 "sense_Ⅰ" 및 "sense_Ⅵ" 버스 중 하나의 터미널)에 연결된다. 이러한 센스 입력 터미널을 교차하는 전압은 CCFL(2525)의 전류에 비례한다. MOS 스위치(2521, 2522)의 게이트 터미널에서 펄스 폭 변조 신호는 CCFL(2525)에 제공된 전원을 조절한다.
상술한 바에서 알 수 있듯이, 각 변환기(2570, 2571, 2572)는 한 쌍의 펄스 폭 변조 드라이브 신호("upper_FET_gate" 및 "lower_FET_gate" 신호 그룹)에 의해 조절된다. 이러한 신호들은 오히려 오버래핑되지 않는다(즉, 이러한 신호들은 동시에 고전압 상태에 있지 않다). 각 변환기에 대해서, 조절은 제어된 변수값들을 나타내는 입력 신호를 수신하는 제어 루프에 기초한다. 도 19는 배터리 또는 전원 공급 관리 애플리케이션에 대한 제어 푸르를 공급하는 스위칭 전원 공급 제어기(1200) 내의 모듈들을 요약한 블록도이다. 도 19에 나타난 바와 같이, 디지털-펄스 변환기 모듈(1201)은 조절 제어 모듈(REG)(1204)로부터 10 비트 값을 수신하는데, 이는 펄스 폭 변조 드라이브 신호의 듀티 싸이클을 나타내며, 이에 따라 펄스 폭 변호 드라이브 신호(1901a, 1901b) 7쌍 중 하나를 제공한다. 펄스 폭 변조 드라이브 신호(1901a, 1901b)는 NFET 드라이버 모듈(1202)(도 19에 미도시)에 의해 스위칭 전원 공급 제어기(1200)로부터의 upper_FET_gate 및 lower_FET_gate 신호로서 구동된다. 동시에, 전압 신호(1902a, 1902b)(즉, I[0:6], VI[0:6]) 7쌍, 센스 저항기의 터미널을 교차하는 전압들을 나타내는 각 쌍은 샘플 및 유지 모듈(1207)로 수신된다. 또한, 두 외부 전원 공급 터미널(1903, 1904)에서 전압(즉, 공급 장치 A 및 공급 장치 B)은 샘플 및 유지 모듈(1207)로 수신된다. 순서대로, 이러한 각각의 아날로그 전압 신호들은 아날로그-디지털 변환기(1206)에 의해 변환을 위해 샘플링 및 유지되고, 조절 제어 모듈(REG)(1204)에 각 변환된 전압을 위해 10 비트 디지털 값을 제공한다. 조절 제어 모듈(REG)(1204)은 제어 루프에 응용 가능한 다수의 방법을 구현하며, 버스(1907) 상에서 적절한 10 비트 값을 디지털-펄스 변환 모듈(1201)에 제공한다. 물론, 각 변환된 전압을 위해 사용되는 비트 수는 예를 들어, 제어 루프에서 필요로 하는 변환에 따른 디자인 선택의 문제이다. 사실, 조절 제어 모듈(REG)(1204) 내에서, 10 비트 보다 더 높은 변환에서 계산이 수행될 수 있고, 특정의 더 높은 정확성 제어 방법을 구현하기 위해 10 비트 변환보다 낮은 오차값이 병력 사이클을 위해 유지될 수 있다.
Section 1.2.2.2 저장된 외부 요소 파라메터
각 배터리 또는 전원 공급 관리 애플리케이션을 위하여, 조절 제어 모듈(REG)(1204)은 전원 공급 전압 VA(예를 들어, 터미널(2508)에서의 전압), 전류 센스 저항기의 일 터미널에서의 조절된 출력 전압 Vout(예를 들어, 터미널(2531)에서의 전압), 및 전류 센스 저항기의 다른 터미널(예를 들어, 터미널(2530))에서의 전압 VIL을 수신한다. 변환기(2570)의 회로 모델은 도 57에 나타나 있다.
도57에 나타난 바와 같이, 버킷 또는 부스터 변환기의 유도회로 내의 전류 IL은 저항 Rsense에 의해 분할된 전류 센스 저항기(2504)를 교차하는 전압 강하(즉, Vout-VIL)에 의해 결정된다.조절은, 수신된 측정 전압 값 및 이러한 수신된 값들로부터 유도할 수 있는 양에 기초하여 달성된다. 예를 들어, 본 발명은 터미널(2508)에서의 입력 전압(예를 들어, 전원 공급 전압 VA) 및 출력 전류(예를 들어, 저항기(2504)에서의 전류 IL)를 제어 파라메터로 사용하여 조절을 허용한다.
도 26은 본 발명에 따른 제어 루프의 작동을 보여준다. 도 26에 나타난 바와 같이, 제어 루프는 세 가지 단계를 포함한다. 일 실시예에서 2 마이크로 초 시간 주기인 제어 사이클 또는 사이클의 시작 단계에서, 제어된 변수값(예를 들어, 출력 전압)은 2601 단계에서 샘플링 및 디지털화된다. 이러한 입력 전압에 기초하여, 파라메터와 적절한 응답(예를 들어, 제어된 변수값에서의 증감)이 2602 단계에서 계산된다. 상기 응답(예를 들어, MOS 스위치로의 드라이브 신호에 대한 듀티 사이클에서의 증감)은 제어된 변수들 내에서 변화를 이루는 데에 적용된다.
도 57을 다시 참조하면, 변환기의 기생 저항 또는 임피던스를 고려할 경우, 예를 들어, 전압 강하 Vp는 기생 저항 Ron 및 RL에 기인할 수 있으며, Ron은 MOS 시위치(예를 들어, MOS 스위치(2505 또는 2506)) 중 하나의 "on" 저항일 수 있고, RL은 유도회로(예를 들어, 유도회로(2503)) 내에서 기생 직렬 저항일 수 있다. 기생 저항기 Ron은 도 57에 도시되어 있지 않으며, 기생 저항기 RL은 도 57에 저항기(5701)로서 나타나 있다. 상술된 바와 같이 유도회로 내의 전류 IL은 RON+RL에 의해 분활된 (Vout-VIN)에 의해 획득될 수 있다.
전압 Vp는 후술된 방법을 사용하여 가까워질 수 있다. 또한, (도 57에 저항기(5702)로 나타난)기생 저항 Rc은 출력 캐패시터(예를 들어, 출력 캐패시터(2501))에서의 기생 직렬 저항에 기인한다. 시판용으로 이용할 수 있는 코일의 실제 인덕턴스 L은 공칭의 인덕턴스 값과 10% 이상 다를 수 있고, 유도회로의 수명을 상당히 변화시키기 때문에, 본 발명에 따른 방법은 유도회로의 인덕턴스 값이 주기적으로 또는 파워 업 상에서 계산되는 것을 허용한다. 본 발명은 또한 후술된 캐패시터(2501)의 출력 용량 C를 계산하는 방법을 제공한다.
본 발명의 일 실시예에 따르면, 출력 전압 Vout의 조절이 도 20에 나타난 방식으로 수행될 수 있다. 도 20에 나타난 조절 방법은 인덕터가 저항성을 띠게 되는 포화 전류 ILSAT를 가지는 것을 인지한다(즉, 추가 전류는 에너지가 열로 낭비되고, 추가 에너지는 인덕터에 저장되지 않는다). 초기에, 출력 전압 Vout 및 인덕터 전류 IL은 둘 다 0이다. 도 20에 난타난 바와 같이, 본 발명의 제어 방법은, 인덕터 전류가 포화 전류 ILSAT의 소정값(예를 들어, ILSAT의 95%)에 도달할 때까지 인덕터 내의 전류를 최고 비율로 증가시키는(예를 들어, 100%) MOS 스위치로 펄스 폭 변조 드라이브 신호 내의 듀티 사이클을 제공한다. 이러한 시간 동안, 인덕터 전류는 인덕터 내의 자계와 출력 캐패시터(예를 들어, 캐패시터(2501))의 전계를 충전하여, 인덕터 전류 및 출력 전압은 전류/전압 세그먼트(2001)를 따라 증가한다. 인덕터 전류가 소정 전류 값에 도달하면, 점(2003)으로 나타난 바와 같이, 본 발명의 방법은 인덕터 전류를 그 레벨로 유지 하기 위하여 MOS 스위치로의 펄스 폭 변조 드라이브 신호의 듀티 사이클을 충분히 감소시켜, 인덕터 전류에 의해 전송된 모든 에너지는 출력 패캐시터를 충전하기 위해 제공된다. 제어 방법의 이러한 부분에서, 인덕터 전류 및 출력 전압은 전류/전압 세그먼트(2002)에 따른다. 출력 전압이 제어 목표 전압 Vtarget에 도달하면, 제어 방법은 나아가 듀티 사이클을 감소시켜 인덕터 전류에 의해 전송된 에너지는 부하(Rload) 내에서 낭비되고 변환기 내의 기생 임퍼던스. 조절은 MOS 스위치 드라이브 신호를 제어하여 인덕터 전류 IL 및 출력 전압 Vout은 전류/전압 세그먼트(2004)를 따라 존(2005) 내의 평형 값에 이른다.
일 실시예에서, 부하가 매우 저전원 모드에서 작동하는 경우, Vtarget에 집중된 선택 범위 내("제어된 간격")로 출력 전압 Vout를 유지하기 위해 필요한 MOS 스위치 드라이브 신호의 듀티 사이클이 최소값 이하로 떨어질 수 있다. 그러한 경우, 조절은 펄스가 각 2 마이크로 초 사이클로 보내질 수 없는 "intermittent" 또는 "cycle skipping" 모드로 나아간다. 대신, 고정된 기간의 펄스는 둘 이상의 사이클 마다 한 번씩 MOS 스위치 드라이브 신호에 보내져, 평균 둘 이상의 사이클의 듀티 사이클은 제어된 간격 내로 출력 전압을 유지하기 위해 필요한 듀티 사이클을 달성한다.
그 후, 부하에서 어떠한 전원 필요 변화 작동(예를 들어, 백라이팅 상에서의 스위칭)도 출력 전압 Vout에서의 변동이 될 수 있다. 제어 방법은 MOS 스위치 드라이브 신호의 듀티 사이클을 조절하여, 전류/전압 세그먼트(2006)에 따라 출력 전압 Vout을 조절된 전압 Vtarget으로 되돌린다.
인덕터(2503)에서의 전압이
Figure 112005025274559-pct00004
으로 주어진다는 것을 상기하면, 인덕터(2503)에서의 아날로그 전류/전압 세그먼트(2001) 전류 ΔI 변화가 2 마이크로 초 주기(Δt) 동안 저항 Rsense에 의해 분할된 센스-저항기(2504)에 대해 전압 강하 Δ(V out -V IL )의 변화에 의해 근사화될 수 있기 때문에, 인덕터(2503)의 인덕턴스 L의 첫번째 순서 근사치가 계산될 수 있다. 마찬가지로, 2 마이크로 초 프레임 동안 출력 전압 ΔV out 의 변화가
Figure 112005025274559-pct00005
로 주어지기 때문에, 그리고 전류/전압(2002)를 따라, 인덕터(2503)를 가로질러 전압 강하(V IL -V in )가 대략 0이고(즉,
Figure 112005025274559-pct00006
), 전류 I가 저항 Rsense에 의해 분할된 센스-저항기(2504)를 가로질러 전압(Vout-V IL )으로 주어지기 때문에, 용량 C는 또한 no-부하 상태 또는 C와 CLOAD의 결합 하에서 계산된다. 같은 시간 간격 동안, 인덕터(2503)의 기생 저항 RL이 (V IL -V in )/I L 에 의해 인덕터(2503)를 가로질로 전류 I L 및 작은 전압 강하 (V IL -V in )로부터 근사화 될 수 있다.
다른 제어 파라메터도 유사하게 계산될 수 있다. 예를 들어 버킷 변환기에서, 어느 주어진 시간에 효율 E가
Figure 112005025274559-pct00007
로 주어지고, D는 전류 시간에 MOS 스위치 드라이브의 듀티 사이클이다. 효율 E는 각 사이클의 시작 단계에 갱신될 수 있다.
작동 포인트(2005)에서, 부하가 적용되기 전에, 출력에서의 리플 전압 및 출력 캐패시터의 기생 직렬 저항 Rc 가 평균 인덕터 전류에 의해 분할된 리플 출력 전압의 비율을 사용하여 근사화 될 수 있고, 이는 2 마이크로 초 사이클 동안 최대 및 최소 인덕터 전류의 평균 중량을 계산함으로써 결정된다. 최대 및 최소 인덕터 전류는 전류 센스 저항기(2504)를 가로질러 최대 및 최소 전압 강하 (Vout-VIL)에서의 차이에 의해 획득되며, 각가 MOS 스위치(2505)가 열리고 닫히기에 앞서 즉시 샘플링된다. 최대 및 최소 전류의 평균 중량은 듀티 사이클 D에 의해 최대 및 최소 전류의 무게를 측정함으로써 계산된다. 즉, 도 21에 나타난 바와 같다.
Figure 112005025274559-pct00008
출력 캐패시터의 기생 직렬 저항 Rc는 출력 전압 리플의 차이 ΔV out 에 의해 근사화될 수 있으며, 평균 전류
Figure 112005025274559-pct00009
,
Figure 112005025274559-pct00010
(여기서, ΔVout=(Vout max-Vout min)) 에 의해 분할될 수 있다.
제어된 간격(2005)에서, 인덕터 전류가 대략 일정한 반면, 인덕터의 공통 터미널 및 전류 센스 저항기(2504)에서의 입력 전압 Vin과 전압 VIL(2530) 사이의 전압 강하는 MOS 스위치(2505, 2506) 중 하나의 기생 저항 및 인덕터(2503)의 기생 직렬 저항 간의 전압 강하를 나타낸다.
MOS 스위치에서의 스위칭으로 인한 효율 손실은 펄스 변조 MOS 스위치 드라이브 신호에서의 일시적 변화로부터 얻어지는 데이터를 이용하여 근사화될 수 있다. 이러한 일시적 변화는 도 22에 도시되어 있다. 도 22는 동등한 기간과 동등한 듀티 사이클의 두 간격 A 및 B 간의 펄스 변조 MOS 스위치 드라이브 신호를 보여준다. (비록 도 22는 두 사이클 넓이만이 되는 간격 A를 보여주고 있지만, 실제로 각 간격에서의 사이클 수는 정확성을 증대시키기 위해 더 높은 수이어야 한다.) 그러나, 간격 A에서 각 사이클의 on 부분은 간격 B에서 각 사이클의 on 부분보다 더 짧아서, 간격 A에서의 on-펄스의 숫자는 같은 듀티 사이클 동안 간격 B에서의 해당 on-펄스 숫자보다 훨씬 더 높다. 따라서, 이러한 간격 사이의 변환기에서의 효율 차이는 각 스위치의 기생 임퍼던스로 인한 MOS 스위치에서의 스위칭 손실에 기인할 수 있다. 출력 전압에서의 어떤 차이 ΔV out 은 기생 저항 Rp 간에서 소산되며, 이는 인덕터(2501)의 저항 Ron 및 저항 RL의 합계이다. 따라서, Rp는
Figure 112005025274559-pct00011
로 예측되고, 여기에서
Figure 112005025274559-pct00012
는 간격 A와 B 간의 평균 전류이다.
도 57은 기생 저항 Rcin(저항기(5704)로 표현)을 가진 입력 필터 캐패시터(5705) 및 기생 저항 Rs(저항기(5703)으로 표현)을 가진 입력 전원 공급 장치(배터리(5706)으로 표현)를 보여주고 있다.
Section 1.2.2.3 제어 데드 밴드 및 가변 이득(variable gain) 사용을 포함하는 절대값 전원 공급 제어 루프
인덕턴스, 출력 용량 및 기생 저항을 포함하여 계산된 파라메터 값은, 제어 방법을 구현하기 위해 사용될 수 있다. 종래 기술에서, 전원 조절은 보통 펄스 폭 변조에서의 교정 변화가 에러의 선형 기능인 적응 피드백 메커니즘에 의해 제공된다. 에러는, 이런 경우에 조절된 출력 전압 Vout인 제어된 변수의 실제값과 목표값 간의 차이이다. "PID" 방법으로 불리는 한 방법에서, 피드백 교정은 일정한 에러의 배수, 에러의 도함수, 에러의 적분의 선형 합계로 나타낸 "비례하는 피드백"이다. 그러한 PID 적응 시스템에서, 적응 시스템의 시스템 기능 H'(s)는
Figure 112005025274559-pct00013
로 주어지며, 여기에서 k1, k2, k3은 상수이고, H(s)는 오픈 루프 시스템 기능이다. 대부분의 시스템에서, 에러가 작기 때문에 피드백 교정은 에러의 적분에 의해 좌우되며, 조절된 전압을 Vtarget으로 되돌리기 위해 많은 사이클 수가 필요할 수 있다.그러나 본 발명에 따르면, 예측적인 기술이 사용된다. 예측적인 기술 하에서, 교정 합계는 에러를 교정하는 데 필요한 제어 파라메터(예를 들어, 듀티 사이클 입력)에서의 측정된 복구 변화를 계산함으로써 얻어진다.
본 발명의 일 실시예에 따른 제어 방법은 도 23의 순서도(2300)에 나타나 있다. 도 23의 2301 단계에서 나타난 바와 같이, 제어 방법은 출력 전압 에러 값을 조사하고, 이는 error=Vout-Vtarget으로 주어진다. 에러 값이 소정의 임계치 이하이면("dead band"), 조절은 불필요한 것으로 판단되고, 방법 2300 단계로 돌아간다. 그렇지 않으면, 즉, 에러 값이 임계치를 초과하면, 전류 억제 듀티 사이클 D i 가 2302 단계에서 계산된다. 전류 억제 듀티 사이클 D i는 인덕터 전류 IL를 포화 값 I LSAT 의 소정 오프셋(예를 들어, 0 amps) 내에 이르게 하는 듀티 사이클을 나타낸다. 상술한 바와 같이, 제어 방법은 이러한 듀티 사이클을 이상으로 MOS 스위치(2505, 2506)를 구동해서는 안된다.
전류 억제 듀티 사이클 D i 는
Figure 112005025274559-pct00014
을 만족시키며, 여기에서 VL은 인덕터(2503)를 가로지르는 전압이고, T는 사이클 기간이고, Vp는 인덕터(2503)와 MOS 스위치(2505)의 기생 저항 및 전류 센스 저항기(2504)의 저항 간의 총 전압 강하이다.
Figure 112005025274559-pct00015
은 시간 주기 DiT 동안(즉, MOS 스위치(2505)의 드라이브 신호가 "on" 일 때) 인덕터 전류를 포화 전류 ILSAT에 이르게 하는 데 필요한 인덕터 전류의 변화 근사 비율을 나타낸다. 이 식을 풀면, 전류 억제 듀티 사이클
Figure 112005025274559-pct00016
를 얻는데, K를 값
Figure 112005025274559-pct00017
으로 정의한다. K와 인덕터 전류 I L 의 곱이 듀티 사이클을 산출한다는 것을 보면, K의 값은 전압 베이스의 듀티 사이클 DV 계산을 위한 재계산없이 일시적으로 저장되어 재사용되며, 이는 다음의 2303 단계에서 계산된다.
전압 베이스의 듀티 사이클 DV는 인덕터 전류 IL에서의 증가를 고려 않고, 에러 값에 의해 출력 전압을 교정하는(즉, 출력 전압 Vout을 목표 전압 Vtarget에 이르게 하는) 데에 필요한 듀티 사이클이다. 주어진 효율 E에 대해서, Vtarget의 출력 전압을 제공하는 데에 필요한 공칭 듀티 사이클 Dnom은
Figure 112005025274559-pct00018
로 주어진다. 전압 베이스 듀티 사이클 Dv는 공칭 듀티 사이클 Dv 및 이러한 공칭 듀티 사이클로의 조절 ΔDv의 합계이다.
출력 캐패시터의 기생 직렬 저항 Rc에 대해 상기의 식을 사용하면, 에러 값을 교정하는데에 필요한 추가 전류 ΔIL이
Figure 112005025274559-pct00019
로 주어지며, 듀티 사이클 Dv에서의 증가 변화 ΔDv는
Figure 112005025274559-pct00020
으로 주어진다. 따라서, 전압 베이스의 듀티 사이클 Dv는
Figure 112005025274559-pct00021
으로 주어진다.
2304 단계에서, 전류 억제 듀티 사이클 D i 및 전압 베이스의 듀티 사이클 D v 중 더 작은 쪽이 선택되어, 기인하는 듀티 사이클은 인덕터 포화 전류 ILSAT를 초과하는 전류를 제공하지 않는다. 일 실시예에서, 이러한 선택된 듀티 사이클은 또한 소정의 최소값 이하로 떨어질 수 없다. 그 후 상기 선택된 듀티 사이클은 MOS 스위치 드라이브 신호에 적용된다. 제1 MOS 스위치(즉, 전원 공급 전압을 인덕터로 연결하는 MOS 스위치(2505))에 대한 드라이브 신호 및 제2 MOS 스위치(예를 들어, MOS 스위치(2506))은 오버래핑 되지 않는다. 제어 방법(2300)은 2301 단계로 돌아간다.
본 발명으 또 다른 실시예에 따르면, 변환기를 균형 작동으로 되돌리려고 시도하는 제어 알고리즘이 구현될 수 있다. 다음의 조건이 충족될 때 균형이 이루어진다.: (a) 회로 목표 전압의 출력 전압 Vout이 목표 전압 Vtarget과 동일하다, (b) 인덕터(2503)의 평균 전류 IL이 부하에 의해 드로우된 평균 전류 Iload와 동일하다, (c) DPC 프레임들 간의 인덕터 전류에 변화가 없다.
상기 알고리즘은 변환기의 기본 주파수의 주기보다 훨씬 작은 시간 주기동안 인덕터 전류에서 변화의 선형 근사를 사용한다. 기간 T의 DPC 프레임 내에서, 제1 스위치(예를 들어, 스위치(2505))는 기간 Tp 동안 "on"(closed), 제2 스위치(예를 들어, 스위치(2506))는 기간 Ts 동안 "on"(closed) 이다. 따라서, 증가 전류 ΔI L 은 각각 제1 및 제2 스위치가 "on" 인 시간 주기에 해당하는 시간 측정 성분 증가 인덕터 전류 ΔI L(P) 및 ΔI L(S) 에 의해 근사화된다. ΔI L(P) 및 ΔI L(S) 은 다음과 같이 주어진다:
Figure 112005025274559-pct00022
Figure 112005025274559-pct00023
여기에서 VP 및 VS는 기간 TP 및 TS 동안 전류 경로에서 저항 RPP 및 RSS 간의 전압 강하이다. 도 57을 참조하면, RPP 및 RSS은 다음과 같이 주어진다:
Figure 112005025274559-pct00024
Figure 112005025274559-pct00025
일 실시예에서, 센스 저항기는 생략될 수 있다(즉, Rsense=0). 그러한 실시예에서, 인덕터 전류 IL은 측정되지 않고 예측된다.
Figure 112005025274559-pct00026
및
Figure 112005025274559-pct00027
은 다음과 같이 주어지기 때문이다:
Figure 112005025274559-pct00028
여기에서 IC=IL-Iload
Figure 112005025274559-pct00029
및
Figure 112005025274559-pct00030
을 식(1)에 대체하여 듀티 사이클 DC를 풀면 다음과 같은 식이 얻어진다:
Figure 112005025274559-pct00031
식 (2)는 주어진 증가 인덕터 전류 ΔIL를 제공하기 위해 적용되어야 하는 듀티 사이클 DC을 예측하는 데에 사용될 수 있다. 사용될 증가 전류는 다수의 응용 가능한 증가 인덕터 전류(즉, ΔIL's)로부터 선택된다.
도 58은 본 발명의 일 실시예에 따라 제어 알고리즘(5800)의 단계들을 설명하는 순서도이다. 도 58의 5801 단계에 나타난 바와 같이, 전원 변환기의 입력 전압 Vin 및 출력 전압 Vout은 샘플링되고, 인덕터 전류 IL은 식 (1)을 이용하여 예측된다.
IL(tn)=IL(tn-1)+ΔI(tn-1)
5802 단계에서, 전류 DPC 프레임에서의 부하 전류 Iload가 계산된다. 본 DPC 프레임에서의 기대된 증가 전류 ΔIL(tn)은 총합 ΔVC에 의해 전압 VC를 상승시키며 캐패시터(2501)를 충전한다. 부하 전류 ILOAD는 다음과 같이 예측될 수 있다.
Figure 112005025274559-pct00032
여기에서 ΔVout(tn)=Vout(tn)-Vout(tn-1)
(이러한 포인트로부터, 파라메터 값은 전류 DPC 프레임의 값인 것으로 추측되며, 기호 tn은 명료성이 떨어진다.)
5803 단계에서, 출력 캐패시터(2501) 상의 전압 또한 전류 프레임의 끝에서 다음과 같이 측정될 수 있다:
Figure 112005025274559-pct00033
다음의 DPC 프레임 동안의 캐패시터 전압의 변화는 또한 다음과 같이 측정될 수 있다:
Figure 112005025274559-pct00034
5804 단계에서, 다수의 다양한 증가 인덕터 전류 값들은, 해당 듀티 사이클이 변환기를 균형 작동으로 되돌리는 데에 사용될 수 있는 후보로서 계산될 수 있다. 다음의 DPC 프레임에서 출력 전압 Vout를 목표 전압 Vtarget로 되돌려 보내기 위해서, 부하 전류 Iload에서 더 이상의 변화가 없다고 가정하면, 인덕터 전류 변화 ΔIL(target)은 다음을 필요로 한다:
Figure 112005025274559-pct00035
그러나, IL(target)은 크기가 아주 클 수 있기 때문에 물리적으로 가능한 듀티 사이클, 즉 100%보다 크거나 0%보다 작은 듀티 사이클을 필요로 한다. 그러나, 100% 듀티 사이클(즉, T=TP 및 TS=0)이 다음 DPC 프레임에 적용되면, 증가 전류 ΔIL(100%)는 다음과 같다:
Figure 112005025274559-pct00036
마찬가지로, 0% 듀티 사이클(즉, T=TS 및 TP=0)이 다음 DPC 프레임에 적용되면 증가 전류 ΔIL(0%)는 다음과 같다:
Figure 112005025274559-pct00037
증가 전류 ΔIL(0%)는 DPC 프레임에서 변환기로부터 끌어낼 수 있는 인덕터 전류의 총합이다. 이러한 경우에, 제어 알고리즘(5800)은 Iload = IL를 달성하기 위하여 하나의 DPC 프레임에서 제거될 수 있는 양 "최대 전류" ΔIL-MAX를 계산한다.:
ΔIL-MAX=Iload-IL-ΔIL(0%)
나아가, 주어진 시간에서, 인덕터 전류의 증가는 인덕터의 포화 전류 IL-SAT에 의해 제한된다.:
ΔIL-SAT=IL-SAT-IL
따라서, 5805 단계에서, 예측 제어 알고리즘은 ΔIL(target), ΔIL(100%), ΔIL-MAX 및 ΔIL-SAT의 최소갑을 ΔIL로서 선택한다. 선택된 ΔIL을 식 2에 연결하면, 5806 단계에서 출력 과도 상태 교정을 포함하여 0%와 100% 간의 듀티 사이클을 산출한다. 선택된 ΔIL에 해당하는 듀티 사이클은 다음 DPC 프레임에서 제1 및 제2 스위치를 제어하기 위해 5807 단계에서 사용된다. 상술된 ΔIL의 선택은 시스템이 Iload에서의 증가로 인한 과도로부터 회복되는 경우 유효하다. Iload가 감소하는 경우, 식에서의 근소한 변화와 함께 유사한 흐름이 결과로 나타난다. 이러한 경우 IL-MAX=Iload-IL-ΔIL(100%) 및 ΔIL-SAT=-IL 과 같다.
예측 제어 알고리즘은 이제 ΔIL(target), ΔIL(0%), ΔIL-MAX 및 ΔIL-SAT 중 최대값을 선택하게 된다.
도 59는 도 58의 제어 알고리즘(5800)의 작동을 나타낸다. 도 59에서, 전원 변환기의 출력 전압 Vout은 파형(5901)으로 나타나고, 인덕터 전류 IL은 파형(5902)로 나타나고, 제1 스위치의 듀티 사이클은 파형(5903)으로 나타난다. 시간 t=0에 앞서, 변환기는 50% 듀티 사이클로 작동하고, 입력 전압 Vin은 8 볼트로, 출력 전압 Vout는 4 볼트로, 부하 전류 Iload 및 인덕터 전류는 둘 다 0이다. 시간 t=0에서, 부하는 2 암페어로 부하 전류의 증가를 야기시키며, 전원 변환기의 출력 터미널에 연결된다. 이러한 시간에, 출력 전압의 강하가 탐지되며, 마지막 DPC 프레임의 인덕터 전류에 걸쳐 0.059 암페어의 인덕터 전류에서 변화의 non-zero 예측에 이른다(즉, 균형으로부터의 변환기 편차값). 이러한 인덕터 전류의 변화는 1.022 암페어의 측정된 non-zero 부하 전류 Iload 및, 3.850 볼트의 출력 캐패시터 전압 Vc의 결과로 나타난다. 이러한 경우, ILSAT는 3 암페어이다. 변환기를 균형상태로 되돌리기 위하여, 제어 알고리즘(5800)은 ΔIL(target), ΔIL(100%), ΔIL-max 및 ΔILSAT를 각각 5.882, 0.879, 2.630 및 2.941로 예측한다. 따라서, 시간 t=2 마이크로 초(us)에서, 100% 듀티 사이클이 적용된다(ΔIL(100%)=0.823에 해당). 부하 전류의 예측이 낮고, 적용된 교정이 작음에 따라, 샘플링된 출력 전압 Vout은 계속해서 하강한다.
시간 t=2 us에서, 샘플링된 출력 전압은 3.703 볼트로 하강하였으나, 예측된 인덕터 전류 IL는 0.059+0.879=0.938 암페어로 상승하고, 부하 전류는 2.378 암페어로 예측되며, 캐패시터 전압은 3.606 볼트로 하강될 것으로 예측된다. 이전의 사이클에서와 같이, 제어 알고리즘(5800)은 0.870 암페어의 ΔIL(100%)에 대한 100% 듀티 사이클을 선택한다. 다음의 2 사이클(t=4, 6 us)에서, 제어 알고리즘은 100% 듀티 사이클 작동을 유지하여 예측된 인덕터 전류 IL을 1.651 암페어로 램프(ramp)한다. 이러한 인덕터 전류에서, 샘플링된 출력 전압 Vout은 3.505 볼트로 하강하지만, 인덕터 전류 IL은 더 이상의 하강을 방지하기에 충분하다.
시간 t=6 us에서, 제어 알고리즘(5800)은 ΔIL(target), ΔIL(100%), ΔIL-max 및 ΔILSAT을 각각 3.893, 0.802, 0.102 및 0.349 암페어로 예측한다. 따라서, 55.03%의 듀티 사이클이 다음 DPC 프레임(즉, 시간 t=6 us 에서 t=8 us)에 대해 선택된다. 시간 t=8, 10, 12 및 14 us에서, 제어 알고리즘은 ΔIL-max의 연속하는 값들, 즉 각각 51.03%, 51.79%, 52.93% 및 53.97%의 듀티 사이클에 해당하는 0.020, 0.016, 0.017 및 0.016 암페어를 선택한다. t=14에서, 샘플링된 출력 전압 Vout은 3.728 볼트로 상승한다.
t=16 us일때, 제어 알고리즘(5800)은 타겟 전압이 40.76 %의 듀티 사이클에 대응하는 -0.205 A의 증가하는 유도 전류와 더불어 도달되도록 계산한다. t=18 us일때, 샘플된 출력 전압(Vout)은 3.89 V에 도달하며, DPC 프레임 끝에서는 4.0 V가 예상된다. 14.70 %의 듀티 사이클은 출력 전압(Vout)을 유지 및 유도 전류
Figure 112005025274559-pct00038
L 와 로드 전류
Figure 112005025274559-pct00039
load 가 같은 값을 가진 평형 상태를 이루기 위해 유도 전류를 제거하기 위하여 선택된다. t=22 us일때, 샘플된 출력 전압(Vout)은 4.0 V에 도달하고 유도 전류
Figure 112005025274559-pct00040
L와 로드 전류
Figure 112005025274559-pct00041
load 가 같은 값을 가지며, 제어 알고리즘(5800)은 53.01%의 장기간 평행 듀티 사이클에 접근하는 52.68%의 듀티 사이클을 선택한다. 본 발명의 실시예에 있어서, "데드 밴드"는 타겟 출력 전압의 주변에 공급되고, 그 주변 내의 출력 전압(Vout)은 교정되지 않은 상태로 흐른다. 출력 전압(Vout)이 데드 밴드의 외부에서 흐를 때, 교정이 일어난다. 데드 밴드는 고주파수 노이즈에 민감하지 않도록 조절을 한다.
본 발명의 다른 실시예에 있어서, 고주파수 제한 및 저주파수 제한은 타겟 전압 및 데드 밴드에게 제공된다. 출력 전압(Vout)이 데드 밴드의 외부에서 흐르지만 상한 및 하한에 의해 정의된 밴드 안에 흐르고 있다면, 데드 밴드 내의 출력 전압(Vout)을 복구시키기 위하여 저전원 모드의 조절 제어 모듈(REG)(1204)을 제거하지 않고 소정의 교정 양이 적용된다. 위에서 언급된 제어 알고리즘(5800)과 같이 계산을 필요로 하는 알고리즘은 교정의 범위가 상한 및 하한에 의해 정의된 밴드를 초과 할때 사용된다. 이러한 방법으로, 전원 조절은 저전원 모드에서 빈번히 발생한다.
본 발명의 다른 실시예에 있어서, 루프 게인은 1 미만으로 발생하며(즉, 에러 값의 작은 부분만 교정된다), 에러의 절대값에 따라서 변화한다. 예를 들면, 수치가 큰 출력 전압 편차에 대해서는(예를 들면, 0.5 V이상의 에러), 보다 높은 루프 게인이 제공된다(예를 들면, 80%). 수치가 작은 출력 편차에 대해서는(예를 들면, 0.05 V이하의 에러), 보다 작은 루프 게인(20%)을 제공하거나 루프 게인을 제공하지 않는다. 다양한 루프 게인은 로드에서 전원 조건의 큰 변화에 대응하여 빠른 반응을 제공하지만, 작은 편차에 대한 고주파수 노이즈에 대해서는 대처하지 못한다.
Section 1.2.2.4: 최대/최소 한계의 제어 루프
본 발명의 다른 실시예에 있어서, 최소 듀티 사이클, 최대 듀티 사이클 또는 두개 모두가 제공된다. 최소 또는 최대 듀티 사이클은 최소 전원 또는 최대 전원 사이에 있는 변환기를 제한한다. 도 25에 보여진 변환기(2507 및 2571)와 같은 전원 소스로부터 전원을 얻는 변환기를 가진 시스템에서, 최대 전원에 대해 각각의 변환기를 제한하는 것은 작동 중인 변환기와 다른 변환기 간섭 상태에서의 큰 전원 편차를 방지하기 위해서이다. 예를 들면, 만약 최대 듀티 사이클의 제한없이 일시적인 대 전류가 변환기(2570)(도 25)에서 발생된다면, 변환기(2571)에 연결된 전원 공급 A(터미널 2508)에서 전압 하강이 발생한다. 전원 공급 A에서의 대전압 하강은 변환기(2571)에서 과도 현상 반응을 야기할 수 있다. 최대 듀티 사이클 제한은 그러한 서로의 간섭을 방지할 수 있다. 소정의 최소 및 최대 듀티 사이클은 레지스터에 저장될 수 있으며, 사용자에 의해서 프로그램이 가능하다.
Section 1.2.2.5: 폐쇄된 저주파수 및 고주파수 예측 제어 루프
위에서 언급된 바와 같이, 각 주기마다 입력 값, 반응 계산 및 반응 애프리케니션의 샘플링 및 디지타이징이 한 사이클 안에서 이루어진다. 본 발명의 실시예에서, 부가적인 계산에 필요한 시간을 수용하기위한 시간의 연장없이 최적의 반응이 가능하려면, 잘 알려지고 특징이 있는 어떤 전원 이벤트에 대하여 개방 루프 조절을 제어하는 방법을 사용한다. 예를 들어, 다이나믹 랜덤 액세스 메모리(DRAM) 시스템 내에서, 일정한 주기마다 새로운 이벤트(이벤트 동안에는 DRAM 시스템의 저장 셀들이 체계적으로 읽혀진다)가 발생한다. 잘 알려진 이벤트에 대해서는, 이벤트의 전원 조건("시그너처") 및 적당한 반응이 특징화되고 메모리에 저장된다. 알려진 전원 이벤트가 발생하고 감지되었을 때는, 미리 계산된 반응이 현재 및 다음 주기에 재계산 없이 적용될 수 있다(열린 루프). 도 24 및 27은 본 발명의 실시예에 따라서 저주파수 폐쇄 루프 및 고주파수 개방 루프 제어 방법을 나타낸다.
도 24의 단계 2401에서 보여진 바와 같이, 스테이트 머신은 제어된 변수의 샘플된 입력 값으로부터 인지된 전원 이벤트의 시그너처를 찾기위해 제공된다. 예를 들면, 몇몇 주기의 움직이는 윈도우에 대하여 저장된 제어 변수 값의 표로부터 스테이트 머신은 전원 이벤트 시그너처를 탐색한다. 도 27은 제어 변수의 입력 값에 나타난 전원 이벤트의 시그너처를 나타내는 파형(2701)을 보여주며 시간 t0 - t6 사이에 발생한다. 시그너처가 인지되기 전에는, 스테이트 머신은 단계 2402에서 전원 조절을 위하여 위에서 언급된 제어 루프와 같은 폐쇄 루프 제어 방법을 선택한다. 예를 들면, 도 27을 참조하여 주기 t0 - t6 사이에서 전원 이벤트의 시그너처가 인지되었을 때, 폐쇄 루프 방법이 반응(이 경우에는, MOS 스위치 드라이버 신호의 듀티 사이클 내에서 증가하는 변화)하기 위하여 사용된다. 주기 t0 - t6 사이(몇몇 사이클의 주기)에서의 파형(2702)의 부분은 페쇄 루프 제어 방법의 작동 결과에 대한 반응이다. 하지만, 사이클 t0 에서는 스테이트 머신은 전원 이벤트를 감지하고, 사이클 t0 - t6 사이에서의 시간 주기 동안의 단계 2404에서는 제어 방법을 개방 루프 제어 방법으로 스위치한다. 같은 주기 동안에 제어된 변수의 샘플 값이 예상하는 저장값과 일치하다면, 개방 루프 방법은 프레임 t0 - t6 사이에서 파형(2702)안에 보여진 증가하는 듀티 사이클을 전달하기 위하여 프로그램할 수 있다. 만약 개방 루프 제어 방법의 동작 동안에 제어 변수의 입력 값이 기대한 값이 아니라면, 스테이트 머신은 단계 2402에서 폐쇄 루프 방법으로 돌아간다. 또한 표 24에 보여진 바와 같이, 폐쇄 루프 방법은 개방 루프 반응에 의해 교정되지 않는 남아있는 에러 값을 교정하기 위하여 개방 루프 방법과 조화롭게 작동한다.
예측가능하며 알고 있는 전원 이벤트가 발생할 때는, 이벤트 타이밍 및 효과가 알려져 있을 때이며 적절한 전원 공급 반응이 그 이전에 알려지기 때문에 본 발명의 실시예를 간단하게 실시할 수 있다. 여기에서 시그너처를 인식할 필요는 없지만 단순히 적절한 반응을 필요로 한다. 시그너처를 인식해야할 시간이 없는 특별한 경우에도 같은 제어가 필요하다.
본 발명의 실시예에 있어서, 폐쇄 루프 반응은 다수의 사이클에 대한 에러 값과 통합하며, 축척된 에러가 한계점을 넘을 때 또는 초과된 사이클의 수가 소정의 수를 넘을 때, 고정된 반응을 제공한다. 또한, 증가하는 듀티 사이클 교정은 다수의 사이클 동안에 축척되며, 축척된 에러가 한계점을 넘을 때 또는 초과된 사이클의 수가 소정의 수를 넘을 때, 적용된다. 이러한 방법으로, 폐쇄 루프 방법은 고주파수 노이즈를 해결하고 감소된 과도 현상 반응을 제공한다.
Section 1.2.2.6A: 순차적인 과도 현상 복구 알고리즘
본 발명의 실시예에서, 복수의 시그너처는 동시에 찾을 수 있다. 복수 과도 현상의 순차적 발생을 처리하기 위해서는 즉, 인지된 전원 이벤트가 끝나기 이전에 다른 인지된 전원 이벤트가 발생할 때, 스테이트 머신은 선형적으로 중첩된 두개 이상의 전원 이벤트 시그너처 오프셋을 탐색하여 그러한 발생을 감지한다. 도 28에서, 파형(2801 및 2082)은 시간 t0 및 t1 에서 각각 발생하는 두개의 전원 이벤트 시그너처를 나타낸다. 파형(2801)의 전원 이벤트 발생이 시간 t0 에서 감지된 후, 스테이트 머신은 선형적으로 시간 간격( t1 - t0 )에 의한 중첩된 파형(2801 및 2802) 오프셋인 파형(2803)과 같은 합성 시그너처를 탐색한다. 만약 파형(2801 및 2802)의 전원 이벤트가 발생하면, 제어된 변수의 값은 합성 시그너처들 중 하나와 일치한다. 프로그램된 반응의 선형적인 중첩에 대응하는 적절한 반응은 개방 루프 교정으로 적용할 수 있다.
Section 1.2.2.6: 인접된 위상 샘플링
스위칭 전원 변환기에 있어서, 필요하다면 조정을 하기위해 제공되는 전압과 전류를 측정하는것이 필요하다. 종래 기술의 해결책에서는, 전체적인 파형이 에러 증폭기에 적용되었고 다음은 비교기에 적용되었다. 에러 증폭기는 출력 전압 물결을 증폭시킨다. 물결 신호는 비교기로 보내지고, 비교기는 불안정하고 예측하기 힘든 정보를 사용하여 펄스 폭 변조를 조절한다. 이러한 것은 허용될 수 없기에 에러 증폭기를 사용하는 종래 기술의 전형적인 방법은 에러 증폭기의 피드백 루프에서 가끔씩 보정이라고 불리는 필터링을 사용하고 전압 물결을 제거하여 비교기에 제공되는 평균 값으로 교정한다. 이러한 방법은 적어도 두가지 이상의 문제점이 있다. 첫번째는, 조절된 물결 전압의 평균 값이다. 두번째는, 에러 증폭기의 주파수 반응은 극적으로 감소하여 전원 공급 실행을 감소시킨다.
동조 샘플링을 사용하는 본 발명의 장점은 다음과 같다. 스위칭 파형에 비하여 시간안에 같은 지점에서 전압을 샘플링을 함으로써, 스위칭 물결은 제거된다. 또한, 결정적인 변수에 일치하는 지점을 선택할 수 있다. 전원 변환기 디자인에 있어서 가장 흔한 결정적인 변수는 로드의 최소 조건을 만족시키는 최소 전압을 유지한다. 마이크로프로세스 및 메모리는 전압 편차에는 매우 민감하다. 최소화한 전압에서 샘플링을 함으로써, 조절기에 의해서 발생되는 최소화된 전압을 위해서 물결 모양이 생기지 않는 전압 측정이 개발되었는데, 이러한 전압 측정은 조절기가 마이크로프로세서에 필요한 최소 전압을 운반할 수 있게 만들었다. 종래의 기술에서는, 조절 포인트의 범위를 제한하여 평균에 대하여 높고 낮은 편차를 설명하며, 평균은 에러 증폭기의 주파수 반응이 보정될 때 또 전압 물결이 평균화(필터링) 될 때 발생된다. 유사하게, 동조적으로 측정함에 있어 스위칭 파형으로 전류 물결 현상을 없애고 전류가 최대가 되는 지점의 전류를 측정함으로써, 다른 장점을 얻을 수 있다. 최대 전류는 코일이 포화되는 것을 방지한다. 즉, 전류가 최대 정격 이상으로 올라갈 때, 코일 유도가 감소함으로써 유도자로써의 역할을 할 수 없다. 코일 내 전선의 아주 작은 저항은 영향력 있는 변수가 되며, 전류가 급격히 증가하며 또한 코일 및 관련있는 회로부터의 방출된 H 및 E 필드에 대한 심각한 노이즈를 발생시킨다. 최대 피크 전류를 최소화시키는 것은 또한 외부 전원에서 발생하는 노이즈의 양을 감소시킨다. 최대 피크 전류 제어는 전원 변환기가 자신의 전압을 이용하여 램프(RAMP)를 사용하는 비율을 조절하는 데 사용될 수 있다. 동조적인 샘플링 전압 및 전류의 혜택은 네배가 된다. 첫번째 혜택은, 스위칭 노이즈 및 측정할 때 생기는 전압 전류의 물결 현상 제거이다. 두번째 혜택은, 평균 변수를 가진 회로가 중요한 포인트가 발생되는 것을 추측하기 보다 회로는 정밀하게 중요한 부분의 변수를 조절한다.
본 발명에 따른 스위칭 전원 변환기 시스템은, 예를 들면, 버크 변환기(buck converter) 구조에서 상위 트랜지스터에 대한 게이트 드라이브 전압의 상승 에지 바로 직전에 조절가능 포인트 또는 고정 포인트에서 출력 전압을 샘플링함으로써, 각각의 개별 스위칭 전원의 스위칭 잡음을 제거하기 위한 샘플 데이터 기법을 사용한다. 도 46의 버크 변환기(1301.2)로 간주하고, 도 42를 참조한다. 도 42에 도시된 신호는 FET QT1에 대한 게이트 구동 신호이다. 도42에서 참조 부호 I 및 Vo는, 출력 전압(Vo) 및 전류(I)가 트랜지스터(QT1)로 인가되는 게이트 구동 전압에 대해 측정된 시간을 나타내기 위해 제공된다. 즉, Vo는 트랜지스터(QT1)가 전류를 인덕터(L1)로 전도하기 시작하기 전에 측정된다. 이 시간에 Vo를 측정함으로써, 출력 전압(Vo)은 스위칭 파형에서 최저점이 되고, 따라서 이것은 이전의 스위칭 사이클로부터 안정화된다. FET(QT1)가 전도를 중단하기 직전에, 인덕터(L1)에 흐르는 전류를 측정함으로써, 인덕터(L1) 내의 피크 전류가 각 스위칭 사이클에서 측정된다. 유사하게, 전류는 그것이 그 최종값으로 상승하기 위한 최대 시간으로 허용된 지점, 즉, FET(QT1)가 턴오프되기 직전에 측정된다.
도 42에 도시된 바와 같이, 연속된 스위칭 사이클의 A부터 C까지의 제1 사이클 및 C부터 E까지의 제2 사이클에서, Vo 및 I는 게이트 구종 전압에 대해 동일한 상대 위치에서 측정된다. 파형에서 점(A) 및 점(C)는 트랜지스터(QT1)에 대한 게이트 구동 전압의 선행(leading) 에지를 나타낸다. 도 42에서 전압 측정 시간 및 전류 측정 시간은 트랜지스터(QT1)에 대한 각각의 게이트 구동의 선행 에지 및 후미(trailing) 에지의 직전인 것으로 도시되었지만, 다른 위치가 사용될 수 있다. 동일한 상대 위치에서 측정함으로써, 전압 및 전류에서의 리플(ripple)이 제거된다.
도 42a는 통상의 부스트(boost) 스위칭 전원 변환기를 도시하고 있다. 이 회로에서, 트랜지스터(FET B.2)는 제1 시간 주기 동안에 턴온되고, 트랜지스터(FET U.2)는 제1 시간 주기 동안에 턴오프된다. 인덕터(L1.2)에 흐르는 전류(I)는 표시된 방향으로 흐른다. 제2 시간 주기 동안에 트랜지스터(FET B.2)는 턴오프되고, 트랜지스터(FET U.2)는 턴온되어, 그 결과 전류가 커패시터(C1.1)에 저장된다. 본 발명에 따르면, 도 42a에 도시된 것과 같은 부스트 회로 구조에서, 제어 펄스가 주기적으로 트랜지스터(FET B.2)의 게이트에 인가되고, 트랜지스터(FET B.2)가 전도를 시작하기 직전에 출력 전압(Vo)이 측정된다. 전류(I)는 트랜지스터(FET B.2)로의 게이트 구동 신호가 종료되기 직전에 측정될 수 있다. 부스트 변환기를 이용한 상기 절차를 따르면, 버크 변환기에 대해 전술하였던 것과 동일한 장점을 제공한다. 본 발명의 일실시예에서, 스위칭 사이클은 2 마이크로초이지만, 다른 사이클 시간이 사용될 수 있다. 측정을 위한 예시적인 샘플 시간은 2 나노초이다. 따라서, 샘플 시간은 전체 사이클의 매우 작은 부분이고, 이것은 관심 파라미터가 연속적으로 측정되는 종래 기술과 대조를 이룬다.
샘플-홀드 회로(1207)의 동작은 다른 부분에서 상세히 설명될 것이다. 그러나, 간단히 말해서 디지털 펄스 제어 래퍼(wrapper)(1201)로부터의 커맨드는 언제 전압(Vo) 및 전류(I)의 샘플들을 획득하는지를 샘플-홀드 회로(1207)에 지시한다. 조정 제어 모듈(regulation control module: REG)(1204) 내의 소프트웨어는 상기 측정치에 기반하여, 평형(equilibrium)으로 조정되어지는 공급(supply)을 리턴할 필요가 있는지를 판단한다. 이 판단은 계산(computation)에 의하거나 또는 룩-업 테이블에 의해 이루어질 수 있다. 평형으로 조정되는 공급을 리턴하는 프로세스는 Vo를 공급을 위한 목표 전압으로 만들고, 인덕터 내의 평균 전류를 로드 전류와 같게 만들고, 스위칭 사이클에 걸친 전류에서의 변화를 0으로 만드는 것을 의미한다. 조정된 공급을 평형으로 만드는데 필요한 것을 판단한 것에 기반하여, 조정 제어 모듈(1204)로부터 디지털 펄스 제어 래퍼(1201)로의 출력 신호는 디지털 펄스 제어 래퍼(1201)에게 두 트랜지스터로 전송되어야 하는 게이트 구동 펄스의 폭을 지시한다.
단일 스위칭 전원 변환기가 제어되는 경우, 전술한 것은 그 단일 스위칭 전원 변환기의 잡음을 제거하는데 충분할 것이다. 다시 말해서, 자신의 스위칭 잡음이 출력 전압을 조정하는데 사용되는 전압 및 전류 측정치에 영향을 미치지 않을 것이다. 본 발명의 일실시예에서는 7개의 전원 공급장치가 존재한다. 스위칭 트랜지스터로의 게이트 구동 신호가 서로 관계없이 인가되는 경우, 임의 지점에서 채널대 채널 간섭(channel-to-channel interference)이 발생할 수 있다. 예를 들면, 제1 채널의 센스 라인(여기서, 채널0으로 언급함)은 제2 채널의 센스 라인(채널1로 언급함)과 인접하다면, 채널0이 그 전압 측정을 시도하는 경우에 채널1이 스위칭되어, 전압 측정이 오류를 일으킬 수 있다. 스위칭 시간 사이의 조정(coordinstion)이 제공되지 않는다면, 채널1 스위칭이 발생할 수 있는 임의 특성으로 인해, 이 간섭이 단일 사이클 또는 약간의 사이클 동안에, 또는 임의적으로 발생할 수 있다. 본 발명에서, 모든 스위칭 신호는 내부적으로 유도된다. 즉, 동일한 클록으로 실행되며, 모두 로직에 의해 스케줄링된다. 채널대 채널 간섭은 각각의 개별 위상의 스위칭 포인트를 신중하게 스케줄링함으로써 회피된다. 전술한 예에서, 채널1이 샘플이 채널0으로부터 획득되었던 시간에 인가되는 게이트 구동 신호를 가지면, 간섭이 측정에 영향을 줄 수 있다. 본 발명에 따르면, 스위칭 시간이 도 42b에 도시된 것과 같이 재스케줄링된다. 도 42b를 참조하여 이해될 수 있는 바와 같이, CH0에서의 트랜지스터로의 게이트 구동 신호를 이후 시간으로 재스케줄링함으로써, CH0에서의 전압 및 전류의 측정이 CH1에서의 스위칭에 의해 영향받지 않을 수 있다. 마찬가지로, 각 전원 공급장치에 대한 각각의 스위칭 파형의 위상은 다른 채널과 간섭되지 않도록 변경될 수 있다. 이 방식에서, 각 채널 내에서 자신의 스위칭과 함께 동기적으로 샘플링함으로써, 샘플들로부터의 스위칭 잡음이 제거되고, 그리고 각각의 인접 채널의 위상을 스케줄링함으로써 채널들에 걸쳐 스위칭 잡음이 제거된다. 게이트 구동 파형의 스케줄링은 전술한 조정 제어 모듈(REG)(1204)의 에지 스케줄러부에 의해 수행된다.
Section 1.2.2.7 저장된 외부 소자 파라미터
중앙 처리 모듈(SYS)(1205)은 호스트에 의해 스위칭 전원 변환기의 동작 파라미터가 제어되도록 프로그램될 수 있다. 예를 들면, 요구 전압 레벨, 및 소자들의 인덕턴스 및 커패시턴스 값과 같은 회로 값 및 스위칭 전원과 관련된 트랜지스터의 동작 특성은 비휘발성 메모리에 모두 저장될 수 있다. 조정 제어 모듈(REG)(1204)과 관련하여 전술한 바와 같이, 중앙 처리 모듈(SYS)(1205)은 그들의 외부 파라미터를 이용하여, 정상 동작 이전에 각 스위칭 전원에 대해 예상된 펄스폭을 계산할 수 있다. 이러한 예상 펄스폭을 이용하여, 중앙 처리 모듈(SYS)(1205)은 DPC 사이클을 걸쳐 대응하는 펄스 에지를 스케줄링하고, 그 펄스 에지 스케줄을 조정 제어 모듈(REG)(1204)에 제공한다. 이 펄스 에지 스케줄로 정상 동작을 시작함으로써, 정상 동작 동안에 조정 제어 모듈(REG)(1204)에 요구되는 펄스 에지 재스케줄링이 감소될 수 있다.
Section 1.2.2.11 동적 동기 및 비동기 동작
도 29를 참조하여, 버크 변환기(49)가 예시되어 있고, 다음의 동작 설명과 함께 참조되어야 한다. 도 29에 도시된 바와 같이, 10V 입력이 제공되고, 트랜지스터는 5V 출력(Vo)을 제공하도록 적당히 스위칭된다. 입력 전압과 근접한 출력 전압을 제공하도록 요구되는 경우, 도 43에서 파형 A에 도시된 것과 같은 전류 곡선을 인덕터(L50)를 통해 볼 수 있을 것이다. 보다 상세히 말하면, FET(50)이 전도되고 있는 주기 동안에 전류(Imax)에 도달하고, FET(50)의 전도가 중단되면, 전류는 FET(51)의 전도 동안에 떨어져서, 동작 사이클 동안에 Imin으로 이동한다. 이 사이클은 참조 부호(CYCLE)로 파형A에 나타나 있다.
곡선A는 전류가 항상 인덕터(L50) 내에 흐르고 있고, 0이 되지 않는다는 것을 보여주며, 따라서 연속 전류(continuous current)라는 용어는 이 모드를 설명하기 위해 여기서 사용된다. 도 43a는 도29에서 단자(S)에서의 연속 전류 모드에 대한 전압 파형을 도시한다. 도 43a는 그 장치안에서 기생 효과를 초래하는 전압 파형을 도시하고 있다. Imax 지점으로부터 S까지, 트랜지스터 FET(50)가 스위치 오프됨에 따라, 도 43a에서 빗금친 영역으로 표시된 천이 시간 동안, 저전원 상태는 0이 아닌 것으로 관찰된다. FET(50)가 턴오프되는데 임의의 시간이 걸린다. 그 시간은 FET(50)의 물리적 특성과 여러 가지 기생 커패시턴 효과에 기반된다. 단자(S)의 전압이 하이(high)로부터 로우(low)로 천이하는 시간 이전에, FET(50)가 완전히 "온" 상태가 되는 하이 상태에서, FET(50)에 흐르는 Imax 전류가 존재하지만, 물론 FET(50)가 완전히 온이 된 이후에는 전압 강하가 일어나지 않아서, FET(50)에 의한 상당한 전력 손실은 없게 된다. 다른 극단에서, Imax가 여전히 흐를 수 있지만, 트랜지스터 FET(51)이 완전히 스위치 오프되기 때문에, 그것은 다른 회로에서 흐른다. FET(50)에 걸리는 전압은 있지만 전류가 흐르지 않기 때문에, 전력이 손실되지 않으며, 이에 따라, FET(50)에 의해 손실되는 전력은, FET(50)가 턴오프되는 시간 동안에 실제로 발생하며, 이 지점에서 Imax가 계속 흐로고, 트랜지스터 FET(50)에 걸리는 전압은 오프 상태쪽으로 거의 직선 형태로 감소된다. 따라서 FET(50)에서 전력이 손실되고, 그것이 그 로드로 전달도지 않기 때문에 낭비된다. FET(50)이 스위치 오프된 후의 지점에서, 전압 파형은 0 볼트 이하로 계속 떨어진다는 것을 알 수 있다. 인덕터(L50)는 Imax에서 전도를 계속 시도하지만, 트랜지스터 FET(50) 및 FET(51)은 모두 이 지점에서 온 상태가 아니기 때문에, 그것이 다이오드(D50)의 스위칭 임계값에 도달할 때까지 전압은 계속 강하되며, 이 때에 다이오드(D50)가 전도되고 Imax가 그것을 통해 흐른다. 아무것도 수행되지 않는다면, S 신호가 로우인 전체 시간 동안에, 고유의 전압 강하와 함께 전류가 다이오드(D50)에서 흐를 것이다. 이 전류들은 상당한 양이 될 수 있기 때문에, 이 예에서 손실되는 전력은, 스위칭 사이클의 상당 부분 동안에 지속되도록 허용된다면, 무시할 수 없을 것이다. 0.6V의 다이오드 전압 강하, 2A의 전류 및 50%의 듀티 사이클에 대해, 약 600mW가 다이오드에 의해 손실될 수 있다. 전원 공급장치가 2A에서 3V를 발생하도록 설계된다면, 10%의 전력이 다이오드레 의해 소모될 것이다. 다이오드의 전압 강하가 각 사이클의 시간 대부분 동안에 감소되는 동기 정류기가 FET(51)에 의해 구현된다. 다이오드(D50)에 걸리는 전압 강하를 감소시키고, 저전력에서 전류를 전도함으로써, 보다 적은 전력이 낭비된다. 도 45c에 도시된 바와 같이, 그 하강 파형 동안의 일부 시간에서 이 두 전계 효과 트랜지스터가 턴온되기 때문에, FET(51)(도면에서 게이트 구동 파형(LF)로 표시됨)는 FET(50)의 턴오프(도면에서 게이트 구동 파형(UF)로 표시됨)와 동시에 턴온되지 않고, 따라서 과도한 전류가 전도되고, 보존을 시도한 것보다 더 많은 전력이 낭비된다. 따라서, FET(50)가 완전히 스위치 오프되는 지연시간이 존재하고, 턴오프를 위해 게이트로 신호가 표명되고, 그것을 위한 충분한 시간이 경과하여 실제적으로 스위치 오프된다. 그리고 나서, FET(51)에 대한 게이트 제어 신호가 스위치 온되고, 또한 FET(51)가 완전히 스위치 온 될 때까지 지연 시간을 갖는다. 도 43a에서 파형의 오른쪽에서, S 전압 파형은 Imin으로 도면에 표시된 로우 상태가 된다. 이 지점에서, FET(51)가 턴오프되고, 다이오드(D50)에 전류가 존재한다. 이 전류는 보다 낮을 수 있고, 사실상, 이것은 도43에서 연속 전류 도면 상의 Imin 지점이 되지만, 여전히 다이오드(D50)가 전도하는데 충분한 전압이며, 트랜지스터 FET(50)가 턴온된다. 이 지연 시간은 또한 동시에 두 트랜지스터가 온이 될 가능성을 막기 위해 필요하다. FET(50)가 턴온되는 경우, 하강 에지에서와 같은 동일한 상황을 갖는다. 즉, FET(50)에 걸리는 전압이 상승함에 따라, FET(50)가 턴온인 것을 나타내며, FET(50)가 완전히 턴온되지 않았을 때, 상위 FET(50)에서 전류가 흐르는 시간, 즉 Imin이 존재하고, 이에 따라 전력이 FET(50)에서 손실되며, 그 로드로 전달되지 않는다. 그러므로, 스위칭 사이클의 양단에서 전력 손실이 있다. 그러나 Imin 지점에서보다 Imax 지점에서 보다 많은 전력이 손실된다. 이것은 동기 버크 스위칭 전원에 대한 전형적인 파형을 나타내며, 동기는 두 FET 모두가 사이클의 적어도 일부 동안에 턴온되는 것을 의미한다.
불연속 동작
도39의 회로(49)로 가정하면, 로드 전류는 예를 들면 2 암페어이고, 주기는 2 마이크로초였다. 리플이 어떻게 보이는지에 대한 맵을 도시한다면, 10V 입력 5V 출력을 가져, 그 듀티 사이클이 약 50%가 된다는 것을 알고 있다. 입력 전압 시간 듀티 사이클의 근사 수식으로 주어지는 출력 전압은 FET(50)에 대한 듀티 사이클 출력 전압과 같다. 그리고, 최고 2.1 암페어로부터 최저 1.9 암페어까지 다운되어, 2 암페어의 평균 전류를 산출하는 인덕터(L50) 안의 전류의 관점에서 도 30에 도시된 것과 같은 파형을 볼 수 있다. 커패시터(C50)가 이 전류를 통합하기 위해 존재하며, 그것은 쉽게 볼 수 있다. 이것을 "연속 모드"라고 부른다. 이러한 연속 모드의 예에서, FET(50) 및 FET(51)는 각각 2 마이크로초 시간 주기의 1/2이 된다. 로드 전류가 1/2 리플 전류보다 크기 때문에, 전류는 항상 인덕터 안에 흐르고 절대로 0이 되지 않는다. 전류는 항상 동일한 방향으로 흐르지만 그 기울기는 반대라는 것을 주목해야 한다. 전류는 가끔씩 증가하거나 감소하지만, 절대로 0이 되지는 않는다. 이제, 정확히 100 밀리암페어를 공급하기 위해 사용되는 동일한 회로를 고려하자. 도31에 도시된 바와 같이, 동일한 리플 및 동일한 2 마이크로초 주기를 가지며, 전류는 +200 밀리암페어로부터 0 암페어까지, 평균 100 밀리암페어가 된다. 0을 원한다고 가정하고, 하나의 간단한 예를 시험해 볼 것이다. FET(50)와 FET(51)를 서로 위상 밖에서 실행시키고, 0 밀리암페어를 원하는 것으로 가정하면, FET(50)가 온(10V - 5V)일 때, 코일(L50)에 5V 전원이 걸리고, FET(51)이 온(0V - 5V)일 때, 코일에 5V 전원이 교대로 걸리기 때문에, 그 리플 전류는 여전히 200 밀리암페어가 될 것이다. 리플이 도32에 도시된 것과 같이 보인다면 0 을 얻을 수 있다. 시간 0 및 2 마이크로초에서 -100 밀리암페어를 갖는다. 그리고, 1 마이크로초에서의 +100 밀리암페어는 그 로드로 전달되는 전류가 0이 되게 한다. 전류가 인덕터(L50) 안에서 음의 값이 되도록 하기 위해, 전류가 그 시간축을 가로지르는 지점에서, 전류는 실제로 인덕터(L50)에서 역방향으로 흐른다는 것을 의미한다. FET(51)는 예를 들면 이 위상 동안에 온이 되고, 인덕터(L50)는 완전히 방전되고 나서 반대 방향으로 충전된다. 이제, 전류는 다른 방향, 즉 네거티브 방향으로 흐른다. 이것은 로드 안으로 흐르는 대신에 로드 밖으로 흐른다. FET(51)가 턴오프되면, 인덕터(L50)는 포지티브 상태가 된다. 전류는 먼저 FET(50) 내의 다이오드를 통해 흐르고, FET(50)가 닫혀서, 실제로 에너지를 전원 공급장치로 다시 보내게 된다. 이것은, 회로 안의 모든 기생 손실을 통해 200 밀리암페어가 전달되기 때문에, 실제로 0 밀리암페어를 만들기 위한 불충분한 방법이다. 0 전류를 만들기 위한 올바른 해답은 두 FET를 오프 상태로 두는 것 밖에 없다. 도33에 도시된 불연속 모드는 낮은 전류에서 보다 효과적이다. 동일한 듀티 사이클과 기울기를 이용하여, 전류가 예를 들어 사이클 시간의 25%인 100 밀리암페어일 때, FET(50)는 턴온되고, FET(51)는 턴온되어, 사이클 시간의 50%로 전류가 0으로 내려간다. 이것은 평균 50 밀리암페어의 전류가 사이클의 처음 50% 동안에 흐른다는 것을 의미한다. 사이클의 두번째 반 동안에는 코일 안에 0 밀리암페어가 흐르고, 두 FET는 오프되어, 0 볼트 전압이 인덕터에 걸리고, 0 밀리암페어가 사이클의 두 번째 50% 동안에 계속 흐른다. 이러한 퍼센트를 고려하면, 이 예에서 전체 스위칭 사이클인 2 마이크로초에 걸쳐 25 밀리암페어가 된다. 전류는 인덕터(L50)에서 연속적으로 흐르지 않기 때문에, 불연속 전류라는 용어를 쓴다. 2 마이크로초 시간 주기의 50%와 100% 사이에 FET(50)와 FET(51)가 턴오프된다.
이 전류를 더 감소시킬 필요가 있는 경우, 트랜지스터를 온 및 오프로 변화시키는 힘 때문에, FET(50) 및 FET(51)의 게이트를 구동하는 펄스는 점점 더 짧아지게 되고, 필요한 펄스는 그것을 비실용적으로 만들도록 짧아진다. 다시 말하면, 펄스의 시간은 FET의 상승 시간 및 하강 시간에 의해 전체적으로 소모될 것이다. 이 조건에서, 하나의 펄스를 발생시키고 여러 사이클을 기다린 다음에 다른 펄스를 발생시킨다. 이것을 동작의 불연속 모드의 단지 더 극단적인 경우인 사이클 스키핑(cycle skipping)이라 부른다. 사이클 스키핑은 도43의 파형에 도시되어 있다.
이것의 문제점의 예로서, PDA로 스탠바이 전원을 제공하도록 설계되는 본 발명의 전원 공급장치를 고려해 보자. PDA 내의 SDRAM에 의해 소비되는 전류는, 그것이 휴지상태일 때, 2 밀리암페어 정도가 된다. C50과 같은 10 uf 필터 커패시터를 이용하면, 전압을 제어 루프의 불감대(dead band)에서 통상적으로 사용될 수 있는 30 밀리볼트를 감소시키는데 150 마이크로초가 걸릴 것이다. 다시 말해서, FET를 구동하는데 사용되는 각 펄스 사이에 75.2 마이크로초가 스킵된다. 이 모드에서 일부 전원 공급장치에 대해 단지 150 uA가 소모될 수 있다. 이러한 조건 하에서, 각각의 펄스들 사이에 수 초가 경과될 수 있다.
연속 전류 모드에서, 정상(steady state) 듀티 사이클은, 전류가 변화됨에 따라, 매우 제한된 양으로 변화된다. 전류가 일단 1/2 리플 전류 이하로 떨어지면, 효율을 유지하기 위해 전류가 불연속이 되도록 하는 것을 제안한다. 불연속 모드에서, 전달된 전류는 두 FET가 모두 오프되는 시간만큼 스케일링되고, 이에 따라, FET로 전달되는 펄스의 타이밍이 전류와 같이 신속하게 변해야 한다. 로드 전류에 의해 요구되는 모드에 따라, 다른 조정 알고리즘이 사용될 수 있다. 모드 변경은 아날로그 비교기 및 증폭기에 기반한 종래 구현예에서 상당한 도전을 나타낼 수 있다. 디지털 기반에서, 본 발명의 회로는 로드 전류가 1/2 리플 보다 작은 것을 검출하고, 불연속 모드에 기반하여 올바른 FET 타이밍에 대해 간단히 해결할 수 있다. 이 변경은 계산에만 영향을 미치고, 출력 구동기, A 내지 D, 또는 샘플-홀드 회로에 사용되는 구조에는 영향을 주지 않는다. 따라서, 불연속 동작 동안에, 인덕터는 전류를 다시 공급받지 않는다. 따라서, 소위 네거티브 전류를 피할 수 있다. 네거티브 전류는 코일로부터 전원 공급장치로 반대로 흐르는 전류를 의미한다. 불연속 모드에서, 주요 목적은 코일 내의 전류가 네거티브가 되는 것을 막는 것이다. 이 예에서, 출력 전압은 1/2 입력 전압이고, 이것은 FET(51)가 FET(50)와 정확하게 동일한 시간 길이가 되어야 한다는 것을 의미한다. 단자(S)로부터 FET(51)를 가로질러 존재하는 다이오드(D50) 때문에, 이것보다 더 많은 점이 존재하게 되고, 이것은 인덕터(L50)가 FET(50, 51)를 가로지는 지점이다. 동기 트랜지스터 FET(51)의 목적은 전류가 흐를 때 FET에 걸리는 전압 강하를 감소시키는 것이다. 이것은 다이오드 내의 전류가 반전되도록 하기 때문에, FET(51)가 개방될 때, 단자(S)에서 큰 파형을 형성한다. 이 큰 파형은 그것이 생성하는 간섭과 효율상의 영향으로 인해 바람직하지 못하다. 이러한 잠재적인 문제를 완화시키기 위한 하나의 방법은 인덕터(L50) 내의 전류가 0 전류를 거치는 지점의 바로 직전에서 FET(51)를 턴오프하는 것이다. 이 점에서 전류는 매우 낮기 때문에, 전력의 관점에서 매우 적은 불이익이 된다. 본 구현예에서, FET의 전도/비-전도를 제어하기 위해 조정 제어 모듈(REG)(1204) 내의 알고리즘이 사용된다. 종래 기술에서는, 인덕터 내의 전류가 연속적으로 측정되고, 인덕터 내의 전류가 0이 되는 경우를 검출하도록 시도하여, 인덕터로의 구동을 해제한다. 비교기 및 스위칭 트랜지스터에 전파 지연 시간이 존재하기 때문에, 0 전류 지점이 종종 늦게 검출되는 문제가 발생되었다. 이 문제를 해결하기 위한 시도에서, "링 킬러 회로(ring killer circuit)"가 사용될 수 있는데, 이것은 인덕터를 가로질러 위치하는 다른 트랜지스터이고, 하위 트랜지스터가 오프된 후에, 이 트랜지스터가 턴온되어 방전된다.
도43b 및 도43c를 참조하여, 다음은 일부 로드 상황에서 바람직하지 않은 동기 모드의 동작을 설명한다. 먼저 매우 긴 듀티 사이클, 즉 S 신호가 로우인 시간(도면에서 A로 표시됨)이 매우 짧은 도43b를 고려해 보자. 이것은 입력 전압이 출력 전압에 매우 근접할 때 발생할 수 있다. 동시에, 이것은 스위칭 전워 공급장치가 적어도 버크 변환기 구조에서 가장 효과적일 수 있는 시간이다. 예를 들어, 시간(A)이 100ns 라고 가정하면, FET(51)가 턴온하는데 충분한 시간이 아니다. 이것을 시도하려면, FET(50)의 전도와 함께 오버랩을 거의 즉시 강행하도록 턴오프되어야 한다. 따라서, 매우 긴 듀티 사이클 동안에, FET(50)가 전체 사이클의 높은 퍼센트 동안에 전도한다는 점에서, FET(51)를 사용하는 것은 바람직하지 못하다. 이러한 제한은 통상적으로 동기 버크 스위칭 전원이 도달할 수 있는 최대 듀티 사이클을 정의한다. 본 발명의 일 양태에 따르면, FET(50)의 듀티 사이클은 조정 제어 모듈(REG)(1204)에 의해 모니터링되고, 듀티 사이클이 충분히 긴 경우, 시스템은 FET(51)로 게이트 구동 신호가 인가되지 않아 전도되지 않도록 동적으로 구성된다. 이러한 동적 동작은 아래에서 충분히 설명된다.
도43c는 하나의 동작 모드에서 시간의 함수와 같은, 즉 매우 낮은 로드 전류인 S에서의 전압 그래프를 나타낸다. 이 도면의 파형S는 도43의 파형에서 도시된 것과 같은 불연속 전류 모드에 대응한다. 단자(S)에서의 초기 전압은 입력 전압(Vin)과 접지 사이에 있는데, 인덕터(L50) 내의 전류가 0인 경우, 인덕터(L50)에 걸리는 전압도 역시 0이 될 것이다. 도43c로부터, 트랜지스터 FET(50)은 짧은 펄스를 생성하기 전에 스위칭한다는 것을 알 수 있다. FET(50)의 듀티 사이클은 도43c에 표시되어 있고, FET(50)가 매우 짧은 시간 동안에 온 상태라는 것을 알 수 있다. FET(50)가 오프일 때, 인덕터(L50)는 S 구간을 접지쪽으로 이끌고, 이 경우에 다이오드(D50)는 전과 같이 전도한다. 그리고 나서, 인덕터(L50) 내의 전류가 다이오드(D50)가 전도하는데 더 이상 충분하지 않을 때까지, 다이오드(D50) 내의 전류가 인덕터(L50) 내의 매우 작은 양의 전류와 같이 감소된다. 인덕터(L50) 상의 전압은 여러 기생 요인들에 대항에 상승한다. 다시 말해서, 다음 펄스가 전달될 때까지 남아있는 출력 전압(Vo)에 도달할 때까지, 단자(S)에서의 전압은 여러 기생 커패시턴스에 대해 상승한다. 즉, FET(50)는 다음 사이클의 시작점에서 턴온된다. 이 모드에서, FET(51)를 턴온하기 위한 불충분한 스위칭 시간 때문이 아니라, FET(51)가 턴온되기 위해 충분히 길게 인덕터(L50)를 접지 이하로 지속하는데 불충분한 전류 때문에, FET(51)를 사용하는 것은 바람직하지 못하다. FET(51)를 턴온시키는 시도가 너무 길어지고, 인덕터(L50) 내의 전류가 사실상 반대 방향, 즉 로드로부터 접지로 흘러서, FET(51)가 턴오프될 때에 링 효과(ring effect)를 초래한다. 따라서 이 모드에서, 로드 밖으로 흐르는 전류로 인한 비효율성 및 이 링 효과에 의해 야기되는 간섭을 회피하기 위해, FET(51)가 동작 사이클 동안에 턴온되지 않는 비동기 모드로 동작하는 것이 바람직하다. 따라서, 매우 짧은 듀티 사이클 동안에, 시스템은 소정의 최저값 이하로 떨어지는 FET(50)의 듀티 사이클에 기반하여 동기 동작으로부터 비동기 동작으로 동적으로 변할 수 있다. 또한 불연속 전류 모드에서 더 긴 듀티 사이클 동안에, FET(51)가 전체 사이클이 아니라 사이클의 일부 동안에 턴온되어야 한다는 것을 알 수 있다. 단자(S)에 대한 도43에서의 파형C에서 전술된 불연속 전류는 사이클 스키핑에서 보여지는 것이다. 도43의 파형B에서 도시된 것과 같이 펄스가 매 사이클마다 발생된 경우의 불연속 전류의 경우에서, 인덕터(L50)를 방전하는데 필요한 시간보다 적게 계산되는 시간 동안에 FET(51)가 턴온되고, 인덕터(L50)가 다이오드(D50)를 통해 그 방전을 완료하도록 턴오프되는데 충분히 긴 시간일 수 있으며, 전류가 0이 되면 트랜지스터가 자동으로 턴오프되어, 링 효과를 회피할 수 있다.
스위칭 전원 제어기(1200)는 회로(49)와 같은 전원 회로가 여러 요인들에 기반하여 동기 모드로부터 비동기 모드로 변경되어져야 할 때를 계산한다. 예를 들면, Vin의 크기와 근접한 크기를 갖는 Vo를 생성하기 위해, 사이클 시간의 비교적 긴 부분 동안에 FET(50)가 온이 되어야 한다고 가정하자. 하나의 동작 모드에서, FET(51)의 제조자의 동작 특성이 비휘발성 메모리(1216)에 저장된다. 이 동작과 관한 특정 관련성 중 하나는 FET(51)에 대한 턴온/턴오프 시간이다. 전술된 바와 같이, FET(50)가 온 일때의 듀티 사이클 부분이 비교적 큰 경우, 다음 주기 전에 FET(51)를 턴온 및 턴오프하는데 이용할 수 있는 시간은 충분하지 못할 수 있다. 시스템 하드웨어 중앙 처리 모듈(SYS)(1205)와 함께 조정 제어 모듈(REG)(1204)은 FET(50)를 구동하는데 필요한 펄스폭 및 FET(51)를 턴온한 후 턴오프하는 펄스를 위한 사이클에서 남은 시간에 기반하여 게이트 펄스가 사이클의 나머지 부분 동안에 FET(51)를 턴온 및 턴오프하도록 생성되는지에 따라 계산을 수행한다. FET(51)의 온-오프 천이 시간에 추가하여, FET(51)의 게이트를 구동할 때의 전파 지연이 역시 계산에 고려된다. 사이클 안에 남아있는 시간이 FET(51)를 턴온한 후 턴오프하는데 불출분한 경우, 조정 제어 모듈(REG)(1204)은 FET(51)의 게이트로의 구동 펄스를 생성하기 위해 디지털 펄스 제어 래퍼(1201)로 커맨드를 전송하지 않으므로, 스위칭 전원 제어기(1200)에 의해 조정되는 전원 공급장치의 동기 동작에서 비동기 동작으로의 동적 변경이 제공된다. FET(51)가 한 사이클 전체에서 턴온되어야 하는지를 판정하는 다른 모드에서, 스위칭 전원 제어기(1200)는 전력 손실 고려사항을 검사한다. 사이클 안에 남은 시간이 다음 사이클의 시작 전에 FET(51)를 턴온 및 턴오프하는데 충분하더라도, 전력 손실 관점에서 그렇게 하는 것은 바람직하지 못한다. 예를 들면, 시스템이 인덕터(L50) 내에 흐르는 전류에 기반하여, FET(51)의 전도에 의해 소비되는 전력이 다이오드(D50)에 의해 소비되는 전력보다 크다는 것을 계산하는 경우, FET(51)로 게이트 구동 신호가 인가되지 않고, 조정된 전원 공급장치가 비동기 모드로 동작된다.
FET(50)가 동작 사이클 중 비교적 짧은 부분 동안에 온 상태일 필요가 있는 다른 경우에, FET(51)를 턴온하는 것은 적합하지 않을 수 있다. 시스템은 인덕터(L50)를 통한 전류에 기반하여, FET(50)가 턴오프된 후, 인덕터(L50) 안의 전류가 0으로 떨어지는데 걸리는 시간을 계산한다. 이 계산은 FET(51) 및 전원장치(49)의 다른 소자들의 특성이 NVM(1216)에 저장되어 있기 때문에 가능하다. 전류가 0으로 떨어지는데 걸리는 계산된 시간이 FET(51)를 턴온 및 턴오프하는데 걸리는 시간보다 적은 경우에, FET(51)를 사용하는 것은 바람직하지 않다. 대신에, 전류는 다이오드(D50)를 통해 0으로 감소되도록 허가된다. 대안의 모드에서, FET(51)의 턴온 및 턴오프의 타당성을 판단하기 위해 전력 소모량이 계산될 수 있다. 계산된 전력의 비교 결과에 기반하여, FET(51)가 사용되고, 전류가 다이오드(D50)를 통해 감소되도록 하는 경우, 시스템은 이 동작이 동기적이어야 하는지 또는 비동기적이어야 하는지를 판단한다.
상기의 분석은 버크 회로의 동기 동작과 비동기 동작을 고려한다. 동기 모드 또는 비동기 모드로 동작시키기 위한 판정 및 유사 동작의 분석은 부스트 회로 또는 SEPIC을 위한 스위칭 전원 제어기(1200)에 의해 이루어진다. 도46에 도시된 회로를 고려하여, QT0, QB0, L0, R0 및 C0이 스위칭 전원 제어기(1200)에 의해 부스트 회로로 제어된다고 가정하자.
또한, Batt.0은 공급장치(A)에 필요한 것보다 약간 낮은 출력 전압을 갖는다고 가정하자. 스위칭 전원 제어기(1200)는, 리드(F1)를 통해 센싱되는 공급장치(A)의 전압 및 리드(S2)를 통해 센싱되는 배터리 전압에 기반하여, QT0 및 QB0의 게이트로의 게이트 구동 펄스 시퀀스에 기반하여 부스트 구조에 대한 회로를 구성한다. 배터리 전압과 공급장치(A)의 필요 전압 사이의 차이가 작기 때문에, QB0로 제공되는 게이트 펄스는 비교적 짧은 지속기간을 가질 것이다. 회로가 동기 모드로 동작된φ다면, QB0.가 턴오프된 후에, QT0.이 턴온되어 전류를 전달하고, 이에 따라 전력은 요구된 것보다 약간 더 높은 전압으로 커패시턴스(CE)를 충전하게 된다.
Rφ의 저항값은 시스템에 대해 알려져 있고 비휘발성 메모리(1216)에 미리 저장되어 있기 때문에, Rφ에 흐르는 전류의 크기는 스위칭 전원 공급 장치 제어기(1200)에 의해 계산된다. 유사하게, 트랜지스터의 특성도 또한 비휘발성 메모리(1216)에 미리 저장되어 있다. 앞서 설명한 파라메터를 알면, 스위칭 전원 공급 장치 제어기(1200)는 i) QTφ가 턴-온되고, ii) QTφ가 턴-온되지 않은 경우에 전력 손실을 계산하고 비교한다. 당업자에게 자명하듯이, QTφ가 턴-온되지 않더라도, 전류는 QTφ의 진성 다이오드(도시되지 않음)으로 인하여 그것을 통해 흐를 것이다. 이러한 계산과 비교에서, QTφ를 턴-온하지 않음으로써 더 적은 전력이 소모되고, 스위칭 전원 공급 장치 제어기(1200)가 QTφ로 게이트 펄스를 제공하지 않게 되어, 비기식 동작을 하게 된다. 물론, 사용자가 회로의 동작 모드를 어느 하나에서 다른 하나로 설정하고 변경이 사용자에 의해 수동적으로 이루어지는 종래기술과 달리, 동기식으로 동작할 지 비동기식으로 동작할 지는 시스템에 의해 능동적으로 결정된다.
동기식 정류기가 효율성이 향상된 운영 체제용 스위칭 전원 공급 장치에서 사용되는 구조에 대해 설명하였다. 반면, 매우 길거나 매우 짧은 듀티 사이클의 경우, 동기식 스위칭 특징은 비효율성을 피하기 위하여 적극적으로 제거되어야 한다.
Section 1.2.2.12 디지털 공진 제어 루프
도 4는 냉음금 형광등(cold cathode fluorescent light bulb)(CCFL1)에 전력을 공급하는 데 이용될 수 있는 하프-브리지 고전압 공급회로(1.2.2.12)를 도시하고 있다. 하프-브리지 구조에서 에너지는 일단으로 먼저 인가되고 나서 타단으로 인가된다. 인덕터(L12 및 L13)는 풀-브리지를 구성하게 되는 상기 두 개의 상부 트랜지스터를 대신하게 된다. 하프-브리지 고전압 공급회로(1.2.2.12)는 제1 레그에서 5V 전원과 접지 사이의 FETA에 직렬로 연결되는 인덕터(L13)를 포함한다. 마찬가지로 제2 레그에서 인덕터(L12)는 5V 전원과 접지 사이의 FETB에 직렬로 연결된다. FETA와 FETB의 게이트들은 일례로 도 44a에 도시된 바와 같은 WF1 및 WF2의 파형들로 각각 구동되거나 WF3 및 WF4의 파형들로 각각 구동된다. 이러한 트랜지스터 게이트들의 구동신호들은 일례로 도 12에 도시된 바와 같은 NFET 구동 모듈(1202)에 의해 제공된다. 감지 저항기(R12)로부터의 피드백 신호는 라인(C1 및 CΦ)을 거쳐서 도 12에 도시된 샘플 및 홀드 모듈(1207)로 제공된다. 게이트 구동 신호의 듀티 사이클은 CCFL1의 적절한 전압을 제공하는데 요구되는 변화의 함수로 조정된다. 압전 변압기(PZT1)는 일례로 CTS Wireless Components사(4800 Alameda Blvd., NE Albuquerque, New Mexico)의 KPN 6003A 변압기로 구현될 수 있으며 물론 다른 유사한 소자들로도 구현될 수 있다. 도 44에 도시된 바와 같이, PZT1의 단자(T1)으로의 입력은 인덕터(L13)와 FETA의 드레인 간의 공통 접점으로부터 제공되며, 단자(T2)로의 입력은 인덕터(L12)와 FETB의 드레인 간의 공통 접점으로부터 제공된다. 압전 변압기(PZT1)의 출력은 CCFL1의 일단과 연결된다. CCFL1의 타단은 감지 저항기(R12)의 상측 단자와 연결되며, 그 하측 단자는 접지와 연결된다.
상기 하프-브리지 고전압 공급회로(1.2.2.12)는 비록 압전 변압기를 구동하고 있지만 종래의 자기 변압기를 구동하는데 이용될 수 있다. 압전 변압기는 그것의 전류의 비례적인 감소에 따른 저전압으로부터 고전압으로의 변환 방법이 사실상 전기기계식이라는 점에서 자기 변압기와 다르지만, 그 외는 유사한 특성을 가진다. 즉, 상기 두 변압기는 입력전압 대 출력전압의 비(voltage in to voltage out ratio)면에서 유사하다. 본 발명의 일실시예에 있어서, PZT1은 100:1의 역학적 승압효과(mechanical effect)를 보인다. 즉, 입력단 T1/T2 사이에 인가되는 1 V(Volt)의 전압에 대해 100 V의 전압이 출력단(OT)에 제공된다. 압전 변압기는 사실상 전기기계식이기 때문에 고유의 공진주파수를 가지며, 따라서 장치의 기계적 특성에 의해 결정되는 상대적으로 협소한 대역의 주파수 범위를 벗어나서 작동하지는 않게 된다. 이러한 주파수는 장치에 따라 달라질 수 있다. 즉 압전 변압기는 제조공정에 의해 완전히 조정될 수 없으며, 비록 그 장치의 사양이 예상 공진주파수 값을 제공하더라도 실제적인 공진주파수는 상황에 따라 큰 폭으로 변하게 된다. 최적 효율은 공진 주파수에서 획득되며, 동작이 그러한 공진 주파수로부터 상당히 벗어나게 되면 장치는 사실상 발진하지 않게 된다. 도 44a는 구동 파형의 여러가지 예를 도시하고 있다. 파형 WF1 와 WF2는 트랜지스터 FETA 와 FETB 의 게이트들에 각각 인가된다. 이러한 파형들은 가능한 최대 구동진폭을 보여주고 있으며 이는 50% 듀티 사이클과 180°의 위상차에서의 파형이 된다. WF1의 주기는 도 44a에 도시되고 있다. WF2는 WF2와 그 주기는 동일하지만 그 시작점이 차이가 난다. 이를 통해 대략 5 V의 구동 파형이 압전 변압기 PZT1에 인가되며, 공진 범위내에서 동작하는 경우 AC가 CCFL1에 인가되면서 50 V의 구동 파형이 인가된다. 도 44a를 통해 알수 있듯이, 파형 WF3와 WF4는 파형 WF1과 WF2와 동일한 주파수를 가지나, 그 듀티 사이클은 더 짧다. 이러한 더 짧은 듀티 사이클을 인가하게 되면 PZT1으로 전달되는 에너지를 감소되며, 그에 따라 상기 압전 변압기의 전압 및 전류 출력을 제어하는 기능을 제공하게 된다. 이러한 회로의 경우, PZT1의 공진주파수를 알아내고 그 공진주파수를 유지하는 것이 중요하다. 이를 위해서 여러가지 알고리즘이 가능하다. 그러한 공진 알고리즘의 일례로는 피드백 신호 C1 및 CΦ를 관찰하면서 단자 T1 및 T2로의 구동 신호들을 구동하는 알고리즘이 있다. 공진주파수로부터 상당히 떨어진 주파수에서는 어떤 전압도 CCFL1상에 인가되지 않기 때문에 피드백 현상이 관찰되지 않는다. FETA와 FETB의 게이트들로의 입력 구동 신호들의 주파수가 PZT1의 제조자가 기입한 최소값 미만의 주파수로부터 감소함에 따라, CCFL1이 점화되기 시작하고 신호가 C1 및 CΦ에서 검출된다. 주파수가 감소함에 따라 신호 C1 및 CΦ와 신호 WF1 및 WF2 사이의 위상 관계는 이동되기 시작하며, 90°위상 이동이 관찰되는 시점에서 공진이 발생된다. 공진주파수의 도달 시점을 결정하기 위한 다른 방법으로는 PZT1이 그 공진 주파수에서 최대 출력을 가진다는 사실로부터 C1, CΦ에서의 신호의 진폭을 조사하는 방법이 있다. 전류가 CCFL1을 통해 흐른다는 것을 나타내는 C1, CΦ에서 전압이 발생될때까지 게이트 구동신호의 주파수는 감소되며, 그리고 나서 피크치에 도달할때까지 상기 주파수는 더욱 감소되고 다시 공진동작을 나타내는 C1, CΦ에서의 상기 전압이 관찰된다. 물론, 토폴로지(topology)는 버크(buck), 부스트(boost) 및 SEPIC(single-ended primary inductance converter)과 같은 토폴로지와 연계하여 유지될 수 있음에 주의하여야 한다. 동기 샘플링(인접 위상 샘플링으로도 칭함)을 사용하는 경우, 구동신호 WF1 및 WF2의 주파수가 변화됨에 따라 조절제어 모듈(REG: Regulatio n Control Module)(1204)내의 스케쥴링 전자기기는 WF1, WF2의 가장자리를 미세하게 변경할 필요가 있다. 이는 스위칭 전원 공급기 제어기(1200)에 의해 제어되는 다른 전원 공급 장치를 위해 취해지는 전압 및 전류 샘플들이 악화되지 않으면서 본 전원 공급 장치에서의 C1, CΦ로부터 취해진 샘플들이 상기 다른 전원 공급 장치를 위한 게이트 구동신호에 의해 악화되지 않도록 하기 위함이다.
Section 1.2.2.13 동일한 구조의 선형 또는 폴드백(fold back) 전류 제한
전원 공급 장치는 전압, 전류 및 전력을 제어하도록 설계될 수 있다. 정전압(constant voltage) 전원 공급 장치가 마이크로프로세서, 메모리 장치 및 기타 전압 구동식 장치를 위해 사용된다. 전압을 조절하도록 설계된 전원 공급 장치인 경우, 그러한 전원 공급 장치는 안전 또는 잡음 등과 같은 이유로 규정된 최대 전류를 가질 수 있으며 그러한 최대 전류가 기설정된 한계치를 초과하는 시점까지 전압을 조절한다. 이러한 한계치는 일반적으로 저항기 또는 기타 유사한 소자와 같은 외부 소자에 의해 설정될 수 있다. 이때, 결함 조건이 전원 공급 장치에 존재하게 되고 전원 공급 장치가 매우 낮은 전류값으로 되돌아 간다. 이러한 방식이 폴드백 전류 제한 방식이다. 이러한 폴드백 전류 제한 방식은, 일시적인 단락 회로를 야기한 전원 공급 장치 또는 기타 구성요소가 손상되지 않도록 전원 공급 장치로 하여금 그 최대 전류를 매우 낮은 값으로 제한하게 함으로써, 단락회로 상태의 전원 공급 장치를 보호해 준다. 폴드백 모드의 전원 공급 장치는 전류를 조절하지 않고 그 대신에 전류를 매우 작은 값으로 제한하며, 그것의 주된 동작 모드는 전압에 따라 수행되어진다. 전원 공급 장치의 대안적인 응용예는 정전류(constant current)에 따라 수행되어진다. 정전류 전원 공급 장치는 전류에 따라 동작하는 장치들에 전원을 공급하며, 이러한 장치의 일례로는 그 내부에 흐르는 전류에 비례하여 빛을 발생시키는 발광 다이오드 (LED: Light Emitting Diode)가 있다. LED에 인가되는 전압은 그다지 중요하지 않으며 실제적으로는 온도 및 기타 요인들에 따라 변하게 되나, 그 전류는 기타 변수들과는 거의 무관하게 항상 유사하게 비례적인 양의 빛을 발생시키게 된다. 정전류 전원 공급 장치는 그것의 제어 루프에서 전압을 검사하지 않는다. 즉, 정전류 전원 공급 장치는 전류를 검사하고 그 부하에 흐르는 전류가 일정하게 되도록 조절한다. 이때, 그 일정한 전류를 유지하기 위해 필요한 전압을 필수적으로 공급하다. 이로부터 알 수 있듯이, 제한 폴드백 전류를 가지는 정전압 전원 공급 장치는 전압을 조절하는 제어 루프를 구비하며, 그 전압을 감시하고, 과전류(over-current) 조건을 결함으로 간주하며, 그리고 나서 단락현상이 제거되고 전압이 상승 될 수 있을 때까지 전류가 매우 작아지도록 보호 동작을 취한다. 정전류 전원 공급 장치는 전류를 조절하고, 정전류 공급을 위한 결함 조건은 전압이 과도하게 높은 레벨로 상승되어 부하가 개방회로가 된 상태일 수 있다. 본 발명의 일실시예에 있어서, 피드백 구간(terms), 전류 및 전압은 아날로그-디지털 변환기 (analog to digital converter)를 통해 얻을 수 있다(도 12 참조). 따라서, 이때 어떠 제어 동작도 적용이 시도되기 전에 피드백 동작이 수차례 수행된다. 마찬가지로 제어 출력 펄스 폭 변조 신호도 디지털 방식으로 제어된다. 조절 제어 모듈 (REG)(1204)의 처리 소자가 그들 사이에 구비되어 전원 공급 장치를 제어하는 채널을 위한 다양한 알고리즘들이 실행될 수 있게 된다. 상기 알고리즘은 샘플, 홀드 SHM(1207), 아날로그-디지털 변환기(1206) 또는 DPC(1201)와 같은 샘플링 구조를 변경하지 않고서(도 12 참조) 일례로 에러에 대한 폴드백 전류 제한 특성으로 정전압 전원 공급을 가능하게 하는 전압을 조절하거나, 과도전류(excessive voltage) 결함이 되는 경우의 정전류를 제어한다. 이러한 일반적인 목적의 능력을 위한 응용예는 배터리 충전(battery changing)에 있다. 리듐 이온 배터리인 경우, 정전류가 충전 사이클의 일부를 위해 제공되어야 하며, 그리고 나서 정전압이 전류가 최소 레벨 미만으로 감소할 때 까지 인가되어야 한다. 이러한 동작에 있어서, 동일한 전원 공급 회로가 스위칭 전원 제어기(1200)(도 12 참조)에 의해 제어될 수 있으며, 전원 공급 회로를 위한 동작 제어 모드는 정전류 모드로부터 정전압 모드로 변경된다. 상술한 구조를 구현하기 위한 하드웨어는 조절 제어 모듈(REG)(1204), SHM(1207), 아날로그-디지털 변환기(1206) 및 DPC(1201)로 구성된다. 이러한 하드웨어 및 제어 루프들은 본 명세서의 다른 부분들에서 설명하기로 한다.
Section 1.3 지지되는 변환기 토폴로지/토폴로지 동등물 (Converter topology/topology equivalents supported)
Section 1.3.1 단일 제어기 구조로부터의 버크, 부스트, SEPIC, 동기(sync), 하프-브리지, 다중 위상(multi-phase)
도 45에 도시된 버크 변환기는 기생 효과(parasistic effects)를 무시하면서 하기의 수학식에 의해 그것의 출력 전압을 유도한다.
Vo=Vin·DCUB
여기서, Vo는 출력 전압이고, Vin은 입력 전압이며, DCUB는 트랜지스터 UB의 듀티 사이클이다.
상기 수학식에 있어서, 듀티 사이클(DC)은 트랜지스터(UB)가 온되는 총 사이클의 퍼센티지를 소수로 표현한 값이다. 일례로, 상기 듀티 사이클(DC)이 50%이면, Vo는 Vin의 절반이 된다. 도 45a는 도 45에 도시된 트랜지스터들(UB 및 LB)의 전도율(conduction)의 함수로서 전류 I와 출력 전압 Vo를 도시하고 있다. 상기 도면에서 알수 있듯이, 전압 및 전류 사이클은 도면에 도시된 Cycle과 트랜지스터(UB)로 입력되는 게이트 구동 신호의 리딩 에지(leading edge)들 간의 경과 시간에 의해 표시된다. 이것은 상부 FET(UB)의 듀티 사이클과 출력 전압간에 직접적인 비례관계가 있음을 의미하며, 상기 듀티 사이클은 출력 전압에 대한 입력 전압의 비율이다. 따라서 이것은 출력 전압이 기 설정치를 미만으로 떨어지는 경우 듀티 사이클의 소폭 증가가 에러를 수정할 수 있음을 의미한다. 상기 전압이 규정치 이상이 되면, 듀티 사이클의 소폭 감소가 예견되는 경우 전압을 후퇴시키게 된다.
도 45b는 부스트 공급 장치(1.3.1B)를 도시하고 있다. 상기 부스트 공급 장치는 그 동작이 매우 다르다. 보다 구체적으로, 상기한 바와 같이, 도 45에 도시된 버크 공급 장치의 트랜지스터(UB)에 의해 전원이 인덕터(L1.3)으로 전달된다. 반면, 도 45b에 도시된 부스트 공급 장치의 경우에는, 트랜지스터(LF)의 도통(conduction)에 의해 인덕터(L1.3B)에 전압이 인가되어진다. 도 45c에 도시된 타이밍도를 참조하면, 전류 램프(ramp)가 상부 트랜지스터(UB)에 의해 시작되는 도 45에 도시된 버크 변환기에서와 같이, 인덕터(L1.3B)의 전류 램프가 트랜지스터(LF)에 의해 시작됨을 알 수 있다. 상기 출력 전압(Vo)은 하기 수학식에 의해 표시될 수 있다.
Figure 112005025274559-pct00042
여기서, DCLF는 트랜지스터(LF)의 듀티 사이클을 나타낸다.
도 45의 버크 변환기의 경우, 50% 듀티 사이클은 입력 전압(Vin)의 절반인 출력 전압(Vo)을 초래한다. 도 45B의 부스트 변환기의 경우, 50% 듀티 사이클은 입력 전압(Vin)의 두 배인 출력 전압(Vo)을 초래한다. 또한, 부스트 공급 장치인 경우, 트랜지스터(UB)의 듀티 사이클이 증가함에 따라, 출력 전압(Vo)은 감소하게 된다. 버크 공급 장치인 경우, 트랜지스터(UB)의 듀티 사이클이 증가함에 따라, 출력 전압(Vo)도 증가하게 된다. 따라서, 상기로부터 알 수 있듯이, 출력 전압의 변화가 트랜지스터(UB)에 대해 반대방향으로의 비례적인 변화를 초래하는 버크 공급 장치의 피드백 루프를 구성하고 동일한 피드백 네트워크를 취해서 상기 부스트 공급 장치에 적용하게 되면, 상기 제어 동작은 반전되어진다. 즉, 부스트 회로(도 45B)인 경우, 출력 전압의 감소가 요구되며, UF의 듀티 사이클이 증가하게 되어 트랜지스터 LF의 듀티 사이클이 감소하게 되고, 출력 전압(Vo)의 사실상 잘못된 방향으로 가게 되어 상기 제어 동작이 동작은 반전되어진다. 이와 더불어, 듀티 사이클의 절대치를 사용하려는 시도는 부스트 공급 장치의 경우에서의 역 비례성에 의해 성공적이지 못할 것이다. 따라서, 이러한 두 스위칭 전원 공급 장치들은 반전된 피드백을 필요로 하게 되어 상이한 피드백 구조와 상이한 시퀀스의 제어동작을 필요로 하게 된다. 예를 들면, 버크 변환기인 경우, 도 45A에서 알 수 있듯이, 트랜지스터(UB)가 전원 사이클 동안 온(on) 되기 전에 트랜지스터(LB)가 오프(off) 된다. 그러나, 부스트 회로(도 45B)의 경우, 트랜지스터(UF)가 전원 사이클 동안 오프(off) 되기 전에 트랜지스터(LF)가 온(on) 된다. 따라서, 사건들의 순서와, 어느 신호가 전원을 공급할지와, 어느 신호가 리딩 신호인지가, 사실상 반전된다.
스위칭 전원 공급기 제어기(1200)(도 12)는 SEPIC 회로로 명명되어지는 것도 제어하도록 적응된다. 일반적인 SEPIC 회로(1301.3)가 도 46에 도시되어 있다. 이러한 회로에 있어서, 공급 장치 B에 전압을 공급하는 Batt. 3.3은 변환기(transfomer)(T3.3)의 1차측(P)의 일단을 구동한다. 상기 1차측의 타단은 FET 3.3에 연결된다. 입력 커패시터(C3.4)는 Batt. 3.3을 가로질러서 연결된다. 커패시터(C3.3)은 FET 3.4에 연결되고 FET 3.3의 일단과 변환기(T3.3)의 2차측(P)의 일단이 사이에도 연결된다. 트랜지스터(FET 3.4)는 상기 2차측의 일단과 상기 감지 저항(R3.3)의 일단의 사이에 연결되며, 그것의 타단은 Vout를 제공한다. 비록 진성 다이오드들이 FET들(QB1, 3.4 및 3.3)을 가로지르도록 도시되고 있지만, 그 다이오드들은 전계효과 트랜지스터에 내재한다. 커패시터(C3.4)는 상기 Vout 단과 회로의 공통 접지의 사이에 연결된다. 스위칭 전원 공급기 제어기(1200)로의 피드백 동작은 라인들(S6, S7, S8 및 S9)을 통해 제공된다. FET 3.3와 FET 3.4로의 게이트 구동신호는 스위칭 전원 제어기(1200)에 의해 제공된다. SEPIC 회로의 동작은 당업자에게 잘 알려진 사항으로서 그 상세한 설명은 생략한다. 그러나, 상기 트랜지스터들의 게이트들로의 스위칭 신호들에 관해서는 제1 위상 FET 3.3가 도통되고(conducts), 제2 위상 FET 3.4가 오프되며, FET 3.4가 도통된다는 것에 유의하여야 한다. 상기 트랜지스터들의 게이트들로의 제어 신호들의 타이밍과 지속시간은 스위칭 전원 공급기 제어기(1200)으로부터의 신호에 의해 결정된다. 여기서 다시, 전술한 버크 및 부스트 회로들에서와 같이, 상기 게이트 제어 신호들의 순서와 지속시간은 스위칭 전원 공급기 제어기(1200)에 의해 상기 요구되는 출력 전압(Vout)을 목표치 또는 일정 전류에서 제공하도록 제어된다. 스위칭 전원 공급기 제어기(1200)에 의해 제어되는 다는 회로들에서와 같이 회로(1303.3)의 동작은 본 명세서에서 설명되어지는 시스템 구성에 의해 결정된다. 상기 구성은 스위칭 전원 공급기 제어기(1200)에 연결된 전원 공급 회로들의 동작의 시발점에서 프로그램된다. 하기에서 더 상세히 설명되는 바와 같이, 상기 회로들의 동작은 제어되는 상기 전원 공급 회로로부터의 피드백, 외부 전원의 인가, 및 상기 회로와 관련되어 사용되는 배터리의 전압에 따라 상기 스위칭 전원 공급기 제어기(1200)에 의해 동적으로 변경될 수 있다.
스위칭 전원 공급기 제어기(1200)는 도 25 및 도 44에 도시된 하프-브리지와 같은 기타 전원 공급 구성도 지지할 수 있다. 하기에서 더 상세히 설명되는 바와 같이, 조절 제어 모듈(REG)(1204)은 전달함수들을 포함하며 시스템에 연결된 전원 공급 장치들을 제어하기 위한 적절한 신호들을 제공하도록 프로그래밍된다. 본 발명의 일실시예에 있어서, DPC(1201)와 NFET 드라이버 모듈(1202)은 시스템에 연결된 전원 공급 장치들의 게이트들에 제공되는 제어 신호들을 발생하는데 이용된다. 스위칭 전원 공급기 제어기(1200)(도 12)에 있어서, SHM(1207)에 의해 수행되는 샘플링 기능과 상기 구동 기능은 단순히 샘플링 기능인 경우는 아날로그-디지털 변환기들에 의해 제어되고 구동 기능인 경우는 디지털 로직에 의해 제어되기 때문에, 그 소프트웨어 작업 또는 구현 방법은 토폴로지를 변경하도록 정확한 전달함수와 제어 시퀀스를 간단하게 적용하는 것에 의해 구현될 수 있다. 이러한 방식으로, 동일한 내부 구조인 경우, 외부 FET들을 위한 구동부들, 샘플 및 홀드(hold) 및 멀티플렉서들, 입력 전압을 리드(read)하기위한 아날로그-디지털 변환기들, 및 다양한 외부 토폴로지들을 지지하는 다양한 제어 루프들이 내부에서 동작하는 소프트웨어와 관련된 사항을 제외한 칩(chip)의 구조를 변경하지 않고서 구현될 수 있다.
본 출원인은 상기에서 매우 상이한 세가지 토폴로지를 증명하였다. 그러나, 상기한 바로부터 알수 있듯이, 회로 자체의 전달함수를 알려져 있고 회로가 외부 토폴로지와 외부 구성요소들과의 연결점들의 토폴로지들에 대해 정보를 제공받은 경우라면 사실상 더 많은 상이한 토폴로지들이 구현될 수 있다.
section 1.3.2 단일 제어기 구조로부터의 버크, 부스트, SEPIC, 동기(sync), 하프-브리지, 다중 위상(multi-phase)
도 12를 참조하면, 본 실시예에서 다수의 출력들을 제어하는 단일 조절 제어 모듈(REG)(1204)이 가능함을 알 수 있다. 각각의 출력과 관련된 조절 소프트웨에 각각에 대해 프로그램 가능한 정보를 소프트웨어 데이터 세트(set)로 제공함으로써, 상이한 토폴로지들(즉, 버크, 부스트)이 상이한 출력들에 대해 동시에 획득될 수 있다. 예를 들면, 일단의 출력들이 버크 변환기 구성의 내부에 연결된 조절 하드웨어 블록에 대해 설명될 수 있다. 인접한 일단의 출력들은 부스트 변환기, 하프 브리지, SEPIC 등과 같은 토폴로지로서 조절 하드웨어 블로에 대해 정의될 수 있다. 조절 제어 모듈(REG)(1204)는 먼저 제1 피드백 그리고 나서 제2 피드백을 처리함으로써 모두 동시에 동작하는 외부 시스템의 관점으로부터 모두 상이한 패드(pad)들에 대해 동작하는 상이한 토폴로지들 사이에서 스위칭(switching)될 수 있다. 그러나, 데이터의 샘플 특성과 펄스 폭 변조 제어(pulse width modulation control)의 디지털적 특성 때문에, 사실상 단일 조절 엔진(engine)이 모든 패드들에 대한 조절을 동시에 유지하도록 순서대로 각 토폴로지 및 피드백 전략을 처리하고 있다.
Section 1.3.3 플라이 토폴로지 재구성(on the fly topology reconfiguration)
본 발명의 일실시예에 있어서, 제어된 전원 공급 장치의 동적 제어가 제공된다. 상기 제어된 전원 공급 장치은 하나의 모드로서 버크 공급 장치로 동작될 수 있으며, 다른 모드로서 배터리 충전기로 동잘될 수 있으며, 또 다른 모드로서 배터리 부스트 회로로 동작될 수 있다. 도 46을 참조하면, 회로(1300.2)의 토폴로지지가 제어신호를 트랜지스터들의 게이트들로 적절히 인가함으로써 조절될 수 있은 실시예가 도시되어 있다. 예를 들어, 어떠한 외부 전원도 인가되지 않고 Batt. Φ가 3.1 V라고 가정하고, 또한 회로(1300.2)가 Batt. Φ로 부터 떨어진 부스트 변환기로서 동작하하고 3.5V를 Supply 1을 통해서 Load I를 구동하는 Supply A에 제공한다고 가정단다. 이러한 실시예에 있어서, Batt. Φ가 충분히 춘전된 경우 4.2V의 출력을 가진다고 더 가정한다. 예를 들어 12V의 외부 전원(Ext Pwr)이 인가되면, 이는 스위칭 전원 공급기 제어기(1200)에 의해 검출된다. 스위칭 전원 공급기 제어기(1200)는 외부 전원을 검출하면 회로(1300.2)를 버크 전원 공급 장치로 동작시키기 위해 구동 제어 신호들을 트랜지스터들(QTΦ 및 QBΦ)의 게이트들로 인가하게되며, 이를 통해 전류가 외부 전원으로부터 흘러서 회로(1300.2)를 통해 제어된 후 Batt. Φ의 충전에 영향을 주도록 정확한 전류 및 전압으로 Batt. Φ에 전달된다. Batt. Φ가 충분히 충전되면, 회로(1300.2)는 스위치 오프(switched off)되거나 Batt. Φ의 충전을 유지하도록 하는 트리클(trickle) 충전 모드로 유지될 수 있다. 또한, 상기 외부 전원은 버스 요청(bus called) Supply A를 통해 3.3V로 부하를 공급하는 회로(1301.2)d에 전원을 공급한다. 다른 모드로서, 외부 전원이 제거되고 Batt. Φ가 4.2V로 완전히 충전되거나 회로(1301.2)를 구동하기에 충분할 정도로 높은 전압으로 충전되었다고 가정한다. 스위칭 전원 공급기 제어기(1200)는 Supply A의 전압 강하를 관찰함으로써 외부 전원이 제거되었음을 감지한다. 이러한 조건하에서, 스위칭 전원 공급기 제어기(1200)는 트랜지스터 QTΦ를 계속해서 턴온(turn on) 하게 되고, 트랜지스터 QBΦ에는 게이트 구동 신호가 제공되지 않게 된다. 스위칭 전원 공급기 제어기(1200)는 Load I로의 조절 출력을 3.3V로 유지하는데 필요한 3.5V를 초과하면서 회로(1301.2)에 전원을 공급하기에 충분한 4.2V 이하의 출력 전압을 제공하는 것으로 감지하기 때문에 이러한 모드로 동작하게 된다. 이러한 상태는 배터리가 트랜지스터 QTΦ를 통해 방전됨에 따라 Supply A를 통해 회로(1301.2)내로 유지된다. 스위칭 전원 공급기 제어기(1200)가 Supply A가 3.5V로 감소되어 회로(1301.2)의 듀티 사이클이 약 90%가 되며 어떠한 추가 전압도 Supply A에 존재하지 않게 됨을 감지하게 되는 경우에는, 회로(1301.2)에 의해 제공되는 Vo에 대한 부하 조절이 불가능하게 된다. 따라서, 스위칭 전원 공급기 제어기(1200)는 회로(1300.2)를 제3 상태, 즉 배터리가 3.5V 미만이면서 스위칭 전원 공급기 제어기(1200)가 회로(1300.2)를 Batt. Φ를 전원으로 가지는 부스트 변환기로 동작시키기 시작하는 상태로 전환시키며, 그리고 Supply A를 3.5V로 조절하도록 부스트 동작을 제어한다. 스위칭 전원 공급기 제어기(1200)는 배터리가 방전될 때 까지 또는 외부 전원이 다시 사용될 수 있을 때까지 회로(1301.2)의 최소 요구조건을 만족시키는 3.5V로 Supply A를 유지시킨다. 이를 통해 시스템은 입력 배터리 전압보다 높거나 낮은 출력 전압을 제공할 수 있게 되며, 스위칭 전원 공급기 제어기(1200)는 세개의 모드들 중의 하나 즉, 회로(1300.2)를 (i) 배터리를 충전하게 하는 버크 변환기로, (ii) 배터리 전압을 QTΦ를 통해 Supply A로 직접 공급하도록 하는 스위치, 또는 (iii) Batt. Φ로부터 가능한 전압 이상의 출력 전압을 제공하도록 하는 회로(1301.2)의 동작을 허용하게끔 하는 동기 부스트 변환기로 사용할 수 있게 된다. 상기한 바를 구현하기 위한 하드웨어가 도 12에 도시되어 있으며, 그것은 조절 제어 모듈(REG)(1204), 샘플 및 홀드 모듈 (SHM)(1207)은 구성되며, 그것의 출력은 아날로그-디지털 변환기(1206)에 전압을 공급하게 된다. 또한, NFET 구동 모듈(1202)는 상시 트랜지스터들의 게이트들을 구동하는데 이용된다.
ection 1.3.4 다중 출력 제어기상의 프로그래머블 토폴로지(programmable topology on a multi-output controller)
종래의 방식에서 상이한 토폴로지들을 지지하기 위해서는, 동일한 내부 구조들이 그것들의 피드백 감도(sense)를 사실상 변경되어야 하며, 펄스 폭 변조 신호가 외부 FET들로 제공되는 방식이 반대가 되어야 하고, 중첩되지 않는 정지 시간(dead times)이 상이한 것들을 의미하도록 재해석 되어야 했다. 동일한 구조를 통해 다수의 토폴로지들을 지지하는 것에 대한 상술한 논의에 따르면, 기본 구성요소들이 디지털 방식이라면, 즉 외부로부터 감시된 피드백 정보가 디지털 신호로 변환되고 펄스 폭 변조기 출력의 제어도 디지털 방식으로 수행된다면, 이러한 모든 구조는 소프트웨어로 달성될 수 있다. 즉 상기 단일 구조가 상기 다수의 토폴로지들을 지지할 수 있게 된다. 실제의 제품을 제조하기 위해서는 스위칭 전원 공급 장치가 활성화시에 어떤 종류의 공급 장치가 사용될지를 아는 것이 필요하다. 이러한 사항은 여러 가지 방법으로 달성될 수 있다. 본 발명의 일실시예에 있어서, 그러한 사항은 하나의 상태 또는 다른 상태로 납땜으로 결합할 수 있는 외부 모드 핀(pin)들로 달성될 수 있다. 이러한 방식의 단점은 토폴로지를 동적으로 변경하는 것이 불가능해진다는데 있다. 예를 들면, 도 45에 도시된 회로는 Vo에 연결될 수 있는 배터리를 충전하기 위한 버크 토폴로지가 되는 배터리 충전 회로가 될 수 있으며. 그러나 이후 상황이 변경되어, 외부 전원이 더 이상 사용될 수 없게 되어 배터리가 전원이 되는 경우 동일한 외부 연결이 부스트 토폴로지를 사실상 대신할 수 있게 되며, 이 경우 입력 및 출력 전압 샘플들이 그 중요도 측면에서 반대가 되고 듀티 사이클도 그 중요도 측면에서 반대로 되어 새로운 제어가 적용되어진다. 보다 상세히 설명하면, 회로(1.3.1)가 Vo에 연결된 배터리가 Vin이 되고 Vin이 Vo가 될 수 있는 부스트 회로로 전환될 수 있다. 이러한 경우, 도 45에 도시된 전류의 방향은 물론 반대로 될 수 있다. 따라서, 플라이(fly)상의 토폴로지를 변경할 수 있는 것이 바람직하며, 이는 일례로 비휘발성 메모리(1216)(도 12 참조)에 저장될 수 있거나 일례로 배터리 충전 모드에서 부스트 동작모드로 전환되면서 프로그램의 제어에 따라 변경될 수 있는 스위칭 전원 공급 장치 자체의 내부에 모드 제어 비트(bit)를 제공함으로써 구현될 수 있다.
Section 1.4 스위칭 전원 공급 장치에서의 쿨롱메트릭(coulombmetric) 측정에 관한 논의
Section 1.4.1 전류/전압 펄스 데이타로부터의 사이클 단위 에너지 추정법 (cycle-by-cycle energy extrapolation from current/voltage pulse data)
본 발명은 시스템 설계자가 충전가능한 배터리 또는 배터리들로부터 시스템에 사용가능한 에너지를 정확하게 측정, 제어 및 예측할 수 있는 능력을 상당히 향상시켜 준다. 이러한 사항은 상기에서 설명되어진 버크/부스트 조절 시스템을 위해 이미 제공된 구성요소들 이외의 추가적인 구성요소들을 추가하지 않고서 달성되어진다. 조절 알고리즘과 관련되어 설명된 구성요소의 많은 기생 값들도 재사용된다. 결국, 본 발명은 에너지 측면에서 보다 효율적이고 소정 시점의 배터리의 에너지 잔량을 결정하는데 있어서 정확도를 개선할 수 있게 되는데, 시스템 설계자는 이를 통해 배터리 수명의 증대, 배터리 크기의 감소, 무게의 감소, 외형 인자의 감소, 및 비용의 감소를 이룰 수 있게 된다.
종래기술은 배터리의 에너지 잔량을 정확하게 측정할 수 있게 해주는 만족할 만한 방법을 제공하지 못하고 있다. 예를 들면, 셀룰러 폰은 일반적으로 충전 상태를 표시하기 위해 측정된 전압에 의존한다. 그러나, 셀룰러 폰은 단시간 동안 만이라도 낮은 배터리가 재 충전되면, 충전기로부터 제거될때 충전이 완료된 상태로 잘못 표시하게 된다. 이러한 방법은 단순히 에너지로 사용될 수 없는 표면 충전을 측정하는 것이기 때문에, 사용자는 짧은 배터리 수명을 경험하게 되어 심지어는 배터리가 소모되어서 교체가 필요하다고 믿기도 한다. 쿨롱메트릭 측정을 통해 배터리로 전달되거나 배터리로부터 나오는 실제적인 에너지를 측정할 수 있다. 사용가능한 에너지는 수행된 충전/방전 사이클의 횟수, 셀 온도, 충전/방전 비율 등과 같은 여러가지 인자들에 의해 영향을 받을 수 있다. 다행히도, 이러한 인자들은 배터리에 충전된 총 에너지량을 알 수 있는 경우에는 정확하게 파악해야될 필요가 없다. 따라서, 그 해결 방식으로서, 배터리에 충전되어 사용될 수 있는(available for delivery) 에너지량을 결정하고나서 그 사용되는(delivery) 에너지량을 정확하게 측정하고 일정한 조건이 초래되면 시스템 모니터에게 경고를 발하게 된다. 이러한 사항은 개인휴대정보단말기(Personal Digital Assistants: PDA), 노트북 컴퓨터 등과 같이 정보를 휘발성 메모리에 저장하였다가 그 휘발성 메모리의 비신뢰성 및 고장이 임박하게 되는 경우 그 저장된 정보를 비휘발성 메모리로 이동하여 저장하는 형태의 장치들인 경우에 있어서 매우 중요한 사항이 된다.
예를 들면, WIN CE 운영체제 (Operating System: OS)를 사용하는 PDA는 시스템이 완전히 정지되어 휘발성 메모리가 소실되기 전에 열려진 파일들과 시스템 변수들을 신뢰성 있게 저장해야만 한다. 결국, 적절한 전원이 소실되기 전에 그러한 저장이 필요한 데이터를 저장하지 못하게 되면, 상기 OS가 손상되어 제품이 회복 불가능할 정도로 그 기능이 손상되어진다. 이러한 이유로, 그러한 제품들은 사용자에 의해 제거 가능한 배터리만 구비하도록 설계되기보다는 메모리의 유지(memory keep-alive)를 위한 제거 불가능한 배터리도 구비하도록 설계된다. 상기 시스템 설계는 에너지의 고갈 시점을 정확하게 알 수는 없더라도 적절한 에너지로 중요한 데이터를 비휘발성 매체로 이동하여 저장할 수 있기에 충분한 시간 전에 상기 에너지의 고갈을 예측할 수 있어야 한다. 전압만으로 배터리 에너지를 결정하는 것은 매우 부정확하기 때문에, 설계자는 넓은 허용폭을 할당하게 된다. 이 때문에 사용자는 배터리 수명이 짧아진 것을 경험하게 된다. 왜냐하면, 사용자가 배터리가 소모되었음을 인지하는 때는 배터리가 실제로 소모된 시점이 아니라 제품이 동작을 멈추는 시점이기 때문이다.
종래기술에 따른 더 바람직한 해결 방식으로는 배터리와 관련된 측정 장치를 사용하는 방식이 있다. 노트북 컴퓨터의 경우, 그러한 측정 장치가 일반적으로 배터리 케이스 자체의 내부에 설치되어 있다. PDA인 경우, 그러한 측정 장치는 부가적이며 비용이 많이 드는 장치로서 배터리의 외부에 설치되어 진다. 본 발명에서와 같이, 이러한 방식들은 사용가능한 에너지를 산출하기 위해서 배터리로 충전되고 배터리로부터 제거되는 전력들과 배터리 온도를 측정한다. 그러나, 두 방식 모두 심각한 결점을 가지고 있다. 즉, 상기 두 방식에서는, 저전류 드로(draw) 동작(즉, 대기 동작시의 2mA) 모드 동안 측정을 위한 충분한 전압 강하를 발생시키기 위해 필요한 감지 저항(sense resistor) 상대적으로 커야 하며, 그러한 감지 저항이 고전류 동작 모드 동안 상당한 양의 전력을 소모하게 된다는 결점이 있다.
상기 종래의 방식과는 달리, 본 발명에서 이용되는 특수한 방식은 전원 공급/조절 시스템으로부터 유출되는 전원과 전원/조절 시스템으로 유입되는 전원을 정확하게 측정하는 방식이다. 본 발명의 중요한 특성은 감지 저항을 사용하지 않고서 저저압 동작 모드 동안의 전류 인출(current draw)을 간접적으로 측정하는데 있다. 이러한 감지 저항은 조절을 위해 필요하며 고전압 동작 모드 동안 전력의 손실이 거의 없도록 작은 값을 가질 수 있다.
도 46을 참조하면, 도시된 일 토폴로지는 배터리 충전 스테이지로 사용될 수 있는 단일 다목적 스테이지(1300.2)와 단일 출력 스테이지(1301.2)를 포함하고 있다. 이러한 구성에 있어서, 어떠한 전원도 외부에서 인가되지 않는다고 가정한다. 배터리 Batt. Φ의 전압은 4.2 내지 2.7V의 범위내에서 변동될 수 있다. 일례로, Vo의 목표치가 3.3V이고 Supply A 레일(rail)이 2.7V 배터리에 직접 연결되는 경우에는, 버크 변환기가 동작하지 않을 것이다. 본 발명에 있어서, 배터리 전압이 4.2V이며, FET QTΦ를 켜서 계속 놓아두면, 4.2V가 Supply A에 공급된다. 그러면 스테이지(1301.2)는 버크 변환기로 동작한다. 배터리의 전압이 버크 변환기의 요구되는 출력 전압 Vo에 도달하면, 스테이지(1300.2)를 부스트 변환기로 동작시키지 시작한다. 더 구체적으로는, 트랜지스터(QBΦ)를 켜서 인덕터(LΦ)가 충전시키고 나서, 트랜지스터(QBΦ)를 끈 상태에서 트랜지스터(QBΦ)를 통해 인턱터(LΦ)를 커패시터(CE)로 방전시킨다. 이를 통해 Vo에서 3.3V의 조절된 전압을 유지하는 동안 2.7V의 배터 전압으로 동작하게 된다. 일반적으로 배터리 전압은 시스템을 위해 선택된 배터리의 기술에 좌우된다.
배터리에서 제거된 전압을 측정하기 위해 본 발명에서 채용한 방식은 두가지가 있다. 그 중 한 방법은 매우 낮은 전류 드레인 조건을 시도하는 것이다. 저전류 방전 동안 그리고 회로(1300.2)가 버크 회로로 동작되는 때, 트랜지스터 QTΦ의 케이트 펄스간의 시간은 대체로 매우 길다. 이것이 저전압 응용의 전형이며, 이때는 전원은 단지 누설 및 감시(supervisory) 회로 때문에 필요하며, 대개는 수 mA 이하이다. 도 46B를 참조하면, 고전류 방법이 인턱터(L3)가 각 사이클 시간의 일부 동안 동작할 때 사용된다. 연속 및 불연속 모드들이 동일한 방법을 사용한다.이러한 방식들 모두는 조절을 수행하기 위해 이미 채용된 구성요소들만을 사용한다는 장점을 가진다.
먼저, 저전류 동작 동안 배터리로부터 방출된 전원을 측정하는 방법에 대해 조사해 본다. 감지 저항(RΦ)에서의 전압 강하를 측정함으로써 배터리 Batt. Φ에 의해 전달되는 전원을 감시할 수 있다. 그러나, 전술한 바와 같이, 이 방법은 종래의 방법과 동일한 문제점을 가진다. 즉, 아날로그-디지털 변환기(ADC)를 위한 적절한 전압강하를 가능하게 하는 큰 저항이 필요하게 되면 이는 고전류 동작 동안 상당한 전력손실을 초해하게 된다. 본 발명은 Supply A 커패시터 CE간의 전압을 감시함으로써 이러한 문제점을 완전히 해결한다. 스위칭 전원 공급기 제어기(1200)(도 25)는 크리스털 오실레이터(crystal oscillator)로부터 정확한 시간 근거를 가지며, 전원은 수식 I=C(dV/dt)에 의해 정확히 결정될 수 있다. 이 수식에서 C는 커패시터 CE의 값이다. Supply A 전압의 변동(도 12의 아날로그-디지털 변환기 1206에 의해 접지에 대해서 측정됨)은 정확하게 알려진 시간 구간에서 전압을 측정하고 기록함으로써 결정되는데, 이는 프로그램 제어하에 이루어진다. 이러한 방법의 장점은 여러 가지가 있으며 그 예를 들면, (i) 저항 RΦ의 값이 매우 작게 유지될 수 있다; (ii) 배터리에서 제거된 전압을 모두 측정할 수 있다; (iii) 추가적인 구성요소가 필요하지 않다는 점이다. 비교적 긴 시간 동안의 ΔV를 측정함으로써 에러를 유발하는 노이즈와 과도 인자를 제거한다. 단지 두개의 스테이지가 도 46에 도시되고 있지만, 스위칭 전원 공급기 제어기(1200)은 Batt. Φ에 의해 전원이 공급되는 다수의 회로들을 제어할 수 있다. 이러한 측정 방법은 Batt. Φ에 의해 구동되는 모든 전원 출력들이 저전류 모드인 경우에만 적절함을 알 수 있다. 하나의 출력이 고전류 모드이고 다른 출력들이 저전력 모드(예를 들면, sleep 모드)이면, 고전력 스테이지 또는 스테이지들에 의해 사용되는 에너지에 비해 매우 작은 에러를 유발하는 저전력 모드의 출력들은 단순히 무시된다.
상기의 방식에서는 커패시터로부터 제거된 충전량은 수차례 반복해서 측정된다. 설명되는 바와 같이 시스템은 그것에 연결된 외부 구성요소들의 특성들에 대해 정보를 제공받는다. 시스템은 그러한 외부 구성요소들의 값들을 사용하며 쿨롱메트릭 계산에 그 값들을 활용한다. 이것은 배터리의 정확한 용량이 알려져 있지 않기 때문에 중요하며, 그 입출력 량을 측정해서 배터리 용량에 영향을 주는 온도 등과 같은 요인들을 수정한다. 배터리 용량은 장치마다 다르며 그래서 한 사이클에서의 용량을 알 수 있는 방법이 없다. 쿨롱메트릭 방식을 사용하는 제품들은 일반적으로 충전/방전 사이클을 거치기 전까지는 부정확하다. 본 발명의 일 방법에 있어서, 저전력 모드시에는 종래기술에서 감지 저항으로 매우 큰 저항을 사용하기 때문에 겪은 어떠한 전력 손실 없이 매우 낮은 전류를 측정할 수 있다. 본 실시에서는 시간을 분해하고 있기 때문에 매우 높은 분해능의 A 내지 D 변환기의 사용을 피한다. 시간은 다른 것에 비해 가장 정확함을 갖는 인자이다. 저항 R1 및 RQ의 값들은 쿨롱메트릭이 아니라 공급 장치의 설계에 좌우된다. 그 저항값들은 일반적으로 20 내지 100mΩ의 범위에 있다.
고 및 중 전력 전달 조건에서의 쿨롱메트릭 측정을 위한 본 발명에 따르면, 그 측정은 부항 전달된 전원으로 이루어진다. 그 전달된 전원은 배터리로부터 제거된 전력과 동일할 것이며, 효율에 의해 스케일된다. 이러한 방식은 충전 동안에 배터리로 입력되는 에너지를 측정하는데에도 유용하며, 배터리가 유일한 부하일 경우에도 동일한 방법이 사용된다. 상기 방식이 장점은 측정된 값이 외부의 전원 공급 장치에 의해 배터리에 전달된 총 에너지량이되며 설계자로 하여금 그 시간동안 다른 부하들에 전달된 전력을 무시할 수 있게 해 준다는데 있다. 따라서 배터리로부터 사용가능한 총 전원의 추정은 이전에 논의 되었던 온도 등과 같은 인자들을 고려해서 배터리에 저장된 총 에너지의 흐름을 유지하는 것이 된다.
지금부터는 고전류를 사용하는 경우를 고려한다. 전류는 사이클 단위로 측정되어야 한다. 이는 전력이 대략 2μsec 사이클마다 부하에 전달되며, 듀티 사이클이 계속해서 재 계산되어 전압 Vo가 원하는 제어 구간 내에 존재하도록 설정된다. 다시 도 46을 참조하면, 저항 RQ에 강하되는 전압을 측정함으로써 배터리 Batt. Φ에 의해 전달되는 종 전류를 측정하는 것이 한 방법이 될 수 있다. 그러나, 과도 및 노이즈 성분을 샘플해 내려면 각 사이클마다 잦은 샘플링이 요구될 것이며, 특히 다중 출력을 가지는 시스템에 더 심하다. 이로 인해 계산이 힘들어 지게 되어 조절이 힘들어지게 된다. 대신에, 본 발명의 한 방식에 따르면, 결정이 많은 사이클 동안의 전력을 단 한번 합해서 각 사이클 동안 배터리로부터 제거된 전력으로 이루어진다.
이하 간략화된 실시예를 도 46B를 참조하여 설명한다. 이러한 방식에서는 eh 46A에 도시된 바와 같이 기준 전류(baseline current)가 2A이고 리플 전류(ripple current)가 200mA이다. 즉, 총 전류는 1.9 내지 2.1A의 범위내에서 변동된다. 본 발명의 방식은 FET1을 오프하고 FET2를 온하기 바로전에 발생되는 전류의 피크치를 샘플하는 것이다. 이러한 방식은 감지 저항 R3을 이용하여 센스 라인 S3 및 S4을 통해 출력단을 가로지는 전압을 샘플링해서 수행된다. 감지 저항 R3이 저전류 모드 방식에서 설명된 바와 같이 작은 값을 가지나, 여기서는 전류 I가 아날로그-디지털 변환을 위한 적절한 전압 강하를 유발할 만큼 충분히 높아지게 된다. 온(on) 시간과 오프(off) 시간을 알 수 있으며, 따라서 이단의 dt를 알 수 있다. 감지 라인 S4와 입력 전압(Vin=Supply A)을 이용하여 측정함으로써 출력 전압(Vo)을 알수 있다. 따라서, 인턱터 L3을 가로지는는 전압(Vin-Vout)을 알수 있고 인덕터 L3의 특성을 알수 있다. 이를 통해 얼마나 많은 에너지가 2μsec단위로 부하에 전달되는지를 알 수 있다. 일반적으로, 시스템은 쿨롱메트릭 정보를 매우 빠른 쿨롱메트릭 측정의 업데이트 속도로 즉, 매초 마다 열번씩 리포트 해준다. 부하로 전달되는 전력의 총 흐름을 유지하고 배터리의 효율과 기타 특징들을 파악함으로써 매 순간 배터리로부터 사용될수 있는 전원을 정확하게 측정할 수 있다. 따라서, 고전류 방식인 경우, 쿨롱메트릭 측정이 조절을 수행하는데 이용한 방법을 통해 사용될 수 있다. 추가적인 회로는 전혀 요구되지 않으며, 단지 계산만 필요하다. 종래기술에서 중요한 작업중에 하나는 노이즈를 제거해내는 것이다. 본 발명의 시스템은 노이즈 소스를 동기적으로 샘플하며, 따라서 노이즈가 샘플링 시점에서 보이지 않기 때문에 제거할 노이즈가 없다.
도 46D에서 도시된 바와 같은 연속 모드(continuous mode)에서는 (TDrive+Tsync)=2μsec이다. 여기에서 사용된 "연속 모드"는 전류가 전체 스위칭 사이클 동안에 인덕터를 통해 흐르는 모드를 의미한다. 도 46C에서 도시된 바와 같은 불연속 모드(discontinuous mode)에서는 (TDrive+Tsync)＜TTotal이다.
도 46D를 참조하면, 2μsec이상의 시간의 함수로서의 인턱터 L3을 통한 전류 I의 예를 도시하고 있으며 이는 연속 모드에 해당된다. 이러한 예에서, 200mA의 피크 전류(Ipk)는 1μsec에 획득된다. 2μsec 구간 동안 전류는 0으로 떨어진다. 상기 구간의 전반부 동안, FET1은 도통하고 FET2는 도통하지 않는다. 이 구간의 후반부 동안은 상기 도통 상태가 반대로 된다. 이러한 예에서, 상기 구간의 후반부에서, 인덕터 L3을 통한 전류는 본 명세서에서 설명되는 몇가지 예에서와 같이 0으로 떨어지나 반전되지는 않았다. 도 46D에서, FET1이 도통하는 구간은 TDrive로 표시되어 있으며, FET2가 도통하는 구간은 TSync로 표시되어 있다. 측정 구간의 총 시간은 TTotal로 표시되어 있다.
이제 시스템이 도 46C에서 도시된 바와 같이 불연속 모드에서 동작하고 있다고 가정하자. 상기 부하는 중간(intermediate) 전류 예를 들면 25mA를 요구한다. 펄스가 매 사이클마다 공급되기 때문에 커패시터 C3이 사라지는데 걸리는 시간은 중요하지 않다. 100mA의 피크 전류와, 0 내지 1μsec의 제1 위상 동안의 50mA의 평균 전류와, 2μsec 구간 동안의 25mA의 총 출력 전류가 요구된다. R3를 이용하여 100mA를 산출하는 것은 R3의 값이 낮기(일반적으로, 0.05Ω) 때문에 어렵다. 그러나, 회로에서 인덕터 L3의 값이 20μh임을 안다. 그리고, 입력 전압의 값(Vin=8V), 출력 전압의 값(Vout=4V), 전류가 인덕터 L3로 입력되게 해주는 온(on) 시간(1μsec), 방전되어 전류가 인덕터로 흘러들어간 시간, 그리고 오프된 시간을 정확히 안다. 그러면, 부하를 사이클 단위로 정확하게 알 수 있다.
만약 출력 전압 Vout가 낮다면, 인덕터 L3을 방전하는 것보다 충전하는 것이 시간이 덜 든다. Vout가 예를 들어 2V라면, 인덕터 L3을 가로지르는 전압은 6V가 되며, 전류가 감소하는 것 보다 증가하는 속도가 더 빠르다. 전술한 바로부터 알 수 있듯이, 전류를 산출하는데 요구되는 모든 수치들은 실제적으로 직접 측정하지 않고서도 알 수 있다. 이하에서 부하로 들어가는 전류를 산출하는 일반적인 수식을 제공한다. 종래와 달리 전류를 측정하는 대신에, 시간과 전압의 측정만이 요구된다. 시스템은 이러한 측정을 초당 500,000회의 속도로 수행한다. 그러나, 쿨롱메트릭 데이터는 상기한 수치들을 계속적으로 취해서 평균함으로써 초당 10회 정도로만 업데이트 된다.
도 46E는 전류가 L3에서 R3으로 흐를 때 인덕터 L3의 코일 전류가 구동 구간의 시작점과 종점에서 100mA인 경우를 도시하고 있다. TDrive 구간 동안 FET1은 도통하고 FET2는 도통하지 않으며, TSync 구간 동안 상기 도통상태가 반대가 된다. 총 시간 구간은 TTOTAL로 표시된다. 이러한 예에서, 피크 전류 IPk는 리플 전류 IRipple보다 더 크다. 알수 있는 바와 같이, IRipple은 200mA이고 IPk는 300mA이다. 따라서, (Ipk-IRipple)=100mA가 된다. 상술한 시간 구간들 동안의 초당 평균 전류는 하기 수학식에 의해 결정될 수 있다.
Figure 112005025274559-pct00043
여기서, TSYNC는 불연속 모드 또는 연속 모드의 (TTotal-TDrive)에서 인덕터 전류가 0에 도달하는 데 소요되는 시간이다. 또한, 상기 계산에서 인덕터 L3을 통하는 전류는 음(즉, Vout로부터 S단으로 흐르는 경우)이 아니며 인덕터 L3을 통하는 피크 전류 IPk가 그것의 포화 전류보다 작다고 가정하였다.
상기 수학식에서 제1 항은 도면상에서 표시된 전류의 A 부분을 나타내고, 제2 항은 도면상에서 표시된 전류의 B 부분을 나타내고, 마지막 항은 도면상에서 표시된 전류의 C 부분 즉 인덕터 L3으로 흘러들어가는 연속적인 전류를 나타낸다. 상기에서 알 수 있듯이, 전달되는 전류는 종래와는 달리 측정이 아니라 시스템에서 이용 가능한 정보를 사용하여 산출될 수 있다.
이하 불연속 모드의 선택적인 변형에 대해 언급한다. 스테이지로부터의 전력 수요가 감소하면, 듀티 사이클 결과적으로 TDRIV 시간이 감소한다. 이와 같은 시간이 작아지게 되면 FET의 스위칭 손실은 시스템에서의 에너지는 심각한 손실을 유발한다. 하나 이상의 사이클 시간들 동안 FET1을 켜지 않고 2μsec보다 긴 시간 동안 TDRIVE와 TSYNC를 평균함으로써 동일한 듀티 사이클이 적은 손실로 즉 높은 효율로 획득될 수 있다. 이러한 모드는 "사이클 스키핑 모드(cycyle skipping mode)"라 명명한다. 물론, 상기 수학식도 여전히 적용되며, TTOTAL은 TDRIVE 펄스들간의 시간 간격이다. 따라서, 연속 및 불연속 모드는 단순히 TTOTAL=2μsec인 특별한 경우에 해당됨을 알 수 있다.
Section 1.4.2 다중 채널 데이터로부터의 총 에너지의 산출
도 47에 도시된 스위칭 전원 변환기를 고려해보자. 이는 예시적인 구조이며 다른 많은 구조도 가능하다. 전술한 바와 같이, 어떠한 출력단도 버크 변환기(예: 스테이지 SP1, SP2, SP3 및 SP4), 또는 부스트 변환기(예: 스테이지 SP5 및 SP6)로 자유롭게 구성될 수 있다. 그러면, 스테이지 SP5 및 SP6은 배터리에 연결될 경우 배터리 전압이 버크 변환기 SP1 내지 SP4를 위해 필요한 것보다 크다면 단순히 배터리를 공급 장치 버스(supply bus)(SB #1)로 연결하게 된다. 대안적으로, 스위칭 전원 공급기 제어기(1200)는, 배터리들의 전압이 버크 변환기들의 요구를 만족하는데 필요한 전압보다 작으며 배터리의 최소 사용가능 에너지보다 큰 경우, 변환기 SP5 및 SP6을 부스트 변환기들로 구성할 수 있다. 추가적으로, 스위칭 공급 전원 제어기(1200)는, 충전이 필요하고 외부 전원이 버스 SB1에 연결된 경우, 배터리들의 충전을 제어한다. 스위칭 공급 전원 제어기(1200)는 시스템의 요구와 각 배터리에서 사용 가능한 에너지에 따라 BAT5와 BAT6 사이를 선택한다. 스위칭 공급 전원 제어기(1200)와 변환기들 SP1 내지 SP6 사이의 제어 연결의 일부가 도면에 도시되어 있다. 스위칭 공급 전원 제어기(1200)와 변환기들 SP1 내지 SP6 사이의 연결 전체는 본 명세서의 다른 부분에서 설명된다.
이러한 다중 출력 시스템에서는, BAT5 및/또는 BAT6의 에너지 상태는, 본 명세서에서 설명된 쿨롱메트릭 측정을 이용하여 즉, 설명되어진 배터리 파라미터들과 시스템의 효율을 고려하여 변환기들 SP1, SP2, SP3 및 SP4 각각에 의해 전달된 에너지를 결정함으로써, 결정된다. 그러면 전체 시스템의 전력 프로파일(profile)은 이러한 요소들의 총합이 된다. 이러한 정보는, 부하의 균형(load balancing), 부하의 분배(load shedding), 최적의 효율을 위한 각 채널 또는 시스템의 튜닝(tuning), 문제점 및 고장의 확인을 목적으로 스위칭 공급 전원 제어기(1200)로 리포트 된다.
이러한 사항이 알려지면, 도 47에서와 같은 시스템의 어레이가 활용될 수 있고, 상기 정보/제어는 더 높은 레벨의 제어 시스템에 의해 관리되어진다. 그 일례로는 시스템이 어떤 지역의 문제점 (즉, 갑작스런 냉각이 특정 지역을 차단하는 상황(coolig suddenly blocked to a specific area) 또는 개별적인 카드(card)나 공급 장치 채널(supply channel)에서의 문제점(즉, 부하의 단락이나 개방)을 검출할 수 있는 전화국을 들 수 있다. 이전에서와 같이, 추가적인 하드웨어가 전혀 필요하지 않으며, 단지 다른 목적을 위해 알려진 데이터를 재사용하기만 하면 된다.
Section 1.4.3 SPS에서의 배터리 수명 측정
상기에서는 본 발명에 따라 배터리로부터 제거되는 에너지를 결정하는 방식을 상세히 설명하였다. 시스템 설명을 완성하기 위해 도 48을 참조한다. 상기 시스템은 배터리 소스(Batt. 1.4.3)와, 충전기 부스트 회로(CB1)와, 버크 변환기(CB2)를 포함한다. 상기 충전기 부스트 회로(CB1)은 외부 전압이 제공되는 경우 충전기로 동작할 수 있다. 즉, 상기 배터리는 CB1 공급 장치와, 상술한 바대로 측정된 배터리(1.4.3)에 제공된 에너지에 부하가 될 수 있다. 본 명세서에서 더 상세히 설명되는 바와 같이, 회로(CB1)는, 배터리 전압이 버크 변환기(CB2)에 의해 요구되는 전압보다 큰 경우 스위치로 동작될 수 있으며, 배터리 전압이 버크 공급 장치(CB2)에 의해 요구되는 전압보다 작은 경우 부스트 공급 장치로 동작할 수 있다. 이러한 전원 공급 장치들 모두는 그들을 통해 흐르는 에너지를 감시하고 그에 따른 정보를 스위칭 전원 공급 장치 제어기(1200)의 일부가 될 수 있는 처리 소자(1.5)로 제공한다. 상기 처리 소자(1.5)는 온도 감지 소자(T)로 부터 온도 데이터도 수신한다.
온도 센서(T)는 열전지(thermocouple), 열변화 저항(thermal variable resistor), 또는 켈빈 온도 센서(Kenvin temperature sensor)가 될 수 있다. 본 발명의 일 실시예에서는 켈빈 온도 센서가 사용된다. 집적 회로는 상기 켈빈 온도 센서를 지지하기 위한 핀(pin)들도 구비한다. 상기 센서들로부터의 데이터의 일부 또는 모두가 사용될 수 있다. 충전 사이클 동안, 배터리로 제공되는 에너지의 총 량이 배터리 제조자에 의해 제공된 데이터를 이용하여 배터리 온도로 스케일 되어 감시되며, 배터리가 흡수하는 총 충전량이 계산된다. 배터리는 차가울 때 보다 뜨거울 때 더 많이 충전된다. 또한, 배터리는 차가울 때보다 뜨거울 때 더 많은 사용 가능한 에너지를 가진다. 최악의 경우는 배터리를 차가울 때 충전하여 차가울 때 사용하는 경우이다. 먼저 용량 감소 데이터를 이용하여 실제로 얼마나 많은 에너지가 배터리로 전달되었는지를 계산한다. 버크 변환기(CB2)는 충전전압이 배터리로부터 제거되는 온도와 속도를 감시해서 그 정보를 처리 소자(1.5)로 알리게 되고, 그에 따라 배터리가 완전히 소모될 때까지 남은 시간을 계산한다.
도 48A는 전형적인 배터리 소모 곡선을 도시하고 있으며, 용량(C) 대 온도(T)의 관계를 도시하고 있다. 이러한 정보는 배터리 제조자에 의해 배포된다. 상기 배터리 소모 곡선 정보는 프로세서(1.5) 내부에 프로그래밍 될 수 있다. 본 발명에서는 배터리가 시스템에 알려진다. 배터리가 시스템의 일부가 되거나, 전원 공급 장치 시스템이 배터리 모듈에 내장되어진다. 배터리 용량에 대한 배터리 열화 정보는 비휘발성 메모리(NVM1)에 저장될 수 있다. 사실상 배터리들은 비슷한 특성을 가지고 있다. 따라서, 어떤 제조사의 배터 용량이 좋든 나쁘든 간에, 예를 들면 니켈 금속 수소화물 배터리들(nickel metal hydirde battery)의 소모 속도들은 특정 브랜드의 배터리에 대한 데이터를 모르더라도 비슷하다. 분명한 점은, 온도가 안정할 수로 상기 열화 데이터가 덜 중요하다는 것이다.
Section 1.4.4 쿨롱메트릭 데이터를 이용한 SPS 전류*전압(전력) 제어
전술한 실시예들에서는 에너지 소모 및 입력량을 리포트 하기 위해 쿨롱메트릭 방법이 사용될 수 있다.
그 대안적인 실시예는 쿨롱메트릭 데이터를 제어의 입력으로서 사용하는 것이다. 사이클 별 에너지가 제어 루프에서 제어 변수로서 사용되면 일정한 에너지가 부하로 전달되거나 소스에 의해 소모될 수 있다. 이러한 제어는 일정한 쿨롱메트릭(에너지) 값을 유지하면서 FET들의 듀티 사이클을 사이클 단위로 조정함으써 수행될 수 있다. 이러한 방식의 일례는 전력 레벨 제어를 위해 RF 전력 증폭기(radio frequency power amplifier)로의 입력 에너지를 제어하는 경우이다. 다른 예로는 광전지 셀에 의해 전달된 전원을 제어하는 경우이다.
전술한 실시예에서 쿨롱메트릭 방식은 조절 제어 프로그램에 의해 사용되기 위해 획득된 전압 측정값을 이용하였다. 즉, 쿨롱메트릭 알고리즘 프로그램은 전압 제어 프로그램에 의해 측정되어 소정 메모리 주소에 저장된 전압 측정값(예를 들면, 도 46의 감지 저항 R1에 걸리는 전압값)을 재사용한다.
대안적인 실시예는 쿨롱메트릭 루프가 그러한 데이터를 대신 측정하고 조절 제어 프로그램이 저장된 데이터를 사용하는 방식이다. 본 발명의 장점은 데이터를 한번만 취하고나서 그 데이터를 다른 목적으로 사용 가능하게 한다는데 있다. 프로그램 제어를 사용함으로써 필요한 데이터가 각 사이클 프레임 동안 취해지고 그 데이터가 다른 프로그램들에 의해 재 사용될 수 있도록 저장되어진다.
그러면 전압 제어 프로그램(소정 출력 채널에 대해 바람직한 제어 방법인 경우)은 쿨롱메트릭 루프에서 측정된 상기 데이터를 이용하여 전술한 방식으로 전압을 제어한다. 즉, FET의 듀티 사이클을 사이클 단위로 조절하는 것이 된다.
Section 1.4.5 SPS 일정 에너지 출력 제어 모드(SPS constant energy output regulation mode)
본 발명의 실시예에 대한 상기의 설명은 특정 목표 범위 내에 존재하도록 제어된 전압에 초점을 두었다. 쿨롱메트릭 데이터를 수집하고 활용하는 능력을 구비함으로써 전력을 직접적으로 제어하는데 그것을 대신 사용 할수 있게 된다. 즉, 전압과 전류가 조합하여 사용하는 것이지 단순히 둘 중에 하나를 사용하는 것이 아니다. 이러한 방식은 셀폰의 RF 출력단에서와 같이 전력이 일정 범위내에서 유지되어야 하는 경우나, 태양 전지판 어레이에서와 같이 전력 레벨의 제어가 최적의 효율을 가능하게 하는 경우에 유용한다. 본 발명은 사이클 단위의 방식으로 이러한 정보가 정확해지도록 발전시킨다. 그리고 나서 이러한 정보가 제어 루프를 관리하는데 이용될 수 있다.
일반적인 셀 폰의 매우 단순화된 예가 도 49에 도시되어 있다. 출력을 대리점에서 부과한 최대치 이하로 유지하면서 최적의 성능을 내기 위해 제어 값을 특정 전력 레벨 예를 들면 1watt로 제어하고자 한다. 전력 공급 장치(1.4A)는 버크 또는 부스트 토폴로지일 수 있으며, 일반적으로 전력 증폭기(1.4)는 50%의 효율을 가진다. 그 방안으로는 온도와 소자들간의 변경사항에 따라 전압과 전류의 변화를 보상하고 일정한 2watt가 전력 증폭기(1.4)로 제공되도록 Supply 1.4A의 출력을 제어하는 방식이 있다. 이러한 방식은 전원 공급 장치(1.4A)를 제어하도록 스위치 전원 공급기 제어기(1200)를 사용함으로써 구현된다.
다른 실시예로서, 도 49A를 참조한다. 상기 시스템은 광전지 셀(1.4.3)의 어레이를 포함하는데, 이들은 필수적으로 큰 실리콘 다이오드이다. 이러한 다이오드는 소정 전압에서 온도에 따라 변하는 전류를 생성하며 그 전류는 1℃당 대략 -2.1mV만큼 변한다. 시스템에는 일반적으로 그러한 다이오드가 백개 정도 직렬로 연결되어 있기 때문에 온도의 영향이 중요하게 된다. 시스템은 다양한 범위의 전압/전류 조합들로 임의로 동작될 수 있는데, 단지 하나의 전압/전류 조합만이 최대의 전력을 발생시킬 수 있고, 그러한 조합은 온도에 따라 달라진다. 최대 전력은 V-I특성 곡선 아래의 면적을 최대화하는 조합이 된다. 태양 전지 소스(solar array)로부터 전달된 전력을 임의의 배터리 충전 허용량을 최적화하는 조건과 매칭시키거나 최대 전력 전달을 그리드(grid)에 튜닝하는 것이 필요하다.
상기 최적 세트 지점을 결정하는 방식으로는, 전술한 바와 같은 쿨롱메트릭 방법을 이용하여 발생되는 전력을 검사하고 그 결과를 이전의 전력 레벨과 비교하고 가장 높은 것을 선택해서, 스위칭 전원 공급기 제어기(1200)를 통해 버크 변환기(1.4.3.1)의 출력의 변화를 작게 하는 방식이 있다. 상기의 과정은 상기 어레이를 피크치로 유지하면서 반복된다. 이전과 같이, 어떤 새로운 하드웨어도 이 과정을 위해 필요하지 않다.
Section 1.4.6. 전하 감쇠 시간 에너지 외삽 (Charge decay time energy extrapolation)
도 41을 참조하면, 조절 제어 모듈(REG)(1204)는 쿨롱메트릭(coulombmetric) 및 온도 모듈(600.1)을 포함한다. 조절 제어 모듈(REG)(1204)는 상기 스위칭 전압 변환기로부터 전압 및 전류 피드백 정보를 수신하기 때문에, 전압 공급 배터리로부터 스위칭 전압 변환기에 의해 전압을 공급받는 부하들로 전달되는 전하의 쿨롱의 개수를 카운트할 수 있다. 이것은 단지 현재의 배터리 전압을 이용하여 배터리의 잔류 수명을 추정하는 것보다 더 정확하게 배터리의 잔류 수명을 추정할 수 있도록 한다. 중앙 처리 모듈(SYS)(1205)에 대하여 자세하게 설명한 것과 같이, 각각의 스위칭 전압 변환기에 대한 인덕턴스와 캐패시턴스와 같은 회로 파라메터들은 중앙 처리 장치(SYS)(1205) 내의 메모리에 저장될 수 있다. 이러한 회로 파라메터들을 고려하여 피드백 정보를 처리함으로써, 쿨롱메트릭 및 온도 모듈(600.1)은 배터리에 의해 공급된 쿨롱의 양을 결정할 수 있다. 예를 들어, 만일 스위칭 전압 변환기로부터의 피드백 전압으로 부하 커패시터 양단의 전압을 측정하면, 커패시터로부터의 전하량은 다음과 같다.
ΔQ = C * ΔV
여기서, C는 부하 커패시터의 캐패시턴스를 나타내며, ΔV는 전압 피드백 샘플들로부터 결정되는 것과 같은 전압에서의 변화를 나타내며,ΔQ는 부하로 전달되는 전하량을 나타낸다. 상기의 예는 단지 설명을 위한 것이며, 쿨롱메트릭 및 온도 모듈(600.1)은 다른 방식으로 전원 공급 배터리로부터 전달된 전하량을 결정할 수 있다는 것을 알 수 있다.
쿨롱메트릭 및 온도 모듈(600.1)은 버스 인터페이스(525.1)를 통해 중앙 처리 모듈(SYS)(1205)가 접근하도록 결과적인 전하 측정을 저장할 수 있다.
Section 1.5 주기적인 스위칭 주파수 변조 (Cyclic switching frequency modulation)
Section 1.1.4에서 설명된 바와 같이 또한 도 37 및 37B를 참조하면, 도시된CAM(2486.4)는 조절 제어 모듈(REG)에 의해 특정되는 것과 같이 많은 독립적인 펄스 채널들에 대한 펄스 라이징 에지(rising edge) 및 폴링 에지(falling edge)를 가르키는 신호들을 발생시킬 수 있다. 각 펄스 채널은 해당하는 외부 펄스 폭 변조 (PWM) 스위칭 전원 변환기를 제어하기 위한 다수의 펄스들을 포함한다. 표준 동작동안, CAM(2486.4)은 조절 제어 모듈(REG)(1204)가 현재 카운트와 일치하는 소정의 데이터 저장 위치에 데이터 워드를 기록하였는지 확인하기 위하여, 각 가능한 데이터 저장 위치를 확인하도록 CAM(2486.4)에 명령하는 카운터, 예를 들어 그레이 카운터(2484.4)로부터 카운트의 형태로 읽기 명령을 수신한다.
일실시예에서, CAM(2486.4)는 데이터 워드들을 위한 저장장치를 가지고 있다. 이러한 64 데이터 워드들은 8 펄스 채널들에 해당하며, 각 펄스 채널은 4 펄스들을 정의한다. 펄스 채널들 중 7개는 외부 PWM-스위칭 전원 공급 변환을 위해 사용되며, 8번째 펄스 채널은 보조 펄스들을 발생시키는 데 사용된다. 7개 펄스 채널들에 대하여, 56 데이터 워드들이 특정될 필요가 있다. 나머지 8 데이터 워드들은 예를 들어 외부 회로를 동기시키는 데 사용되는 보조 신호(AUX)(2446.4)의 4개 보조 펄스 에지들에 해당한다.
그레이 카운터(2484.4)는 전체 사이클을 통해 카운트하기 때문에, CAM2486.4)는 모든 매칭을 위해, 저장된 데이터 워드들을 확인하도록 한다. 그레이 카운터(2484.4)의 각 사이클은 도 37에 도시된 것과 같이 단일 DPC 프레임을 정의한다. 다음으로, 그레이 카운터(2484.4)의 클로킹(clocking)은 가능한 펄스 라이징 에지와 폴링 에지 사이의 최소 거리를 제어한다는 것을 알 수 있다.
예를 들어, 그레이 카운터(2484.4)가 10-비트 카운터이고 268.4 KHz 클록 신호를 수신한다고 가정하기로 한다. 만일 그레이 카운터(2484.4)가 클록 신호의 라이징 에지 및 폴링 에지 모두에서 카운트하도록 구성하면, 그레이 카운터(2484.4)는 536.9 MHz 속도로 카운트한다. 최대 카운트로 나눈 카운트 속도에 해당하는 결과적인 DPC 프레임 속도는 524.3 MHz(536.9 MHz/1024)가 될 것이다. 여기서, 각 DPC 프레임은 대략 2 나노초의 지속시간씩 분리된 1024개의 가능한 펄스 라이징 및 폴링 에지 위치들로 나누어진다. 각 DPC 프레임의 가능한 라이징 및 폴링 에지 위치들로의 분리는 소정의 펄스 채널에 의해 제어되는 모든 PWM 스위칭 전원 변환기에 대한 최소 펄스 폭 변조(PWM) 분해능(resolution)을 결정한다. 따라서, 그레이 카운터(2484.4)의 카운트 속도는, 카운트 속도의 역수로 주어지는 최소 PWM 분해능을 결정한다.
도 37에서 알 수 있듯이, 그레이 카운터(2484.4)의 카운트 속도는 궁극적으로 DPLL(2480.4)로부터의 DPLL 클록 신호(PLLCK)(2460.4)에 의존한다. DPLL 클록 신호(PLLCK)(2460.4)는, 아날로그-디지털 변환기(1206)에 필요한 상대적으로 빠른 클록과 같이, 전체 스위칭 전원 공급 장치 제어기(1200)에서 다양한 목적을 위해 사용되기 때문에, 536 MHz의 주파수 가지는 PLLCK(2460.4)는 확산 분배기(2482.4)에서 분배되어, 낮은 클록 주파수 예를 들어 268 MHz의 주파수에서 글레이 카운터를 클로킹한다.
글레이 카운터(2484.4)가 클로킹되는 특정 주파수와 무관하게, 카운트 속도 및 글레이 카운터(2484.4)에서 사용되는 비트 수는 DPC 프레임 속도및 최소 PWM 분해능을 결정한다. 다수의 외부 PWM-스위칭 전원 변환기들를 위한 라이징 및 폴링 펄스 에지들은 이러한 최소 PWM 분해능에 대하여 결정된다. 각각의 PWM-스위칭 전원 변환기에서의 FET 스위치들은 DPC 프레임 속도로 온/오프한다. 따라서, 각각의 PWM-스위칭 전원 변환기는 DPC 프레임 속도 주파수에서 RF 노이즈를 생성한다.
이러한 RF 스위칭 노이즈의 감소시키기 위하여, 확산 분배기(2484.4)는 도 50에 도시된 바와 같이 분배기(200.1) 및 스펙트럼 확산기(210.1)를 포함한다. 분배기(200.1)는 DPLL(2480.4)으로부터 DPLL 클록 신호(PLLCK)(2460.4)를 수신하고 분배된 클록 신호(215.1)를 스펙트럼 확산기(210.1)로 제공한다. 스펙트럼 확산기(210.1)는 확산 스펙트럼 방식으로 RF 스위칭 노이즈를 확산시키기 위하여 프레임 속도를 디더링(dithering)시킨다. 분배기(200.1)으로부터 수신된 다양한 클록 사이클들을 스킵 또는 "스왈로잉(swallowing)"함으로써, 스펙트럼 확산기(210.1)는 이러한 디더링을 수행한다. 스펙트럼 확산기(210.1)는 분배된 클록 신호(215.1)에서 클록 사이클들을 스킵하여 원하는 디더링량을, 조절된 클록 신호(220.1)을 글레이 카운터(2484.4)로 제공함으로써, DPC 프레임 속도로 생성한다.
스펙트럼 확산기(210.1)의 일실시예가 도 50A에 도시되어 있다. 분배기(300.1)와 카운터(310.1)는 분배된 클록 신호(215.1)을 수신한다. 분배기(300.1)는 이차 분배된 클록 신호(320.1)를 업/다운 변환기(330.1)로 제공한 후, 멀티플렉서(340.1)를 제어하는 업/다운 변환기(335.1)로 제공한다. 멀티플렉서(340.1)는 카운터(310.1)에 의해 생성된 카운트(345.1)로부터 비트들을 선택한다. 업/다운 카운트(335.1)에 의해 제어됨에 따라, 멀티플렉서(340.1)는 최상위 비트(most significant bit) 또는 연속적으로 하위인 비트(less significant bit)를 카운트(351.1)로부터 선택하여 선택된 비트(355.1)를 분배된 클록 신호(215.1)에 의해 클로킹되는 D-타입 플립플롭(350.1)의 D 입력으로 제공한다. NAND 게이트(360.1)는 선택된 비트(355.1) 및 플립플롭(350.1)의
Figure 112005025274559-pct00044
출력(365.1) 모두를 수신한다. 마지막으로, AND 게이트(370.1)는 NAND 게이트(360.1)로부터의 출력 신호(375.1) 및 분배된 클록 신호(215.1)를 수신하여 조절된 클록 신호(220.1)를 출력한다.
따라서, NAND 게이트 출력(375.1)이 참(true)인 경우, 조절된 클록 신호(220.1)의 사이클들은 분배된 클록 신호(215.1)의 사이클들에 대응될 것이다. 즉,스킵이 일어나지 않는다. 그러나, NAND 출력이 분배된 클록 신호(215.1)에서 소정의 사이클 동안 거짓(false)이면, 이 사이클은 분배된 클록 신호(215.1)에서 스킵될 것이다. 스킵된 사이클의 개수, 그로 인한 스펙트럼 확산의 양은 카운터(310.1)및 업/다운 변환기(330.1)의 크기 및 분배기(300.1)에 의해 제공된 분배에 의존한다는 것을 알 수 있다. 예를 들어, 분배된 클록 신호가 268 MHz이며, 분배기(300.1)가 1024로 나누어지며, 업/다운 변환기(330.1)는 3-비트 변환기이며, 카운터(310.1)는 (앞서 언급한 2 나노초 PWM 분해능에 해당하는) 15-비트 카운터라고 가장하기로 한다. 이차 분배된 클록 신호(320.1)는 따라서 DPC 프레임 속도에 따라 사이클링한다. 초기에는, 업/다운 카운트는 "0"에 있으므로 멀티플렉서(340.1)는 카운트(345.1)에서 최상위 비트를 선택한다. 업/다운 카운트(335.1)이 증가할 때, 멀티플렉서(340.1)은 다움 최상위 비트를 선택할 것이다. 이하 펄스 스킵 스케쥴은 다음과 같다.
(32개 프레임들의 지속시간 동안) 스킵된 32개 프레임들에서 1 펄스
(다음 16개 프레임들 동안) 스킵된 16개 프레임들에서 1 펄스
(다음 8개 프레임들 동안) 스킵된 8개 프레임들에서 1 펄스
(다음 4개 프레임들 동안) 스킵된 4개 프레임들에서 1 펄스
(다음 2개 프레임들 동안) 스킵된 2개 프레임들에서 1 펄스
(다음 프레임 동안) 스킵된 1개 프레임에서 2 펄스
(다음 프레임 동안) 스킵된 1개 프레임에서 4 펄스
(다음 프레임 동안) 스킵된 1개 프레임에서 2 펄스
(다음 2개 프레임들 동안) 스킵된 2개 프레임들에서 1 펄스
(다음 4개 프레임들 동안) 스킵된 4개 프레임들에서 1 펄스
(다음 8개 프레임들 동안) 스킵된 8개 프레임들에서 1 펄스
(다음 16개 프레임들 동안) 스킵된 16개 프레임들에서 1 펄스
(32개 프레임들의 지속시간 동안) 스킵된 32개 프레임들에서 1 펄스
상기에서 전체 펄스 스킵 스케쥴은 반복될 수 있다. 결과적으로, DPC 프레임 속도는 비선형적으로 변동될 것이다. 수많은 다른 펄스 스킵 스케쥴이 스펙트럼 확산기(210.1)의 다른 실시예들을 이용하여 구현될 수 있다. 예를 들어, DPC 프레임 속도는 선형적으로 변동될 수 있다.
Section 1.6 PS/PM/결함 관리 통합 - 데이터 시트의 내용 참조
Section 1.6.1 SPS에서 부하 차단 (load shedding)
중앙 처리 모듈(SYS))(1205)은 동작 파라메터들 및 스위칭 전원 공급 장치 제어기(1200)의 제어하에 다수의 전원 변환기들에 대한 토폴로지를 가지는 호스트 프로레서에 의해 초기화될 수 있다. 이러한 동작 파라메터들은 동작 문턱값을 가짐으로써, 만일 해당 문턱값들이 만족되지 않으면 중앙 처리 모듈(SYS)(1205)로 하여금 소정의 스위칭 전원 변환기의 동작을 멈추도록 할 것이다. 이러한 동작 문턱값들은 소정의 스위칭 전원 변환기에 요구되는 최소 공급 전압 또는, 스위칭 전원 변환기에 전원을 공급하는 데 사용되는 하나의 배터리 또는 배터리 세트에 남아있는 최소 전하량을 포함한다.
중앙 처리 모듈(SYS)(1205)의 마이크로프로세서 코어(400.1)(도 56) 이러한 동작 문턱값들을 모니터링하고 응답한다. 예를 들어, 마이크로프로세서 코어(400.1)는 주기적으로 인터럽트를 수신하여, 스위칭 전원 공급 장치 제어기(1200)의 제어하에 다양한 스위칭 전원 변환기들에 전원을 공급하는 전원 공급 장치들에 대하여 쿨롱메트릭 측정 및 배터리 온도 검침을 업데이트한다.
이러한 쿨롱메트릭 업데이트와 함께, 마이크로프로세서 코어(400.1)는 배터리 또는 배터리 세트에 남아있는 전하량이 다음 검사 기간까지 각각의 공급장치들을 유지시킬 정도로 충분한지 확인할 수 있다. 쿨롱메트릭 업데이트와 함께, 마이크로프로세서 코어(400.1)는 또한 관련된 공급 전원들이 다양한 스위칭 전원 변환기들에 대한 전압 최소값을 만족시키는지 확인할 수 있다.
남아있는 전하량 또는 공급 전원이 소정의 스위칭 전원 변환기에 대한 특정의 최소값을 만족시키지 못하면, 마이크로프로세서 코어(400.1)는 구성된 결정적 알고리즘(deterministic algorithm)을 이용하고 조절 제어 모듈(REG)(1204)에게 적절한 스위칭 전원 변환기의 동작을 중지할 것을 명령한다. 동시에, 마이크로프로세서 코어(400.1)는 호스트 프로세서에게 (도시되지 않음) 특정 스위칭 전압 변환기가 동작되지 않는다고 알린다. 이러한 방식으로, 동작하지 않는 스위칭 전원 변환기에 의해 전원을 공급받는 부하들에 대하여 "저항 차단"이 달성된다. 이러한 방식의 저항 차단은 호스트 프로세서를 사용하여 다양한 스위칭 전원 변환기들을 감시하며, 호스트 프로레서(400.1)가 동작 문턱값들을 검사하는 인터럽트들에 응답할 때 보다 일반적으로 더 많은 전원을 요구하기 때문에 동작 문턱값을 초과하면 다양한 스위칭 전원 변환기들을 턴-오프하라고 직접 명령하는 종래의 방법에 비하여 효과적이라는 것을 알 수 있다.
Section 1.6.2 SPS에서 전원 사이클링 (Power cycling in an SPS)
도 53에 도시된 호스트 감시 타이머(Host watchdog timer)가 만료되자 마자, 리셋 신호/명령이 호스트 마이크로프로세서(도시되지 않음)으로 전송된다. 그러나, 래치-업과 같은 오동작시, 호스트 프로세서는 리셋 상태 알림 또는 물리적 리셋 신호 표명(assertion)에 응답하지 않는다. 그 대신에, 래치-업 호스트 마이크로프로세서는 전압원이 고갈되거나 차단될 때까지 전류를 계속해서 끌어낼 것이다. 그것의 트랜지스터들이 래치-업에 의해 손상되지 않았다고 가정하면, 호스트 프로세서는 리셋될 것이다.
중앙 처리 모듈(SYS)(1205)는 그와 같은 오동작에 적절한 대응을 제공할 수 있다. 일단 호스트 감시가 만료되면, 호스트는 물리적 리셋 표명 또는 리셋 상태 알림에 의해 (인터럽트와 명령 응답을 통해) 통보된다. 그런 다음, 중앙 처리 모듈은 호스트 감시를 재시작하고, 만일 호스트가 구성 가능한 감시 만료 내에 감시를 인에블(킥(kick)하려고 시도하지 않으면, (구성 가능한) 호스트와 관련된 전원 공급 장치는 구성 가능한 지속시간 동안 사이클링-오프되며 재시작된다. 예를 들어, 소정의 전압 레벨이 호스트 CPU의 메모리를 위해 필요하며, 다른 레벨이 입력/출력 회로를 위해 필요하며, 또 다른 레벨이 CPU 자체를 위해 필요하다. 여기서, 각각의 전압 레벨은 스위칭 전압 공급 장치 제어기(1200)의 제어하에 스위칭 전압 변환기에 의해 주어진다. 파워-업 및 파워-다운 시퀀스를 위한 CPU의 스위칭 전압 변환기를 위한 정확한 전압 시퀀싱이 비휘발성 메모리에 저장된다. 파워-다운이 완료된 후, 중앙 처리 장치(SYS)(1205)는 관련된 전압 변환기들을 적절하게 시퀀싱함으로써 호스트 CPU를 파워-업할 수 있다.
도 53에 도시된 8051 감시 타이머(5.1)가 만료되면, 리셋이 내부 마이크로프로세서(도시되지 않음)로 전달되어 내부 마이크로프로세서가 웜부트(warm boot)된다. 이 리셋은 전원의 조절이 인터럽트되도록 한다기 보다는 내부 마이크로프로세서를 재시작하는 것이다. 또한, 부팅시 부팅이유를 확인하도록 하는 리드하는 내부 마이크로프로세서를 위해 발생되는 이벤트를 가르키는 상태 비트일 수 있다.
Section 1.6.3 SPS에서 리셋 조정 (Reset conditioning in an SPS)
도 53의 감시 제어기(1213)에 대하여 설명한 바와 같이, 스위칭 전원 공급 장치 제어기(1200)는 만일 호스트 감시 타이머(1.1)가 만료되면 리셋 신호를 표명시킴으로써(assert) 호스트 CPU(도시되지 않음)를 리셋할 수 있다. 중앙 처리 모듈(SYS)(1205)에 의해 제공되는 지능적인 제어로 인하여, 소정의 조건들이 만족될 때까지 리셋될 수 있다. 예를 들어, 조절 제어 모듈(REG)(1204)는 스위칭 전원 변환기들이 원하는 동작 범위 밖으로 전압 레벨들을 생성하도록 중앙 처리 모듈(SYS)(1205)로 신호를 제공할 수 있다. 예를 들어, 호스트 CPU의 메모리로 전원을 제공하는 스위칭 전원 공급 장치의 출력 전압은, 호스트가 적절한 리셋 명령/신호를 제공하지 않도록 범위를 벗어날 수 있다. 이와 같은 경우에, 중앙 처리 모듈(SYS)(1205)는 호스트 CPU의 동작에 영향을 주는 모든 전원 공급 장치들이 원하는 동작 범위 내에서 전압들을 제공할 때까지 리셋 신호를 계속해서 표명할 수 있다.
Section 1.6.4 및 x.3 SPS에서 감시 구조 및 감시 타이머 (Watch dog structure and watch dog timer in an SPS)
스위칭 전원 공급 장치 제어기(1200)는 PDA와 같은 호스트 CPU를 포함하는 장치로 전원을 공급할 수 있으므로, 감시 제어기 블록(1213) (도 12)는 호스트 CPU로 감시 특성을 제공할 수 있다. CPU들을 구동시키는 운영 체계에 대한 공통의 문제점은 충돌하는 프로그램 명령, 유효하지 않는 메모리 접근 요청 및 관련 문제로 인한 "락-업(lock-up)" 조건이다. 그와 같은 문제점들의 극복은 연장된 소정의 시간이 걸릴 수 있으며 발생하지 않을 수도 있다. 따라서, 소정의 수로부터 영까지 카운트 다운하는 디지털 카운터로 구성된 감시 타이머들은 락-업을 피하기 위하여 CPU에 종종 구현된다. 정상 동작 동안, CPU는 타이머의 만료를 회피하기 위하여 카운터를 리셋하도록 감시 타이머에게 주기적으로 명령할 것이다. 그러나, 락-업에서는, CPU는 카운터를 리셋하도록 감시 타이머에게 명령하지 않으므로 타이머가 만료된다. 이에 응답하여, 리셋이 락-업을 제거하도록 초기화될 것이다.
스위칭 전원 공급 장치 제어기(1200)는 중앙 처리 모듈(SYS)(1205)를 포함하기 때문에, 감시 제어기 블록(1213)은 도 53에 도시된 바와 같이 두 가지 타입의 감시 타이머, 즉 외부 호스트 CPU를 위한 호스트 감시 타이머(1.1) 및 내부 마이크로프로세서를 위한 8051 감시 타이머(5.1)를 포함한다.
호스트 감시 타이머(1.1)가 만료되면, 감시 제어기(1213)는 인터럽트를 통해 중앙 처리 모듈(SYS)(1205)에 통보한다. 이러한 인터럽트에 응답하여, 중앙 처리 모듈(SYS((1205)는 호스트로 리셋 신호를 표명하거나 구성 파라메터에 의해 지시된 바와 같이 호스트로 인터럽트 라인를 표명한다.
8051 감시 타이머(1.1)가 만료되면, 감시 제어기(1213)는 리셋 라인을 중앙 처리 모듈(SYS)(1205)에 표명할 것이다. 이것은 내부 마이크로프로세서의 웜부트를 유발시킨다.
감시 제어기(1213)는 두 가지 동작 모드, 즉 정상 모드 및 절전 모드를 가질 수 있다.
정상 모드에서, 호스트 감시 타이머(1.1) 및 8051 감시 타이머(5.1) 모두 동작한다. 절전 모드에서, 호스트 마이크로프로세서는 호스트와, 감시 제어기(1213)가 호스트와 관련된 전원의 인가 또는 제거를 인에이블/디스에이블하는 자동 호스트 감시를 특정하는 구성 파라메터에 의존하는 SPS 간의 통신 링크가 없지 않다면 절전 명령을 발송하기 전에 호스트 감시를 디스에이블할 필요가 있다.
각 감시 타이머(1.1, 5.1)는 타이머들을 리셋하는 데 사용되는 자신의 서비스 레지시터(도시되지 않음)와 관련될 수 있다. 특정 감시를 리셋하기 위하여, 중앙 처리 모듈(SYS)(1205)는 소정의 코드 워드 및 그 코드 워드의 반대 코드를 각 서비스 레지스터에 기록한다. 서비스 레지스터로의 잘못된 기록은 관련 감시 타이머를 리셋하지 않으며, 인터럽트를 중앙 처리 모듈(SYS)(1205)로 발생시킨다. 또한, 호스트 감시 타이머(1.1)는 호스트 마이크로프로세서부터 수신된 토글된 이진 신호에 근거하여 카운터 리셋을 가질 수 있다. 이 신호는 감시를 차례로 리셋하는 중앙 처리 모듈(SYS)(1205)에 의해 처리된다. 그러나, 킥 감시 명령을 이용하는 리셋은 호스트 마이크로프로세서에서 런어웨이(runaway) 조건에 더 안정적이고 덜 영향을 받는다.
호스트 프로세서에 더 많은 제어 융통성을 제공하기 위하여, 호스트 감시 타이머(1.1) 및 8051 감시 타이머(5.1)는 관련된 구성 레지스터(도시되지 않음)에 저장된 데이터에 따라 초기화될 수 있다. 이러한 레지스터에 기록함으로써, 개별 감시 카운터 타임아웃 주기가 구성될 수 있다. 예를 들어, 이러한 구성은 1 ms - 32초 범위를 제공하는 호스트 감시에 대해 15 비트일 수 있으며, 100 ms - 3.2초의 범위를 제공하는 8051 감시에는 6 비트가 사용될 수 있다. 소정의 감시 타이머가 인에이블되지 않으면, 감시 타이머는 구성 레지시터가 재초기화될 때까지 시작되지 않을 것이다. 8051 감시 구성 레지스터의 잘못된 접근을 방지하기 위하여, 이러한 레지시터들은 리셋 동작 이후에 한번 기록될 수 있다(후속 리셋 동작때 까지, 구성 레지시터가 재초기화될 수 있다). 호스트 감시 레지스터는 이러한 제약을 갖지 않을 수 있다.
상술한 바와 같이, 호스트 감시는, 호스트 감시 타이머(1.1)가 만료되면 중앙 처리 모듈(SYS)(1205)로 인터럽트를 보낸다. 감시 인터럽트 상태 레지스터(15.1)은 또한 감시의 서비스 레지지터가 잘못된 코드워드로 서비스되어 잠재적으로 유효하지 않은 메모리 접근을 시그널링한다는 것을 나타내는 비트를 저장할 수 있다. 감시 인터럽트 마스크 레지스터(15.1)(명확하게 하기 위하여 도 53에서 감시 인터럽트 상태 레지스터와 함께 도시됨)는 호스트 감시 타이머가 마스킹되었는지를 나타내는 비트들을 저장할 수 있다. 이러한 방식으로, 중앙 처리 모듈(SYS)(1205)는 감시 제어기(1213)가 시스템 임계 주기들 동안 인터럽트를 발생하지 못하도록 할 수 있다. 또한, 감시 인터럽트 마스크 레지스터(15.1)은 호스트 감시(1.1)용 서비스 레지스터에 잘못된 코드워드 기록으로부터 기인한 인터럽트들이 마스킹되어야하는지를 나타내는 비트를 저장할 수 있다.
Section 1.6.5 프로그램 가능한 리셋 및 감시 기능들 (Programmable reset and watchdog functions)
도 53에 도시된 감시 제어기(1213)에 대하여 설명한 것과 같이, 스위칭 전원 공급 장치 제어기(1200)는 리셋 신호를 표명함으로써 호스트 감시 타이머(1.1)가 만료될 경우 호스트 마이크로프로세서(도시되지 않음)를 리셋할 수 있다. 중앙 처리 모듈(SYS)(1205)에 의해 제공되는 지능적 제어 때문에, 소정의 조건들이 만족될 때가지 리셋이 표명될 수 있다. 예를 들어, 조절 제어 모듈(REG)(1204)는 스위칭 전원 변환기들이 원하는 동작 범위 밖으로 전압 레벨들을 생성하도록 중앙 처리 모듈(SYS)(1205)로 신호를 제공할 수 있다. 예를 들어, 호스트 마이크로프로세서의 메모리로 전원을 제공하는 스위칭 전원 공급 장치의 출력 전압은 범위를 벗어날 수 있다. 이와 같은 경우에, 중앙 처리 모듈(SYS)(1205)는 호스트 마이크로프로세서의 동작에 영향을 주는 모든 전원 공급 장치들이 원하는 동작 범위 내에서 전압들을 제공할 때까지 리셋 신호를 계속해서 표명할 수 있다.
모든 조건들을 만족하기만 한다면, 중앙 처리 장치(SYS)(1205)는 리셋을 표명해제되도록 한다. 그러나, 모든 전원 공급 장치들이 올바르게 동작하고 있다고 하더라도, 호스트 장치는 리셋 명령의 해제를 정당화하도록 안정되지 않을 수 있다. 따라서, 모든 조건들이 만족된 후 리셋 명령의 지속시간은 프로그램 가능하다. 상기 지속시간은 사용자에 의한 프로그래밍과 같이 중앙 처리 모듈(SYS)(1205)에 의해 저장될 수 있다.
Section 1.6.6 SPS와 결합한 저항성 디지타이저 (Resistive digitizer in combination with an SPS)
본 발명의 일실시예에 따른 쿼드-슬로프 아날로그-디지털 변환기(1211a)는 저항성 물질의 두 시트 간의 접점을 측정한다. 본 발명을 구현하는 데 적합한 터치 스크린은 3M과 같은 제조업자들로부터 제공받을 수 있다. 도 18B는 제1 시트(18.81) 및 제2 시트(18.82)로 구성된 4-접점 터치 스크린(18.8)의 매우 간단하게 도시하고 있다. 이러한 시트들은 도시의 편의상 한쪽으로 치우쳐 도시하였으나, 물론 정상 사용시 일렬로 배열된다. 각 시트는 균일한 면저항을 가지고 있어서 각 시트의 표면을 따라 물리적 접점이 그 접점에서 종단간 저항의 비례로 나타날 수 있다. 시트(18.82)를 이용하여 전위를 위쪽 단자(TOP)(18.83) 및 아래쪽 단자(BOT)(18.84)에 인가하면, 접점 시트로써 다른 시트를 사용하여, Y 방향으로의 접점을 결정할 수 있다. 시트(18.81)를 감지 시트로 이용하여 전위를 왼쪽 단자(LET)(18.85) 및 오른쪽 단자(RHT)(18.86)에 인가하면, 접점 시트로써 다른 시트를 사용하여, X 방향으로의 접점을 결정할 수 있다. 따라서, 각 경우에 있어서, QSADC(1211a)로부터 전기적으로 분리된 상에서 전압이 두 시트들(예를 들어, 18.81 또는 18.82, "감지 시트") 중 하나에 인가되고, 동시에 ADC 변환이 다른 시트(즉, 18.82 또는 18.81, "접점 시트")에 접점에 나타나는 전압으로 행하여진다.
전압이 X 좌표 시트(18.81)의 LET 단자(18.85) 및 RHT 단자(18.86)에 인가되고, 인가된 전압의 비율을 Y 좌표 시트(18.82)의 TOP 단자(18.83) 또는 BOT 단자(18.84)에서 읽을 수 있다. 읽혀진 전압의 크기는 두 시트 간의 접점의 물리적 수평 위치를 나타낸다. 유사하게, 전압이 Y 좌표 시트(18.82)의 TOP 단자(18.83) 및 BOT 단자(18.84)에 인가되면, X 좌표 시트(18.81)의 LET 단자(18.85) 또는 RHT 단자(18.86)에서 읽혀진 인가전압은 두 시트 간의 접점의 물리적 수직 위치를 나타낸다.
다른 실시예에서, 하나의 저항성 시트가 X 및 Y 감지를 위해 사용되는 반면, 다른 하나의 저항성 시트는 비례 전압을 QSADC로 전달하는 데 사용된다. 도 18C에는 5-접점 터치 스크린을 매우 간단하게 도시하고 있다. 5-접점 터치 스크린은 감지 시트(18.93) 및 접점 시트(18.92)를 구비한다. 전면 시트(18.92)를 터치하면 두 시트들(18.92, 18.93)이 서로 접촉하게 된다. 상술한 바와 같이,이러한 시트들은 도시의 편의상 한쪽으로 치우쳐 도시되어 있다. 5개의 연결이 사용되는 상기 실시예에서, 전압이 시트(18.91)의 LET 단자(18.94)와 RHT 단자(18.95) 사이에 인가된다. 접촉 시트(18.92)의 단자(18.96)에서 읽은 전압의 비율은 두 시트들 간의 접점의 물리적 수평 위치에 비례한다. 유사하게, 전압이 시트(18.93)의 TOP 단자(18.97) 및 BOT 단자(18.98) 사이에 인가되고, 접촉 시트(18.92)의 단자(18.96)에서 읽은 전압의 비율은 두 시트들 간의 접점의 물리적 수직 위치를 나타낸다.
쿼드-슬로프 아날로그-디지털 변환기(QSADC) 모듈(1211a)(도 17)은 아날로그 및 디지털 파워 및 접지 기준 전압들을 포함하는 아날로그 및 디지털 입력 및 출력 신호들을 가지는 주문형 저전력 혼합신호 회로를 포함한다. QSADC 모듈(1211a)는, 전압 기준(VREFH)에 대한 두 개의 개별적인 외부 포트들에서 전압을, 8 비트 분해능으로, 측정하고 디지털화한다. 일실시예에서, QSADC 모듈(1211a)에 대한 변환 속도는 대략 300 sps(samples per second)이다.
도 16은 QSADC 모듈(1211a)에서 수행되는 쿼드-슬로프(즉, 듀얼 변환) 아날로그-디지털 변환(ADC) 동작을 보여주는 타이밍도이다. 시간 간격(1601, 1602)(즉, "측정 주기"(PMA, PMB)은 기준 타이머 또는 카운터의 265 카운트에 해당하는 등가 고정 시간이다. 주기(1601, 1602) 동안, 신호 추적 세그먼트(1603, 1604)의 양의 기울기는 주기(1601, 1602)에 걸쳐 QSADC 모듈(1211a)에 의해 접촉 시트 상에서 측정되는 신호의 적분을 나타내는 전압(VY, VX)과 낮은 초기 전압의 합에 도달한다.
시간 간격(1605, 1606)("변환 주기"(PCA, PCB)) 동안, 신호 추적 세그먼트들(1607, 1608)은 동일한 음의 기울기를 가지며, 전압(VY, VX)로부터 영으로 감소할 때 전압을 추적한다. 이러한 변환 주기들(PCA, PCB) 동안, 수치 카운트는 각각 접촉 시트들(18.82, 18.81)로부터 측정된 전압들의 직접 아날로그-디지털 변환을 나타낸다. 변환 주기의 완료시, EOC(end-of-conversion) 펄스들은 (예를 들어, t1, t2 시간에) 발생되어 각 아날로그-디지털 변환의 끝에 신호를 보내고, 후속 변환을 준비하는 QSADC 모듈(1211a)에서 아날로그 회로의 오프셋을 리셋하고 제거하게 한다.
도 17은 일실시예에 따른 QSADC 모듈(1211a)의 인터페이스 신호들을 보여주는 도면이다. 도 17에 도시된 바와 같이, QSADC 모듈(1211a)는 아날로그 I/O 인터페이스(AIO)(1701), 디지털 인터페이스(DI)(1702), 및 전원 공급 인페이스(1703)을 포함한다. 아날로그 I/O 인터페이스(AIO)는 아날로그 양방향 측정 단자들(1701a, 1701b)(즉, TOP 단자 및 BOT 단자), 아날로그 양방향 측정 단자들(1701c, 1701d)(즉, RHT 단자 및 LET 단자), 아날로그 기준 커패시터 포트들(1704a, 1704b)(각각 PR1, PR2), MID 입력용 아날로그 양방향 측정 포트(1701f), 및 기준 전압 신호(1701e)(즉, 기준 전압(VREFH))를 포함한다.
아날로그 I/O 인터페이스(1701)은 두 가지 모드에서 동작한다. 제1 모드("1차 모드")에서, 포트(예를 들어, X 포트 또는 Y 포트)는 여기서 설명되는 기법에 의해 전압을 측정한다. X 포트는 스위치들(A0, A1, A2 및 A3)(도 18A)로 구성된다. Y 포트는 B0, B1, B2 및 B3(도 18A)로 구성된다. 제2 모드("슬립 모드")에서, X 포트 및 Y 포트는 그들 간의 전기적 연속성을 검출하도록 구성된다. X 포트 및 Y 포트 간의 연속성에 대한 결정은 터치 스크린과의 접촉을 나타내며, 이는 아날로그 I/O 인터페이스(1701)가 1차 모드로 진입하도록 한다.
디지털 인터페이스(1702)는 각각 X 및 Y 포트에서의 변환의 디지털 결과를 표시하기 위한 8-비트 출력 버스들(1702a)(DOUTX[7:0])(1702b) (DOUTY[7:0]), 완료 또는 "DONE" 신호(1702c), 연속성 감지 또는 "CONT" 신호(1702d), 변환 시작 또는 리셋 신호("START/RSTN")(1702e), 128 KHz 50% 듀티 사이클 기준 클럭 신호("CLK")(1702f), 및 모드 선택 신호(SEL)(1702g)를 포함한다. START/RSTN은 아날로그-디지털 변환 과정을 초기화하는 데 사용되는 시작 제어 핀이다. START/RSTN 핀이 HIGH가 되면, 처리과정이 시작되고 후속 변환은 START/RSTN 핀이 LOW가 된 후 다시 HIGH로 토글될 때 까지 초기화되지 않는다. START/RSTN이 LOW로 유지되면, 블록의 모든 필요한 회로들은 저전력 리셋 상태를 유지한다. SEL 신호(1702g)는 터치 스크린 인터페이스(1211)로부터 수신되고, ADC 변환 모드를 제어하는 데 사용된다. SEL(1702g)포트가 LOW일 때, MID 포트는 ADC 측정에 사용되지 않는다. 즉, 도 18C에 도시된 바와 같이, X-Y 위치의 측정을 위하여 4-단자 배열이 사용된다. SEL(1702g) 포트가 HIGH를 유지할 때, MID 포트는 X 및 Y 포트에서 입력 전압을 측정하기 위하여 사용된다. 즉, 도 18C에 도시된 바와 같이, X-Y 위치의 측정을 위하여 5-단자 배열이 사용된다.
단자(1702c)에서 DONE 신호는 X 및 Y 포트에서 디지털 변환이 완료된 때 표명되어, 결과가 출력 버스들(1702a, 1702b)(즉, DOUTX 및 DOUTY 버스들)로부터 읽어올 수 있다고 알려준다. CONT 신호는 X 및 Y 포트 간의 연속성의 검출을 나타낸다.
전원 공급 인터페이스(1703)는 아날로그 파워 및 접지 기준 신호들(1703a, 1703b)(즉, 각각 아날로그 파워 및 접지 기준 신호들(AVD, AVS)), 및 디지털 파워 및 접지 기준 신호들(1703c, 1703d)(즉, 각각 디지털 파워 및 접지 기준 신호들(VDD, VSS))를 포함한다.
도 18 및 도 18A는 본 발명의 일실시예에 따른 QSADC 모듈(1211a)를 보여주는 도면이다. 도 18은 아날로그(ANLG) 블록(1801), 디지털 제어기(CNTRL) 블록(1802), 기설정가능한 업/다운 카운터 블록(1803), 8-입력 NAND 게이트(1806), 및 8-비트 레지스터(1804, 1805)(즉, 레지스터들(REGX, REGY)를 포함하는 QSADC 모듈(1211a)의 상위 블록도이다.
표 2.6은 도 18에 도시된 신호들의 간략하게 요약한 것이다.
Port Name Type Description Source Destination
TOP Analog Max Analog Measurement Port AIO
BOT Analog Min Analog Measurement Port AIO
RHT Analog Max Analog Measurement Port AIO
LFT Analog Min Analog Measurement Port AIO
MID Analog Analog Measurement Port for the MID Input AIO
PR1 Analog External Reference Capacitor
First Port		 AIO
PR2 Analog External Reference Capacitor
First Port		 AIO
START/RSTN Input Start Conversion Port Active HIGH TSI
SEL Input Mode Select Conversation Port TSI
QSADC_CLK Input Clock CLKGEN
DOUTX[7:0] Output Digitized Bus For Measure Values A TSI
DOUTY[7:0] Output Digitized Bus For Measure Values B TSI
DONE Output Done Port Active HIGH TSI
CONT Output Continuity Detection Port Active HIGH TSI
VREFH Input High Analog Voltage Reference IVS
VREFL Input Low Analog Voltage Reference IVS
AVD Power Analog Power IVS
AVS Power Analog Ground IVS
VDD Power Digital Power IVS
VSS Power Digital Ground IVS
도 18A는 도 18에 도시된 ANLG(1801)의 구현예를 보여주는 도면이다. ANLG(1801)은 MOS 트랜스미션 게이트들(1853a 내지 1853p), 인버터(1854), AND 게이트(1856), 디지털 제어 블록(DCNTL)(1855), 및 레벨 시프터(1856) 뿐만 아니라 연산 증폭기(1851) 및 아날로그 비교기(1852)를 포함한다. 연산 증폭기(1851) 및 아날로그 비교기(1852)의 공통 모드 범위는 0-3.3 V이다.
DCNTL 블록(1855)는 MOS 트랜스미션 게이트들(1853a 내지 1853n)을 제어하는 데 필요한 제어 신호들을 발생시킨다. 편의상, MOS 트랜스미션 게이트들(1853a 내지 1853p)은 "스위치들"로 부르며, 각 스위치는 제어 입력 신호(즉, A0-A3, B0-B3, MEAS, SLP, EOC, SEL, CONV, 및 CONV2)로 지정된다.
초기에, QSADC 모듈(1211a)는 전기적 연속성이 검사되는 슬립 모드 상태이다. 4-단자 배열이 도 51O에 도시되어 있다. 스위치들(1853b, 1853c, 1853h, 1853i, 1853n, 1853l 및 1853f)(즉, 신호들(A0, A2, B1, B2, MEAS 및 SLP)은 닫혀있고 다른 모든 스위치들은 열려있다. 두 시트들 간에 전기적 연속성이 없을 때, 연산 증폭기(1851), 아날로그 비교기(1852) 및 DOUT 신호의 출력 전압은 모두 로우이다. 5-단자 구현이 도 51P에 도시되어 있다. 스위치들(1853p, 1853i, 1853n, 1853l 및 1853f)(즉, 신호들(B1, B2, SEL, MEAS 및 SLP)은 닫혀있고 다른 모든 스위치들은 열려있다. 두 시트들 간에 전기적 연속성이 없을 때, 연산 증폭기(1851), 아날로그 비교기(1852) 및 DOUT 신호의 출력 전압은 모두 로우이다.
Y 포트와 X 포트 간에 전기적 연속성이 형성되면, 스위치(1853n)(즉, 연산 증폭기(1851)의 비반전 입력 단자)는 고전압으로 상승되어, 아날로그 비교기(1852)의 출력 단자는 고전압이 된다. 아날로그 비교기(1852)의 출력 단자는 아날로그 블록(1801)(도 18)의 "DOUT" 단자이며, 디지털 제어 블록(1802)의 "DIN" 단자에 연결되어 있다. 아날로그 블록(1801)의 출력 단자에서 고전압에 응답하여, CONT 단자(즉, 도 17에서 단자(1702d)는 고전압으로 구동되어, QSADC 모듈(1211a)이 슬립 모드로부터 1차 모드로 진입한다.
(CONT 신호가 고전압일 때 진입한) 1차 모드에서, 단자(1702e)에서 액티브 START/RSTN 신호가 터치 스크린 인터페이스(1211)로부터 수신할 때, 디지털 제어 블록(1802)는 업/다운 변환기(1803)을 16진수 FF (즉, FFh)로 미리 설정하여 Y 포트에서 전압 측정 사이클을 시작함으로써, CONT 신호를 리셋하고 측정 및 변환 과정을 시작한다. 그런 다음, 단자(1702f)에서 CLK 신호의 각 라이징 에지 신호는, 카운트가 영에 도달할 때까지 (총 256 카운트) 업/다운 카운터(1803)를 감소시키고, NAND 게이트(1806)에 의해 디코딩되어 디지털 제어 블록(1802)로 수신된 ZERO 신호를 활성화 시킨다.
이하, 아날로그 회로(1801)의 동작은 도 51F 내지 도 51O를 참조하여 설명하기로 한다. 도시의 편의상, 어두운 선은 트랜스미션 게이트의 전도 경로를 나타낸다.
측정 초기 상태는 도 51F에 도시되어 있다. 측정 사이클 이전에 QSADC(1211a)의 초기 조건에서, CNTRL 회로(1802)는 EOC HIGH 및 MEAS LOW를 구동하여, 인버터(1854)로부터 CONV를 표명한다. 스위치(1853e)는 증폭기(1851)의 비반전 입력을 VREFL에 연결한다. 증폭기(1851)는, VREFL에 그의 비반전 입력이 영속적으로 연결되 증폭기(1852)의 비반전 입력에 연결된다. 증폭기(1853)의 출력은 증폭기(1851)의 반전 입력에 연결되어, 두 증폭기를 스패닝(spanning)하는 네거티브 피드백 루프를 완성한다. 증폭기(1851)는, 증폭기(1852)의 비반전 입력을 통해 구동시킴으로써 다른 입력 옵셋 뿐만 아니라 (비반전 입력의 현재 값인) VREFL로써 그의 반전 입력을 동일한 전위로 만든다. 증폭기(1851)의 출력은 (VREFL - 증폭기(1852)의 옵셋)이 될 것이다. 증폭기(1852)의 출력은 (VREFL - 증폭기(1851)의 옵셋)이 될 것이다. 따라서, 커패시터(1860)은 그것을 가로질로 전압이 가해진 두 증폭기들의 옵셋의 차를 가지게 됨으로써, 회로의 옵셋을 효과적으로 제거한다. 이것은 회로가 각 변환의 결론에서 되돌아 가게될 조건이다. 이러한 구성은 4-연결 배열 및 5-연결 배열(즉, 도 18A 및 도 18) 모두 동일하다는 것에 주의하여야 한다.
도 51G를 참조하면, (4-접점 구현에서) Y 좌표 시트(18.82)와의 접촉의 위치를 읽는 변환은 VREFH를 Y 좌표 시트의 TOP(18.83)에 연결시키고, VREFL은 Y 좌표 시트의 BOT(18.84)에 연결시킨다. SEL 신호는 LOW이다. X 좌표 시트와의 접점에서, 전압은 접점의 Y 좌표에 비례한다. 이 전압은 증폭기(1851)의 비반전 입력에 인가된다. 증폭기(1851)의 높은 입력 임피던스는 접점을 결정할 때 뛰어난 정확성을 제공하는 데 바람직하다. 증폭기(1851)는 매우 작은 바이어스 전류를 요구하여 X 좌표 시트(1881)가 감지할 수 있는 에러를 야기시키지 않는 전계 효과 트랜지스터들로 구성된다. 증폭기(1851)는 그의 반전 입력을 커패시터(1860)을 통해 비반전 입력의 전위로 구동시킨다. 이것으로 인해, 그의 출력은 초기에 비반전 입력에 존재하는 전압과 동일하게 만든다. 증폭기(1852)의 출력에서 DOUT 신호의 레벨은, 증폭기(1851)에 의해 구동된 비반전 입력이 VREFL에 연결된 반전 입력보다 높게 되기 때문에 하이 상태가 된다. DOUT 신호는 PAC 주기(도 16)가 끝날 때까지 하이 상태를 유지한다. 증폭기(1851)의 비반전 입력에 존재하는 전입은 PMA 주기가 완료될 때까지 저항(1857)을 가로질러 나타난다. 이것은 Y 좌표 시트(18.82)와의 접촉의 위치에 비례하는 전류가 커패시터(1860)로 흐르게 한다. 증폭기(1851)의 출력은 양으로 경사지게 되어 반전 입력이 비반전 입력과 동일한 전위를 유지하게 된다. PMA 시간의 끝에서, 커패시터(1860)는 Y 좌표 시트(18.82)와의 접점의 위치와 PMA의 시간 길이에 비례하는 전하를 가진다.
액티브 ZERO 신호가 디지털 제어기 블록(1802)으로 수신되면, QSADC 모듈(1211a)는 X 포트에서의 전압을 위해 변환 사이클(PCA)로 스위칭한다. 변환 사이클의 시작시, 업/다운 변환기(1803)는 카운트 증가 모드로 스위칭한다 (카운터 값은 이미 영임을 주의하여야 한다). 저전압으로 되돌아가기 위해 DOUT 핀(즉, 아날로그 비교기(1852)의 출력 단자)에 필요한 카운트 증가의 수는 Y 포트에서 측정된 전압에 대한 기준 전압(VREFH)의 비에 직접적으로 비례한다.
변환은 도 51H에 도시된 것과 같이 스위치 위치들을 설정함으로써 완료된다. 증폭기(1851)의 비반전 입력은 스위치(1853e)을 통해 VREFL에 연결된다. 증폭기(1851)는 그의 반전 입력을 커패시터(1860)를 통해 VREFL로 구동시킨다. 이것으로 인해, VREFL이 저항(1857)의 일측에 인가되며, VREFH는 스위치(1853k)를 통해 타측에 인가된다. 저항(1857)을 지나는 (VREFL-VREFH)에 비례하는 전류는 커패시터(1860) 외부로 흐르게 된다. 접점이 VREFH에 연결된 시트의 종단이라면, PCA 단계 동안 흐르는 전류는 PMA 단계 동안 흐르는 전류와 동일한 크기(부호는 반대)이다. 접점이 VREFL에 연결된 종단에 가까운 정도로 PMA 전류는 비례적으로 작아진다. 증폭기(1851)의 출력은 음으로 기울어져 그의 반전 입력이 그의 비반전 입력과 동일한 전위를 유지하게 된다. PCA 단계 증폭기(1851)의 출력은 언제 증폭기(1852)의 반전 입력에 존재하는 전위인 VREFL 이하로 크로스될 지, 즉 DOUT이 로우 상태로 떨어지는 시간을 결정한다. DOUT의 천이는 PCA의 종료를 표시한다. 이전 단계에서 시간의 길리로 나누어진 PCA 단계에서 시간의 길이는 접점에 비례한다. 시간이 동일하면 (즉, 비율이 1이면), 접점은 시트의 VREFH 끝이었다. 비가 0.5인 경우, 접점은 시트의 VREFH와 VREFL 끝의 중간이다. 비율이 영이면 (PCA 단계에서 시간이 영이면), 접점은 시트의 VREFL 끝에 있다. PCB 단계의 끝이 인지된 후, 디지털 제어기 블록(1802)는 X 포트에서 전압의 디지털값을 나타내는 업/다운 카운터(1803)의 카운트를 레지스터(1805)(REGY)로 전달한다. 상기 회로는 다시 측정 초기 상태(Measurement Initial State)로 진입하여 다음 측정을 준비한다.
유사하게, 도 51I를 참조하면, (4-접점 구현에서) X 좌표 시트(18.81)와의 접촉의 위치를 읽는 변환은 VREFH를 X 좌표 시트의 RHT(18.86)에 연결시키고, VREFL은 X 좌표 시트의 LFT(18.85)에 연결시킨다. SEL 신호는 LOW이다. Y 좌표 시트와의 접점에서, 전압은 접점의 X 좌표에 비례한다. 이 전압은 증폭기(1851)의 비반전 입력에 인가된다. 증폭기들(1851, 1852)의 동작은 Y 방향에 대하여 PMA 단계에서 설명한 것과 동일하다. PMA 시간의 끝에서, 커패시터(1860)는 X 좌표 시트와의 접점의 위치와 PMB의 시간 길이에 비례하는 전하를 가진다.
유사하게, 변환은 도 51J에 도시된 것과 같이 스위치 위치들을 설정함으로써 완료된다. 증폭기(1851)의 비반전 입력은 스위치(1853e)을 통해 VREFL에 연결된다. 증폭기들(1851, 1852)의 동작은 Y 방향에 대하여 PCA 단계에서 설명한 것과 동일하다. PCB 단계의 끝이 인지된 후, 디지털 제어기 블록(1802)는 Y 포트에서 전압의 디지털값을 나타내는 업/다운 카운터(1803)의 카운트를 레지스터(1804)(REGX)로 전달한다. 상기 회로는 다시 측정 초기 상태(Measurement Initial State)로 진입하여 다음 측정을 준비한다.
유사하게, 도 51K를 참조하면, (5-접점 구현에서) X-Y 좌표 시트(18.81)와의 접촉의 수직 위치를 읽는 변환은 VREFH를 X-Y 좌표 시트(18.93)의 TOP(18.97)에 연결시키고, VREFL은 X-Y 좌표 시트(18.93)의 BOT(18.98)에 연결시킨다. SEL 신호는 HIGH이다. 접촉 시트(18.92)와의 접점에서, 전압은 접점의 Y 좌표에 비례한다. 이 전압은 스위치들(SEL)(1853p) 및 MEAS(1853n)을 통해 증폭기(1851)의 비반전 입력에 인가된다. 접촉 MID는 접촉 시트(18.92)의 연결(18.96)에 연결된다. 증폭기들(1851, 1852)의 동작은 Y 방향에 대하여 PMA 단계에서 설명한 것과 동일하다. PMA 시간의 끝에서, 커패시터(1860)는 Y 좌표 시트(18.93)와의 접점의 위치와 PMB의 시간 길이에 비례하는 전하를 가진다.
유사하게, 변환은 도 51L에 도시된 것과 같이 스위치 위치들을 설정함으로써 완료된다. SEL은 LOW임을 주의하여야 한다. 증폭기(1851)의 비반전 입력은 스위치(1853e)을 통해 VREFL에 연결된다. 증폭기들(1851, 1852)의 동작은 Y 방향에 대하여 PCA 단계에서 설명한 것과 동일하다. PCA 단계의 끝이 인지된 후, 디지털 제어기 블록(1802)는 MID 포트에서 전압의 디지털값을 나타내는 업/다운 카운터(1803)의 카운트를 레지스터(1805)(REGY)로 전달한다. 상기 회로는 다시 측정 초기 상태(Measurement Initial State)로 진입하여 다음 측정을 준비한다.
유사하게, 도 51M를 참조하면, (5-접점 구현에서) X-Y 좌표 시트(18.81)와의 접촉의 수평 위치를 읽는 변환은 VREFH를 X-Y 좌표 시트의 LHT(18.94)에 연결시키고, VREFL은 X-Y 좌표 시트의 RHT(18.95)에 연결시킨다. SEL 신호는 HIGH이다. 접촉 시트(18.92)와의 접점에서, 전압은 접점의 X 좌표에 비례한다. 이 전압은 스위치들(SEL)(1853p) 및 MEAS(1853n)을 통해 증폭기(1851)의 비반전 입력에 인가된다. 접촉 MID는 접촉 시트(18.92)의 연결(18.96)에 연결된다. 증폭기들(1851, 1852)의 동작은 Y 방향에 대하여 PMA 단계에서 설명한 것과 동일하다. PMA 시간의 끝에서, 커패시터(1860)는 X 좌표 시트와의 접점의 위치와 PMB의 시간 길이에 비례하는 전하를 가진다.
유사하게, 변환은 도 51N에 도시된 것과 같이 스위치 위치들을 설정함으로써 완료된다. SEL은 LOW이다. 증폭기(1851)의 비반전 입력은 스위치(1853e)을 통해 VREFL에 연결된다. 증폭기들(1851, 1852)의 동작은 Y 방향에 대하여 PCA 단계에서 설명한 것과 동일하다. PCB 단계의 끝이 인지된 후, 디지털 제어기 블록(1802)는 MID 포트에서 전압의 디지털값을 나타내는 업/다운 카운터(1802)의 카운트를 레지스터(1804)(REGX)로 전달한다. 상기 회로는 다시 측정 초기 상태(Measurement Initial State)로 진입하여 다음 측정을 준비한다.
도 51은 다른 일실시예에 따른 QSADC 모듈(1211b)의 인터럽트 신호들을 보여주는 블록도이다. 도 51에 도시된 구현은 도 17에 도시된 구현과 유사하므로 유사한 특징에 대한 설명은 생략하기로 한다. 표 1은 도 51의 신호들을 간단히 요약한 것이다.
도 51에 도시된 구현은 디지털 인터페이스(1702)(도 7)와 다른 디지털 인터페이스(1902.4)를 포함한다. 구체적으로, 도 17을 참조하여 설명한 출력 버스(1702a, 1702b) 대신, 디지털 인터페이스(1902.4)는 하나의 8-비트 출력 버스(1902a.4)(DOUT[7:0]으로 표시)와 선택 신호(1902b.4)(SEL로 표시)를 포함한다. 출력 버스(1902a.4)는 기준 전압(VREF)에 대하여 포트 A 또는 포트 B에서 전압의 아날로그-디지털 변환(ADC)의 결과를 제공한다.
선택 신호(1902b.4)는 DONE 신호가 표명된 후 결과를 포트 A로부터 제공할 지 포트 B로 제공할 지 선택하는 출력 선택 신호이다. 예를 들어, SEL(1902b.4)가 로직 로우 신호이면, 포트 A에서 전압의 ADC 결과가 출력 버스(1902a.4)에 제공된다. 반면에, SEL(1902b.4)가 로직 하이 신호이면, 포트 B에서 전압의 ADC 결과가 출력 버스(1902a.4)에 제공된다.
[표 1]
신호/핀 설명
Pin Name Type Description
AMAX Bidirectional Maximum Analog Measurement Pin for the A Port
AMIN Bidirectional Minimum Analog Measurement Pin for the A Port
BMAX Bidirectional Minimum Analog Measurement Pin for the B Port
BMIN Bidirectional Minimum Analog Measurement Pin for the B Port
START Input Start Conversion Pin Active HIGH
CLK Input Clock
RSTN Input Reset Active LOW
PDN Input Power Down Control Active LOW
DOUT[7:0] Output Digitized Bus for Measured Value
DONE Output Done Pin Active HIGH
CONT Output Continuity Detection Pin Active HIGH
VREF Input Analog Voltage Reference
AVD Power Analog Power
AVS Power Analog Ground
VDD Power Digital Power
VSS Power Digital Ground
도 51A 및 도 51B는 본 발명에 따른 QSADC 모듈(1211b)의 다른 구현을 보여주는 도면이다. 도 51A 및 도 51B는 도 18 및 도 18A과 유사하며 유사한 방식으로 동작한다. 따라서 상기 실시예들의 근본적인 차이점들에 대해서만 설명하기로 한다.
도 51A는 아날로그 블록(2001.4), 디지털 제어기 블록(2002.4), 기설정가능한 업/다운 카운터 블록(2003.4), 레지스터들(2004.4, 2005.4), NAND 게이트(2006.4) 및 멀티플렉서(2007.4)를 포함하는 QSADC 모듈 블록(1211b)의 상위 블록도이다. 도 18과 달리, 도 51A는 (SEL로 표시된) 선택 신호(1902b.4)를 더 포함하고 있다. 선택 신호(1902b.4)는 출력 버스(1902a.4)(DOUT[7:0]) 상에 제공된 멀티플렉서(2007.4)를 이용하여 레지스터(2004.4 또는 2005.4)에 저장된 데이터를 선택한다. 예를 들어, 포트 A 및 포트 B에서 전압의 디지털 변환 결과는 각각 레지스터(2004.4, 2005.4)에 저장된다. SEL(1902b.4)가 로직 로우 레벨인 경우, (레지스터(2004.4)에 저장된) 포트 A의 변환 결과는 멀티플렉서(2007.4)를 통해 출력 버퍼(1902a.4) 상에 제공된다. SEL(1902b.4)가 로직 하이 레벨인 경우, (레지스터(2005.4)에 저장된) 포트 B의 변환 결과는 멀티플렉서(2007.4)를 통해 출력 버퍼(1902a.4)(DOUT[7:0]) 상에 제공된다.
도 51B는 도 51A의 아날로그 블록(2001.4)의 구현을 보여주는 도면이다. 도 51B에 도시된 구현의 동작은 도 18A에 도시된 구현의 동작과 유사하므로, 일반적인 차이점을 언급하는 것 이외에는 반복설명을 생략하기로 한다.
도 51B에 도시한 바와 같이, 아날로그 블록(2001.4)는 디지털 제어 블록(DCNTL)(2020.4) 및 레벨 시프트 회로(2022.4)를 포함한다.
초기에, QSADC 모듈(1211b)는 슬립 모드 상태이나, 로직 하이 상태에서 슬립 제어 신호(SLP)로, 로직 로우 상태에서 파워 다운 신호(PDON)로, 전원을 유지하도록 파워-다운된 연산 증폭기(1851) 및 아날로그 비교기(1852)를 이용하여 포트 A(AMAX, AMIN) 및 포트 B(BMAX, BMIN) 간의 전기적 연속성을 검사한다. 이 동작 모드에서, 스위치들(1853c, 1853b, 1853h, 1853i, 1853l, 1853n 및 1853f)(즉, 신호들(A0, A2, B1, B2, MEAS 및 SLP)은 닫혀있고 다른 모든 스위치들은 열려있다.
포트 Y와 포트 X 간에 전기적 연속성이 없을 때, CONT(continuity out) 신호는 로직 로우 레벨 상태가 된다. 전기적 연속성이 형성되면, 레벨 시프트 회로(2002.4)로의 입력은 고전압으로(즉, 기준 전압의 전압 레벨로) 상승디고, CONT 신호는 로직 하이 레벨로 천이한다. CONT 신호의 로직 하이가 디지털 제어기 블록(2002.4)의 플립플롭(도시되지 않음)에 의해 검출되어(그리고 디-바운싱되어(de-bounce), 디지털 제어기 블록(2002.4)이 CONT 단자에서 로직 하이 신호를 표명한다. 그런 다음, QSADC 모듈(1211b)는 슬립 모드를 빠져나오고 연산 증폭기(1851)와 아날로그 비교기(1852)를 파워-업시켜 (상술한 바와 같이) 1차 동작 모드를 시작한다. 1차 동작 모드 동안, 디지털 제어기 블록(2004.4)에서 연속성 검사와 관련된 회로가 디스에이블된다.
도 51C는 인터페이스 신호의 다른 구현예를 보여주는 블록도이다. 이 블록도는 QSADC(1211a)를 감싸는 (터치 스크린 인터페이스 또는 TSI로도 불리는) 디지털 로직 랩퍼 혼합 신호 마크로(digital logic wrapper mixed-signal macro)를 보여준다. 이 랩퍼는, QSADC(1211a)로부터 터치 스크린 좌표 데이터를 읽기 위하여 중앙 처리 모듈(SYS)의 8051 마이크로컨트롤러로 인터페이스를 제공한다.
이하에서 더 자세하게 설명하는 것과 같이, 상기 랩퍼는 소프트웨어 드라이버가 특정 위치에서 필요한 정보를 제공함으로써 더 효율적으로 작동할 수 있도록 하는 데이터, 제어, 및 상태 레지스터들을 포함한다. 상기 랩퍼의 내부 상태 기계(state machine)는 QSADC(1211a) 및 그 상호 작용을 터치 스크린 인터페이스(1211)으로 관리한다.
터치 스크린 인터페이스(1211)는 세 개의 인터페이스(AIO)(1701), 전원 공급 인터페이스(PSI)(1703) 및 DI(1702)를 이용한다. AIO(1701) 및 전원 공급 인터페이스(1703)은 상술한 바와 같으며, DI(1702)는 또한 QSADC(1211a)의 동작을 제어하고 샘플링된 데이터에 접근하기 위한 중앙 처리 모듈(SYS)(1205)가 요구하는 신호들을 포함한다. 이러한 신호들은 SYS_CLK 신호(5002.4), TS_SFR_REG_EN 신호(5010.4), SFR_ADDR[7:0] 신호(5012.4), SFR_DATA_OUT[7:0] 신호(5014.4), SFR_WR_N 신호(5016.4), SFR_RD_N 신호(5018.4), TS_SFR_DATA_IN[7:0] 신호(5042.4), TS_MEM_REG_EN 신호(5020.4), MEM_ADDR[2:0] 신호(5022.4), MEM_DATA_OUT[7:0](5024.4), MEM_WR_N 신호(5026.4), MEM_RD_N 신호(5028.4), TS_MEM_DATA_IN[7:0] 신호(5040.4), TS_INT 신호(5044.4), 및 QSADC_CLK 신호(5004.4)를 포함한다.
RSTN 신호(5004.4)는 TSI의 내부 로직을 초기화하는 데 사용되는 칩-레벨 리셋 신호이다. SYS_CLK 신호(5002.4)는 TSI의 내부 로직을 중앙 처리 모듈(1205)에 동기를 맞추는 데 사용되는 클럭이다. QSADC_CLK 신호(5004.4)는 터치 스크린 인터페이스(1211) 상태 기계 및 QSADC(1211a)를 제어하는 데 사용되는 클럭이다. TS_SFR_REG_EN 신호(5010.4)는 중앙 처리 모듈(SYS)(1205)의 구성요소인 SFR 버스상의 터치 스크린 인터페이스(1211) 레지스터를 접근하려고 한다는 것을 알린다. SFR 신호는 다른 부분에서 설명된 것과 같이 비메모리 맵 레지스터(non-memory mapped register)의 접근을 가능케한다.
SFR_ADDR[7:0] 신호(5012.4)는 SFR 레지스터들 중 하나에 접근하는 데 사용되는 8051로부터 수신되는 어드레스이다. SFR_DATA_OUT[7:0] 신호(5014.4)는 레지스터에 쓰여질 데이터(즉, 제어 워드)를 포함한다. SFR_WR_N 신호(5016.4)는 SFR_ADDR[7:0] 신호(5012.4)에 의해 어드레싱된 레지스터들 중 하나에 TS_SFR_DATA_IN[7:0] 신호(5042.4)를 기록하는 데 TS_SFR_REG_EN 신호(5010.4)와 함께 사용된다. SFR_RD_N 신호(5018.4)는 SFR_ADDR[7:0] 신호(5012.4)에 의해 어드레싱된 레지스터들 중 하나로부터 SFR_DATA_OUT[7:0] 신호(5042.4)를 독출하는 데 TS_SFR_REG_EN 신호(5010.4)와 함께 사용된다. TS_SFR_DATA_IN[7:0] 신호(5042.4)는 레지스터들로부터 독출될 데이터(즉, 데이터/상태 워드들)을 포함한다.
TS_MEM_REG_EN 신호(5020.4)는 중앙 처리 모듈(SYS)(1205)의 구성요소인 ㅡMMIO(Memory Mapped I/O) 버스상의 TSI 레지스터를 접근하려고 한다는 것을 알린다. MEM_ADDR[2:0] 신호(5022.4]는 MMIO 레지스터들 중 하나에 접근하는 데 사용되는 8051로부터의 어드레스이다. 이 어드레스 버스는 8051(특히 비트[2:0]) 상에 16-비트 MEM_ADDR[2:0] 신호(5022.4)의 부분 디코딩이다. 모든 MMIO 레지스터 트랜잭션은 TS_MEM_REG_EN 신호(5020.4)로 통제된다. 부분 디코딩을 이용하면 라우팅 정체를 감소시킬 수 있으며 전체 디코딩에 대한 필요성을 제거할 수 있다.
MEM_DATA_OUT[7:0] 신호(5024.4)는 레지스터에 쓰여질 데이터(즉, 제어 워드)를 포함한다. MEM_WR_N 신호(5026.4)는 MEM_ADDR[2:0] 신호(5022.4)에 의해 어드레싱된 레지스터들 중 하나에 TS_MEM_DATA_IN[7:0] 신호(5040.4)를 기록하는 데 TS_MEM_REG_EN 신호(5020.4)와 함께 사용된다. MEM_RD_N 신호(5028.4)는 MEM_ADDR[2:0] 신호(5022.4)에 의해 어드레싱된 레지스터들 중 하나로부터 MEM_DATA_OUT[7:0] 신호(5024.4)를 독출하는 데 TS_MEM_REG_EN 신호(5010.4)와 함께 사용된다. TS_MEM_DATA_IN[7:0] 신호(5040.4)는 레지스터들로부터 독출될 데이터(즉, 데이터/상태 워드들)을 포함한다.
TS_INT 신호(5044.4)는 (X, Y) 좌표쌍이 QSADC(1211a)에 의해 디지털 값으로 변환되고 사용될 준비가 되어 있다고 알리는 중앙 처리 모듈(SYS)(1205) 내에 포함된 8051로 전송되는 인터럽트 라인이다. 8051은 이 라인을 에지-감지 인터럽트로써 다루고, 라인은 8051이 그것을 클리어할 때까지 하이 상태를 유지한다.
Signal Type Description Source Destination
RSTN Input Global chip reset
QSADC_CLK Input QSADC 1211a macro clock CLKGEN
SYS_CLK Input SYS 1205 module clock CLKGEN
AIO Input Interface AIO
PSI Input Interface AIO
TS_SFR_REG_EN Input Enables touch screen SFR
register		 SYS 1205
SFR_ADDR[7:0] Input SFR address from 8051 SYS 1205
SFR_DATA_OUT[7:0] Input SFR data from 8051 SYS 1205
SFR_WR_N Input SFR data write enable SYS 1205
SFR_RD_N Input SFR data read enable SYS 1205
TS_SFR_DATA_IN[7:0] Output SFR data to 8051 SYS 1205
TS_MEM_REG_EN Input Enable touch screen MEM
register		 SYS 1205
MEM_ADDR[2:0] Input MMIO address from 8051 SYS 1205
MEM_DATA_OUT[7:0] Input MMIO data from 8051 SYS 1205
MEM_WR_N Input MMIO data write enable SYS 1205
MEM_RD_N Input MMIO data read enable SYS 1205
TS_MEM_DATA_IN[7:0] Output MMIO data to 8051 SYS 1205
TS_INT Output Interrupt to 8051
indicating an (X, Y)
coordinate pair is ready
for reading		 SYS 1205
도 51D는 TSI를 위한 진단을 수행하기 위한 흐름도를 보여주며, 도 51E는 TSI에 해당하는 기능 블록도이다. 도 51E에는, QSADC(1211a) 이외에, TSI_CTRL[7:0] 레지스터(5062.4), SMP_DELAY[7:0] 레지스터(5060.4), INT_STAT[7:0] 레지스터(5064.4), X_DATA[7:0] 레지스터(5066.4), 및 Y_DATA[7:0] 레지스터(5068.4) 등 다양한 레지스터들이 도시되어 있다.
구체적으로, TSI_CTRL[7:0](5062.4)는 터치 스크린 인터페이스(1211) 및 QSADC(1211a)의 동작을 제어한다. TSI_CTRL[7:0](5062.4)의 비트 0는 TSI를 인에이블 또는 디스에이블시킨다. 이 레지스터 비트가 '0'이면, 내부 상태 기계(FSM)(5070.4)는 IDLE 상태가 되며 QSADC(1211a)는 저전력 모드가 된다. 이 레지스터 비트가 '1'이면, 상태 기계는 터치 스크린 상에서 활동을 감지하지마자 샘플들의 수집을 시작한다. TSI_CTRL[7:0](5062.4)의 비트 1은 파워 마에스터(power meister)(예를 들어, 4핀 또는 5핀)에 부착된 터치 스크린의 타입을 가르킨다.
SMP_DELAY[7:0] 레지스터(5060.4)는 샘플들 간의 시간을 제어한다. 예를 들어, QSADC(1211a)는 262.144 KHz 클럭의 경우 매 3.9 ms로 (X, Y) 좌표 샘플쌍을 수집할 수 있다. 그러나, 이러한 속도는 어떤 운영 시스템은 처리하기에 너무 빠를 수 있다. 따라서, SMP_DELAY[7:0] 레지스터(5060.4)는 TSI가 0 ms에서 6.4 ms까지 연속적인 샘플들 간의 대기 시간을 변경할 수 있도록 한다. 이 경우, 최대 샘플 수집 속도는 각각 3.9 ms 내지 10.3 ms이다.
INT_STAT[7:0] 레지스터(5064.4)는 인터럽트 상태 레지스터이다. 인터럽트가 감지되면, TSI_INT 신호(5044.4)는 8051이 특정 인터럽트를 클리어할 때까지 하이 상태를 유지한다.
DIAG_CTRL[7:0] 레지스터(도시되지 않음)는 진단 로직을 제어하며 MMIO 버스 를 통해 QSADC(1211a) 블록으로 직접 라우팅된다. 이 모드에서, 내부 상태 기계(5070.4)는 바이패스되며 QSADC(1211a)는 직접적으로 소프트웨어의 제어하에 있는다. 8051은 DIAG_CTRL[1] 비트를 '1'로 설정하여 상기 로직을 리셋하고, TSI는 이 비트를 클리어한다. 8051이 DIAG_CTRL[2] 비트를 '1'로 설정하면, QSADC(1211a)는 1 샘플쌍을 검색한다. 8051은 DIAG_CTRL[5] 비트를 폴링(Polling)하여 언제 샘플을 독출할 수 있는지를 결정한다.
X_DATA[7:0] 레지스터(5066.4)는 터치 스크린으로부터의 X 좌표 데이터를 저장한다. QSADC(1211a)는 X 좌표 데이터를 이 레지스터에 래치시키고 DONE 신호(1702c)를 표명한 후, DONE 신호(1702c)는 중앙 처리 모듈(SYS)(1205)로 인터럽트 라인으로써 보내어 소프트웨어 드라이버가 데이터를 독출할 수 있도록 한다.
Y_DATA[7:0] 레지스터(5068.4)는 터치 스크린으로부터의 Y 좌표 데이터를 저장한다. QSADC(1211a)는 Y 좌표 데이터를 이 레지스터에 래치시키고 DONE 신호(1702c)를 표명한 후, DONE 신호(1702c)는 중앙 처리 모듈(SYS)(1205)로 인터럽트 라인으로써 보내어 소프트웨어 드라이버가 데이터를 독출할 수 있도록 한다. 표 1.6.6b는 상기 다양한 레지스터의 정보를 요약한 것이다.
Register Name Address Type Addressing Description
TSI_CTRL[7:0] R/W MMIO Controls the operation of the TSI
[7:6] - undefined
[1] - touch screen mode select
0 = 4-pin
1 = 5-pin
[0] - TSI enable (0 - disable, 1 - enable)
SMP_DELAY[7:0] R/W MMIO Sample delay
[7:6] - undefined
[5:0] - sample delay in increments of 100 us (0x00 = no delay, 0x3F = 6.4 ms)
INT_STAT[7:0] R/W SFR Interrupt Status Register
[7:6] - undefined
[5] - conversion underrun error
[4] - conversion overrun error
[3] - undefined
[2] - data ready
[1] - pen down
[0] - pen up
DIAG_CTRL[7:0] R/W MMIO Diagnostic Control and Status
[7:6] - undefined
[5] - data ready
[4] - QSADC ready
[3] - undefined
[2] - start single conversion
[1] - reset TSI (set by 8051, cleared by TSI)
[0] - diagnostic mode enable
X_DATA[7:0] R SFR 8-bit X coordinate data from the touch screen
Y_DATA[7:0] R SFR 8-bit Y coordinate data from the touch screen
일반적인 동작 측면에서, 8051은 TSI_CTRL[7:0] 레지스터(5062.4)의 비트 0(즉, TSI_CTRL[0])를 '1'로 설정하여, 칩(즉, 스위칭 전원 공급 장치 제어기(1200))이 파워-업되고 글로벌 칩 리셋이 표명된 후 TSI를 인에이블시킨다. 터치 스크린 인터페이스(1211)이 인에이블되면, 내부 상태 기계(5070.4)는 QSADC(1211a)가 연속성을 검출하는 동안(즉, 펜-다운(pen-down) 조건이 존재하는 동안) (X, Y) 샘플쌍을 검색한다. QSADC(1211a)가 샘플쌍을 수집한 후, SMP_DELAY[7:0] 레지스터(5060.4)가 지시하는 것처럼, 다음 샘플쌍을 수집하기 전에, 특정 시간동안 대기한다. 이 사이클은 연속성이 QSADC(1121a)에 의해 검출되는 한 계속된다.
내부 상태 기계(FSM)(5070.4)는 QSADC(1211a)의 START/RSTN 신호(1702e)를 토글하고 X/Y 데이터 레지스터들(5066.4, 5068.4)에 로드할 DONE 신호(1702c)를 샘플링하여 터치 스크린 데이터의 변환을 스케쥴링한다. 샘플링은 QSADC(1211a)의 CONT 신호(1702d)가 표명되는 동안 주기적으로 수행한다.
샘플이 수집되거나 펜-다운/펜-업 조건이 검출될 때마다 (CONT 신호(1702d)의 토글링에 의해 보여지는 것 처럼), 인터럽트가 8051로 전달된다. 이러한 인터럽트 라인은 8051이 INT_STAT[7:0] 레지스터(5064.4)에서 해당 비트를 클리어할 때까지 하이 상태를 유지한다. 인터럽트는 또한 버퍼 오버런/언더런(overrun/underrun) 조건이 발생하면 전달된다. TSI는 X/Y 좌표 샘플들을 이중버퍼링하고 이러한 버퍼들 상의 활동이 추적되어 적절한 인터럽트를 발생시킨다.
도 51D 및 도 51E를 참조하면, TSI가 DIAG_CTRL[7:0] 레지스터(5062.4)의 DIAG_CTRL[4]를 '1'로 설정함으로써 진단 모드가 되면, FSM(5070.4)은 바이패스되고 QSADC(1211a)의 START/RSTN 신호(1702e)가 DIAG_CTRL[7:0] 레지스터(5062.4)의 비트 5를 설정함으로써 직접적으로 제어된다. 이러한 동작 모드는 TSI 및 QSADC(1211a)의 동작을 검증하는 디버그 메커니즘으로 사용하고자 하는 것이다. INT_STAT[7:0] 레지스터(5064.4)의 비트 1(즉, INT_STAT[1])가 DONE 신호(1702c)로써 역할을 할 경우, 8051로의 인터럽트들은 디스에이블되고 폴링(polling) 메커니즘이 사용된다.
도 51D에 도시된 테스트 루틴은 다음과 같다. 8051은 QSADC(1211a)가 준비되었는지 확인하기 위하여 DIAG_CTRL[4]를 독출한다 (5050.4 단계). QSADC(1211a)가 준비되지 않은 경우, 8051은 먼저 DIAG_CTRL[1]을 표명하여 터치 스크린 인터페이스(1211)와 QSADC(1211a)를 리셋시킨다. 8051은 DIAG_CTRL[2]을 '1'로 설정하고 TRUE 때까지 DIAG_CTRL[5]를 폴링(polling)한다. TRUE일 경우, 8051은 X_DATA[7:0] 레지스터(5066.4)와 Y_DATA[7:0] 레지스터(5068.4)에서 값들을 독출한다(5054.4 단계). WAIT 주기 이후(5056.4 단계), IDLE(5058.4 단계)로 되돌아가서 필요에 따라 그 이후 단계를 반복한다.
종래기술과 비교하면 몇 가지 장점을 알 수 있다. 본 발명은 노이즈에 대한 민감성을 제거할 수 있다. PDA 응용에서 가장 어려운 노이즈 근원은 CCFL 또는 다른 형태의 백라이트를 구동시키는 고전압, 고주파수 a.c. 신호이다. 변환 주기(예를 들어, 도 16에서 1601+1062) 동안 짝수번째 백라이트 펄스들이 존재하도록 클럭 주파수를 배열함으로써, 반 주기동안 하나의 백라이트로부터의 노이즈는 다음 반 주기에서 제거된다. 모든 클럭은 스위칭 전원 공급 장치 제어기(1200)에 의해 제어되기 때문에, 이것이 배열될 수 있다. 또한, 상기 시스템은 구성요소의 노후 또는 열의 영향으로 인해 열화되지 않으며, 제조 단계나 그 이후에 교정을 요하지도 않는다. 또한, 본 발명은 측정 및 변환 단계 동안 동일한 저항과 커패시터가 사용되기 때문에 정밀한 구성요소(일반적으로 저항 및 커패시터)를 요하지 않는다. 따라서, 도 16의 1601 시간 또는 1602 시간 동안 구성요소 값에서 "에러"는 1605 시간 및 1606 시간동안 반대가 된다.
쿼드-슬로프 아날로그-디지털 변환기(QSADC) 모듈(1211)은 아날로그 및 디지털 파워 및 접지 기준 전압들을 포함하는 아날로그 및 디지털 입력 및 출력 신호들을 가지는 주문형 저전력 혼합신호 회로를 포함한다. QSADC 모듈(1211a)는, 전압 기준(VREFH)에 대한 두 개의 개별적인 외부 포트들에서 전압을, 8 비트 분해능으로, 측정하고 디지털화한다. QSADC 모듈(1211)에서 최대 변환 속도는 대략 300 sps(samples per second)이다. 도 16은 QSADC 모듈(1211)에서 수행되는 쿼드-슬로프(즉, 듀얼 변환) 아날로그-디지털 변환(ADC) 동작을 보여주는 타이밍도이다.
도 16에 도시된 바와 같이, 시간 간격(1601, 1602)(즉, "측정 주기"(PMA, PMB)은 기준 타이머 또는 카운터의 265 카운트에 해당하는 등가 고정 시간이다. 주기(1601, 1602) 동안, 신호 추적 세그먼트(1603, 1604)가 전압 VA 및 VB에 도달할 경우 양의 기울기는 주기(1601, 1602)에 걸쳐 QSADC 모듈(1211)의 아날로그 A 및 B포트에서 측정되는 신호들을 나타낸다. 시간 간격(1605, 1606)("변환 주기"(PCA, PCB)) 동안, 신호 추적 세그먼트들(1607, 1608)은 동일한 음의 기울기를 가지며, VA 및 VB전압으로 영으로의 전압 감소를 추적한다. 이러한 변환 주기 동안, 수치 카운트는 측정된 전압들(VA, VB) 의 직접 아날로그-디지털 변환을 나타낸다. 변환 주기의 완료시, EOC(end-of-conversion) 펄스들은 (예를 들어, t1, t2 시간에) 발생되어 각 아날로그-디지털 변환의 끝에 신호를 보내고, 후속 변환을 준비하는 QSADC 모듈(1211)에서 아날로그 회로의 오프셋을 리셋하고 조절하게 한다.
도 17은 일실시예에 따른 QSADC 모듈(1211)의 인터페이스 신호들을 보여주는 도면이다. 도 17에 도시된 바와 같이, QSADC 모듈(1211)는 아날로그 측정 인터페이스(AMI)(1701), 디지털 인터페이스(DI)(1702), 및 전원 공급 인페이스(1703)을 포함한다. 아날로그 측정 인터페이스(AMI)는 포트 A의 아날로그 양방향 측정 단자들(1701a, 1701b)(즉, AMAX 및 AMIN 단자), 아날로그 양방향 측정 단자들(1701c, 1701d)(즉, BMAX 단자 및 BMIN 단자), 및 기준 전압 신호(1701e)(즉, 기준 전압(VREFH))를 포함한다.
아날로그 측정 인터페이스(1701)은 두 가지 모드에서 동작한다. 제1 모드("1차 모드")에서, 단자(1701a)(AMAX)는 단자(1701e)에서의 기준 전압(VREF)에 대한 두 개의 독립적인 외부 전압을 측정한다. 1차 모드는 두 단계를 포함한다. 제1 단계에서, 단자(1701a, 1701b)(즉, AMAX, AMIN 단자)는 단락되어 A 포트가 플로팅되고 (A 포트에서) 제1 디지털 전압 변환을 완료할 수 있도록 한다. 제2 단계에서, 단자(1701a)(즉, AMAX 단자)는 기준 전압(VREF)를 운반하는 단자(1701e)에 연결되어 (포트 B에서) 제2 디지털 전압 변환을 제공한다. 제2 모드("저전력")에서, 단락(1701a, 1701b)(즉, AMAX, AMIN 단자)는 다시 단락되어 포트 A가 플로팅된다. 저전력모드 동안, 포트 A 및 포트 B는 이들 포트 간에 전기적 연속성을 검사하도록 동작한다.
1차 모드에서, 단자(1701b)는 기준 전압(VREF)에 대하여 두 개의 독립적인 외부 전압을 측정한다. 1차 모드에서, 단자(1701b)에 대한 제1 단계는 상술한 바와 같이 단자(1701a)에서 대응하는 제1 단계와 공유한다. 1차 모드의 제2 단계에서, 단자(1701b)는 단자(1703d)의 아날로그 기준 접지 (AVS)에 연결되어 (포트 B에서) 제2 디지털 전압 변환을 제공하게 된다. 단자(1701b)의 저전력 동작은 저전력하에서 단자(1701a)의 동작과 동일하다.
유사하게, 1차 모드에서, 단자(1701c)(BMAX)는 단자(1701e)에서 기준 전압(VREF)에 대한 두 개의 독립적인 외부 전압을 측정한다. 제1 단계에서, 단자(1701c, 1701d)(즉, BMAX, BMIN 단자)는 단락되어 B 포트가 플로팅되고 (B 포트에서) 제2 디지털 전압 변환을 완료할 수 있도록 한다. 제2 단계에서, 단자(1701c)(즉, BMAX 단자)는 기준 전압(VREF)를 운반하는 단자(1701e)에 연결되어 (포트 A에서) 제2 디지털 전압 변환을 제공한다. 제2 모드("저전력")에서, 단락(1701c, 1701d)(즉, BMAX, BMIN 단자)는 다시 단락되어 포트 B가 플로팅된다. 저전력모드 동안, 포트 A 및 포트 B는 이들 포트 간에 전기적 연속성을 검사하도록 동작한다.
1차 모드에서, 단자(1701d)는 기준 전압(VREF)에 대하여 두 개의 독립적인 외부 전압을 측정한다. 1차 모드에서, 단자(1701d)에 대한 제1 단계는 상술한 바와 같이 단자(1701d)에서 대응하는 제1 단계와 공유한다. 1차 모드의 제2 단계에서, 단자(1703d)는 단자(1703d)의 아날로그 기준 접지 (AVS)에 연결되어 (포트 A에서) 제1 디지털 전압 변환을 제공하게 된다. 단자(1701d)의 저전력 동작은 전원하에서 단자(1701c)의 동작과 동일하다.
디지털 인터페이스(1702)는 각각 포트 A와 포트 B에서의 디지털 변환 결과를 출력하기 위한 8-비트 출력 버스들(1702a)(AOUT[7:0]) 및 (1702b)(BOUT[7:0]), 완료 또는 "DONE" 신호(1702c), 연속성 감지 또는 "CONT" 신호(1702d), 변환 시작 또는 "START")신호(1702e), 128 KHz 50% 듀티 사이클 기준 클럭 신호("CLK")(1702f), 비동기 리셋 신호(RSTN)(1702g), 및 파워-다운 신호("PDN")(1702h)를 포함한다. START는 아날로그-디지털 변환 과정을 초기화하는 데 사용되는 시작 제어 핀이다. START 핀이 HIGH가 되면, 처리과정이 시작되고 후속 변환은 START/RSTN 핀이 LOW가 된 후 다시 HIGH로 토글될 때 까지 초기화되지 않는다.
단자(1702c)에서 DONE 신호는 포트 A 및 포트 B에서 디지털 변환이 완료되면 표명되고, 결과가 출력 버스들(1702a, 1702b)(즉, AOUT 및 BOUT 버스들)로부터 읽어올 수 있다고 알려준다. CONT 신호는 포트 A 및 B 간의 연속성의 검출을 나타낸다.
전원 공급 인터페이스(1703)는 아날로그 파워 및 접지 기준 신호들(1703a, 1703b)(즉, 각각 아날로그 파워 및 접지 기준 신호들(AVD, AVS)), 및 디지털 파워 및 접지 기준 신호들(1703c, 1703d)(즉, 각각 디지털 파워 및 접지 기준 신호들(VDD, VSS))를 포함한다.
도 18 및 도 18A는 본 발명의 일실시예에 따른 QSADC 모듈(1211)를 보여주는 도면이다. 도 18은 아날로그(ANLG) 블록(1801), 디지털 제어기 블록(1802), 기설정가능한 업/다운 카운터 블록(1803), 8-입력 NAND 게이트(1806), 및 8-비트 레지스터(1804, 1805)(즉, 레지스터들(REGA, REGG)를 포함하는 QSADC 모듈(1211)의 상위 블록도이다. 18A에 도시된 바와 같이, 아날로그 블록(1801)은 MOS 트랜스미션 게이트들(1853a 내지 1853m), 인버터(1854), 디지털 제어 블록(DCNTL)(1855) 뿐만 아니라 연산 증폭기(1851) 및 아날로그 비교기(1852)를 포함한다. DCNTL 블록(1855)는 MOS 트랜스미션 게이트들(1853a 내지 1853m)을 제어하는 데 필요한 제어 신호들을 발생시킨다. 연산 증폭기(1851) 및 아날로그 비교기(1852)의 공통 모드 범위는 0-3.3 V이다. 편의상, MOS 트랜스미션 게이트들(1853a 내지 1853m)은 "스위치들"로 부르며, 각 스위치는 제어 입력 신호(즉, A0-A3, B0-B3, MEAS, SLP, EOC, 및 CONV)로 지정된다. 초기에, QSADC 모듈(1211)는 포트 A(즉, 단자(1701a)(AMAX)와 단자(1701b)(AMIN))와 포트 B(즉, 단자(1701c)(BMAX)와 단자(1701d)(BMIN) 간의 전기적 연속성이 검사되는 저전력 모드이다. 저전력 모드에서, 스위치들(1853b, 1853c, 1853h, 1853i, 1853d, 1853l 및 1853f)(즉, 신호들(A0, A2, B1, B2, MEAS 및 SLP)은 닫혀있고 다른 모든 스위치들은 열려있다. 포트 A와 포트 B 간에 전기적 연속성이 없을 때, 연산 증폭기(1851)의 출력 전압은 저전압이며, 아날로그 비교기(1852) 의 출력 전압도 저전압이다. 포트 A와 포트 B 간에 전기적 연속성이 형성되면, 스위치(1853d)(즉, 연산 증폭기(1851)의 비반전 입력 단자)는 고전압으로 상승되어, 아날로그 비교기(1852)의 출력 단자는 고전압이 된다. 아날로그 비교기(1852)의 출력 단자는 아날로그 블록(1801)(도 18)의 "DOUT" 단자이며, 디지털 제어 블록(1802)의 "DIN" 단자에 연결되어 있다. 아날로그 블록(1801)의 출력 단자에서 고전압에 응답하여, CONT 단자(즉, 도 17에서 단자(1702d)는 고전압으로 구동되어, QSADC 모듈(1211)이 저전력 모드로부터 1차 모드로 진입한다.
CONT 신호가 고전압일 때 진입한 1차 모드에서, 단자(1702e)에서 액티브 START 신호가 수신될 때, 디지털 제어 블록(1802)는 업/다운 변환기(1803)을 16진수 FF (즉, FFh)로 미리 설정하여 포트 A에서 전압 측정 사이클을 시작함으로써, CONT 신호를 리셋하고 측정 및 변환 과정을 시작한다. 그런 다음, 단자(1702f)에서 CLK 신호의 각 라이징 에지 신호는, 카운트가 영에 도달할 때까지 (총 256 카운트) 업/다운 카운터(1803)를 감소시키고, NAND 게이트(1806)에 의해 디코딩되어 디지털 제어 블록(1802)로 수신된 ZERO 신호를 활성화 시킨다.
포트 A의 측정 사이클 동안, 스위치들(1853b, 1853c, 1853h 및 1853i, 1853d, 1853l, 및 1853f)(즉, 신호들(A0, A2, B1, B2, MEAS)은 닫히고, 다른 모든 스위치들은 열린다. 연산 증폭기(1851)는 커패시터(1856)과 함께 적분기로 구성됨에 따라, 포트 A에서의 전압에 대략 비례하는 특정 전하가 업/다운 변환기(1803)의 256 카운트에 해당하는 시간 간격 동안 커패시터(1856)에 축적된다.
ZERO 신호가 디지털 제어기 블록(1802)에 수신되면, QSADC 모듈(1211)은 포트 A에서 전압에 대한 변환 사이클로 스위칭된다. 변환 사이클의 시작시, 업/다운 변환기(1803)는 카운트 증가 모드로 스위칭된다. 변환 사이클 동안, CONV 신호에 의해 제어되는 스위치들(1853e, 1853k)은 닫히고, 다른 모든 스위치들은 열리게 되어, 커패시터(1856)의 전하는 기준 저항(1857)(R0)으로 방전된다. 따라서, DOUT 핀(즉, 아날로그 비교기(1852)의 출력 단자)이 저전압으로 되돌아 가기에 필요한 카운트 감소의 수는 포트 A에서 측정된 전압에 대한 기준 전압 (VREF)의 비율에 직접적으로 비례한다. 변환 사이클은, 아날로그 비교기(1852)에서 하이-로우 전압 변화가 발생하면 종료되고, DIN 신호를 운반하는 단자에서 디지털 제어기 블록(1852)에 의해 검출된다. 이 때, 디지털 제어기 블록(1852)는 포트 A에서의 전압의 디지털 값을 나타내는 업/다운 카운터(1803)의 카운트를 레지시터(1804)로 전달한다. 이 때, 디지털 제어기(1802)는 제어 신호(EOC)를 통해 스위치들(1853n)을 닫거나 열어서 커패시터(1856)를 가로지르는 전압 오프셋을 보상함으로써, QSADC 모듈(1211)이 후속 포트 B의 측정 및 변환 사이클을 준비할 수 있도록 한다. 포트 B에 대한 측정 및 변환 사이클은 상술한 포트 A에서와 동일한다. 포트 B의 변환 사이클 결과는 레지스터(REGB)(1805)에 저장된다. DONE 신호(단자(1702c))는 표명되고, 다음으로 표명된 START 신호(단자(1702e)가 수신될 때까지 또는, 전기적 연속성이 포트 A와 포트 B 사이에서 검출될 때 QSADC 모듈(1211)은 슬립 모드로 되돌아 간다.
본 발명에 따른 몇 가지 실시예에들이 제시되었으나, 다른 실시예들도 스위칭 전원 공급 장치 설계 분야에서 통상의 지식을 지닌 자에게는 자명할 것이다.

Claims (1)

  1. 다수의 펄스폭 변조형 스위칭 전원 변환기를 제어하는 스위칭 전원 변환기 제어기에 있어서,
    각 스위칭 전원으로부터 대응하는 전원을 조정하기 위해, 각 스위칭 전원 변환기에 대한 펄스폭을 제어하도록 구성되는 프로세서를 포함하고,
    상기 스위칭 전원에 대한 펄스폭은 하나의 주기에 대해 정의되고,
    상기 프로세서는 또한 이전 주기에서의 각 전원 변환기로부터의 피드백 정보에 기반하여 주어진 주기에서의 각 스위칭 전원 변환기에 대한 펄스폭을 제어하도록 구성되고, 상기 프로세서는 또한 적어도 하나의 전원 소스로부터 각 스위칭 전원 변환기로 전달되는 전원을 계산하고, 상기 계산된 전달 전원에 기반하여 상기 적어도 하나의 전원 소스에 남은 전하를 계산하도록 구성되는 것을 특징으로 하는 스위칭 전원 변환기 제어기.
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