DE102009000697B4

DE102009000697B4 - Treiberschaltung für eine Zweidrahtleitung und Verfahren zum Erzeugen zweier Ausgangsströme für eine Zweidrahtleitung

Info

Publication number: DE102009000697B4
Application number: DE102009000697A
Authority: DE
Inventors: Dieter Metzner; Eric Pihet
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2009-02-06
Filing date: 2009-02-06
Publication date: 2012-12-06
Anticipated expiration: 2029-02-07
Also published as: CN101799698B; US20100201399A1; DE102009000697A1; US7888969B2; CN101799698A

Abstract

Treiberschaltung für eine Zweidrahtleitung zum Erzeugen zweier komplementärer Ausgangsströme (CANH, CANL) aus einem zwei Zustände aufweisenden, logischen Eingangssignal (IN) mit zwei Ausgangsstufen (1, 2), von denen jede jeweils an einem Ausgang einen der beiden Ausgangsströme (CANH, CANL) aus dem Eingangssignal (IN) erzeugt und von denen eine anhand eines Steuersignals (CV) in der Stärke des Ausgangstroms (CANH, CANL) einstellbar ist, und einer mit den beiden Ausgangsstufen (1, 2) gekoppelten Steuerschaltung (21–27), welche an den Ausgängen der beiden Ausgangsstufen (1, 2) auftretende Ausgangsspannungen auswertet und davon abhängig innerhalb eines jeden von mindestens zwei Zeitschlitzen im Nachgang zu einem Zustandswechsel des Eingangssignals (IN) ein Fehlersignal (CM_Err, Vdiff_Err) erzeugt, die Fehlersignale (CM_Err, Vdiff_Err) oder daraus hergeleiteten Signale speichert und abhängig von den gespeicherten Fehlersignalen (CM_Err, Vdiff_Err) oder den gespeicherten daraus hergeleiteten Signalen den Ausgangsstrom (CANH, CANL) der einen Ausgangsstufe (1, 2) in beliebigen Zeitschlitzen im Nachgang zu einem darauffolgenden Zustandswechsel des Eingangssignals...

Description

TECHNISCHES GEBIET
Die Erfindung betrifft eine Treiberschaltung für eine Zweidrahtleitung zum Erzeugen zweier komplementärer Ausgangsströme aus einem zwei Zustände aufweisenden, logischen Eingangssignal sowie ein Verfahren zum Erzeugen zweier komplementärer Ausgangsströme an zwei Ausgängen zum Anschluss einer Zweidrahtleitung aus einem zwei Zustände aufweisenden, logischen Eingangssignal wie sie beispielsweise aus der DE 102 50 576 B4 und der DE 100 59 769 A1 bekannt sind.
HINTERGRUND
Mit komplementären Strömen betriebene Zweidrahtleitungen werden vor allem bei Bus-Systemen verwendet, die beliebig erweiterbar und/oder größere Leitungslängen aufweisen, wie dies beispielsweise beim Universal Serial Bus (USB) oder beim Controller Area Network Bus (CAN-Bus) der Fall ist. Die zu übertragenden Signale werden mittels einer speziellen Treiberschaltung in die Zweidrahtleitung eingespeist. Zu beachten sind dabei die speziellen Anforderungen hinsichtlich der elektrostatischen Eigenschaften – bekannt als ESD (Electro Static Discharge), die elektromagnetischen Interferenzen – bekannt als EMI (Electro Magnetic Interferences), die elektromagnetische Kompatibilität – bekannt als EMC (Electro Magnetic Compatibility) sowie die Signalintegrität. Vor allem im Hinblick auf EMI spielt das Gleichtaktverhalten, auch bekannt als Common-Mode-Verhalten, eine wesentliche Rolle. Um ein gutes Gleichtaktverhalten zu erzielen, werden häufig passive Common-Mode-Drosseln verwendet, die jedoch hinsichtlich Raumbedarf, Gewicht und Kosten sehr unvorteilhaft sind. Es sind auch aktive Schaltungsanordnungen zum Verbessern der Gleichtakteigenschaften von Treiberschaltungen bekannt, jedoch neigen aktive Schaltungen zur Instabilität oder erzielen ein nicht immer zufriedenstellendes Gleichtaktverhalten. Es ist daher wünschenswert, bekannte Treiberschaltungen mittels aktiver Schaltungstechniken weiter zu verbessern.
ÜBERSICHT
Es wird eine Treiberschaltung für eine Zweidrahtleitung zum Erzeugen zweier komplementärer Ausgangsströme aus einem zwei Zustände aufweisenden, logischen Eingangssignal vorgestellt, die zwei Ausgangsstufen aufweist, von denen jede jeweils an einem Ausgang einen der beiden Ausgangsströme aus dem Eingangssignal erzeugt und von denen eine in der Stärke des Ausgangsstromes einstellbar ist. Mit den beiden Ausgangsstufen ist eine Steuerschaltung gekoppelt, welche an den Ausgängen der beiden Ausgangsstufen auftretende Ausgangsspannungen auswertet und daraus hergeleitete innerhalb eines jeden von mindestens zwei Zeitschlitzen im Nachgang zu einem Zustandswechsel des Eingangssignals ein Fehlersignal erzeugt, die Fehlersignale oder daraus hergeleitete Signale speichert und abhängig von den gespeicherten Fehlersignalen oder den gespeicherten davon abhängigen Signale den Ausgangsstrom der einen Ausgangsstufe in beliebigen Zeitschlitzen im Nachgang zu einem darauffolgenden Zustandswechsel des Eingangssignals einstellt.
Das Verfahren zum Erzeugen zweier komplementärer Ausgangsströme an zwei Ausgängen zum Anschluss einer Zweidrahtleitung aus einem zwei Zustände aufweisenden, logischen Eingangssignal sieht die folgenden Schritte vor: Erzeugen jeweils eines Ausgangssignals an jeweils einem Ausgang aus dem Eingangssignal, wobei einer der Ausgangströme anhand eines Steuersignals in der Stärke einstellbar ist; Auswerten der an den Ausgängen jeweils auftretenden Ausgangsspannungen; Erzeugen eines Fehlersignals in Abhängigkeit von den Ausgangsspannungen innerhalb eines jeden von mindestens zwei Zeitschlitzen im Nachgang zu einem Zustandswechsel des Eingangssignals; Speichern der Fehlersignale oder daraus hergeleiteter Signale und Einstellen des Ausgangsstromes abhängig von den gespeicherten Fehlersignalen oder den gespeicherten davon abhängigen Signalen in korrespondierenden Zeitschlitzen im Nachgang zu einem darauffolgenden Zustandswechsel des Eingangssignals.
KURZE ZUSAMMENFASSUNG DER ZEICHNUNGEN
Die Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung dargestellten Ausführungsbeispiele näher erläutert.
1 ist das Schaltbild einer neuartigen Schaltungsanordnung zum Ansteuern einer Zweidrahtleitung mit zwei komplementären Ausgangsströmen abhängig von einem Eingangssignal;
2 zeigt Spannungs- und Stromverläufe verschiedener Signale bei der in 1 gezeigten Schaltungsanordnung, wobei die Differenz der Ausgangsströme nicht ausgewertet wird;
3 zeigt den Verfahrensablauf in der Steuereinheit der in 1 gezeigten Schaltungsanordnung, wobei die Differenz der Ausgangsströme nicht ausgewertet wird;
4 ist ein Signallaufplan einer beispielhaften Implementierung des Verfahrens, nach 3;
5 ist eine beispielhafte Implementierung von Ladestromsteuerblöcken wie sie bei der Implementierung nach 4 verwendet werden;
6 zeigt die Signalverläufe bei einem Verfahren gemäß 3 bis 5;
7 zeigt den Ablauf eines zu dem in 3 gezeigten Verfahren alternativen Verfahrens, wobei Verzögerung und Schaltzeit des Ausgangssignals optimiert werden;
8 zeigt die Signalverläufe bei dem Optimierungsverfahren nach 7 und
9 ist ein Signalflussplan eines Verfahrens zur Optimierung der Zeitpunkte, wann die Symmetrie- und Flankenformoptimierung startet, wann diese abgebrochen wird und wann dessen Optimierungsergebnis übernommen wird.
DETAILLIERTE BESCHREIBUNG
In 1 ist ein Beispiel einer neuartigen Schaltungsanordnung zum Ansteuern einer Zweidrahtleitung mit zwei komplementären Ausgangsströmen CANH und CANL in Abhängigkeit von einem Eingangssignal IN gezeigt. Die Schaltungsanordnung umfasst zwei Ausgangsstufen 1, 2, von denen die eine Ausgangsstufe 1 das Ausgangssignal CANH und die andere Ausgangsstufe 2 das Ausgangssignal CANL bereitstellt und von denen jede an ein positives Versorgungspotential 7+ bzw. 9+ sowie an Masse 7– bzw. 9– angeschlossen ist. Jede der beiden Ausgangsstufen 1 und 2 umfasst einen (Metall-)Feldeffekttransistor 3 bzw. 4, wobei der Transistor 3 vom p-Kanal-Typ und der Transistor 4 vom n-Kanal-Typ ist. Anstelle von Feldeffekttransistoren könnten ohne Weiteres aber auch Bipolartransistoren verwendet werden. Der Sourceanschluss des Transistors 3 ist über eine Diode 5 in Durchlassrichtung und einen in Reihe dazu geschalteten Widerstand 6 an ein positives Versorgungspotential 7 angeschlossen. Der Drainanschluss des Transistors 3 liefert das Ausgangssignal CANH. Beim Transistor 4 ist der Sourceanschluss über einen Widerstand 8 an Masse 9– angeschlossen und liefert unter Zwischenschaltung einer Diode 10 in Durchlassrichtung das Ausgangssignal CANL.
Die Gateanschlüsse der Transistoren 3 und 4 werden jeweils durch eine Steuerschaltung 11 bzw. 12 angesteuert. Die Steuerschaltungen 11 und 12 entsprechen in ihrer Funktion dabei zwei steuerbaren Stromquellen 13 und 14 (für Transistor 3) bzw. 15 und 16 (für Transistor 4). Eine der Stromquellen 13 bzw. 15 führt dabei vom jeweiligen Gateanschluss des Transistors 3 bzw. 4 beispielsweise zum positiven Versorgungspotential 7+ bzw. 9+, während die andere 14 bzw. 16 beispielsweise auf Masse 7– bzw. 9– führt.
Die Stromquellen 13 bis 16 sind dabei jeweils digital steuerbar, in dem ein an sie angelegtes digitales Datenwort den von ihnen abgegebenen Strom bestimmt. Die Datenworte zur Steuerung der Stromquellen 13 bis 16 sind in Speicherblöcken 17 bis 20 abgelegt und werden aus jedem der Blöcke synchron der Reihe nach unter Steuerung eines Signals PH ausgelesen und an die jeweiligen Stromquellen 13 bis 16 angelegt. Beim gezeigten Beispiel hat jeder Block zwölf Datenworte, von denen jedes Datenwort 5 Bit umfasst. Die Stromquellen 13 bis 16 können dabei als aufwändigere Digital-Analog-Umsetzer mit Stromausgang ausgeführt sein oder aber bei geringeren Bitzahlen als mehrere einzeln schaltbare Teilstromquellen. Anstelle einer binären Codierung ist bei letzterem dann beispielsweise eine Codierung der Datenworte nach dem so genannten Thermometercode günstiger.
Wann welcher der Speicherplätze der einzelnen Speicherblöcke 17 bis 20 ausgelesen wird, hängt von einer Steuereinheit 21 ab. Dabei ergeben sich die Datenworte in den einzelnen Speicherplätzen der Speicherblöcke 17 bis 20 aus einem Steuervektors CV (Control Vector). Das Steuersignal PH zeigt den jeweiligen Speicherplatz der einzelnen Datenworte zum Steuern der Stromquellen 13 bis 16 an. Die Steuerschaltung 21 selbst erhält ein Eingangssignal IN, ein Fehlersignal CM_Err und ein Fehlersignal Vdiff_Err. Das Fehlersignal CM_Err wird durch einen Differenzverstärker 22 bereitgestellt, an dessen nichtinvertierenden Eingang eine auf Masse 9– bezogene, von einer Referenzspannungsquelle 23 bereit gestellte Referenzspannung angelegt ist. Der nichtinvertierende Eingang des Differenzverstärkers 22 ist zudem über einen Widerstand 24 an einen Knoten zweier Kondensatoren 25 und 26 angeschlossen, an denen eine Common-Mode-Spannung CM abgreifbar ist. Der eine Kondensator 25 ist dabei mit dem Ausgangssignal CANH und der andere Kondensator 26 mit dem Ausgangssignal CANL beaufschlagt. An den Knotenpunkt der beiden Kondensatoren 25 und 26 ist ferner der invertierende Eingang des Differenzverstärkers 22 angeschlossen. Somit überwacht der Differenzverstärker 22 die wechselstrommäßigen Gleichtakteigenschaften (Common-Mode-Eigenschaften) der beiden Ausgangssignale CANH und CANL erzeugt bei Abweichungen das Fehlersignal CM_Err. Anstelle eines nur für Wechselspannungen einsetzbaren kapazitiven Spannungsteilers kann ein beispielsweise aus Widerständen aufgebauter ohmscher Spannungsteiler vorgesehen werden, der dann auch für Gleichstrom einsetzbar ist.
Das Fehlersignal Vdiff_Err wird von einem Differenzverstärker 27 bereitgestellt, der die Differenz der beiden Ausgangssignale CANH und CANL auswertet. Dazu sind diese beiden Ausgangssignale an den invertierenden und nichtinvertierenden Eingang des Differenzverstärkers 22 angelegt. Die in 1 gezeigte Schaltungsanordnung ermöglicht es insbesondere, die Flanken beider Ausgangssignale CANH und CANL relativ zueinander anzupassen und darüber hinaus auch (wie weiter unten näher dargelegt) die Form der Flanken im Allgemeinen und somit auch insbesondere die Verzögerungszeit und die Schaltzeit (Flankensteilheit) individuell einzustellen. Zum Einen kann dadurch relativ zueinander die Symmetrie über den vollen Betriebsbereich unter allen Betriebsbedingungen und Netzwerktopologien gewährleistet werden und zum Anderen kann die Signalintegrität insbesondere ohne Verletzung der Anforderungen an die Schleifenverzögerung sichergestellt werden. Darüber hinaus wird die Störaussendung hinsichtlich EMI deutlich reduziert sowie ein stabiler Betrieb der Anordnung gewährleistet, da die Flankenform über mehrere Flanken hinweg adaptiert wird. Die Anpassung der von den Transistoren 3 und 4 gelieferten Ausgangsströme (im Folgenden auch Lade- bzw. Entladeströme genannt) wird durch die beiden Fehlersignale CM_Err und Vdiff_Err gesteuert. Das Fehlersignal CM_Err basiert dabei auf einen Vergleich eines sogenannten Gleichtaktsignals (Common-Mode-Signal), dessen Wert gleich CANH + CANL/2 mit dem idealen Wert, nämlich dem halben Wert einer Versorgungsspannung V/2 verglichen wird. Das Fehlersignal Vdiff_Err basiert auf der Differenzspannung der beiden Ausgangssignale CANH und CANL, ist also gleich CANH-CANL. Die beiden Fehlersignale CM_Err und Vdiff_Err werden zusammen mit dem Eingangssignal IN in der Steuerschaltung 21 mittels eines speziellen Algorithmus ausgewertet und davon abhängig der Kontrollvektor CV und das Steuersignal PH erzeugt. Die Ausgestaltung des Algorithmus kann vielfältig sein, basiert aber im Wesentlichen auf den nachfolgend dargelegten Gedanken.
Obwohl beim obigen Beispiel zwei komplementäre Ausgangsstufen verwendet wurden, können gleichwohl auch identische Ausgangsstufen eingesetzt werden, wobei dann nicht die Symmetrie der Ausgangssignale, sondern deren Gleichheit (wie z. B. bei Repeater-Anwendungen, wo ein Bus-Signal kopiert wird) überwacht wird. Es sei hierbei auch darauf hingewiesen, dass anstelle der gezeigten speziellen Ausgangs- bzw. Treiberstufen jede beliebige Art von Ausgangs- bzw. Treiberstufen verwendet werden kann.
In 2 sind das Eingangssignal IN, das Ausgangssignal CANH, das Ausgangssignal CANL, das Gleichtaktsignal CM, das Gleichtaktfehlersignal CM_Err sowie der in den Gateanschluss des Transistors 3 (bzw. 4) eingespeiste Gatesteuerstrom Ig in zeitlicher Relation zueinander jeweils als Spannungsverlauf U bzw. Stromverlauf I über der Zeit t gezeigt, wobei i für einen bestimmten von p Zeitschlitzen steht und ε_i der Zustand des Fehlersignals CM_Err im Zeitschlitz i ist. Es sei dabei eine fallende Flanke des Eingangssignals IN (beispielsweise der Übergang von einen rezessiven Zustand R in einen dominanten Zustand D bei einem CAN-Bus) betrachtet. Mit Auftreten einer Flanke des Eingangssignals IN – egal ob steigende oder fallende Flanke – werden beispielsweise jeweils korrespondierende Flanken der Ausgangssignale CANH und CANL ausgelöst, die jedoch einen geringere Flankensteilheit aufweisen als das Eingangssignal IN.
Die beiden Ausgangssignale CANH und CANL sind spannungsmäßig komplementär zueinander, d. h. wenn das eine Signal sein Maximum erreicht hat, befindet sich das andere im Wesentlichen auf einem Minimum und wenn das eine Signal eine steigende Flanke aufweist, hat das andere Signal zu diesem Zeitpunkt eine fallende Flanke und jeweils umgekehrt. Nach Auftreten einer Flanke im Eingangssignal werden die daran anschließenden Flanken der Ausgangssignale CANH und CANL in mehrere Zeitschlitze unterteilt. Es handelt sich dabei um mindestens zwei Zeitschlitze und diese erfassen die jeweilige Flanke zum Teil, genau die Flanke oder etwas mehr als die Flanke wie im gezeigten Fall. Eine völlige Unterteilung in einzelne Zeitschlitze über die gesamte Impulsdauer des Eingangssignals IN hinweg ist zwar ebenfalls möglich, jedoch reicht eine Analyse in etwa im Bereich der Flanken aus, um eine weitgehende Adaption zu erreichen. Die zeitliche Dauer der Zeitschlitze kann zum Einen konstant sein, d. h., jeder Zeitschlitz hat die selbe Dauer, oder aber die Dauer der Zeitschlitze hängt von der von der jeweiligen Flanke erzielten Amplitudenänderung ab, d. h., ein Zeitschlitz endet, wenn eine bestimmte Amplitudenänderung erfolgt ist. Der Anschaulichkeit halber, wird im vorliegenden Fall jedoch von Zeitschlitzen mit konstanter Dauer ausgegangen.
Durch unterschiedliche Flankenverläufe der Ausgangssignale CANH und CANL ergibt sich ein Gleichtaktverlauf CM, der bei Symmetrie dieser beiden Ausgangssignale gleich der halben Versorgungsspannung V/2 ist und bei Abweichungen einen entsprechenden von der halben Versorgungsspannung V/2 verschiedenen Wert annimmt. Das Gleichtaktsignal wird in der Anordnung nach 1 mittels des Differenzverstärkers 22 in Verbindung mit der Referenzspannungsquelle 23 sowie den Widerstand 24 und den beiden Kondensatoren 25 und 26 ermittelt. Im vorliegenden Fall hat der Differenzverstärker 22 eine sehr hohe Verstärkung und wirkt daher als Komparator, so dass das von ihm bereitgestellte Fehlersignal CM_Err ein binäres Signal ist. Ein entsprechender Steuer-Algorithmus liefert dann Datenworte, aus denen dann mittels der Steuereinheiten 11 und 12 entsprechende Ansteuerströme für die beiden Transistoren 3 und 4 erzeugt werden. Der anhand des Fehlersignales CM_Err erzeugte beispielhafte Ansteuerstrom Ig ist in 2 ebenfalls dargestellt. Dieser wird jedoch nicht sofort, das heißt zum Zeitpunkt der aktuellen Flanke auf den Transistor 3 (oder 4) angewandt, sondern wird zwischengespeichert und erst bei einer der nächsten Flanken, im vorliegenden Fall der darauf folgenden ebenfalls fallenden Flanke angewandt.
Allerdings ist es für die Funktion der vorliegenden Schaltungsanordnung unerheblich, ob das oder die Fehlersignale bei einer Flanke gespeichert werden und bei einer der nächsten Flanken daraus der Steuervektor errechnet und unverzüglich angewandt wird oder ob bereits bei der ersten Flanke aus dem Fehlersignal bzw. den Fehlersignalen der Steuervektor errechnet wird und dieser bis zu seiner Anwendung bei einer der nächsten Flanken gespeichert wird. Zwischen diesen beiden Extrempositionen liegende Lösungen sind aber in gleicher Weise möglich einschließlich einer Lösung, bei der bei einer ersten Flanke das oder die Fehlersignale gespeichert werden, bei einer zweiten Flanke der Steuervektor aus den gespeicherten Fehlersignalen berechnet wird und bis zur Anwendung bei einer dritten Flanke gespeichert wird.
Ein beispielhafter Verfahrensablauf in der Steuereinheit 21 ist in 3 gezeigt. Nach dem Start des Optimierungsverfahrens (Verarbeitungsblock 28) wird das Auftreten von Flanken im Eingangssignal IN detektiert (Verarbeitungsblock 29), wobei bei der vorliegenden Anordnung gesondert zwischen steigenden und fallenden Flanken unterschieden und adaptiert wird. Danach erfolgt die Initialisierung, wobei Startwerte ε_i des Fehlersignals CM_Err im Zeitschlitz i ermittelt (Verarbeitungsblock 30) und unter Überschreiben der bisherigen Werte abgespeichert (Verarbeitungsblock 31) werden. Dabei gibt wiederum i den Zeitschlitz an, der optimiert wird, und p die Zahl der Zeitschlitze pro Flanke. Danach werden in einem Verarbeitungsblock 32 mehrere Vergleiche vorgenommen (mit 32.1, 32.2 und 32.3 gekennzeichnete Verarbeitungsblöcke). Im Verarbeitungsblock 32.1 wird geprüft, ob ε_i = 1 und ε_{i alt} = 0 ist oder ob ε_i = 0 und ε_i alt = 1 ist. Es erfolgt also eine Prüfung, ob sich das Fehlersignal gegenüber dem vorherigen Optimierungsschritt geändert hat. Im Verarbeitungsblock 32.2 wird geprüft, ε₁ = 1 und ε_ialt = 1 ist. Im Verarbeitungsblock 32.3 wird schließlich geprüft, ob ε_i = 0 und ε_ialt = 0 ist.
Mit den Ergebnissen der Verarbeitungsblöcke 32.1, 32.2 und 32.3 werden zwei Verarbeitungsblöcke 33 und 34 gesteuert. Der Verarbeitungsblock 33 hat im Wesentlichen die Funktion eines Auf- und Abwärtszählers, dessen Zählstand den zu erzeugenden Gatesteuerstrom Ig (Treiberstromstärke) repräsentiert. Durch den Verarbeitungsbock 32.2 wird der Verarbeitungsblock 33 derart gesteuert, dass bei Erfüllen der Bedingung (+) der Zähler hinaufgezählt wird, wobei der Zählerstand der Treiberstromstärke eines zu optimierenden Zeitschlitzes i entspricht. Beim Verarbeitungsblock 32.3 verhält es sich hingegen umgekehrt, so dass der durch den Verarbeitungsblock 33 gebildete Zäher bei Nichterfüllen (–) der Bedingung gemäß Verarbeitungsblock 32.3 herabgezählt wird. Im Verarbeitungsblock 33 wird dazu überprüft, ob der Zählerstand (i) sich im Überlaufzustand befindet oder nicht. Bei Vorliegen eines Überlaufs wird in einem Verarbeitungsblock 39 das Ergebnis gespeichert und dann der Verarbeitungsblock 34 entsprechend hochgezählt (bzw. herabgezählt bei einem Abwärtszähler), d. h., dass die Optimierung im nächsten Zeitschlitz fortgeführt wird. Zudem kann der Verarbeitungsblock 34 auch durch den Verarbeitungsblock 32.1 hochgezählt werden. Das bedeutet in diesem Fall, dass das Fehlersignal sich geändert hat und dass die Optimierung des aktuellen Zeitschlitzes i beendet werden kann.
Der Verarbeitungsblock 34 erfüllt im Wesentlichen die Funktion eines Nur-Aufwärtszählers (alternativ: Nur-Abwärtszähler), wobei der Zählerstand dem zu optimierenden Zeitschlitz entspricht. Beim Auftreten eines Überlaufs im Block 34 wird ein Signal abgegeben und so das Ende der Optimierung (35) signalisiert (alle Zeitschlitze 1 bis p sind durchlaufen worden). Bei Ausbleiben eines Überlaufs wird zu Verarbeitungsblock 29 gesprungen.
Die Optimierung des Treiberstromes wird im aktuellen Zeitschlitz i beispielsweise auch dann fortgesetzt (kein Überlauf), wenn der Verarbeitungsblock 33 keinen Überlauf erkennt. Dann wird in einem Verarbeitungsblock 36 der bisherige Wert ε_{i alt} durch den aktuellen Wert ε₁ überschrieben und somit für das weitere Verfahren gespeichert. Danach wird in einem Verarbeitungsblock 37, der in seiner Funktion im wesentlichen der Funktion des Verarbeitungsblocks 29 entspricht, auf die nächste fallende Flanke des Eingangssignals IN gewartet. Bei Auftreten der Flanke wird dann ein neuer aktueller Wert ε_i ermittelt und zur weiteren Verarbeitung an den Verarbeitungsblock 32 weiter gegeben, der in der oben geschilderten Weise erneut die verschiedenen Vergleiche in den Verarbeitungsblöcken 32.1, 32.2 und 32.3 durchführt. Diese Schleife, die jeweils das Abtasten eines Wertes ε_i beinhaltet, wird so lange durchlaufen, bis in Verarbeitungsblock 33 ein Überlauf angezeigt wird.
Die Blöcke 32.1, 32.2, 33, 36, 37, 38 bilden eine innere Schleife (Stromzählerschleife). Diese Schleife wird verlassen, wenn das Fehlersignal sich ändert oder wenn der Zähler (Block 33) einen Überlauf erkennt. Das Übrige kann als äußere Schleife angesehen werden (Zeitschlitzschleife 1 bis p).
Eine beispielhafte Implementierung des vorstehend beschriebenen Verfahrens ist in 4 dargestellt. Dabei wird das Eingangssignal IN einem Flankendetektor 40 sowie einem Multiplexer 49 zugeführt. Der Flankendetektor 40 erkennt einen Zustandswechsel (Flanke) im Eingangssignal IN von Rezessiv zu Dominant und umgekehrt und gibt hierzu ein Signal OSC_START aus, das unabhängig ist davon, ob es sich um eine fallende oder steigende Flanke handelt. Mit dem Auftreten einer Flanke wird also über das Signal OSC_START ein Oszillator 41 gesteuert. Das Ausgangssignal des Oszillators 41 wird dabei sowohl einem Zähler 42, der vorliegend eine Breite von 4 Bit hat, sowie einem Schieberegister 43, das eine Breite von 16 Bit hat, zugeführt. Mit dem Ausgangssignal des Oszillators 41 wird der Zähler 42 beispielsweise hinaufgezählt und das Schieberegister 43 nach rechts weiter geschoben. Mit dem Ausgang des Zählers 42 werden Ausgangsstufen 44 (Treiber) angesteuert, die die Ausgangssignale CANH und CANL an ihren Ausgängen bereitstellen. Flankendetektor 40, Oszillator 41 und Zähler 42 dienen dazu, die Zeitschlitze i nach einem Zustandswechsel des Eingangssignals IN zu definieren. Sie liefern zusammen Signale CLK (Takt), SD (Entladesignal), SC (Ladesignal) und einen p-bit breiten Zählerstand SCOUNT (z. B. 2 Bit breit in der Anordnung nach 6). Der Zählerstand SCOUNT wird in den Ausgangsstufen 44 dazu benützt, die Ausgangsstromstärke im Zeitschlitz i einzustellen.
Die Ausgangssignale CANH und CANL werden dann in einer Fehlerdetektionseinheit 45 ausgewertet. Abhängig von dieser Auswertung wird zumindest ein Fehlersignal, zum Beispiel ein Common-Mode-Fehlersignal CM_err generiert, das im einfachsten Fall nur aus einem einzigen Bit besteht und damit lediglich anzeigt, ob ein Fehler auftritt oder nicht. Dieses beispielsweise eine Bit wird in das Schieberegister 43 eingegeben und im Takt des Oszillators 41 (beispielsweise nach rechts) geschoben. Der im Schieberegister 43 so gebildete p-bit-breite Wert gibt demnach eine zeitliche Abfolge der Werte ε_i wieder. Durch einen Multiplexer 46, der von einem Multiplexer 49 gesteuert wird, wird jeweils 1 Bit (und damit ein bestimmtes ε_i) ausgewählt und einer Ladestromsteuereinheit 47 bzw. einer Entladestromsteuereinheit 48 zugeführt. Der Multiplexer 49 gibt dabei die Stelle des entsprechenden Wertes ε_i im Schieberegister 43 für die jeweilige Einheit 47 oder 48 abhängig von einem von den Einheiten 47 und 48 bereit gestellten Wort COUNTC bzw. COUNTD vor, wobei der Wert ε_i dann durch den Multiplexer 46 ausgewählt und an die Einheiten 47 und 48 als 1-bit-Signal sig_err weitergegeben wird. Wenn also zum Beispiel gerade ein Zeitschlitz i für eine Flanke von Rezessiv nach Dominant optimiert wird (entspricht Ladealgorithmus), dann wählt der Multiplexer 49 das zugehörige Signal COUNTC aus, welches den zu bearbeitenden Zeitschlitz identifiziert, und der Multiplexer 46 wählt das jeweilige Fehlersignal in diesem Zeitschlitz i aus. Die beiden Einheiten 47 und 48 erhalten zudem die Signale SC bzw. SD vom Zähler 42, die ein Zeitfenster auf eine fallende bzw. steigende Flanke des Signals IN definieren (siehe 6) sowie ein Startsignal START. und erzeugen daraus Steuervektoren control_vector_charge bzw. control_vector_discharge, welche dabei den Ausgangsstufen 44 (Treiber) zugeführt werden und die Stärke der Ausgangsströme CANH und CANL steuern.
Die Ladestromsteuereinheit 47 und die Entladestromsteuereinheit 48 aus 4 sind wie in 5 gezeigt aufgebaut und unterscheiden sich nur durch eine umgekehrte Zählrichtung (beispielsweise des Zählers 52 in 5). Mittels des Steuersignals SC oder SD je nach Flankenrichtung wird ein Flankenzähler 50 aktiviert, dessen Ausgangssignal unter Zwischenschaltung eines UND-Gatters 51 an den Rücksetzeingang RES eines Auf- und Abwärtszählers 52 gelegt ist. Die Zeit bis zur vierten fallenden Flanke dient als Initialisierung für die Blöcke 57 und 58, die ε_i und ε_iold repräsentieren. An dem UND-Gatter 51 ist zudem das Signal START angelegt. Der Zähler 52 ist beispielsweise ein Dreibitzähler, dessen drei Bitleitungen A0, A1, A2 zu einem Speicher 53 geführt sind. Die Bitleitungen A0, A1, A2 des Zählers 52 sind dabei mit den entsprechenden Dateneingängen des Speichers 53 verschaltet, der an seinen Ausgängen B0, B1, B2 Daten liefert. Die Adressen hierzu werden über Bitleitungen C0, C1, C2, C3 von einem Aufwärts-Zähler 54 (alternativ: Abwärtszähler) mit 4 Bit Breite geliefert. Der Speicher erhält auch den Zählerstand Scount des Zählers 42 aus 4. Die Zählrichtung des Zählers 52 gibt dabei an, ob es sich um den Lade- oder Entladevorgang handelt.
Der Zähler 54 wird durch das Ausgangssignal eines ODER-Gatters 55 getaktet und kann durch das Signal START an dessen Rücksetzeingang RES zurückgesetzt werden. Das ODER-Gatter 55 hat drei Eingänge, von denen einer durch ein Signal ”end-minus” und ein Signal ”end-plus” des Zählers 52 sowie durch das Ausgangssignal eines Exklusiv-ODER-Gatters 56 gebildet werden. Die Signale end-minus und end-plus zeigen dabei den Überlauf des Zählers in negativer bzw. positiver Richtung an. Das heißt, dass der Zähler beispielsweise bei einem Zählerstand, der dem Wert 0 entspricht, initialisiert wird und dann die Werte –3, –2, –1 in negativer Richtung oder +1, +2, +3, +4 in positiver Richtung annehmen kann. Die Signale end_minus und end_plus geben also an, wann der Zähler die Werte –3 bzw. +4 erreicht hat. Der Zähler 52 wird durch ein Signal an einem Triggereingang TRIG getaktet und kann durch das Rücksetzsignal auf einen bestimmten Wert (beispielsweise 2) gesetzt werden sowie durch das Signal SC bzw. SD an dessen Triggereingang TRIG initialisiert werden. Die Signale end-minus und end_plus zeigen dabei den Überlauf des Zählers in negative oder positive Richtung. Das Exklusiv-ODER-Gatter 56 hat zwei Eingänge, von denen einer an den Ausgang eines Speicherelements 57 und der andere an den Ausgang eines dem Speicherelement 57 nachgeschalteten Speicherelements 58 angeschlossen ist, wobei der Eingang des Speicherelements 57 mit einem Signal sig_err angesteuert wird. Die Datenübernahme der beiden Speicherelemente 57 und 58 wird durch das Signal SC bzw. SD gesteuert.
Die in 5 gezeigte Ladestromsteuereinheit 47 (bzw. Entladestromsteuereinheit 48) arbeitet wie nachfolgend beschrieben. Nachdem die Optimierung mittels Signal START (z. B. START = 1) gestartet wurde, erfolgt zunächst eine Initialisierung des Signals sig_err über vier fallende Flanken des Signals SC (SD). Erst nach der Initialisierung wird der Aufwärts-Abwärts-Zähler 52 freigegeben. Das Speicherelement 57 enthält den aktuellen Wert ε_i und Speicherelement 58 einen vorherigen, ”alten” Wert ε_i (eine oder mehrere Flanken davor). Diese beiden Werte werden mittels Exklusiv-ODER-Gatter 56 verglichen. Falls die Werte unterschiedlich sind, wird der Ausgang von Exklusiv-ODER-Gatter 56 auf 1 gesetzt. Das alte ε_i bestimmt die Richtung des Zähler 52 mittels eines Signals DIR für den Zähler 52 für die Ladestromsteuereinheit 47. Bei der Entladestromsteuereinheit 48 ist dementsprechend ein Inverter 59 dem Eingang DIR vorgeschaltet.
Falls der Wert 1 ist, wird versucht die Stromstärke im Abschnitt i so zu ändern, dass der Wert gleich 0 wird. Der Zähler wir hinauf- oder heruntergezählt bei fallender Flanke des Signals SC (bzw. SD). Der Zähler 52 kann überlaufen in Plus- oder Minus-Richtung. Dies wird signalisiert durch die Signale endplus und endminus. Bei einem berlauf (endplus, endminus) oder einer Änderung des Fehlersignals am Exklusiv-ODER-Gatter 56 wird die Optimierung des Zeitschlitzes beendet. Der Ausgang des ODER-Gatters 55 wird somit auf 1 gesetzt und der Zähler 54 (der Zählerstand entspricht der Zeitschlitz der gerade optimiert wird) wird inkrementiert. Im Speicher 53 wird der Zählerstand für jeden Zeitschlitz gespeichert. Das Signal Scount dient dazu, beim Durchlaufen der Flanke den richtigen, zum Zeitschlitz i gehörigen Steuervektor auszuwählen.
Der Zähler 52 ist dabei ein Auf- und Abwärtszähler mit drei Bit, der zu Anfang beispielsweise auf den Wert 2 gesetzt ist. Mittels der Einheit 45 aus 4 wird dann das zugehörige Fehlersignal aus den Ausgangssignalen CANH und CANL ermittelt. Im vorliegenden Fall sei dies für einen bestimmten Zeitschlitz, beispielsweise den zweiten Zeitschlitz nach Auftreten der Flanke angenommen. Für diesen Zeitschlitz existiert bereits ein älterer Wert, der beim letzten Durchlauf ermittelt wurde und der im Speicherelement 58 zwischengespeichert wurde. Wenn das von der Einheit 45 gelieferte Fehlersignal einen Fehler anzeigt, wird der Zähler 52 um 1 erniedrigt und in dem Fall, dass kein Fehler eingezeigt wird, wird der Zähler 52 um 1 erhöht. Wenn sich das Fehlersignal verglichen zum vorausgehenden gespeicherten Fehlersignal verändert hat, dann wird der Einstellvorgang für die Ausgangsströme unterbrochen. Wenn der Auf- und Abwärtszähler 52 einen Überlauf in positiver oder negativer Richtung anzeigt, dann wird der Zähler 54 um 1 erhöht. In der in 5 gezeigten Schaltung dient folglich der Zähler 52 dem Zweck, die Amplitude der jeweiligen Phase zu diskretisieren, während der Zähler 54 den jeweiligen Zeitschlitz i auswählt bzw. identifiziert.
6 zeigt unter anderem den zugehörigen Verlauf der Signale Scount, SC, SD, CANH, CANH und sig_err. Es werden dabei nur vier Zeitschlitze betrachtet (p = 4). Bei der ersten fallenden Flanke des Signals IN hat die Optimierung bereits begonnen und befindet sich im Zeitschlitz (COUNTC =) 2. Bei der zweiten fallenden Flanke des Signals IN wird der Strom im Zeitschlitz 2 erhöht. Das Fehlersignal in Zeitschlitz 2 ändert sich aber nicht. Daher wird bei der dritten fallenden Flanke des Signals IN der Strom weiter erhöht. Dies führt zu einer Änderung des Fehlersignales CM im Zeitschlitz 2, was eine Änderung des Signales COUNTC bewirkt, wo der nächste Zeitschlitz optimiert wird. Mit beispielsweise fallender Flanke des Eingangssignals IN beginnt das Signal Scount zu takten für einen bestimmten durch das Signal SC vorgegebenen Zeitraum nach Auftreten der jeweiligen Flanke. Das Signal SC ist dabei so ausgelegt, dass es wie gesagt mit der entsprechenden Flanke des Eingangssignals IN beginnt, aber nicht bis zum Auftreten der nächsten Flanke reicht, mit Sicherheit die Flanken der Ausgangssignale CANH und CANL überdauert. Das Signal SD ist das komplementäre Signal zu SC und schaltet das Signal Scount nach Auftreten der steigenden Flanke für eine gewissen Zeit auf. Das sich aus den Ausgangssignalen CANH und CANL ergebende beispielsweise den Gleichtaktfehler repräsentierende Fehlersignal CM resultiert dann in einem 1-Bit-Fehlersignal CM_err, das mehr als zwei Zeitschlitze dauert.
7 veranschaulicht in einem Zustandsdiagramm ein Verfahren, bei dem die Verzögerung und die Schaltzeit der Ausgangsignale CANH, CANL gegenüber der zugehörigen Flanke des Eingangssignals IN optimiert wird, wobei zum Einen in einem Block ”Verzögerungsoptimierung” hinsichtlich der Verzögerung und in einem Block ”Schaltzeitoptimierung” hinsichtlich der Schaltzeit optimiert wird.
Zunächst wird im Block ”Verzögerungsoptimierung” nach dem Start auf die jeweilige Flanke des Eingangssignals IN gewartet. Danach wird eine die Verzögerungszeit repräsentierende Zeitspanne tdelR2D gemessen. Es erfolgt nun eine zweistufige Auswertung, bei der zunächst der jeweils gemessene Wert mit einer das Optimum darstellenden Zeitspanne TdelR2DOPT verglichen wird und davon abhängig der Gatestrom Igl1 für den Transistor 4 bzw. Igh1 für den Transistor 3 eingestellt wird. Wenn die Zeitspanne tdelR2D gegenüber der Zeitspanne TdelR2DOPT kleiner ist, dann wird der die Gateströme Igl1 und Igh1 der beiden Ausgangstransistoren 3, 4 repräsentierende Zählerstand um 1 herabgesetzt. Danach folgt ein Vergleich von Zeitspanne tdelR2D und Zeitspanne TdelR2DOPT dahingehend, ob der gemessene Wert tdelR2D größer ist als TdelR2DOPT.
Trifft dies zu, dann wird der die Gateströme Igl1 und Igh1 der beiden Ausgangstransistoren 3, 4 repräsentierende Zählerstand um 1 erhöht. Schließlich wird noch überprüft, ob die Zeitspanne tdelR2D gleich der Zeitspanne TdelR2DOPT ist und wenn ja, wird zum Block ”Schaltzeitoptimierung” gesprungen. Gleichheit bedeutet für das vorliegende Verfahren, dass die gemessene Verzögerungszeit innerhalb einer als optimal definierten Zeitspanne von tSWR2DOPT liegt. Tritt bei den beiden ersten Vergleichen kein Überlauf auf, so wird für die folgende (korrespondierende) Flanke wiederum an den Blockanfang zurückgekehrt und die nächste Flanke abgewartet. Tritt ein Überlauf auf, dann wird für die folgende (korrespondierenden) Flanke zum Block ”Schaltzeitoptimierung” gesprungen.
Im Block ”Schaltzeitoptimierung” wird zunächst ebenfalls auf die jeweilige Flanke des Eingangssignals IN gewartet. Danach wird eine die Schaltzeit repräsentierende Zeitspanne tSWR2D gemessen. Es erfolgt nun wiederum eine dreistufige Auswertung, bei der zunächst der jeweils gemessene Wert mit einem das Optimum darstellenden Zeitspanne tSWR2DOPT verglichen wird und davon abhängig der Gatestrom Igl2 für den Transistor 4 bzw. Igh2 für den Transistor 3 eingestellt wird.
Wenn die Zeitspanne tSWR2D gegenüber der Zeitspanne tSWR2DOPT kleiner ist, dann wird der die Gateströme Igl2 und Igh2 der beiden Ausgangstransistoren repräsentierende Zählerstand um 1 herabgesetzt. Danach folgt ein Vergleich von Zeitspanne tSWR2D und Zeitspanne tSWR2DOPT dahingehend, ob der gemessene Wert tSWR2D größer ist als tSWR2DOPT. Trifft dies zu, dann wird der die Gateströme Igl2 und Igh2 der beiden Ausgangstransistoren repräsentierende Zählerstand um 1 erhöht. Schließlich wird noch überprüft, ob die Zeitspanne tSWR2D gleich der Zeitspanne tSWR2DOPT ist und wenn ja, wird die Optimierung beendet. Tritt bei den beiden ersten Vergleichen kein Überlauf auf, so wird für die folgende (korrespondierenden) Flanke wiederum an den Blockanfang zurückgekehrt und die nächste Flanke abgewartet. Tritt ein Überlauf auf, wird die Optimierung beendet.
8 illustriert hierzu die jeweiligen Signalverläufe. Dabei wird wiederum auf das Eingangssignal IN Bezug genommen, sodass wiederum eine fallende beziehungsweise steigende Flanke des Eingangssignals IN eine Serie von Zeitschlitzen auslöst, die sich jedoch nicht über die gesamte Impulsdauer des Eingangssignals IN erstrecken. Die Zeitschlitze stehen dabei für eine bestimmte erzeugte Phasenverschiebung und werden im Weiteren als diskrete Phase Ph_D bezeichnet. Nach dem Auftreten einer Flanke werden vorliegend zwei diskrete Phasen erzeugt. Die Verzögerungs- und Schaltzeiten der beiden Ausgangssignale CANH und CANL werden aus der Differenz beider Signale abgeleitet und vorliegend mit V_Diff bezeichnet. Zur Bestimmung der Verzögerung wird von einem Wert V_Diff ausgegangen, nämlich V_th1, sodass der Bereich für Werte unter V_th1 als Totzeit oder Verzögerungszeit anzusehen ist.
Umgelegt auf diskrete Phasenwerte ergibt sich beim gezeigten Beispiel eine Verzögerung um einen Zeitschlitz bis der Differenzwert V_Diff den Wert V_th1 überschreitet. Bis zum überschreiten des Wertes Vth1 vergeht eine Zeit T_telR2D, welche die Verzögerungszeit darstellt. Danach folgt bis zum Erreichen des Wertes V_th2 eine weitere Zeitspanne (die praktisch auch eine Funktion der Flankensteilheit ist) bis sich insgesamt aus dieser Zeitspanne und der Verzögerungszeitspanne eine Zeitspanne T_swR2D ergibt, welche die Schaltzeit repräsentiert.
Nach Ablauf der Verzögerungszeit und der Schaltzeit, d. h. nach Erreichen des Wertes V_th2 ist der eigentliche Schaltvorgang abgeschlossen. Beim vorliegenden Beispiel fällt die Verzögerungszeit in die Phase 1 und die Schaltzeit in die Phase 2. Der Gatestrom für einen der Ausgangstransistoren 3, 4 nimmt beispielsweise daher während der Phase 1 den Wert I_gl1 (bzw. I_gh1) an, um dann in der Phase 2 auf einen niedrigeren Wert I_gl2 (bzw. I_gh2) überzugehen. Eine noch genauere Anpassung der Phasen, d. h. eine höhere Phasenauflösung, kann durch Vorsehen einer höheren Anzahl von Zeitschlitzen erreicht werden. Die Einstellung erfolgt nun über mehrere Zustandsübergänge, wobei auch hier wiederum zwischen fallenden Flanken (vom rezessiven Zustand in den dominanten Zustand) und steigenden Flanken (vom dominanten Zustand in den rezessiven Zustand) unterschieden und ausgewertet wird.
Neben der Einstellung der Symmetrie und der Flankenform wird vorliegend zudem auch der Zeitpunkt bzw. Zeitbereich, an dem deren Optimierung stattfindet, optimiert, da aufgrund verschiedener Ursachen Fehler auftreten können, die dann eine Adaptierung verfälschen. Die Fehlersignale für die Flankenformoptimierung werden also beispielsweise nur zu bestimmten Zeiten gespeichert oder ausgewertet, wobei diese Zeiten vom Auftreten bzw. Nichtauftreten mindestens eines bestimmten Ereignisses abhängig sind. Als solche Ereignisse können beispielsweise das Auftreten von Flanken bei mindestens einem der Ausgangssignale, das Auftreten von Störsignalen, das Auftreten von Ausgangssignalen in unzulässigen Wertebereichen (Über- und Unterspannung), das Auftreten von solchen Zuständen am Bus ist, bei denen die Flankenform der Signale auf der Zweidrahtleitung nicht ausschließlich vom Bustreiber beinflussbar ist, und das Auftreten eines Ansteuersignals für die Treiber, bei dem eine Optimierung nicht erwünscht ist, angesehen werden.
Im Einzelnen können solche Störeinflüsse beispielsweise bei einem CAN-Bus ein Teilnetzbetrieb, EMC-Störungen, Bus-Fehler, das Acknowledge-Bit am Ende eines Telegramms oder eine Kollision in der Arbitrierungsphase sein. Daher wird der Optimierungszeitpunkt so ausgewählt, dass eine optimale Adaptierung ermöglicht wird. Dies kann so erfolgen, dass manche Phasen ausgeschlossen werden und andere Phasen als besonders günstig identifiziert werden. Das heißt, es kann vorgesehen werden, die Optimierung der Flanken unter bestimmten Bedingungen zu starten, zu unterbrechen, abzubrechen und/oder zu verhindern. Zudem kann am Ende einer Optimierung entschieden werden, ob die als optimal ermittelte Konfiguration übernommen wird oder nicht. Falls ja, wird bei der nächsten Gelegenheit (feste Zeit, Temperaturwechsel etc.) eine erneute Optimierung gestartet mit dem Ergebnis einer neuen Konfiguration, ansonsten wird die alte Konfiguration übernommen. Hingegen kann eine Konfiguration verworfen oder eine Optimierung gar nicht gestartet werden, wenn die maximale Anzahl von Iterationsschritten erreicht ist, ein Überlauf aufgetreten ist oder die Differenz zwischen dem gespeicherten Vektor und dem neuen Vektor zu groß ist. Außerdem kann die Optimierung unterbrochen werden, wenn während dessen ein Fehler aufgetreten ist wie zum Beispiel dann, wenn ein Kurzschluss auf dem Bus auftritt oder das Fehlersignal einen bestimmten Wertebereich verlässt und so weiter.
9 zeigt einen Signalflussplan, der veranschaulicht, wie der Zeitpunkt der Symmetrie- und Flankenformoptimierung selbst optimiert wird. Ein Verarbeitungsblock 71 leitet bei Bedarf eine Symmetrie- und Flankenformoptimierung ein. Dieser Block erhält Informationen von Verarbeitungsblöcken 70, 72, 73 und 76. Der Verarbeitungsblock 73 liefert dabei ein Triggersignal (dieses Signal kann zum Beispiel periodisch oder bei einer zu großen Änderung der Chip-Temperatur aktiviert werden), während die Verarbeitungsblöcke 70, 72 und 76 Informationen liefern, die zur Folge ein Starten, Anhalten oder Unterbrechen der Optimierung oder das Zurücksetzen des aktuellen Vektors haben. Unter Zurücksetzen ist gemeint, dass das Ergebnis einer zu einem früheren Zeitpunkt geführten Optimierung übernommen wird. Zum Beispiel könnte das Ergebnis der Optimierung durch EMC-Einstrahlung von Außen so verfälscht sein, dass das Übernehmen des Optimierungsergebnisses keinen Sinn macht. Zum Beispiel kann Block 70 unter anderen Bus-Fehler melden (Kurzschluss zu GND, VS, VCC...). In diesem Fall ist das Common-Mode-Signal so verfälscht, dass die Optimierung angehalten bzw. unterbrochen oder blockiert werden kann (Optimierung wird unter dieser Bedingung nicht gestartet).
Daneben kann Block 72 Informationen zum Protokoll (oder aus noch höheren Schichten des OSI-Schichtenmodells) liefern, woraus beispielsweise dann ein Zeitraum für das Auftreten eines Ansteuersignals für die Treiber abgeleitet werden kann, bei dem eine Optimierung nicht erwünscht ist. Zum Beispiel wird am Ende eines Telegrammes beim CAN-Protokoll ein sogenanntes Acknowledge-Bit gesendet oder am Anfang des Telegramms ist die Arbitrierungsphase nicht abgeschlossen, so dass eventuell die Busspannungen nicht von einem einzigen Transceiver bestimmt werden. In dem Fall würde eine Optimierung zu falschen Ergebnissen führen. Zusätzlich kann der Verlauf der Optimierung selbst überwacht werden (Block 76 „Entscheider Optimierung”). Falls die Optimierung zum Beispiel nicht konvergiert (wird durch Signal Alg_state von Block 77 angezeigt) oder falls das Ergebnis zu stark von dem vorherigen Ergebnis abweicht oder falls das Common-Mode-Signal während der Optimierung nicht innerhalb eines zulässigen Bereiches bleibt (wäre der Fall beispielsweise bei EMC), kann entschieden werden, die Ergebnisse der Optimierung nicht anzunehmen oder die Optimierung abzubrechen.
Anhand der erhaltenen Informationen und Signale startet dann der Verarbeitungsblock 71 bei Vorliegen entsprechender Bedingungen einen Verarbeitungsblock 77, der die Defaultvektoren aktueller Vektoren optimiert und die somit aktualisierten Vektoren an einen Verarbeitungsblock 78 weitergibt, der die Ausgangsstufen entsprechend aktualisierte Ausgangssignale CANH und CANL ergebend einstellt. Die Optimierung kann unterbrochen werden durch entsprechende Interrupt-Signale der Verarbeitungsblöcke 71 und 76. Der Verarbeitungsblock 76 erhält seinerseits vom Verarbeitungsblock 77 ein Signal, das seine Aktivität beendet bzw. ein Signal ALG_state, das seinen ihm zugrunde liegenden Entscheidungsalgorithmus ändert. Anhand des jeweils aktuellen Algorithmus wird in der Verarbeitungseinheit 76 entschieden, ob die Optimierung ausreichend ist oder nicht. Für den Fall, dass die Optimierung abgeschlossen ist, wird der Verarbeitungsblock 75 aktiviert und falls nicht, der Verarbeitungsblock 74.

Claims

Treiberschaltung für eine Zweidrahtleitung zum Erzeugen zweier komplementärer Ausgangsströme (CANH, CANL) aus einem zwei Zustände aufweisenden, logischen Eingangssignal (IN) mit zwei Ausgangsstufen (1, 2), von denen jede jeweils an einem Ausgang einen der beiden Ausgangsströme (CANH, CANL) aus dem Eingangssignal (IN) erzeugt und von denen eine anhand eines Steuersignals (CV) in der Stärke des Ausgangstroms (CANH, CANL) einstellbar ist, und einer mit den beiden Ausgangsstufen (1, 2) gekoppelten Steuerschaltung (21–27), welche an den Ausgängen der beiden Ausgangsstufen (1, 2) auftretende Ausgangsspannungen auswertet und davon abhängig innerhalb eines jeden von mindestens zwei Zeitschlitzen im Nachgang zu einem Zustandswechsel des Eingangssignals (IN) ein Fehlersignal (CM_Err, Vdiff_Err) erzeugt, die Fehlersignale (CM_Err, Vdiff_Err) oder daraus hergeleiteten Signale speichert und abhängig von den gespeicherten Fehlersignalen (CM_Err, Vdiff_Err) oder den gespeicherten daraus hergeleiteten Signalen den Ausgangsstrom (CANH, CANL) der einen Ausgangsstufe (1, 2) in beliebigen Zeitschlitzen im Nachgang zu einem darauffolgenden Zustandswechsel des Eingangssignals (IN) einstellt.
Treiberschaltung nach Anspruch 1, bei der das Fehlersignal (CM_Err) von der Differenz aus der halbierten Summe beider Ausgangsspannungen (CM) und einer Referenzspannung (23) abhängt.
Treiberschaltung nach Anspruch 1 oder 2, bei der das Fehlersignal (Vdiff_Err) von der Differenz beider Ausgangsspannungen abhängt.
Treiberschaltung nach Anspruch 1, 2 oder 3, bei der das Einstellen des Ausgangsstromes (CANH, CANL) der einen Ausgangsstufe (1, 2) durch die Steuerschaltung bis zum Erreichen der Symmetrie über mehrere Zustandswechsel des Eingangssignales (IN) hinweg erfolgt.
Treiberschaltung nach einem der vorherigen Ansprüche, bei der im Eingangssignal (IN) erste Zustandswechsel von dem einen Zustand (R, D) zu dem anderen Zustand (D, R) und zweite Zustandswechsel von dem anderen Zustand (D, R) zu dem einen Zustand (R, D) auftreten und Fehlersignale (CM_Err, Vdiff_Err) bei einem ersten Zustandswechsel bis zum darauffolgenden ersten Zustandswechsel und bei einem zweiten Zustandswechsel bis zu zum darauffolgenden zweiten Zustandswechsel gespeichert und dann ausgewertet werden.
Treiberschaltung nach einem der vorherigen Ansprüche, bei der auch die andere Ausgangsstufe (1, 2) anhand eines entsprechenden Steuersignals in der Stärke ihres Ausgangstroms (CANH, CANL) einstellbar ist.
Treiberschaltung nach Anspruch 6, bei der auf einen Zustandswechsel des Eingangssignals (IN) hin die Ausgangsströme (CANH, CANL) sich mit einem bestimmten Flankenprofil ändern und das Flankenprofil der beiden Ausgangsströme (CANH, CANL) einstellbar ist.
Treiberschaltung nach Anspruch 7, bei der das Flankenprofil so eingestellt wird, dass eine dadurch bewirkte Signalverzögerung gegenüber dem Eingangssignal (IN) innerhalb eines vorgegebenen Zeitraumes bleibt.
Treiberschaltung nach einem der vorherigen Ansprüche, bei der die Ausgangsstufen (1, 2) jeweils einen Transistor (3, 4) mit einer Laststrecke und einem Steueranschluss aufweisen, wobei die Laststrecke jedes Transistors (3, 4) zwischen einen Anschluss (7+, 9–) einer Versorgungsspannungsquelle und den Signalausgang der jeweiligen Ausgangsstufe (1, 2) geschaltet ist und der Transistor (3, 4) an seinem Steueranschluss derart gesteuert wird, dass ein entsprechender Ausgangsstrom (CANH, CANL) eingeprägt wird.
Treiberschaltung nach einem der vorherigen Ansprüche, bei der die Steuerschaltung (21–27) so ausgebildet ist, dass sie die Fehlersignale (CM_Err, Vdiff_Err) zeitdiskret und/oder amplitudendiskret verarbeitet.
Treiberschaltung nach einem der vorherigen Ansprüche, bei der die Fehlersignale (CM_Err, Vdiff_Err) nur zu bestimmten Zeitschlitzen gespeichert oder ausgewertet werden, wobei diese Zeitschlitze vom Auftreten bzw. Nichtauftreten bestimmter Ereignisse abhängig sind.
Treiberschaltung nach Anspruch 11, bei der solche Ereignisse das Auftreten von Flanken zumindest eines der Ausgangsströme (CANH, CANL), das Auftreten von Störungen und Auftreten von Fehlersignalen (CM_Err, Vdiff_Err) in unzulässigen Wertebereichen sind.
Verfahren zum Erzeugen zweier komplementärer Ausgangsströme (CANH, CANL) an zwei Ausgängen zum Anschluss einer Zweidrahtleitung aus einem zwei Zustände aufweisenden, logischen Eingangssignal (IN) mit den Schritten: Erzeugen jeweils eines Ausgangsstroms (CANH, CANL) an jeweils einem Ausgang aus dem Eingangssignal (IN), wobei einer der Ausgangströme (CANH, CANL) anhand eines Steuersignals (CV) in der Stärke einstellbar ist, Auswerten der an den Ausgängen jeweils auftretenden Ausgangsspannungen, Erzeugen eines Fehlersignals (CM_Err, Vdiff_Err) in Abhängigkeit von den Ausgangsspannungen innerhalb eines jeden von mindestens zwei Zeitschlitzen im Nachgang zu einem Zustandswechsel des Eingangssignals (IN), Speichern der Fehlersignale (CM_Err, Vdiff_Err) oder daraus hergeleiteter Signale und Einstellen des Ausgangsstromes (CANH, CANL) abhängig von den gespeicherten Fehlersignalen (CM_Err, Vdiff_Err) oder den gespeicherten daraus hergeleiteten Signalen in beliebigen Zeitschlitzen im Nachgang zu einem darauffolgenden Zustandswechsel des Eingangssignals (IN).
Verfahren nach Anspruch 13, bei dem das Fehlersignal (CM_Err) von der Differenz aus der halbierten Summe beider Ausgangsspannungen (CM) und einer Referenzspannung (23) abhängt.
Verfahren nach Anspruch 13 oder 14, bei dem das Fehlersignal (Vdiff_Err) von der Differenz beider Ausgangsspannungen abhängt.
Verfahren nach Anspruch 13, 14 oder 15, bei dem das Einstellen des Ausgangsstromes (CANH, CANL) der einen Ausgangsstufe (1, 2) durch die Steuerschaltung bis zum Erreichen der Symmetrie über mehrere Zustandswechsel der Eingangssignale (IN) hinweg erfolgt.
Verfahren nach einem der Ansprüche 13 bis 16, bei dem im Eingangssignal (IN) erste Zustandswechsel von dem einen Zustand (R, D) zu dem anderen Zustand (D, R) und zweite Zustandswechsel von dem anderen Zustand (D, R) zu dem einen Zustand (R, D) auftreten und Fehlersignale (CM_Err, Vdiff_Err) bei einem ersten Zustandswechsel bis zum darauffolgenden ersten Zustandswechsel und bei einem zweiten Zustandswechsel bis zu zum darauffolgenden zweiten Zustandswechsel gespeichert und dann ausgewertet werden.
Verfahren nach einem der Ansprüche 13 bis 17, bei dem auch die andere Ausgangsstufe (1, 2) anhand eines entsprechenden Steuersignals in der Stärke ihres Ausgangstroms (CANH, CANL) einstellbar ist.
Verfahren nach Anspruch 18, bei den auf einen Zustandswechsel des Eingangssignals (IN) hin die Ausgangsströme (CANH, CANL) sich mit einem bestimmten Flankenprofil ändern und das Flankenprofil der beiden Ausgangsströme (CANH, CANL) einstellbar ist.
Verfahren nach Anspruch 19, bei dem das Flankenprofil so eingestellt wird, dass eine dadurch bewirkte Signalverzögerung gegenüber dem Eingangssignal (IN) unter einem vorgegebenen Wert bleibt.
Verfahren nach einem der Ansprüche 13 bis 20, bei dem die Fehlersignale (CM_Err, Vdiff_Err) zeitdiskret und/oder amplitudendiskret verarbeitet werden.
Verfahren nach einem der Ansprüche 13 bis 21, bei dem die Fehlersignale (CM_Err, Vdiff_Err) nur zu bestimmten Zeiten gespeichert und/oder ausgewertet werden, wobei diese Zeiten vom Auftreten bzw. Nichtauftreten mindestens eines bestimmten Ereignisses abhängig sind.
Verfahren nach Anspruch 22, bei dem ein bestimmtes Ereignis das Auftreten von Flanken zumindest eines der Ausgangsströme (CANH, CANL), das Auftreten von Störsignalen und/oder das Auftreten von Ausgangsströmen (CANH, CANL) in unzulässigen Wertebereichen ist.
Verfahren nach Anspruch 22 oder 23, bei dem ein bestimmtes Ereignis das Auftreten von solchen Zuständen am Bus ist, bei denen die Flankenform der Ausgangsströme (CANH, CANL) auf der Zweidrahtleitung nicht ausschließlich von der jeweiligen Ausgangsstufe (1, 2) beeinflussbar ist.
Verfahren nach Anspruch 22, 23 oder 24, bei dem ein bestimmtes Ereignis das Auftreten eines Ansteuersignals für die Ausgangsstufen (1, 2) ist, bei dem eine Optimierung nicht erwünscht ist.