CN101799698A - 用于双线导体的驱动电路和生成两个输出电流的方法 - Google Patents

用于双线导体的驱动电路和生成两个输出电流的方法 Download PDF

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Abstract

本发明公开了一种用以双线导体的驱动电路和生成两个输出电流的方法。一种用于在连接双线导体的两个输出端处由双态逻辑输入信号生成两个互补输出电流的驱动电路和方法，包括以下动作：在每个输出端由输入信号生成输出信号，其中一个输出电流的安培数可由控制信号来调整；分析在输出端处实现的每个电压；在输入信号状态变化之后的至少两个时隙中的每个时隙内根据所述输出电压来生成误差信号；将所述误差信号或从其得到的信号高速缓存，以及在输入信号的最终状态变化之后的相应时隙中根据高速缓存的误差信号或根据其的高速缓存的信号来调整输出电流。

Description

用于双线导体的驱动电路和生成两个输出电流的方法
技术领域
本发明涉及用于从双态逻辑(two-state logic)输入信号生成两个互补输出电流的双线导体(two-wire conductor)的驱动电路，并涉及由双态逻辑输入信号在两个输出端为双线导体生成两个互补输出电流的方法。
背景技术
用互补电流工作的双线导体特别适合在为可选扩展和/或长导体而设计的总线系统中应用，例如在通用串行总线(universal serial bus，USB)或控制器局域网总线(controller area network bus，CAN总线)中应用。要传送的信号通过必须特别符合关于静电放电(electrostatic discharge，ESD)、电磁干扰(electromagnetic interference，EMI)、电磁兼容性(electromagnetic compatibility，EMC)和信号完整性要求的特殊驱动电路馈送到双线导体。特别是在EMI方面，共模响应是显著因素。虽然为了取得良好的共模响应，通常采用无源共模扼流圈，但其在其所涉及的所需空间、重量和成本方面还存在很大差距。虽然人们也知道有源电路组件可改善驱动电路的共模响应，但其受到不稳定的影响，总是不能取得令人满意的共模响应。因此，需要通过有源电路技术来进一步改善已知驱动电路。
发明内容
本发明提出了一种用于由双态逻辑输入信号生成两个互补输出电流的双线导体的驱动电路，其包括两个输出级，其中每个输出级在输出端处由输入信号生成所述两个输出电流中的一个，且其中一个在输出电流的安培数方面是可以调整的。耦合到两个输出级的是控制器，该控制器用于在输入信号状态变化之后的至少两个时隙中的每个时隙内分析在生成从两个输出级得到的误差信号时由两个输出级输出的电压，将所述误差信号或从其得到的信号高速缓存并在输入信号的最近状态变化之后的任意时隙中根据高速缓存的误差信号或根据据其的高速缓存的信号来调整一个输出级的输出电流。
在两个输出端处由双态逻辑输出信号生成两个互补输出电流的方法包括步骤：在每个输出端处由输入信号生成输出信号，其中一个输出电流的安培数可由控制信号来调整；分析在输出端处实现的每个电压；在输入信号状态变化之后的至少两个时隙中的每一个内根据输出电压来生成误差信号；将所述误差信号或从其得到的信号高速缓存，并在输入信号所达到的状态变化之后的相应时隙内根据高速缓存的误差信号或根据据其的高速缓存的信号来调整一个输出级的输出电流。
附图说明
参照以下附图和说明可以更好地理解本发明。附图中的组件未必按比例，而是着重于举例说明本发明的原理。另外，在附图中，相同附图标记表示相应的部分。在附图中：
图1是根据输入信号采用两个互补输出电流来激活双线导体的新颖电路组件的电路图；
图2是图1所示电路组件中各种信号的电压和电流曲线(profile)示意图，所示未分析输出电流的差异情况；
图3是图1所示电路组件控制器中事件序列图，所示未分析输出电流的差异情况；
图4是如何实现图3所示方法的一个实例中的信号流程图；
图5是如何实现图4中实现的充电电流控制块的一个实例的电路框图；
图6是图3至5所示方法的信号曲线示意图；
图7是图3所示方法的替换方法中的事件序列示意图，示出了输出信号的延迟和切换响应被优化；
图8是示出图7所示优化方法中的信号曲线示意图；
图9是优化对称和边沿形状的定时开始和停止的优化方法和结果接受的信号流程图。
具体实施方式
现在参照图1，其举例说明了用于根据输入信号IN用两个互补输出电流CANH和CANL来激活双线导体的新颖电路组件的电路图。电路组件包括两个输出级1、2，输出级1提供输出信号CANH，而另一输出级2提供输出信号CANL，每个输出级分别连接到正供电电位7+和9+以及分别连接到GND 7-和9-。两个输出级1和2中的每一个分别包括(金属)场效应晶体管3和4，晶体管3是p沟道型，而晶体管4是n沟道型。除了场效应晶体管外，还可以使用双极晶体管。晶体管3的源极沿FWD方向经由二极管5连接且与之串联的电阻器6连接到正供电电位7上。晶体管3的漏极提供输出信号CANH。晶体管4的源极经由电阻器8连接到GND 9-并经由二极管10沿FWD方向提供输出信号CANL。
晶体管3和4的栅极均分别由在其功能方面分别对应于两个选通电流源13和14(对于晶体管3)或15和16(对于晶体管4)的控制器11和12激活。在此布置中，其中一个电流源，即电流源13或15从例如晶体管3或4的相应栅极分别引出到正供电电位7+和9+，而另一个14或16分别引出到例如GND 7-和9-。
在此布置中，电流源13至16均可由应用于它们的数字数据字进行数字控制，从而指示输出电流。控制电流源13至16的数据字被保存在高速缓存块17至20中，它们在信号PH的控制下被从高速缓存块17至20中的每一个依次同步读出并施加于相应的电流源13至16上。在所示实例中，每个缓存块带有十二个数据字，每个数据字长度为5位。此布置中的电流源13至16可以配置为如多个单独可切换部分电流源的具有电路输出或具有更小的位长度的的更复杂的数字模拟转换器。除了二进制编码形式外，后者的特点是可以采用数据字，可以更方便地使用热温度计码进行编码。
何时以及各个高速缓存块17至20中的哪些高速缓存空间要被读出则由控制器21来指定，高速缓存块17至20的各个高速缓存空间中的数据字由控制矢量(control vector，CV)实现。控制信号PH指示控制电流源13至16的各个数据字的相应高速缓存空间，控制器21本身接收输入信号IN、误差信号(error signal)CM_Err和误差信号Vdiff_Err。误差信号CM_Err由差动放大器22提供，针对GND 9-的基准电压(referencevoltage)被施加到该差动放大器22的非倒相输入端，该基准电压由基准电压源23提供。差动放大器22的非倒相输入端又经由电阻器24接到两个电容器25和26的节点，在该节点处可以拾取共模电压CM。在此布置中，一个电容器25接收输出信号CANH，而另一电容器26接收输出信号CANL。此外连接到两个电容器25和26的节点上的还有差动放大器22的倒相输入端，这样，差动放大器22通过在出现偏差时生成误差信号CM_Err来监控两个输出信号CANH和CANL的AC共模响应。除了只可用于AC电压的电容分压器外，还可以使用包括电阻的欧姆分压器，例如，随后还可以将其用于DC电压。
误差信号Vdiff_Err由差动放大器27提供，后者通过将这两个输出信号CANH和CANL施加于差动放大器22的倒相和非倒相输入端来分析这两个输出信号的差别。如图1所示的电路组件可以特别使两个输出信号CANH和CANL的边沿相互适应，同时还(如进一步描述的那样)通常单独使边沿成形，因此还特别单独调整延迟和切换响应(斜率)。首先，这在所有工作条件和网络拓扑结构下在整个操作范围内保证相互关联的对称性，其次，可以在不违反关于环路延迟要求情况下特别保证信号的完整性。除此之外，EMI干扰如今可以大大降低，与此同时可保证组件的稳定运行，这是因为所述对边沿进行成形在多个边沿上适应。使由晶体管3和4提供的输出电流(以下分别称为充电和放电电流)适应由这两个误差信号CM_Err和Vdiff_Err来控制。此布置中的误差信号CM_Err是基于其值等于输出信号CANH+CANL/2的共模信号与理想电压，即电源电压的半值V/2的比较。误差信号Vdiff_Err是基于这两个输出信号CANH和CANL的差动电压(differential voltage)，因此等于输出信号CANH-CANL。通过特殊算法和根据该算法而生成的控制矢量和相位，将两个误差信号CM_Err和Vdiff_Err连同控制器21中的输入信号IN一起进行分析。虽然该算法可能具有大量不同配置，但其基本上基于如下所述逻辑。
应理解的是虽然在以上示例中使用两个互补输出级，但同样可以采用两个相同的输出级，但是，然后，不是监控输出信号的对称性，而是其等效性(例如，如在复制二进制信号的中继器应用中一样)，同样应理解的是，除了所示的特定输出或驱动级之外，可以使用任何其它类型的输出或驱动级。
现在参照图2，其举例说明了输入信号IN、输出信号CANH和CANL、共模信号CM、共模误差信号CM_Err以及被送到晶体管3(或4)的栅极接点的选通电流Ig，每个在时间方面根据时间t而相互关联为电压图U或电流图I，其中i代表p个时隙中的一个，而εi表示该时隙i中的误差信号CM_Err关于输入信号IN的后沿状态(例如从隐性状态R到CAN总线上的显性状态的过渡)。一旦出现输入信号IN的边沿-无论是前沿还是后沿-在每种情况下都触发输出信号CANH和CANL的相应边沿，然而，其斜率要小于输入信号IN的斜率。
两个输出信号CANH和CANL在电压方面互补，即，当一个信号已达到其最大值时，另一个则基本上处于其最小值，当一个信号具有前沿(leading edge)时，另一个则在此时间点具有后沿(trailing edge)，且反之亦然。一旦输入信号中出现边沿时，则输出信号CANH和CANL的后续边沿被细分成至少两个时隙，每个时隙部分覆盖该边沿、精确地覆盖该边沿或略大于该边沿，正如此处所述情况一样。虽然也可以在输入信号IN的整个持续时间内将信号全部细分成单个时隙，但大致在边沿左右的分析基本上足以达到适应。时隙的持续时间可以是恒定的，即每个时隙具有相同的持续时间，或者时隙的持续时间是每个边沿实现的振幅变化的函数，即当振幅已经发生了的一定变化时时隙结束。然而，为了更好地图示，在本案例中假设时隙具有恒定持续时间。
输出信号CANH和CANL的这些不同边沿曲线在这两个信号对称时得到等于电源电压的一半V/2的共模CM，而偏差会产生与电源电压V/2不同的相应值。在如图1所示组件中，共模信号是通过差动放大器22结合基准电压源23和电阻器24和两个电容器25和26来建立的。在目前的情况下，差动放大器22具有非常高的增益并因此充当比较器，使得其所提供的误差信号CM_Err是二进制信号。相应的控制算法随后提供数据字，由此，通过控制器11和12，生成用于激活两个晶体管3和4的相应电流。同样，图2给出了经由误差信号CM_Err生成的选通电流Ig的示例。该选通电流Ig不是被立即施加于晶体管3(或4)，即在新边沿(fresh edge)的时间点，而是被高速缓存并施加于后来的其中一个边沿上，在这种情况下，施加于随后的同样的后沿上。
然而，对于本电路组件的运行而言，(一个或多个)误差信号是否被缓存在一个边沿上和由后来的其中一个边沿计算的控制矢量被立即施加或者是否由已在第一边沿上的(一个或多个)误差信号来计算控制矢量且将其高速缓存直至在后来的其中一个边沿施加为止没有关系。然而，这两种极端之间的解决方案同样也是可能的，其中(一个或多个)误差信号被高速缓存在第一边沿上，在第二边沿上由高速缓存的误差信号来计算控制矢量并将其保存直至在第三边沿上施加为止。
现在参照图3，其举例说明了在控制器21中如何确定过程的顺序的示例。在优化过程开始(处理框28)后，检测在输入信号IN中发生的边沿(处理框29)，在本组件中单独在前沿与后沿之间进行区别并使其适应。随后进行初始化，在初始化中，在时隙i中获得误差信号CM_Err的起始值εi(处理框30)并将其高速缓存以更新陈旧值(stale value)(处理框31)，i表示优化时的时隙，而p表示每个边沿的时隙数目。此后，在处理框32(32.1、32.2和32.3)中进行多次比较。在处理框32.1中，进行关于是否εi＝1及陈旧εi＝0或者是否εi＝0及陈旧εi＝1的测试，换言之，进行关于误差信号与优化中的先前步骤相比是否已经改变的测试。在处理框32.2中，先进行关于是否εi＝1及陈旧εi＝1的测试，最后，在处理框32.3中进行关于是否εi＝0及陈旧εi＝0的测试。
使用处理框32.1、32.2和32.3的结果来控制处理框33和34。处理框33基本上具有递增/递减计数器的功能，其计数表示选通电流Ig(驱动器安培数)。处理框32.2控制处理框33，使得当满足条件(+)时，计数器增值，计数对应于要优化的时隙i的驱动器安培数。在处理框32.3中，情况相反，使得当未能满足按照处理框32.3的条件(-)时，由处理框33形成的计数器减值。在处理框33中，进行关于时隙i是否处于溢出条件的测试。当出现溢出时，将复位输入RES高速缓存在处理框39和处理框34中，然后处理框34相应地增值(或者在递减计数器中减值)，这意味着在下一个时隙中继续优化。除此之外，还可以由处理框32.1来使处理框34增值，这意味着在这种情况下误差信号已经变化，以及可以终止新时隙i的优化。
处理框34基本上充当仅递增计数器(或者充当仅递减计数器)的作用，其中计数对应于要优化的时隙。在溢出时，在处理框34中，输出表示优化结束的信号(35)，这意味着已经循环了所有的时隙1至P。当未出现溢出时，该过程跳到处理框29。
新时隙i中的驱动电流的优化还继续，例如，(无溢出)当处理框33没有“看到”溢出时，这样，在处理框36中用新εi来更新陈旧εi并因此将其高速缓存以供进一步处理。此后，在基本上具有与处理框29相同功能的处理框37中，等待输入信号IN的下一个后沿，该后沿在其发生时提示建立新的新值εi并将其传递到处理框32以供进一步处理，且其如上所解释的那样，在框32.1、32.2和32.3中进行各种比较。这种涉及每次对值εi进行采样的环路一直循环到在处理框33中指示溢出为止。
框32.1、32.2、33、36、37、38形成内环路(电流计数器环路)，其在误差信号变化时且计数器(框33)“看到”溢出时退出。其余部分可以被视为外环路(时隙环路1至p)。
现在参照图4，举例说明了如何通过向边沿检测器(edge detector)40和多路转换器(multiplexer)49送输入信号IN来实现所述过程的示例。检测器40检测输入信号IN从隐性到显性以及从显性到隐性的状态(边沿)变化，其为此输出信号OSC_START，与边沿是后沿还是前沿无关。于是，边沿的发生通过信号OSC_START激活振荡器41。振荡器41的输出信号被送到在本例中为4位宽---的计数器42和16位宽的移位寄存器43这二者。例如，振荡器41的输出信号使计数器42增值，使移位寄存器43进一步向右移位。计数器42的输出激活在其输出端提供输出信号CANH和CANL的输出级44(驱动器)。边沿检测器40、振荡器41和计数器42用于确定输入信号IN状态变化之后的时隙i，它们一起提供信号CLK(时钟)、SD(discharge signal，放电信号)、SC(charge signal，充电信号)和p-位宽的计数SCOUNT(例如，图6所示组件中的2位宽)。在输出级44中使用计数SCOUNT来设置时隙i中的输出安培数。
然后在误差检测单元45中根据生成的至少一个误差信号，例如误差信号CM_Err，来分析输出信号CANH和CANL，最简单的误差信号CM_Err只包括一个单个位，因此，只表示是否出现误差。例如，这单个位被输入到移位寄存器43并由振荡器41计时进行移位(例如向右)。在移位寄存器43中形成的p-位宽的值因此表示εi值的时序。通过由多路转换器49控制的多路转换器46，在每种情况下选择1位(及因此，特定εi)并将其送到充电电流控制器47或放电电流控制器48。在这种布置中，多路转换器49在每种情况下根据由充电电流控制器47和放电电流控制器48提供的字COUNTC或COUNTD来确定用于充电电流控制器47或放电电流控制器48的移位寄存器43中的相应值εi的位置，然后εi被多路转换器46选择并被作为1位信号sig_err转送到控制器47和48。因此，例如，当只针对从隐性到显性的边沿将时隙i优化(对应于充电算法)时，则多路转换器49选择标识该时隙的相关联COUNTC信号进行处理，而多路转换器46选择此时隙i中的相应误差信号。除此之外，两个控制器47和48从计数器42分别接收定义输入信号IN(参见图6)以及START(起始)信号的后沿或前沿上的时间窗的信号SC和SD，由此分别生成控制矢量control_vector_charge和control_vector_discharge，送到输出级44(驱动器)以控制输出电流CANH和CANL的安培数。
现在参照图5，举例说明了如何配置图4所示充电电流控制器47和放电电流控制器48，它们的不同之处仅在于计数方向相反(例如图5所示计数器52)。通过与边沿是前沿还是后沿相关的控制信号SC或SD，激活边沿计数器50，其输出信号经由AND门51加到递增/递减计数器52的复位输入端RES。一直到第四后沿的时间都用作高速缓存元件57和58的初始化时间，表示新εi和陈旧εi(旧)。除AND门51之外，还施加START信号。例如，计数器52是三位计数器，其三个位线A0、A1、A2电路连接至高速缓存器53，而计数器52的位线A0、A1、A2与在其输出端B0、B1、B2处提供数据的高速缓存器53的相应数据输入端电路连接，所述输出端B0、B1、B2的地址由4位宽递增(或递减)计数器54经由位线C0、C1、C2、C3提供。高速缓存器还接收图4所示计数器52的计数Scount，计数器52的计数方向表示是在充电还是在放电。
由OR门55的输出信号来对计数器54进行计时并由START信号复位至其复位输入RES。OR门55具有三个输入，其中之一由计数器52的末端减(end-minus)信号和末端加(end-plus)信号以及异或门56的输出信号形成。信号末端减和末端加用信号通知计数器沿负向或正向溢出，这意味着例如在对应于值0的计数处对计数器进行初始化且该计数器因此能够沿负向采用值-3、-2、-1或沿正向采用值+1、+2、+3、+4。因此，信号末端减和末端加表示计数器分别于何时达到值-3和+4。由施加于触发输出TRIG的信号来对计数器52进行计时且其可以被复位信号复位至特定值(例如2)并在触发输入TRIG处分别被信号SC或SD初始化。这里，信号末端减和末端加指示计数器沿正向或负向溢出。异或门56具有两个输入端，其中一个输入端连接到高速缓存元件57的输出端，而另一个连接到在高速缓存元件57下游的高速缓存元件58的输出端，高速缓存元件57的输入端被sig_err信号激活。这两个高速缓存元件57和58的数据接受分别由信号SC或SD来控制。
图5所示充电电流控制器47(或放电电流控制器48)工作如下：在已通过START开始优化(例如START＝1)之后，首先在信号SC(SD)的四个后沿上进行信号sig_err的初始化，递增/递减计数器52被释放，直至初始化之后为止。高速缓存元件57接收新值εi，而高速缓存元件58接收先前“陈旧”值εi(先前的一个或多个边沿)。这两个值由异或门56来进行比较。如果值不同，则异或门56的输出被设置为1。陈旧εi通过充电电流控制器47的计数器52的DIR信号来确定计数器52的方向，反相器59相应地电路连接到关于放电电流控制器48的输入DIR的上游。
如果值是1，可试图改变区段i中的安培数，以使该值等于0，计数器在信号SC(或SD)的后沿被增值或减值。计数器52可以沿着由信号末端加和末端减所信号通知的减或加方向溢出，时隙优化在溢出(末端加、末端减)时或异或门56处误差信号变化时终止。OR门55的输出因此而被设置为1，计数器54(计数对应于当时正在优化的时隙i)增值。每个时隙的计数被高速缓存在高速缓存器53中。信号Scount用于在边沿循环时选择属于时隙i的正确控制矢量。
此布置中的计数器52是首先设置为例如值2的三位递增/递减计数器。通过图4所示单元45，计算与输出信号CANH和CANL相关联的误差信号。在本实例下假设这是针对某一时隙，例如在边沿发生后的第二时隙，对于此时隙已经存在从上一循环计算且被高速缓存在高速缓存元件58中的陈旧值。因此，当由单元45提供的误差信号指示误差时，计数器52减1，且在没有误差的情况下指示计数器52加1。如果与高速缓存的陈旧误差信号相比误差信号已经改变时，则中断调整输出电流。当计数器52信号通知沿正向或负向溢出时，计数器54加1。因此，图5所示电路中的计数器52用于使相关相位的振幅离散化，而计数器54则选择或标识相应时隙i。
现在参照图6，特别举例说明了信号Scount、SC、SD、CANH、CANL和sig_err的示意图，仅考虑了四个时隙(p＝4)，如何优化已在输入信号IN的第一后沿上开始并处于时隙(COUNTC＝)2中是显然的。在输入信号IN的第二后沿上，时隙2中的电流增大。但是由于在时隙2中不存在误差信号的变化，电流在输入信号IN的第三后沿上进一步增大，导致时隙2中的误差信号CM的变化，引起下一个时隙被优化的COUNTC信号的变化。例如，在输入信号IN的后沿上，信号Scount开始在相应边沿出现之后由信号SC预定的时间段内进行计时。在此布置中，如前所述，信号SC被设计为在输入信号IN的相应边沿上开始但并不扩展，直至下一个边沿发生后安全地经过输出信号CANH和CANL的边沿为止。信号SD是SC的补充信号，其在前沿发生之后的一定时间段内施加信号Scount。然后，由表示---例如---共模误差的输出信号CANH和CANL实现的误差信号CM引起1位误差信号CM_Err，其持续时间在两个时隙以上。
现在参照图7，其举例说明了与输入信号IN的相应边沿相比，首先优化输出信号CANH、CANHL的延迟(框“延迟优化”)，其次优化切换响应(框“切换响应优化”)的过程的状态图。
首先，在开始之后，框“延迟优化”等待输入信号IN的相应边沿，其后感测表示延迟的时间间隔tdellR2D，其在随后的两级分析中首先与表示最佳值的时间间隔TdelR2DOPT相比较，该比较的结果是晶体管4设置为选通电流Igl1，而晶体管3设置为Igh1。当时间间隔tdelR2D与时间间隔TdelR2DOPT相比较小时，则表示两个输出晶体管3、4的选通电流Igl1和Igh1的计数减1，随后比较时间间隔tdelR2D和时间间隔TdelR2DOPT，查看所感测的值tdelR2D是否大于TdelR2DOPT。
如果是这样，则把表示两个输出晶体管3、4的选通电流Igl1和Igh1的计数加1。为此，进行关于时间间隔tdelR2D是否等于时间间隔TdelR2DOPT的测试，如果是这样，则该过程跳到框“切换响应优化”，由此本过程中的“相等”意味着所感测的延迟在被定义为最佳值的时间间隔tSW2DOPT内。当在头两次比较中未发生溢出时，该过程后退到用于随后的(相应)边沿的框的开始以等待下一个边沿。当发生溢出时，该过程跳到用于随后的(相应)边沿的框“切换响应优化”。
在“切换响应优化”框中，该过程同样等待输入信号IN的相应边沿，在该相应边沿之后感测表示切换响应的时间间隔tSWR2D。这后面进而是三级分析，在该三级分析中，首先，将在每种情况下感测的值与表示最佳值的时间间隔tSWR2DOPT相比较，根据结果，分别针对晶体管4和3来调整选通电流Igl2或Igh2。
当时间间隔tSWR2D小于表示时间间隔tSWR2DOPT的计数时，两个输出晶体管的选通电流Igl2和Igh2减1。随后，将时间间隔tSWR2D和tSWR2DOPT相比较以查看所感测的值tSWR2D是否大于tSWR2DOPT。如果是这样，则把表示两个输出晶体管的选通电流Igl2和Igh2的计数加1。为此，进行时间间隔tSWR2D是否等于时间间隔tSWR2DOPT的测试，如果是这样，则终止优化。当在头两次比较中未发生溢出时，该过程返回随后(相应)边沿的框的开始并等待下一个边沿，否则当发生溢出时，终止优化。
现在参照图8，举例说明了再次对应于输入信号IN的示图，以便输入信号IN的后沿或前沿又触发一系列时隙，然而这些时隙不覆盖输入信号IN的总脉冲持续时间，其代表一个特定的所达到的相移且在下文中称为离散相位PhD。当边沿发生时，立刻生成两个离散相位。从两个输出信号CANH和CANL的差得出这两个信号的延迟和切换响应，在下文中称为VDiff。延迟的确定是基于值VDiff，即Vth1，以使低于Vth1的值的范围被视为静寂时间(dead time)或延迟。
根据所示示例中的离散相位值，存在一个时隙的延迟，直至差值VDiff超过值Vth1为止，在此发生之前所经历的时间是表示延迟的TtelR2D。直至达到值Vth2为止，随后是另一时间间隔(实际上是边沿斜率的函数)，直至总共由此时间间隔和延迟实现表示切换响应的时间间隔TSWR2D为止。
延迟和切换响应的超时，即在已达到值Vth2时结束实际切换动作。在本示例中，延迟在相位1范围内，且切换响应在相位2范围内。其中一个输出晶体管3、4的选通电流，例如，在相位1期间采取值Igl1(或Igh1)，随后在相位2期间采取较低值Igl2(或Igh2)。通过提供较大数目时隙，可以实现更好相位适应，换言之是较高的相位分辨率。随后对多个状态变化进行调整，并在分析中再次在后沿(从隐性到显性的状态变化)和前沿(从显性到隐性的状态变化)之间进行区别。
除调整对称性和边沿形状之外，本过程还优化时间点和其优化的时间范围，这是因为发生误差的原因许多，使适应失真。这就是为什么例如仅在一定的时间点根据某个事件是否发生来高速缓存或分析用于优化边沿形状的误差信号的原因，所述某个事件诸如像在输入信号中的至少一个上发生边沿、干扰信号、在不许可值范围(过电压/欠电压)内发生输出信号、发生双线导体上的信号的边沿形状不能只受总线驱动器的影响的任何总线状态、以及激活不期望优化的驱动器发生的信号。
例如CAN总线中的此类干扰可以是局部网络操作、EMC干扰、总线错误、电报末尾的确认位或仲裁相位中的冲突。这就是为什么要选择优化时间点以允许优化适应的原因，如可以通过排除一些相位以及将其它相位标识为在一定条件下可以为开始、中断、终止和/或防止对边沿予以优化时特别有利而做的那样。除此之外，在优化完成时，可以判定是否将接受被确认为最佳的配置。如果接受，则在下一次机会时(如所定义的时间或温度变化等)，开始重新优化，得到新的配置，否则接管陈旧配置。相反，可以在达到迭代步骤的最大数目、已发生溢出时或者当高速缓存矢量与新矢量之间的差过大时将配置扔弃或不开始优化。除此之外，当其中已发生误差时，诸如像当在总线上发生短路时或误差信号脱离规定的数值范围时等等，可以中断优化。
现在参照图9，举例说明了示出如何在必要时通过接收处理框70、72、73和76的数据按照处理框71的指示对优化对称性和边沿形状的时间点本身进行优化的信号流程图。在此布置中，处理框73提供触发信号(其可以例如被定期激活，或者当芯片温度变化过大时)，而其它处理框70、72和76提供数据，导致开始、停止或中断优化，或者新矢量的复位(意味着早先优化的结果被接管)时，例如，由于外部EMC辐射而变得如此失真以致于接管优化结果没有意义，例如特别是处理框70可以用信号通知总线错误(短路至GND、VS、VCC...)。在这种情况下，共模信号如此失真以致于可以停止、中断或阻止优化(导致其在此类条件下不开始)。
另外，处理框72可以提供有关协议的数据(或从OSI分层模型的甚至更高层级)，由此可以得出激活驱动器的信号的发生的时间窗，其中不需要进行优化。例如，在CAN协议电报结束时，可以发送确认位，或者在电报开始时尚未断定仲裁相位，可能导致唯一的收发机不能确定总线电压，在这种情况下优化将引起错误的结果。另外，可以监测优化图本身(处理框76)。例如，如果优化未能会聚(由处理框77的信号ALG_state指示)或者如果结果过多地偏离先前结果或者如果共模信号在优化期间未能保持在容许范围内(例如EMC情况)，可以决定不接受优化结果或中断优化。
根据接收到的数据和信号，在条件许可时，处理框71启动处理框77，其优化新矢量的默认矢量并将因此更新的矢量转送到处理框78，其结果是，依照更新的输出信号CANH和CANL来调整输出级。可以通过由处理框71和76的相应中断信号来中断优化。处理框76部分地从处理框77接收终止其活动的信号或改变其基本判定算法的信号ALG_state。通过相应的新算法，在处理框76中进行优化是否充分的判定。如果优化完整，则激活处理框75，如果不是这样，则激活处理框74。
虽然已详细地描述了本发明及其优点，但应理解的是在不脱离随附权利要求所定义的本发明的精神和范围的情况下在本文中可以进行各种修改、替换、和变更。例如，本领域的技术人员很容易理解在仍保持在本发明的范围内时可以改变电压和极性。
此外，本申请的范围并不意图局限于本说明书中所公开的过程、机器、制造、物质组成、装置、方法以及步骤的具体实施例。本领域的普通技术人员将很容易根据本发明的公开内容理解根据本发明可以利用目前已存在或以后要开发的执行与本文所述的相应实施例基本上相同的功能或实现基本上相同的结果的过程、机器、设计、物质组成、装置、方法或步骤。因此，随附权利要求意图在其范围内包括此类过程、机器、制造、物质组成、装置、方法或步骤。

Claims (25)

1.一种由双态逻辑输入信号生成两个互补输出电流的双线导体的驱动电路，包括：
两个输出级，其中每个输出级在输出端处由所述输入信号生成所述两个输出电流中的一个，且其中一个输出电流在输出电流的安培数方面可以进行调整，以及
控制器，耦合到所述两个输出级，用于分析在所述两个输出级的输出端出现的输出电压，在所述输入信号状态变化之后的至少两个时隙中的每一个内生成由此导出的误差信号，高速缓存所述误差信号或从其得到的信号，并在所述输入信号的最近状态变化之后的任意时隙中根据所述高速缓存的误差信号或根据从其得到的高速缓存的信号来调整一个输出级的输出电流。
2.如权利要求1所述的驱动电路，其中，所述误差信号是两个输出电压之和的一半与基准电压之间的差的函数。
3.如权利要求1或2所述的驱动电路，其中，所述误差信号是两个输出电压之间的差的函数。
4.如权利要求1、2或3所述的驱动电路，其中，由所述控制器来进行一个输出级的所述输出电流的调整，直至在所述输入信号的多个状态变化内实现对称为止。
5.如前述权利要求中任何一项所述的驱动电路，其中，在所述输入信号中，发生从一种状态到另一种状态的第一变化和另一种状态到该状态的第二变化，且达到随后的第一状态变化的第一状态变化上和达到随后的第二状态变化的第二状态变化上的误差信号被高速缓存并随后被分析。
6.如前述权利要求中任何一项所述的驱动电路，其中，还可以通过相应的控制信号来调整另一输出级的输出安培数。
7.如权利要求6所述的驱动电路，其中，响应于所述输入信号的状态变化，可通过一定的边沿曲线和所述两个输出信号的边沿曲线来调整输出信号变化。
8.如权利要求7所述的驱动电路，其中，调整所述边沿曲线，以使所达到的信号延迟在所述输入信号方面保持在预定时间窗内。
9.如前述权利要求中任何一项所述的驱动电路，其中，每个输出级包括具有负载路径和栅极的晶体管，每个晶体管的负载路径电路连接在电源电压源的端子与相应输出级的信号输出端之间，以及所述晶体管在其栅极处受到控制，从而施加相应的输出电流。
10.如前述权利要求中任何一项所述的驱动电路，其中，所述控制器被配置为使其以至少部分时间和/或振幅离散来处理误差信号。
11.如前述权利要求中任何一项所述的驱动电路，其中，仅在根据一定事件的发生或不发生而做出反应的一定时隙中高速缓存或分析所述误差信号。
12.如权利要求11所述的驱动电路，其中，此类事件是至少一个输出信号的边沿的发生、干扰的发生和不许可值范围内误差信号的发生。
13.一种用于在连接双线导体的两个输出端由双态逻辑输入信号生成两个互补输出电流的方法，包括步骤：
在每个输出端由输入信号生成输出信号，其中一个输出电流的安培数可由控制信号来调整；
分析在输出端处实现的每个电压；
在输入信号状态变化之后的至少两个时隙中的每一个内根据输出电压来生成误差信号；
将所述误差信号或从其得到的信号高速缓存，以及
在输入信号的所达到的状态变化之后的可选时隙中根据高速缓存的误差信号或根据据其的高速缓存的信号来调整输出电流。
14.如权利要求13所述的方法，其中，所述误差信号是两个输出电压之和的一半与基准电压之间的差的函数。
15.如权利要求13或14所述的方法，其中，所述误差信号是两个输出电压之间的差的函数。
16.如权利要求13、14或15中任何一项所述的方法，其中，由所述控制器来进行一个输出级的输出电流的调整，直至在所述输入信号的几个状态变化上实现对称为止。
17.如权利要求13至16中任何一项所述的方法，其中，在所述输入信号中，发生从一种状态到另一种状态的第一变化和从另一种状态到该状态的第二变化，且达到随后第一状态变化时在第一状态变化上和达到随后第二状态变化时在第二状态变化上的误差信号被高速缓存并随后被分析。
18.如权利要求13至17中任何一项所述的方法，其中，通过相应控制信号也可以调整另一输出级的输出安培数。
19.如权利要求18所述的方法，其中，响应于所述输入信号的状态变化，通过一定边沿曲线和两个输出信号的边沿曲线可调整输出信号变化。
20.如权利要求19所述的方法，其中，调整所述边沿曲线，以使所达到的信号延迟在所述输入信号方面保持在预定值以下。
21.如权利要求13至20中任何一项所述的方法，其中，所述控制器被配置为使得其以至少部分时间和/或振幅离散来处理误差信号。
22.如权利要求13至21所述的方法，其中，根据至少一个某个事件的发生或不发生仅在一定时隙中高速缓存和/或分析所述误差信号。
23.如权利要求22所述的方法，其中，某个事件是所述输出信号中的至少一个的边沿的发生、干扰信号的发生和/或不许可值范围内输出信号的发生。
24.如权利要求22或23所述的方法，其中，某个事件是总线上这样的状态的发生，在该状态下所述双线导体上信号的边沿形状不只受到相关输出级的影响。
25.如权利要求22、23或24所述的方法，其中，某个事件是不期望优化的输出级的激活信号的发生。
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