TWI840904B - 電壓保持裝置與使用其的電子裝置 - Google Patents

Abstract

本發明提出的技術方案是利用一個電壓差是否到達遲滯比較器的遲滯電壓，來做電容之電荷的有效率更新，並追求更低的功耗。另一方面，由於先進的電壓保持電路為追求更低的功耗，刷新時間必須設計的更長，導致在無法做大量良率測試，然而，本發明提出的技術方案可配合相關應用線路將測試時間大幅地縮短，增加電壓保持裝置的可測性與可靠度。

Description

電壓保持裝置與使用其的電子裝置

本發明涉及一種電壓保持裝置與使用其的電子裝置，且特別是可以進行快速測試與具有高電壓精準度的電壓保持裝置與使用其的電子裝置。

傳統電壓保持電路的設計，會使用時脈信號來做電荷的更新，以維持電壓精準度。在電壓精準度越來越高的需求下，環境對電荷的影響會讓使用者必須挑選最短的刷新時間(fresh time)，但這使得電壓保持電路的耗電無法更有效率地降低。另外一方面，由於先進的電壓保持電路為追求更低的功耗，故將刷新時間做得更長，故無法做大量良率測試，導致電壓保持電路的可測性與可靠度降低。

請參照圖1，圖1是傳統電壓保持電路的電路示意圖。電壓保持電路100包括兩個PMOS電晶體MP1、MP2、兩個電容C1、C2與兩個二極體D1、D2。透過控制信號CS1對PMOS電晶體MP1、MP2的控制，PMOS電晶體MP1、MP2會導通或關閉，以藉此讓輸入的電壓Vin對電容C1充電與讓電壓Vh對電容C2充電，或者讓電容C1、C2放電。電壓保持電路100會輸出透過電容C2保持的電壓Nout。進一步地，在PMOS電晶體MP1、MP2導通時，電容C2保持的電壓Nout會等於電壓Vin；在PMOS電晶體MP1、MP2關閉時，電容C2保持的電壓Nout就會因為PMOS電晶體MP1、MP2的漏電流而偏離預定的電壓值。在漏電流很小時，雖然電容C2保持的電壓Nout不會快速地偏離預定的電壓值，但為了確保高電壓精準度的要求，電壓保持電路100必須使用較短的刷新時間，故導致耗電無法更有效率地降低。

請參照圖2，圖2是傳統電壓保持裝置的電路示意圖。電壓保持裝置300包括電壓產生電路310、參考電流產生電路320、電容C1、C2、開關S1、S2、遲滯比較器330與控制邏輯340。於此實施例中，遲滯比較器330比較電壓V1、V2，並判斷電壓差是否到達遲滯比較器330的遲滯電壓V_hys，以產生比較結果信號。控制邏輯340根據比較結果信號控制電壓產生電路310產生的電壓Vin與控制開關S1、S2的導通與關閉。電壓產生電路310根據參考電流產生電路320提供的參考電流IREF與比較結果信號產生電壓Vin。

請同時參照圖2與圖3，圖3是圖2之電壓保持裝置之部分信號的波形圖。在保持期間t_hold，開關S1、S2關閉，電壓產生電路310產生的電壓Vin的電壓值大於參考電壓V_ref的電壓值，故能透過開關S1、S2的漏電流對電容C1、C2充電，使得電容C1、C2上的電壓V1、V2的電壓值自參考電壓V_ref的電壓值開始上升。因為電容C1、C2電容值不同，所以充電速度不同。對應地，電容C1、C2上的電壓V1、V2的電壓差隨時間上升，並且在電壓V1、V2的電壓差到達遲滯比較器330的遲滯電壓V_hys後，比較結果信號轉態使得控制邏輯340將開關S1、S2導通，且電壓保持裝置300進入取樣期間t_sample。於取樣期間t_sample，電壓產生電路310產生的電壓Vin的電壓值等於參考電壓V_ref的電壓值，電壓V1、V2會開始下降至參考電壓V_ref的電壓值，並且接著在電壓V1、V2下降至參考電壓V_ref的電壓值後，比較結果信號轉態使得控制邏輯340將開關S1、S2關閉，且電壓保持裝置300再次進入保持期間t_hold。

由於，在保持期間t_hold，漏電流對電容C1、C2充電使得電壓V1、V2都是上升，電壓V1、V2的電壓差必須到達遲滯電壓V_hys後，才能使得遲滯比較器330的比較結果信號轉態，因此，電壓保持裝置300需要花費較長的時間進行保持，也就是刷新速度降低。再者，電壓V1必須上升到一定電壓值才能使得電壓V1、V2的電壓差到達遲滯電壓V_hys，因此，電壓產生電路310必須得輸出更高電壓值的電壓Vin來對電容C1、C2充電。於圖2與圖3中，參考電壓V_ref的電壓值若為1.2伏特，則低壓降穩壓器(LDO)之提供電壓的電壓值必須是1.2伏特的1.5倍，也就是1.8伏特。若設計電容C2的電容值為電容C1之電容值的10倍，遲滯電壓V_hys為50毫伏，以及通過開關S1的漏電流是通過開關S2的漏電流的0.12倍時，電壓V2的最大電壓值為1.45伏特，這表示低壓降穩壓器必須輸出2.175伏特的供應電壓，其超過1.8伏特的110%(1.98伏特)，因此電壓保持裝置300的做法會使得操作於低電壓的低壓降穩壓器燒毀。

本發明實施例提供一種電壓保持裝置，此電壓保持裝置包括第一電壓保持電路、第二電壓保持電路、第一輸入端電壓選擇裝置、第二輸入端電壓選擇裝置與電壓差偵測器。第一電壓保持電路具有第一電容、第一輸入端與用於產生第一電壓的第一輸出端，其中第一電容電性連接於低電壓與第一輸出端之間，且第一輸入端與第一輸出端的導通與斷路由開關控制信號決定。第二電壓保持電路具有第二電容、第二輸入端與用於產生第二電壓的第二輸出端，其中第二電容電性連接於低電壓與第二輸出端之間，且第二輸入端與第二輸出端的導通與斷路由開關控制信號決定。第一輸入端電壓選擇裝置電性連接第一輸入端，用於選擇性提供參考電壓、測試參考電壓與系統高電壓的一者給第一輸入端作為第一輸入電壓。第二輸入端電壓選擇裝置電性連接第二輸入端，用於選擇性地提供系統低電壓與參考電壓的一者給第一輸入端作為第二輸入電壓。電壓差偵測器電性連接第一電壓保持電路與第二電壓保持電路，用於偵測第一電壓與第二電壓之間的電壓差，並根據電壓差產生開關控制信號。

本發明實施例還提供一種使用上述電壓保持裝置的電子裝置，此電子裝置包括前述電壓保持裝置與電性連接此電壓保持裝置的系統電路。

綜上所述，相較於先前技術，本發明提供的電壓保持裝置具有更低的功耗，且可以增加電壓保持裝置的可測性與可靠度，甚至允許使用低電壓操作的低壓降穩壓器，而不會有燒毀低壓降穩壓器的情況發生。

為了進一步理解本發明的技術、手段和效果，可以參考以下詳細描述和附圖，從而可以徹底和具體地理解本發明的目的、特徵和概念。然而，以下詳細描述和附圖僅用於參考和說明本發明的實現方式，其並非用於限制本發明。

現在將詳細參考本發明的示範實施例，其示範實施例會在附圖中被繪示出。在可能的情況下，在附圖和說明書中使用相同的元件符號來指代相同或相似的部件。另外，示範實施例的做法僅是本發明的設計概念的實現方式之一，下述的該等示範皆非用於限定本發明。

為解決先前技術的問題，本發明提出的技術方案是利用一個電壓差是否到達遲滯比較器的遲滯電壓，來做電容之電荷的有效率更新，並追求更低的功耗。另一方面，由於先進的電壓保持電路為追求更低的功耗，刷新時間必須設計的更長，導致在無法做大量良率測試，然而，本發明提出的技術方案可配合相關應用線路將測試時間大幅地縮短，增加電壓保持裝置的可測性與可靠度。

進一步地說，本發明提出的技術方案使用兩個電壓保持電路，此兩個電壓保持電路分別使用兩個電流方向相同的電流對兩個電容充放電，再用一個電壓差偵測器偵測兩者電壓差，如遲滯比較器，遲滯電壓可被設定為需要達到的保持電壓精準度。之後，利用電壓差偵測器產生的開關控制信號來切換兩個電壓保持電路的開關，以更新兩個電容的電荷。因此，當電流對電容充電，且電容受到製程、電壓與溫度(PVT)影響時，刷新時間也會跟著調整，亦即，本發明提出的技術方案可以靠著準確的遲滯電壓，就可維持保持高電壓精準度。再者，在進行測試時，使用兩組電壓保持電路以及兩個電流方向相同的大電流，以直接量測電壓差偵測器所設計之遲滯電壓是否符合預期，亦即，直接判斷電壓變化量，以藉此快速檢測電壓精準度是否合乎使用。

首先，請參照圖4，圖4是本發明實施例的電壓保持裝置的電路示意圖。電壓保持裝置400包括電壓保持電路410、420、電壓差偵測器430與輸入端電壓選擇裝置440、450。電壓保持裝置400可以操作於操作模式下或測試模式下。操作模式下，電壓保持裝置400為一般操作，用於進行取樣與保持，使得電壓保持電路410的輸出端與電壓保持電路420的輸出端之穩態的參考電壓V_ref得已被取樣，電壓保持裝置400並透過電壓差偵測器430對電壓保持電路410、420的控制來維持保持高電壓精準度。在測試模式下，電壓保持裝置400為檢測操作，用於快速檢測電壓精準度是否合乎使用。

電壓保持電路410具有電容C1、輸入端與用於產生電壓V1的輸出端，電容C1電性連接於低電壓(例如，接地電壓)與電壓保持電路410的輸出端之間，且電壓保持電路410的輸入端與輸出端的導通與斷路由開關控制信號SW決定。例如，透過使用開關控制信號SW控制設置於電壓保持電路410的輸入端與輸出端之間的PMOS電晶體MP1來實現，其中PMOS電晶體MP1具有做為電壓保持電路410的輸入端的汲極、接收開關控制信號SW的閘極與作為電壓保持電路410的輸出端的源極。PMOS電晶體MP1可以改用其他類型的電晶體或切換開關來實現，且本發明不以此為限制。

電壓保持電路420具有電容C2、輸入端與用於產生電壓V2的輸出端，其中電容C2電性連接於低電壓與電壓保持電路420的輸出端之間，且電壓保持電路420的輸入端與輸出端的導通與斷路由開關控制信號SW決定，例如透過使用開關控制信號SW控制設置於電壓保持電路420的輸入端與輸出端之間的PMOS電晶體MP2來實現。PMOS電晶體MP2具有做為電壓保持電路420的輸入端的汲極、接收開關控制信號SW的閘極與作為電壓保持電路420的輸出端的源極。PMOS電晶體MP2可以改用其他類型的電晶體或切換開關來實現，且本發明不以此為限制。

電壓差偵測器430電性連接電壓保持電路410、420。電壓差偵測器430用於偵測電壓V1、V2之間的電壓差，並根據電壓差產生開關控制信號SW。電壓差偵測器430可以是遲滯比較器431，並具有遲滯電壓V_hys，當電壓差由零上升到達遲滯電壓V_hys，則電壓差偵測器430輸出的開關控制信號SW由邏輯高準位變成邏輯低準位，其中電壓差由零上升到達遲滯電壓V_hys的期間為保持期間。當電壓差由遲滯電壓V_hys的電壓值下降到零時，則電壓差偵測器430輸出的開關控制信號SW由邏輯低準位變成邏輯高準位，其中電壓差由遲滯電壓V_hys的電壓值下降到零的期間為取樣期間。當然，本發明不以遲滯比較器431為電壓差偵測器430之實施方式為限制，其他類型的電壓差偵測裝置也可能用於實現電壓差偵測器430的功能。

輸入端電壓選擇裝置440電性連接電壓保持電路410的輸入端，用於選擇性提供參考電壓V_ref、測試參考電壓V_test與系統高電壓AVDD的一者給電壓保持電路410的輸入端作為輸入電壓。輸入端電壓選擇裝置440包括選擇器SE1、SE2，=選擇器SE1的輸出端電性連接電壓保持電路410的輸入端，選擇器SE1的兩個輸入端分別電性連接系統高電壓AVDD與選擇器SE2的輸出端，以及選擇器SE2的兩個輸入端分別電性連接參考電壓V_ref與測試參考電壓V_test。在其他實現方式中，選擇器SE1、SE2的組合可以改用具有三個輸入端與一個輸出端的選擇器來實現。總而言之，輸入端電壓選擇裝置440的實現方式非用於限定本發明。

輸入端電壓選擇裝置450電性連接電壓保持電路420的輸入端，用於選擇性地提供系統低電壓AVSS與參考電壓V_ref的一者給電壓保持電路420的輸入端作為輸入電壓。輸入端電壓選擇裝置450包括選擇器SE3，選擇器SE3的輸出端電性連接電壓保持電路420的輸入端，選擇器SE3的兩個輸入端分別電性連接系統低電壓AVSS與參考電壓V_ref。

請同時參照圖4與圖5，圖5是本發明實施例的電壓保持裝置於操作模式下之部分信號的波形圖。於操作模式下，電壓保持裝置400之電壓V1在時間點t0至t1之間是由參考電壓V_ref往上升，電壓保持裝置400之電壓V2在時間點t0至t1之間是由參考電壓V_ref往下降，其中時間點t0至t1之間的期間為保持期間，開關控制信號SW為邏輯高準位，以使PMOS電晶體MP1、MP2關閉；PMOS電晶體MP1的汲極透過選擇器SE1接到系統高電壓AVDD，PMOS電晶體MP2的汲極透過選擇器SE3接到系統低電壓AVSS，使得PMOS電晶體MP1的漏電流經由系統高電壓AVDD對電容C1充電，PMOS電晶體MP2的漏電流經由系統低電壓AVSS對電容C2放電，藉此在時間點t0至t1之間，電壓V1會上升且電壓V2會下降。在時間點t1，電壓V1、V2之間的電壓差到達遲滯電壓V_hys，使得開關控制信號SW由邏輯高準位變成邏輯低準位，以使PMOS電晶體MP1、MP2導通，時間點t1之後的一小段期間(細節如圖7所示)為取樣期間。在取樣期間，電壓V1下降至參考電壓V_ref，以及電壓V2上升至參考電壓V_ref，使得取樣出來的電壓V1、V2為參考電壓V_ref。在電壓V1、V2為參考電壓V_ref時，開關控制信號SW變為邏輯高準位，取樣期間結束，並再次進入保持期間。

請繼續參照圖4，於測試模式下，強制地使得開關控制信號SW為邏輯低準位，故電壓保持電路410的輸入端與輸出端導通(亦即，PMOS電晶體MP1導通)，電壓保持電路420的輸入端與輸出端導通(亦即，PMOS電晶體MP2導通)。輸入端電壓選擇裝置440選擇系統高電壓AVDD作為電壓保持電路410的輸入電壓，以及輸入端電壓選擇裝置450選擇系統低電壓AVSS作為電壓保持電路420的輸入電壓，以藉此進行第一測試，第一測試包括測試輸入端電壓選擇裝置440的選擇器SE1是否正常、測試輸入端電壓選擇裝置450的選擇器SE3是否正常以及測試電壓差偵測器430是否正常。如果正常運作，電壓V1會上升，且電壓V2會下降，使得電壓差到達遲滯電壓V_hys，並且開關控制信號SW變為邏輯高準位。另外，第一測試更包括同時地針對了PMOS電晶體MP1、MP2與電容C1、C2是否正常進行了測試。

進行上述的第一測試後，接著，仍強制地使得開關控制信號SW為邏輯低準位，但是讓輸入端電壓選擇裝置440選擇參考電壓V_ref作為電壓保持電路410的輸入電壓，以及輸入端電壓選擇裝置450選擇參考電壓V_ref作為電壓保持電路420的輸入電壓，以藉此進行第二測試，第二測試包括測試輸入端電壓選擇裝置440的選擇器SE1是否正常、測試SE2、輸入端電壓選擇裝置450的選擇器SE3是否正常以及測試電壓差偵測器430是否正常。如果正常運作，電壓V1、V2將維持在參考電壓V_ref，且開關控制信號SW將維持為邏輯低準位。另外，第二測試更包括同時地針對了PMOS電晶體MP1、MP2與電容C1、C2是否正常進行了測試。

請接著參照圖4與圖6，圖6是本發明實施例的電壓保持裝置於測試模式下部分信號的波形圖。如同圖6所示，於測試模式下，進行前面第一測試與第二測試後，在時間點t3，強制使開關控制信號SW為邏輯高準位，測試參考電壓V_test變成邏輯高準位，且輸入端電壓選擇裝置440會選擇測試參考電壓V_test輸入到電壓保持電路410，以及輸入端電壓選擇裝置450會選擇參考電壓V_ref輸入到電壓保持電路420，以藉此進行第三測試，其中第三測試包含測試輸入端電壓選擇裝置440的選擇器SE1與SE2是否正常、測試輸入端電壓選擇裝置450的選擇器SE3是否正常、測試電壓差偵測器430是否正常以及測試電壓差偵測器430的遲滯電壓V_hys是否偏移於預定值。另外，第三測試更包括同時地針對了PMOS電晶體MP1、MP2與電容C1、C2是否正常進行了測試。

透過上述第一測試、第二測試與第三測試可以快速地知悉操作路徑上的選擇器SE1、SE2、SE3、電容C1、C2與電壓差偵測器430是否正常地如預期地運作。不同於先前技術的測試，需要花費較長的時間，本發明的電壓保持裝置400之架構使得測試簡化，不需要耗費太多時間，因此能夠提供電壓保持裝置400的的可測性與可靠度降。

請同時參照圖4與圖7，圖7是本發明實施例的電壓保持裝置於操作模式下之部分信號的另一波形圖。圖7的波形圖實際上是圖5之波形圖的放大示意圖。於操作模式下，當所述電壓差由所述遲滯電壓下降至零後，進入保持期間t_hold，電壓差偵測器430產生開關控制信號SW使得PMOS電晶體MP1、MP2關閉，輸入端電壓選擇裝置440選擇系統高電壓AVDD做為電壓保持電路410的輸入電壓，輸入端電壓選擇裝置450選擇系統低電壓AVSS做為電壓保持電路420的輸入電壓，以透過兩個漏電流(電壓保持電路410之PMOS電晶體MP1的漏電流與電壓保持電路420之PMOS電晶體MP2的漏電流)對電容C1充電與對電容C2放電，以使電壓V1自參考電壓V_ref上升與電壓V2自參考電壓V_ref下降，並使電壓差由零上升至遲滯電壓V_hys。

當電壓差由零上升到達遲滯電壓V_hys後，進入取樣期間t_sample，電壓差偵測器430產生開關控制信號SW使得PMOS電晶體MP1、MP2導通，輸入端電壓選擇裝置440選擇選擇參考電壓V_ref做為電壓保持電路410的輸入電壓，輸入端電壓選擇裝置450選擇選擇參考電壓V_ref做為電壓保持電路420的輸入電壓，以使電壓V1下降至參考電壓V_ref與電壓V2上升至參考電壓V_ref，並使電壓差由遲滯電壓V_hys下降至零。然後，在取樣期間t_sample結束後，進入保持期間t_hold，依此類推。

另外，在本發明實施例中，參考電壓V_ref的電壓值若為1.2伏特，則低壓降穩壓器(LDO)之提供電壓的電壓值必須是1.2伏特的1.5倍，也就是1.8伏特。若設計電容C2的電容值為電容C1之電容值的10倍，遲滯電壓V_hys為50毫伏，以及通過PMOS電晶體MP1的漏電流是通過PMOS電晶體MP2的漏電流的0.12倍時，電壓V2的最大電壓值為1.223伏特，這表示低壓降穩壓器必須輸出1.835伏特的供應電壓，其未超過1.8伏特的110%(1.98伏特)，因此電壓保持裝置400的做法不會使得操作於低電壓的低壓降穩壓器燒毀。

附帶一提的是，本發明實施例還提供一種使用上述電壓保持裝置的電子裝置，此電子裝置包括前述電壓保持裝置與電性連接此電壓保持裝置的系統電路。系統電路依據電子裝置的類型可能是任何形式的功能性晶片或電路，且本發明不以此為限制。

綜合以上所述，本發明實施例提供的電壓保持裝置，具有下述優點：(1)電壓變化量(即，前述的電壓差)會小於電壓差偵測器的遲滯電壓，使電壓保持裝置可以不隨外部因素(例如，製程、電壓與溫度)變化而仍可保持高準度的電壓；(2)測試時可快速測試操作路徑上的所有元件是否成正常工作；(3)測試時只需確保電壓差偵測器的遲滯電壓符合要求，就能確定電壓變化量會小於電壓差偵測器的遲滯電壓，進而得知電壓保持裝置可以達到要求的電壓精準度，不需要經由操作轉換才能得知電壓保持裝置可否達到要求的準度，故能降低測試時間與成本。

應當理解，本文描述的示例和實施例僅用於說明目的，並且鑑於其的各種修改或改變將被建議給本領域技術人員，並且將被包括在本申請的精神和範圍以及所附權利要求的範圍之內。

100、410、420： 電壓保持電路 300、400：電壓保持裝置 310：電壓產生電路 320：參考電流產生電路 330、431：遲滯比較器 340：控制邏輯 430：電壓差偵測器 440、450：輸入端電壓選擇裝置 AVDD：系統高電壓 AVSS：系統低電壓 C1、C2：電容 CS1：控制信號 D1、D2：二極體 IREF：參考電流 MP1、MP2 ：PMOS電晶體 Nout、V1、V2、Vh、Vin：電壓 V_hys：遲滯電壓 V_ref：參考電壓 V_test：測試參考電壓 S1、S2：開關 SE1、SE2、SE3：選擇器 SW：開關控制信號 t0、t1、t3：時間點 t_hold：保持期間 t_sample：取樣期間

提供的附圖用以使本發明所屬技術領域具有通常知識者可以進一步理解本發明，並且被併入與構成本發明的說明書的一部分。附圖示出了本發明的示範實施例，並且用以與本發明的說明書一起用於解釋本發明的原理。

圖1是傳統電壓保持電路的電路示意圖。

圖2是傳統電壓保持裝置的電路示意圖。

圖3是圖2之電壓保持裝置之部分信號的波形圖。

圖4是本發明實施例的電壓保持裝置的電路示意圖。

圖5是本發明實施例的電壓保持裝置於操作模式下之部分信號的波形圖。

圖6是本發明實施例的電壓保持裝置於測試模式下部分信號的波形圖。

圖7是本發明實施例的電壓保持裝置於操作模式下之部分信號的另一波形圖。

400： 電壓保持裝置 410、420： 電壓保持電路 430：電壓差偵測器 431：遲滯比較器 440、450：輸入端電壓選擇裝置 AVDD：系統高電壓 AVSS：系統低電壓 C1、C2：電容 MP1、MP2 ：PMOS電晶體 V1、V2：電壓 V_ref：參考電壓 V_test：測試參考電壓 SE1、SE2、SE3：選擇器 SW：開關控制信號

Claims (10)

1. 一種電壓保持裝置，包括： 第一電壓保持電路，具有第一電容、第一輸入端與用於產生第一電壓的第一輸出端，其中所述第一電容電性連接於低電壓與所述第一輸出端之間，且所述第一輸入端與所述第一輸出端的導通與斷路由開關控制信號決定； 第二電壓保持電路，具有第二電容、第二輸入端與用於產生第二電壓的第二輸出端，其中所述第二電容電性連接於所述低電壓與所述第二輸出端之間，且所述第二輸入端與所述第二輸出端的導通與斷路由所述開關控制信號決定； 第一輸入端電壓選擇裝置，電性連接所述第一輸入端，用於選擇性提供參考電壓、測試參考電壓與系統高電壓的一者給所述第一輸入端作為所述第一輸入電壓； 第二輸入端電壓選擇裝置，電性連接所述第二輸入端，用於選擇性地提供系統低電壓與所述參考電壓的一者給所述第一輸入端作為所述第二輸入電壓；以及 電壓差偵測器，電性連接所述第一電壓保持電路與所述第二電壓保持電路，用於偵測所述第一電壓與所述第二電壓之間的電壓差，並根據所述電壓差產生所述開關控制信號。
2. 如請求項1所述之電壓保持裝置，其中於操作模式下： 當所述電壓差由零上升到達所述電壓差偵測器的遲滯電壓後，所述電壓差偵測器產生所述開關控制信號使得所述第一電壓保持電路的所述第一輸入端與所述第一輸出端導通，以及使得所述第二電壓保持電路的所述第二輸入端與所述第二輸出端導通，所述第一輸入端電壓選擇裝置選擇所述參考電壓做為所述第一輸入電壓，所述第二輸入端電壓選擇裝置選擇所述參考電壓做為所述第二輸入電壓，以使所述第一電壓下降至所述參考電壓與所述第二電壓上升至所述參考電壓，並使所述電壓差由所述遲滯電壓下降至零；以及 當所述電壓差由所述遲滯電壓下降至零後，所述電壓差偵測器產生所述開關控制信號使得所述第一電壓保持電路的所述第一輸入端與所述第一輸出端斷路，以及使得所述第二電壓保持電路的所述第二輸入端與所述第二輸出端斷路，所述第一輸入端電壓選擇裝置選擇所述系統高電壓做為所述第一輸入電壓，所述第二輸入端電壓選擇裝置選擇所述系統低電壓做為所述第二輸入電壓，以透過所述第一電壓保持電路的漏電流與所述第二電壓保持電路分別對所述第一電容充電與對所述第二電容放電，以使所述第一電壓自所述參考電壓上升與所述第二電壓自所述參考電壓下降，並使所述電壓差由零上升至所述遲滯電壓。
3. 如請求項1所述之電壓保持裝置，其中於測試模式下： 使所述第一電壓保持電路的所述第一輸入端與所述第一輸出端導通，使所述第二電壓保持電路的所述第二輸入端與所述第二輸出端導通，使所述第一輸入端電壓選擇裝置選擇所述系統高電壓做為所述第一輸入電壓，以及使所述第二輸入端電壓選擇裝置選擇所述系統低電壓做為所述第二輸入電壓，以對所述第一輸入端電壓選擇裝置、所述第二輸入端電壓選擇裝置與所述電壓差偵測器進行第一測試； 於進行所述第一測試後，使所述第一輸入端電壓選擇裝置選擇所述參考電壓做為所述第一輸入電壓，以及使所述第二輸入端電壓選擇裝置選擇所述參考電壓做為所述第二輸入電壓，以對所述第一輸入端電壓選擇裝置、所述第二輸入端電壓選擇裝置與所述電壓差偵測器進行第二測試；以及 於進行所述第二測試後，使所述第一輸入端電壓選擇裝置選擇所述測試參考電壓做為所述第一輸入電壓，以及使所述第二輸入端電壓選擇裝置選擇所述參考電壓做為所述第二輸入電壓，以對所述第一輸入端電壓選擇裝置、所述第二輸入端電壓選擇裝置與所述電壓差偵測器進行第三測試。
4. 如請求項1所述之電壓保持裝置，其中所述第一輸入端電壓選擇裝置包括： 第一選擇器以及第二選擇器，其中所述第一選擇器的一輸出端電性連接所述第一輸入端，所述第一選擇器的兩個輸入端分別電性連接所述系統高電壓與所述第二選擇器的一輸出端，以及所述第二選擇器的兩個輸入端分別電性連接所述參考電壓與所述測試參考電壓。
5. 如請求項1所述之電壓保持裝置，其中所述第二輸入端電壓選擇裝置包括： 第三選擇器，其中所述第三選擇器的一輸出端電性連接所述第二輸入端，所述第三選擇器的兩個輸入端分別電性連接所述系統低電壓與所述參考電壓。
6. 如請求項1所述之電壓保持裝置，其中所述第一電壓保持電路包括： 第一PMOS電晶體，具有做為所述第一輸入端的汲極、接收所述開關控制信號的閘極與作為所述第一輸出端的源極；以及 所述第一電容。
7. 如請求項1所述之電壓保持裝置，其中所述第二電壓保持電路包括： 第二PMOS電晶體，具有做為所述第二輸入端的汲極、接收所述開關控制信號的閘極與作為所述第二輸出端的源極；以及 所述第二電容。
8. 如請求項1所述之電壓保持裝置，其中所述電壓差偵測器為一遲滯比較器。
9. 如請求項1所述之電壓保持裝置，其中所述電壓差由所述電壓差偵測器的遲滯電壓下降至零的期間為取樣期間，以及於所述電壓差由零上升到達所述遲滯電壓的期間為保持期間，其中於所述保持期間，所述第一電壓自所述參考電壓上升，且所述第二電壓自所述參考電壓下降，以及於所述取樣期間，所述第一電壓下降至所述參考電壓且所述第二電壓上升至所述參考電壓。
10. 一種電子裝置，包括： 如請求項1至9所述之電壓保持裝置； 系統電路，電性連接所述電壓保持裝置。