CN117555377A - 电压保持设备与使用其的电子设备 - Google Patents

Abstract

本申请提供一种电压保持设备与使用其的电子设备，是利用一个电压差是否到达迟滞比较器的迟滞电压，来做电容的电荷的有效率更新，并追求更低的功耗。另一方面，由于先进的电压保持电路为追求更低的功耗，刷新时间必须设计的更长，导致无法做大量良率测试，然而，本发明提出的技术方案可配合相关应用线路将测试时间大幅地缩短，增加电压保持设备的可测性与可靠度。

Description

电压保持设备与使用其的电子设备

技术领域

本发明涉及一种电压保持设备与使用其的电子设备，且特别是可以进行快速测试与具有高电压精准度的电压保持设备与使用其的电子设备。

背景技术

传统电压保持电路的设计，会使用时钟信号来做电荷的更新，以维持电压精准度。在电压精准度越来越高的需求下，环境对电荷的影响会让使用者必须挑选最短的刷新时间(fresh time)，但这使得电压保持电路的耗电无法更有效率地降低。另外一方面，由于先进的电压保持电路为追求更低的功耗，故将刷新时间做得更长，故无法做大量良率测试，导致电压保持电路的可测性与可靠度降低。

请参照图1，图1是传统电压保持电路的电路示意图。电压保持电路100包括两个PMOS晶体管MP1、MP2、两个电容C1、C2与两个二极体D1、D2。通过控制信号CS1对PMOS晶体管MP1、MP2的控制，PMOS晶体管MP1、MP2会导通或关闭，以借此让输入的电压Vin对电容C1充电与让电压Vh对电容C2充电，或者让电容C1、C2放电。电压保持电路100会输出通过电容C2保持的电压Nout。进一步地，在PMOS晶体管MP1、MP2导通时，电容C2保持的电压Nout会等于电压Vin；在PMOS晶体管MP1、MP2关闭时，电容C2保持的电压Nout就会因为PMOS晶体管MP1、MP2的漏电流而偏离预定的电压值。在漏电流很小时，虽然电容C2保持的电压Nout不会快速地偏离预定的电压值，但为了确保高电压精准度的要求，电压保持电路100必须使用较短的刷新时间，故导致耗电无法更有效率地降低。

请参照图2，图2是传统电压保持设备的电路示意图。电压保持设备300包括电压生成电路310、参考电流生成电路320、电容C1、C2、开关S1、S2、迟滞比较器330与控制逻辑340。于此实施例中，迟滞比较器330比较电压V1、V2，并判断电压差是否到达迟滞比较器330的迟滞电压V_hys，以生成比较结果信号。控制逻辑340根据比较结果信号控制电压生成电路310生成的电压Vin与控制开关S1、S2的导通与关闭。电压生成电路310根据参考电流生成电路320提供的参考电流IREF与比较结果信号生成电压Vin。

请同时参照图2与图3，图3是图2的电压保持设备的部分信号的波形图。在保持期间t_hold，开关S1、S2关闭，电压生成电路310生成的电压Vin的电压值大于参考电压V_ref的电压值，故能通过开关S1、S2的漏电流对电容C1、C2充电，使得电容C1、C2上的电压V1、V2的电压值自参考电压V_ref的电压值开始上升。因为电容C1、C2电容值不同，所以充电速度不同。对应地，电容C1、C2上的电压V1、V2的电压差随时间上升，并且在电压V1、V2的电压差到达迟滞比较器330的迟滞电压V_hys后，比较结果信号转态使得控制逻辑340将开关S1、S2导通，且电压保持设备300进入取样期间t_sample。于取样期间t_sample，电压生成电路310生成的电压Vin的电压值等于参考电压V_ref的电压值，电压V1、V2会开始下降至参考电压V_ref的电压值，并且接着在电压V1、V2下降至参考电压V_ref的电压值后，比较结果信号转态使得控制逻辑340将开关S1、S2关闭，且电压保持设备300再次进入保持期间t_hold。

由于，在保持期间t_hold，漏电流对电容C1、C2充电使得电压V1、V2都是上升，电压V1、V2的电压差必须到达迟滞电压V_hys后，才能使得迟滞比较器330的比较结果信号转态，因此，电压保持设备300需要花费较长的时间进行保持，也就是刷新速度降低。再者，电压V1必须上升到一定电压值才能使得电压V1、V2的电压差到达迟滞电压V_hys，因此，电压生成电路310必须得输出更高电压值的电压Vin来对电容C1、C2充电。于图2与图3中，参考电压V_ref的电压值若为1.2伏特，则低压降稳压器(LDO)的提供电压的电压值必须是1.2伏特的1.5倍，也就是1.8伏特。若设计电容C2的电容值为电容C1的电容值的10倍，迟滞电压V_hys为50毫伏，以及通过开关S1的漏电流是通过开关S2的漏电流的0.12倍时，电压V2的最大电压值为1.45伏特，这表示低压降稳压器必须输出2.175伏特的供应电压，其超过1.8伏特的110％(1.98伏特)，因此电压保持设备300的做法会使得操作于低电压的低压降稳压器烧毁。

发明内容

本发明实施例提供一种电压保持设备，此电压保持设备包括第一电压保持电路、第二电压保持电路、第一输入端电压选择设备、第二输入端电压选择设备与电压差侦测器。第一电压保持电路具有第一电容、第一输入端与用于生成第一电压的第一输出端，其中第一电容电连接于低电压与第一输出端之间，且第一输入端与第一输出端的导通与断路由开关控制信号决定。第二电压保持电路具有第二电容、第二输入端与用于生成第二电压的第二输出端，其中第二电容电连接于低电压与第二输出端之间，且第二输入端与第二输出端的导通与断路由开关控制信号决定。第一输入端电压选择设备电连接第一输入端，用于选择性提供参考电压、测试参考电压与系统高电压的一者给第一输入端作为第一输入电压。第二输入端电压选择设备电连接第二输入端，用于选择性地提供系统低电压与参考电压的一者给第一输入端作为第二输入电压。电压差侦测器电连接第一电压保持电路与第二电压保持电路，用于侦测第一电压与第二电压之间的电压差，并根据电压差生成开关控制信号。

本发明实施例还提供一种使用上述电压保持设备的电子设备，此电子设备包括前述电压保持设备与电连接此电压保持设备的系统电路。

综上所述，相较于先前技术，本发明提供的电压保持设备具有更低的功耗，且可以增加电压保持设备的可测性与可靠度，甚至允许使用低电压操作的低压降稳压器，而不会有烧毁低压降稳压器的情况发生。

为了进一步理解本发明的技术、手段和效果，可以参考以下详细描述和附图，从而可以彻底和具体地理解本发明的目的、特征和概念。然而，以下详细描述和附图仅用于参考和说明本发明的实现方式，其并非用于限制本发明。

附图说明

提供的附图用以使本发明所属技术领域具有技术人员可以进一步理解本发明，并且被并入与构成本发明的说明书的一部分。附图示出了本发明的示范实施例，并且用以与本发明的说明书一起用于解释本发明的原理。

图1是传统电压保持电路的电路示意图。

图2是传统电压保持设备的电路示意图。

图3是图2的电压保持设备的部分信号的波形图。

图4是本发明实施例的电压保持设备的电路示意图。

图5是本发明实施例的电压保持设备于操作模式下的部分信号的波形图。

图6是本发明实施例的电压保持设备于测试模式下部分信号的波形图。

图7是本发明实施例的电压保持设备于操作模式下的部分信号的另一波形图。

100、410、420：电压保持电路

300、400：电压保持设备

310：电压生成电路

320：参考电流生成电路

330、431：迟滞比较器

340：控制逻辑

430：电压差侦测器

440、450：输入端电压选择设备

AVDD：系统高电压

AVSS：系统低电压

C1、C2：电容

CS1：控制信号

D1、D2：二极体

IREF：参考电流

MP1、MP2：PMOS晶体管

Nout、V1、V2、Vh、Vin：电压

V_hys：迟滞电压

V_ref：参考电压

V_test：测试参考电压

S1、S2：开关

SE1、SE2、SE3：选择器

SW：开关控制信号

t0、t1、t3：时间点

t_hold：保持期间

t_sample：取样期间

具体实施方式

现在将详细参考本发明的示范实施例，其示范实施例会在附图中被绘示出。在可能的情况下，在附图和说明书中使用相同的元件符号来指代相同或相似的部件。另外，示范实施例的做法仅是本发明的设计概念的实现方式的其中一者，下述的示范皆非用于限定本发明。

为解决先前技术的问题，本发明提出的技术方案是利用一个电压差是否到达迟滞比较器的迟滞电压，来做电容的电荷的有效率更新，并追求更低的功耗。另一方面，由于先进的电压保持电路为追求更低的功耗，刷新时间必须设计的更长，导致在无法做大量良率测试，然而，本发明提出的技术方案可配合相关应用线路将测试时间大幅地缩短，增加电压保持设备的可测性与可靠度。

进一步地说，本发明提出的技术方案使用两个电压保持电路，此两个电压保持电路分别使用两个电流方向相同的电流对两个电容充放电，再用一个电压差侦测器侦测两者电压差，如迟滞比较器，迟滞电压可被设定为需要达到的保持电压精准度。之后，利用电压差侦测器生成的开关控制信号来切换两个电压保持电路的开关，以更新两个电容的电荷。因此，当电流对电容充电，且电容受到制程、电压与温度(PVT)影响时，刷新时间也会跟着调整，亦即，本发明提出的技术方案可以靠着准确的迟滞电压，就可维持保持高电压精准度。再者，在进行测试时，使用两组电压保持电路以及两个电流方向相同的大电流，以直接量测电压差侦测器所设计的迟滞电压是否符合预期，亦即，直接判断电压变化量，以借此快速检测电压精准度是否合乎使用。

首先，请参照图4，图4是本发明实施例的电压保持设备的电路示意图。电压保持设备400包括电压保持电路410、420、电压差侦测器430与输入端电压选择设备440、450。电压保持设备400可以操作于操作模式下或测试模式下。操作模式下，电压保持设备400为一般操作，用于进行取样与保持，使得电压保持电路410的输出端与电压保持电路420的输出端的稳态的参考电压V_ref得已被取样，电压保持设备400并通过电压差侦测器430对电压保持电路410、420的控制来维持保持高电压精准度。在测试模式下，电压保持设备400为检测操作，用于快速检测电压精准度是否合乎使用。

电压保持电路410具有电容C1、输入端与用于生成电压V1的输出端，电容C1电连接于低电压(例如，接地电压)与电压保持电路410的输出端之间，且电压保持电路410的输入端与输出端的导通与断路由开关控制信号SW决定。例如，通过使用开关控制信号SW控制设置于电压保持电路410的输入端与输出端之间的PMOS晶体管MP1来实现，其中PMOS晶体管MP1具有作为电压保持电路410的输入端的漏极、接收开关控制信号SW的栅极与作为电压保持电路410的输出端的源极。PMOS晶体管MP1可以改用其他类型的晶体管或切换开关来实现，且本发明不以此为限制。

电压保持电路420具有电容C2、输入端与用于生成电压V2的输出端，其中电容C2电连接于低电压与电压保持电路420的输出端之间，且电压保持电路420的输入端与输出端的导通与断路由开关控制信号SW决定，例如通过使用开关控制信号SW控制设置于电压保持电路420的输入端与输出端之间的PMOS晶体管MP2来实现。PMOS晶体管MP2具有作为电压保持电路420的输入端的漏极、接收开关控制信号SW的栅极与作为电压保持电路420的输出端的源极。PMOS晶体管MP2可以改用其他类型的晶体管或切换开关来实现，且本发明不以此为限制。

电压差侦测器430电连接电压保持电路410、420。电压差侦测器430用于侦测电压V1、V2之间的电压差，并根据电压差生成开关控制信号SW。电压差侦测器430可以是迟滞比较器431，并具有迟滞电压V_hys，当电压差由零上升到达迟滞电压V_hys，则电压差侦测器430输出的开关控制信号SW由逻辑高电平变成逻辑低电平，其中电压差由零上升到达迟滞电压V_hys的期间为保持期间t_hold。当电压差由迟滞电压V_hys的电压值下降到零时，则电压差侦测器430输出的开关控制信号SW由逻辑低电平变成逻辑高电平，其中电压差由迟滞电压V_hys的电压值下降到零的期间为取样期间t_sample。当然，本发明不以迟滞比较器431为电压差侦测器430的实施方式为限制，其他类型的电压差侦测设备也可能用于实现电压差侦测器430的功能。

输入端电压选择设备440电连接电压保持电路410的输入端，用于选择性提供参考电压V_ref、测试参考电压V_test与系统高电压AVDD的一者给电压保持电路410的输入端作为输入电压。输入端电压选择设备440包括选择器SE1、SE2，＝选择器SE1的输出端电连接电压保持电路410的输入端，选择器SE1的两个输入端分别电连接系统高电压AVDD与选择器SE2的输出端，以及选择器SE2的两个输入端分别电连接参考电压V_ref与测试参考电压V_test。在其他实现方式中，选择器SE1、SE2的组合可以改用具有三个输入端与一个输出端的选择器来实现。总而言的，输入端电压选择设备440的实现方式非用于限定本发明。

输入端电压选择设备450电连接电压保持电路420的输入端，用于选择性地提供系统低电压AVSS与参考电压V_ref的一者给电压保持电路420的输入端作为输入电压。输入端电压选择设备450包括选择器SE3，选择器SE3的输出端电连接电压保持电路420的输入端，选择器SE3的两个输入端分别电连接系统低电压AVSS与参考电压V_ref。

请同时参照图4与图5，图5是本发明实施例的电压保持设备于操作模式下的部分信号的波形图。于操作模式下，电压保持设备400的电压V1在时间点t0至t1之间是由参考电压V_ref往上升，电压保持设备400的电压V2在时间点t0至t1之间是由参考电压V_ref往下降，其中时间点t0至t1之间的期间为保持期间t_hold，开关控制信号SW为逻辑高电平，以使PMOS晶体管MP1、MP2关闭；PMOS晶体管MP1的漏极通过选择器SE1接到系统高电压AVDD，PMOS晶体管MP2的漏极通过选择器SE3接到系统低电压AVSS，使得PMOS晶体管MP1的漏电流经由系统高电压AVDD对电容C1充电，PMOS晶体管MP2的漏电流经由系统低电压AVSS对电容C2放电，借此在时间点t0至t1之间，电压V1会上升且电压V2会下降。在时间点t1，电压V1、V2之间的电压差到达迟滞电压V_hys，使得开关控制信号SW由逻辑高电平变成逻辑低电平，以使PMOS晶体管MP1、MP2导通，时间点t1的后的一小段期间(细节如图7所示)为取样期间t_sample。在取样期间t_sample，电压V1下降至参考电压V_ref，以及电压V2上升至参考电压V_ref，使得取样出来的电压V1、V2为参考电压V_ref。在电压V1、V2为参考电压V_ref时，开关控制信号SW变为逻辑高电平，取样期间t_sample结束，并再次进入保持期间t_hold。

请继续参照图4，于测试模式下，强制地使得开关控制信号SW为逻辑低电平，故电压保持电路410的输入端与输出端导通(亦即，PMOS晶体管MP1导通)，电压保持电路420的输入端与输出端导通(亦即，PMOS晶体管MP2导通)。输入端电压选择设备440选择系统高电压AVDD作为电压保持电路410的输入电压，以及输入端电压选择设备450选择系统低电压AVSS作为电压保持电路420的输入电压，以借此进行第一测试，第一测试包括测试输入端电压选择设备440的选择器SE1是否正常、测试输入端电压选择设备450的选择器SE3是否正常以及测试电压差侦测器430是否正常。如果正常运作，电压V1会上升，且电压V2会下降，使得电压差到达迟滞电压V_hys，并且开关控制信号SW变为逻辑高电平。另外，第一测试更包括同时地针对了PMOS晶体管MP1、MP2与电容C1、C2是否正常进行了测试。

进行上述的第一测试后，接着，仍强制地使得开关控制信号SW为逻辑低电平，但是让输入端电压选择设备440选择参考电压V_ref作为电压保持电路410的输入电压，以及输入端电压选择设备450选择参考电压V_ref作为电压保持电路420的输入电压，以借此进行第二测试，第二测试包括测试输入端电压选择设备440的选择器SE1是否正常、测试SE2、输入端电压选择设备450的选择器SE3是否正常以及测试电压差侦测器430是否正常。如果正常运作，电压V1、V2将维持在参考电压V_ref，且开关控制信号SW将维持为逻辑低电平。另外，第二测试更包括同时地针对了PMOS晶体管MP1、MP2与电容C1、C2是否正常进行了测试。

请接着参照图4与图6，图6是本发明实施例的电压保持设备于测试模式下部分信号的波形图。如同图6所示，于测试模式下，进行前面第一测试与第二测试后，在时间点t3，强制使开关控制信号SW为逻辑高电平，测试参考电压V_test变成逻辑高电平，且输入端电压选择设备440会选择测试参考电压V_test输入到电压保持电路410，以及输入端电压选择设备450会选择参考电压V_ref输入到电压保持电路420，以借此进行第三测试，其中第三测试包含测试输入端电压选择设备440的选择器SE1与SE2是否正常、测试输入端电压选择设备450的选择器SE3是否正常、测试电压差侦测器430是否正常以及测试电压差侦测器430的迟滞电压V_hys是否偏移于预定值。另外，第三测试更包括同时地针对了PMOS晶体管MP1、MP2与电容C1、C2是否正常进行了测试。

通过上述第一测试、第二测试与第三测试可以快速地知悉操作路径上的选择器SE1、SE2、SE3、电容C1、C2与电压差侦测器430是否正常地如预期地运作。不同于先前技术的测试，需要花费较长的时间，本发明的电压保持设备400的架构使得测试简化，不需要耗费太多时间，因此能够提供电压保持设备400的的可测性与可靠度降。

请同时参照图4与图7，图7是本发明实施例的电压保持设备于操作模式下的部分信号的另一波形图。图7的波形图实际上是图5的波形图的放大示意图。于操作模式下，当所述电压差由所述迟滞电压下降至零后，进入保持期间t_hold，电压差侦测器430生成开关控制信号SW使得PMOS晶体管MP1、MP2关闭，输入端电压选择设备440选择系统高电压AVDD作为电压保持电路410的输入电压，输入端电压选择设备450选择系统低电压AVSS作为电压保持电路420的输入电压，以通过两个漏电流(电压保持电路410的PMOS晶体管MP1的漏电流与电压保持电路420的PMOS晶体管MP2的漏电流)对电容C1充电与对电容C2放电，以使电压V1自参考电压V_ref上升与电压V2自参考电压V_ref下降，并使电压差由零上升至迟滞电压V_hys。

当电压差由零上升到达迟滞电压V_hys后，进入取样期间t_sample，电压差侦测器430生成开关控制信号SW使得PMOS晶体管MP1、MP2导通，输入端电压选择设备440选择选择参考电压V_ref作为电压保持电路410的输入电压，输入端电压选择设备450选择选择参考电压V_ref作为电压保持电路420的输入电压，以使电压V1下降至参考电压V_ref与电压V2上升至参考电压V_ref，并使电压差由迟滞电压V_hys下降至零。然后，在取样期间t_sample结束后，进入保持期间t_hold，依此类推。

另外，在本发明实施例中，参考电压V_ref的电压值若为1.2伏特，则低压降稳压器(LDO)的提供电压的电压值必须是1.2伏特的1.5倍，也就是1.8伏特。若设计电容C2的电容值为电容C1的电容值的10倍，迟滞电压V_hys为50毫伏，以及通过PMOS晶体管MP1的漏电流是通过PMOS晶体管MP2的漏电流的0.12倍时，电压V2的最大电压值为1.223伏特，这表示低压降稳压器必须输出1.835伏特的供应电压，其未超过1.8伏特的110％(1.98伏特)，因此电压保持设备400的做法不会使得操作于低电压的低压降稳压器烧毁。

附带一提的是，本发明实施例还提供一种使用上述电压保持设备的电子设备，此电子设备包括前述电压保持设备与电连接此电压保持设备的系统电路。系统电路依据电子设备的类型可能是任何形式的功能性晶片或电路，且本发明不以此为限制。

综合以上所述，本发明实施例提供的电压保持设备，具有下述优点：(1)电压变化量(即，前述的电压差)会小于电压差侦测器的迟滞电压，使电压保持设备可以不随外部因素(例如，制程、电压与温度)变化而仍可保持高准度的电压；(2)测试时可快速测试操作路径上的所有元件是否成正常工作；(3)测试时只需确保电压差侦测器的迟滞电压符合要求，就能确定电压变化量会小于电压差侦测器的迟滞电压，进而得知电压保持设备可以达到要求的电压精准度，不需要经由操作转换才能得知电压保持设备可否达到要求的准度，故能降低测试时间与成本。

应当理解，本文描述的示例和实施例仅用于说明目的，并且鉴于其的各种修改或改变将被建议给本领域技术人员，并且将被包括在本申请的精神和范围以及所附权利要求的范围内。

Claims (10)

1.一种电压保持设备，其特征在于，包括：

第一电压保持电路，具有第一电容、第一输入端与用于生成第一电压的第一输出端，其中所述第一电容电连接于低电压与所述第一输出端之间，且所述第一输入端与所述第一输出端的导通与断路由开关控制信号决定；

第二电压保持电路，具有第二电容、第二输入端与用于生成第二电压的第二输出端，其中所述第二电容电连接于所述低电压与所述第二输出端之间，且所述第二输入端与所述第二输出端的导通与断路由所述开关控制信号决定；

第一输入端电压选择设备，电连接所述第一输入端，用于选择性提供参考电压、测试参考电压与系统高电压的一者给所述第一输入端作为所述第一输入电压；

第二输入端电压选择设备，电连接所述第二输入端，用于选择性地提供系统低电压与所述参考电压的一者给所述第一输入端作为所述第二输入电压；以及

电压差侦测器，电连接所述第一电压保持电路与所述第二电压保持电路，用于侦测所述第一电压与所述第二电压之间的电压差，并根据所述电压差生成所述开关控制信号。

2.如权利要求1所述的电压保持设备，其特征在于，其中于操作模式下：

当所述电压差由零上升到达所述电压差侦测器的迟滞电压后，所述电压差侦测器生成所述开关控制信号使得所述第一电压保持电路的所述第一输入端与所述第一输出端导通，以及使得所述第二电压保持电路的所述第二输入端与所述第二输出端导通，所述第一输入端电压选择设备选择所述参考电压作为所述第一输入电压，所述第二输入端电压选择设备选择所述参考电压作为所述第二输入电压，以使所述第一电压下降至所述参考电压与所述第二电压上升至所述参考电压，并使所述电压差由所述迟滞电压下降至零；以及

当所述电压差由所述迟滞电压下降至零后，所述电压差侦测器生成所述开关控制信号使得所述第一电压保持电路的所述第一输入端与所述第一输出端断路，以及使得所述第二电压保持电路的所述第二输入端与所述第二输出端断路，所述第一输入端电压选择设备选择所述系统高电压作为所述第一输入电压，所述第二输入端电压选择设备选择所述系统低电压作为所述第二输入电压，以通过所述第一电压保持电路的漏电流与所述第二电压保持电路分别对所述第一电容充电与对所述第二电容放电，以使所述第一电压自所述参考电压上升与所述第二电压自所述参考电压下降，并使所述电压差由零上升至所述迟滞电压。

3.如权利要求1所述的电压保持设备，其特征在于，其中于测试模式下：

使所述第一电压保持电路的所述第一输入端与所述第一输出端导通，使所述第二电压保持电路的所述第二输入端与所述第二输出端导通，使所述第一输入端电压选择设备选择所述系统高电压作为所述第一输入电压，以及使所述第二输入端电压选择设备选择所述系统低电压作为所述第二输入电压，以对所述第一输入端电压选择设备、所述第二输入端电压选择设备与所述电压差侦测器进行第一测试；

于进行所述第一测试后，使所述第一输入端电压选择设备选择所述参考电压作为所述第一输入电压，以及使所述第二输入端电压选择设备选择所述参考电压作为所述第二输入电压，以对所述第一输入端电压选择设备、所述第二输入端电压选择设备与所述电压差侦测器进行第二测试；以及

于进行所述第二测试后，使所述第一输入端电压选择设备选择所述测试参考电压作为所述第一输入电压，以及使所述第二输入端电压选择设备选择所述参考电压作为所述第二输入电压，以对所述第一输入端电压选择设备、所述第二输入端电压选择设备与所述电压差侦测器进行第三测试。

4.如权利要求1所述的电压保持设备，其特征在于，其中所述第一输入端电压选择设备包括：

第一选择器以及第二选择器，其中所述第一选择器的一输出端电连接所述第一输入端，所述第一选择器的两个输入端分别电连接所述系统高电压与所述第二选择器的一输出端，以及所述第二选择器的两个输入端分别电连接所述参考电压与所述测试参考电压。

5.如权利要求1所述的电压保持设备，其特征在于，其中所述第二输入端电压选择设备包括：

第三选择器，其中所述第三选择器的一输出端电连接所述第二输入端，所述第三选择器的两个输入端分别电连接所述系统低电压与所述参考电压。

6.如权利要求1所述的电压保持设备，其特征在于，其中所述第一电压保持电路包括：

第一PMOS晶体管，具有作为所述第一输入端的漏极、接收所述开关控制信号的栅极与作为所述第一输出端的源极；以及

所述第一电容。

7.如权利要求1所述的电压保持设备，其特征在于，其中所述第二电压保持电路包括：

第二PMOS晶体管，具有作为所述第二输入端的漏极、接收所述开关控制信号的栅极与作为所述第二输出端的源极；以及

所述第二电容。

8.如权利要求1所述的电压保持设备，其特征在于，其中所述电压差侦测器为一迟滞比较器。

9.如权利要求1所述的电压保持设备，其特征在于，其中所述电压差由所述电压差侦测器的迟滞电压下降至零的期间为取样期间，以及于所述电压差由零上升到达所述迟滞电压的期间为保持期间，其中于所述保持期间，所述第一电压自所述参考电压上升，且所述第二电压自所述参考电压下降，以及于所述取样期间，所述第一电压下降至所述参考电压且所述第二电压上升至所述参考电压。

10.一种电子设备，其特征在于，所述电子设备包括：

如权利要求1至9所述的电压保持设备；

系统电路，电连接所述电压保持设备。