JPH10214306A - 積分回路 - Google Patents
積分回路Info
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- JPH10214306A JPH10214306A JP9016783A JP1678397A JPH10214306A JP H10214306 A JPH10214306 A JP H10214306A JP 9016783 A JP9016783 A JP 9016783A JP 1678397 A JP1678397 A JP 1678397A JP H10214306 A JPH10214306 A JP H10214306A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
- G01R19/255—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques using analogue/digital converters of the type with counting of pulses during a period of time proportional to voltage or current, delivered by a pulse generator with fixed frequency
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Abstract
(57)【要約】
【課題】積分時間を算出するときに、容量素子の充電を
制御するトランジスタの飽和電圧のばらつき、温度変動
を抑えた積分回路を提供する。 【解決手段】被測定信号入力端子ＩＮと、一定電圧を生
成する定電圧回路部ＶＲＥＦと、ＶＲＥＦの出力電圧を
電流に変換する電圧電流変換回路部ＩＲＥＦと、このＩ
ＲＥＦの出力電流Ｉ0 を外部接続される容量素子に供給
するための容量素子接続端子ＣＰＴと、容量素子に充電
された積分電位を検出するために入力の一方が端子ＣＰ
Ｔに接続され、他方が被測定信号入力端子ＩＮに接続さ
れるとともに、これらの入力電位を比較し一致した時点
で反転出力電圧を出力端ＯＵＴに出力する電圧比較器Ｃ
Ｐと、入力端がＶＲＥＦの出力端に接続され、かつ出力
端が端子ＣＰＴに接続されるとともに制御端子ＣＴＬを
介して外部から供給される電圧に応答して導通状態また
は非導通状態になるスイッチング手段とを有する。
制御するトランジスタの飽和電圧のばらつき、温度変動
を抑えた積分回路を提供する。 【解決手段】被測定信号入力端子ＩＮと、一定電圧を生
成する定電圧回路部ＶＲＥＦと、ＶＲＥＦの出力電圧を
電流に変換する電圧電流変換回路部ＩＲＥＦと、このＩ
ＲＥＦの出力電流Ｉ0 を外部接続される容量素子に供給
するための容量素子接続端子ＣＰＴと、容量素子に充電
された積分電位を検出するために入力の一方が端子ＣＰ
Ｔに接続され、他方が被測定信号入力端子ＩＮに接続さ
れるとともに、これらの入力電位を比較し一致した時点
で反転出力電圧を出力端ＯＵＴに出力する電圧比較器Ｃ
Ｐと、入力端がＶＲＥＦの出力端に接続され、かつ出力
端が端子ＣＰＴに接続されるとともに制御端子ＣＴＬを
介して外部から供給される電圧に応答して導通状態また
は非導通状態になるスイッチング手段とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の積分回
路に係わり、特に積分時間の精度を改善した積分回路に
関する。
路に係わり、特に積分時間の精度を改善した積分回路に
関する。
【０００２】
【従来の技術】半導体装置に内蔵されるこの種の積分回
路は、例えばマイクロコンピュータのタイマ回路の一つ
として用いられている。その一例の積分回路の構成図を
示した図４を参照すると、この積分回路は、被測定信号
入力端子ＩＮと、積分用の容量素子（図示せず）を外部
接続するための接続端子ＣＰＴと、予め定める所定の一
定電圧を生成する定電圧回路部ＶＲＥＦ４１と、この定
電圧回路部ＶＲＥＦ４１の出力電圧を電流に変換する電
圧電流変換回路部ＩＲＥＦ４２と、この電圧電流変換回
路部ＩＲＥＦ４２の出力電流Ｉ0 を外部接続される容量
素子に供給するための容量素子接続端子ＣＰＴと、容量
素子に充電された積分電位を検出するために入力の一方
が容量素子接続端子に接続され、他方が被測定信号入力
端子ＩＮに接続されるとともに、これらの入力電位を比
較し一致した時点で反転出力電圧を出力端子ＯＵＴに出
力する電圧比較器ＣＰ４３と、容量素子接続端子にコレ
クタ電極が接続されエミッタ電極が接地され、ベース電
極に供給される電圧に応答して飽和状態または遮断状態
に遷移するＮＰＮトランジスタＮＳＷと、このトランジ
スタのベース電極に制御電圧を供給する制御回路部ＣＴ
Ｌ４４とを有して構成される。
路は、例えばマイクロコンピュータのタイマ回路の一つ
として用いられている。その一例の積分回路の構成図を
示した図４を参照すると、この積分回路は、被測定信号
入力端子ＩＮと、積分用の容量素子（図示せず）を外部
接続するための接続端子ＣＰＴと、予め定める所定の一
定電圧を生成する定電圧回路部ＶＲＥＦ４１と、この定
電圧回路部ＶＲＥＦ４１の出力電圧を電流に変換する電
圧電流変換回路部ＩＲＥＦ４２と、この電圧電流変換回
路部ＩＲＥＦ４２の出力電流Ｉ0 を外部接続される容量
素子に供給するための容量素子接続端子ＣＰＴと、容量
素子に充電された積分電位を検出するために入力の一方
が容量素子接続端子に接続され、他方が被測定信号入力
端子ＩＮに接続されるとともに、これらの入力電位を比
較し一致した時点で反転出力電圧を出力端子ＯＵＴに出
力する電圧比較器ＣＰ４３と、容量素子接続端子にコレ
クタ電極が接続されエミッタ電極が接地され、ベース電
極に供給される電圧に応答して飽和状態または遮断状態
に遷移するＮＰＮトランジスタＮＳＷと、このトランジ
スタのベース電極に制御電圧を供給する制御回路部ＣＴ
Ｌ４４とを有して構成される。
【０００３】上述した従来の積分回路の動作説明用タイ
ミングチャートを参照すると、この積分回路は、外部か
ら制御端子ＣＴＬを介して制御回路ＣＴＬ４４が制御さ
れると、この制御回路ＣＴＬ４４の出力する制御信号Ｖ
ＣＴＬが時刻ｔ＝ｔ０で論理レベルのロウレベルからハ
イレベルに変化するのに応答してトランジスタＮＳＷが
飽和状態から遮断状態に切り替わる。この遮断状態に切
り替わることによって、電圧電流変換回路部ＩＲＥＦ４
２から出力された定電流の出力電流Ｉ0 が容量素子接続
端子ＣＰＴを介して容量素子に供給され、充電を始め
る。
ミングチャートを参照すると、この積分回路は、外部か
ら制御端子ＣＴＬを介して制御回路ＣＴＬ４４が制御さ
れると、この制御回路ＣＴＬ４４の出力する制御信号Ｖ
ＣＴＬが時刻ｔ＝ｔ０で論理レベルのロウレベルからハ
イレベルに変化するのに応答してトランジスタＮＳＷが
飽和状態から遮断状態に切り替わる。この遮断状態に切
り替わることによって、電圧電流変換回路部ＩＲＥＦ４
２から出力された定電流の出力電流Ｉ0 が容量素子接続
端子ＣＰＴを介して容量素子に供給され、充電を始め
る。
【０００４】充電電位ＶＣが次第に上昇して、比較の対
象となる被測定信号ＶＩＮの電位に達する時刻ｔ＝ｔ１
になると、電圧比較器ＣＰ４３の出力が反転してハイレ
ベルをその出力端ＯＵＴに出力する。充電電位ＶＣはそ
のまま上昇を続け、電圧電流変換回路部ＩＲＥＦ４２の
出力電圧電位に達するとその電位を維持する。
象となる被測定信号ＶＩＮの電位に達する時刻ｔ＝ｔ１
になると、電圧比較器ＣＰ４３の出力が反転してハイレ
ベルをその出力端ＯＵＴに出力する。充電電位ＶＣはそ
のまま上昇を続け、電圧電流変換回路部ＩＲＥＦ４２の
出力電圧電位に達するとその電位を維持する。
【０００５】すなわち、制御信号ＶＣＴＬがロウレベル
からハイレベルに変化した時刻から充電電位ＶＣが電圧
比較器ＣＰ４３の出力がロウレベルからハイレベルに変
化する時刻までの時間をＴとし、容量素子の容量値を
Ｃ、トランジスタＮＳＷが飽和したときの飽和電圧をＶ
ＣＥsat とすると、 Ｔ＝Ｃ×（ＶＩＮ−ＶＣＥsat ）／Ｉ0 ………………（１） と表すことが出来る。つまり、被測定信号の電位の大き
さを時間Ｔの長さとして捉えることが出来る。
からハイレベルに変化した時刻から充電電位ＶＣが電圧
比較器ＣＰ４３の出力がロウレベルからハイレベルに変
化する時刻までの時間をＴとし、容量素子の容量値を
Ｃ、トランジスタＮＳＷが飽和したときの飽和電圧をＶ
ＣＥsat とすると、 Ｔ＝Ｃ×（ＶＩＮ−ＶＣＥsat ）／Ｉ0 ………………（１） と表すことが出来る。つまり、被測定信号の電位の大き
さを時間Ｔの長さとして捉えることが出来る。
【０００６】
【発明が解決しようとする課題】上述した従来の積分回
路は、式（１）に示したように、積分時間の精度にトラ
ンジスタＮＳＷの飽和電圧が係わっている。そのため
に、積分回路の精度を向上させるためには、トランジス
タＮＳＷの飽和電圧が製造工程における拡散上のばらつ
きに左右され、さらに温度依存性も向上させなければな
らない。そのため、トランジスタＮＳＷのトランジスタ
サイズを増大させなければならない、という欠点を有す
る。
路は、式（１）に示したように、積分時間の精度にトラ
ンジスタＮＳＷの飽和電圧が係わっている。そのため
に、積分回路の精度を向上させるためには、トランジス
タＮＳＷの飽和電圧が製造工程における拡散上のばらつ
きに左右され、さらに温度依存性も向上させなければな
らない。そのため、トランジスタＮＳＷのトランジスタ
サイズを増大させなければならない、という欠点を有す
る。
【０００７】つまり、積分時間の精度向上のためにはト
ランジスタのサイズを大きくしなければならないという
ことは、半導体製造プロセスの微細化技術の進展にとも
ない半導体素子がさらに小型化され集積度も向上してい
くことと相反することになる。
ランジスタのサイズを大きくしなければならないという
ことは、半導体製造プロセスの微細化技術の進展にとも
ない半導体素子がさらに小型化され集積度も向上してい
くことと相反することになる。
【０００８】本発明の目的は、上述の欠点に鑑みなされ
たものであり、一定電流により充電される既知の容量の
充電電圧を計測して積分時間を算出するときに、容量素
子の充電を制御するトランジスタの飽和電圧のばらつ
き、温度変動を抑えるためのトランジスタサイズの増大
を伴わない積分回路を提供することにある。
たものであり、一定電流により充電される既知の容量の
充電電圧を計測して積分時間を算出するときに、容量素
子の充電を制御するトランジスタの飽和電圧のばらつ
き、温度変動を抑えるためのトランジスタサイズの増大
を伴わない積分回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の積分回路の特徴
は、被測定信号入力端子と、出力端子と、予め定める所
定の一定電圧を生成する定電圧回路部と、この定電圧回
路部の出力電圧を電流に変換する電圧電流変換回路部
と、この電圧電流変換回路部の出力電流を外部接続され
る積分用の容量素子に供給するための容量素子接続端子
と、前記容量素子に充電された電位および前記被測定信
号入力端子に入力される被測定電位を比較し一致した時
点で反転出力電圧を前記出力端子に出力する電圧比較器
とを有する積分回路において、 制御端子を介して外部
から供給される制御信号に応答して前記定電圧回路部の
出力電圧を前記容量素子接続端子に供給するかまたは遮
断するスイッチング手段と、このスイッチング手段が活
性化されたときに前記容量素子を予め定める所定の電位
に充電する充電手段とを有することにある。
は、被測定信号入力端子と、出力端子と、予め定める所
定の一定電圧を生成する定電圧回路部と、この定電圧回
路部の出力電圧を電流に変換する電圧電流変換回路部
と、この電圧電流変換回路部の出力電流を外部接続され
る積分用の容量素子に供給するための容量素子接続端子
と、前記容量素子に充電された電位および前記被測定信
号入力端子に入力される被測定電位を比較し一致した時
点で反転出力電圧を前記出力端子に出力する電圧比較器
とを有する積分回路において、 制御端子を介して外部
から供給される制御信号に応答して前記定電圧回路部の
出力電圧を前記容量素子接続端子に供給するかまたは遮
断するスイッチング手段と、このスイッチング手段が活
性化されたときに前記容量素子を予め定める所定の電位
に充電する充電手段とを有することにある。
【００１０】また、前記充電手段は、前記制御信号に応
答して活性化された前記スイッチング手段により前記定
電圧回路部の出力する前記一定電圧の電位に前記容量素
子の電位を維持し、前記制御信号に応答して前記スイッ
チング手段が非活性化されたときは、前記電圧電流変換
回路部から出力される出力電流により前記容量素子が充
電されるように構成される。
答して活性化された前記スイッチング手段により前記定
電圧回路部の出力する前記一定電圧の電位に前記容量素
子の電位を維持し、前記制御信号に応答して前記スイッ
チング手段が非活性化されたときは、前記電圧電流変換
回路部から出力される出力電流により前記容量素子が充
電されるように構成される。
【００１１】さらに、前記制御信号に応答して前記スイ
ッチング手段が非活性化された時点から前記電圧比較器
の出力が反転するまでの時間を積分時間とすることがで
きる。
ッチング手段が非活性化された時点から前記電圧比較器
の出力が反転するまでの時間を積分時間とすることがで
きる。
【００１２】さらにまた、前記スイッチング手段は、ベ
ース電極が互いに接続された第１および第２のＰＮＰト
ランジスタ対の前記第１のＰＮＰトランジスタのベース
電極およびコレクタ電極が、一端が接地電位に接続され
る抵抗素子の他端との間に挿入された第１のＮＰＮトラ
ンジスタのコレクタ電極に接続されるカレントミラー
と、前記第１のＰＮＰトランジスタに並列に接続されベ
ース電極が前記制御端子に接続される第３のＰＮＰトラ
ンジスタと、前記第２のＰＮＰトランジスタのコレクタ
電極と接地電位との間に挿入され、かつ非反転入力端に
前記定電圧回路部の出力電圧を予め定める電圧に分圧し
た電圧が与えられるとともに、反転入力端に出力端が接
続され、さらに前記出力端が前記電圧電流変換回路部の
電流出力端と前記容量素子を接続する前記容量素子接続
端子と前記電圧比較器の非反転入力端とにそれぞれ共通
接続される帰還演算増幅器とから構成される。
ース電極が互いに接続された第１および第２のＰＮＰト
ランジスタ対の前記第１のＰＮＰトランジスタのベース
電極およびコレクタ電極が、一端が接地電位に接続され
る抵抗素子の他端との間に挿入された第１のＮＰＮトラ
ンジスタのコレクタ電極に接続されるカレントミラー
と、前記第１のＰＮＰトランジスタに並列に接続されベ
ース電極が前記制御端子に接続される第３のＰＮＰトラ
ンジスタと、前記第２のＰＮＰトランジスタのコレクタ
電極と接地電位との間に挿入され、かつ非反転入力端に
前記定電圧回路部の出力電圧を予め定める電圧に分圧し
た電圧が与えられるとともに、反転入力端に出力端が接
続され、さらに前記出力端が前記電圧電流変換回路部の
電流出力端と前記容量素子を接続する前記容量素子接続
端子と前記電圧比較器の非反転入力端とにそれぞれ共通
接続される帰還演算増幅器とから構成される。
【００１３】また、前記容量素子に充電される初期電位
を前記帰還演算増幅器の出力する定電圧電位とすること
もできる。
を前記帰還演算増幅器の出力する定電圧電位とすること
もできる。
【００１４】
【発明の実施の形態】まず、本発明の一実施の形態を図
面を参照しながら説明する。図１は本発明の積分回路の
一実施の形態を示す構成図であり、図２はその具体的な
回路図である。図１を参照すると、この積分回路は、被
測定信号入力端子ＩＮと、予め定める所定の一定電圧を
生成する定電圧回路部ＶＲＥＦ１１と、この定電圧回路
部ＶＲＥＦ１１の出力電圧を電流に変換する電圧電流変
換回路部ＩＲＥＦ１２と、この電圧電流変換回路部ＩＲ
ＥＦ１２の出力電流Ｉ0 を外部接続される容量素子（図
示せず）に供給するための容量素子接続端子ＣＰＴと、
容量素子に充電された積分電位を検出するために入力の
一方が容量素子接続端子に接続され、他方が被測定信号
入力端子ＩＮに接続されるとともに、これらの入力電位
を比較し一致した時点で反転出力電圧を出力端子ＯＵＴ
に出力する電圧比較器ＣＰ１４と、入力端が定電圧回路
部ＶＲＥＦ１１の出力端子に接続され、かつ出力端が容
量素子接続端子ＣＰＴに接続されるとともに制御端子Ｃ
ＴＬを介して外部から供給される電圧に応答して導通状
態または非導通状態になるスイッチング手段ＳＷ１３と
を有して構成される。すなわち、図４に示した従来の積
分回路とはスイッチング手段ＳＷ１３が相違する。
面を参照しながら説明する。図１は本発明の積分回路の
一実施の形態を示す構成図であり、図２はその具体的な
回路図である。図１を参照すると、この積分回路は、被
測定信号入力端子ＩＮと、予め定める所定の一定電圧を
生成する定電圧回路部ＶＲＥＦ１１と、この定電圧回路
部ＶＲＥＦ１１の出力電圧を電流に変換する電圧電流変
換回路部ＩＲＥＦ１２と、この電圧電流変換回路部ＩＲ
ＥＦ１２の出力電流Ｉ0 を外部接続される容量素子（図
示せず）に供給するための容量素子接続端子ＣＰＴと、
容量素子に充電された積分電位を検出するために入力の
一方が容量素子接続端子に接続され、他方が被測定信号
入力端子ＩＮに接続されるとともに、これらの入力電位
を比較し一致した時点で反転出力電圧を出力端子ＯＵＴ
に出力する電圧比較器ＣＰ１４と、入力端が定電圧回路
部ＶＲＥＦ１１の出力端子に接続され、かつ出力端が容
量素子接続端子ＣＰＴに接続されるとともに制御端子Ｃ
ＴＬを介して外部から供給される電圧に応答して導通状
態または非導通状態になるスイッチング手段ＳＷ１３と
を有して構成される。すなわち、図４に示した従来の積
分回路とはスイッチング手段ＳＷ１３が相違する。
【００１５】一方、図２を参照すると、上述した電圧電
流変換回路部ＩＲＥＦ１２は、ベース電極が互いに接続
されたＰＮＰトランジスタＱＰ１およびＱＰ２からなる
トランジスタ対のＰＮＰトランジスタＱＰ１のベース電
極およびコレクタ電極が、一端が接地電位に接続される
抵抗素子Ｒ０の他端にエミッタ電極が接続されたＮＰＮ
トランジスタＱＮ１のコレクタ電極に接続されるととも
に、ＰＮＰトランジスタＱＰ２のコレクタ電極が容量素
子接続端子ＣＰＴに接続されるカレントミラーと、ＮＰ
ＮトランジスタＱＮ１のベース電極に出力端が接続さ
れ、反転入力端（−）がＮＰＮトランジスタＱＮ１のエ
ミッタ電極に接続されるとともに非反転入力端（＋）が
定電圧回路部ＶＲＥＦの出力端に接続される帰還演算増
幅器ＯＰ０とから構成される。
流変換回路部ＩＲＥＦ１２は、ベース電極が互いに接続
されたＰＮＰトランジスタＱＰ１およびＱＰ２からなる
トランジスタ対のＰＮＰトランジスタＱＰ１のベース電
極およびコレクタ電極が、一端が接地電位に接続される
抵抗素子Ｒ０の他端にエミッタ電極が接続されたＮＰＮ
トランジスタＱＮ１のコレクタ電極に接続されるととも
に、ＰＮＰトランジスタＱＰ２のコレクタ電極が容量素
子接続端子ＣＰＴに接続されるカレントミラーと、ＮＰ
ＮトランジスタＱＮ１のベース電極に出力端が接続さ
れ、反転入力端（−）がＮＰＮトランジスタＱＮ１のエ
ミッタ電極に接続されるとともに非反転入力端（＋）が
定電圧回路部ＶＲＥＦの出力端に接続される帰還演算増
幅器ＯＰ０とから構成される。
【００１６】定電圧回路部ＶＲＥＦ１１は、その出力端
と接地電位との間に分割抵抗素子Ｒ２およびＲ３が直列
接続状態で挿入され、この直列接続点から分圧電圧を出
力する抵抗分割回路部を有する。
と接地電位との間に分割抵抗素子Ｒ２およびＲ３が直列
接続状態で挿入され、この直列接続点から分圧電圧を出
力する抵抗分割回路部を有する。
【００１７】スイッチング手段ＳＷ１３は、ベース電極
が互いに接続されたＰＮＰトランジスタＱＰ３およびＱ
Ｐ４からなるトランジスタ対のＰＮＰトランジスタＱＰ
３のベース電極およびコレクタ電極が、一端が接地電位
に接続される抵抗素子Ｒ１の他端にエッタ電極が接続さ
れたＮＰＮトランジスタＱＮ２のコレクタ電極に接続さ
れるカレントミラーと、ＰＮＰトランジスタＱＰ３に並
列に接続され、かつベース電極が制御端子ＣＴＬに接続
されるＰＮＰトランジスタＮＳＷと、ＰＮＰトランジス
タＱＰ４のコレクタと接地電位との間に電源供給端子が
接続され、かつ非反転入力端（＋）が定電圧回路部ＶＲ
ＥＦ１１の抵抗分割回路部の分圧出力端に接続されると
ともに、反転入力端（−）が出力端に接続され、この出
力端が電圧電流変換回路部ＩＲＥＦ１２の電流出力端と
容量素子接続端子ＣＰＴと電圧比較器ＣＰ１４の非反転
入力端（＋）とにそれぞれ共通接続される帰還演算増幅
器ＯＰ１とから構成される。
が互いに接続されたＰＮＰトランジスタＱＰ３およびＱ
Ｐ４からなるトランジスタ対のＰＮＰトランジスタＱＰ
３のベース電極およびコレクタ電極が、一端が接地電位
に接続される抵抗素子Ｒ１の他端にエッタ電極が接続さ
れたＮＰＮトランジスタＱＮ２のコレクタ電極に接続さ
れるカレントミラーと、ＰＮＰトランジスタＱＰ３に並
列に接続され、かつベース電極が制御端子ＣＴＬに接続
されるＰＮＰトランジスタＮＳＷと、ＰＮＰトランジス
タＱＰ４のコレクタと接地電位との間に電源供給端子が
接続され、かつ非反転入力端（＋）が定電圧回路部ＶＲ
ＥＦ１１の抵抗分割回路部の分圧出力端に接続されると
ともに、反転入力端（−）が出力端に接続され、この出
力端が電圧電流変換回路部ＩＲＥＦ１２の電流出力端と
容量素子接続端子ＣＰＴと電圧比較器ＣＰ１４の非反転
入力端（＋）とにそれぞれ共通接続される帰還演算増幅
器ＯＰ１とから構成される。
【００１８】上述した構成からなる積分回路の動作説明
用タイミングチャートを示した図３に図１および図２を
併せて参照すると、この積分回路は、通常動作状態にお
いては、定電圧回路部ＶＲＥＦ１１の出力電位が帰還演
算増幅器ＯＰ０の非反転入力端（＋）に供給されている
ので、この帰還演算増幅器ＯＰ０の出力電圧はこの電圧
で駆動されるＮＰＮトランジスタＱＮ１のエミッタ電極
を介して反転入力端（−）に帰還されている。
用タイミングチャートを示した図３に図１および図２を
併せて参照すると、この積分回路は、通常動作状態にお
いては、定電圧回路部ＶＲＥＦ１１の出力電位が帰還演
算増幅器ＯＰ０の非反転入力端（＋）に供給されている
ので、この帰還演算増幅器ＯＰ０の出力電圧はこの電圧
で駆動されるＮＰＮトランジスタＱＮ１のエミッタ電極
を介して反転入力端（−）に帰還されている。
【００１９】そのため、ＮＰＮトランジスタＱＮ１のエ
ミッタ電極の電位は、このトランジスタのエミッタ電極
と接地電位間に接続された抵抗素子Ｒ０により電流変換
される。その電流値はＩ0 ＝ＶＲＥＦ／Ｒ０となってＰ
ＮＰトランジスタＱＰ１のコレクタ電極からＮＰＮトラ
ンジスタＱＮ１に供給されている。
ミッタ電極の電位は、このトランジスタのエミッタ電極
と接地電位間に接続された抵抗素子Ｒ０により電流変換
される。その電流値はＩ0 ＝ＶＲＥＦ／Ｒ０となってＰ
ＮＰトランジスタＱＰ１のコレクタ電極からＮＰＮトラ
ンジスタＱＮ１に供給されている。
【００２０】ＮＰＮトランジスタＱＮ１のコレクタ電流
は、このトランジスタと対になってカレントミラーを構
成するＰＮＰトランジスタＱＰ２のコレクタ電極から吐
き出し電流Ｉ0 となって容量素子接続端子ＣＰＴに供給
され、外付けされた容量素子の充電電流として作用す
る。
は、このトランジスタと対になってカレントミラーを構
成するＰＮＰトランジスタＱＰ２のコレクタ電極から吐
き出し電流Ｉ0 となって容量素子接続端子ＣＰＴに供給
され、外付けされた容量素子の充電電流として作用す
る。
【００２１】同時に、定電圧ＶＲＥＦは抵抗Ｒ２，Ｒ３
による抵抗分割回路部で分圧された分圧電圧Ｖ０として
帰還演算増幅器ＯＰ１の非反転入力端（＋）に供給され
ている。
による抵抗分割回路部で分圧された分圧電圧Ｖ０として
帰還演算増幅器ＯＰ１の非反転入力端（＋）に供給され
ている。
【００２２】この状態にある時、時刻ｔ=ｔ０を境にし
て左側がスイッチング手段の導通状態（ＯＮ）の領域、
右側が非導通状態の領域を表している。
て左側がスイッチング手段の導通状態（ＯＮ）の領域、
右側が非導通状態の領域を表している。
【００２３】このｔ＝ｔ０以前の時刻ｔ＜ｔ０では制御
端子ＣＴＬに外部から供給される制御電圧ＶＣＴＬがハ
イレベルであるから、ＰＮＰトランジスタＰＳＷは非導
通状態にあり、カレントミラーを構成するＰＮＰトラン
ジスタ対ＱＰ３およびＱＰ４は活性化状態にある。
端子ＣＴＬに外部から供給される制御電圧ＶＣＴＬがハ
イレベルであるから、ＰＮＰトランジスタＰＳＷは非導
通状態にあり、カレントミラーを構成するＰＮＰトラン
ジスタ対ＱＰ３およびＱＰ４は活性化状態にある。
【００２４】このＰＮＰトランジスタ対のトランジスタ
ＱＰ３のコレクタ電極と抵抗素子Ｒ１との間に挿入され
たＮＰＮトランジスタＱＮ２も、定電圧回路部ＶＲＥＦ
１１の帰還演算増幅器ＯＰ０の出力電圧で駆動されてい
るので、ＮＰＮトランジスタＱＮ２のエミッタ電極の電
位は、抵抗素子Ｒ１により電流変換される。その電流値
はＩ1 ＝ＶＲＥＦ／Ｒ１となってＰＮＰトランジスタＱ
Ｐ３のコレクタ電極からＮＰＮトランジスタＱＮ２に供
給されている。
ＱＰ３のコレクタ電極と抵抗素子Ｒ１との間に挿入され
たＮＰＮトランジスタＱＮ２も、定電圧回路部ＶＲＥＦ
１１の帰還演算増幅器ＯＰ０の出力電圧で駆動されてい
るので、ＮＰＮトランジスタＱＮ２のエミッタ電極の電
位は、抵抗素子Ｒ１により電流変換される。その電流値
はＩ1 ＝ＶＲＥＦ／Ｒ１となってＰＮＰトランジスタＱ
Ｐ３のコレクタ電極からＮＰＮトランジスタＱＮ２に供
給されている。
【００２５】ＰＮＰトランジスタＱＰ３のコレクタ電流
は、このトランジスタと対になってカレントミラーを構
成するＰＮＰトランジスタＱＰ４のコレクタ電極から吐
き出し電流Ｉ1 となって帰還演算増幅器ＯＰ１の駆動電
流として作用する。
は、このトランジスタと対になってカレントミラーを構
成するＰＮＰトランジスタＱＰ４のコレクタ電極から吐
き出し電流Ｉ1 となって帰還演算増幅器ＯＰ１の駆動電
流として作用する。
【００２６】そのため、ＰＮＰトランジスタＱＰ４のコ
レクタ電極と接地電位との間に挿入された帰還演算増幅
器ＯＰ１には、ＰＮＰトランジスタＱＰ４のコレクタ電
極からの吐き出し電流が電源入力端に駆動電流として供
給されるので活性化状態になる。
レクタ電極と接地電位との間に挿入された帰還演算増幅
器ＯＰ１には、ＰＮＰトランジスタＱＰ４のコレクタ電
極からの吐き出し電流が電源入力端に駆動電流として供
給されるので活性化状態になる。
【００２７】したがって、この帰還演算増幅器ＯＰ１の
出力電位Ｖ０が供給される容量素子の電位は、Ｖ０を維
持する。
出力電位Ｖ０が供給される容量素子の電位は、Ｖ０を維
持する。
【００２８】次に、時刻ｔ＝ｔ０においては、制御端子
ＣＴＬに外部から供給される制御電圧ＶＣＴＬがロウレ
ベルに変化するので、ＰＮＰトランジスタＰＳＷは導通
状態にあり、カレントミラーを構成するＰＮＰトランジ
スタ対ＱＰ３およびＱＰ４は非活性化状態になる。その
ため、帰還多演算増幅器ＯＰ１には、ＰＮＰトランジス
タＱＰ４のコレクタ電極からの吐き出し電流Ｉ1 が電源
入力端に供給されなくなるので非活性化状態になり、そ
の出力はハイインピーダンス状態になる。
ＣＴＬに外部から供給される制御電圧ＶＣＴＬがロウレ
ベルに変化するので、ＰＮＰトランジスタＰＳＷは導通
状態にあり、カレントミラーを構成するＰＮＰトランジ
スタ対ＱＰ３およびＱＰ４は非活性化状態になる。その
ため、帰還多演算増幅器ＯＰ１には、ＰＮＰトランジス
タＱＰ４のコレクタ電極からの吐き出し電流Ｉ1 が電源
入力端に供給されなくなるので非活性化状態になり、そ
の出力はハイインピーダンス状態になる。
【００２９】この状態では電圧電流変換回路ＩＲＥＦ１
２のカレントミラートランジスタＱＰ２のコレクタ電極
からの吐き出し電流Ｉ0 が容量素子に供給され、充電が
開始される。この充電開始時の容量素子の電位は、時刻
ｔ＜ｔ０において帰還演算増幅器ＯＰ１から供給される
出力電位Ｖ０を維持しているので、この電位Ｖ０を充電
開始電位として充電電位が上昇し始める。
２のカレントミラートランジスタＱＰ２のコレクタ電極
からの吐き出し電流Ｉ0 が容量素子に供給され、充電が
開始される。この充電開始時の容量素子の電位は、時刻
ｔ＜ｔ０において帰還演算増幅器ＯＰ１から供給される
出力電位Ｖ０を維持しているので、この電位Ｖ０を充電
開始電位として充電電位が上昇し始める。
【００３０】次に、時間ｔ０からｔ１においては、制御
端子ＣＴＬに外部から供給される制御電圧ＶＣＴＬがロ
ウレベルを維持しているので、ＰＮＰトランジスタＰＳ
Ｗも導通状態を維持しており、カレントミラーを構成す
るＰＮＰトランジスタ対ＱＰ３およびＱＰ４は非活性化
状態を維持し、かつ帰還演算増幅器ＯＰ１には、ＰＮＰ
トランジスタＱＰ４のコレクタ電極からの吐き出し電流
が供給されず、その出力はハイインピーダンス状態を維
持している。従って、容量素子には電圧電流変換回路Ｉ
ＲＥＦ１２のカレントミラートランジスタＱＰ２のコレ
クタ電極からの吐き出し電流Ｉ0 が供給され続け充電状
態が継続し、充電電位は被測定信号入力端子ＩＮに供給
されている被測定信号の電位ＶＩＮと同電位になるまで
上昇を続ける。
端子ＣＴＬに外部から供給される制御電圧ＶＣＴＬがロ
ウレベルを維持しているので、ＰＮＰトランジスタＰＳ
Ｗも導通状態を維持しており、カレントミラーを構成す
るＰＮＰトランジスタ対ＱＰ３およびＱＰ４は非活性化
状態を維持し、かつ帰還演算増幅器ＯＰ１には、ＰＮＰ
トランジスタＱＰ４のコレクタ電極からの吐き出し電流
が供給されず、その出力はハイインピーダンス状態を維
持している。従って、容量素子には電圧電流変換回路Ｉ
ＲＥＦ１２のカレントミラートランジスタＱＰ２のコレ
クタ電極からの吐き出し電流Ｉ0 が供給され続け充電状
態が継続し、充電電位は被測定信号入力端子ＩＮに供給
されている被測定信号の電位ＶＩＮと同電位になるまで
上昇を続ける。
【００３１】次に、時刻ｔ＝ｔ１においては、電圧電流
変換回路ＩＲＥＦ１２のカレントミラートランジスタＱ
Ｐ２のドレイン電極からの吐き出し電流Ｉ0 が供給され
続け充電状態が継続していた容量素子の電位が、被測定
信号の電位ＶＩＮと同電位に到達する。これらの電位が
同電位になることによって電圧比較器ＣＰ１４はその一
致を検出し、出力電位がロウレベルからハイレベルへ反
転する。
変換回路ＩＲＥＦ１２のカレントミラートランジスタＱ
Ｐ２のドレイン電極からの吐き出し電流Ｉ0 が供給され
続け充電状態が継続していた容量素子の電位が、被測定
信号の電位ＶＩＮと同電位に到達する。これらの電位が
同電位になることによって電圧比較器ＣＰ１４はその一
致を検出し、出力電位がロウレベルからハイレベルへ反
転する。
【００３２】すなわち、充電電位が被測定信号電位ＶＩ
Ｎに到達する時刻は、電圧比較器ＣＰの出力電位として
捉えることができる。
Ｎに到達する時刻は、電圧比較器ＣＰの出力電位として
捉えることができる。
【００３３】この時刻ｔ＝ｔ１では、容量素子の充電電
位Ｖ１は Ｖ１＝Ｖ０＋（Ｉ0 ×ｔ１）／Ｃ………………………（２） と表わせる。
位Ｖ１は Ｖ１＝Ｖ０＋（Ｉ0 ×ｔ１）／Ｃ………………………（２） と表わせる。
【００３４】制御端子ＣＴＬの電位の反転時刻から電圧
比較器ＣＰ１４の出力が反転する時刻までの時間ｔ１〜
ｔ０は、被測定信号電位をＶＩＮとすると、 ｔ１〜ｔ０＝Ｃ×（ＶＩＮ−Ｖ０）／Ｉ0 ……………（３） と表わせる。すなわち、被測定信号の電位ＶＩＮの大き
さを時間の長さとして捉えることができる。
比較器ＣＰ１４の出力が反転する時刻までの時間ｔ１〜
ｔ０は、被測定信号電位をＶＩＮとすると、 ｔ１〜ｔ０＝Ｃ×（ＶＩＮ−Ｖ０）／Ｉ0 ……………（３） と表わせる。すなわち、被測定信号の電位ＶＩＮの大き
さを時間の長さとして捉えることができる。
【００３５】時刻ｔ１以降の充電電位は、ＰＮＰトラン
ジスタＱＰ２のコレクタ電極の電位に到達するまで上昇
し、制御電圧ＶＣＴＬがハイレベルに反転するまではＰ
ＮＰトランジスタＱＰ２のコレクタ電極の電位を維持す
る。
ジスタＱＰ２のコレクタ電極の電位に到達するまで上昇
し、制御電圧ＶＣＴＬがハイレベルに反転するまではＰ
ＮＰトランジスタＱＰ２のコレクタ電極の電位を維持す
る。
【００３６】上述した構成を用いることにより、従来の
積分回路との差を算出すると以下のようになる。
積分回路との差を算出すると以下のようになる。
【００３７】容量素子の初期電位のばらつきが積分精
度、すなわち検出時間精度に換算したときに及ぼす影響
は、容量素子の初期電位の標準値をＶ０、拡散上のばら
つきの上限値との差をａ、ばらつきの下限値との差をｂ
とし、最大値をＶ０＋ａ、最小値をＶ０−ｂおよび積分
容量をＣ、被測定信号電位をＶＩＮとし、積分容量素子
の充電開始時刻から充電電位が被測定信号電位に達する
時刻までの標準値をＴ（ＴＹＰ）、最小値をＴ（ＭＩ
Ｎ）、最大値をＴ（ＭＡＸ）としたときのばらつき幅
は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１＋（ｂ／（ＶＩＮ−Ｖ０））………（４） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝１−（ａ／（ＶＩＮ−Ｖ０））………（５） と表現できる。
度、すなわち検出時間精度に換算したときに及ぼす影響
は、容量素子の初期電位の標準値をＶ０、拡散上のばら
つきの上限値との差をａ、ばらつきの下限値との差をｂ
とし、最大値をＶ０＋ａ、最小値をＶ０−ｂおよび積分
容量をＣ、被測定信号電位をＶＩＮとし、積分容量素子
の充電開始時刻から充電電位が被測定信号電位に達する
時刻までの標準値をＴ（ＴＹＰ）、最小値をＴ（ＭＩ
Ｎ）、最大値をＴ（ＭＡＸ）としたときのばらつき幅
は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１＋（ｂ／（ＶＩＮ−Ｖ０））………（４） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝１−（ａ／（ＶＩＮ−Ｖ０））………（５） と表現できる。
【００３８】ここで、同一チップ面積における積分精度
を、温度特性も含めて具体的に従来例と比較する。
を、温度特性も含めて具体的に従来例と比較する。
【００３９】本発明の積分回路を構成する機能ブロック
は、定電圧回路部ＶＲＥＦ、電圧電流変換回路部ＩＲＥ
Ｆ、電圧比較器ＣＰ、帰還演算増幅器ＯＰ０、帰還演算
増幅器ＯＰ１を含むスイッチング手段であり、一方、従
来例の機能ブロックは、定電圧回路部ＶＲＥＦ、電圧電
流変換回路部ＩＲＥＦ、電圧比較器ＣＰ、帰還演算増幅
器ＯＰ０およびスイッチトランジスタＮＳＷである。
は、定電圧回路部ＶＲＥＦ、電圧電流変換回路部ＩＲＥ
Ｆ、電圧比較器ＣＰ、帰還演算増幅器ＯＰ０、帰還演算
増幅器ＯＰ１を含むスイッチング手段であり、一方、従
来例の機能ブロックは、定電圧回路部ＶＲＥＦ、電圧電
流変換回路部ＩＲＥＦ、電圧比較器ＣＰ、帰還演算増幅
器ＯＰ０およびスイッチトランジスタＮＳＷである。
【００４０】本発明の積分回路において新たに追加され
るスイッチング手段は最小寸法のトランジスタで十分構
成できるから、素子数に換算すると２５素子となる。す
ると、従来例を同一チップ面積で実現するためにスイッ
チトランジスタＮＳＷに割り当てることの出来る面積
は、最小寸法トランジスタ２５素子分である。このとき
の従来例におけるスイッチングトランジスタの飽和電圧
のばらつきおよび温度特性と、本発明の積分回路のスイ
ッチング手段のばらつきおよび温度特性とを基に積分時
間精度を比較する。
るスイッチング手段は最小寸法のトランジスタで十分構
成できるから、素子数に換算すると２５素子となる。す
ると、従来例を同一チップ面積で実現するためにスイッ
チトランジスタＮＳＷに割り当てることの出来る面積
は、最小寸法トランジスタ２５素子分である。このとき
の従来例におけるスイッチングトランジスタの飽和電圧
のばらつきおよび温度特性と、本発明の積分回路のスイ
ッチング手段のばらつきおよび温度特性とを基に積分時
間精度を比較する。
【００４１】（イ）絶対精度の比較 ＶＲＥＦ＝１Ｖ、Ｉ0 ＝１ｍＡ、スイッチングトランジ
スタドライバ比５、従来例のスイッチングトランジスタ
の飽和電圧のばらつきＶ０＝０．５Ｖ±０．０２Ｖを適
用したときの積分時間精度は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１．０１………（＋１％）………（６） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝０．９９………（−１％）………（７） となる。
スタドライバ比５、従来例のスイッチングトランジスタ
の飽和電圧のばらつきＶ０＝０．５Ｖ±０．０２Ｖを適
用したときの積分時間精度は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１．０１………（＋１％）………（６） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝０．９９………（−１％）………（７） となる。
【００４２】一方本発明の積分回路におけるスイッチン
グ手段は、ＶＲＥＦ＝１Ｖ、Ｉ0 ＝１ｍＡ、スイッチン
グ手段のばらつきＶ０＝０．０５Ｖ±０．００２Ｖを適
用したときの積分時間精度は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１．００２…（＋０．２％）………（８） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝０．９９８…（−０．２％）………（９） （ロ）温度特性の比較 ＶＲＥＦ＝１Ｖ、Ｉ0 ＝１ｍＡ、スイッチングトランジ
スタドライバ比５、従来例のスイッチングトランジスタ
の飽和電圧の温度特性は５０００ｐｐｍ／℃を適用した
とき、Ｔａ＝８５℃（＋６０℃、−５５℃）において、
Ｖ０＝０．０５（＋０．０１５、−０．０１４）とな
り、積分時間精度は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１．０１６…（＋０．１．６％）……（１０） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝０．９８５…（−１．５％）…………（１１） となる。
グ手段は、ＶＲＥＦ＝１Ｖ、Ｉ0 ＝１ｍＡ、スイッチン
グ手段のばらつきＶ０＝０．０５Ｖ±０．００２Ｖを適
用したときの積分時間精度は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１．００２…（＋０．２％）………（８） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝０．９９８…（−０．２％）………（９） （ロ）温度特性の比較 ＶＲＥＦ＝１Ｖ、Ｉ0 ＝１ｍＡ、スイッチングトランジ
スタドライバ比５、従来例のスイッチングトランジスタ
の飽和電圧の温度特性は５０００ｐｐｍ／℃を適用した
とき、Ｔａ＝８５℃（＋６０℃、−５５℃）において、
Ｖ０＝０．０５（＋０．０１５、−０．０１４）とな
り、積分時間精度は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１．０１６…（＋０．１．６％）……（１０） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝０．９８５…（−１．５％）…………（１１） となる。
【００４３】一方本発明の積分回路におけるスイッチン
グ手段は、ＶＲＥＦ＝１Ｖ、Ｉ0 ＝１ｍＡ、スイッチン
グ手段の温度特性は０．１ｍＶ／℃を適用したとき、Ｔ
ａ＝８５℃（＋６０℃、−５５℃）において、Ｖ０＝
０．０９４５Ｖ（＋０．００６Ｖ、−０．００５５Ｖ）
となり、積分時間精度は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１．００７…（＋０．７％）……（１２） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝０．９９４…（−０．６％）……（１３） となる。
グ手段は、ＶＲＥＦ＝１Ｖ、Ｉ0 ＝１ｍＡ、スイッチン
グ手段の温度特性は０．１ｍＶ／℃を適用したとき、Ｔ
ａ＝８５℃（＋６０℃、−５５℃）において、Ｖ０＝
０．０９４５Ｖ（＋０．００６Ｖ、−０．００５５Ｖ）
となり、積分時間精度は、 Ｔ（ＭＡＸ）／Ｔ（ＴＹＰ）＝１．００７…（＋０．７％）……（１２） Ｔ（ＭＩＮ）／Ｔ（ＴＹＰ）＝０．９９４…（−０．６％）……（１３） となる。
【００４４】
【発明の効果】以上説明したように、本発明の積分回路
は、制御端子を介して外部から供給される制御信号に応
答して定電圧回路部の出力電圧を積分用の容量素子接続
端子に供給するかまたは遮断するスイッチング手段と、
このスイッチング手段が活性化されたときに容量素子を
予め定める所定の電位に充電する充電手段とを有し、こ
の充電手段は、制御信号に応答して活性化されたスイッ
チング手段により定電圧回路部の出力する一定電圧の電
位に容量素子の電位を維持し、制御信号に応答してスイ
ッチング手段が非活性化されたときは、電圧電流変換回
路部から出力される出力電流により容量素子が充電され
るように構成されるので、積分開始時の電位が定電圧回
路部の出力する一定電圧の電位に設定され、この電位か
ら充電を開始することにより、積分用容量の初期電位の
ばらつきを抑えることができ、積分用容量素子の充電開
始時刻から充電電位に達するまでの時間の精度を向上さ
せることができる。
は、制御端子を介して外部から供給される制御信号に応
答して定電圧回路部の出力電圧を積分用の容量素子接続
端子に供給するかまたは遮断するスイッチング手段と、
このスイッチング手段が活性化されたときに容量素子を
予め定める所定の電位に充電する充電手段とを有し、こ
の充電手段は、制御信号に応答して活性化されたスイッ
チング手段により定電圧回路部の出力する一定電圧の電
位に容量素子の電位を維持し、制御信号に応答してスイ
ッチング手段が非活性化されたときは、電圧電流変換回
路部から出力される出力電流により容量素子が充電され
るように構成されるので、積分開始時の電位が定電圧回
路部の出力する一定電圧の電位に設定され、この電位か
ら充電を開始することにより、積分用容量の初期電位の
ばらつきを抑えることができ、積分用容量素子の充電開
始時刻から充電電位に達するまでの時間の精度を向上さ
せることができる。
【００４５】また、充電開始時の電位を一定電圧の電位
に設定したことにより、従来のようにスイッチ用トラン
ジスタのサイズを大きくする必要が無く、チップ面積の
増大がない。
に設定したことにより、従来のようにスイッチ用トラン
ジスタのサイズを大きくする必要が無く、チップ面積の
増大がない。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す構成図である。
【図２】図１の具体的な回路図である。
【図３】一実施の形態の動作説明用タイミングチャート
である。
である。
【図４】従来の積分回路の構成図である。
【図５】従来の積分回路の動作説明用タイミングチャー
トである。
トである。
ＣＰ 電圧比較器 ＣＰ０，ＣＰ１ 帰還演算増幅器 ＣＴＬ 制御信号入力端子 ＣＰＴ 容量素子接続端子 ＩＮ 被測定信号入力端子 ＩＲＥＦ 電圧電流変換回路部 ＯＵＴ 出力端子 ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４，ＰＳＷ ＰＮＰト
ランジスタ ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４，ＮＳＷ ＮＰＮト
ランジスタ Ｒ０，Ｒ１ 抵抗素子 Ｒ２，Ｒ３ 分割抵抗素子 ＳＷ スイッチング手段 ＶＲＥＦ 定電圧回路部
ランジスタ ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４，ＮＳＷ ＮＰＮト
ランジスタ Ｒ０，Ｒ１ 抵抗素子 Ｒ２，Ｒ３ 分割抵抗素子 ＳＷ スイッチング手段 ＶＲＥＦ 定電圧回路部
Claims (5)
- 【請求項１】 被測定信号入力端子と、出力端子と、予
め定める所定の一定電圧を生成する定電圧回路部と、こ
の定電圧回路部の出力電圧を電流に変換する電圧電流変
換回路部と、この電圧電流変換回路部の出力電流を外部
接続される積分用の容量素子に供給するための容量素子
接続端子と、前記容量素子に充電された電位および前記
被測定信号入力端子に入力される被測定電位を比較し一
致した時点で反転出力電圧を前記出力端子に出力する電
圧比較器とを有する積分回路において、 制御端子を介
して外部から供給される制御信号に応答して前記定電圧
回路部の出力電圧を前記容量素子接続端子に供給するか
または遮断するスイッチング手段と、このスイッチング
手段が活性化されたときに前記容量素子を予め定める所
定の電位に充電する充電手段とを有することを特徴とす
る積分回路。 - 【請求項２】 前記充電手段は、前記制御信号に応答し
て活性化された前記スイッチング手段により前記定電圧
回路部の出力する前記一定電圧の電位に前記容量素子の
電位を維持し、前記制御信号に応答して前記スイッチン
グ手段が非活性化されたときは、前記電圧電流変換回路
部から出力される出力電流により前記容量素子が充電さ
れるように構成される請求項１記載の積分回路。 - 【請求項３】 前記制御信号に応答して前記スイッチン
グ手段が非活性化された時点から前記電圧比較器の出力
が反転するまでの時間を積分時間とする請求項１または
２記載の積分回路。 - 【請求項４】 前記スイッチング手段は、ベース電極が
互いに接続された第１および第２のＰＮＰトランジスタ
対の前記第１のＰＮＰトランジスタのベース電極および
コレクタ電極が、一端が接地電位に接続される抵抗素子
の他端との間に挿入された第１のＮＰＮトランジスタの
コレクタ電極に接続されるカレントミラーと、前記第１
のＰＮＰトランジスタに並列に接続されベース電極が前
記制御端子に接続される第３のＰＮＰトランジスタと、
前記第２のＰＮＰトランジスタのコレクタ電極と接地電
位との間に挿入され、かつ非反転入力端に前記定電圧回
路部の出力電圧を予め定める電圧に分圧した電圧が与え
られるとともに、反転入力端に出力端が接続され、さら
に前記出力端が前記電圧電流変換回路部の電流出力端と
前記容量素子を接続する前記容量素子接続端子と前記電
圧比較器の非反転入力端とにそれぞれ共通接続される帰
還演算増幅器とから構成される請求項１、２または３記
載の積分回路。 - 【請求項５】 前記容量素子に充電される初期電位を前
記帰還演算増幅器の出力する定電圧電位とする請求項４
記載の積分回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01678397A JP3165053B2 (ja) | 1997-01-30 | 1997-01-30 | 積分回路 |
| US09/015,985 US5939902A (en) | 1997-01-30 | 1998-01-30 | Integrating circuit internally included in semiconductor device |
| CNB981080502A CN1169080C (zh) | 1997-01-30 | 1998-01-30 | 被包含在半导体器件内部的积分电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01678397A JP3165053B2 (ja) | 1997-01-30 | 1997-01-30 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214306A true JPH10214306A (ja) | 1998-08-11 |
| JP3165053B2 JP3165053B2 (ja) | 2001-05-14 |
Family
ID=11925796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01678397A Expired - Fee Related JP3165053B2 (ja) | 1997-01-30 | 1997-01-30 | 積分回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5939902A (ja) |
| JP (1) | JP3165053B2 (ja) |
| CN (1) | CN1169080C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9542003B2 (en) | 2012-08-31 | 2017-01-10 | Fujitsu Limited | Image processing device, image processing method, and a computer-readable non-transitory medium |
| CN110488082A (zh) * | 2019-07-12 | 2019-11-22 | 宁波中车时代传感技术有限公司 | 一种集成的数字输出的电压电流检测芯片 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10038321A1 (de) * | 2000-08-05 | 2002-02-14 | Philips Corp Intellectual Pty | Anpaßschaltung für Audio- und Videosignale |
| JP4582890B2 (ja) * | 2000-09-28 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | アナログスイッチ回路、アナログマルチプレクサ回路、ａｄ変換器及びアナログ信号処理システム |
| TWI536746B (zh) * | 2011-02-25 | 2016-06-01 | 鴻海精密工業股份有限公司 | 類比至數位轉換電路 |
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