JP2948510B2 - 出力補償を可能とする積分器 - Google Patents
出力補償を可能とする積分器Info
- Publication number
- JP2948510B2 JP2948510B2 JP7210339A JP21033995A JP2948510B2 JP 2948510 B2 JP2948510 B2 JP 2948510B2 JP 7210339 A JP7210339 A JP 7210339A JP 21033995 A JP21033995 A JP 21033995A JP 2948510 B2 JP2948510 B2 JP 2948510B2
- Authority
- JP
- Japan
- Prior art keywords
- integrator
- amplifier
- gain
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010354 integration Effects 0.000 claims description 51
- 239000003990 capacitor Substances 0.000 claims description 25
- 230000003321 amplification Effects 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 9
- 238000001514 detection method Methods 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 102100036601 Aggrecan core protein Human genes 0.000 description 1
- 238000007476 Maximum Likelihood Methods 0.000 description 1
- 108091006419 SLC25A12 Proteins 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/181—Low-frequency amplifiers, e.g. audio preamplifiers
- H03F3/183—Low-frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/027—Analogue recording
- G11B5/035—Equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Digital Magnetic Recording (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、磁気記録用の信号
処理に用いられる積分器に関する。
処理に用いられる積分器に関する。
【０００２】
【関連する技術】これまで磁気記録用の技術としてピー
ク検出（Peak Detection）方法が用いられてきたが、近
年、より高密度且つ高速度を実現するためにＰＲＭＬ
（PartialResponse Maximum Likelihood）という新しい
技術が使われるようになってきた。しかし、ＰＲＭＬに
は高速なＡ／Ｄコンバータ（ＡＤＣ）と、尤度関数を計
算するための大規模なディジタル回路が必要であり、そ
れまでのピーク検出方法と比べてみると消費電力が多い
という欠点があった。そこで、この欠点を改善し、さら
に高速な信号処理を行うシンボル検出チャネル（Symbol
Detection Channel）という方式が考案された。
ク検出（Peak Detection）方法が用いられてきたが、近
年、より高密度且つ高速度を実現するためにＰＲＭＬ
（PartialResponse Maximum Likelihood）という新しい
技術が使われるようになってきた。しかし、ＰＲＭＬに
は高速なＡ／Ｄコンバータ（ＡＤＣ）と、尤度関数を計
算するための大規模なディジタル回路が必要であり、そ
れまでのピーク検出方法と比べてみると消費電力が多い
という欠点があった。そこで、この欠点を改善し、さら
に高速な信号処理を行うシンボル検出チャネル（Symbol
Detection Channel）という方式が考案された。
【０００３】この方式は、シンボル単位でアナログ信号
をＷａｌｓｈ変換（積分を含む）した値を用いて信号処
理するため、従来のようにＡＤＣと大規模なディジタル
回路を必要とせず、且つ計算の並列化により、より高速
な信号処理を実現している。この方式（１Ｓｙｍｂｏｌ
＝４ｂｉｔの場合）を図１及び図２を用いて簡単に説明
する。ヘッド１０１は、例えば磁気ディスク１１９から
磁気信号を読み出し、電気信号に変換するものであり、
ＡＧＣ１０２に接続されている。このＡＧＣ１０２は、
等化器（equalizer）１０４に接続され、等化器１０４
は、積分器１０３ａ，１０３ｂ，積分器１０５ａ，１０
５ｂ、積分器１０７ａ，１０７ｂ、積分器１０９ａ，１
０９ｂに接続されている。サフィックスａ及びｂは、交
互に用いられることを示す。この積分器群１０３ａ乃至
１０９ｂはマルチプレクサ１１１に接続され、マルチプ
レクサ１１１は積和演算器１１３ａ乃至１１３ｌまでの
１２個の積和演算器に積分器群１０３ａ乃至１０９ｂか
らの出力を予め選択されたように振り分ける形になって
いる。積和演算器１１３ａ乃至１１３ｌは、２４個のコ
ンパレータにより構成されるコンパレータ群１１５に接
続され、このコンパレータ群１１５の出力はディジタル
信号処理装置１１７にて処理されて、ディジタルの出力
を後の処理に出力するものである。
をＷａｌｓｈ変換（積分を含む）した値を用いて信号処
理するため、従来のようにＡＤＣと大規模なディジタル
回路を必要とせず、且つ計算の並列化により、より高速
な信号処理を実現している。この方式（１Ｓｙｍｂｏｌ
＝４ｂｉｔの場合）を図１及び図２を用いて簡単に説明
する。ヘッド１０１は、例えば磁気ディスク１１９から
磁気信号を読み出し、電気信号に変換するものであり、
ＡＧＣ１０２に接続されている。このＡＧＣ１０２は、
等化器（equalizer）１０４に接続され、等化器１０４
は、積分器１０３ａ，１０３ｂ，積分器１０５ａ，１０
５ｂ、積分器１０７ａ，１０７ｂ、積分器１０９ａ，１
０９ｂに接続されている。サフィックスａ及びｂは、交
互に用いられることを示す。この積分器群１０３ａ乃至
１０９ｂはマルチプレクサ１１１に接続され、マルチプ
レクサ１１１は積和演算器１１３ａ乃至１１３ｌまでの
１２個の積和演算器に積分器群１０３ａ乃至１０９ｂか
らの出力を予め選択されたように振り分ける形になって
いる。積和演算器１１３ａ乃至１１３ｌは、２４個のコ
ンパレータにより構成されるコンパレータ群１１５に接
続され、このコンパレータ群１１５の出力はディジタル
信号処理装置１１７にて処理されて、ディジタルの出力
を後の処理に出力するものである。
【０００４】この装置において、まず、ヘッド１０１
は、先に述べたように磁気信号を電気信号に変換したア
ナログ信号を出力する。このアナログ信号は、ＡＧＣ１
０２及び等化器１０４を介して適当な信号に変換される
が、このＡＧＣ１０２及び等化器１０４は通常用いられ
るものと何等変わりないので、これ以上の説明は省略す
る。そして、等化器１０４からの信号は、例えば、図２
（ｂ）に示したような波形を有する。この信号は、アナ
ログ信号のまま積分器１乃至４に出力されるわけである
が、その積分器の積分期間及び極性は、図２（ｃ）、
（ｄ）、（ｅ）、（ｆ）に示したとおりである。すなわ
ち、積分器１（１０３ａ，１０３ｂ）は図２（ｃ）のよ
うに期間Ｔｓ中に正の極性にて積分する。ここで期間Ｔ
ｓは、４ビット分の信号が読み出された期間（図２
（ａ）参照）をいう。また、積分器２（１０５ａ，１０
５ｂ）は図２（ｄ）のように期間Ｔｓ中に正の極性にて
積分する区間と、負の極性にて積分する区間とがある。
さらに、積分器３（１０７ａ，１９７ｂ）及び積分器４
（１０９ａ，１０９ｂ）も同様である。また、先に述べ
たように、各積分器が二重になっているのは、１シンボ
ル分をシンボル間干渉を考慮して復号するため連続した
２シンボル分（すなわち８ビット分）の積分値を用いる
からである。具体的には、ｂはａの次の時間間隔Ｔｓの
間積分するために用いられる。このようにするとＷａｌ
ｓｈ関数に従うＷａｌｓｈ変換が実行されたことにな
る。このＷａｌｓｈ関数については、 J. L. Walsh, A
Closed Set of Normal Orthogonal Functions, America
n Journal of Mathematics, Vol. 45, 1923, pp. 5-24
参照のこと。
は、先に述べたように磁気信号を電気信号に変換したア
ナログ信号を出力する。このアナログ信号は、ＡＧＣ１
０２及び等化器１０４を介して適当な信号に変換される
が、このＡＧＣ１０２及び等化器１０４は通常用いられ
るものと何等変わりないので、これ以上の説明は省略す
る。そして、等化器１０４からの信号は、例えば、図２
（ｂ）に示したような波形を有する。この信号は、アナ
ログ信号のまま積分器１乃至４に出力されるわけである
が、その積分器の積分期間及び極性は、図２（ｃ）、
（ｄ）、（ｅ）、（ｆ）に示したとおりである。すなわ
ち、積分器１（１０３ａ，１０３ｂ）は図２（ｃ）のよ
うに期間Ｔｓ中に正の極性にて積分する。ここで期間Ｔ
ｓは、４ビット分の信号が読み出された期間（図２
（ａ）参照）をいう。また、積分器２（１０５ａ，１０
５ｂ）は図２（ｄ）のように期間Ｔｓ中に正の極性にて
積分する区間と、負の極性にて積分する区間とがある。
さらに、積分器３（１０７ａ，１９７ｂ）及び積分器４
（１０９ａ，１０９ｂ）も同様である。また、先に述べ
たように、各積分器が二重になっているのは、１シンボ
ル分をシンボル間干渉を考慮して復号するため連続した
２シンボル分（すなわち８ビット分）の積分値を用いる
からである。具体的には、ｂはａの次の時間間隔Ｔｓの
間積分するために用いられる。このようにするとＷａｌ
ｓｈ関数に従うＷａｌｓｈ変換が実行されたことにな
る。このＷａｌｓｈ関数については、 J. L. Walsh, A
Closed Set of Normal Orthogonal Functions, America
n Journal of Mathematics, Vol. 45, 1923, pp. 5-24
参照のこと。
【０００５】この各積分器のアナログ出力は、マルチプ
レクサ１１１にて積和演算器群に振り分けられる。すな
わち、各積和演算器において必要とする積分結果が異な
るのである。例えば積和演算器１乃至３では積分器１０
３ａ，１０３ｂ、１０５ａ，１０７ａ，１０９ａの結果
を用いる。また、積和演算器４乃至６では積分器１０３
ｂ、１０５ａ，１０５ｂ，１０８ａ，１０９ａの結果を
用いる。積和演算器７乃至９では積分器１０３ｂ，１０
５ｂ，１０７ａ，１０７ｂ，１０９ａの結果を用い、積
和演算器１０乃至１２では積分器１０３ｂ，１０５ｂ，
１０７ｂ，１０９ａ，１０９ｂの結果を用いる。そし
て、各積和演算器では必要な係数（予めセットされてい
る）を用いて、先に述べた必要な積分結果をアナログ的
に掛け算及び足し算して、各積和演算器の出力をコンパ
レータ群１１５に出力する。
レクサ１１１にて積和演算器群に振り分けられる。すな
わち、各積和演算器において必要とする積分結果が異な
るのである。例えば積和演算器１乃至３では積分器１０
３ａ，１０３ｂ、１０５ａ，１０７ａ，１０９ａの結果
を用いる。また、積和演算器４乃至６では積分器１０３
ｂ、１０５ａ，１０５ｂ，１０８ａ，１０９ａの結果を
用いる。積和演算器７乃至９では積分器１０３ｂ，１０
５ｂ，１０７ａ，１０７ｂ，１０９ａの結果を用い、積
和演算器１０乃至１２では積分器１０３ｂ，１０５ｂ，
１０７ｂ，１０９ａ，１０９ｂの結果を用いる。そし
て、各積和演算器では必要な係数（予めセットされてい
る）を用いて、先に述べた必要な積分結果をアナログ的
に掛け算及び足し算して、各積和演算器の出力をコンパ
レータ群１１５に出力する。
【０００６】このコンパレータ群１１５では、各積和演
算器の出力が所定の範囲に入っているかを判定する。具
体的には、積和演算器１乃至３、積和演算器４乃至６、
積和演算器７乃至９、積和演算器１０乃至１２の各グル
ープごとに６つづつのコンパレータを設け、各コンパレ
ータにて各グループに所属する積和演算器の出力が所定
の範囲内かを判定して、その結果をディジタル信号にて
出力する。所定の範囲内かを判定するには、予め定めた
参照レベルをセットしておく。
算器の出力が所定の範囲に入っているかを判定する。具
体的には、積和演算器１乃至３、積和演算器４乃至６、
積和演算器７乃至９、積和演算器１０乃至１２の各グル
ープごとに６つづつのコンパレータを設け、各コンパレ
ータにて各グループに所属する積和演算器の出力が所定
の範囲内かを判定して、その結果をディジタル信号にて
出力する。所定の範囲内かを判定するには、予め定めた
参照レベルをセットしておく。
【０００７】このようにコンパレータ群１１５からの出
力を用い、ディジタル信号処理装置１１７ではシンボル
間干渉を取り除く処理等を行い、通常の０又は１のビッ
ト列を表すディジタル信号出力（ＲＬＬ（Run Length L
imited）コードのビット列）を後の処理のため出力す
る。なお、詳細な説明については、米国特許出願４８９
８６３号（ＩＢＭ Ｄｏｃｋｅｔ Ｎｏ．ＡＭ９９４０
５６．１９９５年６月１３日出願）を参照のこと。
力を用い、ディジタル信号処理装置１１７ではシンボル
間干渉を取り除く処理等を行い、通常の０又は１のビッ
ト列を表すディジタル信号出力（ＲＬＬ（Run Length L
imited）コードのビット列）を後の処理のため出力す
る。なお、詳細な説明については、米国特許出願４８９
８６３号（ＩＢＭ Ｄｏｃｋｅｔ Ｎｏ．ＡＭ９９４０
５６．１９９５年６月１３日出願）を参照のこと。
【０００８】このようにアナログ信号を並列して積分
し、後にこの積分結果を用いた積和演算結果をコンパレ
ータにて値を比較するわけであるが、もし積分器の出力
がなんらかの理由でずれた場合、コンパレータの参照レ
ベルをそれに合わせて変化させなければならないが、そ
れは非常に困難である。また、磁気ディスクの読み出し
スピードは容量の最大化、性能の最適化等のために一定
ではない。これは、ディスクの内側と外側では、記憶密
度が異なることからも理解できよう。また、このような
回路は半導体にて集積化されるが、この半導体プロセ
ス、電源電圧の変動を高精度で制御するのはコスト的に
見合わない。
し、後にこの積分結果を用いた積和演算結果をコンパレ
ータにて値を比較するわけであるが、もし積分器の出力
がなんらかの理由でずれた場合、コンパレータの参照レ
ベルをそれに合わせて変化させなければならないが、そ
れは非常に困難である。また、磁気ディスクの読み出し
スピードは容量の最大化、性能の最適化等のために一定
ではない。これは、ディスクの内側と外側では、記憶密
度が異なることからも理解できよう。また、このような
回路は半導体にて集積化されるが、この半導体プロセ
ス、電源電圧の変動を高精度で制御するのはコスト的に
見合わない。
【０００９】ここで従来の積分器について考えると、積
分期間を変化させると、積分の値が変化してしまうよう
な積分器しか存在しなかった。また、出力を一定にする
ようなＡＧＣ（Auto Gain Control）という技術がある
が、これは時間成分に関しては何等関係なく、時間に依
存した積分値の補償はできない。
分期間を変化させると、積分の値が変化してしまうよう
な積分器しか存在しなかった。また、出力を一定にする
ようなＡＧＣ（Auto Gain Control）という技術がある
が、これは時間成分に関しては何等関係なく、時間に依
存した積分値の補償はできない。
【００１０】
【発明が解決しようとする課題】よって本発明の目的
は、同じシンボル（同じビット・パターン）に対し、デ
ータの読み出しスピードや半導体プロセスのばらつき、
電源電圧の変動にかかわらず、同じ出力を出すことがで
きる積分器を提供することである。
は、同じシンボル（同じビット・パターン）に対し、デ
ータの読み出しスピードや半導体プロセスのばらつき、
電源電圧の変動にかかわらず、同じ出力を出すことがで
きる積分器を提供することである。
【００１１】さらに、先のスピードや半導体プロセスの
補償を高速且つ自動的に行うことも目的である。
補償を高速且つ自動的に行うことも目的である。
【００１２】そして最終的には、高速な信号処理を可能
とすることも目的である。
とすることも目的である。
【００１３】
【課題を解決するための手段】以上の目的を達成するた
め本発明の構成は以下のとおりである。すなわち、第１
増幅器を有し、積分期間中参照電圧を積分する第１積分
器と、第２増幅器を有し、積分期間中入力信号を積分す
る第２積分器と、第１積分器の出力が積分期間に対応し
て変化するように、第１増幅器の利得を調節する信号を
前記第１増幅器に出力し、当該利得を調整する信号を用
いて第２増幅器の利得を調節する制御手段とを備えたも
のである。このようにすると、先に述べた補償しなけれ
ばならない要素である半導体プロセス、電源電圧等は、
第１及び第２増幅器の利得の変動となって現れれ、積分
期間の変動については第１及び第２積分器の出力となっ
て現れるが、第１及び第２増幅器の利得を補償すること
ができるようになるので、同一ピット・パターンに対し
同一出力が可能となる。
め本発明の構成は以下のとおりである。すなわち、第１
増幅器を有し、積分期間中参照電圧を積分する第１積分
器と、第２増幅器を有し、積分期間中入力信号を積分す
る第２積分器と、第１積分器の出力が積分期間に対応し
て変化するように、第１増幅器の利得を調節する信号を
前記第１増幅器に出力し、当該利得を調整する信号を用
いて第２増幅器の利得を調節する制御手段とを備えたも
のである。このようにすると、先に述べた補償しなけれ
ばならない要素である半導体プロセス、電源電圧等は、
第１及び第２増幅器の利得の変動となって現れれ、積分
期間の変動については第１及び第２積分器の出力となっ
て現れるが、第１及び第２増幅器の利得を補償すること
ができるようになるので、同一ピット・パターンに対し
同一出力が可能となる。
【００１４】この場合、第１積分器が、キャパシタと、
キャパシタに初期電圧を与える手段とをさらに有するよ
うにすることも考えられる。
キャパシタに初期電圧を与える手段とをさらに有するよ
うにすることも考えられる。
【００１５】また、制御手段が、基準電圧を与える手段
と、第１積分器の出力が、基準電圧に達するまでの時間
に応じて利得を調整する信号を生成する手段とを有する
ようにすることも考えられる。
と、第１積分器の出力が、基準電圧に達するまでの時間
に応じて利得を調整する信号を生成する手段とを有する
ようにすることも考えられる。
【００１６】さらに、第１増幅器及び第２増幅器の特性
が同じであり、利得を調整する信号を当該第１及び第２
増幅器に入力することも考えられる。
が同じであり、利得を調整する信号を当該第１及び第２
増幅器に入力することも考えられる。
【００１７】また、利得を調整する信号を生成する手段
が、基準電圧と第１積分器の出力を比較するコンパレー
タと、コンパレータの出力が、いつ付勢されたかを判断
する判断手段と、キャパシタンスと、判断手段によりコ
ンピュータの出力が付勢されたと判断されたタイミング
により、キャパシタンスをチャージ又はディスチャージ
する手段とを有するようにすることも考えられる。
が、基準電圧と第１積分器の出力を比較するコンパレー
タと、コンパレータの出力が、いつ付勢されたかを判断
する判断手段と、キャパシタンスと、判断手段によりコ
ンピュータの出力が付勢されたと判断されたタイミング
により、キャパシタンスをチャージ又はディスチャージ
する手段とを有するようにすることも考えられる。
【００１８】以上述べた構成の動作を説明すると、参照
電圧を第１増幅器にて増幅し、初期電圧を与えられたキ
ャパシタに電荷を積分期間中貯める。すると、第１増幅
器の利得によっては、積分期間終了以前、又は積分期間
終了以後でなければ、第１積分器の出力が基準電圧に達
しない場合がある。そのような場合には、第１増幅器の
利得を調整するように制御手段が動作する。すなわち、
積分期間終了以前に第１積分器の出力が基準電圧に達し
てしまった場合には、利得が大き過ぎるので、利得を下
げるようにする。また、積分期間終了以降に第１積分器
の出力が基準電圧に達した場合には、利得が小さ過ぎる
ので、利得を上げるようにする。最終的には、積分期間
終了時に第１積分器の出力が基準電圧に達するようにす
る。そして、第２増幅器の利得も同様に調整する。この
ようにすると、積分期間が変動しても、一定の信号に対
し積分結果は同一になる。また、参照電圧及び基準電圧
が一定であれば、第１及び第２増幅器の利得の初期値が
何であっても補償されるので、半導体プロセスなどを考
慮する必要がない。
電圧を第１増幅器にて増幅し、初期電圧を与えられたキ
ャパシタに電荷を積分期間中貯める。すると、第１増幅
器の利得によっては、積分期間終了以前、又は積分期間
終了以後でなければ、第１積分器の出力が基準電圧に達
しない場合がある。そのような場合には、第１増幅器の
利得を調整するように制御手段が動作する。すなわち、
積分期間終了以前に第１積分器の出力が基準電圧に達し
てしまった場合には、利得が大き過ぎるので、利得を下
げるようにする。また、積分期間終了以降に第１積分器
の出力が基準電圧に達した場合には、利得が小さ過ぎる
ので、利得を上げるようにする。最終的には、積分期間
終了時に第１積分器の出力が基準電圧に達するようにす
る。そして、第２増幅器の利得も同様に調整する。この
ようにすると、積分期間が変動しても、一定の信号に対
し積分結果は同一になる。また、参照電圧及び基準電圧
が一定であれば、第１及び第２増幅器の利得の初期値が
何であっても補償されるので、半導体プロセスなどを考
慮する必要がない。
【００１９】なお、積分期間中参照電圧を積分する第１
積分器と、積分期間中入力信号を積分する第２積分器
と、第１積分器の出力と積分期間の出力が所定の関係を
満たすように、制御信号を第１積分器に出力し、当該制
御信号を用いて第２積分器を制御する制御手段とを有す
るという形態も考えることができる。
積分器と、積分期間中入力信号を積分する第２積分器
と、第１積分器の出力と積分期間の出力が所定の関係を
満たすように、制御信号を第１積分器に出力し、当該制
御信号を用いて第２積分器を制御する制御手段とを有す
るという形態も考えることができる。
【００２０】
【発明の実施の形態】まず、図３を説明する。この出力
補償を可能とする積分器は、２つの増幅器Ａｍｐ１
（１）及びＡｍｐ２（１１）と、積分期間Ｔｓの間オン
されるスイッチ３及び１３、積分に用いられる２つのキ
ャパシタＣｏ５，１５、Ａｍｐ１及びＡｍｐ２の利得を
制御する制御回路７と、制御回路７の出力に対しローパ
ス・フィルタを構成するキャパシタ９と、図２に示した
ＣＫ０，１，２，３のいずれかを受信し、その受信信号
の極性により、キャパシタＣｏ１５へのチャージ・ディ
スチャージを制御する制御回路２（１４）が図３のよう
に接続されて構成される。
補償を可能とする積分器は、２つの増幅器Ａｍｐ１
（１）及びＡｍｐ２（１１）と、積分期間Ｔｓの間オン
されるスイッチ３及び１３、積分に用いられる２つのキ
ャパシタＣｏ５，１５、Ａｍｐ１及びＡｍｐ２の利得を
制御する制御回路７と、制御回路７の出力に対しローパ
ス・フィルタを構成するキャパシタ９と、図２に示した
ＣＫ０，１，２，３のいずれかを受信し、その受信信号
の極性により、キャパシタＣｏ１５へのチャージ・ディ
スチャージを制御する制御回路２（１４）が図３のよう
に接続されて構成される。
【００２１】Ａｍｐ１には、参照信号Ｖ1が入力され
る。また積分期間Ｔｓは、予め定められたビット（Ｓｙ
ｍｂｏｌ）を磁気ディスクから読み出すのに必要な時間
を示す。そして、キャパシタＣｏ５の初期電圧はＶref
にセットされている。よって、スイッチ３がオンになっ
ている場合には、積分器の出力Ｖｏは、ＶrefからＶTま
で変化する。その出力Ｖｏの変化に対応して制御回路７
は、調整電圧Ｖｇを生成し、Ａｍｐ１及びＡｍｐ２に出
力する。Ａｍｐ２の入力は、入力信号Ｖ2であり、同じ
く積分期間Ｔｓにて積分する。しかし、積分の極性は図
２の（ｃ）乃至（ｆ）に示されたものであり、制御回路
２（１４）はこの極性に合わせてキャパシタＣｏ１５を
チャージ又はディスチャージするよう制御する。その結
果をＶｏ'として後の処理に出力される。この積分結果
は、先に述べたように図１のマルチプレクサに出力され
る。
る。また積分期間Ｔｓは、予め定められたビット（Ｓｙ
ｍｂｏｌ）を磁気ディスクから読み出すのに必要な時間
を示す。そして、キャパシタＣｏ５の初期電圧はＶref
にセットされている。よって、スイッチ３がオンになっ
ている場合には、積分器の出力Ｖｏは、ＶrefからＶTま
で変化する。その出力Ｖｏの変化に対応して制御回路７
は、調整電圧Ｖｇを生成し、Ａｍｐ１及びＡｍｐ２に出
力する。Ａｍｐ２の入力は、入力信号Ｖ2であり、同じ
く積分期間Ｔｓにて積分する。しかし、積分の極性は図
２の（ｃ）乃至（ｆ）に示されたものであり、制御回路
２（１４）はこの極性に合わせてキャパシタＣｏ１５を
チャージ又はディスチャージするよう制御する。その結
果をＶｏ'として後の処理に出力される。この積分結果
は、先に述べたように図１のマルチプレクサに出力され
る。
【００２２】では、この回路の原理を説明する。Ａｍｐ
１の出力電流ｉｏはキャパシタＣｏ５にＴｓ期間中充電
される、出力電流ｉｏはＡｍｐ１の入力参照信号Ｖ1と
Ａｍｐ１のゲインのｇｍでほぼ決定されるが、Ａｍｐ１
の電源電圧や温度変動にてもｉｏは若干影響を受ける。
今、これをｉｄとすると、ｉｏ＝ｇｍ・Ｖ1＋ｉｄで与
えられ、Ｑ＝Ｃ・Ｖより、次の式が成立する。すなわ
ち、 （ｇｍ・Ｖ1＋ｉｄ）・Ｔｓ＝Ｃｏ・Ｖｏ＝Ｃｏ・（ＶT
−Ｖref）
１の出力電流ｉｏはキャパシタＣｏ５にＴｓ期間中充電
される、出力電流ｉｏはＡｍｐ１の入力参照信号Ｖ1と
Ａｍｐ１のゲインのｇｍでほぼ決定されるが、Ａｍｐ１
の電源電圧や温度変動にてもｉｏは若干影響を受ける。
今、これをｉｄとすると、ｉｏ＝ｇｍ・Ｖ1＋ｉｄで与
えられ、Ｑ＝Ｃ・Ｖより、次の式が成立する。すなわ
ち、 （ｇｍ・Ｖ1＋ｉｄ）・Ｔｓ＝Ｃｏ・Ｖｏ＝Ｃｏ・（ＶT
−Ｖref）
【００２３】入力参照信号Ｖ1及び目標電圧ＶTは一定値
に固定されており、キャパシタＣｏ５の容量Ｃｏも一定
とすると、次の式に示したようにＡｍｐ１のゲインｇｍ
が導かれる。 ｇｍ＝Ａ／Ｔｓ−Ｂ・ｉｄ Ａ＝（Ｃｏ・（ＶT−Ｖref））／Ｖ1 Ｂ＝１／Ｖ1
に固定されており、キャパシタＣｏ５の容量Ｃｏも一定
とすると、次の式に示したようにＡｍｐ１のゲインｇｍ
が導かれる。 ｇｍ＝Ａ／Ｔｓ−Ｂ・ｉｄ Ａ＝（Ｃｏ・（ＶT−Ｖref））／Ｖ1 Ｂ＝１／Ｖ1
【００２４】この式の意味するところは、積分期間Ｔｓ
の変化、そして出力電流の変動ｉｄに対して出力Ｖｏの
電圧変位は（ＶT−Ｖref）一定になるようにＡｍｐ１の
ゲインｇｍが自動制御させる必要があるということであ
る。
の変化、そして出力電流の変動ｉｄに対して出力Ｖｏの
電圧変位は（ＶT−Ｖref）一定になるようにＡｍｐ１の
ゲインｇｍが自動制御させる必要があるということであ
る。
【００２５】ここでＡｍｐ１及びＡｍｐ２の特性が同一
であるとすると、Ａｍｐ１及びＡｍｐ２のゲインｇｍを
制御回路７の出力Ｖｇにて変更する。通常Ａｍｐ１及び
Ａｍｐ２は、同一半導体チップ上に実施されるので、同
一とみなしても問題無い。この制御回路７は、出力Ｖｏ
の電圧変位がＴｓ期間で（ＶT−Ｖref）になるように、
Ｖｇを生成し、Ａｍｐ１及びＡｍｐ２にフィードバック
出力する。これによって、Ａｍｐ１及びＡｍｐ２の利得
は同一になる。従って、磁気ディスクからの読み出し速
度が変動し、Ｔｓが長くなったり、短くなったりして
も、入力信号Ｖ2が一定であれば、積分値Ｖｏ'の電圧変
位も（ＶT−Ｖref）になるようにゲインが調整されるこ
ととなる。
であるとすると、Ａｍｐ１及びＡｍｐ２のゲインｇｍを
制御回路７の出力Ｖｇにて変更する。通常Ａｍｐ１及び
Ａｍｐ２は、同一半導体チップ上に実施されるので、同
一とみなしても問題無い。この制御回路７は、出力Ｖｏ
の電圧変位がＴｓ期間で（ＶT−Ｖref）になるように、
Ｖｇを生成し、Ａｍｐ１及びＡｍｐ２にフィードバック
出力する。これによって、Ａｍｐ１及びＡｍｐ２の利得
は同一になる。従って、磁気ディスクからの読み出し速
度が変動し、Ｔｓが長くなったり、短くなったりして
も、入力信号Ｖ2が一定であれば、積分値Ｖｏ'の電圧変
位も（ＶT−Ｖref）になるようにゲインが調整されるこ
ととなる。
【００２６】では制御回路７の具体的な構成を図４に示
す。コンパレータ２１は、２つのＡＮＤ回路２３，２５
に接続され、２つのＡＮＤ回路２３，２５はチャージポ
ンプ回路２７に接続される。チャージポンプ２７の出力
は図３にも示したキャパシタ９にて構成されるＬＰＦを
通して出力Ｖｇを出力するようになっている。
す。コンパレータ２１は、２つのＡＮＤ回路２３，２５
に接続され、２つのＡＮＤ回路２３，２５はチャージポ
ンプ回路２７に接続される。チャージポンプ２７の出力
は図３にも示したキャパシタ９にて構成されるＬＰＦを
通して出力Ｖｇを出力するようになっている。
【００２７】ではこの回路の動作を説明する。コンパレ
ータ２１は、入力信号として、Ａｍｐ１の出力Ｖｏと、
目標電圧ＶTを受け取り、出力Ｖｏが目標電圧ＶTに達す
ると、出力Ｖcmpoutをアクティブにする。このＶcmpout
は、２つのＡＮＤ回路２３，２５に入力されるが、ＡＮ
Ｄ回路２３のもう１つの入力には、積分期間Ｔｓ終了以
前はハイ（Ｈｉｇｈ）になっている信号 EN_DEC が入力
される。よって、もしＶｏが積分期間Ｔｓ終了以前にＶ
Tに達すると、ＡＮＤ回路２３の出力もハイになる。一
方、ＡＮＤ回路２５のもう１つの入力には、積分器間Ｔ
ｓ終了後にハイになる信号 EN_INC が入力される。そし
て、ＶcmpoutはＮＯＴ回路を介してＡＮＤ回路２５に接
続されている。よって、もしＶｏが積分期間Ｔｓ終了以
後にＶTに達する場合には、積分期間Ｔｓからコンパレ
ータ２１の出力がアクティブになるまでＡＮＤ回路２５
の出力がハイになる。
ータ２１は、入力信号として、Ａｍｐ１の出力Ｖｏと、
目標電圧ＶTを受け取り、出力Ｖｏが目標電圧ＶTに達す
ると、出力Ｖcmpoutをアクティブにする。このＶcmpout
は、２つのＡＮＤ回路２３，２５に入力されるが、ＡＮ
Ｄ回路２３のもう１つの入力には、積分期間Ｔｓ終了以
前はハイ（Ｈｉｇｈ）になっている信号 EN_DEC が入力
される。よって、もしＶｏが積分期間Ｔｓ終了以前にＶ
Tに達すると、ＡＮＤ回路２３の出力もハイになる。一
方、ＡＮＤ回路２５のもう１つの入力には、積分器間Ｔ
ｓ終了後にハイになる信号 EN_INC が入力される。そし
て、ＶcmpoutはＮＯＴ回路を介してＡＮＤ回路２５に接
続されている。よって、もしＶｏが積分期間Ｔｓ終了以
後にＶTに達する場合には、積分期間Ｔｓからコンパレ
ータ２１の出力がアクティブになるまでＡＮＤ回路２５
の出力がハイになる。
【００２８】そして、ＡＮＤ回路２３がハイになると、
チャージポンプ２７のDecrement端子にハイの入力がな
されたこととなり、キャパシタンス９の電荷をグランド
に放電する。また、ＡＮＤ回路２５がハイになると、チ
ャージポンプ２７のIncrement端子にハイの入力がなさ
れたこととなり、キャパシタンス９に電荷を注入する。
チャージポンプ２７のDecrement端子にハイの入力がな
されたこととなり、キャパシタンス９の電荷をグランド
に放電する。また、ＡＮＤ回路２５がハイになると、チ
ャージポンプ２７のIncrement端子にハイの入力がなさ
れたこととなり、キャパシタンス９に電荷を注入する。
【００２９】図５に信号波形の例を示す。まず、リセッ
ト信号（ｇ）がロー（ｌｏｗ）になって処理が開始さ
れ、この時間がＴｉｍｅ＝０である。この時、キャパシ
タＣｏ５の電圧はＶrefにセットされており、時間が経
つにつれアンプ出力Ｖｏ（ａ）は上昇する。しかし、ア
ンプ出力Ｖｏ（ａ）のラインＢのように、積分期間Ｔｓ
経たないうちにＶTに達してしまうと、コンパレータ２
１（ｂ）の出力もハイになり、ＥＮ＿ＤＥＣ（ｃ）もハ
イであるから、ＡＮＤ回路２３の出力もハイになるの
で、チャージポンプ回路２７のDecrement入力がハイに
なり、図５（ｅ）に示したように斜線部分の期間、電荷
がキャパシタ９から取り除かれる。そして、キャパシタ
９の電位がＡｍｐ１及びＡｍｐ２に出力される。
ト信号（ｇ）がロー（ｌｏｗ）になって処理が開始さ
れ、この時間がＴｉｍｅ＝０である。この時、キャパシ
タＣｏ５の電圧はＶrefにセットされており、時間が経
つにつれアンプ出力Ｖｏ（ａ）は上昇する。しかし、ア
ンプ出力Ｖｏ（ａ）のラインＢのように、積分期間Ｔｓ
経たないうちにＶTに達してしまうと、コンパレータ２
１（ｂ）の出力もハイになり、ＥＮ＿ＤＥＣ（ｃ）もハ
イであるから、ＡＮＤ回路２３の出力もハイになるの
で、チャージポンプ回路２７のDecrement入力がハイに
なり、図５（ｅ）に示したように斜線部分の期間、電荷
がキャパシタ９から取り除かれる。そして、キャパシタ
９の電位がＡｍｐ１及びＡｍｐ２に出力される。
【００３０】これに対し、アンプ出力Ｖｏ（ａ）のライ
ンＣのように、積分期間Ｔｓの後にＶTに達する場合に
は、時刻Ｔｓからコンパレータ２１の出力がハイになる
までの期間、ＥＮ＿ＩＮＣ（ｄ）との関係で、ＡＮＤ回
路２５はハイになり、チャージポンプ回路２７のIncrem
ent入力がハイになる。よって、図５（ｆ）の斜線期
間、電荷がキャパシタ９に入力される。そして、キャパ
シタ９の電位がＡｍｐ１及びＡｍｐ２に出力される。
ンＣのように、積分期間Ｔｓの後にＶTに達する場合に
は、時刻Ｔｓからコンパレータ２１の出力がハイになる
までの期間、ＥＮ＿ＩＮＣ（ｄ）との関係で、ＡＮＤ回
路２５はハイになり、チャージポンプ回路２７のIncrem
ent入力がハイになる。よって、図５（ｆ）の斜線期
間、電荷がキャパシタ９に入力される。そして、キャパ
シタ９の電位がＡｍｐ１及びＡｍｐ２に出力される。
【００３１】また、アンプ出力Ｖｏ（ａ）のラインＡの
ように、積分期間Ｔｓ丁度にＶTに達する場合は、チャ
ージポンプ回路２７から何等の出力はなく、キャパシタ
９からの出力も変化ない。
ように、積分期間Ｔｓ丁度にＶTに達する場合は、チャ
ージポンプ回路２７から何等の出力はなく、キャパシタ
９からの出力も変化ない。
【００３２】以上のように、利得調整信号であるＶｇは
その電圧を増加減少され、アンプ出力Ｖｏ（ａ）のライ
ンＡの状態で落ち着くようになる。
その電圧を増加減少され、アンプ出力Ｖｏ（ａ）のライ
ンＡの状態で落ち着くようになる。
【００３３】このようにして、先に述べた目的を達成す
る構成が示されたわけであるが、本発明はこのような実
施例に限定されるものではない。例えば、スイッチ１３
の位置は、図３のような位置でなくともよく、Ａｍｐ２
の前段などに配置してもよい。特に、入力信号Ｖ2は、
極性を正又は負を切り換えて積分することもあるので、
そのためのスイッチと合わせて設置することも可能であ
る。また、図４のチャージポンプ回路２７とキャパシタ
９でＶｇを定める場合を示したが、ＡＮＤ回路２３，２
５がハイになる期間により出力を変えるような他の回路
で代替可能である。
る構成が示されたわけであるが、本発明はこのような実
施例に限定されるものではない。例えば、スイッチ１３
の位置は、図３のような位置でなくともよく、Ａｍｐ２
の前段などに配置してもよい。特に、入力信号Ｖ2は、
極性を正又は負を切り換えて積分することもあるので、
そのためのスイッチと合わせて設置することも可能であ
る。また、図４のチャージポンプ回路２７とキャパシタ
９でＶｇを定める場合を示したが、ＡＮＤ回路２３，２
５がハイになる期間により出力を変えるような他の回路
で代替可能である。
【００３４】
【実施例】図３のＡｍｐ１及びキャパシタＣｏ５の具体
的図面を図６に示す。この回路は一段目が差動増幅器、
２段目がカレントミラー回路によって構成された電流増
幅型ＣＭＯＳアンプになっている。特徴は、アンプのゲ
インが制御回路７からのＶｇによって変えられることで
ある。具体的には、差動増幅器の電流を決めているＮＭ
ＯＳ（ＴＮ４）のゲートにＶｇが与えられ、ＴＮ１，Ｔ
Ｎ５のカレントミラーによるＩＢの電流がこれにより制
限を受けることによって行われる。
的図面を図６に示す。この回路は一段目が差動増幅器、
２段目がカレントミラー回路によって構成された電流増
幅型ＣＭＯＳアンプになっている。特徴は、アンプのゲ
インが制御回路７からのＶｇによって変えられることで
ある。具体的には、差動増幅器の電流を決めているＮＭ
ＯＳ（ＴＮ４）のゲートにＶｇが与えられ、ＴＮ１，Ｔ
Ｎ５のカレントミラーによるＩＢの電流がこれにより制
限を受けることによって行われる。
【００３５】
【効果】以上のとおり、同じシンボル（同じビット・パ
ターン）に対し、データの読み出しスピードや半導体プ
ロセスのばらつき、電源電圧、温度の変動にかかわら
ず、同じ出力を出すことができる積分器を提供すること
ができた。
ターン）に対し、データの読み出しスピードや半導体プ
ロセスのばらつき、電源電圧、温度の変動にかかわら
ず、同じ出力を出すことができる積分器を提供すること
ができた。
【００３６】さらに、先のスピードや半導体プロセスの
補償を高速且つ自動的に行うこともできた。
補償を高速且つ自動的に行うこともできた。
【００３７】そして図１で示したシンボル検出チャネル
に組み込めば、高速な信号処理を可能とすることでき
る。なお、積分器は図１に示したように計８個必要だ
が、Ａｍｐ１、スイッチ３、キャパシタンスＣｏ５、制
御回路７、キャパシタンス９は１つでよく、Ａｍｐ２、
スイッチ１３、制御回路２（１４）、キャパシタンスＣ
ｏ１５は８個必要で、１つのＶｇを８個のＡｍｐ２に入
力するようになる。
に組み込めば、高速な信号処理を可能とすることでき
る。なお、積分器は図１に示したように計８個必要だ
が、Ａｍｐ１、スイッチ３、キャパシタンスＣｏ５、制
御回路７、キャパシタンス９は１つでよく、Ａｍｐ２、
スイッチ１３、制御回路２（１４）、キャパシタンスＣ
ｏ１５は８個必要で、１つのＶｇを８個のＡｍｐ２に入
力するようになる。
【図１】本発明の適用位置を説明するための図面であ
る。
る。
【図２】（ａ）はクロック信号、（ｂ）は図１の積分器
に入力されるアナログ信号、（ｃ）積分器１の積分期間
及び極性を示す信号、（ｄ）積分器２の積分期間及び極
性を示す信号、（ｅ）積分器３の積分期間及び極性を表
す信号、（ｆ）積分器３の積分期間及び極性を表す信号
をそれぞれ示すものである。
に入力されるアナログ信号、（ｃ）積分器１の積分期間
及び極性を示す信号、（ｄ）積分器２の積分期間及び極
性を示す信号、（ｅ）積分器３の積分期間及び極性を表
す信号、（ｆ）積分器３の積分期間及び極性を表す信号
をそれぞれ示すものである。
【図３】本発明に係る、出力補償を可能とする積分器の
全体を示すブロック図である。
全体を示すブロック図である。
【図４】図３における制御回路７の詳細を示す図面であ
る。
る。
【図５】図４の各所における信号波形を示すものであ
る。
る。
【図６】図３におけるＡｍｐ１及びキャパシタＣｏ５の
具体的回路を示す図面である。
具体的回路を示す図面である。
１ Ａｍｐ１ ３ スイッチ ５ キャパシタＣｏ ７ 制御回路 ９ キャパシタ １１ Ａｍｐ２ １３ スイッチ １４ 制御回路２ １５ キャパシタＣｏ ２１ コンパレータ ２３，２５ ＡＮＤ回路 ２７ チャージポンプ回路 １０１ ヘッド １０２ ＡＧＣ回路 １０４ 等化器 １０３，１０５，１０７，１０９
積分器 １１１ マルチプレクサ １１３ 積和演算器 １１５ コンパレータ群 １１７ ディジタル信号処
理装置
積分器 １１１ マルチプレクサ １１３ 積和演算器 １１５ コンパレータ群 １１７ ディジタル信号処
理装置
フロントページの続き (72)発明者 照喜名 朝男 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 野沢 徹 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 小山 誠司 神奈川県大和市下鶴間1623番地14 日本 アイ・ビー・エム株式会社 大和事業所 内 (72)発明者 マーティン・ハスナー アメリカ合衆国カリフォルニア州パロ・ アルト、ポートラ・アヴェニュ 1610 (58)調査した分野(Int.Cl.6，ＤＢ名) G06G 7/18 - 7/188
Claims (7)
- 【請求項１】信号に応じて利得が調節される第１増幅器
を有し、積分期間中、前記第１増幅器が増幅した参照電
圧を積分する第１積分器と、利得が調節される 第２増幅器を有し、前記積分期間中、
前記第２増幅器が増幅した入力信号を積分する第２積分
器と、 前記第１積分器の出力が前記積分期間に対応して変化す
るように、前記第１増幅器の利得を調節する信号を前記
第１増幅器に出力し、当該利得を調整する信号を用いて
前記第２増幅器の利得を調節する制御手段とを有する、
出力補償を可能とする積分器。 - 【請求項２】前記第１積分器は、 前記第１増幅器が増幅した参照電圧を積分するキャパシ
タ を有し、 前記積分期間の開始時に、前記キャパシタは初期電圧と
されている 請求項１記載の出力補償を可能とする積分
器。 - 【請求項３】前記制御手段は、 前記第１積分器の出力が、与えられた基準電圧 に達する
までの時間に応じて前記利得を調整する信号を生成する
手段を有する請求項１又は２記載の出力補償を可能とす
る積分器。 - 【請求項４】前記第１増幅器及び第２増幅器は、特性が
同じであり、同一の前記利得を調整する信号に応じて利
得が調節され、前記制御手段は、前記利得を調整する信
号を、前記第１増幅器及び第２増幅器に出力することを
特徴とする請求項１乃至３のいずれか記載の出力補償を
可能とする積分器。 - 【請求項５】前記利得を調整する信号を生成する手段
は、 前記基準電圧と前記第１積分器の出力とを比較するコン
パレータと、 前記コンパレータの出力が、いつ付勢されたかを判断す
る判断手段と、キャパシタと、 前記判断手段により前記コンピュータの出力が付勢され
たと判断されたタイミングにより、前記キャパシタをチ
ャージ又はディスチャージし、前記利得を調整する信号
を生成する手段とを有する請求項３記載の出力補償を可
能とする積分器。 - 【請求項６】制御信号に応じて利得が調節される第１増
幅器を有し、積分期間中、前記第１増幅器が増幅した参
照電圧を積分する第１積分器と、利得が調節される 第２増幅器を有し、前記積分期間中、
前記第２増幅器が増幅した入力信号を積分する第２積分
器と、 前記第１積分器の出力の変化と前記積分期間とが所定の
タイミングを保つように、前記制御信号を前記第１積分
器に出力し、当該制御信号を用いて前記第２積分器を制
御する制御手段とを有する、出力補償を可能とする積分
器。 - 【請求項７】信号に応じて利得が調節される第１増幅器
を有し、積分期間中、前記第１増幅器が増幅した参照電
圧を積分する第１積分器と、利得が調節される 第２増幅器を有し、前記積分期間中、
前記第２増幅器が増幅した入力信号を積分する第２積分
器と、 前記第１積分器の出力が前記積分期間に対応して変化す
るように、前記第１増幅器の利得を調節する信号を前記
第１増幅器に出力し、当該利得を調整する信号を用いて
前記第２増幅器の利得を調節する制御手段と、 前記複数の第２積分器に接続されたマルチプレクサと、 前記マルチプレクサから、それぞれ必要な第２積分器の
出力を受信し、所定の積和演算を行う、複数の積和演算
器と、 前記複数の積和演算器のうち予め選択された積和演算器
の出力と、予め設定された値とをそれぞれ比較するコン
パレータと、 前記コンパレータの出力を用いて、シンボル間干渉を除
去する手段とを有する磁気ディスク信号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210339A JP2948510B2 (ja) | 1995-08-18 | 1995-08-18 | 出力補償を可能とする積分器 |
| US08/668,887 US5748023A (en) | 1995-08-18 | 1996-06-24 | Integrator with output-compensating capability |
| KR1019960028792A KR100237140B1 (ko) | 1995-08-18 | 1996-07-16 | 출력 보상 능력을 가진 적분기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7210339A JP2948510B2 (ja) | 1995-08-18 | 1995-08-18 | 出力補償を可能とする積分器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962760A JPH0962760A (ja) | 1997-03-07 |
| JP2948510B2 true JP2948510B2 (ja) | 1999-09-13 |
Family
ID=16587779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7210339A Expired - Lifetime JP2948510B2 (ja) | 1995-08-18 | 1995-08-18 | 出力補償を可能とする積分器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5748023A (ja) |
| JP (1) | JP2948510B2 (ja) |
| KR (1) | KR100237140B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09198809A (ja) * | 1996-01-22 | 1997-07-31 | Internatl Business Mach Corp <Ibm> | エラー伝搬を防ぐ復号器 |
| JP3165053B2 (ja) * | 1997-01-30 | 2001-05-14 | 日本電気アイシーマイコンシステム株式会社 | 積分回路 |
| JPH10284961A (ja) * | 1997-04-10 | 1998-10-23 | Sony Corp | 電圧制御型制御装置 |
| US7417485B1 (en) * | 2003-09-23 | 2008-08-26 | Cypress Semiconductor Corporation | Differential energy difference integrator |
| DE602004018203D1 (de) * | 2003-12-05 | 2009-01-15 | Nippon Telegraph & Telephone | Signalverarbeitungsschaltung für einen Sender/Empfänger in einem Kommunikationssystem mit menschlichem Körper als Signalübertragungsmedium |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3714581A (en) * | 1969-09-19 | 1973-01-30 | Honeywell Inc | Fixed memory integrator |
| JPH0787332B2 (ja) * | 1986-07-18 | 1995-09-20 | 株式会社東芝 | フイルタ回路の時定数自動調整回路 |
| JPS6335006A (ja) * | 1986-07-30 | 1988-02-15 | Toshiba Corp | 自動調整フイルタ |
-
1995
- 1995-08-18 JP JP7210339A patent/JP2948510B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-24 US US08/668,887 patent/US5748023A/en not_active Expired - Fee Related
- 1996-07-16 KR KR1019960028792A patent/KR100237140B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970013650A (ko) | 1997-03-29 |
| KR100237140B1 (ko) | 2000-06-01 |
| JPH0962760A (ja) | 1997-03-07 |
| US5748023A (en) | 1998-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7366021B2 (en) | Method and apparatus for sensing flash memory using delta sigma modulation | |
| JP4109252B2 (ja) | 帯域幅をダイナミックに調整する非同期シリアルアナログデジタル変換方法 | |
| US4929851A (en) | Data limiter for a radio pager | |
| KR100845323B1 (ko) | 아날로그-디지털 변환기 | |
| US6278750B1 (en) | Fully integrated architecture for improved sigma-delta modulator with automatic gain controller | |
| JP2948510B2 (ja) | 出力補償を可能とする積分器 | |
| CN1163874C (zh) | 光盘驱动器中检测镜像信号的电路及其方法 | |
| JP2002025202A (ja) | クロック抽出回路 | |
| US7477717B2 (en) | Input receiver circuit | |
| US7298800B2 (en) | Analog signal control method, analog signal controller, and automatic gain controller | |
| JP2002185327A (ja) | 正にバイアスされる差動基準入力を有するアナログ・デジタル変換器 | |
| JP3813435B2 (ja) | 同期遅延制御回路 | |
| CN111819797B (zh) | 用于操作光学传感器装置的方法以及光学传感器装置 | |
| CN113406602B (zh) | 一种脉冲峰值保持电路及控制方法 | |
| US5901002A (en) | Quad burst servo demodulator with adjustable slew rate for hard disk drives | |
| GB1570568A (en) | Circuit and method for servo speed control | |
| JPH01259628A (ja) | Ａ／ｄ変換器 | |
| JP6036330B2 (ja) | ジッタモニタ回路 | |
| CN112514262A (zh) | 处理电路 | |
| JPH0765503A (ja) | 情報再生装置におけるアナログ／ディジタル変換回路 | |
| JP2009094568A (ja) | 三角波生成回路 | |
| JPH07336225A (ja) | Ａｄ変換器 | |
| US11892327B2 (en) | Read-out circuit for a capacitive sensor | |
| CN112019216B (zh) | 提高输入驱动放大器建立速度的电路、方法及模数转换器 | |
| US10892727B2 (en) | Adaptive equalization apparatus and method of using the same |