JP3619494B2 - 切換え電源のためのインダクタ電流シンセサイザ - Google Patents
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Description
(発明の背景)
1.発明の分野
本発明は、切換え電源の電流モード制御に関し、具体的には、低電圧電源に関する。
【0002】
2.関連分野の説明
図1に示した同期バックコンバータなどの、電流モード電源は、通常、抵抗要素を使用して、電流を感知する。この方法は、追加の回路損失を生じるという欠点を有し、また、感知抵抗器は、スペースをとる。したがって、インダクタの電流を感知するための抵抗要素を必要としない電流モード電源を提供することが望ましい。
【0003】
(発明の概要)
本発明は、抵抗器でインダクタ電流を直接感知する代わりに、半ブリッジの同期MOSFETをアクロスする(across)電圧降下を感知することによって、インダクタの電流を導出し、サンプルアンドホールド技術を使用して、電流を再構築する。リプル電流シンセサイザを使用して、サンプルアンドホールドウィンドウの外部に、インダクタ電流を再構築する。サンプリングした積ILoad×RDSonを使用して、切換えサイクルごとに、dc情報でリプル電流シンセサイザを更新する。結果として得られる電圧の波形は、インダクタの電流に正比例する。
【0004】
電力コンバータは、望ましい場合、一定の切換え周波数で動作することが可能である。同期MOSFETは、望ましい場合、短いサンプル期間の後、ターンオフすることが可能である。本発明のインダクタ電流シンセサイザは、同期バックコンバータ電源においてだけでなく、ブーストコンバータ、フライバックコンバータ、および順方向(forward)コンバータのトポロジと共に使用することができる。
【0005】
本発明の他の特徴と利点は、添付の図面を参照する、本発明の以下の記述から、明らかになるであろう。
【0006】
(好ましい実施形態の詳細な説明)
図1を参照すると、本発明のインダクタ電流シンセサイザが、参照符号2によって全体的に表されており、これは、2つの主要回路ブロック、すなわち、切換え電源dc負荷情報コンバータ4とインダクタリプル電流推定器(estimator)6とを備える。
【0007】
切換え電源負荷dc情報コンバータ4は、反転増幅器10とサンプルアンドホールドスイッチ12および14とを備える。インダクタリプル電流推定器6は、相互コンダクタンス増幅器16と、電流勾配シンセサイザCslopeと、制御スイッチ18とを備える。
【0008】
図1の同期バックパワーステージは、パワーMOSFET Q1およびQ2と、MOSFETドライバ24と、インダクタL1と、出力キャパシタC1と、Rloadとからなり、本発明の電流シンセサイザ回路の動作を示すために使用される。図4a−4cに示したように、本発明の電流シンセサイザ回路は、ブーストコンバータ、フライバックコンバータ、および順方向コンバータのトポロジにおいても使用することができる。
【0009】
図1に示した従来のバックコンバータでは、UG(アッパー(upper)ゲートドライバ)の高駆動パルスが、MOSFET Q1をターンオンし、LG(ロワー(lower)ゲートドライバ)の高駆動パルスが、MOSFET Q2をターンオンする。駆動パルスUGおよびLGは、図2に示したように、相補的な波形2および3である。
【0010】
図2を参照すると、本発明のインダクタ電流シンセサイザの動作は、以下のとおりである。
【0011】
・期間1:サンプル期間1(SH1)
サンプル期間1(SH1)は、反転増幅器10の整定(settling)時間期間であり、式(1)に表したスイッチノード負電圧Vsw情報を反転増幅器10に転送することを可能にする。
【0012】
Vsw=−(Iload)×(RdsonQ2) (1)
【0013】
サンプル期間SH1は、反転増幅器装置10が、サンプル期間2の前に整定することを可能にするのに十分である。反転増幅器10は、Vswのサンプリングした部分を、電流モード制御システムループが必要とするファクタだけ増幅し、図2に波形6として示したIdcによって表記される。反転増幅器10の出力Idcは、式(2)によって表され、−K10は、反転増幅器10の利得である。
【0014】
Idc=−K10×Vsw (2)
【0015】
・期間2:サンプル期間2(SH2)
SH1の適用から適切な遅延の後、サンプル期間2は、図2の波形5に示したdc更新信号SH2によるスイッチ14の閉鎖を通して開始される。スイッチ14の閉鎖は、dc情報のサイクルごとの更新をCslopeに提供する。
【0016】
図2の波形7に示したILsynthは、スイッチ14の閉鎖を通して、Idcレベルに較正されたILsynth信号を示す、ランプ電圧のわずかな訂正を受ける。実際には、Ilsynthの訂正は、正、負、またはほぼゼロである可能性がある。DC更新信号SH2は、時間期間のQ2を通して、高く維持される。
【0017】
図2の波形8は、式(3)に従って計算することができる、インダクタ電圧VL1を示す。
【0018】
VL1Q2=Vout+IL1×Rdson (3)
【0019】
・期間3:リプル充電期間
UGが高くなるにつれ、Q2は、ターンオフされ、Q1は、ターンオンされ、Vswは、入力電圧に近づき、インダクタ電圧は、式(4)に表し、かつ図2の波形8に示したVL1Q1になる。相互コンダクタンス増幅器16の出力は、式(4)から(9)から導出することができる充電電流をCslopeを充電するために提供する。
【0020】
VL1Q1=Vin−Vout (4)
インダクタ電流リプルdiL1は、式(5)によって表される。
【0021】
【数1】
【0022】
iCslopeキャパシタ充電電流は、増幅器16の相互コンダクタンスGm16によって、インダクタ電圧VL1Q1に関係付けられ、式(6)によって表される。
【0023】
iCslope=Gm16×VL1Q1 (6)
【0024】
キャパシタ充電電流iCslopeも、式(7)によって表される充電電圧dvを展開する。
【0025】
【数2】
【0026】
インダクタ電流diL1の変化は、スケーリングファクタKによって、キャパシタ電圧dvCslopeの変化に関係付けられ、式(8)に表される。
【0027】
diL1=K×dvCslope (8)
【0028】
適切な代入によって、Kファクタと相互コンダクタンスGm16の関係が確立され、式(9)によって表される。
【0029】
【数3】
【0030】
・期間4:スイッチノード整定期間
スイッチノード整定期間は、Q1のターンオフと回復が行われ、かつ、Q2がターンオンプロセスにある期間である。これにより、期間1が開始される前に、適切なスイッチノード整定期間が提供される。
【0031】
図3に表したインダクタ電流シンセサイザは、本発明のインダクタ電流シンセサイザ回路のデジタル実施形態である。
【0032】
図1に示したアナログ対応物と同様に、デジタル実施形態は、2つの主要な構築ブロックからなる。
【0033】
1.nビットのアナログツーデジタルコンバータ32と、2to1(two to one)ラインセレクタ34と、電流アキュムレータ36とを備える、切換え電源dc負荷および累積エラー情報コンバータ30
2.nビットのアナログツーデジタルコンバータ40および42と、トゥーツーワンラインセレクタ44と、加算器46と、スケーリングステージ48とを備えるインダクタリプル電流推定器38。
【0034】
両方のステージからの入力は、加算器50において追加され、スケーラ52においてスケーリングされ、その出力は、デジタル方式で同期化されたインダクタ電流である。
【0035】
パワーステージは、本発明の第1実施形態に関して記述したものと同様である。これは、Q1パワーMOSFETおよびQ2パワーMOSFETと、インダクタL1と、出力キャパシタC1と、負荷Rloadとからなる。
【0036】
従来のバックコンバータのように、高出力UGは、Q1をターンオンし、高出力LGは、Q2をターンオンする。UGとLGは、相補的な駆動パルスである。
【0037】
インダクタ電流デジタルシンセサイザの状態を、以下の表に記述する。
【0038】
【表1】
【0039】
インダクタ電流デジタルシンセサイザの動作を、以下の段落で記述する。
【0040】
以下の段落では、式で使用する表記を、以下のように規定する。
【0041】
Vout:同期レギュレータの出力電圧、ボルトで表す
Vin:同期レギュレータの入力電圧、ボルトで表す
Vsw:同期レギュレータの切換えノード電圧、ボルトで表す
ΔCountdis:放電期間中の増分カウント、単位なし
ΔCountch:充電期間中の増分カウント、単位なし
HF:MHzで表した高周波数クロックの周波数
FS:フルスケール電圧範囲、ボルトで表す
L1:L1インダクタのインダクタンス、ヘンリーで表す
K1:スケーリングファクタ、単位なし
K2:スケーリングファクタ、単位なし
n:アナログツーデジタルコンバータのビット数
【0042】
・サンプル期間SH1
サンプル期間SH1は、A/Dコンバータ32の出力を整定することが可能である期間である。これには、アナログ情報の量子化の期間と、量子化した入力の2進コード化が含まれる。
【0043】
この期間中、時間変動入力スイッチノード電圧Vsw(t)は、アナログツーデジタルコンバータ32によって、nビットにデジタル化される。
【0044】
【数4】
【0045】
・サンプル期間SH2
この期間中、アナログツーデジタルコンバータ32の出力を使用して、電流アキュムレータ36において、同期化したインダクタ電流情報を再較正する。
【0046】
SH2は、刻時信号であり、Q2のオンタイム中、A/Dコンバータ32の出力を、セレクタ34の出力に転送することを可能にする。したがって、デジタル化した電流情報は、SH2中に、セレクタ34セレクタを介して、電流アキュムレータ36に供給される。
【0047】
・リプル放電期間
Q2がターンオンされているとき、セレクタ44のロジックロー入力が選択される。したがって、加算器46の出力は、出力電圧の相補値である。
【0048】
A/Dコンバータ42の出力は、nビットに変換され、
【0049】
【数5】
【0050】
であり、インバータ45において補完されるが、その理由は、この期間中、インダクタ電圧が、−Voutであるからである。
【0051】
セレクタ44の出力は、ロジックロー入力を加算器46に向ける。
【0052】
放電中、各クロックサイクルにおける増分カウントΔCountdlsは、次式に従って計算される。
【0053】
【数6】
【0054】
また、
【0055】
【数7】
【0056】
上式で、K1は、式(10)と(11)から計算されるスケーリングファクタである。
【0057】
【数8】
【0058】
K1の表現は、これが、入力電圧および出力電圧とは関係なく、かつ、インダクタのインダクタンス、高周波数クロック、およびA/Dコンバータのビット数の変化によって生じるエラーのために変更されることを意味する。
【0059】
この期間中、セレクタ34の出力の選択されたデータは、高周波数クロックHFの各出現時に、電流アキュムレータ36にロードされる。累積データは、加算器50に供給される。
【0060】
・リプル充電期間
Q1がターンオンされているとき、nビットA/Dコンバータ40の出力における量子化した入力電圧Vinは、トゥーツーワンラインセレクタ44によって選択される。セレクタ44の出力は、加算器46の入力の1つに提供される。加算器46の出力のデータは、Vin−Voutのデジタル表記である。
【0061】
A/Dコンバータ40の出力は、nビットに変換されたVinである。
【0062】
【数9】
【0063】
セレクタ44の出力は、デジタル化したVin入力を加算器46に向ける。この期間中、インダクタの電圧は、Vin−Voutである。
【0064】
充電中、各クロックサイクルの増分カウントは、次のようになる。
【0065】
【数10】
【0066】
同様の実行を通して、リプル充電期間のK1に対して獲得された表現は、VinおよびVoutに無関係であり、リプル放電期間に獲得したものと同一であることを実証することができる。
【0067】
インダクタ電流のアップスロープ情報とダウンスロープ情報は、スケーラ48によってスケーリングされた後、加算器50に供給される。
【0068】
この期間中、セレクタ34の出力の選択されたデータは、高周波数クロックHFの各出現時に、電流アキュムレータ36にロードされる。累積データは、加算器50に供給される。
【0069】
スケーラ52におけるスケーリングファクタK2は、変化の訂正を、同期MOSFET Q2 Rdsonプロセスの変形形態とRdson温度の変形形態に提供する。
【0070】
例:
A/Dコンバータ32が、10ビットであると仮定する。A/Dコンバータ40および42は、8ビットである。
切換え周波数fs:300KHz
切換え期間Ts:3.33マイクロ秒
インダクタL1:800nH
HFクロック:10MHz
抵抗Rdson上のQ2:6ミリオーム
入力電圧Vin:20ボルト
出力電圧Vout:1.3ボルト
IL1=20A
インダクタリプル電流:5A
n:A/Dコンバータ32は10ビット、A/Dコンバータ40および42は8ビット、
A/Dコンバータ32の入力は、Q2が導電しているとき、
Vsw=Rdson×IL1 (1)
Vsw=0.006*20A=120mV
電流スケーリングの電圧は、100mV/A
A/Dコンバータ32は、1.024vフルスケールで、120カウントを出力する。
【0071】
【数11】
【0072】
リプル生成装置において、8ビットA/Dに対し、25.5ボルトフルスケール。
5Aピークツーピークリプルを維持するためのカウント数:
Cripple=5A×6カウント/A=30カウント (2)
各クロックサイクルは、Cclkカウントを提供する。
【0073】
【数12】
【0074】
5Aのリプルを生成するために必要なカウント数
Cclk=カウント/Axカウントch
Cclk=6×2.34=14.04カウント
Kファクタは、次のように計算される。
【0075】
【数13】
【0076】
本発明を、その特定の実施形態について記述したが、当業者には、多くの他の変更および修正と、他の使用法が明らかになるであろう。したがって、本発明は、本明細書の特有の開示によってではなく、添付の請求項によってのみ限定されることが好ましい。
【図面の簡単な説明】
【図1】本発明のインダクタ電流シンセサイザ回路の概略的な回路図である。
【図2】概略図を図1に提供した回路の動作を示す1組のタイミングと制御波形の図である。
【図3】本発明のインダクタ電流シンセサイザのデジタル実施形態の図である。
【図4a】本発明のインダクタ電流シンセサイザを使用することができる、一般的な電力回路トポロジの図である。
【図4b】本発明のインダクタ電流シンセサイザを使用することができる、一般的な電力回路トポロジの図である。
【図4c】本発明のインダクタ電流シンセサイザを使用することができる、一般的な電力回路トポロジの図である。
Claims (19)
- 入力電圧と、第1トランジスタと第2トランジスタの間のノードにコモン端子を有する接地との間の半ブリッジ構成に配置された第1トランジスタおよび第2トランジスタであって、第1トランジスタが、前記入力電圧と前記ノードの間に配置され、第2トランジスタが、前記ノードと接地の間に配置され、適切な駆動信号によって交互にゲートオンおよびゲートオフして、ろ過され、かつ出力電圧として供給される方形波の電圧出力を生成し、電流を負荷に提供する第1トランジスタおよび第2トランジスタと、
前記第2トランジスタをアクロスする電圧をサンプリングし、かつ前記出力電圧と共に、サンプリングした電圧を使用して、前記電流の通路に感知抵抗器を有さずに、dc電流レベルと、前記負荷に供給されたリプル電流とを表す電圧の波形を構築する負荷電流シンセサイザ回路とを備えることを特徴とする電流モード電源。 - 電圧を切り換えて出力電圧の負荷に供給される電流の流れを制御するトランジスタと、
前記トランジスタをアクロスする前記電圧をサンプリングし、かつ前記出力電圧と共に、サンプリングした電圧を使用して、負荷電流の通路に感知抵抗器を有さずに、dc電流レベルと、前記負荷に供給されたリプル電流とを表す電圧の波形を構築する負荷電流シンセサイザ回路とを備えることを特徴とする、電流を負荷に送達するための電源。 - 前記負荷電流シンセサイザ回路が、
前記第1トランジスタと前記第2トランジスタの間の前記ノードに接続され、前記第2トランジスタをアクロスする前記電圧を感知するdc負荷情報コンバータと、
前記入力電圧と前記出力電圧に接続され、前記負荷に送達されたリプル電流を感知するリプル電流シンセサイザとを備えることを特徴とする、請求項1に記載の電流モード電源。 - 前記dc負荷情報コンバータが、第1サンプル期間中に、前記第2トランジスタをアクロスする前記電圧をサンプリングする第1サンプルアンドホールド回路と利得を有する反転増幅器とを備えることを特徴とする、請求項3に記載の電流モード電源。
- 前記dc負荷情報コンバータが、第2サンプルアンドホールド回路をさらに備え、前記リプル電流シンセサイザが、前記負荷に供給されたリプル電流に対応する電圧を保有するためのキャパシタを備え、前記キャパシタが、第2サンプル期間中に、前記第2サンプルアンドホールド回路を駆動することによって、前記第2トランジスタをアクロスする前記電圧で更新されることを特徴とする、請求項4に記載の電流モード電源。
- 前記リプル電流シンセサイザが、前記出力電圧に従って、第2時間期間中に、前記キャパシタを放電させ、かつ、前記第2トランジスタがターンオフされ、前記第1トランジスタがターンオンされている第3時間期間中に、前記入力電圧と前記出力電圧の差に従って、前記キャパシタを充電する相互コンダクタンス増幅器と制御スイッチとをさらに備えることを特徴とする、請求項5に記載の電流モード電源。
- 第4時間期間を提供して前記ノードを整定し、前記第1トランジスタのターンオフおよび回復と、前記第2トランジスタのターンオンとを可能にすることを特徴とする、請求項6に記載の電流モード電源。
- 前記第2トランジスタをアクロスする前記電圧と、前記入力電圧と、前記出力電圧とをデジタルフォーマットに変換する複数のA/Dコンバータをさらに備え、前記dc負荷情報コンバータと電流リプル推定器が、デジタル構成要素を使用して実施されることを特徴とする、請求項3に記載の電流モード電源。
- 前記デジタル構成要素が、デジタルラインセレクタと、加算器と、スケーラとを備えることを特徴とする、請求項8に記載の電流モード電源。
- 電流モード電源のインダクタを通って流れる電流を表す電圧の波形を構築する方法であって、前記電流モード電源が、入力電圧と、第1トランジスタと第2トランジスタの間のノードにコモン端子を有する接地との間の半ブリッジ構成に配置された第1トランジスタおよび第2トランジスタを備え、前記第1トランジスタが、前記入力電圧と前記ノードとの間に配置され、前記第2トランジスタが、前記ノードと接地との間に配置され、前記第1トランジスタおよび前記第2トランジスタが、適切な駆動信号によって交互にゲートオンおよびゲートオフして、ろ過され、かつ負荷へ出力電圧として供給される方形波の電圧出力を生成し、前記方法が、前記第2トランジスタをアクロスする前記電圧をサンプリングし、前記出力電圧と共にサンプリングした電圧を使用して、前記電流の通路に感知抵抗器を有さずに、dc電流レベルと、前記負荷に供給されたリプル電流とを表す電圧の波形を構築することを備えることを特徴とする方法。
- 電源から負荷に流れる電流を表す電圧の波形を構築する方法であって、前記電源は、電圧を切り換えて負荷に供給される電流の流れを制御するトランジスタを備え、前記方法が、前記トランジスタをアクロスする前記電圧をサンプリングし、前記出力電圧と共に、サンプリングした電圧を使用して前記電流の通路に感知抵抗器を有さずに、dc電流レベルと、前記負荷に供給されたリプル電流とを表す電圧の波形を構築することを備えることを特徴とする方法。
- 前記第2トランジスタをアクロスする前記電圧が、前記第2トランジスタをアクロスして接続された切換え電源dc負荷情報コンバータによって感知され、前記負荷に供給されたリプル電流が、前記入力電圧および前記出力電圧に接続されたリプル電流シンセサイザによって合成されることを特徴とする、請求項10に記載の方法。
- 前記第2トランジスタをアクロスする前記電圧が、第1サンプル期間中に感知されることを特徴とする、請求項12に記載の方法。
- 前記負荷に供給されたリプル電流に対応する電圧が、キャパシタに蓄えられ、第2サンプル期間中、前記キャパシタの電圧が、前記第1サンプル期間中に感知された前記第2トランジスタをアクロスする前記電圧で更新されることを特徴とする、請求項13に記載の方法。
- 前記キャパシタが、前記入力電圧と前記出力電圧の差に従って、第3時間期間中に充電されることを特徴とする、請求項14に記載の方法。
- 前記第2トランジスタをアクロスする前記電圧と、前記入力電圧と、前記出力電圧とが、アナログからデジタルフォーマットに変換され、dc電流レベルと、前記負荷に供給されたリプル電流とを表す前記電圧の波形が、デジタル構成要素を使用して生成されることを特徴とする、請求項14に記載の方法。
- 前記デジタル構成要素が、デジタルラインセレクタと、加算器と、スケーラとを備えることを特徴とする、請求項16に記載の方法。
- 前記トランジスタが、ブーストコンバータ電源、フライバックコンバータ、または順方向コンバータ回路の一部であることを特徴とする、請求項2に記載の電流モード電源。
- 前記トランジスタが、ブーストコンバータ電源、フライバックコンバータ、または順方向コンバータ回路の一部であることを特徴とする、請求項11に記載の方法。
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