CN102308463A - 使用同步整流方式的比较器方式dc-dc 转换器 - Google Patents

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Abstract

DC-DC转换器(1)具备电压变换器(100)和控制部(200)。控制部(200)具有：在接收到最小截止时间信号后、输出电压低于基准电压时，生成触发信号的比较器(20)及触发信号生成部(30)；生成基准延迟信号的DLL部(40)；根据基准延迟信号，分别生成由触发信号仅延迟预定量，再仅延迟导通时间，再仅延迟第2空档时间，又仅延迟最小截止时间的延迟信号的延迟部(50)；根据这些延迟信号，分别决定导通脉冲的开始时点及结束时点、截止脉冲的开始时点及结束时点，并且生成最小截止时间信号的定时控制部(60)。

Description

使用同步整流方式的比较器方式DC-DC 转换器
技术领域
本发明涉及使用同步整流方式的比较器方式DC-DC转换器。
背景技术
已知的有由输入电压生成稳定的输出电压的DC-DC转换器。DC-DC转换器具有藉由对开关元件进行开关而生成对输入电压进行电压变换后的输出电压的电压变换部；和为了使电压变换部的输出电压稳定，而控制开关元件的开关的控制部。
就以电压变换部的构成而言，有在高(High)侧使用开关元件，在低(Low)侧使用二极管的构成，或在高侧及低侧使用开关元件的构成，即使用同步整流方式的构成等。该同步整流方式中，因在低侧也使用电压下降量比二极管小的开关元件，故可以提高电力变换效率。在专利文献1揭示有电压变换部使用同步整流方式的DC-DC转换器。在该同步整流方式DC-DC转换器中，为了防止两个开关元件同时成为导通状态而造成短路，设置有使这些开关元件同时成为截止(OFF)状态的期间，即空档时间(Dead Time)。
另外，就以控制部的控制手法而言，例如有使用PWM(脉冲宽度调制)方式的手法或使用比较器方式的手法等。在使用PWM方式的手法中，藉由将开关元件的开关频率设为一定，调整导通脉冲宽度，使电压变换部的输出电压稳定。另外，比较器方式是使用比较器，将开关元件的导通脉冲宽度设为一定，调整截止脉冲宽度(即开关频率)，依此使电压变换部的输出电压稳定。
藉由该些控制手法的不同，比较器方式比起PWM方式，具有以下的优点。DC-DC转换器有时当作PU(Processor Unit)等的电压源使用。在PU中，当从待机状态移至处理状态时，消耗电流快速增加。藉由负荷电流的快速增加，当输出电压快速下降时，在比较器方式DC-DC转换器中，因藉由比较器检测出输出电压的下降而立即输出导通脉冲，故比起在预定的截止脉冲期间中无法输出脉冲的PWM方式，可使输出电压更快稳定。如此一来，比较器方式比起PWM方式，具有对负荷电流的快速增加的响应特性佳的特征。
在该比较器方式DC-DC转换器中，设置有用于决定固定的导通脉冲宽度的导通时间，或用于决定截止脉冲的最小宽度的最小截止时间。该最小截止时间是由于下述理由而被设置的。在比较器方式DC-DC转换器中，在开关元件的导通/截止切换时，有因用于驱动开关元件的驱动电路的动作状态切换而引起高电平侧的电源电压变动的情形。尤其，高侧的开关元件从导通切换至截止，低侧的开关元件从截止切换至导通时，即输出电压低于基准电压时，比较器动作。此时，因高电平侧的电源电压的变动而引起比较器用的电源电压或基准电压变动时，则有可能比较器执行错误动作。因此，设置有在高电平侧的电源电压及基准电压的变动变稳定之前的预定期间，即使比较器执行错误动作，也不切换到生成导通脉冲，即用于继续生成截止脉冲的最小截止时间。
[先行技术文献]
[专利文献]
[专利文献1]日本特开2007-185050号公报
发明内容
[发明所欲解决的课题]
但是，在使用同步整流方式的比较器方式DC-DC转换器中，为了设置值不同的空挡时间、导通时间及最小截止时间，必须具备多个由电阻元件和电容元件所构成的模拟型延迟电路，难以小型化及低价格化。
再者，由半导体内部构成模拟型延迟电路时，因电阻元件及电容元件的制造偏差或温度变动引起模拟型延迟电路的延迟时间，即空档时间、导通时间及最小截止时间的精度变差。为了提高模拟型延迟电路的延迟时间的精度，虽然考虑模拟型延迟电路使用修整电路元件而予以调整，但是又更加妨碍小型化及低价格化。
在此，本发明的目的是提供不妨碍小型化及低价格化，可提高导通时间、最小截止时间及空档时间的精度的使用同步整流方式的比较器方式DC-DC转换器。
[用于解决课题的手段]
本发明的使用同步整流方式的比较器方式DC-DC转换器具备：电压变换部，其具有开关元件，通过根据控制信号来控制该开关元件，从而生成将输入电压进行了电压变换后的输出电压；和控制部，其生成用于使电压变换部的输出电压稳定的控制信号，控制部具有：比较器，其检测电压变换部的输出电压小于基准电压的情况；触发信号生成部，其在接收到最小截止时间信号之后、接收到来自比较器的输出信号时，生成触发信号；DLL部，其生成仅使基准时钟延迟了基准延迟量的基准延迟时钟，并且生成具有与该基准延迟量对应的值的基准延迟信号；延迟部，其根据来自DLL部的基准延迟信号，生成由来自触发信号生成部的触发信号仅延迟了预定延迟量的触发延迟信号、由该触发延迟信号仅延迟了对应于所期望的第1空档时间的延迟量的第1空档时间延迟信号、由该第1空档时间延迟信号仅延迟了对应于所期望的导通时间的延迟量的导通时间延迟信号、由该导通时间延迟信号仅延迟了对应于所期望的第2空档时间的延迟量的第2空档时间延迟信号、及由该第2空档时间延迟信号仅延迟了对应于所期望的最小截止时间的延迟量的最小截止时间延迟信号；和定时控制部，其根据来自延迟部的触发延迟信号，决定控制信号中的截止脉冲的结束时点，根据来自延迟部的第1空档时间延迟信号，决定控制信号中的导通脉冲的开始时点，根据来自延迟部的导通时间延迟信号，决定导通脉冲的结束时点，根据来自延迟部的第2空档时间延迟信号，决定截止脉冲的开始时点，根据来自延迟部的最小截止时间延迟信号，生成最小截止时间信号。
根据使用该同步整流方式的比较器方式DC-DC转换器，因可以由一个DSP(Digital Signal Processor)构成决定空档时间、导通时间及最小截止时间的DLL部及延迟部，故比起使用多个以往由电阻元件和电容元件所构成的模拟型延迟电路的情况，可以使控制部小型化及低价格化。
再者，根据使用该同步整流方式的比较器方式DC-DC转换器，因延迟部根据来自DLL部的基准延迟信号，决定空档时间、导通时间及最小截止时间，故仅通过提高该基准延迟信号中的基准延迟量的精度，即仅通过提高DLL部的精度，便可提高延迟部所决定的空档时间、导通时间及最小截止时间的精度。因此，比起以往的多个模拟型延迟电路各个使用修整电路元件的情况，不会妨碍小型化及低价格化，可提高空档时间、导通时间及最小截止时间的精度。
优选上述DLL部具有：DLL基准部，其用于生成仅使基准时钟延迟了基准延迟量的基准延迟时钟；DLL延迟部，其生成根据基准延迟信号使基准时钟延迟的DLL延迟时钟；和DLL比较部，其生成具有与基准延迟时钟的相位和DLL延迟时钟的相位之差对应的值的基准延迟信号，生成基准延迟信号以使得DLL延迟时钟的相位与基准延迟时钟的相位一致，由此生成具有对应于基准延迟量的值的基准延迟信号。
根据该构成，仅通过提高DLL基准部的精度，便可以生成具有高精度的基准延迟量的基准延迟信号。因此，更不会妨碍小型化及低价格化，可提高空档时间、导通时间及最小截止时间的精度。
优选上述延迟部具有：延迟用延迟部，其根据来自DLL部的基准延迟信号，由来自触发信号生成部的触发信号生成具有不同延迟量的多个延迟用延迟时钟；和计数器部，其生成将来自延迟用延迟部的多个延迟用延迟时钟进行分频后的分频时钟，根据多个延迟用延迟时钟及分频时钟，决定触发延迟信号、第1空档时间延迟信号、导通时间延迟信号、第2空档时间延迟信号及最小截止时间延迟信号。
根据该构成，因计数器部生成由延迟用延迟部所生成的延迟时钟的分频时钟，故可以减少延迟用延迟部所生成的延迟时钟的数量。即，可以缩小延迟用延迟部的电路规模。因此，可使控制部更小型化及低价格化。
优选上述定时控制部具有：截止脉冲结束用比较部，其根据来自延迟部的触发延迟信号而生成表示控制信号中的截止脉冲的结束时点的截止脉冲结束信号；导通脉冲开始用比较部，其根据来自延迟部的第1空档时间延迟信号而生成表示控制信号中的导通脉冲的开始时点的导通脉冲开始信号；导通脉冲结束用比较部，其根据来自延迟部的导通时间延迟信号而生成表示导通脉冲的结束时点的导通脉冲结束信号；截止脉冲开始用比较部，其根据来自延迟部的第2空档时间延迟信号而生成表示截止脉冲的开始时点的截止脉冲开始信号；最小截止时间用比较部，其根据来自延迟部的最小截止时间延迟信号而生成最小截止时间信号；导通脉冲用逻辑运算部，其通过执行导通脉冲开始信号和导通脉冲结束信号的逻辑运算，生成控制信号中的导通脉冲；和截止脉冲用逻辑运算部，其通过执行截止脉冲结束信号和截止脉冲开始信号的逻辑运算，生成控制信号中的截止脉冲。
根据该构成，例如因可以利用与构成DLL部及延迟部的DSP相同的DSP构成定时控制部，故可以使控制部更小型化及低价格化。
[发明效果]
若藉由本发明，则不会妨碍使用同步整流方式的比较器方式DC-DC转换器的小型化及低价格化，可提高导通时间、最小截止时间及空档时间的精度。
附图说明
图1为表示本发明的第1实施方式所涉及的比较器方式DC-DC转换器的电路图。
图2为表示图1所示之DLL部的电路图。
图3为表示图1所示的延迟部的电路图。
图4为表示图1所示的定时控制部的电路图。
图5为表示第1实施方式所涉及的比较器方式DC-DC转换器的各信号波形的时序图。
图6为表示第1实施方式所涉及的比较器方式DC-DC转换器中的控制部的各信号波形的时序图。
图7为表示本发明的第2实施方式所涉及的比较器方式DC-DC转换器的电路图。
图8为表示图7所示的调整部的电路图。
图9为表示图7所示的延迟部的电路图。
图10为表示图8所示的调整部的各信号波形的时序图。
具体实施方式
以下，针对本发明的较佳实施方式参照图面予以详细说明。并且，在各图面中，对于相同或相当的部分赋予相同符号。
[第1实施方式]
图1为表示本发明的第1实施方式所涉及的使用同步整流方式的比较器方式DC-DC转换器的电路图。图1所示的DC-DC转换器1是由电压变换部100和控制部200所构成。
电压变换部100构成同步整流电路，对应于来自控制部200的开关控制信号SSWHG、SSWLG，在输出端子3产生将被施加至输入端子2的输入电压Vin进行了电压变换后的输出电压Vout。电压变换部100具备两个开关元件11、12、驱动电路13、线圈14和电容元件15。
开关元件11、12为N型MOSFET。高侧的开关元件11的漏极连接于输入端子2，源极连接于低侧的开关元件12的漏极。开关元件12的源极被接地于GND5。开关元件11、12的栅极分别被连接于驱动电路13。
驱动电路13从控制部200接受开关控制信号SSWHG、SSWLG，分别供给至开关元件11、12的栅极。在本实施方式中，驱动电路13具备有放大器或供给至开关元件11的驱动信号用的升压电路等。
在开关元件11的源极及开关元件12的漏极连接有线圈14的一端。线圈14的另一端连接于输出端子3。在输出端子3和GND5之间连接有输出电压平滑化用的电容元件15。
控制部200使用比较器方式，生成用于使电压变换部100的输出电压Vout稳定的开关控制信号SSWHG、SSWLG。控制部200具备比较器20、触发信号生成部30、DLL部40、延迟部50和定时控制部60。
比较器20的正输入端子连接于电压变换部100的输出端子3，在负输入端子输入基准电压Vref。比较器20比较来自电压变换部100的输出电压Vout和基准电压Vref，当输出电压Vout小于基准电压Vref时，生成用于结束开关控制信号SSWHG、SSWLG中的截止脉冲的脉冲电压Voff1。比较器20的输出端子连接于触发信号生成部30的一个输入端子。
触发信号生成部30的另一个输入端子被输入来自定时控制部60的最小截止时间信号。触发信号生成部30构成AND电路，在接受到最小截止时间信号后，即接受到脉冲电压Voff1时，生成用于结束开关控制信号SSWHG、SSWLG中的截止脉冲的脉冲状的触发电压(触发信号)Voff2。触发信号生成部30的输出端子连接于延迟部50的输入端子。
如此一来，比较器20及触发信号生成部30在输出电压Vout小于基准电压Vref时，为了提高输出电压Vout，即为了生成导通脉冲，而将触发电压Voff2输出至延迟部50。如此一来，将该触发电压Voff2设为触发，如后述般，开关控制信号SSWLG成为低电平，当开关元件11、12的贯通防止用的空挡时间后，开关控制信号SSWHG成为高电平。
在本实施方式中，虽然示出了使用比较器20及触发信号生成部30的一例，但是比较器20及触发信号生成部30如上述般，只要能够生成用于移行至下一个脉冲生成程序的信号即可，亦可使用各种电路方式以取代比较器20及触发信号生成部30。
DLL部40接受基准时钟Cref，生成使该基准时钟Cref仅延迟基准延迟量后的基准延迟时钟Cref2。再者，DLL部40生成具有对应于基准延迟量的值的基准延迟电压(基准延迟信号)Vd。
图2表示DLL部40的电路图。如图2所示，DLL部40具有高精度延迟部(DLL基准部)41、DLL延迟部42、放大器43、和电容元件44。并且，放大器43和电容元件44构成记载于权利要求书中的DLL比较部45。
高精度延迟部41具有高精度的基准延迟量。高精度延迟部41生成使基准时钟Cref延迟该高精度的基准延迟量后的基准延迟时钟Cref2。高精度延迟部41将该基准延迟时钟Cref2输出至放大器43的一个输入端子。
DLL延迟部42具有m个的DLL部分延迟部421～42m。DLL部分延迟部421～42m的各个由晶体管Tr1～Tr6和反相器INV构成。晶体管Tr1、Tr4为P型MOSFET，晶体管Tr2、Tr3、Tr5、Tr6为N型MOSFET。
晶体管Tr1和晶体管Tr2是反相器连接，在各自的栅极输入基准时钟Cref(在从输入侧起第2个及之后的DLL部分延迟部中，是来自前级的DLL部分延迟部的时钟)。晶体管Tr1的源极连接于高电平侧的电源Vcc。另外，在晶体管Tr2的源极和GND5之间，级联(Cadcode)连接有晶体管Tr3，在晶体管Tr3的栅极输入基准延迟电压Vd。
同样，晶体管Tr4和晶体管Tr5是反相器连接，各自的栅极连接有晶体管Tr1、Tr2的漏极。晶体管Tr4的源极连接于高电平侧的电源Vcc。另外，在晶体管Tr5的源极和GND5之间，级联(Cadcode)连接有晶体管Tr6，在晶体管Tr6的栅极输入基准延迟电压Vd。晶体管Tr4和晶体管Tr5的漏极经反相器INV而连接于后级的DLL部分延迟部。
藉由如此的构成，对应于基准延迟电压Vd，决定晶体管Tr3、Tr6的电阻值，决定DLL部分延迟部421～42m各自的延迟量，即DLL延迟部42的延迟量。DLL延迟部42将具有如此决定的延迟量的DLL延迟时钟Cref3输出至放大器43的另一个输入端子。
放大器43是当作推挽型的电流源而发挥功能，对应于来自高精度延迟部41的基准延迟时钟Cref2的相位，和来自DLL延迟部42的DLL延迟时钟Cref3的相位之差，对电容元件44充放电，在电容元件44的端子间生成基准延迟电压Vd。
如此一来，DLL部40生成基准延迟电压Vd使得DLL延迟时钟Cref3的相位与基准延迟时钟Cref2的相位一致，由此生成具有高精度的基准延迟量的基准延迟电压Vd。DLL部40将基准延迟电压Vd供给至延迟部50。
返回至图1，延迟部50根据来自DLL部40的基准延迟电压Vd，基于来自触发信号生成部30的触发电压Voff2生成具有不同延迟量的n个延迟时钟(延迟信号)Cd1～Cdn。
图3表示延迟部50的电路图。如图3所示般，延迟部50具有延迟用延迟部51、计数器部54和解码器55。
延迟用延迟部51根据来自DLL部40的基准延迟电压Vd，基于来自触发信号生成部30的触发电压Voff2生成具有不同延迟量的m个(m＜n)延迟用延迟信号Sd1～Sdm。延迟用延迟部51具有AND电路52和m个的延迟用部分延迟部531～53m。在AND电路52的一个输入端子输入触发电压Voff2，在另一个输入端子输入来自延迟用延迟部53的延迟用延迟信号Sdm。AND电路52的输出端子连接于延迟用部分延迟部531的输入端子。延迟用部分延迟部531～53m的各个与DLL部分延迟部421～42m的各个相同，由晶体管Tr1～Tr6和反相器INV所构成。
藉由如此的构成，对应于基准延迟电压Vd，决定晶体管Tr3、Tr6的电阻值，决定延迟用部分延迟部531～53m各自的延迟量。延迟用部分延迟部531～53m将如此决定而具有延迟量的延迟用延迟信号Sd1～Sdm供给至解码器55，并且将延迟用延迟信号Sdm供给至计数器部54的输入端子。
计数器部54生成将来自延迟用延迟部51的延迟用延迟信号Sdm进行分频后的p个(p＝n-m)的分频信号Sdm+1～Sdn。计数器部54具有p个的D-FF部541～54P。在D-FF部541的时钟端子输入来自延迟用延迟部51的延迟信号Sdm(在从输入侧起第2个及之后的D-FF部中为来自前级的D-FF部的正转信号)，在数据输入端子输入反转输出信号Sdm+1。D-FF部541的正转输出信号被供给至D-FF部542的时钟端子(在从输入侧起第2个及之后的D-FF部中为后级的D-FF部)，在重置端子被输入来自触发信号生成部30的触发电压Voff2作为重置信号。
藉由如此构成，D-FF部541～54P将延迟用延迟信号Sdm设为两倍、4倍…后的分频信号Sdm+1～Sdn供给至解码器55。再者，D-FF部541～54P对应于触发电压Voff2而重置，停止分频信号Sdm+1～Sdn的生成，直到接着从延迟用延迟部51输入延迟用延迟信号Sdm。
藉由解码器55解码来自延迟用延迟部51的延迟用延迟信号Sd1～Sdm，和来自计数器部54的分频信号Sdm+1～Sdn，生成例如具有以1ns刻度而不同的延迟量的n个延迟时钟Cd1～Cdn。这些延迟时钟Cd1～Cdn包含有与所期望的第1空档时间、所期望的第2空档时间、所期望的导通时间及所期望的最小截止时间的各个相当的延迟量的延迟时钟。
在此，所期望的导通时间，即导通脉冲宽度Ton可以根据输入电压值Vin、输出电压值Vout、所期望的开关频率f，藉由下述式予以设定。
Ton＝(1/f)×(Vout/Vin)
例如，在Vin＝5V，Vout＝1V，欲将开关频率设为f＝500kHz时，只要设定成Ton＝400ns即可。此时，优选所期望的第1空档时间及所期望的第2空档时间为40ns左右，优选所期望的最小截止时间为200ns左右。
依此，例如延迟部50生成n个延迟时钟Cd1～Cdn，并供给至定时控制部60，该n个延迟时钟Cd1～Cdn包含有自触发电压Voff2仅延迟最小延迟量1ns的触发时钟(触发延迟信号)Cd1，和自该触发延迟时钟Cd1仅延迟所期望的第1空档时间40ns的延迟量的第1空档时间延迟时钟(第1空档时间延迟信号)Cd41，和自该第1空档时间延迟时钟Cd41仅延迟所期望的导通时间400ns的延迟量的导通时间延迟时钟(导通时间延迟信号)Cd441，和自该导通时间延迟时钟Cd441仅延迟所期望的第2空档时间40ns的延迟量的第2空档时间延迟时钟(第2空档时间延迟信号)Cd481，和自该第2空档时间延迟时钟Cd481仅延迟所期望的最小截止时间200ns的延迟量的最小截止时间延迟时钟(最小截止时间信号)Cd681。
返回图1，定时控制部60根据来自延迟部50的延迟时钟Cd1～Cdn中的触发延迟时钟Cd1、第1空档时间延迟时钟Cd41、导通时间延迟时钟Cd441、第2空档时间延迟时钟Cd481、最小截止时间延迟时钟Cd681及具有最大延迟量的延迟时钟Cdn，生成开关控制信号SSWHG、SSWLG。
图4表示定时控制部60的电路图。如图4所示般，定时控制部60构成解码器，具有截止脉冲结束用比较部61、导通脉冲开始用比较部62、导通脉冲结束用比较部63、截止脉冲开始用比较部64、最小截止时间用比较部65、反相器66、69、导通脉冲用AND电路(导通脉冲用逻辑运算部)67，和截止脉冲用OR电路(截止脉冲用逻辑运算部)68。
在截止脉冲结束用比较部61的一个输入端子输入延迟时钟Cdn，在另一个输入端子输入触发延迟时钟Cd1。截止脉冲结束用比较部61对应于该触发延迟时钟Cd1，生成表示开关控制信号SSWLG中的截止脉冲的结束时点的截止脉冲结束信号Soffe。
在导通脉冲开始用比较部62的一个输入端子输入延迟时钟Cdn，在另一个输入端子输入第1空档时间延迟时钟Cd41。导通脉冲开始用比较部62对应于第1空档时间延迟时钟Cd41，生成表示开关控制信号SSWHG中的导通脉冲的开始时点的导通脉冲开始信号Sons。
在导通脉冲结束用比较部63的一个输入端子输入延迟时钟Cdn，在另一个输入端子输入导通时间延迟时钟Cd441。导通脉冲结束用比较部63对应于该导通时间延迟时钟Cd441，生成表示开关控制信号SSWHG中的导通脉冲的结束时点的导通脉冲结束信号Sone。
在截止脉冲开始用比较部64的一个输入端子输入延迟时钟Cdn，在另一个输入端子输入第2空档时间延迟时钟Cd481。截止脉冲开始用比较部64对应于该第2空档时间延迟时钟Cd481，生成表示开关控制信号SSWHG中的截止脉冲的开始时点的截止脉冲开始信号Poffs。
在最小截止时间用比较部65的一个输入端子输入延迟时钟Cdn，在另一个输入端子输入最小截止时间时钟Cd681。最小截止时间用比较部65对应于该最小截止时间时钟Cd681，生成最小截止时间信号Soffmin。
导通脉冲用AND电路67求出来自导通脉冲开始用比较部62的导通脉冲开始信号Sons与由反相器66将来自导通脉冲结束用比较部63的导通脉冲结束信号Sone反转后的信号的逻辑积，生成开关控制信号SSWHG中的导通脉冲。如此一来，决定开关控制信号SSWHG中的导通脉冲的开始时点及结束时点。
截止脉冲用OR电路68求出由反相器69将来自截止脉冲结束用比较部61的截止脉冲结束信号Soffe反转后的信号与来自截止脉冲开始用比较部64的截止脉冲开始信号Soffs的逻辑和，生成开关控制信号SSWLG中的截止脉冲。如此一来，决定开关控制信号SSWLG中的截止脉冲的开始时点及结束时点。
如此一来，定时控制部60生成具有空挡时间40ns、导通时间400ns、最小截止时间200ns的开关控制信号SSWHG、SSWLG。
接着，说明DC-DC转换器1的动作。图5为表示DC-DC转换器1中的各信号波形的时序图，图6为表示DC-DC转换器1的控制部200中的各信号波形的时序图。
当输出电压Vout下降，到达基准电压Vref时(图5(a))，藉由控制部200的比较器20生成高电平的脉冲电压Voff1(图5(c)、图6(a))。此时，当藉由定时控制部60生成最小截止时间信号Soffmin时，则由触发信号生成部30生成高电平的触发电压Voff2，由延迟部50根据来自DLL部40的基准延迟电压Vd，生成以1ns间隔延迟后的n个延迟时钟Cd1～Cdn(图6(b)至(d))。
首先，当生成由延迟部50延迟了1ns的触发延迟时钟Cd1时，由定时控制部60的截止脉冲结束用比较器61生成截止脉冲结束信号Soffe(图6(e))，藉由截止脉冲用AND电路68，开关控制信号SSWLG中的截止脉冲Poff的产生在截止脉冲Poff的结束时点Toffe结束(图6(k)、图5(e))。如此一来，开关元件12成为截止状态。
之后，当生成藉由延迟部50延迟了第1空档时间40ns的第1空挡时间延迟时钟Cd41时，藉由定时控制部60的导通脉冲开始用比较器62生成导通脉冲开始信号Sons(图6(f))，藉由导通脉冲用AND电路67，开关控制信号SSWHG中的导通脉冲Pon的产生在导通脉冲Pon的开始时点Tons开始(图6(j)、图5(d))。如此一来，开关元件11成为导通状态，线圈电流IL增加(图5(b))，生成电压Vout则上升(图5(a))。
之后，当生成藉由延迟部50延迟了导通时间400ns的导通时间延迟时钟Cd441时，藉由定时控制部60的导通脉冲结束用比较器63生成导通脉冲结束信号Sone(图6(g))，藉由导通脉冲用AND电路67，开关控制信号SSWHG中的导通脉冲Pon的产生在导通脉冲Pon的结束时点Tone结束(图6(j)、图5(d))。如此一来，开关元件11成为截止状态。
之后，当生成藉由延迟部50延迟了第2空档时间40ns的第2空挡时间延迟时钟Cd481时，藉由定时控制部60的截止脉冲开始用比较部64生成截止脉冲开始信号Soffs(图6(h))，藉由截止脉冲用OR电路68，开关控制信号SSWLG中的截止脉冲Poff的产生在导通脉冲Poff的开始时点Toffs开始(图6(k)、图5(e))。如此一来，开关元件12成为导通状态，线圈电流IL减少(图5(b))，输出电压Vout下降(图5(a))。
之后，当生成藉由延迟部50延迟了最小截止时间200ns的最小截止时间延迟时钟Cd681时，则生成最小截止时间信号Soffmin(图6(i))。由此，当接着输出电压Vout下降而到达基准电压Vref，藉由比较器20而生成高电平的脉冲电压Voff1时，则可重复上述动作。并且，通过设置最小截止时间200ns，如上述般，以及后述般，可以防止在对开关元件11、12进行开关时所产生的变动及噪声而引起的比较器20的错误动作。
如此一来，导通脉冲Pon的脉冲宽度被设定为400ns的固定的导通时间。
再者，在导通脉冲Pon和截止脉冲Poff之间设置40ns的空档时间，并且在截止脉冲Poff和导通脉冲Pon之间设置40ns的空档时间，可以防止开关元件11、12的同时导通。即，可以防止贯通电流流过开关元件11、12。其结果，可以提高电力转换效率。
再者，设定200ns的最小截止时间，可以防止截止脉冲Poff的脉冲宽度变窄至200ns以下。在此，在比较器方式DC-DC转换器中，在开关元件的导通/截止切换时，存在因用于驱动开关元件的驱动电路的动作状态的切换而引起的高电位侧的电源电压变动的情形。尤其，在高侧的开关元件从导通切换至截止，低侧的开关元件从截止切换至导通时，即输出电压低于基准电压时，比较器动作。此时，当因为高电位侧的电源电压的变动而引起比较器用的电源电压或基准电压变动时，则有可能比较器执行错误动作。但是，在DC-DC转换器中，因设定有200ns的最小截止时间，故直至高电位侧的电源电压及基准电压的变动稳定为止，不会开始导通脉冲的生成。即，在200ns的最小截止时间期间，例如即使比较器20执行错误动作，也会继续生成截止脉冲。
根据该第1实施方式的DC-DC转换器1，因可以由例如DSP(Digital SignalProcessor)构成决定空档时间、导通时间及最小截止时间的DLL部40及延迟部50，故比起使用多个以往的由电阻元件和电容元件所构成的模拟型延迟电路的情况，可以使控制部200小型化及低价格化。再者，即使由DSP构成控制部200整体亦可。此时，可以由进行AD变换的AD变换部与DSP构成控制部200的输出电压Vout。
再者，根据第1实施方式的DC-DC转换器1，因延迟部50根据来自DLL部40的基准延迟电压Vd，决定空档时间、导通时间及最小截止时间，故仅通过提高该基准延迟电压Vd中的基准延迟量的精度，即仅通过提高DLL部40的精度，便可提高延迟部50所决定的空档时间、导通时间及最小截止时间的精度。因此，比起以往的多个模拟型延迟电路的各个使用修整电路元件的情况，不会妨碍小型化及低价格化，可提高空档时间、导通时间及最小截止的精度。
再者，根据第1实施方式的DC-DC转换器1，仅通过提高DLL部40中的高精度延迟部41的精度，便可以生成具有高精度的基准延迟量的基准延迟电压Vd。因此，更不会妨碍小型化及低价格化，可提高空档时间、导通时间及最小截止时间的精度。
再者，根据第1实施方式的DC-DC转换器1，因为延迟部50中的计数器部54生成由延迟用延迟部51所生成的延迟用延迟信号Sd1～Sdm的分频信号Sdm+1～Sdn，故在用于生成所需的延迟时钟Cd1～Cdn的信号中，可以减少延迟用延迟部51生成的延迟信号的数量。即，可以缩小延迟用延迟部51的电路规模。因此，可使控制部200更小型化及低价格化。
再者，根据第1实施方式的DC-DC转换器1，例如因为可以利用与构成DLL部40及延迟部50的DSP相同的DSP构成定时控制部60，故可以使控制部200更小型化及低价格化。
[第2实施方式]
图7为表示本发明的第2实施方式所涉及的使用同步整流方式的比较器方式DC-DC转换器的电路图。图7所示的DC-DC转换器1A是在DC-DC转换器1中具备控制部200以取代控制部200的构成，与第1实施方式不同。
控制部200A是在控制部200中，具备DLL部40A以取代DLL部40，又具备有调整部70A，这点与控制部200不同。控制部200A的其它构成与控制部200相同。
调整部70A接受开关控制信号SSWHG(或是SSWLG)，并且接受基准时钟Cref5。调整部70A比较开关控制信号SSWHG(或是SSWLG)和基准时钟Cref5，对应于该比较结果，调整导通脉冲的预定的导通宽度，以使开关控制信号SSWHG、SSWLG的频率一定。具体而言，调整部70A计数开关控制信号SSWHG中的导通脉冲(或是开关控制信号SSWLG中的截止脉冲)，并且计数基准时钟Cref5，生成用于调整导通脉冲的预定的导通宽度的频率控制信号Sf，以使开关控制信号SSWHG(或是SSWLG)的计数值和基准时钟Cref5的计数值相等。在本实施方式所涉及的比较器方式DC-DC转换器中，将频率控制信号Sf设为4位的数字信号。
图8为表示图7所示的调整部70A的电路图。如图8所示的调整部70A具有两个计数器71、72，和可逆计数器73。
在第1计数器71的输入端子输入开关控制信号SSWHG，在重置端子输入第2计数器72的输出电压。例如，第1计数器71为4位计数器。第1计数器71计数开关控制信号SSWHG的导通脉冲，在计数值成为最大值“1111”时，输出高电平的脉冲电压，并且在“1111”的下一个计数时，重置输出电压。再者，第1计数器71即使在第2计数器72的输出电压成为高电平时，也重置输出电压。第1计数器71的输出端子连接于可逆计数器73的一个输入端子。
在第2计数器72的输入端子输入基准时钟Cref5，在重置端子输入第1计数器71的输出电压。例如，第2计数器72为4位计数器。第2计数器72计数基准时钟Cref5的周期，在计数值成为最大值“1111”时，输出高电平的脉冲电压，并且在“1111”的下一个计数时，重置输出电压。再者，第2计数器72即使在第1计数器71的输出电压成为高电平时，也重置输出电压。第2计数器72的输出端子连接于可逆计数器73的另一个输入端子。
可逆计数器73接受来自第1计数器71的脉冲电压和来自第2计数器72的脉冲电压Vdown、Vup，增减计数值。在本实施方式中，可逆计数器73在从第1计数器71输入了高电平的脉冲电压Vdown时，减少计数值，在从第2计数器72输入了高电平的脉冲电压Vup时，增加计数值。可逆计数值73将4位的数字频率控制信号Sf输出至DLL部40A。
图9表示DLL部40A的电路图。图9所示的DLL部40A是在DLL部40中又具备有数字/模拟变换部(以下，称为DAC)46和放大器47的构成，与DLL部40不同。
DAC46将来自调整部70A的频率控制信号Sf进行数字/模拟变换，输出至放大器47的一个输入端子。在放大器47的另一个输入端子输入基准电压Vref2。放大器47作为推挽型的电流源而发挥功能，例如在频率控制信号Sf为基准电压Vref2以上时，对电容元件44供给电流，在频率控制信号Sf小于基准电压Vref2时，从电容元件44除去电流。即，放大器47在频率控制信号Sf为基准电压Vref2以上时增加基准延迟电压Vd的值，在频率控制信号Sf小于基准电压Vref2时减小基准延迟电压Vd的值。
即使在该第2实施方式的DC-DC转换器1A中，因具备与第1实施方式的DC-DC转换器1相同的构成，故可以取得与第1实施方式的DC-DC转换器1相同的优点。
在此，当例如环境温度上升时，电路元件的内部电阻增加，内部损失增加。此时，在比较器方式DC-DC转换器中，为了补偿因内部损失的增加而造成的输出电压的下降，截止脉冲宽度变短，增加导通占空比。如此一来，在比较器方式DC-DC转换器中，因环境温度的变动，引起开关频率也逐渐变动。即使由于其它输入电压、输出电压及输出电流的变动，截止脉冲宽度也变动，开关频率也变动。依据开关频率的变动，输出电压的波纹变动，PU等后级电路有可能执行错误动作。再者，有可能需要涵盖宽带域的EMI对策。
但是，根据第2实施方式的DC-DC转换器1A，例如当环境温度下降时，例如开关元件11、12或线圈14等的内部电阻值下降，内部损失下降。此时，为了补偿输出电压Vout的上升，截止脉冲Poff的截止宽度变宽，减少导通占空比。另外，导通脉冲Pon的预定的导通宽度由调整部70A调整。
具体而言，因开关控制信号SSWHG、SSWLG的开关频率低于基准时钟Cref5的频率(图10(a)、(c))，故第2计数器72比第1计数器71先结束计数，输出高电平的脉冲电压Vup(图10((b))。另外，第1计数器71的输出电压Vdown保持低电平状态(图10(d))。其结果，可逆计数器73增加频率控制信号Sf的值(图10(e))。
如此一来，放大器47将与频率控制信号Sf和基准电压Vref2的差量电压呈比例的电流供给至电容元件44，基准延迟电压Vd上升。依此，延迟部50中的延迟量减少，导通时间、第1及第2空档时间及最小截止时间变小。其结果，导通脉冲Pon的导通宽度变窄，因为藉由Vin和Vout决定导通占空比，故截止脉冲Poff的截止宽度也变窄，开关频率上升。如此一来，因调整部70A是控制成使开关频率接近于基准时钟Cref5的频率，故开关频率的变动减小。
另外，当例如环境温度上升时，例如开关元件11、12或线圈14等的内部电阻值增加，内部损失增加。此时，为了补偿输出电压Vout的下降，截止脉冲Poff的截止宽度变窄，增加导通占空比。另外，导通脉冲Pon的预定的导通宽度藉由调整部70A调整。
具体而言，因开关控制信号SSWHG、SSWLG的开关频率高于基准时钟Cref5的频率，故第1计数器71比第2计数器72先结束计数，输出高电平的脉冲电压Vdown。另外，第2计数器72的输出电压Vup保持低电平状态。其结果，可逆计数器73降低频率控制信号Sf的值。
如此一来，放大器47从电容元件44除去与频率控制信号Sf和基准电压Vref2的差量电压呈比例的电流，基准延迟电压Vd减小。由此，延迟部50中的延迟量增加，导通时间、第1及第2空档时间及最小截止时间变大。其结果，导通脉冲Pon的导通宽度变宽，因藉由Vin和Vout决定导通占空比，故截止脉冲Poff的截止宽度也变宽，开关频率减小。如此一来，因调整部70A控制成使开关频率接近于基准时钟Cref5的频率，故开关频率的变动降低。
如此一来，根据第2实施方式的比较器方式DC-DC转换器1，则不会损失对负荷电流的快速增加的响应特性，可以降低因环境温度的变动等所引起的变换损耗的变动、输入输出电压的变动、输出电流的变动而产生的开关频率的变动。其结果，可以降低输出电压的波纹的变动，并可以防止PU等的后级电路的错误动作。再者，不需要涵盖宽带域的EMI对策，可以容易且便宜地执行EMI对策。
并且，本发明并不限定于上述本实施方式，可做各种变形。
在第2实施方式中，调整部70A中的基准时钟Cref5的频率虽然设为与开关控制信号SSWHG的频率相同，但是基准时钟Cref5的频率和开关控制信号SSWHG的频率之比也可以为N∶M(M及N为自然数)。此时，调整部70A调整开关控制信号SSWHG中的导通脉冲Pon的预定的导通宽度，以使开关控制信号SSWHG的计数值和基准时钟Cref5的计数值之比成为M∶N。尤其，优选基准时钟Cref5的频率低于开关控制信号SSWHG的频率。若依此，则可降低消耗电流。
再者，在第2实施方式中，第1计数器71虽然计数开关控制信号SSWHG中的导通脉冲，但是也可以计数开关控制信号SSWLG。
再者，在第2实施方式中，为了使频率一定，虽然藉由调整部70A调整DLL部40A的基准延迟电压Vd，但也可以藉由调整部70A仅调整延迟部50的导通时间延迟时钟Cd441。若藉由此，通过边将空档时间及最小偏置时间保持一定，边仅使导通时间变动，则可以使频率成为一定。
再者，在本实施方式中，虽然使用n型MOSFET当作电压变换部100中的开关元件11，但是也可以使用p型MOSFET。并且，本实施方式中的开关元件或晶体管亦可适当应用如FET或双极晶体管这样的各种晶体管。
[产业上的利用可行性]
可以适用于不会妨碍小型化及低价格化，并提高使用同步整流方式的比较器方式DC-DC转换器中的导通时间、最小截止时间及空档时间的精度的用途上。
标号说明
11、12：开关元件
13：驱动电路
14：线圈
15：电容元件
20：比较器
30：触发信号生成部
40、40A：DLL部
41：高精度延迟部(DLL基准部)
42：DLL延迟部
421～42m：DLL部分延迟部
43：放大器
44：电容元件
45：DLL比较部
46：DAC
47：放大器
50：延迟部
51：延迟用延迟部
52：AND电路
531～53m：延迟用部分延迟部
54：计数器部
541～54p：D-FF部
60：定时控制部
61：截止脉冲结束用比较部
62：导通脉冲开始用比较部
63：导通脉冲结束用比较部
64：截止脉冲开始用比较部
65：最小截止时间用比较部
66：反相器
67：导通脉冲用AND电路(导通脉冲用逻辑运算部)
68：截止脉冲用AND电路(截止脉冲用逻辑运算部)
70A：调整部
71、72：计数器
73：可逆计数器
100：电压变换部
200、200A：控制部

Claims (4)

1.一种使用同步整流方式的比较器方式DC-DC转换器，其具备：
电压变换部，其具有开关元件，通过根据控制信号来控制该开关元件，从而生成将输入电压进行了电压变换后的输出电压；和
控制部，其生成用于使上述电压变换部的上述输出电压稳定的上述控制信号，
上述控制部具有：
比较器，其检测上述电压变换部的上述输出电压小于基准电压的情况；
触发信号生成部，其在接收到最小截止时间信号之后、接收到来自上述比较器的输出信号时，生成触发信号；
DLL部，其生成使基准时钟延迟了基准延迟量的基准延迟时钟，并且生成具有与该基准延迟量对应的值的基准延迟信号；
延迟部，其根据来自上述DLL部的上述基准延迟信号，生成相对于来自上述触发信号生成部的上述触发信号延迟了预定延迟量的触发延迟信号、相对于该触发延迟信号延迟了对应于所期望的第1空档时间的延迟量的第1空档时间延迟信号、相对于该第1空档时间延迟信号延迟了对应于所期望的导通时间的延迟量的导通时间延迟信号、相对于该导通时间延迟信号延迟了对应于所期望的第2空档时间的延迟量的第2空档时间延迟信号、及相对于该第2空档时间延迟信号延迟了对应于所期望的最小截止时间的延迟量的最小截止时间延迟信号；和
定时控制部，其根据来自上述延迟部的上述触发延迟信号，决定上述控制信号中的截止脉冲的结束时点，根据来自上述延迟部的上述第1空档时间延迟信号，决定上述控制信号中的导通脉冲的开始时点，根据来自上述延迟部的上述导通时间延迟信号，决定上述导通脉冲的结束时点，根据来自上述延迟部的上述第2空档时间延迟信号，决定上述截止脉冲的开始时点，根据来自上述延迟部的上述最小截止时间延迟信号，生成上述最小截止时间信号。
2.根据权利要求1所述的使用同步整流方式的比较器方式DC-DC转换器，其中，
上述DLL部具有：
DLL基准部，其生成使上述基准时钟延迟了上述基准延迟量后的上述基准延迟时钟；
DLL延迟部，其生成根据上述基准延迟信号使上述基准时钟延迟后的DLL延迟时钟；和
DLL比较部，其生成具有与上述基准延迟时钟的相位和上述DLL延迟时钟的相位之差对应的值的上述基准延迟信号，
上述DLL部生成上述基准延迟信号，使得上述DLL延迟时钟的相位与上述基准延迟时钟的相位一致，由此生成具有对应于上述基准延迟量的值的上述基准延迟信号。
3.根据权利要求1所述的使用同步整流方式的比较器方式DC-DC转换器，其中，
上述延迟部具有：
延迟用延迟部，其根据来自上述DLL部的上述基准延迟信号，由来自上述触发信号生成部的上述触发信号生成具有不同延迟量的多个延迟用延迟时钟；和
计数器部，其生成将来自上述延迟用延迟部的上述多个延迟用延迟时钟进行分频后的分频时钟，
上述延迟部根据上述多个延迟用延迟时钟及上述分频时钟，决定上述触发延迟信号、上述第1空档时间延迟信号、上述导通时间延迟信号、上述第2空档时间延迟信号及上述最小截止时间延迟信号。
4.根据权利要求1所述的使用同步整流方式的比较器方式DC-DC转换器，其中，
上述定时控制部具有：
截止脉冲结束用比较部，其根据来自上述延迟部的上述触发延迟信号生成表示上述控制信号中的上述截止脉冲的结束时点的截止脉冲结束信号；
导通脉冲开始用比较部，其根据来自上述延迟部的上述第1空档时间延迟信号生成表示上述控制信号中的上述导通脉冲的开始时点的导通脉冲开始信号；
导通脉冲结束用比较部，其根据来自上述延迟部的上述导通时间延迟信号生成表示上述导通脉冲的结束时点的导通脉冲结束信号；
截止脉冲开始用比较部，其根据来自上述延迟部的上述第2空档时间延迟信号而生成表示上述截止脉冲的开始时点的截止脉冲开始信号；
最小截止时间用比较部，其根据来自上述延迟部的上述最小截止时间延迟信号生成上述最小截止时间信号；
导通脉冲用逻辑运算部，其通过执行上述导通脉冲开始信号和上述导通脉冲结束信号的逻辑运算，生成上述控制信号中的上述导通脉冲；和
截止脉冲用逻辑运算部，其通过执行上述截止脉冲结束信号和上述截止脉冲开始信号的逻辑运算，生成上述控制信号中的上述截止脉冲。
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