KR102373323B1

KR102373323B1 - 승화에 의한 대직경 탄화규소 결정을 제조하는 방법 및 관련 반도체 sic 웨이퍼

Info

Publication number: KR102373323B1
Application number: KR1020177005000A
Authority: KR
Inventors: 대런 한센; 마크 로보다; 이안 매닝; 케빈 모건보그; 스테판 뮬러; 크리스토퍼 파페니크; 제프리 퀘스트; 빅터 토레스; 클린톤 와이틀리
Original assignee: 에스케이 실트론 씨에스에스 엘엘씨
Priority date: 2014-07-29
Filing date: 2015-07-29
Publication date: 2022-03-11
Also published as: EP3175475A1; US20160032486A1; US10002760B2; TW201611098A; KR20170041223A; JP6904899B2; US20160189956A1; TWI716354B; CN106716596A; CN106716596B; US9279192B2; JP2017523950A; WO2016018983A1

Abstract

방법은 규소 웨이퍼 처리에 통상적으로 사용되는 표준 에피택셜 챔버 내에서의 에피택셜 성장에 적합한 탄화규소 기재를 생성하기 위한 것이다. 규소 웨이퍼의 오염을 방지하기 위해, 규소 기재에 통상적으로 사용되는 챔버 내에서 처리될 임의의 기재에 대해 엄격한 제한이 적용된다. 표준 규소 처리 장비의 모든 이점을 취하기 위해서는, SiC 기재가 적어도 150 mm의 직경을 가져야 한다. SiC 불(boule)의 적절한 성장을 위해, 성장 도가니가 불의 최종 성장 체적의 6 내지 12배인 내부 체적을 갖도록 제조된다. 또한, 도가니의 내부 체적은 0.8 내지 4.0의 높이 대 폭 비를 갖도록 제조된다. 각각의 기재 내의 오염, 입자 및 결함에 대해 엄격한 제한이 적용된다.

Description

승화에 의한 대직경 탄화규소 결정을 제조하는 방법 및 관련 반도체 SIC 웨이퍼{METHOD OF MANUFACTURING LARGE DIAMETER SILICON CARBIDE CRYSTAL BY SUBLIMATION AND RELATED SEMICONDUCTOR SIC WAFER}

관련 출원

본 출원은 2014년 12월 29일자로 출원된 미국 특허 출원 제14/585,101호 및 2014년 7월 29일자로 출원된 미국 가특허 출원 제62/030,490호로부터 우선권의 이득을 주장하며, 이들 출원의 내용은 각각 전체적으로 본 명세서에 참고로 포함된다.

기술 분야

본 개시 내용은 전력 디바이스(power device)의 제조에 관한 것으로, 구체적으로 전력 디바이스에 사용되는 대직경 웨이퍼(large diameter wafer)의 제조에 관한 것이다.

탄화규소(SiC)는 재료 과학, 전자공학, 및 물리학에 친숙한 사람들에게, 와이드 밴드 갭(wide band gap) 특성에 대해, 그리고 또한 극도의 경도, 높은 열 전도율 및 화학적 불활성 특성에 대해 유리한 것으로 인식되는 결정질 반도체 재료이다. 이들 특성은 SiC를, 규소와 같은 더욱 일반적인 재료로부터 제조되는 디바이스에 비해 전력 밀도 및 성능 향상을 가능하게 하는, 전력 반도체 디바이스의 제조를 위한 매우 매력적인 반도체로 만든다.

SiC의 가장 일반적인 형태는 원자의 입방 배열 또는 육방 배열로 이루어진다. Si 및 C 층들의 적층은 폴리타입(polytype)으로 알려진 다수의 형태를 취할 수 있다. 탄화규소 결정(crystal)의 유형은 적층 시퀀스(stacking sequence) 내의 반복 단위의 수를 나타내는 숫자에 이어 결정형을 나타내는 문자에 의해 표시된다. 예를 들어, 3C-SiC 폴리타입은 3개의 반복 단위 및 입방(C) 격자를 지칭하고, 한편 4H-SiC 폴리타입은 4개의 반복 단위 및 육방(H) 격자를 지칭한다.

상이한 탄화규소 폴리타입은 재료 특성에서, 가장 현저하게는 전기 특성에서 일부 변동을 갖는다. 4H-SiC 폴리타입은 상대적으로 더 큰 밴드갭을 갖는 반면 3C-SiC는 더 작은 밴드갭을 가지며, 이때 대부분의 다른 폴리타입에 대한 밴드갭은 이들 사이에 속한다. 밴드갭이 더 클 때의 고성능 전력 디바이스 응용에 대해, 이론적으로 재료는 상대적으로 더 우수한 높은 전력 및 열 전도율 성능을 제공하는 것이 더욱 가능하다.

SiC 결정은 자연에서는 발생하지 않으며 따라서 합성되어야 한다. SiC 결정의 성장은 물리적 증기 수송(physical vapor transport) 또는 화학적 증착(chemical vapor deposition)으로도 지칭되는 승화(sublimation)에 의해 실행될 수 있다.

승화에 의한 SiC의 성장은 매우 어렵다. 승화에 의해 Si 및 C 화학종들의 증기 스트림을 생성하기 위해서는 2000C를 초과하는 온도가 필요한데, 이는 반응 셀(reaction cell) 구성요소 및 퍼니스 설계(furnace design)를 크게 제한한다. 원래는, 애치슨(Acheson) 방법과 같은 공정에 의해 형성되는 SiC 연마 재료가 결정을 위한 Si 및 C 원자의 공급원으로서 사용되었으며, 기술이 성숙됨에 따라 기업들이 구체적으로는 SiC 결정 성장을 위한 SiC 공급원 분말을 합성하기 위한 수단을 개발하였다. 성장은 보통 진공 챔버 내의 흑연 용기(graphite container)에서 수행된다. 흑연 용기는 저항 방법 또는 유도 방법 중 어느 하나에 의해 가열된다. 체적 내에 제어된 온도 구배(temperature gradient)를 생성하도록 용기를 철저한 방식으로 단열시킨다. 시드 결정(seed crystal)이 사용되고 보통 플레이트(plate) 또는 디스크(disc)와 같이 형상화된다. 시드 결정은 전형적으로 그의 성장 표면이 공급원 재료를 향하는 상태로 배향된다. 용기 내의 시드 결정의 위치는, 용기가 가열될 때 시드가 상대적으로 더 낮은 온도 위치에 있는 반면 Si-C 공급원 재료가 더 높은 온도 위치에 있도록 설계된다. 공급원 재료를 승화시키기에 충분한 온도로 용기가 가열될 때, 증기가 낮은 온도 영역을 향해 이동하여 시드 결정 상에 응축될 것이다. 이는 개념적으로는 단순해 보이지만, 실제로 SiC의 성장은 매우 복잡하며, 실시하는 사람들에게는 수행하기 매우 어려운 것으로 인식된다.

역사적으로, SiC 승화-기반 결정 성장의 초기의 진보는 렐리(Lely)(미국 특허 제2854364호 - 1958년)에 의해 처음 기술되는데, 그의 시딩되지 않은(unseeded) 결정 성장 방법은 소형 육방 SiC 소판(platelet)을 생성한다. 1970년대 및 1980년대에는, 디바이스를 생성하기 위해 매력적인 크기의 첫 번째 결정을 생성하는 기술이 러시아에서 타이로프(Tairov) 및 츠베트코프(Tsvetkov)에 의해 행해졌다(문헌[Journal of Crystal Growth, 52 (1981) p.146-50 and Progress in Controlling the Growth of Polytypic Crystals in Crystal Growth and Characterization of Polytype Structures, P. Krishna, ed., Pergammon Press, London, p.111 (1983)]). 그들의 접근법은 렐리의 결정을 시드로서 사용하였으며, 전술된 바와 같은 승화 및 수송에 의해 성장을 행하였다. 이러한 결과는 시드의 선택, 압력 제어 및 온도 구배에 의한 폴리타입 제어 방법을 보여주었다. 그 후에, 데이비스(Davis)(미국 특허 제4866005호 ― 1989년)가 공급원 재료 및 구배 제어의 신중한 선택에 의한 개선을 밝혀내었다. 타이로프, 츠베트코프, 및 데이비스의 방법에 대한 개량이 오늘날까지 계속 밝혀지고 있다.

도 1은 종래 기술을 나타내는, 물리적 증기 수송에 의한 SiC 결정의 성장을 위한 전반적인 배열을 예시한다. SiC 결정 성장을 위해 구성된, 리드(lid)(55)를 갖는 PVT 반응 셀(40)이 예시되어 있다. 반응 셀(40)은 전형적으로 흑연 베셀(vessel)로부터 형성된다. 과립화된 SiC 또는 규소 및 탄소 재료(42)가 셀의 저부 내에 배치된다. 베셀의 상부 부분 내에, 셀의 상단부 내측에 장착되는, 예컨대 리드(55)에 클램핑되거나(clamped) 접합되는 시드 결정(48)이 위치된다. 특히, 도 1의 구성에서, 처리 동안, 접착제 또는 클램프와 같은 물리적 부착에 의해서든, 또는 일본 특허 제2011-20860호에 설명된 바와 같이 압력 차이에 의해서든 간에, 시드(48)의 후방 표면이 리드(55)의 저부 표면과 접촉한다.

전체 베셀은 흑연 펠트(graphite felt) 또는 폼(foam)과 같은 단열재(insulation)(54)로 둘러싸인다. 반응 셀(40)은 진공 펌프에 의해 펌핑되는 진공 퍼니스(70) 내에 배치된다. 진공 퍼니스(70)는, 셀이 저항식으로 가열되는 경우에 강철로 구성될 수 있거나, 셀이 유도식으로 가열되는 경우에 유전체(dielectric), 예컨대 유리로 구성될 수 있다. 도시된 실시예에서, 진공 퍼니스는 유리로 구성되며, RF 유도 코일(72)에 의해 가열된다. 규소 및 탄소는 공급원 재료(42)로부터 증발하여 시드(48) 상에 응축된다. 시드 상에 응축되지 않은 규소 및 탄소는 반응 베셀 밖으로 그리고 진공 퍼니스 내로 확산된다. 이러한 확산은 반응 베셀의 내부와 진공 퍼니스 사이의 압력 구배에 의해 이루어진다. 질소, 아르곤 및 도펀트(dopant)와 같은, 진공 퍼니스 내로 주입되는 가스는 흑연 도가니(crucible) 벽을 통해 반응 베셀 내로 확산된다. 이러한 확산은 진공 챔버와 반응 베셀의 내부 사이의 농도 구배에 의해 이루어진다.

보다 큰 결정을 생성하는 방법이 알려졌을 때에는, 결정 내의 결함을 제어하는 것으로 주안점이 또한 이동하였다. 결함은 개재물(inclusion) 및 결정 전위(crystal dislocation)로 분류될 수 있다. SiC 결정에서의 주요한 결정 결함은 나선 전위(screw dislocation)이다. 이들 중에는 마이크로파이프(micropipe) 또는 중공 코어(hollow core) 나선 전위로서 알려진 특별한 경우가 있다. 또한, 기저면 전위(basal plane dislocation) 및 스레딩 에지 전위(threading edge dislocation)가 있다. 이들 결함은 다수의 원인으로부터 유래한다. 예를 들어, 시드 결정 내에 포함된 결함이 새로 성장된 결정 체적으로 통과될 수 있다. 온도 구배 및 열 팽창 부정합에 의해 발생하며 성장 동안의 결정 및 시드에 부여되는 응력이 전위의 형성을 야기할 수 있다. SiC를 형성하는 데 필요한 것으로부터의 승화 증기 스트림에서의 화학량론적 편차가 불안정한 폴리타입 성장을 야기하고 이어서 성장된 결정 내의 폴리타입 개재물로 이어질 수 있으며, 이는 폴리타입 경계에서의 전위 형성으로 이어진다. 심지어 전위들 사이의 상호작용이 전위를 생성하거나 없앨 수 있다.

확인된 방법에 의해 생성되는 SiC 결정은 큰 농도의 전위를 갖는다. 본 출원으로부터, 나선 전위 및 기저면 농도의 일반적으로 보고된 값은 공칭으로 각각 5000 내지 10000/㎠이다. 전위는 결정 대칭축에 수직인 평면에서 결정을 절단함으로써 가장 일반적으로 평가된다. 노출된 결정 표면을 350 내지 500C 범위 내의 온도에서 수산화칼륨과 같은 용융된 염으로 에칭함으로써 전위가 드러나게 될 것이다. 각각의 전위 유형은 특유의 형상을 가지므로, 이들은 특유하게 계수될 수 있다. 전위는 일반적으로 검사 면적으로 나눈 수치로서 계수 및 보고된다. 이러한 특성화 방법은, 그것이 결정 평면 상에 형성된 평면형 반도체 디바이스 내에 포함된 결함들의 용이한 상관관계를 가능하게 하기 때문에 유용하다. 전위가 관찰 평면 내에 균일하게 분포되지 않음을 나타내는 다수의 예가 문헌에 있다. 특히, 오늘날에는 100 mm 직경의 원에 상응하거나 그보다 큰 섹션에 대한 검사가 필요할 수 있기 때문에, 전위의 총수(count)가 많으면 각각을 하나씩 계수하는 것이 매우 실현불가능하다. 따라서, 에칭된 영역을 샘플링하여 전위의 양을 결정한다. 부정확한 샘플링 방법은 보다 큰 결정과 관련된 전위 농도의 평가에서 오차를 야기할 수 있다. 대부분의 보고서에서, 샘플링 방법의 상세 사항은 제공되지 않으므로, 결과의 복제가 불가능하지는 않더라도 종종 어려울 수 있다.

고체 물리학(solid state physics) 및 반도체 디바이스에 대해 숙련된 과학자들은 전위로 인해 디바이스 성능이 재료의 이론적 특성보다 낮게 됨을 안다. 그러므로, 반도체 SiC 결정 품질의 개선에 주안점을 둔 현대의 노력은 결정 성장에서 유래한 결함을 감소시킬 수 있는 요인을 확인하고 제어하고자 한다.

일단 충분히 큰 결정이 생성되면, 평면형 제조 방법을 사용하여 반도체 디바이스를 제조하기 위한 장비 내로 맞춰지도록 결정을 절단하여 웨이퍼로 제조하여야 한다. 다수의 반도체 결정(예컨대, 규소, 비화갈륨)이 성공적으로 개발되고 웨이퍼 제품으로 상업화되었기 때문에, 벌크 결정으로부터 웨이퍼를 제조하는 방법은 공지되어 있다. 웨이퍼 제조 및 표준 특성화 방법에 대한 일반적인 접근법 및 요건의 개관은 문헌[Wolf and Tauber, Silicon Processing for the VLSI Era, Vol.1- Process Technology, Chapter 1 (Lattice Press -1986)]에서 확인될 수 있다.

그의 경도로 인해, SiC를 웨이퍼 기재(substrate)로 제조하는 것은, 규소 또는 비화갈륨과 같은 다른 일반적인 반도체 결정을 처리하는 것과 비교하여 특유의 문제를 제시한다. 기계에 대해 변형이 이루어져야 하며, 연마제의 선택이 일반적으로 사용되는 재료를 넘어서 변화되어야 한다. SiC를 수용하기 위해 일반적인 웨이퍼 제조 기술에 대해 이루어지는 변형은 종종 독점적 정보(proprietary information)로서 유지된다. 경면 폴리싱된(mirror polished) SiC 웨이퍼에 대해 상당한 표면 아래 손상(subsurface damage)이 관찰가능하며, 이는 규소 업계에서 사용되는 것과 유사한 화학적으로 향상된 기계적 폴리싱 방법을 사용하여 감소되거나 제거될 수 있는 것으로 보고되어 있다(문헌[Zhou, L., et al., Chemomechanical Polishing of Silicon Carbide, J. Electrochem. Soc., Vol. 144, no. 6, June 1997, pp. L161-L163]).

SiC 웨이퍼 상에 반도체 디바이스를 구축하기 위해서는, 웨이퍼 상에 부가적인 결정질 SiC 필름을 침착하여, 필요한 전도율 값 및 전도체 유형을 가진 디바이스 활성 영역을 생성하여야 한다. 이는 전형적으로 화학적 증착(CVD) 방법을 사용하여 행해진다. CVD 에피택시(epitaxy)에 의한 SiC의 성장을 위한 기술은 1970년대 이래로 러시아, 일본 및 미국의 기업들에 의해 공개되어 왔다. CVD에 의한 SiC의 성장을 위한 가장 일반적인 화학 물질은 규소 함유 공급원 가스(예컨대, 모노실란 또는 클로로실란)와 탄소 함유 공급원 가스(예컨대, 탄화수소 가스)의 혼합물이다. 저결함 에피택셜 층(epitaxial layer)의 성장에 중요한 요소는, 기재 표면이 결정 대칭축으로부터 떨어져 경사져서, 화학 원자가 기재 결정에 의해 확립된 적층 순서대로 표면에 부착되는 것을 허용한다는 것이다. 경사가 적절하지 않을 때, CVD 공정은 표면 상에 3차원 결함을 생성할 것이며, 그러한 결함은 비-동작 반도체 디바이스를 생성할 것이다. 표면 결점, 예컨대 균열, 표면 아래 손상, 피트(pit), 입자, 스크래치 또는 오염은 CVD 공정에 의한 웨이퍼의 결정 구조의 복제를 방해할 것이다(예를 들어, 문헌[Powell and Larkin, Phys. Stat. Sol. (b) 202, 529 (1997)] 참조). 웨이퍼를 제조하는 데 사용되는 폴리싱 및 세정 공정에 의해 표면 결점을 최소화하는 것이 중요하다. 이들 표면 결점의 존재 시에, 기저면 전위 및 입방 SiC 개재물을 포함하는, 몇몇 결함이 에피택셜 필름에서 발생할 수 있다(예를 들어, 문헌[Powell, et. al. Transactions Third International High-Temperature Electronics Conference, Volume 1, pp. II-3 - II-8, Sandia National Laboratories, Albuquerque, NM USA, 9-14 June 1996] 참조).

SiC에서의 결함은 그러한 결함 위에 형성된 반도체 디바이스의 동작을 제한하거나 파괴하는 것으로 알려져 있다. 뉴덱(Neudeck) 및 파웰(Powell)은 중공 코어 나선 전위(마이크로파이프)가 SiC 다이오드에서의 전압 블로킹 성능을 심각하게 제한하였음을 보고하였다(문헌[P. G. Neudeck and J. A. Powell, IEEE Electron Device Letters, vol. 15, no. 2, pp. 63-65, (1994)]). 뉴덱은 1994년에 전력 디바이스에 대한 결정(웨이퍼) 및 에피택시 유래 결함의 영향을 재검토하였는데, 나선 전위 및 형태학적 에피택시 결함으로 인한 전력 디바이스 기능성의 제한을 강조하였다(문헌[Neudeck, Mat. Sci. Forum, Vols 338-342, pp.1161-1166 (2000)]). 헐(Hull)은 보다 낮은 나선 전위 밀도를 갖는 기재 상에 다이오드가 제조된 때에 고전압 다이오드 역 바이어스 누설 전류의 분포에서 보다 낮은 값으로의 이동을 보고하였다(문헌[Hull, et. al., Mat. Sci. forum, Vol. 600-603, p. 931-934 (2009)]). 렌덴만(Lendenmann)은, 바이폴라 다이오드(bipolar diode)에서의 순방향 전압 저하가 기재의 기저면 전위로부터 유래된 에피층(epilayer)의 기저면 전위와 연관됨을 보고하였다(문헌[Lendenmann et. al., Mat. Sci. Forum, Vols 338-342, pp.1161-1166 (2000)]).

많은 진보가 SiC 결정을 개선하고 그 재료를 트랜지스터 및 다이오드를 위한 기재로서 사용하도록 달성되었지만, 메인스트림 전력 전자장치에서의 이러한 공정 및 디바이스의 채택은 지체되었다. 오늘날, 대부분의 전력 반도체 디바이스 제조는 150 mm 이상의 직경의 규소 기재로 행해진다. 이러한 기재는 순도, 표면 오염, 입자, 두께 균일성 및 편평도에 대한 극도의 요건을 가진다. 일반적인 불순물은 규소 내에서 확산되고 이어서 표면에서 응집되어 기재 표면 상에 제조된 디바이스의 좋지 못한 성능으로 이어질 것이므로, 규소 기재에 대한 순도 및 표면 오염 문제는 규소 디바이스 제조 공정에서 중요하다. 전력 디바이스 제조는 비교적 큰 다이 크기를 사용하고, 높은 제조 및 동작 수율을 달성하기 위해 기재 재료의 결정 품질은 높은 완성도를 반영한다. 전력 디바이스의 제조를 위한 현대의 방법은 완벽한 결정 품질, 즉 낮은 전위 밀도 및 낮은 표면 결함을 갖는 규소 기재를 사용한다.

반도체 SiC는 차세대 전력 반도체 디바이스를 위한 유망한 재료이다. 전력 전자장치 제조를 위한 SiC 웨이퍼의 채택은 지체되었는데, 이는 생성되는 대부분의 SiC 기재가 비교적 작은 직경(76 내지 100 mm)을 갖고 큰 결함 밀도를 가지며 규소보다 더욱 고가이기 때문이다. 150 mm 미만의 직경을 가진 규소 이외의 웨이퍼를 사용하는 것은 전력 디바이스 제조에 비용이 더욱 많이 들게 하여 150 mm 이상의 직경에 대해 설계된 장비로 소형 웨이퍼를 취급하기 위한 복잡성을 부가한다. 이러한 채택의 문제를 해결하기 위해, 하기 속성들 모두를 따를 수 있는 SiC 기재 공정이 개발되어야 한다:

150 mm 이상의 웨이퍼 직경

유사한 규소 웨이퍼에 필적하거나 규소 공정 장비와 상용성인 웨이퍼 두께, 베벨(bevel) 및 편평도

매우 낮은 결정 결함 밀도

공유 장비 상에서 수행되는 규소 공정과의 교차 오염을 방지하기 위한 매우 낮은 레벨의 표면 오염.

기재를 디바이스 제조에 적합하게 하기 위한 SiC 에피택시와의 상용성.

150 mm 이상의 직경을 가진 SiC 결정의 성장은 매우 어렵다. 전통적인 승화 방법은 반응 셀 내에 함유될 수 있는 Si/C 공급원 재료의 양에 의해 제한된다. 150 mm 이상의 직경의 결정을 성장시키는 것은 극도로 많은 양의 공급원 재료를 요구하며, 이는 반응 셀 및 퍼니스 내에서 큰 체적을 차지할 수 있다. 이는 매우 큰 반응 셀을 요구한다. 보다 큰 셀의 기하학적 구조는 큰 반경방향 및 축방향 온도 구배를 야기할 수 있으며, 이는 이어서 결정 내의 큰 응력 및/또는 과잉의 성장률로 이어진다. 응력은 결정 내의 결함 형성을 야기하며, 한편 큰 성장률은 결정의 폴립타입의 제어를 어렵게 한다. 큰 결함 밀도(2E4/㎠ 초과의 총 전위)는 신뢰성 있는 전력 디바이스를 제조하기에 충분히 낮지 않다. 콤팩트한 셀 설계는 증기 수송을 지원하기에 충분한 구동력이 존재하지 않는 지점까지 온도 구배를 제한할 수 있으며, 생성되는 결정은 기재를 절단하기에 매우 작고 실현불가능하다.

150 mm의 직경 및 낮은 전위 밀도를 가진 SiC 결정의 논의는 종래 기술에서 논의되고 있다. 후지모토(Fujimoto)의 미국 특허 출원 공개 제2010/0295059 A1호는, 승화에 의해 낮은 전위 밀도를 가진 SiC 결정을 성장시키는 방법을 개시하며, 이 방법이 250 mm의 직경까지 결정을 성장시키는 능력을 지원할 수 있는 것으로 언급하지만, 제공된 예는 모두 100 mm 미만의 직경이다. 후지모토는 순수하게 전위 밀도 제어에 기반하여 최대 250 mm에 이르는 직경으로의 공정의 확장을 주장하지만, 큰 결정을 수용하기 위해 승화 공정을 스케일링(scale)하는 방법에 관해서는 어떠한 견해도 없다. 나카바야시(Nakabayashi)의 미국 특허 출원 공개 제201110206929 A1호는, 승화에 의해 낮은 전위 밀도를 가진 SiC 결정을 성장시키는 방법을 개시하며, 이 방법이 300 mm의 직경까지 결정을 성장시키는 능력을 지원할 수 있는 것으로 언급하지만, 예는 모두 75 내지 105 mm 범위 내에 있다. 후지모토와 같이, 큰 결정을 수용하기 위해 공정을 스케일링하는 것에 관한 어떠한 상세 사항도 존재하지 않으며; 단지 결함 제어 방법이 논의되어 있다. 대직경 웨이퍼를 개시하는 다른 참조 문헌은 미국 특허 제8,747,982호 및 제8,741,413호를 포함한다.

콘도(Kondo)(문헌[Mat. Sci. Forum Vols. 778-780 (2014) p.17]는 반복 A 면 방법(repeated A face method)으로 알려진 방법에 의해 150 mm 직경의 탄화규소의 결정을 성장시키기 위한 방법을 개시한다. 결과는 낮은 결함 밀도를 보여준다. 콘도는 승화에 의해 150 mm 초과의 직경을 가진 4H-SiC 결정을 생성하기 위한 방법의 확장에 관한 상세 사항을 논의하지 않는다.

앞서 언급된 특허들 중 어떠한 것도 전력 디바이스의 제조에서 사용하기 적합한 큰 SiC 결정으로부터 대직경 기재를 제조하는 방법을 개시하지 않는다. 또한, 어떠한 것도 보다 큰 결정을 위해 보다 큰 반응 셀을 사용할 때 발생될 수 있는 열 구배 및 응력의 문제를 제기하거나 해결하지 않는다.

하기 요약은 본 발명의 일부 태양 및 특징의 기본적인 이해를 제공하기 위해 포함된다. 이러한 요약은 본 발명의 광범위한 개관이 아니며, 따라서 본 발명의 중요하거나 결정적인 요소를 특별히 확인하고자 하거나 본 발명의 범주를 기술하고자 하는 것은 아니다. 이의 유일한 목적은 아래에 제시되는 더욱 상세한 설명에 대한 서두로서 본 발명의 일부 개념을 단순화된 형태로 제시하는 것이다.

로보다(Loboda)의 미국 특허 출원 공개 제2012/0114545호는, 탄화규소의 큰 잉곳(ingot)을 최대 150 mm 직경까지 성장시키기 위한 방법을 개시하며, 여기서 Si/C 공급원 조성 및 승화 방법은 4H SiC의 큰 결정을 전달하도록 개선된다. 본 개시 내용의 발명 요지는 하기의 통합된 제조 전략이 규소 기재의 속성을 밀접하게 따르는 SiC 기재를 생성할 수 있고 또한 규소 디바이스를 제조하기 위해 사용되는 제조 공정에서 사용될 수 있다는 것을 예시한다:

4H-SiC 폴리타입인 SiC 기재는 149 mm 초과의, 일반적으로 150+/- 1 mm 또는 200+/- 1 mm 직경이고, 기재는 결정의 기재의 표면이 <11-20> 방향을 향해 c-축으로부터 3.5 내지 4.4도 떨어져 경사지도록 배향된다. 보다 엄격한 요건에 대해서는, 결정의 기재는 <11-20> 방향을 향해 c-축으로부터 3.8 내지 4.2도 떨어져 경사진다.

4H-SiC의 매우 큰 직경의 결정을 생성하기 위해, 승화 결정 성장 동안 부여되는 응력이 신중하게 관리되어야 한다. 응력은 결정과 결정이 성장하는 반응 셀 사이의 온도 구배 및 팽창 계수 부정합에서 유래한다. 큰 SiC 결정을 성장시키기 위한 적절한 응력 관리는 규소 및 탄소 원자로 구성되는 전하로 충전된 흑연 도가니 반응 셀을 포함하며, 시드 결정은 그것이 도가니에 견고하게 부착되지 않도록 도가니의 상단부에 배치되고, 시드의 지지부는 가열 또는 냉각 동안 팽창 계수 부정합의 결과로서 시드에 응력을 전달하지 않는다. 시드 부착 및 도가니 설계는 승화된 증기가 웨이퍼 표면 상에 응축되는 것을 허용할 뿐만 아니라 일부 증기가 웨이퍼 주위로 통과하여 성장된 결정을 함유하는 도가니의 체적에서 배출되는 것을 허용한다.

149 mm 초과의 직경의 다수의 기재를 산출할 수 있는 크기의 결정을 성장시키기 위해, 반응 셀 내측의 체적과 목표 결정 크기(직경 및 길이)의 체적 사이에 중요한 관계가 존재하는 것이 발견되었다. 특히, 149 mm 초과의 직경인 것에 더하여, 성장된 결정은 제조에 실용적이도록 10개 이상의 최소 수를 가진, 디바이스 제조를 위한 기재로 변환될 수 있는 다수의 슬라이스(slice)를 산출하기에 충분히 큰 체적이어야 한다. 반응 셀은 성장된 결정의 체적뿐만 아니라 결정을 성장시키는 데 필요한 공급원 재료의 체적을 수용하기에 충분한 체적을 가져야 한다. 따라서, 반응 셀의 내부 체적은 최종 결정의 예상 체적의 6 내지 12배 범위 내에 있어야 한다. 바람직한 설계는 0.8 내지 4.0 범위 내의 내부 높이 대 내경 비를 갖는 반응 셀에 대응한다.

SiC 결정의 저항이 또한 전력 디바이스의 제조에서 유용하도록 낮은 값과 엄격한 범위로 제어되어야 한다. 결정으로부터 제조된 기재는 전형적인 수직 전력 디바이스 설계에서 전류 경로의 일부로 되며, 저항이 높은 경우 기재 상에 제조된 디바이스는 비효율적일 것이다. 대직경 SiC 결정 성장에서의 저항 제어는 N2 가스를 결정 성장 공정에 부가함으로써 달성된다. 충분한 수의 기재를 산출하기 위한 충분한 체적에 더하여, 하나의 결정으로부터 그리고 상이한 다른 결정들 간의 모든 기재는 공통의 저항 범위를 나타내어야 하는 것으로 밝혀졌다. 기술된 방법을 사용하여, 단일 결정으로부터 절단된 웨이퍼 상에서 측정된 저항 값의 범위는 0.013 내지 0.022 옴(ohm)-cm 범위 내에 있는 것으로 밝혀졌다. 이는 3E18/㎠ 초과이고 최대 약 6E18/㎠에 이르는 질소 공여체(donor) 농도에 대응한다.

SiC 웨이퍼를 규소 처리 시스템 내로 도입하고 허용가능한 공정 특성을 획득하는 것을 가능하게 하도록, SiC 웨이퍼의 표면은 적절하게 준비되어야 한다. 특히, 표면 오염 및 입자는 특정된 레벨로 제어되어야 한다. 유사하게, 금속 오염이 특정된 레벨로 제어되어야 한다. 전위 및 스크래치의 밀도가 또한 특정된 레벨 아래로 유지되어야 한다. 모든 상기 사양은 아래에서 더욱 상세하게 기술될 것이다. 규소 웨이퍼를 처리할 때, 침착 공정 전에 웨이퍼의 표면을 컨디셔닝하기(condition) 위해 산화 공정이 사용될 수 있는 것에 유의한다. 그러나, SiC는 산화되지 않는다. 결과적으로, 표준 산화 공정은 SiC 표면을 컨디셔닝하기에 비효율적이며, 따라서 SiC 웨이퍼는 침착 처리 챔버 내로의 그들의 도입 전에 본 명세서에 개시된 바와 같이 준비되어야 한다.

개시된 특정 실시예에 따르면, 에피택셜 성장을 위해 준비된, 폴리싱된 4H-SiC 탄화규소 반도체 기재가 개시되며, 기재는, 149 내지 152 mm의 직경; 365 내지 675 mm의 두께; 베벨링된(beveled) 원주방향 에지(예컨대, 기재의 제조 표면에 대해 22.5+/- 0.2도의 최대 각도를 가짐); 0.5 um 내지 5 um 범위의 총 두께 변동(total thickness variation, TTV), 및 1 um 내지 40 um 범위의 휨(warp); 25E10/㎠ 내지 275E10/㎠의 Na, Mg, Al, Ca, K, Mg의 면 밀도(areal density)의 합 및 10E10/㎠ 내지 150E10/㎠의 원자 P, Ni, Fe, Co, Cu, Mn의 면 밀도의 합으로서, 기재의 C 면 또는 Si 면 중 어느 하나의 면 상에서 TXRF에 의해 측정되는 표면 금속 오염 레벨; 1/㎠ 내지 2600/㎠인, 기재 내의, 스레딩 나선 전위(threading screw dislocation), 기저면 전위 및 마이크로파이프로 구성되는 결정 전위의 중간 면 밀도(median areal density); 5 um 내지 5000 um 범위 내의 합계 스크래치 길이(aggregated scratch length); 및 0.5 um 내지 10 um의 직경 범위를 가진 5 내지 500개 총 입자에 이르는 입자 총수(particle count)를 갖는다. 일부 실시예에서, 기재는 기재의 [0001] 표면이 <11-20> 방향을 향해 c-축으로부터 3.5 내지 4.4도 떨어져 경사지도록 배향될 수 있다. 일부 실시예에서, 기재가 용융된 KOH 중에서 에칭되고 제조 표면에 걸쳐 균일하게 분포된, 각각 1×1 ㎟인 19개 사이트(site)에서 측정될 때, 기저면 전위의 중간 면 밀도는 1/㎠ 내지 2500/㎠ 범위 내에 있고, 스레딩 나선 전위의 중간 면 밀도는 0/㎠ 내지 400/㎠ 범위 내에 있으며, 기재 상의 적어도 하나의 사이트는 0 나선 전위로 측정된다. 또한, 기재 내에서, 저항 값은 0.013 옴-cm 내지 0.022 옴-cm에 이를 수 있다. 기재는 1.5 um 내지 160 um 범위 내의 복합 두께로 규소 또는 탄소 표면 상에 침착된 하나 이상의 SiC 호모에피택셜 층(homoepitaxial layer), 및 1E14/㎤ 내지 3E19/㎤ 범위 내의 농도로 n-형 또는 p-형 도펀트 원자를 갖는 에피택셜 층들 중 적어도 하나를 추가로 포함할 수 있다. 에피택셜 필름은, i. 하나 이상의 기재를 CVD 에피택시 시스템 내에 로딩(loading)하는 단계; ii. 기재가 수소 및 염화수소의 가스 혼합물에 노출될 때 제조 표면을 에칭하기에 충분한 상승된 온도까지 기재(들)를 가열하는 단계; 및 iii. 염소 원자를 가진 적어도 하나의 가스가 포함된 가스 혼합물을 사용하여 기재 상에 에피택셜 필름을 침착시키는 단계를 포함하는 에피택시 공정에 의해 제조될 수 있다. 일부 실시예에서, Na, Mg, Al, Ca, K의 면 밀도의 합으로서 기재의 C 면 또는 Si 면 중 어느 하나의 면 상에서 TXRF에 의해 측정되는 표면 금속 오염 레벨은 25E10/㎠ 내지 275E10/㎠이고, 원자 P, Ni, Fe, Co, Cu, Mn의 면 밀도의 합은 10E10/㎠ 내지 150E10/㎠이다. 또한, SiC 호모에피택셜 층이 용융된 KOH 중에서 에칭되고 표면에 걸쳐 분포된 19개 사이트에서 측정될 때, 나선 전위의 중간 면 밀도는 0/㎠ 내지 400/㎠ 범위 내에 있고, 적어도 하나의 사이트는 0 나선 전위로 측정되며, 기저면 전위의 중간 면 밀도는 0/㎠ 내지 20/㎠ 범위 내에 있고, 적어도 하나의 사이트는 0 기저면 전위로 측정된다.

일부 개시된 실시예에 따르면, 149 mm를 초과하는 최대 직경을 가진 4H-SiC 결정을 성장시키는 방법이 제공되며, 방법은, i. 4000 ㎤ 내지 16000 ㎤의 내부 체적 및 0.8 내지 4.0 범위 내의 내경 대 내부 높이 비를 갖는 중공 원통형 흑연 반응 셀을 준비하는 단계; ii. 규소 원자의 공급원 및 탄소 원자의 공급원을 반응 셀 내로 도입하는 단계; iii. 4H-SiC 탄화규소 시드 결정을 반응 셀 내측에 배치하는 단계; iv. 반응 셀을 밀봉하고 반응 셀을 흑연 단열재로 둘러싸는 단계; v. 원통형 반응 셀을 진공 퍼니스 내로 도입하는 단계; vi. 퍼니스를 소기(evacuating)시키는 단계; vii. 퍼니스를 실질적으로 불활성 가스인 가스 혼합물로 대기압 부근의 압력까지 충전하는 단계; viii. 퍼니스 내의 원통형 반응 셀을 1975C 내지 2500C 범위 내의 온도까지 가열하는 단계; ix. 퍼니스 내의 압력을 7 ㎪ 미만까지, 그러나 0.007 ㎪ 이상으로(50 토르(torr) 미만까지, 그러나 0.05 토르 이상으로) 감소시키는 단계; 및 x. 공급원이 승화되어 규소 및 탄소 증기가 시드 상에 응축되게 하는 단계를 포함한다.

개시된 방법에서, 규소 원자의 공급원은 폴리실리콘 칩(polysilicon chip)을 포함하는 혼합물을 포함할 수 있다. 일부 특정 실시예에서, 승화는 결정의 체적이 반응 셀의 내부 체적의 1/12 내지 1/6에 도달할 때 중지될 수 있다. 방법은 생성되는 웨이퍼가 <11-20> 방향을 향해 c-축으로부터 3.5 내지 4.4도 떨어져 경사진 표면을 갖도록 하는 방향으로 결정을 슬라이싱(slicing)하는 단계를 추가로 포함할 수 있다. 방법은 또한 하나 이상의 SiC 호모에피택셜 층을 1.5 um 내지 160 um 범위 내의 복합 두께로 규소 또는 탄소 표면 상에, 그리고 1E14/cm3 내지 3E19/cm3 범위 내의 농도로 n-형 또는 p-형 도펀트 원자를 갖는 에피택셜 층들 중 적어도 하나를 침착시키는 단계를 추가로 포함할 수 있다.

하나 이상의 SiC 호모에피택셜 층을 침착시키는 단계는, i. 하나 이상의 기재를 CVD 에피택시 시스템 내에 배치하는 단계; ii. 기재가 수소 및 염화수소의 가스 혼합물에 노출될 때 기재의 표면을 에칭하기에 충분한 상승된 온도까지 기재를 가열하는 단계; 및 iii. 염소 원자를 가진 적어도 하나의 가스가 포함된 가스 혼합물을 사용하여 기재 상에 에피택셜 필름을 침착시키는 단계를 포함할 수 있다.

일부 실시예에서, Na, Mg, Al, Ca, K, Mg의 면 밀도의 합으로서 기재의 C 면 또는 Si 면 중 어느 하나의 면 상에서 TXRF에 의해 측정되는 표면 금속 오염 레벨은 25E10/㎠ 내지 275E10/㎠이고, 원자 P, Ni, Fe, Co, Cu, Mn의 면 밀도의 합은 10E10/㎠ 내지 150E10/㎠이다. 또한, SiC 호모에피택셜 층이 용융된 KOH 중에서 에칭되고 표면에 걸쳐 분포된 19개 사이트에서 측정될 때, 나선 전위의 중간 면 밀도는 0/㎠ 내지 400/㎠ 범위 내에 있고, 적어도 하나의 사이트는 0 나선 전위로 측정되며, 기저면 전위의 중간 면 밀도는 0/㎠ 내지 20/㎠ 범위 내에 있고, 적어도 하나의 사이트는 0 기저면 전위로 측정된다. 슬라이싱된 웨이퍼 내의 질소 공여체 농도는 3E18/㎠ 초과일 수 있고, 최대 약 6E18/㎠에 이를 수 있다. 단일 결정으로부터 절단된 웨이퍼 상에서 측정된 저항 값은 0.013 내지 0.022 옴-cm 범위 내에 있을 수 있다.

또한, SiC 웨이퍼 위에서의 SiC 에피택시 층의 에피택셜 성장을 위한 방법이 개시되며, 방법은 SiC 웨이퍼를 에피택셜 성장 챔버 내에 배치하는 단계; 1400 내지 1600℃ 범위 내의 온도까지 웨이퍼를 가열하고 이어서 웨이퍼를 웨이퍼의 표면을 에칭할 가스에 노출시키는 사전-성장 세정 단계를 수행하는 단계를 포함한다. 일부 실시예에서, 가스는 수소 및 염화수소의 혼합물을 포함한다. 사전-성장 세정 단계 후에, 방법은 에피택셜 성장 단계로 진행하며, 여기서 염소를 함유하는 하나 이상의 화학 가스가 챔버 내로 유동된다.

방법은 웨이퍼를 에피택셜 성장 챔버 내에 배치하기 전에, 직물 패드(cloth pad)를 사용하여 그리고 30 내지 60℃ 범위 내의 온도에서, 실리카 또는 알루미나 연마재로 기재를 폴리싱하여, 웨이퍼의 표면 조도(roughness)를 1 nm 미만까지 감소시키는 단계를 추가로 포함할 수 있다. 또한, 웨이퍼의 폴리싱 후에, 방법은 입자 및 잔류 금속성 오염을 제거하기 위해 (4 미만의 pH의) 산성 용액을 사용하여 웨이퍼를 세정하는 단계를 포함할 수 있다. 폴리싱 단계 후에, 웨이퍼는 초음파 세정기 내에서 세정되고, 중합체 브러시(polymer brush)로(폴리비닐 알코올(PVA) 브러시를 사용하여) 스크러빙될(scrubbed) 수 있다. 세정 및 스크러빙 단계 후에 스핀 린싱 및 건조(spin rinsing and drying)가 이어질 수 있다.

일부 실시예에서, 에피택셜 성장을 위한 웨이퍼는 웨이퍼의 생성되는 표면이 <11-20> 방향을 향해 c-축으로부터 4도의 각도로 떨어져 있도록 4H-SiC 웨이퍼를 생성하기 위해 SiC 결정을 슬라이싱함으로써 획득된다. 웨이퍼의 에지는 이어서 22.5+/-0.1도의 각도로 모따기된다(chamfered).

개시된 발명의 다른 특징 및 이점은 예시적인 실시예와 관련하여 아래에서 제공되는 상세한 설명으로부터 명백해질 것이다.

이러한 명세서의 일부에 포함되거나 그를 구성하는 첨부 도면은 본 발명의 실시예를 예시하며, 상세한 설명과 함께, 본 발명의 원리를 설명하고 예시하는 역할을 한다. 도면은 예시적인 실시예의 주요 특징을 도식적인 방식으로 예시하고자 하는 것이다. 도면은 실제 실시예의 모든 특징 또는 도시된 요소의 상대적인 치수를 도시하고자 하는 것이 아니며, 축척에 맞게 도시되지는 않는다.
도 1은 종래 기술에 따른 반응 셀을 예시하는 도면.
도 2는 본 발명의 실시예에서 사용하기 위한 반응 셀을 예시하는 도면.

SiC의 결정은 승화 시스템에서 물리적 증기 수송을 사용하여 성장된다. 기술된 실시예에서, 결정은 적어도 150 mm 또는 200 mm의 직경을 갖는 웨이퍼를 산출하는 직경을 갖도록 성장된다. 또한, 성장된 결정 내의 응력을 대폭 감소시키고 그에 따라 결함을 최소화시키는 것이 제공된다. 저항은 성장 공정 동안 적절한 질소 개재물에 의해 제어된다.

본 명세서에 기술된 방법의 실시예는 시드 결정 성장을 위한 종래의 방법 및 장치에 비해 몇몇 이점을 제공한다. 대부분의 종래 기술 시스템은 시드를, 시드의 후방 표면과 도가니 또는 반응 셀의 상단부 사이의 접촉에 의해, 또는 리드에 물리적으로 연결, 예컨대 접착시킨다. 그러한 접촉은 불필요하며, 결정 형성에 해로울 수 있다. 시드와 셀 사이의 접촉을 최소화함으로써, 성장 동안 결정에 부여되는 응력이 또한 최소화되고, 따라서 낮은 결정 결함 밀도에 의해 입증되는 바와 같이 성장된 결정의 품질을 개선한다.

본 명세서에 개시된 반응 셀의 다양한 개시된 구성은 장착 공정 동안 시드 결정에 대한 손상 또는 시드 결정의 굽힘(bending)을 최소화하고, 시드 결정이 기계적으로 반응 셀로부터 분리되기 때문에, 시드 결정은 성장 동안 반응 셀과 독립적으로 팽창 및 수축할 수 있고, 따라서 응력을 최소화한다.

이제 도 2를 참조하면, SiC 결정 성장을 위해 구성된, 본 발명의 일 실시예에 따른 PVT 반응 셀이 예시된다. 반응 셀(40)은 바람직하게는 흑연 리드(55)를 갖고서 흑연 베셀로부터 형성된다. 셀은 "d"로 지시된 내경 및 V로 지시된 반응 체적을 갖는다. 반응 체적은 증기가 시드(48) 상에 내려앉아 결정을 성장시키도록 수송하는 체적을 지칭한다. 선반(shelf)(46)가 셀의 상부 부분 내에 제공되며, 시드(48)의 직경보다 약간 더 작은, 도 2에서 "ds"로 지시된 내경을 갖는다. 선반(46)은 베셀의 측벽에 접합된 흑연의 링(ring)으로서 제조될 수 있다. 대안적으로, 선반(46)은 베셀과 일체로 제조될 수 있으며, 예컨대 베셀은 베셀(40)의 내부 측벽의 통합된 부분으로서 선반을 갖도록 형성될 수 있다. 물론, 선반의 벽은 수직일 필요가 없고. 대신에 비스듬할 수 있으며, 이 경우 직경 "ds"는 시드측 상에서보다 선반의 공급원측 상에서 더 큰 값을 가질 수 있다.

선반(46)은 임의의 물리적 부착 없이 그의 주연부 에지에서 시드 결정(48)을 지지하기 위해 사용된다. 오히려, 시드(48)는 단순히 선반(46) 상에 놓여 있도록 베셀 내측에 배치된다. 선반의 상단부에서의 셀의 내경은 시드의 평면(즉, 수평) 열 팽창을 수용하도록 시드 직경보다 약간 더 크다. 이어서, 시드 위의 자유 공간을 유지하지만 경계설정된 공간 내에서 수직으로 이동하는 시드 자유도를 허용하도록, 흑연 리테이너(retainer)(53)가 시드와 접촉하지 않고서 시드 위에 배치된다. 리테이너(53)는 시드의 후방 표면이 리드(55)의 표면과 접촉할 정도까지 시드가 수직으로 이동하는 것을 방지하도록 구성된다. 일부 실시예에서, 리테이너(53)는 리드(55)의 일부로서 형성된다. 예를 들어, 리테이너(53)는 콜아웃(callout)에 예시된 바와 같이, 리드(55)에 일체로 제조되거나 기계가공된 링 연장부(ring extension)일 수 있다.

선택적으로, 가스 채널(59)이 흑연 리테이너 또는 스페이스(spacer)(53)의 저부에 제공된다. 가스 채널의 예가, 시드를 향하는 표면 상에 제공되어 가스 유동을 보조하는 홈(59)을 예시하는, 콜아웃에 도시된다. 대안적으로, 별개의 가스 채널 링이 시드 위에, 시드 아래에, 또는 둘 모두에 제공될 수 있다. 도 1에서, 가스 채널 링(50)은 시드(48) 아래에 제공되며, 가스를 리드(55)와 시드(48) 사이의 갭(gap)(31) 내로 지향시키기 위해 사용된다. 가스 채널 링(50)은 일반적으로 시드(48)를 향하는 그의 면에서, 채널(59)과 같은 유동 채널을 갖는 편평 와셔(flat washer)의 형상인데, 즉 도 1에 도시된 경우에 채널은 링(50)의 상단부 표면 상에 제공된다. 링(50)의 하나의 변형에 따르면, 채널 또는 홈(59)은 시드를 향하는 표면 상에 그리고 링(50)의 외부 에지 상에 제공된다.

도 2의 예에서, 가스는 리드(55) 내의 가스 콜렉터(gas collector)(61)를 통해 셀(40)에서 배출되지만; 가스 콜렉터는 반경 방향에 대해 셀의 상단부 밖으로의 방향으로 가스의 전도도를 증가시키는 임의의 기하학적 구조 또는 재료일 수 있다. 일반적으로, 배열은 도 1의 파선 화살표에 의해 도시된 바와 같이, 시드(48) 아래로부터, 시드 에지 주위로 그리고 가스 채널 링(50)을 통해 갭(31) 내로, 그리고 베셀의 상단부 밖으로의 가스 유동을 생성하도록 구성된다. 가스 채널 피팅(fitting) 및 가스 콜렉터 둘 모두는 SiC 결정 성장에 사용되는 공정 온도 및 화학 물질과 상용성인 재료, 예컨대 흑연, 몰리브덴 등으로 구성되어야 한다. 이러한 전체적인 배열은 리드와 시드의 후방 표면 사이의 갭(31)을 유지하도록 시드가 그의 수직 운동에서 구속되는 것을 허용한다. 이러한 방식으로 시드의 후방 표면은 리드와 결코 접촉하지 않으며, 그러한 접촉으로 인해 야기될 수 있는 응력이 회피된다. 또한, 이러한 배열은 가열 및 냉각 시에 셀로부터 시드로 응력을 부여하지 않고서 시드가 자유롭게 팽창 및 수축하는 것을 허용한다.

콜아웃에 도시된 바와 같이, 이러한 특정 예에서, 리드(55)는 리테이너 링(53)으로서 기능하는 연장부(53)와 일체로 형성된다. 가스 유동 채널(59)은 가스가 유동하는 것을 허용하도록 연장부(53)의 저부에 형성된다. 리드(55)가 베셀의 상단부 상에 배치될 때, 리드(55)와 시드(48) 사이에 갭(31)이 형성된다. 저부 가스 유동 링(50)은 가스가 시드 아래로부터 유입되는 것을 허용한다. 또한, 시드(48)가 수직으로 이동하기 위한, 즉 가스 유동에 의해 상향으로 부유하거나 상승되기 위한 후퇴 공간(setback space)이 존재하지만, 시드의 수직 이동은 시드의 후방 표면이 리드의 표면과 결코 접촉하지 않도록 연장부(53)에 의해 사전한정된 거리량으로 경계설정된다. 또한, 리드(55)를 통해 베셀 밖으로의 가스의 펌핑을 가능하게 하도록 리드(55) 내에 구멍(61)이 제공된다.

반응 셀(40)은 내부에서 성장될 결정의 크기에 따라 구성된다. 반응 셀은 성장된 결정의 체적뿐만 아니라 결정을 성장시키는 데 필요한 공급원 재료의 체적을 수용하기에 충분한 체적 V를 갖도록 설계된다. 공급원 재료는 폴리실리콘 칩을 포함할 수 있다. 아래에서 더욱 상술되는 예에 따르면, 고품질 결정을 획득하기 위해, 반응 셀의 내부 체적이 최종 결정의 예상 체적의 6 내지 12배 범위 내에 있어야 하는 것으로 밝혀졌다. 즉, 직경 d 및 체적 V는 생성되는 체적이 반응 셀 내에서 성장되는 결정의 체적의 6 내지 12배이도록 구성된다. 보다 구체적으로, 반응 셀은 0.8 내지 4.0 범위 내의 내부 높이 대 내경 비(h/d)를 가져야 한다. 다른 실시예에서 반응 셀의 내부 체적은 8000 내지 20000 ㎤으로 설정되며, 일부 실시예에서 반응 셀의 내경 대 내부 높이의 비는 2 내지 8로 설정된다.

전력 디바이스 제조를 위한 4H-SiC의 채택은 다수의 경우에 SiC 기재가 디바이스를 제조하기 위해 사용되는 공정 장비 내에서 규소 기재와 나란하게 사용될 것을 요구한다. 따라서, 상용성을 보장하기 위해, SiC 기재는 공정 내의 장비의 임의의 교차-오염을 발생시키지 않아야 하며, 기재의 치수는 현재 규소 웨이퍼를 사용하는 장비와 상용성이어야 한다.

CVD 에피택시 및 디바이스 제조에 적합한 SiC의 웨이퍼를 생성하기 위한 종래의 전략이 이전에 개시되었다(로보다 등의 제13/959,896호). 하기는 본 명세서에 개시된 소정 실시예에 따르는 단계이며, 여기서 이들 단계는 전술된 바와 같은 규소 디바이스 공장에서의 제조와 상용성인 SiC 기재를 생성하도록 특별하게 개발되었다. SiC 결정은 먼저 600 내지 750 um 범위 내의 평균 두께의 슬라이스를 형성하도록 멀티와이어 슬라이싱(multwire slicing) 공정을 사용하여 슬라이싱된다. 웨이퍼 표면에 대해 1 내지 25도의 베벨 각도를 생성하는 다이아몬드-코팅된 홈형 휠(diamond-coated grooved wheel)을 사용하여, 베벨이 기재에 적용된다. 규소 웨이퍼를 위해 사용되는 전형적인 베벨 각도는 약 22.5도이며, 이러한 값은 이러한 실시예에서 SiC 웨이퍼에 또한 적용된다. 기재 두께는 양면 폴리싱된 기재를 생성하기 위한 고정 연마재 그라인딩(fixed abrasive grinding) 및 단면/양면 유리 연마재 폴리싱(single/double side loose abrasive polishing)의 조합을 통해 다이아몬드 연마재를 사용하여 365 내지 675 um 범위 내의 값으로 감소된다. 포토리소그래피(photolithography) 공정에 적합하게 편평한 기재를 생성하기 위해, 대형 폴리싱 테이블을 구비한 폴리싱 장비가 배치(batch) 내의 웨이퍼를 폴리싱하기 위해 사용된다. 폴리셔(polisher) 상의 테이블은 전형적으로 직경이 적어도 102 cm(40 인치)에 상당하며, 200 mm만큼 큰 직경을 가진 기재의 배치를 폴리싱할 수 있다. 이러한 실시예에서, 폴리싱은 플레이트 및 다이아몬드 기반 슬러리(slurry) 둘 모두의 상에서 직물 패드를 사용하여 수행된다. SiC 기재 두께에 대한 목표 값은 전력 디바이스를 제조하기 위해 사용되는 전형적인 규소 웨이퍼보다 의도적으로 더 작다(Si 기재 평균 두께는 625 um 초과임). 이는 SiC 기재의 저항 기여분이 전력 디바이스의 동작으로 제한되지 않는 것을 보장하기 위한 것이다. 기재의 최종 폴리싱은 기재 상의 기계적 및 화학적 반응 둘 모두를 생성하는 방법으로 실리카 또는 알루미나 연마재, 직물 패드 및 30 내지 60C 범위 내의 온도로 행해진다. 목표는 웨이퍼가 반도체 디바이스를 제조하는 데 요구되는 CVD 에피택시 공정에 적합하도록 표면 조도를 1 nm 미만으로 감소시키는 것이다. 일부 실시예에서, 최종 폴리싱은 에피택셜 필름의 성장이 의도되는 웨이퍼의 면 상에서만 수행된다.

SiC 웨이퍼의 그라인딩 및 폴리싱 공정이 표면에 금속성 오염 및/또는 미립자를 부가할 수 있는 것이 가능하다. 미립자는 기재 상에 침착되는 에피택셜 필름 내에 결함을 발생시킬 것이다. 금속 오염은 구리 또는 주석과 같은 연질 금속 플레이트를 사용하는 폴리셔에 비해 직물 폴리싱 패드에 의해 폴리싱함으로써 최소화된다. 기재는 다이아몬드 폴리싱 후에, 초음파 세정 탱크를 통해 탈이온수 중에 혼합된 저농도(0.5 내지 10%) 가성 계면활성제(caustic surfactant)(9<pH<12)를 사용하여 입자를 세정한다. 이들 단계 후에 린싱 및 스핀-건조 절차가 이어진다. 기재는 최종 폴리싱 후에, 입자 및 잔류 금속성 오염을 제거하기 위해 산성 용액(pH<4)을 사용하여 세정된다. 최종 폴리싱 후에, 초음파 세정 및 중합체 브러시 스크러빙(예를 들어, 폴리비닐 알코올(PVA) 브러시) 둘 모두가 기재 표면을 세정하도록 채용된 후에, 스핀 린싱 및 건조가 이어진다.

일단 SiC 기재가 폴리싱되면, 기재는 그의 표면에 오염 및 결함이 없는 것을 확실히 하기 위해 검사되어야 한다. 기재를 제조하기 위해 기술된 방법을 사용하여, 이러한 방법에 의해 준비되는 기재의 검사는 하기를 나타낸다.

기재는 입자, 스크래치 및 다른 표면 결점에 대한 비파괴 시험인 레이저 광 산란 분광분석법(laser light scattering spectrometry)에 의해 검사된다. 전술된 SiC 기재의 경우, 이러한 시험은 5000 um 이하의 합계 스크래치 길이 및 0.5 um 초과의 입자 직경에 대해 500개 이하의 총 입자 총수를 나타낸다. 동일한 시험이 기재의 표면 상의 마이크로파이프를 계수하기 위해 사용될 수 있다. 마이크로파이프를 계수하여 총수를 검사 면적으로 나눔으로써, 마이크로파이프의 면 밀도가 0.1/㎠ 이하인 것으로 밝혀졌다.

SiC 기재의 표면은 TXRF에 의해 검사되며, 표면 상의 총 금속 농도는 원자 Na, Mg, Al, Ca, K, Mg의 면 밀도의 합이 275E10/㎠ 이하인 것으로 그리고 원자 P, Ni, Fe, Co, Cu, Mn의 면 밀도의 합이 300E10/㎠ 이하인 것으로 특징지어진다.

웨이퍼 형상은 5 um 미만의 TTV 및 40 um 미만의 휨을 나타내는 것으로 평가되었다.

기술된 방법을 사용하여 제조되는 폴리싱된 SiC 기재 상에서 측정된 오염물, 스크래치 및 입자의 낮은 레벨은 그 값들이 전력 디바이스를 제조하기 위해 사용되는 규소 기재 상에서 측정되는 것에 비해 우수하다는 것을 보여준다. 이러한 품질은 동일한 제조 라인에서, 생산 손실에 대한 위험을 최소화하면서 SiC 및 Si 기재들 간의 교환을 가능하게 한다. 바람직한 합계 스크래치 길이는 5 um 내지 5000 um 범위 내에 있지만, 5 um 내지 10000 um 범위 내의 합계 스크래치 길이가 또한 실행가능하다. 입자 총수는 0.5 um 내지 10 um의 직경 범위를 가진 5 내지 500개 총 입자로 유지되어야 하며, 보다 엄격한 공정 요건에 대해서는 0.5 um 내지 10 um의 직경 범위를 가진 5 내지 250개 총 입자의 입자 총수가 관찰되어야 하는 반면, 다소 완화된 요건에 대해서는 0.5 um 내지 10 um의 직경 범위를 가진 5 내지 1000개 총 입자의 입자 총수가 관찰되어야 한다. 또한, 총 두께 변동(TTV)은 0.5 um 내지 5 um 범위 내로 설정되며, 휨은 1 um 내지 40 um 범위 내로 설정된다. 소정 실시예에서, 휨은 보다 편평한 웨이퍼 및 보다 높은 디바이스 수율을 보장하도록 12 내지 30 um로 제한된다.

결정 완성이 신뢰성 있는 전력 디바이스의 제조와 일관됨을 확인하기 위해, 제조된 SiC 기재의 제한된 샘플링이 용융된 염(KOH) 에칭에 의해 파괴 시험된다. 전형적으로, 성장된 결정당 하나의 슬라이스가 시험된다. 용융된 염 에치 공정은 스레딩 나선 전위, 기저면 전위 및 마이크로파이프를 데코레이팅할(decorate) 것이다. 전위는 기재 상의 19개 지점(지점당 1 ㎟ 검사 면적)에서 계수되었다. 나선 전위의 중간 면 밀도 값은 400/㎠ 이하였고, 기저면 전위의 중간 면 밀도 값은 2600/㎠ 미만이었다. 소정 실시예에서, 기저면 전위 범위는 1 내지 800/㎠으로 설정되며, 더욱 더 엄격한 사양에 대해서는 기저면 전위 범위는 1 내지 250/㎠으로 설정된다.

일단 SiC 기재에 오염이 없고 제조 공정에서의 기재 사용과 상용성인 것으로 확인되면, 결정질 SiC의 필름이 CVD 에피택시 공정에 의해 대직경 SiC 기재 상에 침착되어야 한다. 이것은 다수의 기재를 배치 처리(batch processing)할 수 있는 화학적 증착 시스템에서 수행된다. 전형적으로 웨이퍼의 규소 면이 침착 표면이지만, 일부 최근 생겨난 디바이스 설계는 탄소 면 상에서 SiC 에피택시를 성장시킨다. 에피택셜 필름의 침착 전에, 기재는 1400 내지 1600C 범위 내의 온도까지 가열되고 이어서 기재의 표면을 에칭할 가스에 노출된다. 수소 및 염화수소의 혼합물이 에칭을 위한 효과적인 가스이며, 이것이 노출된 표면으로부터 금속성 및 VI-A족 오염을 제거할 부가되는 이득을 제공한다. 일부 실시예에서, SiC 에피택시에서 사용되는 하나 이상의 화학 가스는 염소를 함유한다. 염소 화학종이 성장 반응에 사용될 때, 성장된 필름의 상단부 표면 상의 금속성 오염 레벨이 성장을 시작하기에 전의 폴리싱된 기재의 표면의 레벨만큼 낮거나 그보다 낮을 것이라는 부가되는 이득이 존재하는 것이 발견되었다. 따라서, 개시된 실시예에서, 웨이퍼 표면 상의 오염 레벨은 성장 공정을 시작하기 전에 엄격하게 제어된다. 또한, 본 발명의 실시예에 따르면, 침착 챔버(deposition chamber) 내의 염소 가스의 유동은 침착 공정 전에 또는 공정 동안에 SiC 웨이퍼의 표면으로부터 금속 오염물을 제거하기 위해 사용된다. 염소 가스의 유동을 사용함으로써, 침착된 에피택셜 층 내의 임의의 생성되는 금속성 오염이 SiC 웨이퍼 내의 금속성 오염보다 낮은 것이 발견되었다.

일단 에피택시 공정이 완료되면, 웨이퍼는 초음파 배스(ultrasonic bath)를 사용함으로써 유리된 입자를 제거하도록 세정된 후에 린스 및 스핀-건조가 이어진다. 침착된 에피택셜 필름이 두꺼운(10-100+ um) 일부 응용에서, 웨이퍼의 후방 면은 더 거칠게 될 수 있다. 웨이퍼의 후방 면을 그의 에피택시-전(pre-epitaxy) 상태로 되돌리기 위해, 기재의 폴리싱은 기재 상의 기계적 및 화학적 반응 둘 모두를 생성하는 방법으로 실리카 또는 알루미나 연마재, 직물 패드 및 30 내지 60℃ 범위 내의 온도로 행해진다. 기재는 이러한 폴리싱 후에, 입자 및 잔류 금속성 오염을 제거하기 위해 산성 용액(pH<4)을 사용하여 세정된다. 이러한 세정은 초음파 세정 및 중합체 브러시 스크러빙(예를 들어, PVA 브러시) 중 어느 하나 또는 둘 모두를 사용한 후에 스핀 린싱 및 건조 절차가 이어지도록 수행될 수 있다.

트랜지스터 또는 다이오드를 구축하기 위한 에피택셜 필름 구조를 설계할 때, 전형적으로 최소 2개의 필름이 침착되며, 이때 제1 층 필름은 기재와 유사한 도펀트 유형, 농도 및 저항을 갖고, 제2 층 필름은 동일한 유형의 도펀트를 갖지만 기재보다 높은 저항을 생성하는 더 낮은 농도에 있다. 공여체 또는 수용체(acceptor) 원자로 도핑된 부가적인 필름이 또한 부가될 수 있다. 일례에서, MOSFET를 제조하기 위해, 2개의 층이 요구되며, 제1 층 필름은 기재와 유사한 저항을 갖고, 제2 층 필름은 기재보다 훨씬 더 높은 저항을 갖는다.

에피택시 공정이 완료될 때, 기재는 에피택시 성장 또는 취급 동안 기재로 전달되었을 수 있는 입자를 제거하기 위해 세정된다. 에피택시 공정은 매우 청정하고, 기재의 표면에 대한 부가적인 금속성 오염에 기여하지 않는다. 금속 오염물, 스크래치, 입자의 농도가 폴리싱된 기재에 대해 요구되고 달성되는 것과 동일하거나 그보다 낮은 것을 확인하기 위해, 폴리싱된 웨이퍼와 유사한 시험 방법이 샘플링에 기반하여 수행된다.

에피택셜 필름 층의 결정 완성이 신뢰성 있는 전력 디바이스의 제조와 일관됨을 확인하기 위해, 제조된 SiC 웨이퍼의 제한된 샘플링이 용융된 염(KOH) 에칭에 의해 파괴 시험된다. 용융된 염 에치 공정은 스레딩 나선 전위, 기저면 전위 및 마이크로파이프를 데코레이팅할 것이다. 전위는 기재 상의 19개 지점(지점당 1 mm2 검사 면적)에서 계수되었다. 나선 전위의 중간 면 밀도 값은 300/㎠ 이하였다. 일부 실시예에서 나선 전위의 중간 면 밀도는 0/㎠ 내지 400/㎠ 범위 내에 있으며, 다른 실시예에서 나선 전위의 중간 면 밀도는 1/㎠ 내지 200/㎠ 범위 내에 있다. 웨이퍼 상의 19개 사이트들 중 임의의 사이트에서, 기저면 전위의 중간 면 밀도는 1 ㎠ 이하였다.

규소 기재를 사용하는 제조 라인에서 전력 디바이스를 제조하기 위해 사용될 수 있는 SiC 기재의 출현으로, 다음 단계는 디바이스 제조 공정의 제조 경제성을 개선하기 위해 149 mm를 넘는 SiC 기재의 직경을 200 mm 초과의 값으로 확장하는 것이다. 기술된 SiC 결정 및 기재를 제조하기 위한 방법은 202 mm만큼 큰 직경을 가진 기재로 확장가능하다.

예 1

도 2에 예시된 것과 유사하고 반응 셀 내에서 성장되는 결정의 체적의 6 내지 12배의 내부 체적을 갖는 반응 셀 내에서 결정을 성장시켰다. 이와 관련하여, 일부 실시예에서, 승화 결정 성장 공정은 결정의 체적이 반응 셀의 내부 체적의 1/12 내지 1/6에 도달할 때 중지되는 것에 유의한다. 다른 실시예에서, 승화 결정 성장 공정은 결정의 체적이 반응 셀의 내부 체적의 1/3에 도달할 때 중지된다.

생성되는 표면이 <11-20> 방향을 향해 c-축으로부터 4도의 각도로 떨어져 있도록 4H-SiC 기재를 생성하기 위해 결정을 슬라이싱하였다. 홈형 다이아몬드 그라인딩 휠을 사용하여 기재의 에지를 22.5+/-0.1도의 각도로 모따기하였다. 웨이퍼 직경은 에지 모따기 공정 후에 150+/-0.4 mm의 사양 내에 있었다. 이어서, 웨이퍼를 표면 그라인딩 및 폴리싱에 의해 양 면 상에서 처리하여, 1 nm 미만의 RMS 표면 조도를 달성하였다. 아래의 표는 규소 면 또는 탄소 면 상에서 수행된 시험에 대한 예에서의 몇몇 150 mm 직경 기재 상의 금속 오염의 전반사 x-선 형광분석법(total x-ray fluorescence, TXRF) 측정을 나타낸다. TXRF 측정은 규소 면 (0001) 상에서 웨이퍼 상의 3개의 위치(반경=0, 120도에서의 반경=3.75 mm, 300도에서의 반경=3.75 mm)에서 이루어졌다. 각각의 원소에 대한 측정에서 최소 검출가능 농도가 아래에 제시된다:

오염물 금속의 군의 최대 및 최소 농도가 아래에 표로 제시된다.

규소 면 금속 오염물

탄소 면 금속 오염물

예 2

웨이퍼 형상 및 저항

도 2에 예시된 것과 유사하고 반응 셀 내에서 성장되는 결정의 체적의 6 내지 12배의 내부 체적을 갖는 반응 셀 내에서 결정을 성장시켰다. 생성되는 표면이 <11-20> 방향을 향해 c-축으로부터 4도의 각도로 떨어져 있도록 4H-SiC 기재를 생성하기 위해 결정을 슬라이싱하였다. 홈형 다이아몬드 그라인딩 휠을 사용하여 기재의 에지를 22.5+/-0.1도의 각도로 모따기하였다. 웨이퍼 직경은 에지 모따기 공정 후에 150+/-0.4 mm의 사양 내에 있었다. 이어서, 웨이퍼를 표면 그라인딩 및 폴리싱에 의해 양 면 상에서 처리하여, 1 nm 미만의 RMS 표면 조도를 달성하였다. 원래의 결정 크기, 폴리싱된 웨이퍼 직경, 폴리싱된 웨이퍼 두께, 폴리싱된 웨이퍼 형상 메트릭(shape metrics) 및 저항이 표로 제시된다.

예 3:

도 2에 예시된 것과 유사하고 반응 셀 내에서 성장되는 결정의 체적의 6 내지 12배의 내부 체적을 갖는 반응 셀 내에서 결정을 성장시켰다. 생성되는 표면이 <11-20> 방향을 향해 c-축으로부터 4도의 각도로 떨어져 있도록 4H-SiC 기재를 생성하기 위해 결정을 슬라이싱하였다. 홈형 다이아몬드 그라인딩 휠을 사용하여 기재의 에지를 22.5+/-0.1도의 각도로 모따기하였다. 웨이퍼 직경은 에지 모따기 공정 후에 150+/-0.4 mm의 사양 내에 있었다. 규소 면 상의 스크래치 및 입자를, 2 mm 에지는 배제하고, 레이저 광 산란 분광계(laser light scattering spectrometer)를 사용하여 평가하였다. 측정되는 원래의 결정 직경, 폴리싱된 웨이퍼 두께, 웨이퍼 스크래치 및 입자가 아래에 표로 제시된다.

예 4:

결정 결함

도 2에 예시된 것과 유사하고 반응 셀 내에서 성장되는 결정의 체적의 6 내지 12배의 내부 체적을 갖는 반응 셀 내에서 결정을 성장시켰다. 4H-SiC 기재를 생성하기 위해 4개의 상이한 결정을 슬라이싱하였고, 이를 150 mm 직경의 폴리싱된 기재로 처리하였다. 이어서, 전위가 드러나게 하도록 각각의 기재를 용융된 KOH 중에서 에칭하였다. 나선 전위(TSD) 및 기저면 전위(BPD)의 수는 기재 상에 균일하게 분포된 19개 위치에 배치된 1×1 mm 사이트 내에서 계수하였다. 결과가 아래에 표로 제시된다:

통계치가 아래에 제시된다:

기저면 전위 면 밀도 (cm^-2)

나선 전위 면 밀도 (cm^-2)

예 5. 에피웨이퍼(epiwafer) 결정 결함

4H-SiC 기재를 절단하여 150 mm 직경의 폴리싱된 기재로 처리하였다. 에피택셜 필름을, 목표 두께 15 um 및 목표 도핑 6E15 /cm3으로, 배치 웜 월(batch warm wall) CVD 시스템을 사용하여 웨이퍼 상에 침착시켰다. 전위가 드러나게 하도록 에피웨이퍼를 용융된 KOH 중에서 에칭하였다. 나선 및 기저면 전위의 수는 기재 상에 균일하게 분포된 19개 위치에 배치된 1×1 mm 사이트 내에서 계수하였다. 결과가 아래에 표로 제시된다:

예 6: 에피웨이퍼 금속 오염

아래의 표는 규소 면 또는 탄소 면 상에서 수행된 시험에 대한 예에서의 몇몇 150 mm 직경 기재 상의 금속 오염의 전반사 x-선 형광분석법(TXRF) 측정을 나타낸다. TXRF 측정은 웨이퍼 상의 3개의 위치(반경=0, 120도에서의 반경=3.75 mm, 300도에서의 반경=3.75 mm)에서 이루어졌다. 오염물 금속의 군의 최대 및 최소 농도가 아래에 표로 제시된다.

4H-SiC 기재를 절단하여 150 mm 직경의 폴리싱된 기재로 처리하였다. 에피택셜 필름을, 목표 두께 5 um 및 목표 도핑 1.5-2.0E15 /cm3으로, 배치 웜 월 CVD 시스템을 사용하여 웨이퍼 상에 침착시켰다. TXRF 측정을 규소 면 상에서 수행하였다.

4H-SiC 기재를 절단하여 150 mm 직경의 폴리싱된 기재로 처리하였다. 에피택셜 필름을, 목표 두께 15 um 및 목표 도핑 3.6E15 /cm3으로, 배치 웜 월 CVD 시스템을 사용하여 웨이퍼 상에 침착시켰다. TXRF 측정을 규소 및 탄소 면 둘 모두의 상에서 수행하였다.

본 명세서에 기술된 공정 및 기술은 임의의 특정 장치와 본질적으로 관련되지 않으며 구성 요소의 임의의 적합한 조합에 의해 구현될 수 있는 것으로 이해되어야 한다. 또한, 본 명세서에 기술된 교시 내용에 따라 다양한 유형의 범용 디바이스가 사용될 수 있다. 본 명세서에 기술된 방법 단계를 수행하기 위해 전문화된 장치를 구성하는 것이 또한 유리한 것으로 입증될 수 있다. 본 발명은 특정 예와 관련하여 기술되었으며, 이러한 예는 모든 측면에서 제한적인 것이 아니라 예시적인 것으로 의도된다. 당업자는 기능적 요소의 다수의 상이한 조합이 본 발명을 실시하기에 적합할 것임을 이해할 것이다. 또한, 본 발명의 다른 구현이 본 명세서에 개시된 본 발명의 상세한 설명 및 실시를 고려하여 당업자에게 명백할 것이다. 기술된 실시예의 다양한 태양 및/또는 구성요소는 관련 기술 분야에서 단독으로 또는 임의의 조합으로 사용될 수 있다. 명세서 및 예는 단지 예시로서 고려되도록 의도되며, 본 발명의 진정한 범주 및 사상은 하기 청구범위에 의해 지시된다.

Claims

SiC 결정(crystal)을 성장된 체적으로 제조하기 위한 방법으로서,
i. 규소 칩(silicon chip)을 포함하는 혼합물을 반응 셀(reaction cell) 내로 도입하는 단계로서, 상기 반응 셀은 흑연으로 제조되고 상기 SiC 결정의 상기 성장된 체적의 6 내지 12배 범위 내의 내부 체적의 원통형 내부를 갖는, 단계;
ii. 탄화규소 시드 결정(seed crystal)을 상기 반응 셀의 리드(lid)에 인접하게 상기 반응 셀 내측에 배치하는 단계;
iii. 상기 리드를 사용하여 상기 반응 셀을 밀봉하는 단계;
iv. 상기 반응 셀을 흑연 단열재(graphite insulation)로 둘러싸는 단계;
v. 상기 반응 셀을 진공 퍼니스(vacuum furnace) 내로 도입하는 단계;
vi. 상기 진공 퍼니스를 소기(evacuating)시키는 단계;
vii. 상기 진공 퍼니스를 불활성 가스를 포함하는 가스 혼합물로 대기압의 압력까지 충전하는 단계;
viii. 상기 진공 퍼니스 내의 상기 반응 셀을 1975℃ 내지 2500℃ 범위 내의 온도까지 가열하는 단계;
ix. 상기 진공 퍼니스 내의 압력을 0.007 ㎪ 내지 7 ㎪ 미만(0.05 토르(torr) 내지 50 토르 미만)까지 감소시키는 단계;
x. 탄소 가스의 공급원을 상기 진공 퍼니스 내로 도입하는 단계; 및
xi. 규소 및 탄소 화학종이 승화되어 증기가 상기 시드 상에 응축되게 하는 단계를 포함하고,
상기 탄화규소 시드 결정은 상기 반응 셀 위에 배치되고, 상기 탄화규소 시드 결정은 선반에 의하여 지지되고,
상기 리드의 일부분은 상기 시드 위에 배치되고,
흑연 리테이너가 상기 리드의 하부에서 상기 리드의 일부로서 형성되고, 가스 채널이 상기 리테이너의 저부에 제공되고,
상기 리테이너가 상기 탄화규소 시드 결정 위에서 상기 탄화규소 시드 결정과 접촉하지 않고 배치되고,
상기 리드에 복수의 집구멍이 수직 방향으로 구비되고,
상기 탄화규소 시드 결정과 상기 리드의 사이에 갭(gap)이 형성되는, 방법.
제1항에 있어서, 상기 반응 셀은 4000 cm3 내지 16000 cm3의 체적을 갖는, 방법.
제2항에 있어서, 상기 반응 셀은 0.8 내지 4.0 범위 내의 내부 높이 대 내경의 비를 갖는, 방법.
제1항에 있어서,
생성되는 웨이퍼(wafer)가 <11-20> 방향을 향해 c-축으로부터 3.5 내지 4.4도 떨어져 경사진 표면을 갖도록 하는 방향으로 상기 결정을 슬라이싱(slicing)하는 단계;
각각의 웨이퍼를 그라인딩(grinding) 및 폴리싱(polishing)하고, 그럼으로써 각각의 웨이퍼의 두께를 365 mm 내지 675 mm 범위 내의 평균 두께로 감소시키는 단계;
각각의 웨이퍼의 원주방향 에지를 그라인딩하여 베벨링된(beveled) 에지를 생성하는 단계
를 추가로 포함하고,
각각의 웨이퍼를 그라인딩 및 폴리싱하는 단계는 0.5 um 내지 5 um 범위 내의 총 두께 변동(total thickness variation) 및 1 um 내지 40 um 범위 내의 휨(warp)을 생성하도록 수행되는, 방법.
제4항에 있어서, 25E10/cm2 내지 250E10/cm2의 Na, Mg, Al, Ca, K, Mg의 면 밀도(areal density)의 합 및 10E10/cm2 내지 150E10/cm2의 원자 P, Ni, Fe, Co, Cu, Mn의 면 밀도의 합으로서, 기재(substrate)의 C 면 또는 Si 면 중 어느 하나의 면 상에서 TXRF에 의해 측정되는 표면 금속 오염 레벨을 제공하기 위해 상기 웨이퍼를 세정하는 단계를 추가로 포함하는 방법.
제5항에 있어서, 상기 웨이퍼를 세정하는 단계는, 9 초과에서 12 미만의 pH를 갖고 탈이온수 중에 혼합된 저농도 가성 계면활성제(caustic surfactant)를 가진 초음파 세정 탱크 내에 상기 웨이퍼를 침지시키는 단계를 포함하는, 방법.
제6항에 있어서, 상기 가성 계면활성제의 농도는 0.5 내지 10%인, 방법.
제7항에 있어서, 린싱 및 스핀-건조(rinsing and spin-dry) 절차를 수행하는 단계를 추가로 포함하는 방법.
제8항에 있어서, 폴리싱 후에, 입자 및 잔류 금속성 오염을 제거하기 위해 4 미만의 pH를 갖는 산성 용액을 사용하여 상기 기재를 세정하는 단계를 추가로 포함하는 방법.
제9항에 있어서, 폴리비닐 알코올 브러시(brush)를 사용하여 상기 웨이퍼를 스크러빙(scrubbing)하는 단계를 추가로 포함하는 방법.
제10항에 있어서, 상기 기재 내의 결정 전위(crystalline dislocation)의 중간 면 밀도(median areal density)는 1/cm2 내지 2600/cm2인, 방법.
제11항에 있어서, 각각의 웨이퍼의 제조 표면 상에서 측정된 합계 스크래치 길이(aggregated scratch length)는 5 um 내지 5000 um 범위 내에 있는, 방법.
제12항에 있어서, 각각의 웨이퍼 내의 입자 총수(particle count)는 0.5 um 내지 10 um 직경 범위를 각각 갖는 5 내지 500개 총 입자인, 방법.
제13항에 있어서, 상기 기재를 에피택셜 침착 챔버(epitaxial deposition chamber) 내에 로딩(loading)하는 단계, 상기 기재를 상승된 온도까지 가열하고 수소 및 염화수소의 가스 혼합물을 상기 에피택셜 침착 챔버 내로 유동시킴으로써 상기 기재를 세정하는 단계, 및 SiC의 에피택셜 층을 상기 웨이퍼 상에 침착시키는 단계를 추가로 포함하는 방법.
제14항에 있어서, 상기 에피택셜 층은 염소 원자를 가진 적어도 하나의 가스를 포함한 가스 혼합물을 사용하여 상기 기재 상에 침착되는, 방법.
제1항에 있어서, 상기 선반의 상부에서 상기 반응 셀의 내측 직경은 상기 시드의 직경보다 큰, 방법.
제1항에 있어서, 상기 탄화규소 시드 결정의 아래에 가스 채널 링이 구비되는, 방법.
제17 항에 있어서, 상기 가스 채널 링은 상기 탄화규소 시드 결정을 향하는 표면에서 유동 채널을 가지는 편평 와셔(flat washer)의 형상을 가지는, 방법.