TWI449048B - 多個獨立序列式連結記憶體 - Google Patents

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Description

多個獨立序列式連結記憶體
本發明有關於半導體記憶體裝置。本發明更特別有關於一種用於改善此等半導體快閃記憶體裝置之速率及/或容量之記憶體結構。
此等行動式電子裝置，例如數位攝影機、可攜式數位助理、可攜式音訊/視訊播放器、以及行動終端機，持續須要大量儲存記憶體，其較佳是具有持續增加容量與速率能力之非－揮發式記憶體。例如，目前可供使用之音訊播放器可以具有介於256M位元組至40Giga位元組之記憶體，而用於儲存音訊/視訊資料。此例如為快閃記憶體之非－揮發式記憶體與硬碟機受到偏好，因為在沒有電力之情況下可以保存資料，因此可以延長電池壽命。
目前，此等硬碟機具有高密度而可以儲存20至40Giga位元組之資料，但其體積相當龐大。然而，快閃記憶體，其亦被知為固態驅動器廣受歡迎，因為其相對於此等硬碟機而為高密度、非－揮發性、以及小尺寸。此快閃記憶體技術是根據EPROM與EEPROM技術。選擇此名詞“快閃”是因為可以一次拭除大數目記憶體單元，而可以個別地拭除各位元組之EEPROM區別。此等多位準單元(MLC)之來臨更增加此快閃記憶體相對於此等單位準單元之密度。熟習此技術人士瞭解，此快閃記憶體可以被組態為NOR快閃或NAND快閃記憶體，而以NAND快閃記憶體由於其更緊密記憶體陣列結構而各具有所給定之較高密度。為了進一步討論之目的，當提及快閃記憶體時，應瞭解其為NOR或NAND或其他型式快閃記憶體。
雖然，目前之此等快閃記憶體模組對於目前此等許多消費者電子裝置是以足夠速率操作，此等記憶體模組可能並不適合使用於：想要有高資料速率之其他裝置中。例如，此記錄此等高畫質移動畫面之行動式多媒體裝置可能須要：具有至少10MB/s可規劃輸出之一種記憶體模組，而其以此具有典型7B/s可程式化資料速率之目前快閃記憶體技術是無法獲得。此種多位準單元快閃記憶體具有1.5MB/s慢許多之速率，這是由於程式化此等單元所須之多步驟程式化序列。
此用於快閃記憶體程式化或讀取產出，可以藉由增加此快閃記憶體之操作頻率而直接增加。例如，目前大約20~30MHz之操作頻率可以增加一個大小等級而至大約200MHz。雖然，此種解決方式顯得直截了當，然而，在此等高頻率信號品質會有重大問題，此對快閃記憶體之操作頻率設定實際限制。特別是，快閃記憶體使用一組平行輸入/輸出(I/O)接腳與其他元件通訊。此等接腳取決於所想要之組態其數目為8或16，其可以接收命令指令、接收輸入資料、以及提供輸出資料。這通常被知為平行介面。高速操作將會導致熟知之通訊退化效應，其例如像是：串擾、信號偏移、以及信號衰減，這會使得信號品質退化。此等平行介面使用大數目接腳以讀取與寫入資料。當此等輸入接腳與繞線數目增加時，此等非所欲效應之數目亦增加。此等非所欲效應包括：符號間干擾、信號偏移、以及串擾。此符號間干擾來自信號沿著佈線傳送之衰減，以及當此等多個元件連接至佈線時所造成之反射。信號偏移是當此等信號沿著具有不同長度及/或特徵之線傳送、且在此等不同時間抵達終點時發生。串擾是指在此等非常接近之佈線上此等信號非所欲之耦合。串擾在當此記憶體裝置之操作速率增加時，成為更大問題。
因此，在此技術中須要此等記憶體模組，以使用於此等行動電子裝置與固態驅動應用中，其具有增加的記憶體容量及/或操作速率，而同時將此等須要存取此等記憶體模組之輸入接腳與佈線之數目最小化。
以下說明本發明一些實施例之簡化摘要，以便提供本發明各方面之基本瞭解。此摘要並非本發明廣泛之概要。其用意並非在於識別本發明此等重要或關鍵元件，或界定本發明之範圍。其唯一目的在於以簡化形式呈現本發明之一些實施例，以作為在以下所呈現更詳細說明之前導。
根據本發明之此等觀點揭示：此等半導體記憶體裝置，其具有多個記憶體庫與多個序列式資料連結介面。在一範例中，一記憶體裝置是由控制電路構成，其獨立地控制此等連接介面與此等記憶體庫間之資料傳輸。在一些範例中，此等記憶體庫為非揮發性記憶體。本發明之控制電路與在此記憶體裝置中之此等各種模組與其他電路通訊。例如，此控制電路產生此等控制信號以驅動許多此等模組。
本發明亦揭示在此等半導體快閃記憶體裝置中，同時實施記憶體操作之方法。此等半導體快閃記憶體裝置亦包括：用於各序列式資料連結介面與記憶體庫之一個狀態指示器。在當此記憶體庫忙碌(或回至就緒)時且當此連結介面忙碌(或回至就緒)時，將此等狀態指示器更新。此外，一虛擬多個連結特性允許：此具有減少接角之一記憶體裝置，以較此等習知技術裝置為大之產出操作。
根據本發明之此等觀點揭示：一種記憶體系統，其具有複數個串聯記憶體裝置。可以將此等記憶體裝置串聯，以及一外部記憶體控制器可以接收與提供資料與此等控制信號至記憶體系統。在本發明此等其他實施例中，將此等用於執行所揭示此等方法之此等可執行指令儲存於：在電腦可讀取媒體上例如一光碟或磁碟上，作為控制邏輯或此等電腦可讀取指令。在本發明之一些實施例中，各此等快閃記憶體裝置可以包括一獨特裝置識別符。可以將此等裝置組態，以解析在序列輸入資料中之一目標裝置資訊欄位，而將此目標裝置資訊與此裝置之此獨特裝置識別號碼相關，以判斷此裝置是否為目標裝置。在此說明書中亦揭示本發明之此等各種其他觀點。
本發明藉由範例而說明，且並不受限於此等所附圖式，其中此等類似參考號碼代表此等類似元件。
本發明揭示一種序列式資料介面，其用於具有至少兩個記憶體庫之一半導體記憶體。此序列式資料介面可以包括一或更多個與中央控制邏輯通訊之序列式資料連結，在此處各序列式資料連結可以序列地接收此等指令與資料，以及可以序列地提供輸出資料。各序列式資料連結可以存取在此記憶體中之任何記憶體庫，用於資料之程式化與讀取。此序列介面之至少一優點為：具有標準接腳－出之一低接腳計數裝置，其從一個密度至另一個密度為相同。因此，其允許將來具相容性之升級至較高密度而無須重新設計電路板。
第1A與1B圖為高位準圖式，其顯示此根據本發明此等各種觀點之支援此等同時操作之此等記憶體裝置。第1A圖顯示一種記憶體裝置，其具有多個序列式資料連結介面102與104，以及多個記憶體庫106與108。此目前所顯示配置在此稱為一雙埠組態。各序列式資料連結介面具有：一相連接之輸入/輸出接腳，與資料輸入與資料輸出電路，此將相對於第2A圖更詳細說明。此經由一序列式資料連結介面傳輸之資料是以序列方式通過(例如：作為單－位元－寬資料流)。在此記憶體裝置中各此等資料連結介面102與104為獨立，且可以將資料傳輸來/去任何此等記憶體庫106與108。例如，序列式資料連結102可以將資料傳輸來/去此記憶體庫106或此記憶體庫108。類似地，序列式資料連結104可以將資料傳輸來/去此記憶體庫106與此記憶體庫108。由於在此所顯示此等兩個序列式資料連結介面為獨立，其可以將資料同時傳輸來去此等各別記憶體庫。在此所使用之連結稱為電路，其提供路徑用於控制來去此一或更多記憶體庫之資料之傳輸。一控制模組110可以此等指令組態，以控制在各此等序列式資料連結介面102與104、以及各此等記憶體庫106與108間之資料交換。例如，可以將控制模組110組態，以允許序列式資料連結介面102由記憶體庫106讀取資料，而在同時，序列式資料連結介面104將資料寫至記憶體庫108。此特性提供用於系統設計之增強彈性、以及增強之裝置使用(例如，匯流排使用與核心使用)。如同稍後將顯示，此控制模組110可以包括：此等控制電路、暫存器、以及開關電路。
第1B圖顯示一實施例，其中，一單一序列式資料連結介面120經由一控制模組126連接至多個記憶體庫122與124。此目前所顯示之配置在此稱為一單一埠組態，且較於第1A圖中所示雙埠組態使用較少記憶體裝置輸入/輸出接腳。此控制模組126被組態，以實施或執行兩個操作過程或執行緒，以致於此序列式資料連結介面120可以管道方式與記憶體庫122與124交換資料。例如，當資料被寫入於記憶體庫122中時，資料連結介面120可以由記憶體庫124讀取資料。根據本發明之各種觀點以及在以下將更詳細說明者，此記憶體裝置使用在第1B圖中所說明之一單一連接組態而模擬此等多連結操作。使用此單一連結與多個庫組態、其在此亦稱為虛擬多連結，可以存取任何可供使用之庫，而另一庫可以在忙碌狀態中。因此，此記憶體裝置可以藉著經由連結仲裁電路存取其他可供使用庫，而達成一單一連結組態之加強使用。
此在第1A與1B圖中所示之此等記憶體裝置包括兩個記憶體庫，其僅用於說明目的。熟習此技術人士瞭解，在此所揭示本發明之數個觀點可以調整，且允許使用多個記憶體庫與多個序列式資料連結介面。一個單一記憶體裝置可以包括例如2、4、或更多個記憶體庫。第1C圖顯示一實施例，其中，四個獨立序列式資料連結132、134、136、以及138被組態，在一控制模組150之控制下，與四個記憶體庫140、142、144以及146交換資料。以一個虛多個連結組態僅須要一個連結，以致於剩餘之此等連結(例如：在第1A圖中之雙連結或第1C圖中四連結接腳出組態)並未被使用，且可以被認為是NC(即，沒有連接)。相較於傳統平行介面結構，此序列式資料連結介面之至少一個優點為：在此記憶體裝置上減少之接腳數目，而同時可以維持連結彈性與大密度。例如，雖然傳統之快閃記憶體裝置在一封裝之多側上可能須要48個接腳，此根據本發明觀點之一記憶體裝置在標準封裝1100之單一側上可以使用較少接腳(例如：11個接腳)，如同在第11圖中所示。以替代方式，可以使用不同與較小型式封裝，因為其須要較少內部接合墊。
第2A圖說明此根據本發明一實施例在第1A圖中所示記憶體裝置之更詳細概要圖。此在記憶體裝置200中各記憶體庫之結構可以與NAND快閃記憶體核心結構相同或類似。第2A圖說明此等與本發明相關之電路，且刻意地省略某些電路區塊以簡化第2A圖。例如，此以快閃記憶體核心結構所執行之記憶體裝置200包括：高電壓產生電路，其為用於將此等記憶體單元程式化與拭除所須。在此所使用之核心結構(或核心電路)是指電路，其包括：記憶體單元陣列與有關之存取電路，例如解碼與資料傳輸電路。由於此等標準記憶體結構為熟知，此等與此所選擇結構有關之本身操作亦如此，此為熟習此技術之任何人士所應瞭解。熟習此技術人士更應瞭解，任何已知非－揮發性或揮發性結構可以使用於本發明之此等替代實施例中。
記憶體裝置200包括多個相同記憶體庫，其具有各別資料、控制、以及定址電路，例如：記憶體庫A202與記憶體庫B204；定址與資料通路開關電路206，其連接至記憶體庫202與204；以及相同介面電路205與207，其與各個記憶體庫相連接，用於提供資料至開關電路206以及從其接收資料。記憶體庫202與204較佳為非揮發性記憶體，例如快閃記憶體。在邏輯上，此由記憶體庫202所接收與提供之信號以字母“A”標示，而此由記憶體庫204所接收與提供之信號以字母“B”標示。類似地，此由介面電路205所接收與提供之信號以數字“0”標示，而此由介面電路207所提供與接收之信號以數字“1”標示。各介面電路205/207接收在序列資料流中之存取資料，此存取資料可以包括例如：指令、位址資訊、以及輸入資料用於將此等操作程式化。在一讀取操作中，此介面電路提供輸出資料作為序列資料流，以回應一讀取指令與位址資料。記憶體裝置200更包括此等整體電路，例如：整體介面208與狀態/ID暫存器電路210，其提供整體信號例如時脈信號sclki，且將記憶體庫202與204之電路、以及各介面電路205與207重設。以下進一步討論上述電路。
記憶體庫202包括：為人熟知之記憶體周邊電路，例如，感測放大器與分頁緩衝器電路區塊212，用於提供輸出資料DOUT－A與用於接收輸入程式資料DIN－A以及列解碼器區塊214。熟習此技術人士應瞭解，區塊212亦包括行解碼器電路。一控制與預解碼器電路區塊216經由信號線ADDR－A接收此等定址信號與控制信號，且提供此等預解碼位址信號至：列解碼器214、感測放大器、以及分頁緩衝電路區塊212。
此等用於記憶體庫204之周邊電路、與用於記憶體庫202先前說明之周邊電路相同。記憶體庫B之此等電路包括：感測放大器與分頁緩衝電路區塊218，用於提供輸出資料DOUT_B，且用於接收輸入程式資料DIN_B、列解碼器區塊220、以及控制與預解碼器電路區塊222。此控制此預解碼電路區塊222經由信號線ADDR－B接收定址信號與控制信號，以及提供預解碼定址信號至：列解碼器220、感測放大器、以及分頁緩衝器電路區塊222。各記憶體庫與其相對應周邊電路可以此等熟知之結構而組態。
在一般操作中，各記憶體庫回應於特定指令與位址、且如果須要的話輸入資料。例如，記憶體庫202提供輸出資料DOUT_A以回應於讀取指令與讀取位址，以及可以規劃輸入資料以回應於程式指令與程式位址。各記憶體庫可以回應於其他指令，例如像是拭除指令。
在目前所顯示之實施例中，路徑開關206為一種雙埠電路，其可以在兩個模式之一中操作，用於將此等信號在記憶體庫202與204之間、以及在介面電路205與207之間傳送。首先為直接傳輸模式，在此模式中記憶體庫202與介面電路205彼此傳送信號。在同時，記憶體庫204與介面電路207以直接傳輸模式彼此傳送信號。其次為跨傳輸模式，在此模式中記憶體庫202與介面電路207彼此傳送信號。在此同時，記憶體庫204與介面電路205彼此傳送信號。稍後將討論路徑開關206之一單一埠組態。
如同先前提及，介面電路205與207接收且提供資料作為序列資料流。這是用於減少晶片之接腳－出須求，且在高操作頻率增加整體信號產出。由於此記憶體庫202與204之電路典型被組態用於平行位址與資料，因此須要轉換電路。
介面電路205包括：序列式資料連結230、輸入串聯至並聯暫存器區塊232、以及輸出並聯至串聯暫存器區塊234。序列式資料連結230接收序列輸入資料SIP0、輸入致能信號IPE0、以及輸出致能信號OPE0，且提供序列輸出資料SOP0、輸入致能回應信號IPEQ0、以及輸出致能回應信號OPEQ0。信號SIP0(與SIP1)為一序列資料流，其可以各包括：位址、指令、以及輸入資料。序列式資料連結230提供此對應於SIP0之經緩衝序列輸入資料SER_IN0，以及從此輸出並聯至串聯暫存器區塊234接收序列輸出資料SER_OUT0。此輸入串聯至並聯暫存器區塊232接收SER_IN0且將其轉換成一組並聯信號PAR_OUT0。此輸出並聯至串聯暫存器區塊234接收一組並聯輸出信號PAR_IN0，且將其轉換成串聯輸出資料SER_OUT0，其隨後提供作為資料流SOP0。此輸出並聯至串聯暫存器區塊234亦可以從狀態/ID暫存器電路210接收資料，用於輸出至儲存於其中之資料而非PAR_OUT0資料。稍後將討論此特殊特徵之其他細節。此外，序列式資料連結230可以被組態，以容納與另一記憶體裝置200此等控制信號與資料信號之菊式(daisy)鏈串聯。
序列介面電路207可以相同被組態成介面電路205，且包括：序列式資料連結236、輸入串聯至並聯暫存器區塊240、以及輸出並聯至串聯暫存器區塊238。序列式資料連結236接收：序列輸入資料SIP1、輸入致能信號IPE1，以及輸出致能信號OPE1，且提供序列輸出資料SOP1、輸入致能回應信號IPEQ1、以及輸出致能回應信號OPEQ1。序列式資料連結236提供此對應於SIP1之經緩衝序列輸入資料SER_IN1，以及從此輸出並聯至串聯暫存器區塊238接收序列輸出資料SER_OUT1。此輸入串聯至並聯暫存器區塊240接收SER_IN1且將其轉換成一組平行信號PAR_IN1。此輸出並聯至串聯暫存器區塊238接收一組平行輸出資料PAR_OUT1，且將其轉換成序列輸出資料SER_OUT1，其隨後提供作為資料流SOP1。此輸出並聯至串聯暫存器區塊238亦可以從狀態/ID暫存器電路210接收資料，用於輸出至儲存於其中之資料而非PAR_OUT1資料。如同序列式資料連結230，此序列式資料連結236可以被組態，以容納與另一記憶體裝置200之此等控制信號與資料信號之菊式(daisy)鏈串聯。
控制介面208包括標準輸入緩衝器電路，以及產生：內部晶片選擇信號chip_sel、內部時脈信號sclki、以及內部重設信號reset，其各對應於CS#、SCLK、以及RST#。雖然，信號chip_sel主要由序列式資料連結230與236使用，reset與sclki是由此記憶體裝置200中許多電路使用。
第2B圖為根據本發明之一實施例之序列式資料連結230之概要圖。此序列式資料連結230包括：此等輸入緩衝器242，用於接收輸入信號OPE0、IPE0、以及SIP0；此等輸出驅動器244，用於驅動此等信號SOP0、IPEQ0、以及OPEQ0；此等正反器電路246，用於時脈控制出此等信號out_en0與in_en0；一反相器248；以及多工器(MUX)250。此等用於信號OPE0、SIP0之輸入緩衝器被致能，以回應chip_sel；以及此用於信號SOP0之輸出驅動器被致能，以回應於經由反相器248之經反相chip_sel。信號out－en0將一輸出緩衝器致能，其稍後顯示於第2E圖中，且提供信號SER_OUT0。信號in_en0將此輸入串聯－至－並聯暫存器區塊232致能，以鎖定SER_IN0資料。
此序列式資料連結230包括此等電路，以使得菊式鏈可以將記憶體裝置200與另一記憶體裝置串聯。更特定而言，此序列輸入資料流SIP0、以及致能信號OPE0與IPE0可以經由序列式資料連結230通過，而至另一記憶體裝置之此等相對應接腳。當in_en0是在活性高邏輯位準時，此SER_IN0由AND邏輯閘252接收且傳送至其相對應正反器246。同時，在活性高邏輯位準之in_en0將控制MUX250，而將Si_next0傳送至輸出驅動器244。類似地，IPE0與OPE0可以經由各正反器246而被時脈控制出至IPEQ0與OPEQ0。雖然在此描述說明此序列式資料連結230，但應注意序列式資料連結236包括相同組件，其可以如同顯示用於第2B圖中序列式資料連結230相同方式而連接。
第2C圖為此輸入串聯至並聯暫存器區塊232之概要圖。此區塊接收時脈信號sclki、致能信號in－en0、以及輸入資料流SER_IN0，且將此SER_IN0轉換成此等平行資料組。特別是可以將SER_IN0轉換，以提供：指令CMD_0、行位址C_ADD0、列位址R_ADD0、以及輸入資料DATA_IN0。在目前所揭示本發明實施例較佳以例如像是200MHz之高頻率操作。在此速率可以比接收指令解碼更快之速率，以接收此序列輸入資料流。為此理由，此序列輸入資料流最初是在一組暫存器中緩衝。應瞭解目前所顯示之概要圖亦可以應用至此輸入串聯至並聯暫存器區塊240，其差異僅為此等信號名稱之指示器而已。
此輸入串聯至並聯暫存器區塊232包括：輸入控制器254，用於接收in_en0與sclki；指令暫存器256；暫時暫存器258；以及序列資料暫存器260。由於此序列輸入資料流之資料結構是預設，可以將此序列輸入資料流之特定數目位元分配給此等上述暫存器。例如，可以將此等對應於指令之位元儲存於指令暫存器256中，可以將對應於列與行位址之位元儲存於暫時暫時儲存器258中，以及將此等對應於輸入資料之位元儲存於序列資料暫存器260中。此序列輸入資料流之此等位元之分配是由輸入控制器254所控制，其可以包括此等計數器，用於在已經接收各此等預設數目位元後，產生適當暫存器致能控制信號。換句話說，可以將各此等三個暫存器依序致能，以根據此此序列輸入資料流之預設資料結構，而接收且儲存此序列輸入資料流之此等資料位元。
指令解譯器262從指令暫存器256並聯地接收指令信號，且產生經解碼之指令CMD_0。指令解譯器262為以連結邏輯閘或韌體所執行之一種標準電路，用於將此等所接收指令解碼。如同於第4圖中所示，CMD_0可以包括信號cmd_status與cmd_id。此開關控制器264從CMD_0接收一或更多個信號，以控制一簡易開關電路266。開關電路266以並聯方式接收儲存於暫時暫存器258中所儲存所有資料，且根據此經解碼指令CMD_0，以資料載入此行位址暫存器268與列/庫暫存器270之一或兩者中。較佳實施此解碼，因為此暫時暫存器可能無法一直總是包括此行與列/庫位址資料。例如，此具有區塊拭除指令之序列輸入資料流將僅使用一列位址，在此情形中，僅將此等相關資料位元儲存於暫時暫存器258中，且載入於列/庫暫存器270中。此行位址暫存器268提供並聯信號C_ADD0，此列/庫暫存器270提供並聯信號R_ADD0，以及資料暫存器272提供並聯信號DATA_IN0，用於將此等操作程式化。以集體方式，CMD_0、C_ADD0、R_ADD0、以及Data_IN0(選擇性)形成並聯信號PAR_IN0。此等用於各此等並聯信號之位元寬度並未被設定，因為所想要之寬度是一種設計參數，其可以被客製化或設計，以符合特定標準。
此用於快閃核心結構執行之記憶體裝置200之此等操作之一些例子，如同以下表1中所示。表1中列示：用於CMD_0之可能OP(操作)碼，以及行位址(C_ADD0)、列/庫位址(R_ADD0)、以及輸入資料(DATA_IN0)之相對應狀態。
此外，表2顯示此輸入資料流之較佳輸入序列。此等指令、位址、以及資料從此最重要位元開始由記憶體裝置200序列地移入與移出。此等指令序列以一1－位元組指令碼開始(表2中之”cmd”)。取決於此指令，此1－位元組指令碼可以接著為：行位址位元組(表2中“ca”)、列位址位元組(表2中“ra”)、庫位址位元組(表2中“ba”)、資料位址位元組(表2中“data”)、及/或其組合或均無。
第2D圖為在第2A圖中所示通路開關206之概要圖。可以將開關206邏輯地分割成兩個被相等組態之開關子電路274與276。開關子電路274包括四個輸入多工器278，其將介面電路205或介面電路207之此等指令、位址、以及輸入資料選擇性地通過至：記憶體庫202之電路。此等信號先前在第2C圖中被組合成例如：PAR_IN0。開關子電路274包括一個輸出多工器280，用於將來自記憶體庫202或記憶體庫204之輸出資料，選擇性地通過至介面電路205。開關子電路276包括四個輸入多工器(未圖示)，其將介面電路205或介面電路207之此等指令、位址、以及輸入資料選擇性地通過至：記憶體庫204之電路。開關子電路276包括一個輸出多工器(未圖示)，用於將輸出資料從記憶體庫202或記憶體庫204選擇性地通過至介面電路207。
取決於此開關控制信號SW_CONT之狀態，開關子電路274與276均可以直接傳輸模式或交叉傳輸模式同時操作。目前所顯示之通路開關電路206為雙埠組態，此意味著記憶體庫202與204可以經由介面電路205或207之一同時存取。
根據本發明另一實施例，如同先前在第1B圖中所說明者，可以單埠模式操作通路開關206，其中，介面電路205或207只有一個為活性。此種組態可以進一步減少記憶體裝置200之接腳－出面積須求，因為不再須要與此未使用介面有關之輸入/輸出墊。在此單埠組態中，可以將開關子電路274與276設定僅在直接傳輸模式中操作，其例外為各輸出多工器280可以對SW_CONT選擇信號保持回應。
在此僅有介面電路205為活性之單埠實施例中，在此輸入並聯至串聯暫存器區塊232(或區塊234)中包括一輔助通路開關(未圖示)，用於將來自開關266與序列資料暫存器260輸出之資料選擇性地傳送至：此輸入並聯至串聯暫存器區塊232或240之相對應行、列/庫、以及資料暫存器。此輔助通路開關可以有效地類似於開關206。因此，此輸入並聯至串聯暫存器區塊232或240兩者之行、列/庫、以及資料暫存器可以載以資料，用於交替存取記憶體庫、或用於實質上同時存取。
第2E圖為輸出並聯－至－串聯暫存器區塊234之概要圖。請注意輸出並聯－至－串聯暫存器區塊238可以相同地組態。此輸出並聯－至－串聯暫存器區塊234提供：由記憶體庫所存取資料，或先前儲存在此等暫存器中之狀態資料。更特定而言，此使用者或系統可以請求序列式資料連結230或236之狀態。此在輸出狀態資料中之指定位元位置(例如，位元4)中之值‘1’可以指示：此特定序列式資料連結介面正在忙碌。此固定資料可以進一步包括：晶片識別資料，其與狀態資料一起可以在此記憶體裝置200開機時，以內定狀態預先載入。可以將此狀態資料組態以具有：可以由此系統所認識之任何預先選定之位元樣式。雖然並未指示，此第2E圖可以包括額外控制電路，而用於根據一或更多預設條件，以更新儲存在暫存器284中一或更多個位元。例如，可以根據所經過時脈周期之計數、或根據從此記憶體裝置200之各種電路區塊所接收一或更多旗標信號之組合，改變一或更多個狀態位元。
此輸出並聯至串聯暫存器區塊234包括：第一並聯至－串聯暫存器282，用於接收來自開關電路206之輸出資料PAR_OUT0；以及第二並聯－至－串聯暫存器284，用於接收來自多工器286之固定資料。回應於信號cmd_id，此多工器286將儲存於狀態暫存器288中之狀態資料、與儲存於ID暫存器290中之晶片識別資料之一選擇性地通過。回應此經由OR閘294之cmd_id或cmd_status為活性，此輸出多工器292允許此來自第一並聯－至－串聯暫存器282或第二並聯－至－串聯暫存器284之資料通過。最後，此序列輸出控制電路296由out_en0致能，以提供SER_OUT0。
熟習此技術人士瞭解此狀態指示器之尺寸與位置可以根據本發明之各種觀點而改變。例如，此序列式資料連結介面狀態指示器可以與其他型式狀態指示器(例如，記憶體庫狀態指示器)組合，及/或實體位於此暫存器區塊之外(例如，在連結仲裁模組中或在控制模組238中)。在其他例中，此序列式資料連結介面狀態指示器為1－位元暫存器。
第3A、4、5A、6A、以及7圖說明計時圖之例，其用於此根據本發明之各種觀點由記憶體裝置200所實施之一些記憶體操作。此等由記憶體裝置200所實施之一些記憶體指令、包括但不受限於：分頁讀取、隨機資料讀取、用於複製之分頁讀取、用於複製之目標位址輸入、序列資料輸入、隨機資料輸入、分頁程式、區塊拭除、讀取狀態、讀取ID、寫入組態暫存器、寫入裝置名稱項目、重設、及/或庫選擇。以下所討論此等時序圖是參考：在先前圖式中所顯示記憶體裝置200所說明實施例與表1與2而實施。
在此第3A圖之時序圖中所說明之例中，此“分頁讀取”記憶體指令314是根據本發明在記憶體裝置200之序列式資料連結230接收。此外，第3B圖顯示簡化流程圖，其平行於在第3A圖之計時圖中“分頁讀取”記憶體指令314之操作。就實際而言，在第3B圖中所說明步驟將與第3A圖中時序圖一起討論。作為例子，在步驟324中，此“分頁讀取”記憶體指令314是在此記憶體裝置200之序列式資料連結230中讀取。
在此例中，此輸入資料流為六－位元組序列資料流(即，序列輸入資料)包括：指令資料(在第一位元組中)、行位址資料(在第二與第三位元組中)、以及列與庫位址(在第四與第五以及第六位元組中)。可以使用此庫位址以決定經由通路開關206對庫202或204存取。熟習此技術人士瞭解，不同記憶體指令可以具有不同資料流。例如，”隨機資料讀取”記憶體指令具有僅三個位元組之預設資料流：指令資料(在第一位元組中)、以及行位址資料(在第二與第三位元組中)。在此後者例中，此序列輸入資料之位址欄位僅包含：行位址資料且為兩個位元組長。同時，在此前者例中，此位址欄位為5位元組長。熟習此技術人士瞭解，在看過在此所揭示整個內容後，此根據本發明各種觀點之各種記憶體指令與預設資料流為明顯。
繼續說明此在第3A圖中所描述有關“分頁讀取”記憶體指令之例，同時將晶片選擇(CS#)信號302設定得低，以回應輸入埠致能(IPEx)信號306之設定為高。在此序列時脈(SCLK)信號304之第一前緣上取樣此序列輸入(SIPx)埠308(‘x’作為位置持有器，其代表此連結介面數目，例如：連結0介面232或連結1介面234)。此(在步驟328中)之資料讀出為對應於“分頁讀取”記憶體指令314之資料流。此CS#信號302輸入於記憶體裝置200中，且除了其他事情之外，可以被使用以顯示此記憶體裝置200是否為活性(例如，當CS#為低時)。此IPEx信號306顯示是否此輸入資料流可以於特定連結介面被接收(例如，當IPEx為高時)，或是否此特定連結介面將忽略此輸入資料流(例如，當IPEx為低時)。此輸入資料流在連結介面之SIPx308在記憶體裝置被接收。最後，此系統時脈(SCLK)信號304輸入至記憶體裝置200中，且被使用將由記憶體裝置200之多個電路所實施之各種操作同步。對於熟習此技術人士為明顯，此根據本發明各種觀點之記憶體裝置可以與此種時脈信號同步(例如，在此時脈信號前緣及/或後緣所發生之此等操作或資料轉換)，或可以為非同步(即，不同步)。以替代方式，在一雙資料速率(DDR)之執行中，可以使用SCLK時脈信號之前緣與後緣以鎖定資訊。然而，在第3A圖之例子中，輸入資料是在SCLK之後緣上鎖定，以及輸出資料322是在SCLK之前緣之後之序列輸出接腳312 SOPx上出現。
此“分頁讀取”狀態可以在SOPx接腳312上檢查，如同在第3A圖中所示。因此當“ready”顯示出現時，則在SOPx上提供“庫忙碌”之結果一直至時間318為止，且在時間322期間此輸出資料會短暫地出現。應注意雖然第3A圖說明“分頁讀取”具有隨後之“讀取狀態”，然而，根據本發明之觀點，亦可設想沒有“讀取狀態”之“分頁讀取”。在此實施例中，在SOPx接腳上不會提供資料，一直至輸出資料準備好為止。
此由SIPx所取樣之指令資料被寫入於第2C圖中之適當暫存器(例如，指令暫存器256)。此設計輸入資料流之選擇之至少一效益為，此指令資料之第一位元組可以被轉換至指令暫存器而無須額外處理。此在資料流中隨後之位元組根據其記憶指令型式，可以為位址資料及/或輸入資料。熟習此技術人士瞭解，此根據本發明各種觀點由記憶體裝置所認識之此等記憶體指令之集合，可以由字元基礎(即，16位元)或任何輸入/輸出(I/O)寬度而界定。在第3A圖中，此指令資料(即，對應於“分頁讀取”314之00h)接著是5個位元組之位址資料：兩個位元組之行位址資料與三個位元組之列/庫位址資料。將此位址資料寫入至第2C圖中之位址暫存器258。使用此位址資料將此將被讀取而儲存於記憶體庫202中之資料定位。在此過程期間使用：預解碼電路216、在電路212中之行解碼器、以及列解碼器214，以選擇此被讀取之資料。例如，使用此預列解碼器模組216將位址資訊預解碼。隨後，使用在電路212中之行解碼器與列解碼器214，以啟動對應於此位址資料之位元線與字元線。如果是“分頁讀取”指令，則啟動此對應於字元線之多個位元線。然後，將儲存於記憶體庫202中之資料、在由感測放大器感測後，轉送至電路212中之分頁暫存器。此在分頁暫存器中之資料可能無法提供使用，一直至第3A圖中時間318為止。即，此輸出接腳SOPx會顯示“忙碌”，此所經過時間之數量稱為轉送時間(tR )。此轉送時間期間在時間318(第3A圖中)終止，且遲續一段期間tR 。
在此轉換時間期間過去之前，設定此記憶體庫狀態指示器以顯示此特定記憶體庫(即，記憶體庫202)為“忙碌”。此在第3A圖中示例之記憶體庫狀態指示器為1－位元組欄位，其所具有此等位元之一(例如：位元4)顯示，此記憶體庫202(即，庫0)是否為“忙碌”或“就緒”。此記憶體庫狀態指示器是儲存於第2E圖中之狀態暫存器288中。此記憶體庫狀態指示器是在此記憶體庫由輸入資料流識別之後被更新(例如，將位元4設定為‘0’)。一旦完成此記憶體操作，則將此庫狀態指示器更新(例如，將位元4設定為‘1’)，以顯示此記憶體庫不再“忙碌”(即，“就緒”)。應注意此庫狀態指示器與SOPx輸出將顯示“忙碌”狀態，如同以下將更詳細說明。熟習此技術人士瞭解，雖然在第3A圖中說明此記憶體庫狀態指示器為1－位元組欄位，但其尺寸並無須如此受限。此較大狀態指示器之至少一效益為：其監視較大數量記憶體庫之狀態之能力。此外，可以使用此狀態指示器以監視其他型式狀態(例如，在實施像是“分頁程式”之記憶體操作後，此記憶體庫之狀態為“通過”或“失敗”)。此外，對於熟習此技術人士為明顯，執行此例之狀態指示器，以致於此指定不同記憶體庫之狀態之各位元僅為典範而已。例如，可以使用此等位元組合之值，以顯示一記憶體庫之狀態(例如，藉由使用邏輯閘或其他電路)。此對應於記憶體庫狀態指示器之“讀取狀態”指令之操作，將在以下參考第7圖討論。
此第3A圖之例中之記憶體庫狀態指示器使用此“讀取狀態”記憶體指令316以讀取(在步驟328中)。有時候，在此轉換時間期間，將此“讀取狀態”指令316傳送至暫存器區塊224中之指令暫存器。“讀取狀態”指令指示此記憶體裝置200監視此記憶體庫202之狀態，以判斷何時完成此從記憶體庫202至分頁暫存器216之資料傳輸何時完成。此“讀取狀態”指令是從控制模組238經由資料通路控制模組230發出，或直接由資料通路控制模組230發出。一旦發出此“讀取狀態”指令(例如，發出至指令解譯器228及/或控制模組238)，則此輸出埠致能(OPEx)信號310被驅動得高，且此記憶體庫狀態指示器之內容經由序列輸出(SOPx)埠312輸出。類似於IPEx信號306，當其被設定為高時，此OPEx信號310將序列輸出埠緩衝器(例如，資料輸出暫存器)致能。在第3A圖中之時間318，此在SOPx中之狀態指示器資料顯示此記憶體庫202已經從(在步驟330中)“忙碌”狀態改變成“就緒”狀態。由於不再須要此狀態指示器之內容，此OPEx信號310返回至低。
其次，在第3A圖中，將IPEx信號設定為高，且將此不具有跟隨位址資料之“分頁讀取”指令320重新發出至：在暫存器區塊224中之指令暫存器，以便由此等資料暫存器提供資料至輸出接腳SOPx。隨後，將OPEx信號設定為高(且IPEx回復至低)，以及將分頁暫存器216之內容轉送至SOPx 312。此輸出資料是由記憶體裝置200經由連結介面230提供(步驟334)。此錯誤修正電路(在此等圖式中並未顯示)可以檢查輸出資料，以及如果偵測錯誤則顯示讀取錯誤。熟習此技術人士瞭解，此狀態監視與分頁讀取指令之重新施加，可以由此系統自動實施。此第3A圖僅為此根據本發明之此等觀點之記憶體裝置操作之一例，且本發明並不受限於此。例如，可以根據本發明各種觀點設想其他記憶體指令與計時圖。
例如，在第4圖中說明簡化計時圖，其用於在“分頁讀取”指令後之“隨機資料讀取”指令。此“隨機資料讀取”指令使得能夠在“分頁讀取”指令或“隨機資料讀取”指令後，能夠在單一或多個行位址讀取額外資料。此用於“隨機資料讀取”指令402之資料流是由三個位元組所構成：指令資料(在第一個位元組中)、與行位址資料(在第二與第三個位元組中)。並不須要列位址資料，因為資料將從此“分頁讀取”指令中所選擇相同之列讀出。此在正常“分頁讀取”指令後所發出之“隨機資料讀取”指令，在來自目前輸出頁(即，在較早指令期間所讀取之頁)之一些資料404中已完成結果。此“隨機資料讀取”指令之至少一效益為所增加之效率。以此增加之效率可以將來自預先選擇之分頁之資料輸出，因為此資料已經存在於此對應於記憶體庫202之電路212之分頁暫存器中。
參考第5A圖，其說明此用於“分頁程式指令”之時序圖。由於此在第2A圖中所說明實施例使用序列資料輸入與輸出連結結構，在開始規劃一分頁之前，必須首先將程式資料載入於庫分頁暫存器中。這是以“序列輸入資料”指令達成。此“序列輸入資料”指令502是由一序列資料載入期間所構成，在此期間可以將一直至一分頁(例如，2,2112位元組)之資料載入於電路212中之分頁緩衝器中。在此資料暫存器裝載過程完成之後，發出“分頁開始”指令504，將此資料由庫暫存器轉送至適當記憶體庫中。一旦發出指令504，此內部寫入狀態機器執行適當算法，以及控制至程式之計時且查證其操作。因此，根據本發明之實施例，可以將此“分頁開始”指令分割成兩個步驟：序列資料輸入與查證。當成功地完成此“分頁程式”指令時，此記憶體庫狀態指示器將提供“通過”(相對於“失敗)結果以顯示操作成功。在其他方面，此在第5A圖之例中所涉及之計時圖與步驟類似於第3A圖中者，其在先前更詳細說明。
此外，此第5B圖顯示簡化流程圖，其平行於在第5A圖之計時圖中“分頁程式”指令之操作。在步驟506中，將此“序列資料輸入”指令502輸入至序列輸入埠(SIP)線。在此例中此輸入至SIP線之資料流輸入是以指令資料(在第一位元組中)開始之多位元組序列資料流(即，序列輸入資料)。其次，將行位址資料(在此序列資料流之第二與第三位元組中)與列位址/庫資料(在此序列資料流之第四、第五、以及第六位元組中)輸入(在步驟508中)至SIP線。接著，在序列資料流之隨後位元組中，將輸入資料輸入至SIP線(在步驟510中)。在步驟512中，發出“程式開始”指令504。其次，監視此操作之狀態，將此“讀取狀態”指令寫至SIP線(在步驟514中)。此導致此記憶體裝置監視此記憶體庫狀態暫存器之此等狀態位元。一旦此等狀態位元顯示此記憶體庫已經準備好(在步驟516中)，且此記憶體庫顯示“通過”(在步驟518中)，然後此“分頁程式”記憶體指令已經成功地實施。
此外，此“用於複製之分頁讀取”與“用於複製之目標位址輸入”記憶體指令為：根據本發明之觀點由記憶體裝置所實施之其他操作。如果將此“用於複製之分頁讀取”寫至序列連結介面之指令暫存器，則將其寫至記憶體位置之內部來源位址(以3個位元組)。一旦輸入此來源位址，此記憶體裝置將在特定來源位址之記憶體庫內容轉送至資料暫存器中。隨後，使用此“用於複製之目標位址輸入”記憶體指令(以一個3－位元組庫/列位址序列)，以設定用於分頁複製操作之目標記憶體位址。然後可以使用此“分頁程式”指令，以造成內部控制邏輯將此分頁資料自動地寫至目標位址。然後可以使用“讀取狀態”指令以證實此指令之成功執行。其他之記憶體操作，對於熟習此技術人士而言，在閱讀了在此所揭示之整個內容後將為明顯。
參考第6A圖以說明用於“拭除”(或“區塊拭除”)指令之計時圖。此外，此第6B圖顯示簡化流程圖，其平行於在第6A圖之計時圖中“拭除”指令之操作。熟習此技術人士瞭解，此拭除典型地是在區塊位準發生。例如，快閃記憶體裝置200在各庫可以具有2048可拭除區塊，其被組織成每個區塊64個之2112位元組(2048＋64位元組)之分頁。各區塊為132K位元組(128K＋4K位元組)。此“拭除”指令以一次一個區塊操作。此區塊拭除藉由：在步驟610經由SIPx、將此對應於“拭除”指令(即，‘60h’之指令資料)之指令資料602，以及與在步驟612將用於列與庫位址之三個位元組，一起寫至指令暫存器而開始。在完成此指令與位址輸入之後，此內部拭除狀態機器自動執行性質算法，以及控制所有所須之計時以拭除、且查證此項操作。請注意此“拭除”操作可以藉由寫或規劃邏輯值‘1’至：此記憶體區塊中之每一個記憶體位置而實施。為了監視此拭除狀態以判斷此tB E R S (即，區塊拭除時間)何時完成，而可以在步驟614發出“讀取狀態”指令604(例如，對應於70h之指令資料)。在此“讀取狀態”指令之後，所有之讀取循環將來自記憶體庫狀態暫存器一直至給予新的指令為止。在此例中，此記憶體庫狀態暫存器之適當位元(例如，位元4)反映：此相對應記憶體庫之狀態(例如：忙碌或就緒)。當此庫在步驟618變成為就緒時，則在步驟620檢查此記憶體庫狀態暫存器之適當位元(例如，位元0)，以判斷此拭除操作是否通過(即，成功地實施)步驟622，或在步驟624失敗。在一些觀點中，此涉及第6A圖之例中之計時圖與步驟，類似於第3A圖中者，其在先前更詳細說明。
參考第7圖，使用此“讀取狀態”記憶體指令，以讀取此記憶體庫狀態指示器。當在702發出“讀取狀態”指令(即，‘70h’)至第2C圖中之指令暫存器256時，此記憶體裝置200被指示、除了其他事情外，監視記憶體庫202之狀態，以判斷何時可以成功地完成將資料由記憶體庫202至轉送至電路212中之分頁緩衝器。一旦發出此“讀取狀態”指令(例如：發出至指令解譯器262)，則此輸出埠致能(OPEx)信號被驅動得高，且此記憶體庫狀態指示器之內容在704經由序列輸出(SOPx)埠輸出。當被設定為高時，此OPEx信號將此序列輸出埠緩衝器(例如：資料輸出暫存器)致能。在第7圖之例中，此記憶體庫狀態指示器為1－位元組(即，8位元)欄位，而以各位元顯示：除了其他事情外，此記憶體庫(例如：記憶體庫202)為“忙碌”或“就緒”及/或此在記憶體庫上所實施操作(例如：“拭除”指令)是“通過”或“失敗”。熟習此技術人士瞭解，雖然，此在第7圖中所說明之記憶體庫狀態指示器為1－位元組欄位，其尺寸並無須如此受限。此較大狀態指示器之至少一個效益為：其可以監視較大數量記憶體庫狀態之能力。此外，對於熟習此技術人士而為明顯，雖然此例之狀態指示器是以此種方式實施，以致於各位元代表一不同記憶體庫之狀態，但本發明並不如此受限。例如，可以使用此等位元組合之值，以顯示一記憶體庫之狀態(例如：藉由使用邏輯閘與其他電路)。
第8A、8B、以及8C圖說明此根據本發明之觀點用於記憶體裝置之計時圖，此記憶體裝置使用兩個獨立序列式資料連結230與236、而被使用於實施同時操作。此等根據本發明之觀點由記憶體裝置所實施之一些同時操作包括但並不受限於：同時讀取、同時規劃、同時拭除、當規劃時讀取、當拭除時讀取、以及當拭除時規劃。第8A圖說明在庫A(庫202)與庫B(庫204)上同時實施“分頁讀取”操作。在第8A圖中，庫A是以“庫0”代表，而庫B是以“庫1”代表。其他之同時操作將由檢視在此所揭示整個內容，而對熟習此技術人士為明顯。
參考第8A圖，其對於在記憶體裝置200中不同記憶體庫實施同時“分頁讀取”802、804操作。在此具有雙資料連結介面230、236之記憶體裝置200中，此“分頁讀取”指令804經由資料連結介面236(即，連結1)發出，而“分頁讀取”指令802經由資料連結介面236(即，連結0)而等候未決。雖然，第8A圖顯示，此在庫0上之“分頁讀取”是在庫1上之“分頁讀取”之前開始，然而，此兩個“分頁讀取”操作可以實質上同時開始，以及同時操作。此來自各“分頁讀取”指令之輸出資料806、808是經由其各資料連結介面發出。因此，在記憶體裝置200中之各資料連結介面可以：存取任何此等記憶體庫且獨立操作。此特性之至少一個效益為：在系統設計中較大彈性，以及裝置使用之加強(例如，匯流排使用與核心使用)。
此在第8A圖中之由記憶體庫至資料連結介面之輸出資料之通路、類似於第3A圖中在先前討論者。例如，此由記憶體庫204所輸出之資料例如由庫位址控制、從S/A與分頁緩衝器218經由通路開關206，而至輸入串聯至並聯暫存器區塊240與序列式資料連結236(即，連結1)。此在各憶體庫202與204以及序列式資料連結230與236間資料同時傳輸是彼此獨立地發生。由於庫位址可以控制通路開關206，序列式資料連結介面236可以存取庫202。此在記憶體裝置200中資料連結介面之數目並不受限於在記憶體裝置200上此等埠或接腳之數目。此在記憶體裝置200中連結介面之數目亦不受限於在記憶體裝置中此等記憶體庫之數目。例如，各資料連結介面可以處理單一輸入流及/或單一輸出流。
此外，根據本發明之各種觀點，此第8B圖說明計時圖，其關於同時實施之在記憶體裝置200中此等不同記憶體庫之“分頁讀取”指令810與“分頁程式”指令812。在此例中，此讀取操作(“分頁讀取”810)是經由序列式資料連結230、在此等複數個記憶體庫(例如，記憶體庫202)之一個中實施。同時，此寫操作(“分頁程式”812)經由序列式資料連結介面236、在此等複數個記憶體庫(例如，記憶體庫204)之另一個中實施。根據本發明之各種觀點，在記憶體裝置200中之各連結介面可以：存取任何此等記憶體庫且獨立操作。
第8C圖說明此記憶體裝置200之時序圖，其具有同時實施記憶體操作之兩個序列式資料連結介面與兩個記憶體庫。首先，由序列介面連結0(序列式資料連結230)發出關於記憶體庫0(庫202)之“拭除”指令814。當連結0(序列式資料連結230)與記憶體庫0(庫202)忙碌於“拭除”指令814時，在記憶體裝置接收到“分頁程式”指令，且是關於使用連結1(序列式資料連結236)。因此，在記憶體庫0(庫202)上實施：此來自序列式資料連結介面1(序列式資料連結236)之“分頁程式”指令816。同時，由序列式資料介面0(序列式資料連結230)、在記憶體庫1(庫204)上同時實施讀取指令818。在記憶體指令814期間，資料在序列式資料連結介面0(序列式資料連結230)與庫0(庫202)間轉送；以及在記憶體指令818期間，資料在相同連結介面0(序列式資料連結230)與庫1(庫204)間轉送。因此，根據本發明之此等觀點，此在記憶體裝置200中各連結可以獨立地存取任何此等記憶體庫(即，此等不忙碌之記憶體庫)。
在閱讀在此所揭示整個內容後，對於熟習此技術人士為明顯，此等第8A、8B、以及8C圖僅說明此根據本發明所設想之同時記憶體操作之一些例子。此等同時操作之其他例子包括但並不受限於：同時拭除、當規劃時讀取、當拭除時讀取、當拭除時規劃、當規劃時拭除、及/或同時規劃。熟習此技術人士瞭解，此所說明流程圖中步驟之順序不應被理解為將此等步驟限制於僅為該特定順序。例如，此等讀取與規劃指令可以或不以此等讀取狀態指令而發出。
第9圖說明此根據本發明此等觀點在複數個序列連結介面與複數個記憶體庫間兩個同時寫入操作之更一般性描述。第9圖說明此根據本發明實施例之一種方法，用於將資料經由序列式資料連結介面寫至記憶體庫。首先，在步驟902中，在序列式資料連結介面接收資料流。此資料流包括：將被儲存於此等暫存器中之指令、位址、以及資料。其次，在步驟904中，將此對應於第一序列式資料連結介面之序列式資料連結介面狀態指示器更新，以顯示此第一序列式資料連結介面正在被使用。步驟904包括改變在此狀態暫存器中之一位元值。此在步驟904中之更新顯示此特定介面正在被使用。在步驟906中，將此資料流解析，以擷取第一記憶體庫識別符。此記憶體庫識別符獨特地識別：在此記憶體裝置中之一記憶體庫。此記憶體庫識別符可以包括於：此資料流之位址欄位或其他欄位中。其次，在將此資料流解析以擷取一記憶體庫識別符後，在步驟908中，更新此相對應記憶體庫狀態識別符。此在步驟904與908中所發生之更新，可以由例如在此狀態/ID暫存器210中此等控制電路所產生之控制信號驅動。此等控制信號為了簡易起見，從此所包括計時圖省略。最後，在步驟910中，資料在此第一序列式資料連結介面與此第一記憶體庫之間路由。應注意，此步驟910在此一般性說明中被簡化，這是由於將資料首先寫至記憶體庫分頁暫存器，且然後程式化而進入記憶體庫中。
同時，另一個資料寫入操作經由不同之序列式資料連結介面、在不同之記憶體庫上、與所示之操作902同時實施。換句話說，此第二記憶體操作使用：此在一第二序列式資料連結介面與一第二記憶體庫間所路由之第二資料流而同時實施。首先，在步驟912中，在此等複數個序列式資料連結介面之第二個接收此第二資料流。此等在步驟912與902中所提及之序列式資料連結介面，均為此相同記憶體裝置之一部份。在步驟914中，更新此對應於此第二序列式資料連結介面之序列式資料連結介面狀態指示器，以顯示此第二序列式資料連結介面正在被使用。其次，在步驟916中，將此第二資料流解析，以擷取一第二記憶體庫識別符。更新此對應於此第二記憶體庫識別符之記憶體庫狀態指示器，以顯示此第二記憶體庫正在被使用。在步驟918中與在步驟920中，資料經由與第二記憶體庫有關之分頁暫存器，在此第二序列式資料連結介面與第二記憶體庫間路由，如同先前關於“分頁程式”指令所說明者。在第9圖中，一旦此資料傳送發生，即此序列式資料連結介面已接收寫入於所指定記憶體庫中之所有資料，則將此對應於各序列式資料連結介面之序列式資料連結介面指示器重設，以顯示此有關之連結現在可供使用；而此記憶體庫指示器將保持忙碌一直至有關資料已被規劃為止，在此之後，此記憶體庫指示器將顯示此有關庫已變得可供使用。
第10圖包括所說明之步驟，其可以在當從記憶體庫讀取資料時實施，此讀取是與在第9圖中步驟902至910中所示資料寫入同時實施(被設定為步驟1010)。第10圖說明此等步驟一些之例，其可以被實施以完成在第7圖中所圖示之同時記憶體操作。首先，在步驟1002中，由此複數個序列式資料連結介面之第二個接收此對於儲存於第二記憶體庫中資料之讀取請求。在步驟1004中，將此對應於第二資料連結介面之序列式資料連結介面狀態指示器更新，以顯示此第二序列式資料連結介面正在被使用。在步驟1006中，將此對應於第二記憶體庫識別符之記憶體庫狀態指示器更新，以顯示此第二記憶體庫在步驟1006中正在被使用。最後，在步驟1008中，將資料在第二記憶體庫與第二序列式資料連結介面間路由。可以同時實施在第10圖中示一或更多個步驟。
回到第1B圖，此所顯示之記憶體裝置包括：此使用虛擬多個連結之單一資料連結介面120組態。此第1B圖可以先前說明之輸入串聯至並聯暫存器232之組態實施。更一般而言，第1B圖之實施例可以記憶體裝置200實施，但僅以所使用兩個序列式資料連結之一。在傳統快閃記憶體中，此等輸入/輸出(I/O)接腳被佔用一直至一操作完成為止。因此，在此裝置忙碌狀態期間並不實施操作。此降低裝置之可供使用性且降低整體表現。在第1B圖中所說明之例中，此由“讀取狀態”操作所檢查之任何可供使用記憶體庫，在此兩個記憶體庫之一被啟始之操作後可以被存取。然後，此記憶體裝置可以使用序列式資料連結、經由補助開關電路，以存取此等可供使用之記憶體庫。因此，根據本發明之此觀點，可以使用單一連結以存取多個記憶體庫。此虛擬多個連結組態模擬：此使用單一連結之多個連結操作。
第12圖說明此具有兩個記憶體庫之記憶體裝置之計時圖，其使用此虛擬多個連結組態，以實施此等記憶體操作。其中，在庫0中可以執行“分頁程式”，在庫1中可以執行“分頁讀取”。首先，發出此針對記憶體庫0之“分頁程式”指令1202。此“分頁程式”指令已經較早說明過，但為了回顧，首先實施此“序列資料輸入”指令，而將此被規劃至庫0之資料載入至庫0分頁暫存器中。隨後，發出“分頁程式”指令將資料由分頁暫存器寫入於庫0中。當發出此“讀取狀態”指令1204時，此裝置顯示1206此庫1“就緒”(且庫0“忙碌”)。因此，基於此根據本發明之虛擬多個連結組態，可以發出針對記憶體庫1之“分頁讀取”指令1208，而同時記憶體0為忙碌。此“分頁讀取”指令先前說明過。可以發出“讀取狀態”指令1210(且將在第12圖中顯示)，以判斷此等記憶體庫之狀態。此“讀取狀態”指令之結果顯示：在期間1212中，記憶體庫0與記憶體庫1均為就緒。最後，發出“分頁讀取”指令1214(用於庫1)，其導致此對應於庫1“分頁讀取”指令之記憶體位址之內容輸出至序列輸出接腳(SOP)上。應注意，當此在庫0上“分頁程式”操作發生時，此序列式資料介面連結接腳SIP可供使用，以接收此識別庫1為“就緒”之“讀取狀態”指令。類似地，一旦啟始此在庫1上之“分頁讀取”指令，此SIP接腳再度可供使用於“讀取狀態”指令，以顯示庫0與庫1現在均為“就緒”。因此，可以使用此單一序列式資料介面連結，以存取且檢查此等兩個庫之狀態。此在第12圖中所執行之虛擬多個連結特徵之觀點說明：即使當此較早之記憶體操作在等候處理，此連結可供使用。由此特徵所產生之至少一效益為：由此虛擬多個連結組態所造成接腳數目之減少。其另一個效益為此記憶體裝置之增強之性能表現。
此外，當以具有雙或四個－連結組態之記憶體裝置實施此虛擬多個連結特徵之觀點時，可以令人想要考慮除了一個以外之所有連結均為非活性。例如，在四－連結組態中四個連結中之三個(在第1C圖中)可能無法使用，而可以被設定為無連結(NC)。此種實施方式之至少一個效益為：在此記憶體裝置上接腳數目之減少，而同時可以維持此連結之彈性與可供使用性。
根據本發明之各種觀點，此第13A圖說明菊式鏈串聯組態1300，用於將多個記憶體裝置200串聯。特別是，裝置0是由以下所構成：複數個資料輸入埠(SIP0，SIP1)、複數個資料輸出埠(SOP0，SOP1)、複數個控制輸入埠(IPE0，IPE1)、以及複數個控制輸出埠(OPE0，OPE1)。此等資料與控制信號是由外部來源(例如，記憶體控制器(未圖示))傳輸至記憶體裝置1300。此外，根據本發明，一第二快閃記憶體裝置(裝置1)可以由與裝置0相同型式之埠所構成。裝置1可以與裝置0串聯。例如，裝置1可以由裝置0接收資料與控制信號。亦可以將一或更多個額外裝置以類似方式沿著裝置0與裝置1串聯。此在串聯組態中之最後裝置(例如，裝置3)在預設之延遲後，將資料與控制信號提供回至此記憶體控制器。各記憶體裝置200(例如，裝置1、2、3)輸出IPE0、IPE1、OPE0、OPE1(即，控制輸出埠)之回應(IPEQ0、IPEQ1、OPEQ0、OPEQ1)至隨後裝置。此在第2B圖中先前描述之電路說明：此等信號如何可以從一裝置傳送至隨後之菊式鏈裝置。此外，單一時脈信號可以傳送至各此等複數個串聯記憶體裝置。
在上述串聯組態中，此所串聯記憶體裝置1300之裝置操作是與非－串聯記憶體裝置200之裝置操作相同。熟習此技術人士瞭解，此記憶體裝置1300之整體延遲，會在此串聯組態中增加。例如，第14圖說明一高度簡化時序圖，用於在記憶體裝置1300所接收“分頁讀取”記憶體指令1402，且針對於在記憶體裝置1300中之裝置2中記憶體庫。此記憶體指令是在記憶體裝置1300接收，且經由裝置0與裝置1傳輸至裝置2。例如，此對應於“分頁讀取”指令1402之資料流會由在記憶體裝置1300中之裝置0之SIP0線，經由裝置0之電路，以及在裝置0之SOP0線輸出。在第14圖中簡化計時圖中將反射裝置0之輸出反射至在1404之SOPx_D0輸出線上。此SOPx_D0對應於在裝置0上之序列輸出埠0。類似地，此資料流隨後(在1406)在至裝置1上在SIPx_D1被接收，且經由裝置1傳輸，而在1408在SOPx_D1線上由裝置1輸出。其次，此資料流是在1410在裝置2上在SIPx_D2被接收。在此例中，由於此“分頁讀取”指令是針對裝置2中之記憶體庫，以類似用於記憶體裝置200中電路所說明之方式，裝置2中電路接收此“分頁讀取”指令，且控制由裝置2中之記憶體庫至在1412裝置2上SOPx_D2輸出線之所請求資料之轉送。此由裝置2所輸出資料是在1414，由裝置3接收且經由裝置3轉送，以及由記憶體裝置1300輸出。熟習此技術人士由第14圖之簡化計時圖可以瞭解，由於此串聯組態導致四個時脈周期之預設之延遲。
同時，此串聯組態允許連接實質上無限制數目裝置，而不會犧牲裝置產出。本發明之此等觀點在多晶片封裝解決方案與固態大量儲存應用之實施中可以為有利。此輸入資料流在串聯裝置1300中與其在非－串聯裝置200中類似。然而，此資料流之第一位元組是以1－位元組之裝置識別件在前。例如，在第一位元組中之值“0000”可以表示裝置0，而值“0001”可以表示裝置1。一旦熟習此技術人士瞭解，此裝置識別符並無須受限於1位元組，而是可以隨所欲增加或減少。而且，此裝置識別符無須設置在資料流中之第一位元組。例如，可以增加此識別符之大小，以容納在串聯組態中之更多裝置，且可以此資料流之位址欄位定位。
在根據本發明之一實施例中，此記憶體裝置200使用單體式4Gb晶片。在另一實施例中，此記憶體裝置使用一對堆疊式8Gb晶片。在還有另一實施例中，此記憶體裝置1300使用堆疊式4晶片以產生16Gb。此根據本發明各種觀點之快閃記憶體裝置可以為一種改良式解決方案，用於大的非揮發性儲存應用例如：固態檔案儲存、與想要有非揮發性之其他可攜式應用。此記憶體裝置1300可以受益於此新式快閃式裝置串聯設計，其用於實質上無限制數目連結裝置，以容納具有更大擴充性與彈性之系統整合。此序列介面可提供額外性能表現改善，以具有更高時脈速率、更佳信號完整性、以及較低功率消耗。此序列介面亦提供無限制可擴充輸入/輸出(I/O)寬度，而不會改變封裝組態。此外，此根據本發明具有較少數目輸入/輸出之記憶體裝置之一側墊結構，可以大幅降低晶片封裝尺寸。
在以下表3中顯示此用於快閃式核心結構執行中之此等串聯記憶體裝置之一些操作範例。表3列示：目標裝置位址(TDA)；可能操作(OP)碼；行位址、列/庫位址以及輸入資料之相對應狀態。
在本發明之一些實施例中，在第13圖之系統1300中之各個裝置可以擁有獨特之裝置識別符，其可以使用作為在序列輸入資料中之目標裝置位址(tda)。當接收到此序列輸入資料時，一快閃記憶體裝置可以解析此在此序列輸入資料中之目標裝置位址欄位，以及藉由將目標裝置位址與此裝置之獨特裝置識別號碼相關，而判斷此裝置是否為目標裝置。
表4顯示根據本發明實施例之輸入資料流之較佳輸入序列，其包括與第13圖有關而說明之系統。此等指令、位址、以及資料從此最重要位元開始由記憶體裝置1500序列地移入與移出。此序列輸入信號(SIP)是在當輸入埠致能(IPE)為高時(HIGH)時，在序列時脈(SCLK)之前緣取樣。此等指令序列以1－位元組之目標裝置位址(“tda”)與一位元組之操作碼開始，此碼亦可交換地稱為指令碼(在表4中之“cmd”)。藉由在此最重要位元以1－位元組目標裝置位址以啟始此序列輸入信號，此裝置可以在處理所接收任何額外輸入資料之前，解析此目標裝置位址欄位。如果此記憶體裝置並非目標裝置，則可以在處理之前，將此序列輸入資料傳送至另一裝置，因此可以節省額外處理時間與資源。
此1－位元組tda移入此裝置中，接著是1－位元組cmd碼。此最重要位元(MSB)是在SIP上開始，且各位元是在序列時脈(SCLK)之前緣鎖定。取決於此指令，此1－位元指令碼可以接著為：行位址位元組、列位址位元組、庫位址位元組、資料位元組、及/或其組合或無。
如同先前說明，此等記憶體裝置可以為雙庫記憶體，而各庫可以由任何序列連結存取。此記憶體裝置之序列介面大幅改善傳統並聯介面設計之資料產量，而同時可以支持多特性之操作。例如，可以在(2K＋64)位元組分頁上在200 μ s中實施程式操作，以及可以在(128K＋4K)位元組區塊上在1.5ms中實施拭除操作。可以使用晶片上寫入控制器，將所有程式與拭除功能，包括所使用脈衝重複、內部查證與資料邊際予以自動化。在寫入密集系統中，可以使用錯誤修正碼(ECC)與即時對映出演算法，以加強在記憶體裝置中之100K程式/拭除周期之擴張可靠度。
本發明各種觀點之有用性對於熟習此技術人士為明顯。在此所使用任何與所有範例或典範語言(例如：“像是”)，除非另外主張，其用意僅為較佳說明本發明，而並非對於本發明之範圍作任何限制。在此說明書中所使用語言不應被認為表示，任何未主張之元件，對於本發明之實施為必要。
本發明是以其較佳與描述實施例說明，由閱讀此所揭示內容，對於此技術有一般知識人士可以瞭解，在所附申請專利範圍之精神與範圍內可以作各種其他實施例、修正、以及變化。
102．．．序列式資料連結介面
104．．．序列式資料連結介面
106．．．記憶體庫
108．．．記憶體庫
110．．．控制模組
120．．．單一序列式資料連結介面
122．．．記憶體庫
124．．．記憶體庫
126．．．控制模組
132．．．序列式資料連結
134．．．序列式資料連結
136．．．序列式資料連結
138．．．序列式資料連結
140．．．記憶體庫
142．．．記憶體庫
144．．．記憶體庫
146．．．記憶體庫
150．．．控制模組
200．．．記憶體裝置
202．．．記憶體庫A
204．．．記憶體庫B
205．．．介面電路
206．．．位址與資料開關
207．．．介面電路
210．．．狀態/ID暫存器
212．．．感測放大器與分頁緩衝器
216．．．控制與預解碼器
218．．．感測放大器與分頁緩衝器
222．．．控制與預解碼器
230．．．序列式資料連結
232．．．輸入串聯至並聯暫存器
234．．．輸出並聯至串聯暫存器
236．．．序列式資料連結
238．．．輸出並聯至串聯暫存器
240．．．輸出並聯至串聯暫存器
242．．．輸入緩衝器
244．．．輸出緩衝器
246．．．正反器電路
248．．．反相器
252．．．AND邏輯閘
254．．．輸入控制器
256．．．指令暫存器
258．．．暫時暫存器
260．．．序列式資料暫存器
262．．．指令解譯器
264．．．開關控制器
266．．．開關
268．．．行位址暫存器
270．．．列/庫位址暫存器
272．．．資料暫存器
274．．．開關子電路
276．．．開關子電路
278．．．輸入多工器
280．．．輸出多工器
282．．．並聯－至－串聯暫存器
284．．．並聯－至－串聯暫存器
286．．．多工器
288．．．狀態暫存器
290．．．ID暫存器
292．．．輸出多工器
294．．．OR閘
296．．．序列式輸出控制
302．．．晶片選擇信號
304．．．序列時脈信號
306．．．輸入埠致能信號
308．．．序列式輸入埠
312．．．序列式輸出接腳
314．．．分頁讀取
316．．．讀取狀態
318．．．時間
322．．．時間
402．．．隨機資料讀取
404．．．資料輸出
502．．．序列資料輸入
504．．．程式開始
602．．．區塊拭除
604．．．讀取狀態
802．．．讀取庫0
804．．．讀取庫1
806．．．輸出資料
808．．．輸出資料
810．．．讀取庫0
812．．．程式化庫1
814．．．拭除庫0
816．．．程式化庫0
818．．．程式化庫1
1100．．．標準封裝
1202．．．分頁程式
1204．．．讀取狀態
1208．．．分頁讀取
1210．．．讀取狀態
1212．．．期間
1214．．．分頁讀取
1300．．．菊式鏈串聯組態
1402．．．分頁讀取
第1A、1B、以及1C圖說明高位準圖式，其顯示此根據本發明此等各種觀點之此等允許同時操作之記憶體裝置；第2A圖為高位準圖式，其說明此根據本發明此等觀點之記憶體裝置；第2B圖為此根據本發明一實施例、在第2A圖中所示序列式資料連結之概要圖；第2C圖為此根據本發明一實施例、在第2A圖中所示一輸入並聯至串聯暫存器區塊之概要圖；第2D圖為此根據本發明一實施例、在第2A圖中所示一路徑切換電路之概要圖；第2E圖為此根據本發明一實施例、在第2A圖中所示一輸出並聯至串聯暫存器區塊之概要圖；第3A、4、5A、6A、以及7圖說明此根據本發明此等各種觀點之由一記憶體裝置所實施用於此等記憶體操作之此等時序圖；第3B、5B、以及6B圖為流程圖，其說根據本發明此等各種觀點之一裝置中在各第3A、5A、以及6A圖之此等記憶體操作；第8A、8B、以及8C圖說明此根據本發明此等各種觀點之一記憶體裝置中用於實施此等記憶體操作之此等時序圖；第9與10圖為流程圖，其圖示說明根據本發明各種觀點、在複數個序列式資料連結介面與複數個記憶體庫間控制資料傳輸之一種方法；第11圖說明根據本發明各種觀點之裝置中之一記憶體裝置之接腳－出組態之方塊圖；第12圖說明此根據本發明在配備有虛擬多個連結特性之各種方面之一記憶體裝置中此實施此等記憶體操作之時序圖；第13圖說明此根據本發明此等各種觀點、此等若干記憶體裝置串聯組態之一高位準方塊圖；以及第14圖說明此根據本發明此等各種觀點、在一串聯組態中一記憶體裝置上用於實施一記憶體操作之一簡化時序圖。
200．．．記憶體裝置
205．．．介面電路
206．．．開關電路
207．．．介面電路
210．．．狀態/ID暫存器電路
212．．．感測放大器與分頁緩衝器電路區塊
216．．．控制與預解碼器電路區塊
218．．．感測放大器與分頁緩衝器電路區塊
222．．．控制與預解碼器電路區塊
230．．．序列式資料連結
232．．．輸入串聯至並聯暫存器區塊
234．．．輸出並聯至串聯暫存器區塊
236．．．序列式資料連結
238．．．輸出並聯至串聯暫存器區塊
240．．．輸出並聯至串聯暫存器區塊

Claims (94)

  1. 一種半導體記憶體裝置，包括：複數個可獨立控制的記憶體庫；複數個資料連結介面，其操作以在該複數個資料連結介面之任一者以及該複數個記憶體庫之任一者之間獨立地傳輸輸入資料或輸出資料，該複數個資料連結介面之每一者具有用以接收該輸入資料之輸入緩衝器及用以驅動該輸出資料之輸出驅動器；以及控制模組，其組態以在獨立記憶體操作之期間，實質地控制至該複數個資料連結介面之至少二者以及從該複數個資料連結介面之至少二者的同步資料傳輸。
  2. 如申請專利範圍第1項之半導體記憶體裝置，其中該等記憶體庫包括非揮發性記憶體庫。
  3. 如申請專利範圍第2項之半導體記憶體裝置，其中該等非揮發性記憶體庫是快閃記憶體庫。
  4. 如申請專利範圍第3項之半導體記憶體裝置，其中該等快閃記憶體庫包括串聯之電晶體記憶體單元。
  5. 如申請專利範圍第3項之半導體記憶體裝置，其中該等快閃記憶體庫包括並聯之電晶體記憶體單元。
  6. 如申請專利範圍第1項之半導體記憶體裝置，其中該控制模組接收電腦可執行指令，以控制序列輸入資料至該複數個記憶體庫之一者以及從該複數個記憶體庫之一者序列輸出資料之傳輸。
  7. 如申請專利範圍第6項之半導體記憶體裝置，其 中該控制模組控制該序列輸入資料之傳輸，以回應於包含於該序列輸入資料之一位址欄位中之位址資訊。
  8. 如申請專利範圍第6項之半導體記憶體裝置，其中該複數個記憶體庫、該複數個資料連結介面、以及該控制模組位於具有一單側墊結構之一單一封裝中。
  9. 如申請專利範圍第1項之半導體記憶體裝置，其中該複數個資料連結介面包括兩個資料連結介面。
  10. 如申請專利範圍第1項之半導體記憶體裝置，其中該複數個資料連結介面包括四個資料連結介面。
  11. 如申請專利範圍第1項之半導體記憶體裝置，其中該複數個資料連結介面序列地接收資料。
  12. 如申請專利範圍第1項之半導體記憶體裝置，其中該複數個資料連結介面序列地輸出資料。
  13. 如申請專利範圍第1項之半導體記憶體裝置，其中該複數個資料連結介面之各個包含一輸入資料埠和一輸出資料埠。
  14. 如申請專利範圍第1項之半導體記憶體裝置，其中該複數個記憶體庫係為複數個NAND快閃記憶體庫。
  15. 如申請專利範圍第1項之半導體記憶體裝置，其中該複數個資料連結介面可獨立控制，以存取在該複數個記憶體庫之任一者的任意位址。
  16. 如申請專利範圍第15項之半導體記憶體裝置，其中該複數個資料連結介面可獨立控制，以存取在該複數個記憶體庫之任一者的任意列。
  17. 如申請專利範圍第15項之半導體記憶體裝置，其中該複數個資料連結介面可獨立控制，以存取在該複數個記憶體庫之任一者的任意行。
  18. 如申請專利範圍第1項之半導體記憶體裝置，其中該複數個資料連結介面可獨立控制，以執行任何操作。
  19. 一種在一半導體記憶體裝置中控制一序列式資料連結介面與複數個記憶體庫之間的資料之傳輸之方法，該方法包括：(a)在一序列式資料連結介面接收一資料流；(b)解析該資料流，以擷取第一記憶體庫識別符；(c)更新對應於該第一記憶體庫的第一記憶體庫狀態指示器，用於指示該第一記憶體庫正被使用；以及(d)在該序列式資料連結介面與該第一記憶體庫之間路由(routing)資料。
  20. 如申請專利範圍第19項之方法，其中(c)包括設定一狀態暫存器中的一位元值。
  21. 如申請專利範圍第19項之方法，更包括：在(d)之後，更新該第一記憶體庫狀態指示器，以指示該第一記憶體庫不再被使用。
  22. 如申請專利範圍第19項之方法，更包括：(e)在該等序列式資料連結介面接收一第二資料流；(f)解析該第二資料流，以擷取一第二記憶體庫識別符；以及(i)更新對應於該第二記憶體庫的記憶體庫狀態指示 器，用於指示該第二記憶體庫正被使用；以及(j)在至少與執行(d)之時間期間重疊之一時間期間，在該序列式資料連結介面與該第二記憶體庫之間路由資料。
  23. 如申請專利範圍第19項之方法，其中(d)和(j)係使用個別處理執行緒來執行。
  24. 如申請專利範圍第19項之方法，更包括：(e)從該序列式資料連結介面接收針對儲存於一第二記憶體庫中的資料之請求；(f)更新對應於該第二記憶體庫的記憶體庫狀態指示器，用於指示該第二記憶體庫正被使用；以及(g)在至少與執行(d)之時間期間重疊之一時間期間，在該序列式資料連結介面與該第二記憶體庫之間路由資料。
  25. 如申請專利範圍第24項之方法，其中(d)和(g)係使用個別處理執行緒來執行。
  26. 一種半導體記憶體裝置，包括：複數個可獨立控制的記憶體庫；複數個資料連結介面，其操作以在該複數個資料連結介面之任一者以及該複數個可獨立控制的記憶體庫之任一者之間獨立地傳輸資料，該複數個資料連結介面係可操作以在非揮發性記憶體資料傳輸操作之期間，在重疊之時間週期上接收來自輸入接腳之資料或是將資料提供至輸出接腳，該複數個資料連結介面之每一者具有用以接收輸入資料而與該輸入接腳電通訊之輸入緩衝器及用以驅動輸出資料而與該輸出接腳電通訊之輸出驅動器。
  27. 如申請專利範圍第26項之半導體記憶體裝置，其中在該等重疊時間週期之期間所發生的該等非揮發性記憶體資料傳輸操作，係包括分頁讀取、程式化和抹除操作之中的至少一者。
  28. 如申請專利範圍第26項之半導體記憶體裝置，其中該複數個可獨立控制的記憶體庫包括非揮發性記憶體庫。
  29. 如申請專利範圍第28項之半導體記憶體裝置，其中該等非揮發性記憶體庫是快閃記憶體庫。
  30. 如申請專利範圍第29項之半導體記憶體裝置，其中該等快閃記憶體庫包括串聯之電晶體記憶體單元。
  31. 如申請專利範圍第29項之半導體記憶體裝置，其中該等快閃記憶體庫包括並聯之電晶體記憶體單元。
  32. 如申請專利範圍第26項之半導體記憶體裝置，其中該複數個可獨立控制的記憶體庫和該複數個資料連結介面位於具有一單側墊結構之該晶片封裝中，該等輸入/輸出接腳係將通過該封裝之資料耦合至該複數個資料連結介面。
  33. 如申請專利範圍第26項之半導體記憶體裝置，其中該複數個資料連結介面序列地接收資料。
  34. 一種在晶片封裝中的半導體記憶體裝置，包括：一時脈輸入接腳，在該晶片封裝中，用於接收一時脈信號；複數個可獨立控制的記憶體庫；以及 複數個資料連結介面，各個資料連結介面包括在該晶片封裝中的一輸入資料埠和一輸出資料埠，該複數個資料連結介面係與該時脈信號同步化，並操作以在非揮發性記憶體資料傳輸操作之期間，在該複數個資料連結介面之任一者以及該複數個記憶體庫之任一者之間獨立地傳輸資料，該複數個資料連結介面之每一者具有用以接收輸入資料而耦合至該輸入資料埠之輸入緩衝器及用以驅動輸出資料而耦合至該輸出資料埠之輸出驅動器。
  35. 如申請專利範圍第34項之半導體記憶體裝置，其中該複數個可獨立控制的記憶體庫包括非揮發性記憶體庫。
  36. 如申請專利範圍第35項之半導體記憶體裝置，其中該等非揮發性記憶體庫是快閃記憶體庫。
  37. 如申請專利範圍第36項之半導體記憶體裝置，其中該等快閃記憶體庫包括串聯之電晶體記憶體單元。
  38. 如申請專利範圍第36項之半導體記憶體裝置，其中該等快閃記憶體庫包括並聯之電晶體記憶體單元。
  39. 如申請專利範圍第34項之半導體記憶體裝置，其中該晶片封裝具有一單側墊結構。
  40. 一種在晶片封裝中的半導體記憶體裝置，包括：一時脈輸入接腳，在該晶片封裝中，用於接收一時脈信號；複數個可獨立控制的記憶體庫；以及複數個資料連結介面，用於序列地接收和輸出資料， 該複數個資料連結介面係與該時脈信號同步化，並操作以在非揮發性記憶體資料傳輸操作之期間，在該複數個資料連結介面之任一者以及該複數個記憶體庫之任一者之間獨立地傳輸資料。
  41. 如申請專利範圍第40項之半導體記憶體裝置，其中該複數個可獨立控制的記憶體庫包括非揮發性記憶體庫。
  42. 如申請專利範圍第41項之半導體記憶體裝置，其中該等非揮發性記憶體庫是快閃記憶體庫。
  43. 如申請專利範圍第42項之半導體記憶體裝置，其中該等快閃記憶體庫包括串聯之電晶體記憶體單元。
  44. 如申請專利範圍第42項之半導體記憶體裝置，其中該等快閃記憶體庫包括並聯之電晶體記憶體單元。
  45. 如申請專利範圍第40項之半導體記憶體裝置，其中該晶片封裝具有一單側墊結構。
  46. 一種在晶片封裝中的半導體記憶體裝置，包括：一時脈輸入接腳，在該晶片封裝中，用於接收一時脈信號；複數個可獨立控制的記憶體庫；以及複數個資料連結介面，用於以單位元寬度的資料流方式接收和輸出資料，該複數個資料連結介面係與該時脈信號同步化，並操作以在非揮發性記憶體資料傳輸操作之期間，在該複數個資料連結介面之任一者以及該複數個記憶體庫之任一者之間獨立地傳輸資料，該複數個資料連結介 面之每一者具有用以接收輸入資料之輸入緩衝器及用以驅動輸出資料之輸出驅動器。
  47. 如申請專利範圍第46項之半導體記憶體裝置，其中該複數個可獨立控制的記憶體庫包括非揮發性記憶體庫。
  48. 如申請專利範圍第47項之半導體記憶體裝置，其中該等非揮發性記憶體庫是快閃記憶體庫。
  49. 如申請專利範圍第48項之半導體記憶體裝置，其中該等快閃記憶體庫包括串聯之電晶體記憶體單元。
  50. 如申請專利範圍第48項之半導體記憶體裝置，其中該等快閃記憶體庫包括並聯之電晶體記憶體單元。
  51. 如申請專利範圍第46項之半導體記憶體裝置，其中該晶片封裝具有一單側墊結構。
  52. 一種定址快閃記憶體裝置中之至少一記憶體庫的方法，包含：於複數個介面之任一者上接收資料流；判定與該資料流相關的快閃記憶體庫；及從該複數個介面之該任一者定址該快閃記憶體庫。
  53. 如申請專利範圍第52項之方法，其中判定與該資料流相關的該快閃記憶體庫包含解碼該資料流中之指令資料。
  54. 如申請專利範圍第52項之方法，其中接收該資料流包含於該複數個介面之任一者上接收單一位元寬的資料流。
  55. 如申請專利範圍第53項之方法，其中解碼該資料流中之指令資料包含分析該資料流以判定指令字元及行、列或庫位址字元之至少一者。
  56. 如申請專利範圍第52項之方法，進一步包含：於該複數個介面之另一者上接收進一步資料流；解碼該進一步資料流中之指令資料以判定與該進一步資料流相關的第二快閃記憶體庫；及定址該第二快閃記憶體庫而同時定址該快閃記憶體庫。
  57. 如申請專利範圍第52項之方法，進一步包含傳輸資料至或自該快閃記憶體庫。
  58. 一種具有至少一記憶體庫之快閃記憶體裝置，包括：複數個資料連結介面，其各組態成接收含有存取資料之資料流；及控制模組，用以回應於該存取資料中之資訊而判定與該資料流相關的該至少一記憶體庫之選定記憶體庫、及傳輸資料於該複數個資料連結介面的任一者與該選定記憶體庫之間。
  59. 如申請專利範圍第58項之裝置，其中該複數個資料連結介面之每一者係組態成輸出該資料流與讀取資料之一者。
  60. 如申請專利範圍第58項之裝置，其中該資料流為單一位元寬的資料流。
  61. 如申請專利範圍第60項之裝置，其中該存取資 料包括指令、位址、及記憶體庫識別符，該控制模組係回應於該記憶體庫識別符以判定該選定記憶體庫。
  62. 如申請專利範圍第61項之裝置，其中該複數個資料連結介面之每一者包括用以解碼該指令之指令解譯器。
  63. 如申請專利範圍第61項之裝置，其中該複數個資料連結介面之每一者係組態成回應於該指令及該位址以從該選定記憶體庫輸出讀取資料，當該指令相應於讀取操作時。
  64. 如申請專利範圍第63項之裝置，其中從該選定記憶體庫所提供之輸出資料被平行地提供，且該複數個資料連結介面之每一者包括用以將該輸出資料轉換成單一位元寬資料流之該讀取資料的並聯至串聯電路。
  65. 如申請專利範圍第60項之裝置，其中該複數個資料連結介面之每一者包括用以將該單一位元寬資料流轉換成並聯資料的串聯至並聯電路。
  66. 如申請專利範圍第58項之裝置，其中該控制模組包括開關電路，用以將該複數個資料連結介面之一者耦合與該選定記憶體庫。
  67. 如申請專利範圍第66項之裝置，其中該開關電路將該複數個資料連結介面之任一者上所接收的該存取資料之指令資訊及位址資訊耦合至該選定記憶體庫與另一記憶體庫之一者。
  68. 如申請專利範圍第67項之裝置，其中該開關電路將該指令資訊與該位址資訊耦合為資料之並聯位元。
  69. 如申請專利範圍第67項之裝置，其中該開關電路係可控制的以將來自該選定記憶體庫與另一記憶體庫之一者的輸出資料耦合至該複數個資料連結介面之任一者。
  70. 如申請專利範圍第67項之裝置，其中該存取資料包括程式資料，且該開關電路係可控制的以將來自該複數個資料連結介面之任一者的該程式資料耦合至該選定記憶體庫與另一記憶體庫之一者。
  71. 一種半導體記憶體裝置，包含：複數個快閃記憶體區塊，該複數個快閃記憶體區塊之每一者具有個別的列解碼電路及個別的感測放大器電路；至少一介面，其可操作以：i)於該至少一介面之輸入埠上共同地接收位址及指令資料兩者；ii)定址該等快閃記憶體區塊；及iii)在重疊時間週期中啟始該快閃記憶體區塊之至少兩者中所執行的操作，及該至少一介面及該快閃記憶體區塊被提供於該半導體記憶體裝置之單一晶片中。
  72. 如申請專利範圍第71項之半導體記憶體裝置，其中該至少一介面可操作以序列地傳遞資料。
  73. 如申請專利範圍第71項之半導體記憶體裝置，其中該至少一介面包含輸出資料埠。
  74. 如申請專利範圍第73項之半導體記憶體裝置，其中該輸入埠為單向輸入資料埠，且該輸出資料埠為單向輸出資料埠。
  75. 如申請專利範圍第71項之半導體記憶體裝置， 其中該等操作之一被啟始於該等快閃記憶體區塊之至少一者中，而同時該等操作之第二及先前操作被執行於該快閃記憶體區塊之另一者中。
  76. 如申請專利範圍第71項之半導體記憶體裝置，其中該等操作包括分頁讀取、程式及拭除操作之至少兩者。
  77. 如申請專利範圍第71項之半導體記憶體裝置，其中該等操作包括資料傳輸操作。
  78. 如申請專利範圍第71項之半導體記憶體裝置，其中該等操作包括資料傳輸操作、及分頁讀取、程式和拭除操作之至少一者。
  79. 如申請專利範圍第71項之半導體記憶體裝置，其中該等操作係透過二或更多介面而被啟始。
  80. 如申請專利範圍第71項之半導體記憶體裝置，其中該複數個快閃記憶體區塊係多於兩個快閃記憶體區塊。
  81. 如申請專利範圍第80項之半導體記憶體裝置，其中該多於兩個快閃記憶體區塊係多於兩個快閃記憶體庫。
  82. 如申請專利範圍第71項之半導體記憶體裝置，其中該至少一介面係獨立地可控制以存取該等快閃記憶體區塊之任一者中的任何位址。
  83. 如申請專利範圍第82項之半導體記憶體裝置，其中該至少一介面係進一步獨立地可控制以存取該等快閃記憶體區塊之任一者中的任何列。
  84. 如申請專利範圍第82項之半導體記憶體裝置，其中該至少一介面係進一步獨立地可控制以存取該等快閃 記憶體區塊之任一者中的任何行。
  85. 如申請專利範圍第71項之半導體記憶體裝置，其中該等快閃記憶體區塊為快閃記憶體庫。
  86. 如申請專利範圍第85項之半導體記憶體裝置，其中該快閃記憶體庫為NAND快閃記憶體庫。
  87. 一種於一具有複數個快閃記憶體區塊之半導體記憶體裝置中所執行的方法，該複數個快閃記憶體區塊之每一者具有個別的列解碼電路及個別的感測放大器電路，而該方法包含：於一介面之輸入埠上共同地接收位址及指令資料兩者；使用該介面以啟始該等快閃記憶體區塊之至少兩者中的操作；及執行該等操作於重疊時間週期中以及於其包括該等快閃記憶體區塊之該半導體記憶體裝置的單一晶片中，及其中該等操作之每一者被執行於該至少兩個快閃記憶體區塊之個別一者中。
  88. 如申請專利範圍第87項之方法，其中該等操作包括分頁讀取、程式及拭除操作之至少兩者。
  89. 如申請專利範圍第87項之方法，其中該等操作包括資料傳輸操作。
  90. 如申請專利範圍第87項之方法，其中該等操作包括資料傳輸操作、及分頁讀取、程式和拭除操作之至少一者。
  91. 如申請專利範圍第87項之方法，其中該半導體 記憶體裝置進一步包括至少兩個介面，該介面為該至少兩個介面之一。
  92. 如申請專利範圍第87項之方法，其中該介面可操作以序列地傳遞資料。
  93. 如申請專利範圍第87項之方法，其中該介面包含輸出資料埠。
  94. 如申請專利範圍第87項之方法，其中該等快閃記憶體區塊為快閃記憶體庫。
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