KR102253703B1

KR102253703B1 - 저전력 모드에서 전력 소모를 줄일 수 있는 반도체 장치와 이를 포함하는 시스템

Info

Publication number: KR102253703B1
Application number: KR1020140101251A
Authority: KR
Inventors: 최광희; 권오성; 정태민
Original assignee: 삼성전자주식회사
Priority date: 2014-08-06
Filing date: 2014-08-06
Publication date: 2021-05-20
Also published as: US9804987B2; US20160041604A1; KR20160017542A

Abstract

저전력 모드에서 전력 소모를 줄일 수 있는 반도체 장치가 개시된다. 상기 반도체 장치는 제1시점에서 천이하는 제1진입 신호를 검출하고, 검출의 결과에 따라 파워 세이빙 모드로의 진입을 지시하는 검출 신호를 출력하는 제1입출력 회로와, 상기 제1시점보다 빠른 제2시점에서 천이하는 제2진입 신호를 수신하는 제2입출력 회로와, 상기 진입을 지시하는 상기 검출 신호에 응답하여, 상기 제2입출력 회로로 공급되는 파워를 차단하는 제어 회로를 포함한다.

Description

저전력 모드에서 전력 소모를 줄일 수 있는 반도체 장치와 이를 포함하는 시스템{SEMICONDUCTOR DEVICE FOR REDUCING POWER CONSUMPTION AT LOW POWER MODE AND SYSTEM INCLUDING SAME}

본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 복수의 레인들을 사용하면서 저전력 모드에서 전력 소모를 줄일 수 있는 반도체 장치와 이를 포함하는 시스템에 관한 것이다.

PCI 익스프레스(Peripheral Component Interconnect Express(PCIe))는 PCI 버스 표준 또는 PCI-X(Peripheral Component Interconnect eXtended) 버스 표준을 대체하기 위해 디자인된 고속 직렬 컴퓨터 확장(high-speed serial computer expansion) 버스 표준이다.

PCIe는 레인(lane)을 사용한다. 상기 레인은 2개의 차동 시그널링 쌍들(two differential signaling pairs)을 포함한다. 한 쌍은 데이터를 수신하기 위해 사용되고, 나머지 한 쌍은 데이터를 전송하기 위해 사용된다.

PCIe는 1개, 2개, 4개, 8개, 12개, 16개, 또는 32개의 레인들을 포함하는 링크(link)를 사용한다.

PCIe를 지원하는 반도체 장치가 저전력 모드(low power mode)인 L1 상태 또는 L1 모드로 진입하더라도, 빠른 웨이크업을 위해 상기 반도체 장치는 복수의 레인들 각각에 접속된 복수의 PMA들(physical medium attachment sublayers) 각각으로 파워를 공급해야 한다.

따라서, 복수의 PMA들을 포함하고 PCIe를 지원하는 반도체 장치가 저전력 모드에서 동작하더라도 빠른 웨이크업을 위해 스탠바이 상태를 유지하는 상기 복수의 PMA들에 의해 상당히 많은 파워가 소모된다.

본 발명이 이루고자 하는 기술적인 과제는 저전력 모드에서 파워 소모를 줄이기 위해 복수의 입출력 회로들(예컨대, 복수의 PMA들) 중에서 어느 하나만을 이용하여 웨이크업을 수행할 수 있는 반도체 장치와 이를 포함하는 시스템을 제공하는 것이다.

본 발명의 실시 예에 따른 반도체 장치는 제1시점에서 천이하는 제1진입 신호를 검출하고, 검출의 결과에 따라 파워 세이빙 모드로의 진입을 지시하는 검출 신호를 출력하는 제1입출력 회로와, 상기 제1시점보다 빠른 제2시점에서 천이하는 제2진입 신호를 수신하는 제2입출력 회로와, 상기 진입을 지시하는 상기 검출 신호에 응답하여, 상기 제2입출력 회로로 공급되는 파워를 차단하는 제어 회로를 포함한다. 상기 제1진입 신호는 상기 제1시점 이전에 적어도 한번 토글링할 수 있다.

상기 반도체 장치는 PCIe(Peripheral Component Interconnect Express) 장치이고, 상기 진입을 지시하는 상기 검출 신호는 EIOS(electrical idle ordered set)의 검출에 관련된 신호일 수 있다.

상기 제1입출력 회로는 제3시점에서 천이하는 제1탈출 신호를 검출하고, 검출의 결과에 따라 상기 파워 세이빙 모드로부터의 탈출을 지시하는 상기 검출 신호를 생성하고, 상기 제어 회로는, 상기 탈출을 지시하는 상기 검출 신호에 응답하여, 상기 제2입출력 회로로 상기 파워를 다시 공급하고, 상기 제2입출력 회로는 상기 제3시점보다 느린 제4시점에서 천이하는 제2탈출 신호를 수신한다.

상기 제1탈출 신호는 상기 제3시점 이후에 적어도 한번 토글링할 수 있다. 상기 탈출을 지시하는 상기 검출 신호는 EIEOS(electrical idle exit ordered set)의 검출에 관련된 신호일 수 있다.

상기 제1입출력 회로는 상기 EIOS와 상기 EIEOS 중에서 어느 하나를 검출하고 상기 검출 신호를 생성하는 스퀄치 검출기를 포함한다.

상기 제1입출력 회로와 상기 제2입출력 회로는 물리 계층(physical layer)에 구현된 PMA(physical medium attachment sublayer)일 수 있다.

상기 제어 회로는 상기 물리 계층에 구현되고, 상기 검출 신호에 응답하여 제어 신호를 생성하는 PCS(physical coding sublayer)와, 상기 제어 신호에 기초하여, 상기 제2입출력 회로로의 상기 파워의 공급을 제어하는 전력 관리 유닛을 포함한다.

본 발명의 실시 예에 따른 반도체 시스템은 제1반도체 장치와, 제2반도체 장치와, 상기 제1반도체 장치와 상기 제2반도체 장치 사이에 접속된 제1레인과 제2레인을 포함한다. 상기 제2반도체 장치는 상기 제1레인에 접속되고, 제1시점에서 천이하는 제1진입 신호를 검출하고, 검출의 결과에 따라 파워 세이빙 모드로의 진입을 지시하는 검출 신호를 출력하는 제1입출력 회로와, 상기 제2레인에 접속되고, 상기 제1시점보다 빠른 제2시점에서 천이하는 제2진입 신호를 수신하는 제2입출력 회로와, 상기 진입을 지시하는 상기 검출 신호에 응답하여, 상기 제2입출력 회로로 공급되는 파워를 차단하는 제어 회로를 포함한다.

상기 제1반도체 장치와 상기 제2반도체 장치 각각은 PCIe(peripheral component interconnect express) 장치이고, 상기 진입을 지시하는 상기 검출 신호는 EIOS(electrical idle ordered set)의 검출에 관련되고, 상기 탈출을 지시하는 상기 검출 신호는 EIEOS(electrical idle exit ordered set)에 관련된다.

본 발명의 실시 예에 따른 반도체 장치는 파워 세이빙 모드로 진입한 후 복수의 입출력 회로들(또는 복수의 PMA들) 중에서 어느 하나로만 파워를 공급하고 나머지 입출력 회로들로 공급되는 각 파워를 차단할 수 있으므로, 상기 파워 세이빙 모드에서 상기 반도체 장치의 전력 소모를 감소시킬 수 있는 효과가 있다.

또한, 상기 반도체 장치는 상기 파워 세이빙 모드로부터 탈출할 때 파워를 공급받는 어느 하나의 입출력 회로만을 이용하여 상대편 반도체 장치로부터 출력된 탈출 신호를 감지하고 감지의 경과에 따라 차단된 각 파워를 나머지 입출력 회로들 각각으로 공급할 수 있는 효과가 있다.

또한, 상기 반도체 장치는 입출력 회로들 각각의 파워 상태를 독립적으로 제어할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 시스템의 블록도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 시스템의 블록도이다.
도 3은 도 2에 도시된 제2반도체 장치의 물리 계층의 상세 블록도를 나타낸다.
도 4는 도 3에 도시된 제2반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 방법을 설명하기 위한 플로우차트이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 반도체 시스템의 블록도이다.

도 1을 참조하면, 반도체 시스템(100A)은 링크(link; 110)를 통해 서로 접속된 제1반도체 장치(200A)와 제2반도체 장치(300A)를 포함한다. 실시 예들에 따라, 각 반도체 장치(200A와 300A)는 솔리드 스테이트 드라이브(solid state drive)로 구현될 수 있다. 다른 실시 예들에 따라, 제1반도체 장치(200A)는 마스터(master)의 기능을 수행할 수 있고, 제2반도체 장치(300A)는 슬레이브(slave)의 기능을 수행할 수 있다.

제1반도체 장치(200A)와 제2반도체 장치(300A)는 링크(110)를 통해 데이터를 송수신할 수 있다. 예컨대, 링크(110)는 복수의 레인들(LANE1~LANEm; m은 2 이상의 자연수)을 포함할 수 있다. 예컨대, m은 2, 4, 8, 12, 16, 또는 32일 수 있으나 이에 한정되는 것은 아니다.

링크(link)는 2개의 반도체 장치들 사이의 통신 접속(communication connection)을 의미하고, 레인(lane)은 2개의 반도체 장치들 사이의 하나의 전송/수신 쌍 접속(single transmit/receive pair connection)을 의미한다. 2개의 반도체 장치들은 동시에 하나의 레인에서 양 방향(both directions)으로 데이터를 송수신할 수 있다.

링크(110)는 고속 직렬 인터페이스(high-speed serial interface)를 의미할 수 있다.

제2반도체 장치(300A)는 복수의 입출력 회로들(320-1~320-m)과 제어 회로 (330A)를 포함한다. 실시 예에 따라, 복수의 입출력 회로들(320-1~320-m)은 물리 계층(phisical layer)에 구현될 수 있다. 다른 실시 예에 따라, 제어 회로(330A)는 물리 계층에 구현될 수 있다.

제2반도체 장치(300A)는, 복수의 레인들(LANE1~LANEm) 중에서 제1레인을 통해 입력된 파워 모드 지시 신호를 이용하여, 복수의 레인들(LANE1~LANEm) 중에서 상기 제1레인을 제외한 나머지 제2레인들 각각의 파워 상태(power state)를 제어할 수 있다.

상기 파워 모드 지시 신호는 파워 세이빙 모드(power saving mode), 로우 파워 모드(low power mode), 아이들 모드(idle mode), 또는 L1 상태로의 진입을 지시하는 진입 신호(entry signal)를 의미할 수 있다.

또한, 상기 파워 모드 지시 신호는 상기 파워 세이빙 모드, 상기 로우 파워 모드, 상기 아이들 모드, 또는 상기 L1 상태로부터의 탈출을 지시하는 탈출 신호 (exit signal)일 수 있다.

실시 예들에 따라, 파워 상태는 해당하는 입출력 회로로 파워(또는 작동 전압)를 공급하는 파워-온 상태, 해당하는 입출력 회로로 공급되는 파워를 차단하는 파워-오프 상태, 또는 링크 파워 상태(link power state)를 의미할 수 있다.

제1입출력 회로(320-1)는 제1레인(LANE1)에 전기적으로 접속되고, 복수의 제2입출력 회로들(320-2~320-m) 각각은 복수의 제2레인들(LANE2~LANEm) 각각에 전기적으로 접속된다.

데이터가 송신 및/또는 수신되는 동안, 제1반도체 장치(200A)와 제2반도체 장치 (300A)는 복수의 레인들(LANE1~LANEm)을 이용하여 병렬적으로 또는 동시에 데이터를 송신 및/또는 수신할 수 있다.

파워 세이빙 모드, 로우 파워 모드, 또는 L1 상태로 진입할 때, 각 입출력 회로(320-1~320-m)는 각 레인(LANE1~LANEm)을 통해 수신되는 진입 신호를 검출하고, 검출의 결과에 따라 생성된 각 검출 신호(DET1~DETm)를 제어 회로(330A)로 전송할 수 있다.

제어 회로(330A)는, 검출 신호들(DET1~DETm) 중에서 적어도 하나에 응답하여, 제1입출력 회로(320-1)를 제외한 복수의 제2입출력 회로들(320-2~320-m) 각각으로 공급되는 각 파워(PW2~PWm)를 차단할 수 있다.

상기 파워 세이빙 모드, 상기 로우 파워 모드, 또는 상기 L1 상태로부터 탈출할 때, 제1입출력 회로(320-1)는 제1레인(LANE1)을 통해 수신된 탈출 신호를 검출하고, 검출의 결과에 따라 생성된 제1검출 신호(DET1)를 제어 회로(330A)로 전송할 수 있다.

따라서, 제어 회로(330A)는, 제1검출 신호(DET1)에 응답하여, 차단된 각 파워(PW2~PWm)를 복수의 제2입출력 회로들(320-2~320-m) 각각으로 다시 공급할 수 있다.

각 입출력 회로(320-1~320-m)를 포함하는 파워 도메인(power domain)은, 제어 회로(330A)의 제어에 따라, 독립적으로 제어될 수 있다.

도 2는 본 발명의 다른 실시 예에 따른 반도체 시스템의 블록도이다. 도 2를 참조하면, 반도체 시스템(100B)은 링크(110)를 통해 서로 접속된 제1반도체 장치 (200B)와 제2반도체 장치(300B)를 포함한다.

도 2에서는 설명의 편의를 위해, 각 반도체 장치(200B와 300B)는 PCIe (peripheral component interconnect express) 장치라고 가정한다.

제1PCIe 장치(200B)는 데이터 링크 계층(210)과 물리 계층(220)을 포함한다. 물리 계층(220)은 PCS(physical coding sublayer; 230)와 복수의 PMA들(physical medium attachment sublayers; 240-1~240-m)을 포함한다.

제2PCIe 장치(300B)는 물리 계층(310)과 데이터 링크 계층(340)을 포함한다. 물리 계층(310)은 복수의 PMA들(320-1~320-m)과 PCS(330)을 포함한다.

본 명세서에서는 http://www.pcisig.com에서 제공하는 PCI Express Base 3.0 Specification의 내용을 참조(reference)로서 포함한다. 따라서, 본 명세서에서는 PCI Express Base 3.0 Specification에서 정의된 용어와 동일한 용어는 동일한 의미를 갖는 것으로 이해되어야 한다.

제1PCIe 장치(200B)와 제2PCIe 장치(300B)는 복수의 레인들(LANE1~LANEm)을 이용하여 동시에 데이터를 송수신할 수 있다.

제1PCIe 장치(200B)와 제2PCIe 장치(300B) 사이에 m개의 레인들 (LANE1~LANEm)이 접속됨으로써, 제1PCIe 장치(200B)와 제2PCIe 장치(300B) 사이의 데이터 처리량(data throughput)은 하나의 레인을 사용할 때의 데이터 처리량보다 m배가 된다.

도 3은 도 2에 도시된 제2반도체 장치의 물리 계층의 상세 블록도를 나타낸다. 도 2와 도 3을 참조하면, 물리 계층(310)은 복수의 PMA들(320-1~320-m)과 PCS(330)를 포함한다. 실시 예들에 따라, 전력 관리 유닛(power management unit(PMU); 332)은 물리 계층(310)에 구현될 수도 있고 구현되지 않을 수도 있다.

도 3의 각 PMA(320-1~320-m)은 도 1의 각 입출력 회로(320-1~320-m)에 대응될 수 있고, 도 3의 PCS(330)와 PMU(332)는 도 1의 제어 회로(330A)에 대응될 수 있다.

제1PMA(320-1)은 신호 검출기(321-1), 수신기(323-1), 수신 신호 처리 회로 (325-1), 송신 신호 처리 회로(327-1), 및 송신기(329-1)를 포함한다.

신호 검출기(321-1)는 제1레인(LANE1)을 통해 수신되는 제1차동 수신 신호들 (RX1P와 RX1N), 특히 진입 신호 또는 탈출 신호를 검출하고 제1검출 신호(DET1)를 PCS(330)로 전송할 수 있다.

수신기(323-1)는 제1차동 수신 신호들(RX1P와 RX1N)의 차이를 증폭하고, 증폭된 신호들을 수신 신호 처리 회로(325-1)로 전송한다.

수신 신호 처리 회로(325-1)는 증폭된 신호들을 PCS(330)에서 처리될 수 있는 신호들로 변환한다.

송신 신호 처리 회로(327-1)는 PCS(330)로부터 출력된 신호들을 송신기(329-1)에서 처리될 수 있는 신호들로 변환한다.

송신기(329-1)는 송신 신호 처리 회로(327-1)의 출력 신호들의 차이를 증폭하고 증폭된 신호들을 제1차동 송신 신호들(TX1P와 TX1N)로서 출력한다.

제2PMA(320-2)은 신호 검출기(321-2), 수신기(323-2), 수신 신호 처리 회로 (325-2), 송신 신호 처리 회로(327-2), 및 송신기(329-2)를 포함한다.

신호 검출기(321-2)는 제2레인(LANE2)을 통해 수신되는 제2차동 수신 신호들 (RX2P와 RX2N), 특히 진입 신호 또는 탈출 신호를 검출하고 제2검출 신호(DET2)를 PCS(330)로 전송할 수 있다.

수신기(323-2)는 제2차동 수신 신호들(RX2P와 RX2N)의 차이를 증폭하고 증폭된 신호들을 수신 신호 처리 회로(325-2)로 전송한다.

수신 신호 처리 회로(325-2)는 증폭된 신호들을 PCS(330)에서 처리될 수 있는 신호들로 변환한다.

송신 신호 처리 회로(327-2)는 PCS(330)로부터 출력된 신호들을 송신기(329-2)에서 처리될 수 있는 신호들로 변환한다.

송신기(329-2)는 송신 신호 처리 회로(327-2)의 출력 신호들의 차이를 증폭하고 증폭된 신호들을 제2차동 송신 신호들(TX2P와 TX2N)로서 출력한다.

제mPMA(320-m)은 신호 검출기(321-m), 수신기(323-m), 수신 신호 처리 회로 (325-m), 송신 신호 처리 회로(327-m), 및 송신기(329-m)를 포함한다.

신호 검출기(321-m)는 제m레인(LANEm)을 통해 수신되는 제m차동 수신 신호들 (RXmP와 RXmN), 특히 진입 신호 또는 탈출 신호를 검출하고 제m검출 신호(DETm)를 PCS(330)로 전송할 수 있다.

수신기(323-m)는 제m차동 수신 신호들(RXmP와 RXmN)의 차이를 증폭하고 증폭된 신호들을 수신 신호 처리 회로(325-m)로 전송한다.

수신 신호 처리 회로(325-m)는 증폭된 신호들을 PCS(330)에서 처리될 수 있는 신호들로 변환한다.

송신 신호 처리 회로(327-m)는 PCS(330)로부터 출력된 신호들을 송신기(329-m)에서 처리될 수 있는 신호들로 변환한다.

송신기(329-m)는 송신 신호 처리 회로(327-m)의 출력 신호들의 차이를 증폭하고 증폭된 신호들을 제m차동 송신 신호들(TXmP와 TXmN)로서 출력한다.

각 신호 검출기(321-1~321-m)는 진입 신호 또는 탈출 신호를 검출하고 각 검출 신호(DET1~DETm)를 제어 회로(330)로 전송할 수 있다.

실시 예에 따라, 각 신호 검출기(321-1~321-m)는 각 레인(LANE1~LANEm)에 통신 신호(예컨대, 진입 신호 또는 탈출 신호)의 존재를 차동적으로 검출하는 기능을 수행할 수 있다. 따라서, 각 신호 검출기(321-1~321-m)는 스퀄치 검출기(squelch detector)로 구현될 수 있다.

예컨대, 진입 신호는 EIOS(electrical idle ordered set)일 수 있고, 탈출 신호는 EIEOS(electrical idle exit ordered set)일 수도 있다.

PCS(330)는, 검출 신호들(DET1~DETm) 중에서 적어도 하나에 응답하여, 제어 신호(CTRL)를 생성할 수 있다.

PMU(332)는, 제어 신호(CTRL)에 응답하여, 각 PMA(320-1~320-m)로 각 파워 (PW1~PWm)를 공급하거나 차단할 수 있다. 즉, PMU(332)는 각 PMA(320-1~320-m)의 파워(또는 파워 상태)를 독립적으로 제어할 수 있다.

예컨대, 제1PMA(320-1)로 공급되는 파워(PW1)는 항상 유지될 수 있다.

도 1과 도 3에 도시된 각 기호(PW1~PWm)는 각 PMA(320-1~320-m)로 공급되는 파워를 의미하는 것으로 도시되어 있으나, 실시 예에 따라 각 기호(PW1~PWm)는 각 PMA(320-1~320-m)로 파워의 공급과 차단을 제어하는 스위치 신호를 의미할 수 있다.

도 4는 도 3에 도시된 제2반도체 장치의 동작을 설명하기 위한 타이밍도이다. 도 2부터 도 4를 참조하면, 데이터 송수신 상태 또는 L0 상태에서, PCIe 장치들(200B와 300B)은 각 레인(LANE1, LANE2, ..., LANEm)을 통해 각 데이터 (DATA11, DATA12, ..., DATA1m)를 송수신할 수 있다.

L0 상태에서 일정 시간 동안, PCIe 장치들(200B와 300B) 사이에서 데이터의 송수신이 없을 때, 제2PCIe 장치(300B)의 전력 소모를 줄이기 위해, 제1PCIe 장치 (200B)는 각 진입 신호(예컨대, EIOS1~EIOSm)를 각 레인(LANE1~LANEm)으로 전송한다.

도 4에 도시된 바와 같이, 제1레인(LANE1)을 통해 전송되는 제1진입 신호 (EIOS1)는 제1시점(T1)에서 천이(transition)한다. 도 4에서는 설명의 편의를 위해, 제1진입 신호(EIOS1)가 제1시점(T1)에서 제1레벨(예컨대, 하이 레벨)로부터 제2레벨(예컨대, 로우 레벨)로 천이하는 예가 도시되어 있으나 이에 한정되는 것은 아니다.

그러나, 제1레인(LANE1)을 제외한 각 레인(LANE2~LANEm)을 통해 전송되는 각 진입 신호(EIOS2~EIOSm)는 제1시점(T1)보다 빠른 제2시점(T2)에서 천이한다. 여기서, 천이는 제1진입 신호(EIOS1)의 변동 또는 차동 신호들인 제1진입 신호(EIOS1)의 차이의 변동을 의미할 수 있다.

각 PMA(320-1~320-m)에 구현된 각 신호 검출기(321-1~321-m)는 각 진입 신호, 예컨대 각 EIOS(EIOS1~EIOSm)를 검출하고, 검출의 결과에 따라 생성된 각 검출 신호(DET1~DETm)를 PCS(330)로 전송한다.

PCS(330)는 각 검출 신호(DET1~DETm)에 응답하여 제어 신호(CTRL)를 생성한다. PCS(330)는, 제1시점(T1)에서 천이하는 제1진입 신호(EIOS1)에 기초하여 생성된 제1검출 신호(DET1)에 응답하여, 파워 세이빙 모드로의 진입을 제어할 수 있다.

예컨대, 제1PMA(320-1)로 공급되는 파워(PW1)가 유지되도록 설계된 경우, 제어 신호(CTRL)에 따라 동작하는 PMU(332)는 제1PMA(320-1)로 공급되는 파워(PW1)만을 유지하고, 나머지 PMA들(320-2~320-m) 각각으로 공급되는 각 파워(PW2~PWm)를 차단할 수 있다.

따라서 링크(110)의 파워 상태(간단히, '링크 파워 상태'라 한다)는 L1 상태(L1 모드)로부터 L0 상태(또는 L0 모드)로 변경될 수 있다.

도 4에서는 설명의 편의를 위해, 제1시점(T1)에서 천이하는 하나의 제1진입 신호(EIOS1)가 도시되어 있으나, 실시 예들에 따라 제1진입 신호(EIOS1)는 제1시점 (T1) 이전에 적어도 한번 토글링(toggling)할 수 있다. 이에 따라, 제1검출 신호 (DET1)는 여러번 토글링할 수 있다.

실시 예에 따라, PCS(330)는 제1시점(T1)에서 생성된 제1검출 신호(DET1)에 응답하여 파워 세이빙 모드로 진입하기 위한 제어 신호(CTRL)를 생성할 수 있다. 다른 실시 예에 따라, PCS(330)는 여러번 토글링하는 제1검출 신호(DET1)에 응답하여 파워 세이빙 모드로 진입하기 위한 제어 신호(CTRL)를 생성할 수 있다.

도 4에 예시적으로 도시된 바와 같이, 제1진입 신호(EIOS1)의 길이(length)는 각 진입 신호(EIOS2~EIOSm)의 길이보다 상대적으로 길다.

제2PCIe 장치(300B)로 데이터를 전송하고자 하는 제1PCIe 장치(200B)는 각 탈출 신호, 예컨대 각 EIEOS(EIEOS1~EIEOSm)를 각 레인(LANE1~LANEm)으로 전송한다.

도 4에 도시된 바와 같이, 제1레인(LANE1)을 통해 전송되는 제1탈출 신호 (EIEOS1)는 제3시점(T3)에서 천이한다. 그러나, 제1레인(LANE1)을 제외한 각 레인 (LANE2~LANEm)을 통해 전송되는 각 탈출 신호(EIEOS2~EIEOSm)는 제3시점(T3)보다 느린 제4시점(T4)에서 천이한다. 시간의 흐름의 순서로 볼 때, 제1시점(T1)은 제2시점(T2)보다 늦고, 제3시점(T3)은 제1시점(T1)보다 늦고, 제4시점(T4)은 제3시점 (T3)보다 늦다.

각 PMA(320-1~320-m)에 구현된 각 신호 검출기(321-1~321-m)는 각 탈출 신호, 예컨대 각 EIEOS(EIEOS1~EIEOSm)를 검출하고, 검출의 결과에 따라 생성된 각 검출 신호(DET1~DETm)를 PCS(330)로 전송한다.

PCS(330)는 각 검출 신호(DET1~DETm)에 응답하여 제어 신호(CTRL)를 생성한다. PCS(330)는, 제3시점(T3)에서 천이하는 제1탈출 신호(EIEOS1)에 기초하여 생성된 제1검출 신호(DET1)에 응답하여, 파워 세이빙 모드로부터 탈출을 제어할 수 있다.

제1PMA(320-1)의 신호 검출기(321-1)만이 활성화 상태를 유지하고 있으므로, 신호 검출기(321-1)는 제1탈출 신호, 예컨대 제1EIEOS(EIEOS1)를 검출하고, 제1검출 신호(DET1)를 생성하고, 생성된 제1검출 신호(DET1)를 PCS(330)로 전송한다.

PCS(330)는, 제1검출 신호(DET1)에 응답하여, 제어 신호(CTRL)를 PMU(332)로 전송한다. PMU(332)는 제어 신호(CTRL)에 응답하여, 차단된 각 파워(PW2~PWm)를 각 PMA(320-2~320-m)로 다시 공급할 수 있다.

각 파워(PW2~PWm)의 공급에 따라 각 PMA(320-2~320-m)가 웨이크-업되면, 링크 파워 상태는 L1 상태로부터 L0 상태로 전환된다. 따라서, 제2PCIe 장치(300B)는 데이터 송수신을 준비할 수 있다.

도 4에서는 설명의 편의를 위해, 제3시점(T3)에서 천이하는 하나의 제1탈출 신호(EIEOS1)가 도시되어 있으나, 실시 예들에 따라, 제1탈출 신호(EIEOS1)는 제3시점(T3) 이후에 적어도 한번 토글링할 수 있다. 이에 따라, 제1검출 신호(DET1)는 여러번 토글링할 수 있다.

실시 예에 따라, PCS(330)는 제3시점(T3)에서 생성된 제1검출 신호(DET1)에 응답하여 파워 세이빙 모드로부터 탈출하기 위한 제어 신호(CTRL)를 생성할 수 있다. 다른 실시 예에 따라, PCS(330)는 여러번 토글링하는 제1검출 신호(DET1)에 응답하여 파워 세이빙 모드로부터 탈출하기 위한 제어 신호(CTRL)를 생성할 수 있다.

도 4에 예시적으로 도시된 바와 같이, 제1탈출 신호(EIEOS1)의 길이(length)는 각 탈출 신호(EIEOS2~EIEOSm)의 길이보다 상대적으로 길다.

도 5는 본 발명의 실시 예에 따른 방법을 설명하기 위한 플로우차트이다.

도 1부터 도 5를 참조하면, 제2반도체 장치(300A)의 제1입출력 회로(320-1)는 제1레인(LANE1)을 통해 입력되고 제1시점(T1)에서 천이하는 제1진입 신호 (EIOS1)를 검출하고, 파워 세이빙 모드로의 진입을 지시하는 제1검출 신호(DET1)를 제어 회로(330A)로 전송한다(S110).

제어 회로(330A)는, 제1검출 신호(DET1)를 이용하여, 제1입출력 회로(320-1)를 제외한 모든 나머지 제2입출력 회로들(320-2~320-m)로 공급되는 각 파워 (PW2~PWm)를 차단할 수 있다(S120).

파워-온 상태를 유지하는 제1입출력 회로(320-1)는 제1레인(LANE1)을 통해 입력되고 제3시점(T3)에서 천이하는 제1탈출 신호(EIEOS1)를 검출하고, 파워 세이빙 모드로부터 탈출을 지시하는 제1검출 신호(DET1)를 제어 회로(330A)로 전송한다 (S130).

제어 회로(330A)는, 제1검출 신호(DET1)에 기초하여, 차단된 각 파워 (PW2~PWm)를 제2입출력 회로들(320-2~320-m)로 다시 공급한다(S140).

제1반도체 장치(200A)와 제2반도체 장치(300A)는 각 레인(LANE1~LANEm)을 통해 데이터를 송수신할 수 있다(S150).

상술한 바와 같이, 제어 회로(330A) 또는 PCS(330)는 진입 신호들 (EIOS1~EIOSm)에 관련된 검출 신호들(DET1~DETm) 각각의 활성화 타이밍을 판단하고, 검출 신호들(DET1~DETm) 중에서 가장 늦게 활성화되는 제1검출 신호(DET1)에 응답하여 제2입출력 회로들(320-2~320-m)로 공급되는 파워들(PW2~PWm)를 차단할 수 있다(S120).

또한, 제어 회로(330A) 또는 PCS(330)는 탈출 신호들(EIEOS1~EIEOSm)에 관련된 검출 신호들(DET1~DETm) 각각의 활성화 타이밍을 판단하고, 검출 신호들 (DET1~DETm) 중에서 가장 먼저 활성화되는 제1검출 신호(DET1)에 응답하여 제2입출력 회로들(320-2~320-m)로 파워들(PW2~PWm)을 다시 공급할 수 있다(S140).

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100A, 100B; 반도체 시스템
200A; 제1반도체 장치
200B; 제1PCIe 장치
300A; 제2반도체 장치
300B; 제2PCIe 장치
320-1~320-m; 입출력 회로 또는 PMA(physical medium attachment sublayer)
330: PCS(physical coding sublayer)

Claims

제1레인의 데이터를 송신 및 수신하며, 제1시점에서 천이하는 제1진입 신호를 검출하고, 검출의 결과에 따라 파워 세이빙 모드로의 진입을 지시하는 제1검출 신호를 출력하는 제1입출력 회로;
제2레인의 데이터를 송신 및 수신하며 상기 제1시점보다 빠른 제2시점에서 천이하는 제2진입 신호를 검출하여 제2검출 신호를 출력하는 제2입출력 회로; 및
상기 제1시점에 대응하는 상기 제1검출 신호에 응답하여, 상기 제2입출력 회로로 공급되는 파워를 차단하는 제어 회로를 포함하는 반도체 장치.
제1항에 있어서,
상기 반도체 장치는 PCIe(Peripheral Component Interconnect Express) 장치이고,
상기 진입을 지시하는 상기 제1검출 신호는 EIOS(electrical idle ordered set)의 검출에 관련된 신호인 반도체 장치.
제2항에 있어서,
상기 제1입출력 회로는 제3시점에서 천이하는 제1탈출 신호를 검출하고, 검출의 결과에 따라 상기 파워 세이빙 모드로부터의 탈출을 지시하는 상기 제1검출 신호를 생성하고,
상기 제어 회로는, 상기 탈출을 지시하는 상기 제1검출 신호에 응답하여, 상기 제2입출력 회로로 상기 파워를 다시 공급하고,
상기 제2입출력 회로는 상기 제3시점보다 느린 제4시점에서 천이하는 제2탈출 신호를 수신하는 반도체 장치.
제3항에 있어서,
상기 탈출을 지시하는 상기 제1검출 신호는 EIEOS(electrical idle exit ordered set)의 검출에 관련된 신호인 반도체 장치.
제4항에 있어서,
상기 제1입출력 회로는 상기 EIOS와 상기 EIEOS 중에서 어느 하나를 검출하고 상기 제1검출 신호를 생성하는 스퀄치 검출기를 포함하는 반도체 장치.
제1항에 있어서,
상기 제1입출력 회로와 상기 제2입출력 회로는 물리 계층(physical layer)에 구현된 PMA(physical medium attachment sublayer)이고,
상기 제어 회로는,
상기 물리 계층에 구현되고, 상기 제1검출 신호 또는 상기 제2검출 신호에 응답하여 제어 신호를 생성하는 PCS(physical coding sublayer); 및
상기 제어 신호에 기초하여, 상기 제2입출력 회로로의 상기 파워의 공급을 제어하는 전력 관리 유닛을 포함하는 반도체 장치.
제1반도체 장치;
제2반도체 장치; 및
상기 제1반도체 장치와 상기 제2반도체 장치 사이에 접속된 제1레인과 제2레인을 포함하고,
상기 제2반도체 장치는,
상기 제1레인에 접속되고, 제1시점에서 천이하는 제1진입 신호를 검출하고, 검출의 결과에 따라 파워 세이빙 모드로의 진입을 지시하는 제1검출 신호를 출력하는 제1입출력 회로;
상기 제2레인에 접속되고, 상기 제1시점보다 빠른 제2시점에서 천이하는 제2진입 신호를 검출하여 제2검출 신호를 출력하는 제2입출력 회로; 및
상기 진입을 지시하는 상기 제1검출 신호에 응답하여, 상기 제2입출력 회로로 공급되는 파워를 차단하는 제어 회로를 포함하되,
상기 제1레인과 상기 제2레인 각각은 데이터를 송신 및 수신하는 신호 라인들을 포함하는 반도체 시스템.
제7항에 있어서,
상기 제1입출력 회로는 제3시점에서 천이하는 제1탈출 신호를 검출하고, 검출의 결과에 따라 상기 파워 세이빙 모드로부터의 탈출을 지시하는 상기 제1검출 신호를 생성하고,
상기 제어 회로는, 상기 탈출을 지시하는 상기 제1검출 신호에 응답하여, 상기 제2입출력 회로로 상기 파워를 다시 공급하고,
상기 제2입출력 회로는 상기 제3시점보다 느린 제4시점에서 천이하는 제2탈출 신호를 수신하는 반도체 시스템.
제8항에 있어서,
상기 제1반도체 장치와 상기 제2반도체 장치 각각은 PCIe(peripheral component interconnect express) 장치이고,
상기 진입을 지시하는 상기 제1검출 신호는 EIOS(electrical idle ordered set)의 검출에 관련되고,
상기 탈출을 지시하는 상기 제1검출 신호는 EIEOS(electrical idle exit ordered set)에 관련된 반도체 시스템.
제7항에 있어서,
상기 제1입출력 회로와 상기 제2입출력 회로는 물리 계층(physical layer)에 구현된 PMA(physical medium attachment sublayer)이고,
상기 제어 회로는,
상기 물리 계층에 구현되고, 상기 제1검출 신호에 응답하여 제어 신호를 생성하는 PCS(physical coding sublayer); 및
상기 제어 신호에 기초하여, 상기 제2입출력 회로로 공급되는 상기 파워의 온/오프를 제어하는 전력 관리 유닛을 포함하는 반도체 시스템.