JP5123739B6 - サーバ装置およびPCI Express中継バッファ制御方法 - Google Patents
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Description
本発明は、PCI Expressインターフェースを有するサーバ装置に関し、特に、PCI Expressインターフェースの伝送距離を延長する技術に関する。
近年、コンピュータシステムが処理データ量は増加し続けており、また、プロセッサ性能の急激な向上も伴い、コンピュータシステム内部を接続する相互接続インターフェースも高速/大容量のデータ転送が求められている。
従来、コンピュータシステム内部の相互接続インターフェースとしてPCI(Peripheral Component Interconnect)が広く利用されてきたが、近年では、高速かつ大容量のデータ転送が可能でありながら実装コストの低いシリアルタイプのPCI Expressが注目されており、PC(Personal Computer)をはじめとし、フロントエンド向け小規模サーバ装置からバックエンドで使用される基幹サーバ装置に至るまで様々なタイプのコンピュータシステムで広く利用され始めている。
従来のPCIインターフェースはパラレル方式でデータを伝送しており、各信号間のスキュー調整のために高速化が困難であった。それ対して、PCI ExpressインターフェースはPoint−to−Pointでのシリアル方式を採用しておりパラレル方式のようなスキュー調整の必要性を排除し、2.5GHz/5GHzといった高い信号周波数で伝送することによって大容量のデータ伝送を可能としている。
コンピュータにおけるPCI Expressインターフェースでは、一般的にプリント基板上の配線やケーブルを用いてデータが伝送されるが、信号周波数が高まるほど表皮効果によって信号減衰率は大きくなるため伝送距離が制限されるという問題点がある。
特に、近年需要を増しているプロセッサモジュールやIOモジュールをバックプレーンを介して接続するモジュール型コンピュータではバックプレーンの配線長がどうしても長くなってしまうためにPCI Expressインターフェースを適用する際のネックとなっている。
そこで、例えば、特開2001−285312号公報(特許文献1)に記載されたような、伝送距離を延長するために、インターフェース上にリドライバやイコライザなどの波形補償のための中継バッファを搭載し、中継バッファにより、減衰した信号波形を回復させる方法が一般的に用いられている。
ただし、波形補償デバイスをPCI Expressインターフェースで使用する場合の注意点としては、PCI Express Base Specification 2.0(非特許文献1)に記載されている、PCI Expressインターフェース仕様では、信号伝送時の通常動作の他にレシーバディテクトなどのトレーニングシーケンス時にElectrical Idle(EI)という差動信号のP極/N極のレベルが0Vとなるステートが存在し、その場合中継バッファへの入力は微小な振幅のノイズとなり、それを増幅することによってランダムなノイズ信号が出力される場合がある。
このランダムノイズを受信したLSIは想定されていない信号パターンの入力によって誤作動を引き起こす可能性がある。
そこで、PCI Expressインターフェースで用いられる中継バッファではEIの検出機構を持ち、入力信号の振幅を一定の閾値と比較することによってPCI ExpressインターフェースがEI状態かどうかを判定し、EIであればPCI Express信号出力を止めることによりEI時のランダムノイズ出力を抑止している。
特開2001−285312号公報
PCI Express Base Specification 2.0
従来のPCI Expressインターフェースでは、PCI Expressインターフェースに挿入された中継バッファは入力信号の振幅によってEI状態を判断し、受信側LSIの誤作動の原因となるランダムノイズの出力を抑止することができる。
しかしながら、装置の実装上の制約などによりPCI Expressの仕様を超えた配線長のインターフェースへの適用の必要性が生じた場合、中継バッファへのPCI Express入力信号の減衰が大きくなり、中継バッファで規定されたEI検出の閾値を下回る場合がある。
これは、EI検出の閾値レベルを下げることによって対応できるが、その場合、市販の中継バッファを使用できなくなり、部品開発費、部品購入価格上昇などコスト面でのデメリットが大きい。また、EI検出の閾値レベルを下げた場合、中継バッファLSIの製造のバラツキによってはEI状態と通常信号の区別がつかなくなり通常伝送時に出力が遮断される懸念がある。
そこで、本発明の目的は、PCI Expressインターフェース用の中継バッファをPCI Express仕様を越えた伝送距離に適用させ、入力信号の信号減衰が大きくEI状態と通常伝送状態の区別ができない場合であっても、適切にEI状態を判別することができるサーバ装置およびPCI Express中継バッファ制御方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、代表的なものの概要は、サーバモジュールおよびIOモジュールは、それぞれ、PCI Expressインターフェースの信号を波形補償するための送信側中継バッファおよび受信側中継バッファを有し、サーバモジュールの送信側中継バッファおよびIOモジュールの送信側中継バッファは、それぞれ、PCI Expressインターフェースのリンクがアイドル状態であるか否かを判別し、その判別情報を、対応する受信側中継バッファに転送し、サーバモジュールの受信側中継バッファおよびIOモジュールの受信側中継バッファは、それぞれ、転送された判別情報に基づいて、PCI Expressインターフェースの信号出力をON/OFF制御するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、代表的なものによって得られる効果は、PCI Express仕様を超えた伝送距離に、市販のPCI Express用中継バッファを適用させた場合においてもEI時のランダムノイズを発生させることがない。そのためバックプレーン配線長が長いサーバ装置でのPCI Express伝送においても市販の中継バッファにより安価にPCI Expressの伝送が可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1により、本発明の実施の形態1に係るサーバ装置の構成について説明する。図1は本発明の実施の形態1に係るサーバ装置の構成を示す構成図である。
図1により、本発明の実施の形態1に係るサーバ装置の構成について説明する。図1は本発明の実施の形態1に係るサーバ装置の構成を示す構成図である。
図1において、サーバ装置は、サーバ装置の全体を制御するサーバモジュール1、入出力制御などを行うIOモジュール3、サーバモジュール1とIOモジュール3とを配線で接続するバックプレーン2から構成されている。
サーバモジュール1は、プロセッサ、メモリ、およびチップセットを搭載しており、IOモジュール3は、IOコントローラを搭載するIO拡張アダプタを有している。
サーバモジュール1の構成は、CPU4にチップセット5を介してメモリ6が接続され、また、チップセット5には、外部IOインターフェースとしてPCI Expressインターフェース11によってバックプレーン2を介してIOモジュール3に搭載されたIOアダプタカード14上のIOコントローラ12が接続されている。
PCI Expressインターフェース11には、サーバモジュール1上の中継バッファ7、9が接続され、IOモジュール3上の中継バッファ8、10が接続されており、信号波形の補償を行う。中継バッファ7、8はチップセット5から見て出力側配線に接続されており、中継バッファ9、10はチップセット5から見て入力側配線に接続されている。
また、中継バッファ7には、チップセット5内の出力バッファ15が接続され、中継バッファ8には、IOコントローラ12内の入力バッファ17に接続され、中継バッファ9には、チップセット5内の入力バッファ16が接続され、中継バッファ10には、IOコントローラ12内の出力バッファ18に接続されている。
一般に中継バッファ7〜10の設置位置はインターフェース配線の中央、図1ではバックプレーン2上が理想的であるが、モジュール型コンピュータにおいてはバックプレーン2上に能動部品を配置する場合、故障交換時にはシステムを全て停止させる必要があるため著しく可用性を低下させる。
そのためサーバモジュール1、IOモジュール3それぞれモジュール上に設置して波形補償を行う方法が一般的である。
また、中継バッファ7、10は、PCI ExpressインターフェースがEI状態であるかどうか検出し、レベル信号により、中継バッファ制御インターフェース13を介して外部出力することができる。また、中継バッファ8、9は、中継バッファ制御インターフェース13を介した外部信号によってPCI Express信号出力をON/OFFすることができる。
また、中継バッファ7、10のEI検出信号と、中継バッファ8、9の出力制御信号は中継バッファ制御インターフェース13で接続されており、中継バッファ7、10がEIを検出した時に中継バッファ8、9のPCI Express信号出力をOFFすることができる。
次に、図2および図3により、本発明の実施の形態1に係るサーバ装置の中継バッファの構成について説明する。図2および図3は本発明の実施の形態1に係るサーバ装置の中継バッファの構成を示す構成図であり、図2は中継バッファ7、8、9、10に使用可能な構成、図3は中継バッファ8、9に使用可能な構成である。
図2において、中継バッファは、入力バッファ41、出力バッファ42、入力レベル検出回路43、差動バッファ44、リファレンス電圧出力回路45、比較回路46、出力制御回路49から構成されている。出力制御回路49には、出力制御信号48、EI検出信号47が入力されている。
中継バッファ7、8、9、10での、PCI Express信号入力はイコライザ機能を持つ入力バッファ41およびプリエンファシス機能を持つ出力バッファ42を順に経由して出力される。
また、PCI Express信号入力は、入力レベル検出回路43にも接続されており、差動バッファ44の出力とリファレンス電圧出力回路45の出力を比較回路46で比較することによってEI検出信号47を出力する。
出力制御回路49は出力制御信号48またはEI検出信号47の入力状態から出力バッファ42からのPCI Express出力をON/OFF制御することができる。
図2に示す中継バッファは、図1に示す中継バッファ7、8、9、10のいずれにも使用することができ、図1に示す中継バッファ7および10では出力制御信号48は使用せず、EI検出信号47を中継バッファ制御インターフェース13に接続する。
図1に示す中継バッファ8および9では、EI検出信号47は使用せず出力制御信号48と中継バッファ制御インターフェース13と接続する。
このような構成により、中継バッファ7および10で検出されたEI検出信号47を用いて、中継バッファ8および9のPCI Express信号出力を制御することが可能である。
さらに、中継バッファ7、8、9、10で、EI検出信号47と中継バッファ制御インターフェース13、出力制御信号48と中継バッファ制御インターフェース13の接続を変更するだけで、同じ回路構成の中継バッファを使用することが可能である。
また、図2に示す中継バッファは、図1に示す受信側の中継バッファとなる中継バッファ8、9では、送信側の中継バッファとなる中継バッファ7、10からのEI検出信号47が中継バッファ制御インターフェース13を介して入力された出力制御信号48と、入力レベル検出回路43により検出されたEI検出信号47により、出力制御回路49が制御されているが、中継バッファ8、9では、図3に示すように、中継バッファ7、10からのEI検出信号47が中継バッファ制御インターフェース13を介して入力された出力制御信号48のみで、出力制御回路49を制御するようにしてもよい。
図3において、中継バッファは、入力バッファ41、出力バッファ42、出力制御回路49から構成されている。出力制御回路49には、出力制御信号48が入力されている。
図3に示す中継バッファを、図1に示す受信側の中継バッファ8、9に使用しても、送信側の中継バッファ7、10でEIを検出して、EI検出信号47を中継バッファ制御インターフェース13を介して送信しているため、EI時にはPCI Express出力を確実に止めることが可能である。
また、図1に示す受信側の中継バッファ8、9を、図3のような構成とすることにより、後述する中継バッファを、チップセット5やIOコントローラ12に内蔵させる場合などでは、実装面積を小さくすることが可能である。
次に、図4および図5により、本発明の実施の形態1に係るサーバ装置の中継バッファの動作について説明する。図4は本発明の実施の形態1に係るサーバ装置の中継バッファの通常動作からEI状態に遷移する場合の出力遮断動作を示すフローチャート、図5は本発明の実施の形態1に係るサーバ装置の中継バッファのEI状態から通常動作に遷移する場合の出力再開動作を示すフローチャートである。
まず、通常動作からEI状態に遷移する場合の出力遮断動作は、図4に示すように、チップセット5またはIOコントローラ12にハードウェアリセットがかかるなどにより(ステップ21)、チップセット5およびIOコントローラ12からのPCI Express信号出力がEI状態に遷移する(ステップ22)。
PCI Express信号出力がEI状態に遷移したことにより、中継バッファ7、10のPCI Express信号入力がEI検出閾値を下回る(ステップ23)。
そして、中継バッファ7、10は、EI検出信号47により、中継バッファ制御インターフェース13をアサートすると同時に、出力制御回路49により、PCI Express信号出力を抑止する(ステップ24)。
そして、中継バッファ8、9は、出力制御信号48により、中継バッファ制御インターフェース13のアサートを検出し、出力制御回路49により、PCI Express信号出力を抑止する(ステップ25)。
また、EI状態から通常動作に遷移する場合の出力再開動作は、図5に示すように、チップセット5およびIOコントローラ12のリセットが解除されるなどにより(ステップ31)、PCI Express信号がEI状態から通常動作に遷移する(ステップ32)。
PCI Express信号がEI状態から通常動作に遷移したことにより、中継バッファ7、10のPCI Express信号入力がEI検出閾値を上回る(ステップ33)。
そして、中継バッファ7、10は、EI検出信号47により、中継バッファ制御インターフェース13をデアサートすると同時に、出力制御回路49により、PCI Express信号出力を抑止状態から出力状態に遷移させる(ステップ34)。
そして、中継バッファ8、9は、出力制御信号48により、中継バッファ制御インターフェース13のデアサートを検出し、出力制御回路49により、PCI Express信号出力を抑止状態から出力状態に遷移させる(ステップ35)。
以上のように、本実施の形態では、対象となる中継バッファの伝送路上において、PCI Express信号が減衰する前の、送信側の中継バッファ7、10により、EIであるか否かを検出し、そのEI検出信号47を信号として出力できる中継バッファ制御インターフェース13を設け、そのEI検出信号47を、受信側の中継バッファ8、9に入力することによって、PCI Express信号出力をON/OFFするようにしたので、正常にEI状態を判別し、EI時のランダムノイズを抑止することが可能である。
(実施の形態2)
実施の形態2は、実施の形態1において、中継バッファ7、9をチップセット5に内蔵させ、中継バッファ8、10をIOコントローラ12に内蔵させたものである。
実施の形態2は、実施の形態1において、中継バッファ7、9をチップセット5に内蔵させ、中継バッファ8、10をIOコントローラ12に内蔵させたものである。
図6により、本発明の実施の形態2に係るサーバ装置の構成について説明する。図6は本発明の実施の形態2に係るサーバ装置の構成を示す構成図である。
図6において、サーバ装置は、サーバ装置の全体を制御するサーバモジュール1、入出力制御などを行うIOモジュール3、サーバモジュール1とIOモジュール3とを配線で接続するバックプレーン2から構成されている。
サーバモジュール1の構成は、CPU4にチップセット5を介してメモリ6が接続され、また、チップセット5には、中継バッファ7、9が内蔵されている。
また、IOモジュール3に搭載されたIOアダプタカード14上のIOコントローラ12には、中継バッファ8、10が内蔵されている。
その他の構成は、図1に示す実施の形態1と同様であり、中継バッファ7〜10の動作も実施の形態1と同様である。
本実施の形態では、EIの検出、中継バッファ制御インターフェース13へのEI検出信号47の出力制御は、対応するチップセット5またはIOコントローラ12により行っている。
このように、本実施の形態では、サーバモジュール1上やIOモジュール3上に、中継バッファ7、9や中継バッファ8、10を実装する必要がないため、実装上の制約がある場合に有効である。
また、図6に示す例では、チップセット5と、IOコントローラ12のいずれにも中継バッファを内蔵させた例を示しているが、どちらか一方のみが中継バッファを内蔵するようにしてもよい。
(実施の形態3)
実施の形態3は、実施の形態1において、サーバモジュール1とIOモジュール3の間をバックプレーン2に代えてPCI Expressインターフェースケーブル19で接続したものである。
実施の形態3は、実施の形態1において、サーバモジュール1とIOモジュール3の間をバックプレーン2に代えてPCI Expressインターフェースケーブル19で接続したものである。
図7により、本発明の実施の形態3に係るサーバ装置の構成について説明する。図7は本発明の実施の形態3に係るサーバ装置の構成を示す構成図である。
図7において、サーバ装置は、サーバ装置の全体を制御するサーバモジュール1、入出力制御などを行うIOモジュール3、サーバモジュール1とIOモジュール3から構成されており、サーバモジュール1とIOモジュール3の間をPCI Expressインターフェースケーブル19で接続している。
図7において、PCI Expressインターフェースケーブル19は、通常のPCI Expressインターフェース11用の配線の他に、中継バッファ制御インターフェース13の信号用の配線を用意している。
本実施の形態では、PCI Expressインターフェースケーブル19に中継バッファ制御インターフェース13の信号用の配線を用意することにより、PCI Expressインターフェースケーブル19を使用した場合でも、正常にEI状態を判別し、EI時のランダムノイズを抑止することが可能である。
また、図6に示した実施の形態2の構成においても、バックプレーン2に代えてPCI Expressインターフェースケーブル19で接続してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、PCI Expressインターフェースを有するサーバ装置に関し、PCI Expressの信号に対して、中継バッファを用いる機器などに広く適用可能である。
1…サーバモジュール、2…バックプレーン、3…IOモジュール、4…CPU、5…チップセット、6…メモリ、7〜10…中継バッファ、11…PCI Expressインターフェース、12…IOコントローラ、13…中継バッファ制御インターフェース、14…IOアダプタカード、15、18…出力バッファ、16、17…入力バッファ、19…PCI Expressインターフェースケーブル、41…入力バッファ、42…出力バッファ、43…入力レベル検出回路、44…差動バッファ、45…リファレンス電圧出力回路、46…比較回路、47…EI検出信号、48…出力制御信号、49…出力制御回路。
Claims (7)
- プロセッサ、メモリ、およびチップセットを搭載するサーバモジュールと、
IOコントローラを搭載するIO拡張アダプタを有するIOモジュールと、
前記サーバモジュールと前記IOモジュールを配線で接続するバックプレーンとを備え、
前記チップセットと前記IOコントローラとを前記バックプレーン上のPCI Expressインターフェースで接続し、
前記サーバモジュールおよび前記IOモジュールは、それぞれ、前記PCI Expressインターフェースの信号を波形補償するための送信側中継バッファおよび受信側中継バッファを有し、
前記サーバモジュールの前記送信側中継バッファおよび前記IOモジュールの前記送信側中継バッファは、それぞれ、前記PCI Expressインターフェースのリンクがアイドル状態であるか否かを判別し、その判別情報を、前記バックプレーン上の中継バッファ制御インターフェースを介して、対応する前記受信側中継バッファに転送し、
前記サーバモジュールの前記受信側中継バッファおよび前記IOモジュールの前記受信側中継バッファは、それぞれ、前記バックプレーン上の中継バッファ制御インターフェースを介して転送された前記判別情報に基づいて、前記判別情報がアイドル状態を示している場合には前記PCI Expressインターフェースの信号出力を止め、前記判別情報がアイドル状態を示していない場合には前記PCI Expressインターフェースの信号出力を止めないことを特徴とするサーバ装置。 - 請求項1記載のサーバ装置において、
前記サーバモジュールの前記送信側中継バッファおよび前記IOモジュールの前記送信側中継バッファは、それぞれ、PCI Expressの信号の入力振幅および予め設定された閾値に基づいて、前記PCI Expressインターフェースのリンクがアイドル状態であるか否かを判別することを特徴とするサーバ装置。 - 請求項1記載のサーバ装置において、
前記チップセットは、前記送信側中継バッファおよび前記受信側中継バッファの少なくとも1つを内蔵することを特徴とするサーバ装置。 - 請求項1記載のサーバ装置において、
前記IOコントローラは、前記送信側中継バッファおよび前記受信側中継バッファの少なくとも1つを内蔵することを特徴とするサーバ装置。 - プロセッサ、メモリ、およびチップセットを搭載するサーバモジュールと、
IOコントローラを搭載するIO拡張アダプタを有するIOモジュールと、
PCI Expressインターフェース用通信線および中継バッファ制御インターフェース用通信線を有し、前記サーバモジュールと前記IOモジュールを接続するPCI Expressインターフェースケーブルとを備え、
前記サーバモジュールおよび前記IOモジュールは、それぞれ、前記PCI Expressインターフェースケーブル内の前記PCI Expressインターフェース用通信線の信号を波形補償するための送信側中継バッファおよび受信側中継バッファを有し、
前記サーバモジュールの前記送信側中継バッファおよび前記IOモジュールの前記送信側中継バッファは、それぞれ、前記PCI Expressインターフェースケーブル内の前記PCI Expressインターフェース用通信線の信号のリンクがアイドル状態であるか否かを判別し、その判別情報を、前記PCI Expressインターフェースケーブル内の前記中継バッファ制御インターフェース用通信線を介して対応する前記受信側中継バッファに転送し、
前記サーバモジュールの前記受信側中継バッファおよび前記IOモジュールの前記受信側中継バッファは、それぞれ、前記PCI Expressインターフェースケーブル内の前記中継バッファ制御インターフェース用通信線を介して転送された前記判別情報に基づいて、前記判別情報がアイドル状態を示している場合には前記PCI Expressインターフェース用通信線の信号出力を止め、前記判別情報がアイドル状態を示していない場合には前記PCI Expressインターフェース用通信線の信号出力を止めないことを特徴とするサーバ装置。 - プロセッサ、メモリ、およびチップセットを搭載するサーバモジュールと、IOコントローラを搭載するIO拡張アダプタを有するIOモジュールと、前記サーバモジュールと前記IOモジュールを配線で接続するバックプレーンとを備え、前記チップセットと前記IOコントローラとを前記バックプレーン上のPCI Expressインターフェースで接続し、前記サーバモジュールおよび前記IOモジュールは、それぞれ、前記PCI Expressインターフェースの信号を波形補償するための送信側中継バッファおよび受信側中継バッファを有するサーバ装置におけるPCI Express中継バッファ制御方法であって、
前記サーバモジュールの前記送信側中継バッファおよび前記IOモジュールの前記送信側中継バッファのそれぞれにより、前記PCI Expressインターフェースのリンクがアイドル状態であるか否かを判別し、その判別情報を、前記バックプレーン上の中継バッファ制御インターフェースを介して、対応する前記受信側中継バッファに転送し、
前記サーバモジュールの前記受信側中継バッファおよび前記IOモジュールの前記受信側中継バッファのそれぞれにより、前記バックプレーン上の中継バッファ制御インターフェースを介して転送された前記判別情報に基づいて、前記判別情報がアイドル状態を示している場合には前記PCI Expressインターフェースの信号出力を止め、前記判別情報がアイドル状態を示していない場合には前記PCI Expressインターフェースの信号出力を止めないことを特徴とするPCI Express中継バッファ制御方法。 - 請求項6記載のPCI Express中継バッファ制御方法において、
前記サーバモジュールの前記送信側中継バッファおよび前記IOコントローラの前記送信側中継バッファのそれぞれにより、PCI Expressの信号の入力振幅および予め設定された閾値に基づいて、前記PCI Expressインターフェースのリンクがアイドル状態であるか否かを判別することを特徴とするPCI Express中継バッファ制御方法。
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JP2008134919A JP5123739B6 (ja) | 2008-05-23 | サーバ装置およびPCI Express中継バッファ制御方法 |
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JP2008134919A JP5123739B6 (ja) | 2008-05-23 | サーバ装置およびPCI Express中継バッファ制御方法 |
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