KR101474673B1 - 비휘발성 메모리 셀들의 어레이 - Google Patents

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Abstract

유닛 셀마다 5개의 메모리 셀을 포함하는 비휘발성 메모리 셀들의 어레이가 개시된다. 또한 각 층 내에 4F2의 연속적인 수평 면적을 차지하는 5개의 메모리 셀을 포함하는 비휘발성 메모리 셀이 수직으로 적층된 층의 어레이가 개시된다. 또한 프로그래밍 가능한 물질의 3개의 고도 방향의 영역을 각각 포함하는 복수의 유닛 셀을 포함하는 비휘발성 메모리 셀들의 어레이가 개시되며, 상기 3개의 고도 방향의 영역은 유닛 셀의 적어도 3개의 상이한 메모리 셀의 프로그래밍 가능한 물질을 포함한다. 또한 복수의 수직으로 배향된 메모리 셀과 복수의 수평으로 배향된 메모리 셀의 조합을 구비하는 연속적인 볼륨을 포함하는 비휘발성 메모리 셀이 수직으로 적층된 층의 어레이가 개시된다. 다른 실시예와 측면들도 개시된다.

Description

비휘발성 메모리 셀들의 어레이{ARRAYS OF NONVOLATILE MEMORY CELLS}
본 명세서에 설명된 실시예는 비휘발성 메모리 셀들의 어레이에 관한 것이다.
메모리는 하나의 유형의 집적된 회로이고, 데이터를 저장하는 컴퓨터 시스템에 사용된다. 이는 통상 개별 메모리 셀들의 하나 이상의 어레이로 제조된다. 메모리 셀은 휘발성, 반휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 많은 경우에 컴퓨터가 턴오프될 때를 포함하여 연장된 시간 기간 동안 데이터를 저장할 수 있다. 휘발성 메모리는 발산하여 많은 경우에 초당 다수회 리프레쉬/재기록될 것을 요구한다. 그럼에도 불구하고, 각 어레이에서 최소 유닛은 메모리 셀이라고 언급되고 적어도 2개의 상이한 선택가능한 상태에서 메모리를 유지하거나 저장하도록 구성된다. 이진 시스템(binary system)에서, 상태는 "0" 또는 "1"이라고 고려된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀은 2개를 초과하는 정보 레벨 또는 상태를 저장하도록 구성될 수 있다.
집적 회로 제조는 계속 더 작고 더 조밀한 집적 회로를 생산하려고 시도하고 있다. 따라서, 개별 회로 디바이스가 가지는 성분이 더 작으면 적을수록, 최종 디바이스의 구성이 더 작아질 수 있다. 또한 최소 및 가장 간단한 메모리 셀은 프로그래밍가능한 물질이 그 사이에 수용된 2개의 전류 전도성 전극으로 구성될 수 있다. 프로그래밍가능한 물질은 개별 메모리 셀에 의해 정보를 저장할 수 있는 적어도 2개의 상이한 저항 상태 중 선택된 하나로 구성되도록 선택되거나 설계된다. 셀의 판독은 프로그래밍가능한 물질이 놓인 상태를 결정하는 것을 포함하고, 이 셀에 정보를 기록하는 것은 미리 결정된 저항 상태에 프로그래밍가능한 물질을 두는 것을 포함한다. 일부 프로그래밍가능한 물질은 리프레쉬 부재 시 저항 상태를 유지하고 이에 따라 비휘발성 메모리 셀에 포함될 수 있다.
일부 프로그래밍가능한 물질은 전자와 홀보다 더 큰 이동성 전하 캐리어, 예를 들어, 일부 예시적인 응용에서는 이온을 포함할 수 있다. 그럼에도 불구하고, 프로그래밍가능한 물질은 이동성 전하 캐리어를 이동하는 것에 의해 하나의 메모리 상태로부터 다른 메모리 상태로 변경되어 프로그래밍가능한 물질 내 전하 밀도의 분배를 변경할 수 있다. 이동성 전하 캐리어로 이온을 사용하는 일부 예시적인 메모리 디바이스는 다가 산화물(multivalent oxide)을 포함하는 메모리 셀의 등급을 포함하고 일부 특정 응용에서 멤리스터(memristor)를 포함할 수 있는 저항성 RAM(RRAM: resistive RAM) 셀이다. 전하 캐리어로 이온을 사용하는 다른 예시적인 메모리 디바이스는 대안적으로 전도성 브리지 RAM(CBRAM: conductive bridging RAM), 나노브리지 메모리(nanobridge memory) 또는 전해질 메모리(electrolyte memory)라고 언급될 수 있는 프로그래밍가능한 금속화 셀(PMC: programmable metallization cell)이다.
RRAM 셀은 한 쌍의 전극들 사이에 끼어있는 프로그래밍가능한 물질을 포함할 수 있다. RRAM 셀의 프로그래밍은 전하 밀도가 물질 전체를 통해 상대적으로 균일하게 분산된 제1메모리 상태와, 전하 밀도가 특정 물질 영역(예를 들어, 하나의 전극에 비해 다른 전극에 더 가까이 있는 영역)에 집중된 제2메모리 상태 사이에서 프로그래밍가능한 물질을 전이(transitioning)시키는 단계를 포함할 수 있다.
PMC는 유사하게 한 쌍의 전류 전도성 전극들 사이에 끼어 있는 프로그래밍가능한 물질을 구비할 수 있다. PMC 프로그래밍가능한 물질은 이온 전도성 물질, 예를 들어, 적절한 칼코게나이드(chalcogenide) 또는 여러 적절한 산화물 중 어느 것을 포함한다. 전극에 걸쳐 인가되는 적절한 전압은 전류 전도성 초이온성 클러스터 또는 필라멘트(super-ionic cluster or filament)를 생성한다. 이는 하나의 전극(음극)으로부터 클러스터/필라멘트를 성장시키는 이온 전도성 물질을 통해, 이온 전도성 물질을 통해 및 다른 전극(양극) 쪽으로 이온을 수송하는 것으로부터 초래된다. 클러스터 또는 필라멘트는 전극들 사이에 전류 전도성 경로를 생성한다. 전극 양단에 인가되는 반대 전압은 본질적으로 이 공정을 역전시켜서 전류 전도성 경로를 제거한다. PMC는 그리하여 고 저항 상태(전극들 사이에 전류 전도성 필라멘트 또는 클러스터가 부재하는 상태에 대응)와 저 저항 상태(전극들 사이에 전류 전도성 필라멘트 또는 클러스터를 가지는 상태에 대응)를 포함하며, 이들 상태는 서로 가역적으로 상호 교환가능하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀들의 어레이의 사시도;
도 2는 도 1의 어레이의 부분 파단도;
도 3은 도 2의 파단도;
도 4는 도 2의 평면도;
도 5는 도 4의 라인 5-5를 따라 취한 단면도;
도 6은 본 발명의 일부 실시예를 특징으로 하는데 사용되는 비어있는 유닛 셀의 사시도;
도 7은 본 발명의 일부 실시예에 따라 도 1의 어레이의 유닛 셀의 사시도;
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀들의 어레이의 사시도;
도 9는 도 8의 어레이의 부분 파단도;
도 10은 도 8의 부분 평면도;
도 11은 본 발명의 일부 실시예에 따라 도 8의 어레이의 유닛 셀의 사시도;
도 12는 도 10의 라인 12-12를 따라 취한 단면도;
도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 셀들의 어레이의 사시도.
본 발명의 실시예는 비휘발성 메모리 셀들의 어레이를 포함한다. 일부 예시적인 실시예는 초기에 이러한 메모리 셀들이 수직으로 적층된 층의 어레이(10)의 도 1 내지 도 5를 참조하여 설명된다. 도 1은 복수의 비휘발성 메모리 셀이 제조된 어레이 영역의 일부를 도시한다. 로직 회로(logic circuitry)(미도시)는 어레이 영역의 외부에 일반적으로 제조될 수 있다. 메모리 어레이를 동작시키는 제어 및/또는 다른 주변 회로(미도시)는 어레이 영역 내에 완전히 또는 부분적으로 수용되거나 수용되지 않을 수 있고, 예시적인 어레이 영역은 주어진 어레이/서브 어레이의 메모리 셀 전부를 최소한으로 포함한다. 나아가, 다수의 서브 어레이는 또한 서로 독립적으로, 직렬로 또는 서로 상대적으로 제조되어 동작될 수도 있다. 본 문서에서 사용된 바와 같이, "서브 어레이"는 또한 어레이로 고려될 수도 있다.
도 1은 메모리 셀들이 수직으로 적층된 3개의 층(12, 14, 16)을 도시한다. 더 많거나 더 적은 층이 사용될 수 있다. 따라서, 하나 이상의 층이 층(12)의 외부에 고도 방향으로(elevationally) 및/또는 층(16)의 내부에 고도 방향으로 수용될 수 있다. 그럼에도 불구하고, 어레이(10)는 예를 들어 다수의 상이한 조성물 물질 및/또는 층을 구비하는, 균일한 또는 불균일할 수 있는 적절한 베이스 기판(미도시)에 대해 제조될 수 있다. 일례로서, 이는 벌크 단결정 실리콘, 및/또는 절연체 위 반도체 기판을 포함할 수 있다. 추가적인 예로서, 이는 전류 전도성 전기 연결부로 수직으로 또는 달리 연장되는 전도성 접점 또는 비아(contact or via)가 내부에 형성된 유전체 물질을 포함할 수 있으며 전자 디바이스 성분, 영역, 또는 물질은 유전체 물질 내부에 고도 방향으로 수용된다. 본 문서에서, 수직이란 제조 동안 기판이 처리되는 주면(primary surface)에 일반적으로 수직인 방향이며 이 주면은 일반적으로 수평 방향을 한정하는 것으로 고려될 수 있다. 나아가, 본 명세서에서 사용된 바와 같이 "수직" 및 "수평"은 일반적으로 3차원 공간에서 기판의 배향에 상관없이 서로 수직인 방향이다. 나아가, 본 문서에서 "고도 방향의"(elevational) 및 "고도 방향으로"는 베이스 기판으로부터 회로가 제조되는 수직 방향을 말하는 것이다. 베이스 기판은 반도체 기판일 수도 있고 또는 반도체 기판이 아닐 수도 있다. 본 문서의 문맥에서, "반도체 기판" 또는 "반도체성 기판"은 반도체 웨이퍼(단독으로 또는 그 위에 다른 물질을 포함하는 조립체)와 같은 벌크 반도체 물질과 반도체 물질 층(단독으로 또는 다른 물질을 포함하는 조립체)을 포함하나 이로 제한되지 않는 반도체 물질을 포함하는 임의의 구성을 의미하는 것으로 정의된다. "기판"이라는 용어는 전술된 반도체 기판을 포함하나 이로 제한되지 않는 임의의 지지 구조를 말한다. 도 1의 어레이 구조는 어레이 내에 동작가능한 메모리 셀 성분을 명확히 드러내기 위해 도면에 미도시된 유전체 물질 내에 포함되거나/유전체 물질에 의해 둘러싸일 수 있다.
수직 층(12, 14, 16)은 동일하거나 상이한 각 구성물(들)일 수 있다. 일 실시예에서, 이들 전부는 예를 들어 궁극적인 최고 밀도를 달성하고 및/또는 제조를 용이하게 하기 위해 동일한 구성물일 수 있다. 그럼에도 불구하고, 개별 수직 층 중 적어도 일부는 특정 속성을 특징으로 할 수 있으며 그 예시적인 실시예는 도 1 내지 도 5를 참조하여 초기에 설명된다. 도 2 내지 도 5는 본 발명의 일부 실시예에 대하여 관심 영역으로 고려될 수 있는 도 1의 동일한 부분을 도시한다. 층(12)의 일부만이 도 2 내지 도 5에 도시되며, 바로 하부 인접한 층(14)의 성분들은 명확화를 위해 도시되어 있지 않다. 일 실시예에서, 도 2 내지 도 5는 도 1의 어레이(10)의 연속 볼륨을 포함하는 것으로 고려될 수 있고 일 실시예에서 후술되는 어레이(12)의 "유닛 셀"(unit cell)의 사시도를 도시하거나 포함하는 것으로 고려될 수 있다. 그럼에도 불구하고, 도 5는 도 2에서 좌측과 직선으로 보이는 고도 방향의 단부도(end-view)인 반면, 도 4는 도 2의 탑다운 뷰(top-down view)를 도시한다. 도 3은 도 2의 부분 파단도이다.
개별 수직 층은 각 복수의 수평으로 배향된 제1전극 라인의 고도 방향으로의 내부 층(20)과 고도 방향으로의 외부 층(18)(도 2, 도 3, 도 5)을 포함한다. 구체적으로, 외부 층(18)은 제1전극 라인(22)을 구비하고, 내부 층(20)은 제1전극 라인(24)을 구비한다. 외부 층(18)의 제1전극 라인(22)은 내부 층(20)의 제1전극 라인(24)과 교차하며, 일 실시예에서, 약 90도로 교차한다.
복수의 수직으로 배향된 제2전극 라인(26)은 내부 층(20)과 외부 층(18)을 통해 연장된다. 수직으로 배향된 제2전극 라인(26) 각각은 내부 층에 및 외부 층에서 제1전극 라인들의 바로 인접한 각 쌍들 사이에 연장된다. 예를 들어, 도 2 내지 도 5에 도시된 제2전극 라인(26)은 외부 층(18)의 제1전극 라인(22)의 도시된 바로 인접한 쌍 사이에 연장되고, 내부 층(20)의 제1전극 라인(24)의 도시된 바로 인접한 쌍 사이에 연장된다. 수직으로 배향된 제2전극 라인(26)은 또한 비휘발성 메모리 셀의 수직으로 적층된 층의 다른 것을 통해 고도 방향으로 내부 및 외부로 연장된다. 수직으로 배향된 제2전극 라인(26)은 대향하는 측방향 측면(30)의 제1쌍과, 대향하는 측방향 측면(32)의 제2쌍을 가지는 것으로 고려될 수 있다. 일 실시예에서 도시된 바와 같이 대향하는 측방향 측면(30)의 제1쌍과, 대향하는 측방향 측면(32)의 제2쌍은 서로 약 90도로 배향된다. 일 실시예에서, 제1전극 라인은 데이터/센싱 라인이고, 제2전극 라인은 액세스 라인이다.
제1 및 제2전극 라인은 전류 전도성 물질을 포함하고, 균일 또는 불균일할 수 있으며, 동일한 구성물이거나 상이한 구성물일 수 있다. 본 문서의 문맥에서, "전류 전도성 물질"이란 주로 이온의 이동에 의한 것과는 달리 전기 전류 흐름이 생성될 때 주로 원자 내 양(positive) 및/또는 음(negative)의 전하의 이동에 의하여 내재적으로 전기 전류 흐름이 일어나는 구성물이다. 예시적인 전류 전도성 물질은 원소 금속(elemental metal), 원소 금속의 합금, 전류 전도성 금속 화합물, 및 이들의 임의의 조합을 포함하는 전도성으로 도핑된 반도체 물질이다.
프로그래밍가능한 물질(35)은 제2전극 라인(26)의 대향하는 측방향 측면의 쌍들 중 하나의 쌍 각각과, 내부 층과 외부 층 중 하나의 층의 제1전극 라인 중 하나의 전극 라인 사이에 수용된다. 프로그래밍 가능한 물질은 제2전극 라인(26)의 대향하는 측방향 측면의 다른 쌍 각각과, 내부 층과 외부 층 중 다른 층의 제1전극 라인 사이에 또한 수용된다. 도 1 내지 도 5에서, 예시적인 프로그래밍가능한 물질(35)은 외부 층(18)에 있는 상이한 인접한 제1전극 라인(22)과 각 측방향 측면(30) 사이에 및 또한 내부 층(20)에 있는 상이한 인접한 제1전극 라인(24)과 각 측면(32) 사이에 수용된다. 프로그래밍 가능한 물질(35)은 내부 층과 외부 층 중 하나 또는 둘 모두 내에 수직으로 배향된 개별 제2전극 라인(26)을 완전히 외주 방향으로 둘러쌀 수 있으며, 도 1 내지 도 5의 예시적인 실시예에서 두 층(18, 20)에서는 완전히 둘러싸는 것으로 도시되어 있다. 일 실시예에서 도시된 바와 같이 프로그래밍 가능한 물질(35)은 또한 외부 층(18)의 개별 제1전극 라인(22)과 이와 교차하는 내부 층(20)의 개별 제1전극 라인(24) 사이에 수용된다.
그럼에도 불구하고, 프로그래밍 가능한 물질(35)은 고체, 겔, 비정질, 결정질, 또는 임의의 다른 적절한 위상일 수 있고 균일하거나 불균일할 수 있다. 이미 존재하거나 아직 개발되지 않은 프로그래밍 가능한 물질이 사용될 수 있으며 일부 예시만이 아래에 제공된다.
하나의 예시적인 프로그래밍가능한 물질은 이온 전도성 물질이다. 예시적인 적절한 이러한 물질은 전해질 거동을 내재적으로(또는 부가적으로) 지원할 수 있는, 칼코게나이드 유형(예를 들어, 게르마늄, 셀레늄, 안티몬, 텔루륨, 황, 구리, 등 중 하나 이상을 포함하는 물질; 예시적인 칼코게나이드 유형 물질은 Ge2Sb2Te5, GeS2, GeSe2, CuS2 및 CuTe임) 및/또는 산화물, 예를 들어, 지르코늄 산화물, 해프늄 산화물, 텅스텐 산화물, 구리 산화물, 니오븀 산화물, 철 산화물, 실리콘 산화물(구체적으로, 실리콘 이산화물), 가돌리늄 산화물 등을 포함한다. 이는 미국 특허 제7,405,967호 및 미국 특허 공개 제2010/0193758호에 개시된 구조와 유사한 이온 전도를 위해 내부에 확산된 은(silver), 구리, 코발트 및/또는 니켈 이온 및/또는 다른 적절한 이온을 구비할 수 있다.
추가적인 예시적인 프로그래밍 가능한 물질은 다중 저항 상태 금속 산화물을 함유하는 물질을 포함한다. 이는 반드시 그런 것은 아니지만 일반적으로 능동 또는 수동 영역인 것으로 고려되거나 이해되는 예를 들어 적어도 2개의 상이한 층이나 영역을 포함할 수 있다. 대안적으로 이는 능동 물질만을 포함할 수 있다. 금속 산화물을 포함하고 다중 저항 상태로 구성될 수 있는 예시적인 능동 셀 영역 조성물은 SrxRuyOz, RuxOy 및 InxSnyOz 중 하나 또는 이들의 조합을 포함한다. 다른 예로는 MgO, Ta2O5, SrTiO3, SrZrO3, BaTiO3, Ba(1-x)SrxTiO3, ZrOx(La로 도핑될 수 있음), 및 CaMnO3(Pr, La, Sr, 또는 Sm 중 하나 이상으로 도핑됨)을 포함한다. 예시적인 수동 셀 영역 조성물은 Al2O3, TiO2 및 HfO2 중 하나 또는 이들의 조합을 포함한다. 그럼에도 불구하고, 프로그래밍가능한 물질 복합물은 추가적인 금속 산화물이나 금속 산화물을 포함하지 않는 다른 물질을 포함할 수 있다. 프로그래밍가능한 금속 산화물을 함유하는 물질을 포함하는 하나 이상의 층을 구비하는 다중 저항 상태 영역을 위한 예시적인 물질과 구성물은 미국 특허 제6,753,561호; 제7,149,108호; 제7,067,862호; 및 제7,187,201호뿐만 아니라 미국 특허 출원 공개 제2006/0171200호 및 제2007/0173019호에 기술되고 개시된다. 나아가, 종래와 같이, 다중 저항 상태 금속 산화물을 함유하는 물질은 필라멘트 유형 금속 산화물, 강유전성 금속 산화물 등을 포함하고, 금속 산화물을 함유하는 물질의 저항이 선택적으로 변경될 수 있는 한, 이미 존재하는 것인지 아직 개발되지 않은 것인지 상관없다.
프로그래밍 가능한 물질은 멤리스터 물질을 포함할 수 있다. 일례로서, 이 물질은 유전체 내에 수용된 이동성 불순물을 포함하는 정적으로 프로그래밍 가능한 반도체 물질이어서 이 물질은 적어도 2개의 상이한 저항 상태 사이에서 정적으로 프로그래밍 가능할 수 있다. 이 상태들 중 적어도 하나는 유전체 영역이 형성되고 이에 의해 더 높은 저항 상태를 제공하는 이동성 불순물의 국부화 또는 집중화를 포함한다. 나아가, 2개를 초과하는 프로그래밍가능한 저항 상태가 사용될 수 있다. 본 문서의 문맥에서, "이동성 불순물"(mobile dopant)은 한 쌍의 전극에 상이한 전압을 인가하는 것에 의해 적어도 2개의 상이한 정적 상태 사이에서 디바이스를 반복적으로 프로그래밍하는 정상 디바이스 동작 동안 상기 유전체 내 상이한 위치로 이동가능한 반도체 물질의 성분(자유 전자가 아닌 것)이다. 예로는 화학량론적인 물질에서 원자 결핍(atom vacancy)과 원자 간극(atom interstitial)을 포함한다. 특정 예시적인 이동성 불순물은 비정질 또는 결정질 산화물 또는 다른 산소 함유 물질에서 산소 원자 결핍, 비정질 또는 결정질 질화물 또는 다른 질소 함유 물질에서 질소 원자 결핍, 비정질 또는 결정질 플루오라이드(fluoride) 또는 다른 플루오라인(fluorine) 함유 물질에서 플루오라인 원자 결핍, 및 비정질 또는 결정질 산화물에서 간극 금속 원자를 포함한다. 1종을 초과하는 이동성 불순물이 사용될 수 있다. 이동성 불순물이 수용되는 예시적인 유전체는 이동성 불순물이 충분히 많은 양과 농도에 기초하여 국부화된 전기 전도도를 생성할 수 있는 적절한 산화물, 질화물 및/또는 플루오라이드를 포함한다. 이동성 불순물이 수용되는 유전체는 이동성 불순물의 고려사항에 상관없이 균일하거나 불균일할 수 있다. 특정 예시적인 유전체는 TiO2, AlN 및/또는 MgF2를 포함한다. 이동성 불순물로 산소 결핍을 포함하는 예시적인 프로그래밍가능한 물질은 이것이 수용되는 위치에 산소 결핍의 양과 산소 결핍의 위치에 따라 적어도 하나의 프로그래밍된 저항 상태에서 TiO2 및 TiO2 -x의 조합을 포함할 수 있다. 이동성 불순물로서 질소 결핍을 포함하는 예시적인 프로그래밍 가능한 물질은 이것이 수용되는 위치의 질소 결핍의 양과 질소 결핍의 위치에 따라 적어도 하나의 프로그래밍된 상태에서 AlN 및 AlN1 -x의 조합이다. 이동성 불순물로서 플루오라인 결핍을 포함하는 예시적인 프로그래밍가능한 물질은 이것이 수용되는 위치에서 플루오라인 결핍의 양과 플루오라인 결핍의 위치에 따라 적어도 하나의 프로그래밍된 저항 상태에서 MgF2 및 MgF2 -x의 조합이다. 다른 예로서, 이동성 불순물은 질소 함유 물질에서 알루미늄 원자 간극을 포함할 수 있다.
또 다른 예시적인 프로그래밍 가능한 물질은 벤갈라 로즈(Bengala Rose), AlQ3Ag, Cu-TCNQ, DDQ, TAPA 및 플루오레신 기반 폴리머(fluorescine-based polymer)와 같은 폴리머 물질을 포함한다.
본 명세서에 개시된 프로그래밍 가능한 물질과 다른 물질은 임의의 현존하거나 아직 개발되지 않은 기술(들)에 의해 증착될 수 있다. 예로는 기상 증착(즉, 화학적 기상 증착, 원자층 증착 및/또는 물리적 증기 증착) 및/또는 액상 증착을 포함하며, 이들 중 어느 것이 하나 이상의 하부 물질에 대해 선택되거나 선택되지 않을 수 있다. 예시적인 액상 증착에서, 표면 중개 수송(모세관 현상) 및/또는 전기동력학적 흐름이 일어날 수 있다. 습윤제, 계면 활성제, 또는 다른 표면 개질제가 사용되거나 사용되지 않을 수 있다. 나아가 증착 방법에 상관없이 임의의 증착 물질이 후속적으로 처리될 수 있고 예를 들어 어닐링되거나 조사될 수 있다.
도 1 내지 도 5의 실시예는 이것이 그 사이에 수용되는 전도성 라인 각각에 직접 수용된 것으로 프로그래밍 가능한 물질(35)을 도시한다. 본 문서에서, 물질이나 구조는 서로에 대해 언급된 물질이나 구조와 적어도 일부 물리적으로 터치하는 접촉이 있을 때에는 다른 것"과 직접" 접한다. 이와 대조적으로, "위에(over)"라는 말은 개재 물질(들)이나 구조(들)가 서로에 대해 언급된 물질이나 구조와 물리적으로 터치하는 접촉이 없는 구성과 함께 "직접 접해" 있는 것을 포함한다. 대안적으로, 하나 이상의 선택 디바이스와 같은 하나 이상의 추가적인 물질이 교차 라인 중 하나 또는 둘 모두와 프로그래밍 가능한 물질 사이에 수용될 수 있다. 임의의 현존하거나 아직 개발되지 않은 선택 디바이스가 사용될 수 있으며, 트랜지스터와 다이오드는 단 2개의 예이다.
바로 인접한 전극 라인은 서로 이격되어 있어서 예를 들어 프로그래밍 가능한 물질(35) 및/또는 유전체 물질에 의하여 서로에 대해 2개의 인접한 라인이 영구적으로 단락하는 것을 방지할 수 있다. 일 실시예에서, 외부 층의 제1전극 라인은 어레이 내 내부 층의 제1전극 라인으로부터 어디에서나 고도 방향으로 이격된다. 일 실시예에서, 이 분리는 적어도 부분적으로 프로그래밍 가능한 물질(35)이 외부 층(18)의 개별 제1전극 라인(22)과 이와 교차하는 내부 층(20)의 개별 제1전극 라인(24) 사이에 고도 방향으로 있는 것에 의하여 일어난다.
본 발명의 일 실시예는 각 층 내에 4F2의 연속 수평 면적을 차지하는 5개의 메모리 셀을 구비하는 비휘발성 메모리 셀들이 수직으로 적층된 층들의 어레이를 포함한다. 도 1 내지 도 5의 실시예는 단 하나의 예시적인 실시예이다. 이 실시예에서, "F"는 최소 특징부를 형성하는 물질 외부에 수용되는 마스크 패턴의 특징 에지를 사용하여 형성된 최소 특징부의 최소 측방향 특징부의 크기이다. 예를 들어, 도 4는 각 측이 2F이어서 4F2의 면적을 가지는 볼드 라인으로 된 정사각형으로 구성된 연속 수평 면적 "A"을 도시한다. 도 4의 예에서 최소 특징부의 폭 "F"은 제1전극 라인(22)의 도시된 각 라인 폭과 바로 인접한 라인 사이 공간의 폭을 특징으로 한다. 이 특정 예에서, 도시된 최소 라인 폭과 최소 공간 폭은 서로 동일하고 F이다. 각 메모리 셀은 프로그래밍 가능한 물질(35)을 그 사이에 구비하는 바로 중첩하는 인접한 전극 라인을 포함하며, 도 2 내지 도 4에서 면적 "A" 내 5개의 이러한 메모리 셀은 작은 대시 원으로 각 메모리 셀(1, 2, 3, 4 및 5)로 지시된다. 원(1, 2, 3, 4 및 5)은 도면에서 명확화를 위해 작고, 여기서 메모리 셀은 물론 그 사이에 프로그래밍 가능한 물질(35)을 가지는 대면하는 각 전극의 표면 면적 전부를 최소값으로 포함한다.
본 발명의 일 실시예는 복수의 수직으로 배향된 메모리 셀과 복수의 수평으로 배향된 메모리 셀의 조합을 구비하는 일부 연속적인 볼륨을 포함하는 비휘발성 메모리 셀들이 수직으로 적층된 층들의 어레이를 포함한다. 본 문서의 문맥에서, 수직으로 배향된 메모리 셀은 수평 방향으로 프로그래밍 가능한 물질을 통한 주 전류 흐름을 특징으로 한다. 나아가, 본 문서의 문맥에서, 수평으로 배향된 메모리 셀은 수직 방향으로 프로그래밍 가능한 물질을 통한 주 전류 흐름을 특징으로 한다. 역사적으로, 수평 교차점 메모리 셀은 그 대향하는 전극이 일반적으로 배향되지만 수직으로 서로를 대향하여 배향되어서 그렇게 명명된다. 역사적으로 수직 교차점 메모리 셀은 그 대향하는 전극이 서로에 대해 측방향으로 배향되고 전극들 중 하나는 장형이고 수직 방향으로 연장되는 것이어서 그렇게 명명된다. 그러나, 본 문서의 문맥에서, 메모리 셀의 수직 또는 수평 배향이라는 언급은 단지 전극의 배향에 상관없이 프로그래밍 가능한 물질을 통한 주 전류 흐름에 대한 것이다. 그럼에도 불구하고, 일 실시예에서, 연속적인 볼륨은 완전히 수직으로 배향된 메모리 셀과 완전히 수평으로 배향된 메모리 셀의 조합을 구비한다. 본 문서의 문맥에서, 메모리 셀은 전극으로의, 전극으로부터의, 및 전극들 사이의 모든 전류 흐름이 수평 방향으로인 경우 완전히 수직으로 배향된다. 나아가, 본 문서의 문맥에서, 메모리 셀은 전극으로의, 전극으로부터의, 및 전극들 사이의 모든 전류 흐름이 수직 방향으로 인 경우 완전히 수평으로 배향된다.
도 1 내지 도 5의 실시예는 수직으로 배향된 메모리 셀과 수평으로 배향된 메모리 셀의 조합을 구비하는 단 하나의 예시적인 실시예이다. 예를 들어, 어레이 내 메모리 셀(1)은 수평으로 배향된 메모리 셀인 반면, 메모리 셀(2, 3, 4, 5)은 수직으로 배향된 메모리 셀이다. 나아가, 메모리 셀(1)은 완전히 수평으로 배향되고, 메모리 셀(2, 3, 4, 5)은 완전히 수직으로 배향된다. 그럼에도 불구하고, 일 실시예에서, 어레이는 수평으로 배향된 메모리 셀보다 수직으로 배향된 메모리 셀을 포함한다. 일 실시예에서, 모두 4개의 수직으로 배향된 메모리 셀에 대해 하나의 수평으로 배향된 메모리 셀이 있다. 일 실시예에서, 어레이 전부는 단 일부 연속적인 볼륨과는 달리 수직으로 배향된 메모리 셀과 수평으로 배향된 메모리 셀의 조합을 포함한다. 도 1 내지 도 5의 도시되고 설명된 실시예는 이들 바로 언급된 특성 각각을 가지는 단 하나의 예시적인 어레이이다.
일 실시예에서, 비휘발성 메모리 셀들의 어레이는 유닛 셀마다 5개의 메모리 셀을 포함한다. 본 문서의 문맥에서, "유닛 셀"은 어레이의 격자의 모든 구조적 특성을 구현하고 이 어레이의 격자를 3차원 반복에 의해 구성하는 가장 단순한 다면체이다. 예를 들어, 도 4, 도 6 및 도 7을 고려한다. 도 4는 2F×2F 변으로 한정된 수평 영역을 도시한다. 이 영역을 메모리 셀 층(12) 내 내부 하부 층(20)의 제1전극 라인(24)의 베이스로 변환하는 것은 도 1의 어레이(10)의 도 6 및 도 7의 유닛 셀(40)을 초래한다. 명확화를 위해, 유닛 셀(40)은 도 6에서 비어 있는 것으로 및 도 7에서 메모리 셀 성분(22, 24, 26, 35)을 포함하는 것으로 도시된다.
도 1 내지 도 7은 유닛 셀(40)이 입방체이거나 아닐 수 있는 육면체이고, 도시된 실시예에서 정입방체는 아닌 실시예를 도시한다. 도 1 내지 도 7은 유닛 셀(40)마다 5개 및 단 5개의 메모리 셀이 있는 일 실시예를 더 도시한다. 그럼에도 불구하고, 일 실시예에서 육면체 형태의 유닛 셀(40)은 2개의 대향하는 면(42, 44)과 대향하는 면(42, 44) 사이에 연장되는 4개의 코너 볼륨(45, 46, 47, 48)을 구비하는 것으로 고려될 수 있다(도 6). 일 실시예에서, 메모리 셀 중 4개에 대한 프로그래밍 가능한 물질은 이 대향하는 면 중 하나 또는 다른 것으로부터 4개의 코너 볼륨 중 단 하나의 볼륨 내 육면체 내부로 연장된다. 예를 들어, 도 7에 대해, 코너 볼륨(46)은 메모리 셀(2, 3, 4, 5)의 프로그래밍 가능한 물질(35)이 수용되는 단일 코너 볼륨을 구성한다. 일 실시예에서, 이 4개의 메모리 셀과는 다른 메모리 셀의 프로그래밍 가능한 물질은 단일 코너 볼륨과는 정반대쪽에 있는 육면체의 코너 볼륨 내에 수용된다. 예를 들어, 도 7에서, 메모리 셀(1)은 코너 볼륨(46)과 정반대인 코너 볼륨(48) 내에 예시적인 다른 메모리 셀을 구성한다.
본 발명의 일 실시예는 프로그래밍 가능한 물질의 3개의 고도 방향의 영역을 각각 구비하는 복수의 유닛 셀을 포함하는 비휘발성 메모리 셀들의 어레이를 포함한다. 이 영역은 유닛 셀의 적어도 3개의 상이한 메모리 셀의 프로그래밍 가능한 물질을 포함한다. 일 실시예에서, 3개의 영역은 유닛 셀의 적어도 4개의 상이한 메모리 셀의 프로그래밍 가능한 물질을 포함하고, 일 실시예에서, 5개의 상이한 메모리 셀의 프로그래밍 가능한 물질을 포함한다. 도 1 내지 도 7의 전술된 실시예는 이들 바로 언급된 특성 각각을 가지는 단 하나의 예시적인 실시예이다. 예를 들어, 도 6 및 도 7에 의해 표시된 단일 유닛 셀(40)에 대해 3개의 고도 방향의 영역(18, 50, 20)을 도시하는 것으로 도 5를 고려한다. 이 영역 각각은 유닛 셀의 적어도 3개의 상이한 메모리 셀의 프로그래밍가능한 물질(35)을 포함한다. 다시 말해, 적어도 하나의 상이한 메모리 셀은 3개의 영역 각각에 포함된다. 예를 들어, 고도 방향의 영역(18)은 메모리 셀(3, 4)의 프로그래밍 가능한 물질을 포함하고, 고도 방향의 영역(20)은 메모리 셀(2, 5)의 프로그래밍 가능한 물질을 포함하며, 고도 방향의 영역(50)은 메모리 셀(1)의 프로그래밍 가능한 물질을 포함한다.
일 실시예에서, 고도 방향의 영역은 유닛 셀 각각 내에 서로 측방향으로 평행하게 연장되고, 도 1 내지 도 7은 하나의 이러한 예를 도시한다. 이는 고도 방향의 영역이 유닛 셀 각각 내에서 각 고도 방향의 두께가 일정한 실시예를 또한 도시한다. 도시된 예에서, 집합적 고도 방향의 영역은 적어도 2개의 상이한 고도 방향의 두께이며, 여기서 예를 들어, 영역(18)의 고도 방향의 두께는 영역(20)의 두께와 동일하다. 이는 3개의 영역(18) 중 고도 방향으로 최외각부와 3개의 영역(20) 중 고도 방향으로 최내각부가 유닛 셀 각각 내에서 동일한 두께이고 이들 각각은 이들 사이에 끼어있는 중간 영역(50)보다 더 두꺼운 예시적인 실시예를 또한 구성한다.
도 1은 메모리 물질이 수직으로 적층된 층의 바로 인접한 쌍(12/14 및 14/16)들이 서로 이격되어 있고 프로그래밍 가능한 물질이 이들 사이에 수용되어 있지 않는 예시적인 실시예를 도시한다. 따라서, 이 인접한 층(12와 14 및 14와 16) 사이 공간은 메모리 셀들이 수직으로 적층된 층들의 쌍의 인접한 것들 사이에 기생 전기적 상호작용을 최소화하는 쪽으로 유전체 물질로/유전체 물질에 의해 채워질 수 있다. 도 8은 대안적인 예시적인 어레이(10a)를 도시한다. 제1전술된 실시예와 동일한 부호들이 적절한 경우 사용되었으며, 일부 구성의 차이는 접미사 "a"로 표시되거나 상이한 부호로 표시된다. 어레이(10a)에서, 프로그래밍가능한 물질(35a)은 메모리 셀들이 수직으로 적층된 층들의 바로 인접한 것들의 쌍 중 하나의 층의 고도 방향으로의 내부 층(20)의 제1전극 라인(24)과, 메모리 셀이 수직으로 적층된 층의 바로 인접한 것들의 쌍 증 다른 층의 고도 방향으로의 외부 층(18)의 제1전극 라인(22) 사이에 고도 방향으로 수용된다. 프로그래밍 가능한 물질(35a)은 프로그래밍 가능한 물질(35)의 것과 동일한 조성물이거나 상이한 조성물일 수 있다.
도 8의 실시예는 메모리 셀(12, 14, 16)이 수직으로 적층된 층의 바로 인접한 쌍들 사이에 수용된 프로그래밍 가능한 물질(35a)의 영역 중 하나의 영역을 둘러싸도록 아래쪽으로 또는 위쪽으로 유닛 셀을 연장되는 것으로 고려될 수 있다. 따라서, 이 예에서, 다른 메모리 셀은 유닛 셀마다 추가될 수 있고 각 유닛 셀은 일 실시예에서 도시된 바와 같이 4F2의 수평 면적을 각각 차지하는 6개의 메모리 셀을 포함한다. 예를 들어, 도 9 및 도 10은 메모리 셀(1, 2, 3, 4, 5, 6)을 도시하고 도 11은 유닛 셀(40a)을 도시한다. 도 9 및 도 10은 각각 도 3 및 도 4와 동일하지만 추가된 메모리 셀(6)이 면적(A)을 차지한다는 지시를 추가한다. 메모리 셀(6)은 하나의 층(즉, 층(12))의 제1전극 라인(24), 바로 다음의 하부 층(14)의 제1전극 라인(22), 및 이들 사이에 끼어있는 프로그래밍 가능한 물질(35a)을 포함한다. 도 11은 도 7과 동일하지만 유닛 셀(40a)이 프로그래밍 가능한 물질(35a)을 포함하는 것으로 아래쪽으로 연장되는 것을 더 도시한다. 이는 모두 4개의 수직으로 배향된 메모리 셀(2, 3, 4, 5)에 대해 2개의 수평으로 배향된 메모리 셀(1, 6)이 있는 예시적인 실시예를 또한 구성한다. 이는 제1 언급된 4개와는 다른 2개의 메모리 셀이 제1 언급된 4개의 메모리 유닛이 수용된 단일 코너 볼륨과는 정 반대인 육면체의 코너 볼륨에 수용된 유닛 셀 내에 6개의 메모리 셀의 단 하나의 예시적인 실시예를 또한 도시한다. 이는 유닛 셀의 다른 메모리 셀(메모리 셀(6))을 구비하는 프로그래밍 가능한 물질(35a)의 또 다른 고도 방향의 영역(60)(도 12)을 또한 구성한다.
도 8은 프로그래밍 가능한 물질(35/35a)이 바로 인접한 전도성 전극 라인들 사이에만 주로 수용되는 예시적인 실시예를 도시한다. 도 13은 다른 예시적인 어레이(10b)를 도시한다. 전술된 실시예와 동일한 부호는 적절한 경우 사용되었으며, 일부 구성 차이는 접미사 "b"로 지시된다. 어레이(10b)에서, 프로그래밍 가능한 물질(35b)은 블랭킷 순응층(blanketing conformal layer)으로 어디에나 증착된다.
메모리 어레이(10)의 각 유닛 셀(40)은 5개의 전극 라인을 구비하는 것으로 고려될 수 있으며, 이중 4개는 "x" 또는 "y" 축에 대해 수평으로 연장된다. "n"으로 지시된 각 층(12, 14, 16)에서, "x" 축에 대해 연장되는 이 라인(24)은 도 4에서 VRi 및 VRi +1로 각각 추가적으로 지시된다. "y" 축에 대해 연장되는 라인(22)은 도 4에서 VCj 및 VCj + 1으로 각각 추가적으로 지시된다. 제 5 라인은 도 4에서 VV으로 추가적으로 지시된 단일의 수직으로 연장되는 제2전극 라인(26)으로 포함된다. 아래 표 1은 각 층 "n" 내에서 도 1 내지 도 7의 셀(1, 2, 3, 4, 5) 중 임의의 것을 판독하거나 기록하거나 소거하는데 사용될 수 있는 상대적인 전압(V)의 예시적인 상대적인 절대값을 도시한다. 예시적인 표 1은 예를 들어, 다이오드에 대해 언급된 진성 또는 관통 선택 디바이스일 수 있는 각 셀의 전류-전압 특성의 비 선형성에 의존할 수 있다.
Figure 112013052556348-pct00001
아래 표 2는 도 9에서 층(n)(12)과 층(n+1)(14)에 대해 도 8 내지 도 13의 실시예의 메모리 셀(1, 2, 3, 4, 5, 6)과 유사한 대응하는 표이다.
Figure 112013052556348-pct00002

Claims (44)

  1. 유닛 셀(unit cell)의 반복을 포함하는 비휘발성 메모리 셀들의 어레이에 있어서,
    상기 유닛 셀은 어레이의 격자의 모든 구조적 특성을 구현하고 이 어레이의 격자를 3차원 반복에 의해 구성하는 가장 단순한 다면체이고,
    상기 어레이는 유닛 셀마다 5개의 메모리 셀을 포함하며,
    상기 다면체는, 상기 다면체의 코너에 개별적으로 존재하는 다수의 코너 볼륨을 포함하고,
    상기 5개의 메모리 셀의 각각은, 수직으로 배향되거나 수평으로 배향되고, 단일 코너 볼륨 내에 존재하며,
    상기 5개의 메모리 셀의 각각은 프로그래밍 가능한 물질을 포함하고,
    수직으로 배향된 메모리 셀은 수평 방향으로 상기 프로그래밍 가능한 물질을 통한 주 전류 흐름을 특징으로 하고,
    수평으로 배향된 메모리 셀은 수직 방향으로 상기 프로그래밍 가능한 물질을 통한 주 전류 흐름을 특징으로 하는, 비휘발성 메모리 셀들의 어레이.
  2. 청구항 1에 있어서, 유닛 셀마다 단 5개 또는 6개의 메모리 셀만이 있는 것인 비휘발성 메모리 셀들의 어레이.
  3. 청구항 2에 있어서, 상기 5개 또는 6개의 메모리 셀은 4F2의 수평 면적을 차지하는 것인 비휘발성 메모리 셀들의 어레이.
    여기서, F는 최소 특징부를 형성하는 물질 외부에 수용되는 마스크 패턴의 특징 에지를 사용하여 형성된 최소 특징부의 최소 측방향 특징부의 크기이다.
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  5. 청구항 1에 있어서, 수평으로 배향된 메모리 셀보다 더 많은 수직으로 배향된 메모리 셀을 포함하는 비휘발성 메모리 셀들의 어레이.
  6. 청구항 1에 있어서, 유닛 셀마다 단 5개의 메모리 셀이 있고, 모두 4개의 수직으로 배향된 메모리 셀에 대해 하나의 수평으로 배향된 메모리 셀이 있는 것인 비휘발성 메모리 셀들의 어레이.
  7. 청구항 1에 있어서, 유닛 셀마다 단 6개의 메모리 셀이 있고, 모두 4개의 수직으로 배향된 메모리 셀에 대해 2개의 수평으로 배향된 메모리 셀이 있는 것인 비휘발성 메모리 셀들의 어레이.
  8. 청구항 1에 있어서, 상기 다면체는 육면체의 2개의 대향하는 면 사이에 연장되는 4개의 코너 볼륨(corner volume)을 가지는 육면체이고, 상기 메모리 셀 중 4개의 메모리 셀의 상기 프로그래밍 가능한 물질은 상기 2개의 대향하는 면 중 하나 또는 다른 하나로부터 상기 4개의 코너 볼륨 중 단일 코너 볼륨 내 육면체 내부로 연장되는 것인 비휘발성 메모리 셀들의 어레이.
  9. 청구항 8에 있어서, 상기 4개의 메모리 셀과는 다른 메모리 셀의 상기 프로그래밍 가능한 물질은 상기 단일 코너 볼륨과는 정반대쪽의 상기 육면체의 코너 볼륨에 수용되는 것인 비휘발성 메모리 셀들의 어레이.
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  11. 비휘발성 메모리 셀들의 어레이로서, 프로그래밍 가능한 물질의 3개의 고도 방향의 영역(elevational region)을 각각 구비하는 복수의 유닛 셀을 포함하되,
    상기 유닛 셀은 어레이의 격자의 모든 구조적 특성을 구현하고 이 어레이의 격자를 3차원 반복에 의해 구성하는 가장 단순한 다면체이고,
    상기 3개의 고도 방향의 영역은 상기 유닛 셀의 적어도 3개의 상이한 메모리 셀의 상기 프로그래밍 가능한 물질을 포함하며,
    상기 적어도 3개의 상이한 메모리 셀의 각각은, 수직으로 배향되거나 수평으로 배향되고, 상기 3개의 고도 방향의 영역 중 하나 내에 존재하는 것인 어레이.
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  16. 비휘발성 메모리 셀들이 수직으로 적층된 층들의 어레이로서,
    상기 수직 층들 각각은,
    복수의 수평으로 배향된 제1전극 라인 각각의 고도 방향으로의 외부 층과 고도 방향으로의 내부 층으로서, 상기 외부 층의 상기 제1전극 라인은 상기 내부 층의 상기 제1전극 라인과 교차하는 것인, 상기 외부 층과 내부 층;
    상기 내부 층과 상기 외부 층을 통해 연장되는 복수의 수직으로 배향된 제2전극 라인으로서, 상기 수직으로 배향된 제2전극 라인 각각은 상기 내부층과 상기 외부층에 있는 제1전극 라인의 바로 인접한 각 쌍들 사이에 연장되며, 상기 수직으로 배향되는 제2전극 라인 각각은 제1쌍의 대향하는 측방향 측면 및 제2쌍의 대향하는 측방향 측면을 구비하는 것인, 상기 복수의 수직으로 배향된 제2전극 라인; 및
    상기 내부층과 상기 외부층 중 하나에서 상기 제1전극 라인과 상기 제1쌍의 대향하는 측방향 측면 사이에 및 상기 내부층과 상기 외부층 중 다른 하나에서 상기 제1전극 라인과 상기 제2쌍의 대향하는 측방향 측면 사이에 프로그래밍 가능한 물질을 포함하는 비휘발성 메모리 셀들이 수직으로 적층된 층들의 어레이.
  17. 청구항 16에 있어서, 상기 제1전극 라인은 데이터/센싱 라인이며, 상기 제2전극 라인은 액세스 라인인 것인 비휘발성 메모리 셀들이 수직으로 적층된 층들의 어레이.
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