KR20240012554A - 이온 전류 보상의 장치 및 방법 - Google Patents

이온 전류 보상의 장치 및 방법 Download PDF

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Abstract

본원에서 제공된 실시예들은 일반적으로 프로세싱 챔버에서 기판의 플라즈마 프로세싱을 위한 파형을 생성하기 위한 장치, 플라즈마 프로세싱 시스템들 및 방법들을 포함한다. 본 개시내용의 실시예들은 펄스 전압 파형을 생성하기 위한 장치 및 방법을 포함하며, 이는, 펄스 전압 파형을 생성하는 프로세스의 제1 위상 동안 전극에 메인 전압 소스를 결합하는 것 ― 전극은 프로세싱 챔버 내에 배치됨 ―, 펄스 전압 파형을 생성하는 프로세스의 제2 위상 동안 전극에 접지 노드를 결합하는 것, 펄스 전압 파형을 생성하는 프로세스의 제3 위상 동안 전극에 제1 보상 전압 소스를 결합하는 것, 그리고 펄스 전압 파형을 생성하는 프로세스의 제4 위상 동안 전극에 제2 보상 전압 소스를 결합하는 것을 포함한다.

Description

이온 전류 보상의 장치 및 방법
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스 제조에 사용되는 시스템에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 기판을 프로세싱하는 데 사용되는 플라즈마 프로세싱 시스템에 관한 것이다.
[0002] 고종횡비 피처들을 신뢰할 수 있게 생성하는 것은 차세대의 반도체 디바이스들에 대한 핵심 기술 난제들 중 하나이다. 고종횡비 피처들을 형성하는 하나의 방법은 프로세싱 챔버에서 플라즈마가 형성되고, 플라즈마로부터의 이온들이 기판의 표면 쪽으로 가속되어, 기판의 표면 상에 형성된 마스크 층 아래에 배치된 재료 층에 개구들이 형성되는 플라즈마-보조 에칭 프로세스를 사용한다.
[0003] 전형적인 플라즈마-보조 에칭 프로세스에서, 기판은 프로세싱 챔버에 배치된 기판 지지부 상에 포지셔닝되고, 플라즈마는 기판 위에 형성되며, 이온들이 플라즈마와 기판 표면 사이에 형성된 플라즈마 시스(plasma sheath), 즉 전자가 고갈된 구역에 걸쳐 플라즈마로부터 기판을 향해 가속된다.
[0004] RF 신호들을 포함하는 정현파 파형만을 플라즈마 프로세싱 챔버의 전극들 중 하나 이상에 전달하는 종래의 RF 플라즈마 보조 에칭 프로세스들은 시스 특성들 및 생성된 이온 에너지들을 적절하거나 바람직하게 제어하지 못하며, 이는 바람직하지 않은 플라즈마 프로세싱 결과들로 이어진다는 것이 밝혀졌다. 바람직하지 않은 프로세싱 결과들은 마스크 층의 과도한 스퍼터링 및 고종횡비 피처들의 측벽 결함들의 생성을 포함할 수 있다.
[0005] 따라서, 바람직한 플라즈마 보조 에칭 프로세싱 결과들을 제공할 수 있는 플라즈마 프로세싱 및 바이어싱 방법들에 대한 당업계의 요구가 있다.
[0006] 본원에서 제공된 실시예들은 일반적으로 프로세싱 챔버에서 기판의 플라즈마 프로세싱을 위한 파형을 생성하기 위한 장치, 플라즈마 프로세싱 시스템들 및 방법들을 포함한다.
[0007] 본 개시내용의 위의 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하고, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0008] 도 1은 본원에서 기술된 방법들을 실행하도록 구성된 하나 이상의 실시예들에 따른 프로세싱 시스템의 개략적인 단면도이다.
[0009] 도 2a는 하나 이상의 실시예들에 따라, 프로세싱 챔버의 전극에 적용될 수 있는 전압 파형을 도시한다.
[0010] 도 2b는 프로세싱 챔버의 전극에 적용된 전압 파형으로 인해 기판 상에 설정된 전압 파형을 도시한다.
[0011] 도 3a는 단일 주파수 여기 파형을 사용할 때 전형적인 IED(ion energy distribution)를 예시한다.
[0012] 도 3b는 본 개시내용의 특정 실시예들에 따른 IED 함수(IEDF)를 예시하는 그래프이다.
[0013] 도 4a는 본 개시내용의 특정 실시예들에 따라 도 5a의 파형 생성기를 사용하여 생성된 PV(pulsed-voltage) 파형을 예시한다.
[0014] 도 4b는 본 개시내용의 특정 실시예들에 따라 도 5c의 파형 생성기를 사용하여 생성된 PV 파형을 예시한다.
[0015] 도 4c는 본 개시내용의 특정 실시예들에 따라 도 5a의 파형 생성기를 사용하여 생성된 측정 파형을 예시한다.
[0016] 도 5a는 본 개시내용의 특정 양상들에 따라 IED 제어를 달성하기 위해 기판을 바이어싱하기 위한 파형 생성기의 예시적인 구현을 예시한다.
[0017] 도 5b는 본 개시내용의 특정 양상들에 따라 IED 제어를 달성하기 위해 기판을 바이어싱하기 위한 파형 생성기의 예시적인 구현을 예시한다.
[0018] 도 5c는 본 개시내용의 특정 양상들에 따라 IED 제어를 달성하기 위해 기판을 바이어싱하기 위한 파형 생성기의 예시적인 구현을 예시한다.
[0019] 도 6은 본 개시내용의 특정 실시예들에 따라 도 5c의 파형 생성기와 함께 사용하기 위한 예시적인 필터 토폴로지를 예시한다.
[0020] 도 7은 본 개시내용의 특정 양상들에 따라 도 5a, 도 5b 또는 도 5c의 파형 생성기의 스위치들의 상태를 예시하는 타이밍도이다.
[0021] 도 8은 파형 생성을 위한 방법을 예시하는 프로세스 흐름도이다.
[0022] 기술 노드가 2nm를 향해 진보함에 따라, 더 큰 종횡비들을 갖는 더 작은 피처의 제조는 플라즈마 프로세싱을 위한 원자 정밀도를 수반한다. 플라즈마 이온이 중요한 역할을 하는 에칭 프로세스들에서, 이온 에너지 제어는 반도체 장비 산업의 난제이다. 종래에 RF 바이어스 기술들은 정현파를 사용하여 플라즈마를 여기시키고 이온들을 가속한다.
[0023] 본 개시내용의 일부 실시예들은 일반적으로 IED(ion energy distribution)를 제어하기 위해 PV(pulsed-voltage) 파형을 생성하기 위한 기술에 관한 것이다. 예컨대, 펄스 전압 파형 및 RF(radio frequency) 파형이 플라즈마 챔버 내 동일한 노드에 적용되어 본원에서 더 자세히 설명된 바와 같이, 저에너지 피크와 고에너지 피크 사이의 중에너지들이 거의 또는 전혀 없이 IED 함수에서 저에너지 피크 및 고에너지 피크를 구현할 수 있다. 고에너지 피크와 연관된 이온들은 에칭되는 고종횡비 피처의 최하부까지 도달하고 에칭 반응들을 가능하게 하는 에너지 및 방향성을 갖는다. 저에너지를 가진 이온들이 에칭 동안 피처의 최하부에 도달할 수 없지만, 저에너지 이온들은 에칭 프로세스들에 대해 여전히 중요하다. 중에너지를 가진 이온들은 원하는 방향성을 갖지 않고 에칭되는 피처의 측벽에 부딪혀 종종 에칭된 피처 내 측벽들의 원치않는 휨을 초래하기 때문에, 중에너지를 가진 이온들은 에칭 프로세스들에 대해 유익하지 않다. 일부 실시예들은 중에너지 이온들이 거의 또는 전혀 없이 고에너지 및 저에너지 피크들을 갖는 PV 파형을 생성하기 위한 기술들에 관한 것이다.
플라즈마 프로세싱 시스템 예들
[0024] 도 1은 본원에서 기술된 플라즈마 프로세싱 방법들 중 하나 이상을 수행하도록 구성된 프로세싱 시스템(10)의 개략적인 단면도이다. 일부 실시예들에서, 프로세싱 시스템(10)은 RIE(reactive ion etch) 플라즈마 프로세싱과 같은 플라즈마-보조 에칭 프로세스들을 위해 구성된다. 그러나, 본원에서 설명된 실시예들은 또한 다른 플라즈마-보조 프로세스들 이를테면, 플라즈마-강화 증착 프로세스들 예컨대, PECVD(plasma-enhanced chemical vapor deposition) 프로세스들, PEPVD(plasma-enhanced physical vapor deposition) 프로세스들, PEALD(plasma-enhanced atomic layer deposition) 프로세스들, 플라즈마 처리 프로세싱 또는 플라즈마 기반 이온 주입 프로세싱, 예컨대, PLAD(plasma doping) 프로세싱에서 사용하도록 구성된 프로세싱 시스템들과 함께 사용될 수 있다는 것이 주의되어야 한다.
[0025] 도시된 바와 같이, 프로세싱 시스템(10)은 CCP(capacitively coupled plasma)를 형성하도록 구성되며, 여기서 프로세싱 챔버(100)는 프로세싱 볼륨(129)에 또한 배치된 하부 전극(예컨대, 기판 지지 조립체(136))을 향하는 프로세싱 볼륨(129)에 배치된 상부 전극(예컨대, 챔버 덮개(123))을 포함한다. 전형적인 CCP(capacitively coupled plasma) 프로세싱 시스템에서, 상부 또는 하부 전극들 중 하나에 전기적으로 결합된 RF(radio frequency) 소스는 플라즈마(예컨대, 플라즈마(101)) ― 이는 상부 및 하부 전극들 각각에 용량 결합되고 상부 및 하부 전극들 사이의 프로세싱 구역에 배치됨 ― 를 점화 및 유지하도록 구성된 RF 신호를 전달한다. 전형적으로, 상부 또는 하부 전극들 중 대향하는 전극은 부가적인 플라즈마 여기를 위해 접지 또는 제2 RF 전원에 결합된다. 도시된 바와 같이, 프로세싱 시스템(10)은 프로세싱 챔버(100), 기판 지지 조립체(136) 및 시스템 제어기(126)를 포함한다.
[0026] 프로세싱 챔버(100)는 전형적으로 프로세싱 볼륨(129)을 집합적으로 정의하는 챔버 덮개(123), 하나 이상의 측벽(122) 및 챔버 베이스(124)를 포함하는 챔버 바디(113)를 포함한다. 하나 이상의 측벽들(122) 및 챔버 베이스(124)는 일반적으로 프로세싱 챔버(100)의 엘리먼트들에 대한 구조적 지지를 형성하도록 사이즈가 정해지고 성형된 재료들을 포함하고, 프로세싱 동안 프로세싱 챔버(100)의 프로세싱 볼륨(129)에서 유지되는 진공 환경 내에서 플라즈마(101)가 생성되는 동안 이들에 인가되는 압력들 및 추가 에너지를 견디도록 구성된다. 일 예에서, 하나 이상의 측벽들(122) 및 챔버 베이스(124)는 알루미늄, 알루미늄 합금 또는 스테인리스강 합금과 같은 금속으로 형성된다.
[0027] 챔버 덮개(123)를 통해 배치된 가스 유입구(128)는 하나 이상의 프로세싱 가스들을 그와 유체 연통하는 프로세싱 가스 소스(119)로부터 프로세싱 볼륨(129)으로 전달하는 데 사용된다. 기판(103)은 기판(103)의 플라즈마 프로세싱 동안 슬릿 밸브(미도시)로 밀봉된 하나 이상의 측벽들(122) 중 하나 내 개구(미도시)를 통해 프로세싱 볼륨(129) 내로 로딩되고 이로부터 제거된다.
[0028] 일부 실시예들에서, 기판 지지 조립체(136)에 형성된 개구들을 통해 이동 가능하게 배치된 복수의 리프트 핀들(20)은 기판 지지 표면(105A)으로의 그리고 기판 지지 표면(105A)으로부터의 기판 이송을 용이하게 하기 위해 사용된다. 일부 실시예들에서, 복수의 리프트 핀들(20)은 위에 배치되고 프로세싱 볼륨(129)에 배치된 리프트 핀 후프(미도시)에 결합되고 그리고/또는 맞물릴 수 있다. 리프트 핀 후프는 챔버 베이스(124)를 통해 밀봉식으로 연장되는 샤프트(미도시)에 결합될 수 있다. 샤프트는 리프트 핀 후프를 상승 및 하강시키는 데 사용되는 액추에이터(미도시)에 결합될 수 있다. 리프트 핀 후프가 상승된 포지션에 있을 때, 리프트 핀 후프는 기판 지지 표면(105A) 위로 리프트 핀들의 상부 표면들을 상승시키기 위해 복수의 리프트 핀들(20)과 맞물리고, 그로부터 기판(103)을 리프팅하고 로봇 핸들러(미도시)에 의해 기판(103)의 비활성(후면) 표면에 대한 액세스를 가능하게 한다. 리프트 핀 후프가 하강된 포지션에 있을 때, 복수의 리프트 핀들(20)은 기판 지지 표면(105A)과 동일 평면이거나 기판 지지 표면(105A) 아래로 리세싱되고, 기판(103)은 그 위에 안착된다.
[0029] 본원에서 프로세싱 챔버 제어기로서 또한 지칭되는 시스템 제어기(126)는 CPU(central processing unit)(133), 메모리(134) 및 지원 회로들(135)을 포함한다. 시스템 제어기(126)는 본원에 기재된 기판 바이어싱 방법을 포함하여, 기판(103)을 프로세싱하는데 사용되는 프로세스 시퀀스를 제어하는데 사용된다. CPU(133)는 프로세싱 챔버 및 이와 관련된 서브-프로세서들을 제어하기 위해 산업 현장에서 사용하도록 구성된 범용 컴퓨터 프로세서이다. 일반적으로 비휘발성 메모리인 본원에서 설명된 메모리(134)는 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 로컬 또는 원격의 다른 적합한 형태의 디지털 저장소를 포함할 수 있다. 지원 회로들(135)은 CPU(133)에 통상적으로 결합되고, 그리고 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급기들 등, 및 이들의 조합들을 포함한다. 소프트웨어 명령들(프로그램) 및 데이터는 CPU(133) 내의 프로세서에 지시하기 위해 코딩되어 메모리(134) 내에 저장될 수 있다. 시스템 제어기(126) 내 CPU(133)에 의해 판독 가능한 소프트웨어 프로그램(또는 컴퓨터 명령들)은 어떤 태스크들이 프로세싱 시스템(10) 내 컴포넌트들에 의해 수행 가능한지를 결정한다.
[0030] 전형적으로, 시스템 제어기(126) 내 CPU(133)에 의해 판독 가능한 프로그램은 프로세서(CPU(133))에 의해 실행될 때 본원에서 설명된 플라즈마 프로세싱 방식들과 관련된 태스크들을 수행하는 코드를 포함한다. 프로그램은, 본원에서 설명되는 방법들을 구현하기 위해 사용되는 다양한 프로세스 태스크들 및 다양한 프로세스 시퀀스들을 수행하기 위해, 프로세싱 시스템(10) 내의 다양한 하드웨어 및 전기 컴포넌트들을 제어하는 데 사용되는 명령들을 포함할 수 있다. 일 실시예에서, 프로그램은 도 8과 관련하여 아래에 설명된 동작들 중 하나 이상을 수행하는 데 사용되는 명령들을 포함한다.
[0031] 플라즈마 제어 시스템은 일반적으로 바이어스 전극(104)에서 적어도 제1 PV(pulsed voltage) 파형을 설정하기 위한 제1 소스 조립체(196) 및 에지 제어 전극(115)에서 적어도 제2 PV 파형을 설정하기 위한 제2 소스 조립체(197)를 포함한다. 제1 PV 파형 또는 제2 PV 파형은 파형 생성기 조립체(150) 내의 하나 이상의 컴포넌트들을 사용하여 생성될 수 있으며, 이는 도 4a 내지 도 5c와 관련하여 본원에서 보다 상세히 설명되는 바와 같은 파형 생성기에 대응할 수 있다. 일 실시예에서, 파형 생성기 조립체(150)는 바이어스 전극(104) 및 에지 제어 전극(115)에서 도 4a에 예시된 PV 파형(400)과 유사한 PV 파형을 생성하도록 구성된, 도 5a에 예시된 파형 생성기(500)를 포함한다.
[0032] 일부 실시예들에서, 파형 생성기 조립체(150)는 바이어스 전극(104), 에지 제어 전극(115) 및/또는 지지 베이스(107)(예컨대, 전력 전극 또는 캐소드)에서 도 4b에 예시된 PV 파형(450)과 유사한 PV 파형을 생성하도록 구성된, 도 5c에 예시된 파형 생성기(550)와 같은 RF 소스 및 PV 파형 생성 소스를 포함한다. 제1 소스 조립체(196)의 파형 생성기 조립체(150)의 파형 생성기(550)는 PV 파형 및 RF 신호를 지지 베이스(107)(예컨대, 전력 전극 또는 캐소드) 또는 바이어스 전극(104)에 전달하도록 구성될 수 있다. 일부 실시예들에서, 도 1에 도시된 바와 같이, 제3 소스 조립체(198) 내의 별개의 파형 생성기 조립체(150)는 적어도, RF 신호를 지지 베이스(107)(예컨대, 전력 전극 또는 캐소드)로 전달하도록 구성된 RF 소스를 포함한다.
[0033] 제1 소스 조립체(196), 제2 소스 조립체(197) 또는 제3 소스 조립체(198)로부터 제공된 인가된 RF 신호는 기판 지지 조립체(136)와 챔버 덮개(123) 사이에 배치된 프로세싱 구역에서 플라즈마(101)를 생성(유지 및/또는 점화)하도록 구성될 수 있다. 일부 실시예들에서, RF 신호는 프로세싱 볼륨(129)에 배치된 프로세싱 가스들 및 지지 베이스(107) 및/또는 바이어스 전극(104)에 전달된 RF 전력(RF 신호)에 의해 생성된 필드들을 사용하여 플라즈마(101)를 점화하고 유지하는 데 사용된다. 프로세싱 볼륨(129)은, 대기압 이하의 조건에서 프로세싱 볼륨(129)을 유지하고 프로세싱 및/또는 다른 가스들을 프로세싱 볼륨(129)으로부터 배기(evacuate)시키는 진공 출구(120)를 통해 하나 이상의 전용 진공 펌프들(미도시)에 유체 결합된다. 일부 실시예들에서, 프로세싱 볼륨(129) 내에 배치된 기판 지지 조립체(136)는, 접지되고 챔버 베이스(124)를 통해 연장되는 지지 샤프트(138) 상에 배치된다. 제1 소스 조립체(196), 제2 소스 조립체(197) 또는 제3 소스 조립체(198) 내 파형 생성기 조립체(150)로부터 제공되는 인가된 RF 신호는 일부 실시예들에서, RF 신호 소스(581) 및 RF 매칭 네트워크(582)를 사용하여 구현되는 RF 생성기(506)(도 5c)에 의해 제공될 수 있다. 일부 실시예들에서, 아래에서 추가로 논의되는 바와 같이, RF 생성기(506)는 40MHz보다 큰, 이를테면, 약 40MHz 내지 약 200MHz의 주파수를 갖는 RF 신호를 전달하도록 구성된다.
[0034] 도 1을 다시 참조하면, 기판 지지 조립체(136)는 일반적으로 기판 지지 표면(105A)을 갖는 기판 지지부(105)(예컨대, ESC 기판 지지부) 및 지지 베이스(107)를 포함한다. 일부 실시예들에서, 기판 지지 조립체(136)는 아래에서 추가로 논의되는 바와 같이 절연체 플레이트(111) 및 접지 플레이트(112)를 부가적으로 포함할 수 있다. 지지 베이스(107)는 절연 플레이트(111)에 의해 챔버 베이스(124)로부터 전기적으로 격리되고, 접지 플레이트(112)는 절연 플레이트(111)와 챔버 베이스(124) 사이에 개재된다. 기판 지지부(105)는 지지 베이스(107)에 열적으로 결합되어 지지 베이스(107) 상에 배치된다. 일부 실시예들에서, 지지 베이스(107)는, 기판 프로세싱 동안, 기판 지지부(105) 및 기판 지지부(105) 상에 배치된 기판(103)의 온도를 조절하도록 구성된다. 일부 실시예들에서, 지지 베이스(107)는 내부에 배치된 하나 이상의 냉각 채널들(미도시)을 포함하며, 이 냉각 채널들은 냉각제 소스(미도시) 이를테면, 비교적 높은 전기 저항을 갖는 냉매 소스 또는 물 소스에 유체 결합되고 유체 연통된다. 일부 실시예들에서, 기판 지지부(105)는 그의 유전체 재료에 매립된 저항성 가열 엘리먼트와 같은 히터(미도시)를 포함한다. 본원에서, 지지 베이스(107)는 내부식성 열 전도성 재료, 이를테면 내부식성 금속, 예컨대, 알루미늄, 알루미늄 합금, 또는 스테인리스 강으로 형성되고, 그리고 접착제 또는 기계적 수단에 의해 기판 지지부에 결합된다.
[0035] 전형적으로, 기판 지지부(105)는 유전체 재료 이를테면, 벌크 소결 세라믹 재료 이를테면, 내부식성 금속 산화물 또는 금속 질화물 재료 예컨대, 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 티타늄 산화물(TiO), 티타늄 질화물(TiN), 이트륨 산화물(Y2O3), 이들의 혼합물들, 또는 이들의 조합들로 형성된다. 본원의 실시예들에서, 기판 지지부(105)는 기판 지지부(105)의 유전체 재료에 매립된 바이어스 전극(104)을 더 포함한다.
[0036] 일 구성에서, 바이어스 전극(104)은 기판 지지부(105)의 기판 지지 표면(105A)에 기판(103)을 고정(즉, 척킹)하고 본원에서 설명된 펄스 전압 바이어싱 방식들 중 하나 이상을 사용하여 플라즈마(101)에 대해 기판(103)을 바이어싱하는 데 사용되는 척킹 폴이다. 전형적으로, 바이어스 전극(104)은 하나 이상의 금속 메쉬들, 포일들, 플레이트들 또는 이들의 조합들과 같은 하나 이상의 전기 전도성 부분들로 형성된다. 일부 실시예들에서, 기판 표면 및 바이어스 전극(104)은 용량성 엘리먼트(예컨대, 정전 척 커패시터(Cesc)로서 지칭됨)를 형성하며, 이는 일부 실시예들에서, 도 1에 도시된 바와 같이 바이어스 전극(104)과 기판 지지 표면(105A) 사이에 배치된 기판 지지부(105)의 유전체 재료 층을 포함한다.
[0037] 일부 실시예들에서, 바이어스 전극(104)은 동축 전력 전달 라인(106)(예컨대, 동축 케이블)과 같은 전기 도체를 사용하여 약 -5000V 내지 약 5000V의 정적 DC 전압과 같은 척킹 전압을 제공하는 클램핑 네트워크에 전기적으로 결합된다. 클램핑 네트워크는 DC 전력 공급기(155)(예컨대, 고전압 DC 공급기) 및 필터(151)(예컨대, 저역 통과 필터)를 포함한다.
[0038] 기판 지지 조립체(136)는 에지 링(114) 아래에 포지셔닝되고 바이어스 전극(104)을 둘러싸고 그리고/또는 바이어스 전극(104)의 중심으로부터 거리를 두고 배치되는 에지 제어 전극(115)을 더 포함할 수 있다. 일반적으로, 원형 기판들을 프로세싱하도록 구성된 프로세싱 챔버(100)에 대해, 에지 제어 전극(115)은 형상이 환형이고 전도성 재료로 만들어지며, 바이어스 전극(104)의 적어도 일부를 둘러싸도록 구성된다. 도 1에 도시된 바와 같은 일부 실시예들에서, 에지 제어 전극(115)은 기판 지지부(105)의 구역 내에 포지셔닝된다. 일부 실시예들에서, 도 1에 예시된 바와 같이, 에지 제어 전극(115)은 바이어스 전극(104)으로서 기판 지지부(105)의 기판 지지 표면(105A)으로부터 유사한 거리(즉, Z-방향)에 배치된 전도성 메쉬, 포일, 및/또는 플레이트를 포함한다.
[0039] 에지 제어 전극(115)은 바이어스 전극(104)을 바이어싱하는 데 사용되는 파형 생성기 조립체(150)와 상이한 파형 생성기 조립체를 사용하여 바이어싱될 수 있다. 일부 실시예들에서, 에지 제어 전극(115)은 전력의 일부를 에지 제어 전극(115)으로 분할함으로써 바이어스 전극(104)을 바이어싱하는 데 또한 사용되는 파형 생성기 조립체(150)를 사용하여 바이어싱될 수 있다. 일 구성에서, 제1 소스 조립체(196)의 파형 생성기 조립체(150)는 바이어스 전극(104)을 바이어싱하도록 구성되고, 제2 소스 조립체(197)의 파형 생성기 조립체(150)는 에지 제어 전극(115)을 바이어싱하도록 구성된다.
[0040] 전력 전달 라인(157)은 제1 소스 조립체(196)의 파형 생성기 조립체(150)의 출력을 바이어스 전극(104)에 전기적으로 연결한다. 아래의 논의는 제1 소스 조립체(196)의 파형 생성기 조립체(150)를 바이어스 전극(104)에 결합하는 데 사용되는 제1 소스 조립체(196)의 전력 전달 라인(157)을 주로 논의하지만, 제2 소스 조립체(197)의 파형 생성기 조립체(150)를 에지 제어 전극(115)에 결합하는 제2 소스 조립체(197)의 전력 전달 라인(158)은 동일하거나 유사한 컴포넌트들을 포함할 것이다. 전력 전달 라인(157)의 다양한 부분들 내의 전기 도체(들)는 (a) 강성 동축 케이블과 직렬로 연결된 유연한 동축 케이블과 같은 동축 케이블들 중 하나 또는 동축 케이블들의 조합, (b) 절연된 고전압 코로나 내성 후크업 와이어, (c) 나선, (d) 금속 막대, (e) 전기 커넥터, 또는 (f) (a) ― (e)의 전기 엘리먼트들 임의의 조합을 포함할 수 있다.
[0041] 일부 실시예들에서, 프로세싱 챔버(100)는 기판 지지부(105) 및/또는 지지 베이스(107)가 부식성 프로세싱 가스들 또는 플라즈마, 세정 가스들 또는 플라즈마, 또는 이들의 부산물들과 접촉하는 것을 방지하기 위해 기판 지지 조립체(136)의 일부들을 적어도 부분적으로 에워싸는 석영 파이프(110) 또는 칼라를 더 포함한다. 전형적으로, 석영 파이프(110), 절연체 플레이트(111) 및 접지 플레이트(112)는 캐소드 라이너(108)에 의해 에워싸인다. 일부 실시예들에서, 플라즈마 스크린(109)은 캐소드 라이너(108)와 하나 이상의 측벽들(122) 사이에서 플라즈마 스크린(109) 아래의 볼륨에 플라즈마가 형성되는 것을 방지하도록 캐소드 라이너(108)와 측벽들(122) 사이에 포지셔닝된다.
[0042] 도 2a는 프로세싱 챔버의 전극에 설정될 수 있는 전압 파형을 도시한다. 도 2b는 도 2a에 도시된 전압 파형과 유사하게, 프로세싱 챔버 내의 전극에서 별개로 설정되는 상이한 전압 파형들로 인해 기판 표면에서 설정된 상이한 유형들의 전압 파형들(225 및 230)의 예를 예시한다. 파형들은 도시된 바와 같이 2개의 스테이지들: 이온 전류 스테이지 및 시스 붕괴 스테이지를 포함한다. 이온 전류 스테이지의 선두에서, 기판 전압의 강하는 기판 위에 고전압 시스를 생성하여, 양이온들을 기판으로 가속한다. 이온 전류 스테이지 동안 기판의 표면에 충격을 가하는 양이온들은 기판 표면에 양전하를 증착하며, 이는 보상되지 않는 경우, 도 2b의 전압 파형(225)에 의해 예시된 바와 같이 이온 전류 스테이지 동안 양으로 점진적으로 증가하는 기판 전압을 야기한다. 그러나, 기판 표면 상의 양전하의 제어되지 않은 축적은 바람직하지 않게 시스 및 척 커패시터들을 점진적으로 방전시켜, 전압 파형(225)에 의해 예시된 바와 같이 시스 전압 강하를 느리게 감소시키고 기판 전위를 0에 가깝게 만든다. 양전하의 축적은 기판 표면에 설정된 전압 파형에서 전압 강하를 초래한다(도 2b). 그러나, 도 2a에 도시된 바와 같이, 이온 전류 스테이지 동안 음의 기울기를 갖는, 전극에서 설정되는 전압 파형은 도 2b의 곡선(230)에 의해 도시된 바와 같이, 설정된 기판 전압 파형에 대해 정사각형 형상 구역(예컨대, 0에 가까운 기울기)을 설정하도록 생성될 수 있다. 이온 전류 스테이지 동안 전극에서 설정된 파형의 기울기를 구현하는 것을 전류 보상으로서 지칭될 수 있다. 이온 전류 페이즈(phase)의 선두와 말미 사이의 전압 차이는 IEDF(ion energy distribution function) 폭을 결정한다. 전압 차이가 클수록 IEDF 폭이 넓다. 단일 에너지 이온(mono-energetic ion)들 및 더 좁은 IEDF 폭을 달성하기 위해, 전류 보상을 사용하여 이온 전류 페이즈에서 기판 전압 파형을 평탄화하기 위한 동작들이 수행된다. 본 개시내용의 일부 실시예들에서, RF 신호는 도 2a에 도시된 전압 파형 상에 오버레이된다.
파형 생성을 위한 생성 기술
[0043] 본 발명의 특정 실시예들은 일반적으로 에칭된 고종횡비 피처들에 형성된 바람직하지 않은 IED 휘어짐 프로파일을 감소시키면서, 동시성 플라즈마 생성 및 IED(ion energy distribution) 제어를 사용하여 기판의 플라즈마 프로세싱을 용이하게 하는 파형 생성을 위한 기술들에 관한 것이다. 예컨대, PV(pulsed-voltage) 파형은 PV 파형 상에 오버레이된 RF 신호로 생성될 수 있다. 일부 실시예들에서, 생성된 파형은 또한 본원에서 설명된 바와 같이 전류 보상을 용이하게 하기 위한 램프 신호를 포함할 수 있다.
[0044] 도 3a는 단일 RF 주파수 여기 파형을 사용할 때 전형적인 IED를 예시한다. 도시된 바와 같이, IED는 고에너지 피크(306), 저에너지 피크(302) 및 중에너지 이온들(예컨대, 중에너지 구역(304)과 연관됨)을 갖는 바이모달 형상(bimodal shape)을 갖는다. 플라즈마 에칭 프로세스들의 양상으로부터, 고에너지 피크에 있거나 그 근처에 있는 이온들만이 에칭되는 재료에서 발생되는 이온 생성 충전 효과를 극복하기 위한 에너지 및 방향성을 갖고, 피처의 최하부에 도달하고 에칭 반응을 가능하게 한다. 중에너지들을 가진 이온들은 방향성을 갖지 않고 피처의 측벽에 부딪히는 경향이 있어 종종 원치않는 IED 휘어짐 프로파일을 초래하므로, 이들은 에칭 프로세스에 유익하지 않다. 저에너지를 가진 이온들은 마스크 표면을 세정하고 마스크 층의 형상을 유지하여 홀 막힘(hole clogging)을 방지하므로, 이들은 에칭 프로세스에 중요하다. 본 개시내용의 일부 실시예들은, 고에너지 피크 및 저에너지 피크를 가지며, 고에너지 피크와 저에너지 피크 사이에 중에너지가 거의 또는 전혀 없는 에너지 프로파일을 생성하는 것에 관한 것이다.
[0045] 도 3b는 본 개시내용의 특정 실시예들에 따른 IED 함수(IEDF)를 예시하는 그래프이다. 도시된 바와 같이, IEDF는 더 낮은 에너지 피크(301) 및 더 높은 에너지 피크(303)를 포함한다. 저에너지 피크와 연관된 에너지는 수백 eV 미만(예컨대, 1K eV 미만)일 수 있고, 고에너지 피크와 연관된 에너지는 기판에 형성될 피처의 종횡비에 의존하여 수백 eV 내지 수만 eV일 수 있다. 예컨대, 일부 경우들에서, 고에너지 피크와 연관된 에너지는 4k eV 내지 10k eV일 수 있다. 도시된 바와 같이, 더 낮은 에너지 피크(301)와 더 높은 에너지 피크(303) 사이에 이온들이 존재하지 않는다(또는 적어도 종래의 구현들보다 더 적음). 일부 실시예들은 본원에서 더 자세히 설명된 바와 같이 PV 파형 맞춤 기술을 사용하여 도 3b에 도시된 이온 에너지 분포를 구현하기 위한 기술들에 관한 것이다.
[0046] 도 4a는 본 개시내용의 특정 실시예들에 따라 파형 생성기를 사용하여 생성된 PV 파형(400)을 예시한다. 도시된 바와 같이, PV 파형(400)은 파형 구역들(401 및 405)을 포함한다. 파형 구역(401)은 DC(direct current) 신호를 포함하고, 파형 구역(405)은 이온 전류 보상에 사용될 수 있는 전압 계단(voltage staircase)을 포함한다.
[0047] 펄스 파형 사이클 내의 파형 구역(401)의 일부 동안, 플라즈마 벌크 전자들은 PV 파형(400)의 상승 에지(402)로 인해 기판(예컨대, 기판(103))의 표면으로 끌어당겨진다. 위에서 논의한 바와 같이, 기판 표면과 전극(예컨대, 바이어스 전극(104))은 용량성 엘리먼트(예컨대, 정전 척 커패시터(Cesc)로서 지칭됨)를 형성하며, 이는 스테이지 동안 벌크 플라즈마에 의해 제공되는 전자들의 축적에 의해 생성된 필드를 상쇄하기 위해 (예컨대, 기판 상의 음전하와 비교하여) 전극 상에 동일한 양의 양전하를 야기할 것이다.
[0048] PV 파형(400)의 하강 에지(403)에서, 전극에 대한 PV 파형(400)의 적용으로 인해 이온들이 전자들에 의해 중화된다. 따라서 음의 전압 V0이 전극에 설정되고 음의 DC 시스 전위 Vdc가 기판 표면 상에 설정된다. 이는 더 높은 에너지 피크(303)의 기원이다. DC 시스 전위(Vdc) 또는 더 높은 이온 에너지는 하강 에지(403)에서의 전압 강하(ΔV) 및 다음 방정식에 기초한 시스 커패시턴스(Csheath)와 Cesc 사이의 비를 사용하여 근사화될 수 있다:
따라서, 파형 구역(401)은 (예컨대, 더 낮은 에너지 피크(301)를 생성하는 동안) 챔버에서 플라즈마를 유지하고 더 높은 에너지 피크(303)에 대한 DC 시스 전위(Vdc)를 설정하는 역할을 한다.
[0049] 인입 이온들이 기판 표면 상의 전자들을 중화하고 양전하들이 기판 표면 상에 축적됨에 따라, 이온 보상 수단이 없는 경우 DC 시스 전위(Vdc)가 감소한다. 결과적으로, 기판 표면 상에 입사되는 이온들은 DC 시스 전위의 변화로 인해 단일 에너지가 아닐 것이다. 파형 구역(405) 내에서 발견된 이온 전류 스테이지 동안 기판 상의 양전하의 수집을 보상하기 위한 노력의 일환으로, 일부 실시예들에서, 전압 계단이 전극에 적용되어 시스 전위(Vdc)의 변화를 보상하고 그리하여 일정한 시스 전위(Vdc )(단일 에너지 피크)를 유지한다. 일부 실시예들에서, 파형 구역(405) 내 바이어스 전극(104)에 적용되는 전압 계단은 2개 이상의 하위 단계들로 분할되며, 각각은 하위 단계들 사이에서 변동되거나 일정할 수 있는 시간 지속기간 을 갖는다. 시간 지속기간 를 갖는 제1 하위 단계(406)에서, 총 양전하량 이 기판 표면 상에 축적되며, 여기서 이온 전류(Iion)는 로서 전극 전압(V) 및 시스 커패시턴스(Csheath)의 시간 미분(time derivative)에 기초하여 계산될 수 있고 이에 따라 DC 시스 전위(Vdc)는 만큼 감소한다. DC 시스 전위(Vdc)의 이러한 변화를 보상하기 위해, 하강 에지(407)에서 전압 강하 가 적용되며, 여기서 전압 강하 는 로서 선택된다. 전압 계단의 하나 이상의 하위 단계들 동안 적용되는 전압 강하 의 요구된 양은 알려지거나 측정된 이온 전류 Iion으로부터 결정될 수 있다.
[0050] 일부 실시예들에서, 전압 계단의 하위 단계들 중 하나 이상에 대한 전압 강하 를 결정하는 데 사용되는 이온 전류 Iion은 측정 파형(399)(도 4c)을 전극에 적용함으로써 미리 측정된다. 도 4c에 도시된 바와 같이, 측정 파형(399)은 파형 구역(401) 및 측정 구역(419)을 포함한다. 측정 파형(399)은 먼저 전압 펄스를 적용하여 파형 구역(401)을 형성함으로써 전극(예컨대, 바이어스 전극(104))에 제공될 때 측정된다. 하강 에지(403)가 형성된 후, 측정 구역(419) 동안 전극 전압의 시간 감쇠가 측정된다. 측정 파형(399)은 곡선(418)에 의해 예시되는 측정 구역(419)의 기간의 적어도 일부 동안 측정된 전압 감쇠(즉, 레이트 dV/dt)로 인한 보상되지 않은 이온 전류를 계산하거나 추정하는 데 사용되는 하나 이상의 사이클들을 포함할 수 있다. 하강 에지(403)의 말미에서의 출력 전압은 전형적으로 이 프로세스 동안 측정되어서, 출력 전압이 PV 파형(400 또는 450)에서 발견되는 후속 이온 보상 스테이지에 대한 기준 전압으로서 사용될 수 있다.
[0051] 따라서 이온 전류 Iion이 결정되면. 하위 단계들 각각에 대한 시간 지속기간 및 전압 강하 가 결정되어 PV 파형(400 또는 450)의 이온 전류 스테이지 동안 이온 전류에 의해 생성된 전압 감쇠를 보상한다. 일반적으로, 형성된 하위 단계들은 도 4a의 곡선(411)과 같은 선형 보상 곡선에 근사될 것이어서, 플라즈마 프로세싱 동안 기판에 설정된 파형의 일부는 PV 파형(400 또는 450)의 이온 전류 스테이지 동안 도 2b의 곡선(230)에 의해 예시된 정사각형 형상 구역을 포함할 것이다. 시스템 제어기(126) 내의 하나 이상의 소프트웨어 알고리즘들은 측정 파형(399)에 기초하여 이온 전류를 측정 및 결정하고, 또한 이온 전류를 보상하기 위해 PV 파형(400 또는 450) 내에서 사용될 하위 단계들 각각의 특성들(예컨대, 시간 지속기간 및 전압 강하 )을 또한 결정하는 데 사용된다.
[0052] 제1 하위 단계(406)에 대해 바람직한 전압 강하 가 결정되면, 전압 강하 는 제1 하위 단계(406)의 말미에서(즉, 파형 구역(405)의 하강 에지(407)에서) 의 전압을 인가하도록 구성된 제1 전압 소스에 전극을 연결함으로써 구현될 수 있다. 일부 실시예들에서, 전압 강하 를 생성하는 데 사용되는 제1 전압 소스의 출력은 고정된 전압이다. 다른 실시예들에서, 제1 전압 소스의 출력 전압은 결정된 전압 강하 에 기초하여 시스템 제어기(126)로부터 제공되는 커맨드 신호에 의해 원하는 세트 포인트로 조정된다.
[0053] 마찬가지로, 제2 하위 단계(408)에 대해 바람직한 전압 강하 가 결정되면, 전압 강하 는 제2 하위 단계(408)의 말미에서(즉, 파형 구역(405)의 하강 에지(409)에서) 의 전압을 인가하도록 구성된 제2 전압 소스에 전극을 연결함으로써 구현될 수 있다. 일 실시예에서, 하강 에지(409)에 적용된 전압 강하 는 하강 에지(407)에 적용된 전압 강하 와 동일한 크기를 가지며, 따라서 전압 이다. 그러나 일부 실시예들에서, 하강 에지(409)에 적용되는 전압 강하 의 크기가 하강 에지(407)에 적용되는 전압 강하 와 상이한 것이 바람직할 수 있다. 일부 실시예들에서, 제2 전압 소스의 출력은 전압 강하 를 달성하는 데 사용되는 고정된 전압으로 설정된다. 다른 실시예들에서, 제2 전압 소스의 출력 전압은 결정된 전압 강하 에 기초하여 시스템 제어기(126)로부터 제공되는 커맨드 신호에 의해 원하는 세트 포인트로 조정된다.
[0054] 도 4a에 도시된 예에는 파형 구역(405)에 동일한 시간 지속기간 를 갖는 2개의 하위 단계들(406 및 408)이 포함되지만, 파형 구역(405) 내 하위 단계들의 수 n는 2개의 하위 단계들로 제한되지 않는다는 것이 주의되어야 한다. 일부 실시예들에서, PV 파형(400)이 파형 구역(405)에 n개의 하위 단계들을 갖는 경우, 전극은 i-번째 하위 단계(i=1,2,...,n) 동안 의 전압을 인가할 수 있는 전압 소스에 연결된다. 일부 실시예들에서, 파형 구역(405) 내 하위 단계들의 수 n은 5개 이하이다. 시간 지속기간 은 하위 단계들(i=1,2,...,n) 각각에 대해 상이할 수 있으며, 이 경우 i번째 하위 단계의 말미에 전압 강하는 에 의해 결정된다.
[0055] 또한, 전압 강하 를 결정하는 데 사용되는 위의 수학식은 기생 커패시턴스들 또는 스트레이 커패시턴스들, 송신 라인 인덕턴스 등의 영향들이 포함되지 않는 경우에 대한 것이고 이에 따라, 기판 표면에 축적된 양전하들로 인한 DC 시스 전위의 변화를 보상하기 위한 전압 강하 는 상이한 챔버 설계들 및 플라즈마 조건들에 기초하여 팩터들을 보정할 때 상이할 수 있다는 것이 주의되어야 한다.
[0056] 도 5a는 본 개시내용의 특정 실시예들에 따라 IED 제어를 달성하기 위해 기판을 바이어싱하기 위한 파형 생성기(500)의 예시적인 구현을 예시한다. 일부 실시예들에서, 파형 생성기(500)는 바이어스 전극(104) 또는 지지 베이스(107)에서 설정될 수 있는 PV 파형(400)(도 4a)을 생성하도록 구성된다. 그러나, 파형 생성기(500)는 도 1과 관련하여 위에서 설명된 파형 생성기 조립체들(150) 중 하나 이상을 구현하는 데 사용될 수 있다.
[0057] 파형 생성기(500)는 파형 구역(401) 동안 양의 전압을 구현하기 위한 메인 전압 소스(502)(예컨대, DC 전압 소스), 제1 보상 전압 소스(505A)(예컨대, 제1 전압 소스) 및 제2 보상 전압 소스(505B)(예컨대, 제2 전압 소스)를 포함하며, 이들은 파형 구역(405) 동안 전압 계단을 구현하기 위해 병렬로 연결된다. 파형 생성기(500)는 출력 노드(504)에서 PV 파형(400)을 생성한다. 일 예에서, 출력 노드(504)는 지지 베이스(107) 또는 기판 지지부(105)(예컨대, 세라믹 퍽)의 바이어스 전극(104)에 결합된다. 출력 노드(504)가 지지 베이스(107)에 결합되는 경우, 출력 노드(504)와 기판(103) 사이의 총 커패시턴스 Ctotal(예컨대, 이며, 여기서 CSB는 지지 베이스(107)와 바이어스 전극(104) 사이에 배치된 유전체 층의 커패시턴스임)는, 출력 노드(504)가 바이어스 전극(104)(예컨대, Cesc)에 결합되는 경우보다 더 클 것이며, 이는 Cesc에 걸친 더 낮은 전압 강하 및 시스 상의 더 많은 전압 강하를 초래할 수 있다.
[0058] 도 5a에 도시된 바와 같이, 스위치(520)(예컨대, 고전압 솔리드 스테이트 릴레이)는 메인 전압 소스(502)와 출력 노드(504) 사이에 결합되고, 스위치(522)(예컨대, 고전압 솔리드 스테이트 릴레이)는 접지 노드(508)와 출력 노드(504) 사이에 결합된다. 스위치(523A) 및 스위치(523B)는 제1 보상 전압 소스(505A)와 출력 노드(504) 사이, 그리고 제2 보상 전압 소스(505B)와 출력 노드(504) 사이에 각각 결합된다. 도 5a는 전압 계단을 형성하는 데 사용되는 2개의 보상 전압 소스들을 포함하는 구성을 예시하지만, 파형 생성기(500)가 전압 계단 내에 3개 이상의 하위 단계들을 형성하기 위해 병렬로 연결된 3개 이상의 파형 생성기들을 포함할 수 있으므로, 이러한 구성은 본원에서 제공된 개시내용의 범위를 제한하는 것으로 의도되지 않는다. 아래에서 추가로 논의될 바와 같이, 다양한 스위치들의 개방 및 폐쇄의 타이밍은 시스템 제어기(126)로부터 전송된 커맨드들에 의해 제어될 수 있다.
[0059] 도 5b는 본 개시내용의 특정 실시예들에 따라 IED 제어를 달성하기 위해 기판을 바이어싱하기 위한 파형 생성기(580)의 구현을 예시한다. 일 실시예에서, 파형 생성기(580)는 바이어스 전극(104) 또는 지지 베이스(107)에서 설정될 수 있는 PV 파형(400)(도 4a)을 생성하도록 구성된다. 또한, 파형 생성기(580)는 도 1과 관련하여 위에서 설명된 파형 생성기 조립체들(150) 중 하나 이상을 구현하는 데 사용될 수 있다.
[0060] 파형 생성기(580)는 파형 구역(401) 동안 양의 전압을 구현하기 위한 메인 전압 소스(502)(예컨대, DC 전압 소스), 제1 보상 전압 소스(505A)(예컨대, 제1 전압 소스) 및 제2 보상 전압 소스(505B)(예컨대, 제2 전압 소스)를 포함하며, 이들은 파형 구역(405) 동안 전압 계단의 구현을 허용하기 위해 직렬로 연결된다. 파형 생성기(580)는 출력 노드(504)에서 PV 파형(400)을 생성한다. 출력 노드(504)는 지지 베이스(107) 또는 기판 지지부(105)(예컨대, 세라믹 퍽)의 바이어스 전극(104)에 결합될 수 있다. 도 5b에 도시된 바와 같이, 스위치(520)(예컨대, 고전압 솔리드 스테이트 릴레이)는 메인 전압 소스(502)와 출력 노드(504) 사이에 결합되고, 스위치(522)(예컨대, 고전압 솔리드 스테이트 릴레이)는 접지 노드(508)와 출력 노드(504) 사이에 결합된다. 스위치(523A)는 제1 보상 전압 소스(505A)의 제1 포트와 출력 노드(504) 사이에 결합된다. 제2 보상 전압 소스(505B)는 접지와 스위치(523B) 사이에 결합된다. 스위치(523B)는 하강 에지(407)의 형성 동안 제1 보상 전압 소스(505A)의 제2 포트를 접지 노드에 선택적으로 결합하고, 그 후 하강 에지(409)의 형성 동안 제2 보상 전압 소스(505B)의 제1 포트를 제1 보상 전압 소스(505A)의 제2 포트에 직렬로 결합하고 이에 따라 제2 보상 전압 소스(505B) 및 제1 보상 전압 소스(505A)를 함께 결합하도록 구성된다. 아래에서 추가로 논의될 바와 같이, 다양한 스위치들의 개방 및 폐쇄의 타이밍은 시스템 제어기(126)로부터 전송된 커맨드들에 의해 제어될 수 있다. 도 5b는 전압 계단을 형성하기 위한 2개의 직렬 연결된 전압 소스들을 예시하지만, 파형 생성기(580)가 전압 계단 내에 3개 이상의 하위 단계들을 형성하기 위해 직렬로 연결된 3개 이상의 파형 생성기들을 포함할 수 있으므로, 이러한 구성은 본원에서 제공된 개시내용의 범위를 제한하는 것으로 의도되지 않는다. 3개 이상의 파형 생성기를 포함하는 시스템 구성에서, 파형 생성기들의 각각의 인접 쌍 사이의 연결에는 각각의 파형 생성기의 직렬 연결이 전압 계단의 하위 단계들 각각을 형성하도록 허용하기 위해 도 5b에 도시된 스위치(523B)와 유사한 2-포지션 스위치를 포함할 것이다.
RF 오버레이 구성 예
[0061] 도 4b는 본 개시내용의 특정 실시예들에 따라 파형 생성기를 사용하여 생성된 PV 파형(450)을 예시한다. 도시된 바와 같이, PV 파형(450)은 파형 구역들(451 및 455)을 포함한다. 파형 구역(451)은 RF 신호(454)와 오버레이된 DC(direct current) 신호를 포함하고, 파형 구역(455)은 RF 신호(454)와 오버레이된 (예컨대, 전류 보상을 위한) 전압 계단을 포함한다. RF 신호(454)는 또한 챔버에서 플라즈마를 유지하고(예컨대, 더 낮은 에너지 피크(301)를 생성하는 동안) 더 높은 에너지 피크(303)에 대한 DC 시스 전위를 설정하는 것을 지속하도록 파형 구역(455) 동안 전압 계단 신호 상에 오버레이될 수 있다. 도 4b에 도시된 예에는 파형 구역(455)에 동일한 시간 지속기간 를 갖는 2개의 하위 단계들(456 및 458)이 포함되지만, 파형 구역(455) 내 하위 단계들의 수 n는 2개의 하위 단계들로 제한되지 않고 더 많거나 더 적은 하위 단계들을 포함할 수 있다는 것이 주의되어야 한다.
[0062] RF 신호(454)는 일반적으로 챔버에서 플라즈마를 유지하는 데 사용되며 도 3b와 관련하여 설명된 더 낮은 에너지 피크(301)를 생성한다. RF 신호(454)는 일부 실시예들에서, 40MHz 내지 200MHz의 주파수를 가질 수 있다. RF 신호(454)의 주파수는 >40MHz의 주파수와 같이 이온 시스 천이 주파수보다 높을 수 있다. 이 경우에, 시스 두께에 걸친 평균 이온 천이 시간은 RF 신호(454)의 기간보다 길어서, 이온들이 RF 신호(454)의 다수의 사이클들을 경험하게 하고 다수의 사이클들과 연관된 평균 에너지를 획득하여 더 낮은 에너지 피크(301)를 생성하게 한다. 따라서 이온들은 단일 이온 에너지 피크가 달성되도록 RF 신호(454)에 의해 야기된 평균 시스 전위에 의해 가속된다. 고주파수 RF 여기는 단일 에너지 피크를 갖는 이온들을 생성한다. 즉, 시스에 걸쳐 이동하는 이온들은 RF 신호(454)에 의해 구동되는 평균 시스 전위를 경험하여, 연속적인 에너지 분포 대신 단일 이온 에너지 피크를 생성한다.
[0063] 도 5c는 본 개시내용의 특정 실시예들에 따라 IED 제어를 달성하기 위해 기판을 바이어싱하기 위한 파형 생성기(550)의 예시적인 구현을 예시한다. 일부 실시예들에서, 파형 생성기(550)는 바이어스 전극(104) 또는 지지 베이스(107)에서 설정될 수 있는 PV 파형(450)(도 4b)을 생성하도록 구성된다. 파형 생성기(550)는 도 1과 관련하여 위에서 설명된 파형 생성기 조립체들(150) 중 하나 이상을 구현하는 데 사용될 수 있다.
[0064] 파형 생성기(550)는 파형 구역(401) 동안 양의 전압을 구현하기 위한 메인 전압 소스(502)(예컨대, DC 전압 소스), 파형 구역(405) 동안 전압 계단을 구현하기 위한 제1 보상 전압 소스(505A)(예컨대, DC 전압 소스) 및 제2 보상 전압 소스(505B)(예컨대, DC 전압 소스), 및 RF 신호(454)를 제공하기 위한 RF 생성기(506)(RF 신호 생성기로서 또한 지칭됨)를 포함한다. 파형 생성기(550)는 출력 노드(504)에서 PV 파형(450)을 생성한다. 출력 노드(504)는 지지 베이스(107) 또는 기판 지지부(105)(예컨대, 세라믹 퍽)의 바이어스 전극(104)에 결합될 수 있다.
[0065] 도 5c에 예시된 실시예들에서, RF 필터(540)는 메인 전압 소스(502)와 스위치(520) 사이의 경로에 구현될 수 있고, RF 필터(542)는 접지 노드(508)와 스위치(522) 사이의 경로에 구현될 수 있고, RF 필터(544A)는 제1 보상 전압 소스(505A)와 출력 노드(504) 사이에 구현될 수 있고, RF 필터(544B)는 제2 보상 전압 소스(505B)와 출력 노드(504) 사이에 구현될 수 있다. RF 필터들(540, 542, 544A, 544B)은 RF 생성기(506)로부터 제공되는 RF 신호(들)를 차단하도록 구성된 저역 통과 필터들로서 구현될 수 있다. 메인 전압 소스(502), 제1 보상 전압 소스(505A) 및 제2 보상 전압 소스(505B)는 개개의 RF 필터들(540, 544A, 544B)에 의해, RF 생성기(506)의 출력으로부터 보호된다. 즉, RF 필터(540, 544A, 544B)는 RF 생성기(506)로부터 제공되는 고주파수 RF 신호를 차단하도록 구성된다. 접지 노드(508)는 스위치(522)가 폐쇄될 때 RF 필터(542)(예컨대, 저역 통과 필터)에 의해 RF 생성기(506)로부터 격리된다. 일부 실시예들에서, RF 필터들(540, 542, 544A, 544B) 각각은 도 6에 도시된 바와 같이 병렬 LC 토폴로지로서 구현될 수 있다.
[0066] 도 6은 용량성 엘리먼트(602) 및 유도성 엘리먼트(604)를 갖는 병렬 LC 필터 토폴로지(600)를 예시한다. 도시된 바와 같이, 용량성 엘리먼트(602)는 유도성 엘리먼트(604)에 병렬로 그리고 노드들(610, 612) 사이에 결합될 수 있다. RF 필터들(540, 542, 544) 각각은 병렬 LC 필터 토폴로지(600)를 사용하여 구현될 수 있다. 예컨대, RF 필터(542)의 경우, 노드(610)는 접지 노드(508)에 결합될 수 있고 노드(612)는 스위치(522)에 결합될 수 있다. 일 예로서, 40MHz RF 신호의 경우, 40MHz RF 신호를 차단하기 위해 용량성 엘리먼트(602)는 100 pF(pico-farads)일 수 있고 유도성 엘리먼트(604)는 158 nH(nano-henries)일 수 있다. 즉, 병렬 LC 필터 토폴로지(600)는, 메인 전압 소스(502), 접지 노드(508), 제1 보상 전압 소스(505A) 또는 제2 보상 전압 소스(505B)를 40MHz RF 신호로부터 격리하도록 40MHz 신호에 대해 개방 회로로서 유효하게 작용하는 공진 회로이다.
파형 생성 예들
[0067] 도 7은 본 개시내용의 특정 실시예들에 따라 스위치 520("S1"로서 라벨링됨), 스위치(522)("S2"로서 라벨링됨), 스위치(523A)("S3"로서 라벨링됨) 및 스위치(523B)("S4"로서 라벨링됨)의 상태들을 예시하는 타이밍도(700)이다. 일반적으로, 동작 동안, 스위치들(520, 523A, 523B)은 메인 전압 소스(502), 제1 보상 전압 소스(505A) 및/또는 제2 보상 전압 소스(505B)를 접지 노드(508)에 전기적으로 단락시키는 것을 회피하기 위해 스위치(522)(S2)와 동시에 폐쇄되지 않는다. 아래의 논의는 PV 파형(400)을 형성하기 위해 파형 생성기(500)를 포함하는 시스템 상에서 수행되는 스위치 타이밍 프로세스를 주로 개시하지만, 이 구성은 본원에서 제공된 개시내용의 범위를 제한하는 것으로 의도되지 않는데, 그 이유는 스위치 타이밍 프로세스가 PV 파형(450)을 형성하기 위해 파형 생성기(550)를 포함하는 시스템 상에서 또한 구현될 수 있기 때문이다.
[0068] 도 4a, 도 5a 및 도 7을 참조하면, 일부 실시예들에서, 파형 사이클(예컨대, PV 파형(400)의 사이클)의 위상 1 동안, 스위치(520)(S1)는 도 4a에 도시된 바와 같이 상승 에지(402)를 생성하도록 폐쇄될 수 있다. 스위치(520)(S1)는 충분한 수의 전자들이 기판 표면에 수집되도록 허용하기 위해 20ns 내지 2000ns 범위의 기간 동안 폐쇄될 수 있다. 파형 구역(401)과 연관된 기간 후에, 스위치(520(S1))는 개방되고 스위치(522(S2))는 폐쇄되며, 이는 출력 노드(504)를 접지에 연결하여 파형 사이클의 위상 2 동안 하강 에지(403)를 생성할 수 있다. 스위치(520)(S1)를 개방한 후, 스위치(522)(S2)는 10ns 내지 100ns 범위의 시간 기간 동안 폐쇄될 수 있다.
[0069] 일부 실시예들에서, 위상 1 동안, 스위치(520)(S1)는 폐쇄되는 동안, 도 1에 도시된 기판(103) 상에 음전하가 축적된다. 기판(103) 상에서 기판(103) 및 바이어스 전극(104)에 의해 형성된 커패시터에 걸친 전압 강하는 용량 효과들로 인해 즉각적으로 변할 수 없다. 따라서, 위상 2 동안, 일단 스위치(520)(S1)가 개방되고 스위치(522)(S2)가 폐쇄되면, 스위치(522)가 바이어스 전극(104)을 접지에 연결함에 따라, (예컨대, 도 1에 도시된 바이어스 전극(104)에서) 출력 노드(504)의 전압은 도 4a에 도시된 바와 같이 양의 전압으로부터 0(접지 전위)으로 강하된다. 즉, 바이어스 전극(104) 상의 양전하는 스위치(S2)의 폐쇄 시에 출력 노드(504)의 기판 표면에서 음의 전압 V0으로의 강하를 야기하도록 접지로부터 전자들을 끌어당긴다.
[0070] 파형 구역(405)의 제1 하위 단계(406)와 연관된 기간(즉, 시간 지속기간 )이 도달된 후, 스위치(522)(S2)는 개방되고 스위치(523A)(S3)는 폐쇄되어 도 4에 도시된 바와 같이 파형 사이클의 위상 3 동안 하강 에지(407)를 생성한다. 스위치(522)(S2)를 개방한 후, 스위치(523A)(S3)는 100ns 내지 2000ns 범위의 시간 기간 동안 폐쇄될 수 있다. 파형 사이클의 위상 3 동안, 스위치들(520, 522) 둘 모두는 개방된 채로 유지되고, 스위치(523A)는 폐쇄되어 제1 보상 전압 소스(505A)가 출력 노드(504)(예컨대, 챔버)에 연결되도록 허용한다.
[0071] 파형 구역(405)의 하위 단계(408)와 연관된 기간(즉, 시간 지속기간 )이 도달된 후, 스위치(523A)(S3)는 개방되고 스위치(523B)(S4)는 폐쇄되어 도 4에 도시된 바와 같이 파형 사이클의 위상 4 동안 하강 에지(409)를 생성할 수 있다. 일 실시예에서, 제2 보상 모듈(502B)의 출력 크기는 하강 에지(407)에 인가되는 전압의 크기에, 하강 에지(409) 동안 적용될 부가적인 전압 강하 에 도달하는 데 필요한 부가적인 전압을 더한 값과 동일할 것이다(즉, ). 스위치(523A)(S3)를 개방한 후, 스위치(523B)(S4)는 100ns 내지 2000ns 범위의 시간 기간 동안 폐쇄될 수 있다. 파형 사이클의 위상 4 동안, 스위치들(520, 522) 둘 모두는 개방된 채로 유지되고, 스위치(523B)는 폐쇄된다.
[0072] 파형 생성기(580)가 구현되는 일부 실시예들에서, 도 7에 예시된 타이밍 시퀀스는, 파형 사이클의 위상 4 동안 제1 보상 전압 소스(505A) 및 제2 보상 전압 소스(505B)를 함께 결합하기 위해 스위치(523B)(S4)가 사용되는 동안 스위치(523A)(S3)가 폐쇄된 채로 유지되도록 변경된다. 위상 4의 말미에, 스위치(523A)는 개방되고 스위치(523B)는 파형 사이클이 반복되도록 또는 그에 대비하여 제1 보상 전압 소스(505A)를 접지에 연결하는 포지션으로 스위칭된다.
[0073] 본 개시내용의 실시예들은 프로세스-호의적 듀얼-피크 IED 및 동시성 플라즈마 여기 및 유지를 갖는 플라즈마 프로세싱 챔버들에 대한 기판 표면 상에서 이러한 IED를 달성하기 위한 방법을 제공한다. 전통적인 이온 에너지 제어 기술들과 비교하여 본 개시내용의 실시예들의 하나의 이점은 동시성 플라즈마 생성 및 IED 제어이다. 하나의 PV 파형 사이클이 완료된 후, 반복된 제2 전압 파형 사이클의 부분 예시에 의해 도 4a 내지 도 4c에 예시된 바와 같이, 복수의 부가적인 PV 파형 사이클들이 여러 번 직렬로 반복될 것이다. 일부 실시예들에서, 전극에서 설정된 전압 파형은 온-타임을 가지며, 이는 50% 초과 또는 70% 초과, 이를테면, 80% 내지 95%인, 이온 전류 기간(예컨대, 파형 구역(405)의 길이) 및 파형 기간(TP)(예컨대, 파형 구역(401)의 길이 + 파형 구역(405)의 길이)의 비로서 정의된다. 일부 실시예들에서, 약 2.5㎲의 기간(TP)을 갖는 파형 사이클을 갖는 PV 파형은 약 100 ㎲(microseconds)와 약 10 ms(milliseconds) 사이의 버스트 기간을 갖는 PV 파형 버스트 내에서 직렬로 반복된다. PV 파형들의 버스트는 약 5% ― 100% 이를테면, 약 50% 내지 약 95%인 버스트 듀티 사이클을 가질 수 있으며, 여기서 듀티 사이클은 버스트 기간을, 버스트 기간들과 구분되는 비-버스트 기간들(즉, PV 파형들이 생성되지 않는 기간)에 버스트 기간을 더한 것으로 나눈 것의 비이다.
[0074] 도 8은 파형 생성을 위한 방법(800)을 예시하는 프로세스 흐름도이다. 방법(800)은 파형 생성기(500)와 같은 파형 생성기 및/또는 시스템 제어기(126)와 같은 시스템 제어기를 포함하는 파형 생성 시스템에 의해 수행될 수 있다.
[0075] 활동(802)에서, 파형 생성 시스템은 약 20ns 내지 약 2000ns 동안, PV 파형(예컨대, PV 파형(400))의 제1 위상(예컨대, 도 7에 도시된 위상 1) 동안 메인 전압 소스(예컨대, 메인 전압 소스(502))를 출력 노드(예컨대, 출력 노드(504))에 (예컨대, 스위치(520)를 폐쇄함으로써) 결합한다. 출력 노드는 프로세싱 챔버(예컨대, 프로세싱 챔버(100)) 내에 배치된 전극에 결합될 수 있다. 예컨대, 출력 노드는 바이어스 전극(104) 또는 지지 베이스(107)에 결합될 수 있다.
[0076] 활동(804)에서, 파형 생성 시스템은 약 10ns 내지 약 100ns 동안, 파형의 제2 위상(예컨대, 도 7에 도시된 위상 2) 동안 접지 노드(예컨대, 접지 노드(508))를 출력 노드에 (예컨대, 스위치(522)를 폐쇄함으로써) 결합한다. 위에서 논의된 바와 같이, 스위치(522)의 폐쇄는 이에 따라 하강 에지(403)가 형성되게 할 것이다.
[0077] 활동(806)에서, 파형 생성 시스템은 약 100ns 내지 약 2000ns 동안, 파형의 제3 위상(예컨대, 도 7에 도시된 위상 3) 동안 제1 보상 전압 소스(예컨대, 제1 보상 전압 소스(505A))를 출력 노드에 (예컨대, 스위치(523A)를 폐쇄함으로써) 결합한다. 따라서 스위치(523A)의 폐쇄 및 스위치(522)의 개방은 하강 에지(407)가 형성되게 할 것이다.
[0078] 활동(808)에서, 파형 생성 시스템은 약 100ns 내지 약 2000ns 동안, 파형의 제4 위상(예컨대, 도 7에 도시된 위상 4) 동안 제2 보상 전압 소스(예컨대, 제2 보상 전압 소스(505B))를 출력 노드에 (예컨대, 스위치(523B)를 폐쇄함으로써) 결합한다. 도 5a 또는 도 5c에 예시된 어느 하나의 파형 생성기(500) 또는 파형 생성기(550) 구성을 사용할 때, 스위치(523B)의 폐쇄 및 스위치(523A)의 개방은 이에 따라, 하강 에지(407)가 형성되게 할 것이다.
[0079] 파형 생성기(550)를 포함하는 일부 실시예들에서, RF 신호 생성기(예컨대, RF 생성기(506))는 제1 위상 동안 필터(예컨대, 고역 통과 필터(546))를 통해 출력 노드에 결합된다. RF 신호 생성기는 파형의 제1 위상, 제2 위상, 제3 위상 및 제4 위상 동안 출력 노드에 결합될 수 있다. 메인 전압 소스 및 접지 노드는 제3 위상 및 제4 위상 동안 출력 노드로부터 (예컨대, 스위치들(520, 522)을 개방함으로써) 분리된다. 일부 실시예들에서, 메인 전압 소스는 필터(예컨대, RF 필터(540))를 통해 출력 노드에 결합되고, 접지 노드는 필터(예컨대, RF 필터(542))를 통해 출력 노드에 결합된다.
[0080] 일부 실시예들에서, 2개 이상의 보상 전압 소스들(예컨대, 제1 보상 전압 소스(505A) 및 제2 보상 전압 소스(505B))은 각각 파형의 제3 위상 및 제4 위상 동안 출력 노드에 결합되고 메인 전압 소스 및 접지 노드는 제3 및 제4 위상들 동안 출력 노드로부터 분리된다. 제1 및 제2 보상 전압 소스들은 각각 필터(예컨대, RF 필터(544))를 통해 출력 노드에 결합될 수 있다.
[0081] "결합된"이란 용어는, 2개의 오브젝트들 사이에서의 직접적인 또는 간접적인 결합을 지칭하도록 본원에서 사용된다. 예컨대, 오브젝트 A가 오브젝트 B를 물리적으로 터치하고 오브젝트 B가 오브젝트 C를 터치하면, 오브젝트들 A 및 C는, 오브젝트들 A 및 C가 서로를 물리적으로 직접 터치하지 않더라도, 서로 결합된 것으로 여전히 고려될 수도 있다. 예컨대, 제1 오브젝트가 제2 오브젝트와 직접 물리적으로 접촉하지 않더라도, 제1 오브젝트는 제2 오브젝트에 결합될 수 있다.
[0082] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (19)

  1. 플라즈마 프로세싱을 위한 펄스 전압 파형을 생성하기 위한 파형 생성기로서,
    출력 노드에 선택적으로 결합되는 메인 전압 소스 ― 상기 출력 노드는 프로세싱 챔버 내에 배치된 전극에 결합되도록 구성되고,
    상기 출력 노드는 접지 노드에 선택적으로 결합됨 ―;
    상기 출력 노드에 선택적으로 결합된 제1 보상 전압 소스; 및
    상기 출력 노드에 선택적으로 결합된 제2 보상 전압 소스를 포함하는,
    파형 생성기.
  2. 제1 항에 있어서,
    펄스 전압 파형의 제1 위상 동안 상기 출력 노드에 상기 메인 전압 소스를 결합하도록 구성된 제1 스위치;
    상기 펄스 전압 파형의 제2 위상 동안 상기 출력 노드에 상기 접지 노드를 결합하도록 구성된 제2 스위치; 및
    상기 펄스 전압 파형의 제3 위상 동안 상기 출력 노드에 상기 제1 보상 전압 소스를 결합하도록 구성된 제3 스위치를 더 포함하는,
    파형 생성기.
  3. 제2 항에 있어서,
    상기 펄스 전압 파형의 제4 위상 동안 상기 출력 노드에 상기 제2 보상 전압 소스를 결합하도록 구성된 제4 스위치를 더 포함하는,
    파형 생성기.
  4. 제2 항에 있어서,
    상기 제3 위상 동안 접지에 상기 제1 보상 전압을 선택적으로 결합하고 상기 펄스 전압 파형의 제4 위상 동안 상기 출력 노드에 상기 제2 보상 전압 소스를 선택적으로 결합하도록 구성된 제4 스위치를 더 포함하는,
    파형 생성기.
  5. 제1 항에 있어서,
    RF(radio frequency) 신호 생성기; 및
    상기 RF 신호 생성기와 상기 출력 노드 사이에 결합된 제1 필터를 더 포함하는,
    파형 생성기.
  6. 제5 항에 있어서,
    상기 접지 노드와 상기 출력 노드 사이에 결합된 제2 필터;
    상기 메인 전압 소스와 상기 출력 노드 사이에 결합된 제3 필터;
    상기 제1 보상 전압 소스와 상기 출력 노드 사이에 결합된 제4 필터; 및
    상기 제2 보상 전압 소스와 상기 출력 노드 사이에 결합된 제5 필터를 더 포함하는,
    파형 생성기.
  7. 제1 항에 있어서,
    상기 메인 전압 소스, 상기 제1 보상 전압 소스 및 상기 제2 보상 전압 소스는 각각 DC(direct current) 전압 소스를 포함하는,
    파형 생성기.
  8. 펄스 전압 파형을 생성하기 위한 방법으로서,
    펄스 전압 파형을 생성하는 제1 위상 동안 출력 노드에 메인 전압 소스를 결합하는 단계 ― 상기 출력 노드는 프로세싱 챔버 내에 배치된 전극에 결합됨 ―;
    상기 제1 위상에 후속적으로, 상기 생성된 펄스 전압 파형의 제2 위상 동안 상기 출력 노드에 접지 노드를 결합하는 단계;
    상기 제2 위상에 후속적으로, 상기 생성된 펄스 전압 파형의 제3 위상 동안 상기 출력 노드에 제1 보상 전압 소스를 결합하는 단계; 및
    상기 제3 위상에 후속적으로, 상기 생성된 펄스 전압 파형의 제4 위상 동안 상기 출력 노드에 제2 보상 전압 소스를 결합하는 단계를 포함하는,
    펄스 전압 파형을 생성하기 위한 방법.
  9. 제8 항에 있어서,
    상기 제3 위상 동안 상기 접지 노드에 상기 제1 보상 전압 소스의 제1 포트를 결합하고 상기 출력 노드의 제2 포트를 결합하는 단계; 및
    상기 제4 위상 동안 상기 제2 보상 전압 소스에 상기 제1 보상 전압 소스의 제1 포트를 결합하는 단계를 더 포함하는,
    펄스 전압 파형을 생성하기 위한 방법.
  10. 제8 항에 있어서,
    상기 생성된 펄스 전압 파형의 제1 위상은 20ns 내지 2000ns이고,
    상기 생성된 펄스 전압 파형의 제2 위상은 10ns 내지 100ns이고,
    상기 생성된 펄스 전압 파형의 제3 위상은 100ns 내지 2000ns이고, 그리고
    상기 생성된 펄스 전압 파형의 제4 위상은 100ns 내지 2000ns인,
    펄스 전압 파형을 생성하기 위한 방법.
  11. 제8 항에 있어서,
    상기 생성된 펄스 전압 파형의 제1 위상, 제2 위상, 제3 위상 및 제4 위상 동안 상기 출력 노드에 RF 신호 생성기가 결합되는,
    펄스 전압 파형을 생성하기 위한 방법.
  12. 제11 항에 있어서,
    상기 RF 신호 생성기는 제1 필터를 통해 상기 출력 노드에 결합되고,
    상기 접지 노드는 제2 필터를 통해 상기 출력 노드에 결합되고,
    상기 메인 전압 소스는 제3 필터를 통해 상기 출력 노드에 결합되고,
    상기 제1 보상 전압 소스는 제4 필터를 통해 상기 출력 노드에 결합되고, 그리고
    상기 제2 보상 전압 소스는 제5 필터를 통해 상기 출력 노드에 결합되는,
    펄스 전압 파형을 생성하기 위한 방법.
  13. 제11 항에 있어서,
    상기 메인 전압 소스, 상기 제1 보상 전압 소스 및 상기 제2 보상 전압 소스는 각각 DC(direct current) 전압 소스를 포함하는,
    펄스 전압 파형을 생성하기 위한 방법.
  14. 파형 생성을 위한 장치로서,
    프로세스 챔버의 전극;
    메인 전압 소스;
    제1 보상 전압 소스;
    제2 보상 전압 소스; 및
    프로그램 정보가 저장되어 있는 비휘발성 메모리를 포함하고, 상기 프로그램 정보는 다수의 명령들을 포함하며, 상기 다수의 명령들은, 프로세서에 의해 실행될 때 상기 장치로 하여금:
    펄스 전압 파형을 형성하는 프로세스의 제1 위상 동안 상기 전극에 상기 메인 전압 소스를 결합하고;
    상기 제1 위상에 후속적으로, 상기 펄스 전압 파형의 제2 위상 동안 접지에 상기 전극을 결합하고;
    상기 제2 위상에 후속적으로, 상기 펄스 전압 파형의 제3 위상 동안 상기 전극에 상기 제1 보상 전압 소스를 결합하고; 그리고
    상기 제3 위상에 후속적으로, 상기 펄스 전압 파형의 제4 위상 동안 상기 전극에 상기 제2 보상 전압 소스를 결합하게 하는,
    파형 생성을 위한 장치.
  15. 제14 항에 있어서,
    상기 명령들은, 프로세서에 의해 실행될 때, 추가로, 상기 장치로 하여금,
    상기 제3 위상 동안 상기 접지 노드에 상기 제1 보상 전압 소스를 결합하게 하고; 그리고
    상기 제4 위상 동안 상기 제2 보상 전압 소스에 상기 제1 보상 전압 소스를 결합하게 하는,
    파형 생성을 위한 장치.
  16. 제14 항에 있어서,
    상기 펄스 전압 파형의 제1 위상은 20ns 내지 2000ns이고,
    상기 펄스 전압 파형의 제2 위상은 10ns 내지 100ns이고,
    상기 펄스 전압 파형의 제3 위상은 100ns 내지 2000ns이고, 그리고
    상기 펄스 전압 파형의 제4 위상은 100ns 내지 2000ns인,
    파형 생성을 위한 장치.
  17. 제14 항에 있어서,
    상기 펄스 전압 파형의 제1 위상, 제2 위상, 제3 위상, 및 제4 위상 동안 상기 전극에 결합된 RF 신호 생성기를 더 포함하는,
    파형 생성을 위한 장치.
  18. 제17 항에 있어서,
    상기 RF 신호 생성기는 제1 필터를 통해 상기 전극에 결합되고,
    상기 접지 노드는 제2 필터를 통해 상기 전극에 결합되고,
    상기 메인 전압 소스는 제3 필터를 통해 상기 전극에 결합되고,
    상기 제1 보상 전압 소스는 제4 필터를 통해 상기 전극에 결합되고, 그리고
    상기 제2 보상 전압 소스는 제5 필터를 통해 상기 전극에 결합되는,
    파형 생성을 위한 장치.
  19. 제14 항에 있어서,
    상기 메인 전압 소스, 상기 제1 보상 전압 소스 및 상기 제2 보상 전압 소스는 각각 DC(direct current) 전압 소스를 포함하는,
    파형 생성을 위한 장치.
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