KR20230026506A

KR20230026506A - 기판 프로세싱을 위한 펄스식 전압 부스트

Info

Publication number: KR20230026506A
Application number: KR1020237002924A
Authority: KR
Inventors: 양 양; 위에 궈; 카르틱 라마스와미
Original assignee: 어플라이드 머티어리얼스, 인코포레이티드
Priority date: 2021-06-28
Filing date: 2022-05-25
Publication date: 2023-02-24
Also published as: US11776788B2; US20220415614A1; WO2023278075A1; JP2023542779A; TW202303753A; CN115868003A; TWI835163B

Abstract

본원에서 제공된 실시예들은 일반적으로 프로세싱 챔버에서 전극의 전압을 부스팅하기 위한 장치, 플라즈마 프로세싱 시스템들 및 방법들을 포함한다. 예시적인 플라즈마 프로세싱 시스템은 프로세싱 챔버, 복수의 스위치들, 프로세싱 챔버에 배치된 전극, 전압 소스 및 용량성 엘리먼트를 포함한다. 전압 소스는 복수의 스위치들 중 하나를 통해 전극에 선택적으로 결합된다. 용량성 엘리먼트는 복수의 스위치들 중 하나를 통해 전극에 선택적으로 결합된다. 용량성 엘리먼트 및 전압 소스는 전극에 병렬로 결합된다. 복수의 스위치들은 제1 위상 동안 용량성 엘리먼트 및 전압 소스를 전극에 결합하고, 제2 위상 동안 용량성 엘리먼트 및 전극을 접지 노드에 결합하고, 제3 위상 동안 용량성 엘리먼트를 전극에 결합하도록 구성된다.

Description

기판 프로세싱을 위한 펄스식 전압 부스트

[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스 제조에 사용되는 시스템에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 기판을 프로세싱하는 데 사용되는 플라즈마 프로세싱 시스템에 관한 것이다.

[0002] 고종횡비 피처들을 신뢰할 수 있게 생성하는 것은 차세대의 반도체 디바이스들에 대한 핵심 기술 난제들 중 하나이다. 고종횡비 피처들을 형성하는 하나의 방법은 프로세싱 챔버에서 플라즈마가 형성되고, 플라즈마로부터의 이온들이 기판의 표면 쪽으로 가속되어, 기판의 표면 상에 형성된 마스크 층 아래에 배치된 재료 층에 개구들이 형성되는 플라즈마-보조 에칭 프로세스를 사용한다.

[0003] 전형적인 플라즈마-보조 에칭 프로세스에서, 기판은 프로세싱 챔버에 배치된 기판 지지부 상에 포지셔닝되고, 플라즈마는 기판 위에 형성되며, 이온들이 플라즈마와 기판 표면 사이에 형성된 플라즈마 시스(plasma sheath), 즉 전자가 고갈된 구역에 걸쳐 플라즈마로부터 기판을 향해 가속된다.

[0004] 펄싱 기술들은 DC 바이어스를 설정하기 위해 대량의 플라즈마 생성 벌크 전자들을 주기적으로 그리고 갑작스럽게 소비해야 하며 소비되는 벌크 전자들의 양은 종종 생성된 플라즈마에서 발견되는 자유 전자들의 수 정도라는 것이 발견되었다. 따라서, 벌크 전자들의 소비는 플라즈마 안정성에 심각한 교란을 야기하고 때로는 플라즈마를 꺼지게 한다. 예로서, 플라즈마 프로세싱 시스템은 5e10cm^-3의 플라즈마 밀도, 2cm의 갭(1인치 갭에서 시스 두께를 뺀 것, 약 0.5cm), 및 30cm의 웨이퍼 직경을 가정한다. 그러한 시스템에서, 웨이퍼 위의 볼륨에서 총 사용 가능한 전자들은 7e13이다. 또한, 200pF의 시스 커패시턴스 및 8000V의 시스 전압을 가정한다(고종횡비 에칭 애플리케이션에 대해 전형적임). 웨이퍼 표면을 충전하는 데 사용되는 전자들의 수는 약 1e13이다. 따라서, 약 수십 나노초에, 벌크 전자들의 약 15%가 플라즈마로부터 인출되어 DC 바이어스를 설정한다. 이 소비는 약 400kHz일 수 있는 펄싱 주파수에서 반복된다. 벌크 전자 소비는 플라즈마 지속 가능성 및 안정성에 대한 상당한 교란이다. 이 시나리오는 더 높은 이온 에너지들을 사용하는 진화하는 프로세스와 관련하여 단지 악화될 수 있을 뿐이다. 프로세싱 동안 플라즈마 불안정성으로 인해 생성된 플라즈마의 변동들은 WIW(with-in-wafer) 및 WTW(wafer-to-wafer) 프로세스 성능에 영향을 미칠 것이고, 따라서 디바이스 수율 및 다른 관련 프로세싱 결과들에 영향을 미칠 것이다.

[0005] 따라서, 바람직한 플라즈마-보조 에칭 프로세싱 결과들을 제공할 수 있는 플라즈마 프로세싱 및 바이어싱 방법들에 대한 당업계의 요구가 있다.

[0006] 본원에서 제공된 실시예들은 일반적으로 프로세싱 챔버에서 기판의 플라즈마 프로세싱을 위한 파형을 생성하기 위한 장치, 플라즈마 프로세싱 시스템들 및 방법들을 포함한다.

[0007] 본 개시내용의 일 실시예는 플라즈마 프로세싱 시스템에 관한 것이다. 플라즈마 프로세싱 시스템은 일반적으로 프로세싱 챔버, 복수의 스위치들, 프로세싱 챔버에 배치된 전극, 전압 소스 및 용량성 엘리먼트를 포함한다. 전압 소스는 복수의 스위치들 중 하나를 통해 전극에 선택적으로 결합된다. 용량성 엘리먼트는 복수의 스위치들 중 하나를 통해 전극에 선택적으로 결합된다. 용량성 엘리먼트 및 전압 소스는 전극에 병렬로 결합된다. 복수의 스위치들은 제1 위상 동안 전극에 용량성 엘리먼트 및 전압 소스를 결합하고, 제2 위상 동안 용량성 엘리먼트 및 전극을 접지 노드에 결합하고, 제3 위상 동안 용량성 엘리먼트를 전극에 결합하도록 구성된다.

[0008] 본 개시내용의 일 실시예는 기판을 프로세싱하는 방법에 관한 것이다. 방법은 일반적으로 제1 위상 동안 프로세싱 챔버 내에 배치된 전극에 용량성 엘리먼트 및 전압 소스를 결합하는 단계를 포함하고, 용량성 엘리먼트 및 전압 소스는 전극에 병렬로 결합된다. 방법은 또한 제2 위상 동안 용량성 엘리먼트 및 전극을 접지 노드에 결합하는 단계를 포함한다. 방법은 제3 위상 동안 전극에 용량성 요소를 결합하는 단계를 더 포함한다.

[0009] 본 개시내용의 위의 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하고, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0010] 도 1은 본원에서 기술된 방법들을 실행하도록 구성된 하나 이상의 실시예들에 따른 프로세싱 시스템의 개략적인 단면도이다.
[0011] 도 2a는 하나 이상의 실시예들에 따라, 프로세싱 챔버의 전극에 인가될 수 있는 전압 파형을 도시한다.
[0012] 도 2b는 프로세싱 챔버의 전극에 인가된 전압 파형으로 인해 기판 상에 설정된 전압 파형을 도시한다.
[0013] 도 3은 예시적인 IED(ion energy distribution)를 예시한다.
[0014] 도 4는 본 개시내용의 특정 실시예들에 따라 전극에서 전압 부스트를 설정할 수 있는 플라즈마 프로세싱 시스템의 기능적으로 등가의 단순화된 전기 회로를 예시한다.
[0015] 도 5는 본 개시내용의 특정 실시예들에 따른 플라즈마 프로세싱 시스템의 스위치들의 상태를 예시하는 타이밍도이다.
[0016] 도 6a 내지 도 6c는 본 개시내용의 특정 실시예들에 따라, 도 5에 묘사된 대응하는 위상들 동안 스위치들의 상태들을 예시하는 회로도들이다.
[0017] 도 7은 전극에서 부스트 전압을 설정하기 위한 방법을 예시하는 프로세스 흐름도이다.
[0018] 도 8a는 본 개시내용의 특정 실시예들에 따라 프로세싱 챔버의 전극에서 설정될 수 있는 부가적인 전압 파형을 도시한다.
[0019] 도 8b는 프로세싱 챔버의 전극에 인가된 전압 파형으로 인해 기판 상에 설정된 부가적인 전압 파형을 도시한다.
[0020] 도 9는 본 개시내용의 특정 실시예들에 따른 플라즈마 프로세싱 시스템의 부가적인 기능적으로 등가인 단순화된 전기 회로이다.
[0021] 도 10은 본 개시내용의 특정 실시예들에 따라, 부스트 커패시터를 위한 별개의 전압 소스를 갖는 플라즈마 프로세싱 시스템의 부가적인 기능적으로 등가의 단순화된 전기 회로이다.
[0022] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 양상에서 개시되는 엘리먼트들이 구체적인 설명 없이 다른 양상들에 대해 유익하게 활용될 수 있는 것으로 고려된다.

[0023] 기술 노드가 2nm를 향해 진보함에 따라, 더 큰 종횡비들을 갖는 더 작은 피처의 제조는 플라즈마 프로세싱을 위한 원자 정밀도를 수반한다. 플라즈마 이온이 중요한 역할을 하는 에칭 프로세스들에서, 이온 에너지 제어는 반도체 장비 산업의 난제이다. 종래에, RF 바이어스 기술은 정현파를 사용하여 플라즈마를 여기시키고 이온들을 가속한다.

[0024] 본 개시내용의 일부 실시예들은 일반적으로 플라즈마 전자들의 감소된 소비로 또는 소비 없이 웨이퍼 표면 전압을 증가시키기 위해 전하 펌프의 개념을 사용하는 기술들 및 장치에 관한 것이다. 특정 양상들에서, (프로세싱 챔버의 전극과 병렬로 결합된 용량성 엘리먼트와 같은) 외부 회로로부터의 전자들은 전극에서 DC 바이어스를 부스팅하는 데 사용될 수 있다. 본원에서 설명된 전극에서 DC 바이어스를 부스팅하기 위한 기술들 및 장치는 플라즈마 전자들에 대한 부하를 감소시키고 그리고/또는 더 높은 에너지 기판 프로세싱 동작들을 용이하게 할 수 있다.

플라즈마 프로세싱 시스템 예들

[0025] 도 1은 본원에서 기술된 플라즈마 프로세싱 방법들 중 하나 이상을 수행하도록 구성된 플라즈마 프로세싱 시스템(10)의 개략적인 단면도이다. 일부 실시예들에서, 프로세싱 시스템(10)은 RIE(reactive ion etch) 플라즈마 프로세싱과 같은 플라즈마-보조 에칭 프로세스들을 위해 구성된다. 그러나, 본원에서 설명된 실시예들은 또한 다른 플라즈마-보조 프로세스들 이를테면, 플라즈마-강화 증착 프로세스들 예컨대, PECVD(plasma-enhanced chemical vapor deposition) 프로세스들, PEPVD(plasma-enhanced physical vapor deposition) 프로세스들, PEALD(plasma-enhanced atomic layer deposition) 프로세스들, 플라즈마 처리 프로세싱 또는 플라즈마 기반 이온 주입 프로세싱, 예컨대, PLAD(plasma doping) 프로세싱에서 사용하도록 구성된 프로세싱 시스템들과 함께 사용될 수 있다는 것이 주목되어야 한다.

[0026] 도시된 바와 같이, 프로세싱 시스템(10)은 CCP(capacitively coupled plasma)를 형성하도록 구성되며, 여기서 프로세싱 챔버(100)는 프로세싱 볼륨(129)에 또한 배치된 하부 전극(예컨대, 기판 지지 조립체(136))을 향하는 프로세싱 볼륨(129)에 배치된 상부 전극(예컨대, 챔버 덮개(123))을 포함한다. 전형적인 CCP(capacitively coupled plasma) 프로세싱 시스템에서, 상부 또는 하부 전극들 중 하나에 전기적으로 결합된 RF(radio frequency) 소스는 플라즈마(예컨대, 플라즈마(101))― 이는 상부 및 하부 전극들 각각에 용량 결합되고 그들 사이의 프로세싱 구역에 배치됨 ―를 점화 및 유지하도록 구성된 RF 신호를 전달한다. 전형적으로, 상부 또는 하부 전극들 중 대향하는 전극은 부가적인 플라즈마 여기를 위해 접지 또는 제2 RF 전원에 결합된다. 도시된 바와 같이, 프로세싱 시스템(10)은 프로세싱 챔버(100), 지지 조립체(136) 및 시스템 제어기(126)를 포함한다.

[0027] 프로세싱 챔버(100)는 전형적으로 프로세싱 볼륨(129)을 집합적으로 정의하는 챔버 덮개(123), 하나 이상의 측벽(122) 및 챔버 베이스(124)를 포함하는 챔버 바디(113)를 포함한다. 하나 이상의 측벽들(122) 및 챔버 베이스(124)는 일반적으로 프로세싱 챔버(100)의 엘리먼트들에 대한 구조적 지지를 형성하도록 크기가 정해지고 성형된 재료들을 포함하고, 프로세싱 동안 프로세싱 챔버(100)의 프로세싱 볼륨(129)에서 유지되는 진공 환경 내에서 플라즈마(101)가 생성되는 동안 자신들에 인가되는 압력들 및 추가 에너지를 견디도록 구성된다. 일 예에서, 하나 이상의 측벽들(122) 및 챔버 베이스(124)는 알루미늄, 알루미늄 합금 또는 스테인리스강 합금과 같은 금속으로 형성된다.

[0028] 챔버 덮개(123)를 통해 배치된 가스 유입구(128)는 하나 이상의 프로세싱 가스들을 그와 유체 연통하는 프로세싱 가스 소스(119)로부터 프로세싱 볼륨(129)으로 전달하는 데 사용된다. 기판(103)은 기판(103)의 플라즈마 프로세싱 동안 슬릿 밸브(미도시)로 밀봉된 하나 이상의 측벽들(122) 중 하나 내 개구(미도시)를 통해 프로세싱 볼륨(129) 내로 로딩되고 이로부터 제거된다.

[0029] 일부 실시예들에서, 기판 지지 조립체(136)에 형성된 개구들을 통해 이동 가능하게 배치된 복수의 리프트 핀들(미도시)은 기판 지지 표면(105A)으로의 그리고 기판 지지 표면(105A)으로부터의 기판 이송을 용이하게 하기 위해 사용된다. 일부 실시예들에서, 복수의 리프트 핀들(132)은 위에 배치되고 프로세싱 볼륨(129)에 배치된 리프트 핀 후프(미도시)에 결합되고 그리고/또는 맞물릴 수 있다. 리프트 핀 후프는 챔버 베이스(124)를 통해 밀봉식으로 연장되는 샤프트(미도시)에 결합될 수 있다. 샤프트는 리프트 핀 후프를 상승 및 하강시키는 데 사용되는 액추에이터(미도시)에 결합될 수 있다. 리프트 핀 후프가 상승된 포지션에 있을 때, 리프트 핀 후프는 기판 지지 표면(105A) 위로 리프트 핀들의 상부 표면들을 상승시키기 위해 복수의 리프트 핀들(132)과 맞물리고, 그로부터 기판(103)을 리프팅하고 로봇 핸들러(미도시)에 의해 기판(103)의 비활성(후면) 표면에 대한 액세스를 가능하게 한다. 리프트 핀 후프가 하강된 포지션에 있을 때, 복수의 리프트 핀들(132)은 기판 지지 표면(105A)과 동일 평면이거나 기판 지지 표면(105A) 아래로 리세싱되고, 기판(103)은 그 위에 안착된다.

[0030] 본원에서 프로세싱 챔버 제어기로서 또한 지칭되는 시스템 제어기(126)는 CPU(central processing unit)(133), 메모리(134) 및 지원 회로들(135)을 포함한다. 시스템 제어기(126)(들)는 본원에서 설명된 기판 바이어싱 및/또는 전압 부스팅 방법(들)을 포함하여 기판(103)을 프로세싱하는 데 사용되는 프로세스 시퀀스를 제어하는 데 사용된다. CPU(133)는 프로세싱 챔버 및 이와 관련된 서브-프로세서들을 제어하기 위해 산업 현장에서 사용하도록 구성된 범용 컴퓨터 프로세서이다. 일반적으로 비휘발성 메모리인 본원에서 설명된 메모리(134)는 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 로컬 또는 원격의 다른 적합한 형태의 디지털 저장소를 포함할 수 있다. 지원 회로들(135)은 CPU(133)에 통상적으로 결합되고, 그리고 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급기들 등, 및 이들의 조합들을 포함한다. 소프트웨어 명령들(프로그램) 및 데이터는 CPU(133) 내의 프로세서에 지시하기 위해 코딩되어 메모리(134) 내에 저장될 수 있다. 시스템 제어기(126) 내 CPU(133)에 의해 판독 가능한 소프트웨어 프로그램(또는 컴퓨터 명령들)은 어떤 태스크들이 프로세싱 시스템(10) 내 컴포넌트들에 의해 수행 가능한지를 결정한다.

[0031] 전형적으로, 시스템 제어기(126) 내 CPU(133)에 의해 판독 가능한 프로그램은 프로세서(CPU(133))에 의해 실행될 때 본원에서 설명된 플라즈마 프로세싱 방식들과 관련된 태스크들을 수행하는 코드를 포함한다. 프로그램은, 본원에서 설명되는 방법들을 구현하기 위해 사용되는 다양한 프로세스 태스크들 및 다양한 프로세스 시퀀스들을 수행하기 위해, 프로세싱 시스템(10) 내의 다양한 하드웨어 및 전기 컴포넌트들을 제어하는 데 사용되는 명령들을 포함할 수 있다. 일 실시예에서, 프로그램은 도 7과 관련하여 아래에 설명된 동작들 중 하나 이상을 수행하는 데 사용되는 명령들을 포함한다.

[0032] 플라즈마 제어 시스템은 일반적으로 바이어스 전극(104)(도 4에 도시된 바와 같은 복합 부하 상의)에서 적어도 제1 PV(pulsed voltage) 파형을 설정하기 위한 제1 소스 조립체(196) 및 에지 제어 전극(115)에서 적어도 제2 PV 파형을 설정하기 위한 제2 소스 조립체(197)를 포함한다. 제1 PV 파형 또는 제2 PV 파형은 파형 생성기 조립체(150) 내의 하나 이상의 컴포넌트들(예컨대, PV 소스들)을 사용하여 생성될 수 있으며, 이는 도 4와 관련하여 본원에서 보다 상세히 설명되는 바와 같이 전압 소스 및/또는 전류 소스에 대응할 수 있다. 일부 실시예들에서, 파형 생성기는 기판 지지 조립체(136)와 챔버 덮개(123) 사이에 배치된 프로세싱 구역에서 플라즈마(101)를 생성(유지 및/또는 점화)하는 데 사용될 수 있는 바이어스 전극(104) 및/또는 지지 베이스(107)(예컨대, 전력 전극 또는 캐소드)에 RF 신호를 전달한다. 일부 실시예들에서, 도 1에 도시된 바와 같이, 제3 소스 조립체(198) 내의 별개의 파형 생성기 조립체(150)는 적어도, RF 신호를 지지 베이스(107)(예컨대, 전력 전극 또는 캐소드)로 전달하도록 구성된 RF 소스를 포함한다.

[0033] 제1 소스 조립체(196), 제2 소스 조립체(197) 또는 제3 소스 조립체(198)로부터 제공된 인가된 RF 신호는 기판 지지 조립체(136)와 챔버 덮개(123) 사이에 배치된 프로세싱 구역에서 플라즈마(101)를 생성(유지 및/또는 점화)하도록 구성될 수 있다. 일부 실시예들에서, RF 신호는 프로세싱 볼륨(129)에 배치된 프로세싱 가스들 및 지지 베이스(107) 및/또는 바이어스 전극(104)에 전달된 RF 전력(RF 신호)에 의해 생성된 필드들을 사용하여 프로세싱 플라즈마(101)를 점화하고 유지하는 데 사용된다. 일부 양상들에서, RF 신호는 파형 생성기 조립체(150) 내에 배치된 RF 소스(미도시)에 의해 생성될 수 있다. 프로세싱 볼륨(129)은 대기압 이하의 조건에서 프로세싱 볼륨(129)을 유지하고 프로세싱 및/또는 다른 가스들을 그로부터 배기시키는 진공 출구(120)를 통해 하나 이상의 전용 진공 펌프에 유체 결합된다. 일부 실시예들에서, 프로세싱 볼륨(129) 내에 배치된 기판 지지 조립체(136)는 접지된 지지 샤프트(138) 상에 배치되고 챔버 베이스(124)를 통해 연장된다. 일부 실시예들에서, RF 신호 생성기는 40MHz보다 큰, 이를테면, 약 40MHz 내지 약 200MHz의 주파수를 갖는 RF 신호를 전달하도록 구성될 수 있다.

[0034] 일부 실시예들에서, 용량성 엘리먼트(152)는 도 4와 관련하여 본원에서 추가로 설명된 바와 같이 바이어스 전극(104) 및/또는 지지 베이스(107)에 선택적으로 결합될 수 있다. 특정 경우들에, 용량성 엘리먼트(152)는 전력 전달 라인(157)을 통해 바이어스 전극(104) 및/또는 지지 베이스(107)에 전기적으로 결합될 수 있다. 용량성 엘리먼트(152)는 플라즈마로부터 소비되는 벌크 전자들을 감소시키기 위해 ESC 재충전 스테이지 동안 전압 부스트를 제공할 수 있다. 전압 부스트는 플라즈마로부터 벌크 전자들의 소비에 의해 야기되는 플라즈마 지속 가능성 및 안정성에 대한 교란을 감소시키거나 방지할 수 있다.

[0035] 위에서 간략히 논의된 바와 같이, 기판 지지 조립체(136)는 일반적으로 기판 지지부(105)(예컨대, ESC(electrostatic chuck) 기판 지지부) 및 지지 베이스(107)를 포함한다. 일부 실시예들에서, 기판 지지 조립체(136)는 아래에서 추가로 논의되는 바와 같이 절연체 플레이트(111) 및 접지 플레이트(112)를 부가적으로 포함할 수 있다. 지지 베이스(107)는 절연 플레이트(111)에 의해 챔버 베이스(124)로부터 전기적으로 격리되고, 접지 플레이트(112)는 절연 플레이트(111)와 챔버 베이스(124) 사이에 개재된다. 기판 지지부(105)는 지지 베이스(107)에 열적으로 결합되어 지지 베이스(107) 상에 배치된다. 일부 실시예들에서, 지지 베이스(107)는 기판 지지부(105) 및 기판 프로세싱 동안 기판 지지부(105) 상에 배치된 기판(103)의 온도를 조절하도록 구성된다. 일부 실시예들에서, 지지 베이스(107)는 내부에 배치된 하나 이상의 냉각 채널들(미도시)을 포함하며, 이 냉각 채널들은 냉각제 소스(미도시) 이를테면, 비교적 높은 전기 저항을 갖는 냉매 소스 또는 물 소스에 유체 결합되고 유체 연통된다. 일부 실시예에서, 기판 지지부(105)는 그 유전체 재료에 매립된 저항성 가열 엘리먼트와 같은 히터(미도시)를 포함한다. 본원에서, 지지 베이스(107)는 내부식성 열 전도성 재료, 이를테면 내부식성 금속, 예컨대, 알루미늄, 알루미늄 합금, 또는 스테인리스 강으로 형성되고, 그리고 접착제 또는 기계적 수단에 의해 기판 지지부에 결합된다.

[0036] 전형적으로, 기판 지지부(105)는 유전체 재료 이를테면, 벌크 소결 세라믹 재료 이를테면, 내부식성 금속 산화물 또는 금속 질화물 재료 예컨대, 알루미늄 산화물(Al₂O₃), 알루미늄 질화물(AlN), 티타늄 산화물(TiO), 티타늄 질화물(TiN), 이트륨 산화물(Y₂O₃), 이들의 혼합물들, 또는 이들의 조합들로 형성된다. 본원의 실시예들에서, 기판 지지부(105)는 기판 지지부(105)의 유전체 재료에 매립된 바이어스 전극(104)을 더 포함한다.

[0037] 일 구성에서, 바이어스 전극(104)은 기판 지지부(105)의 기판 지지 표면(105A)에 기판(103)을 고정(즉, 척킹)하고 본원에서 설명된 펄스 전압 바이어싱 방식들 중 하나 이상을 사용하여 프로세싱 플라즈마(101)에 대해 기판(103)을 바이어싱하는 데 사용되는 척킹 폴이다. 전형적으로, 바이어스 전극(104)은 하나 이상의 금속 메시들, 포일들, 플레이트들 또는 이들의 조합들과 같은 하나 이상의 전기 전도성 부분들로 형성된다.

[0038] 일부 실시예들에서, 바이어스 전극(104)은 동축 전력 전달 라인(106)(예컨대, 동축 케이블)과 같은 전기 도체를 사용하여 약 -5000V 내지 약 5000V의 정적 DC 전압과 같은 척킹 전압을 제공하는 클램핑 네트워크에 전기적으로 결합된다. 아래에서 추가로 논의될 바와 같이, 클램핑 네트워크는 DC 전력 공급기(155)(예컨대, HVDC(high voltage DC) 공급기) 및 필터(151)(예컨대, 저역 통과 필터)를 포함한다.

[0039] 기판 지지 조립체(136)는 에지 링(114) 아래에 포지셔닝되고 바이어스 전극(104)을 둘러싸고 그리고/또는 바이어스 전극(104)의 중심으로부터 거리를 두고 배치되는 에지 제어 전극(115)을 더 포함할 수 있다. 일반적으로, 원형 기판들을 프로세싱하도록 구성된 프로세싱 챔버(100)에 대해, 에지 제어 전극(115)은 형상이 환형이고 전도성 재료로 만들어지며, 바이어스 전극(104)의 적어도 일부를 둘러싸도록 구성된다. 도 1에 도시된 바와 같은 일부 실시예들에서, 에지 제어 전극(115)은 기판 지지부(105)의 구역 내에 포지셔닝된다. 일부 실시예들에서, 도 1에 예시된 바와 같이, 에지 제어 전극(115)은 바이어스 전극(104)으로서 기판 지지부(105)의 기판 지지 표면(105A)으로부터 유사한 거리(즉, Z-방향)에 배치된 전도성 메쉬, 포일, 및/또는 플레이트를 포함한다.

[0040] 에지 제어 전극(115)은 바이어스 전극(104)을 바이어싱하는 데 사용되는 파형 생성기 조립체(150)와 상이한 파형 생성기 조립체를 사용하여 바이어싱될 수 있다. 일부 실시예들에서, 에지 제어 전극(115)은 전력의 일부를 에지 제어 전극(115)으로 분할함으로써 바이어스 전극(104)을 바이어싱하는 데 또한 사용되는 파형 생성기 조립체(150)를 사용하여 바이어싱될 수 있다. 일 구성에서, 제1 소스 조립체(196)의 제1 파형 생성기 조립체(150)는 바이어스 전극(104)을 바이어싱하도록 구성되고, 제2 소스 조립체(197)의 제2 파형 생성기 조립체(150)는 에지 제어 전극(115)을 바이어싱하도록 구성된다.

[0041] 일 실시예에서, 전력 전달 라인(157)은 제1 소스 조립체(196)의 파형 생성기 조립체(150)의 출력을 바이어스 전극(104)에 전기적으로 연결한다. 아래의 논의는 파형 생성기 조립체(150)를 바이어스 전극(104)에 결합하는 데 사용되는 제1 소스 조립체(196)의 전력 전달 라인(157)을 주로 논의하지만, 파형 생성기 조립체(150)를 에지 제어 전극(115)에 결합하는 제2 소스 조립체(197)의 전력 전달 라인(158)은 동일하거나 유사한 컴포넌트들을 포함할 것이다. 전력 전달 라인(157)의 다양한 부분들 내의 전기 도체(들)는 (a) 강성 동축 케이블과 직렬로 연결된 유연한 동축 케이블과 같은 동축 케이블들 중 하나 또는 동축 케이블들의 조합, (b) 절연된 고전압 코로나 내성 후크업 와이어, (c) 나선, (d) 금속 막대, (e) 전기 커넥터, 또는 (f) (a)-(e)의 전기 엘리먼트들 임의의 조합을 포함할 수 있다.

[0042] 일부 실시예들에서, 프로세싱 챔버(100)는 기판 지지부(105) 및/또는 지지 베이스(107)가 부식성 프로세싱 가스들 또는 플라즈마, 세정 가스들 또는 플라즈마, 또는 이들의 부산물들과 접촉하는 것을 방지하기 위해 기판 지지 조립체(136)의 일부들을 적어도 부분적으로 에워싸는 석영 파이프(110) 또는 칼라를 더 포함한다. 전형적으로, 석영 파이프(110), 절연체 플레이트(111) 및 접지 플레이트(112)는 라이너(108)에 의해 에워싸인다. 일부 실시예들에서, 플라즈마 스크린(109)은 라이너(108)와 하나 이상의 측벽들(122) 사이에서 플라즈마 스크린(109) 아래의 볼륨에 플라즈마가 형성되는 것을 방지하도록 캐소드 라이너(108)와 측벽들(122) 사이에 포지셔닝된다.

[0043] 도 2a는 프로세싱 챔버의 전극(예컨대, 바이어스 전극(104) 및/또는 지지 베이스(107))에서 설정될 수 있는 예시적인 전압 파형을 도시한다. 도 2b는 도 2a에 도시된 전압 파형과 유사하게, 프로세싱 챔버 내의 전극에서 별개로 설정되는 상이한 전압 파형들로 인해 기판에서 설정된 상이한 유형들의 전압 파형들(225 및 230)의 예를 예시한다. 파형들은 도시된 바와 같이 2개의 스테이지들: 이온 전류 스테이지 및 시스 붕괴 스테이지를 포함한다. 이온 전류 스테이지의 선두에, 기판 전압의 강하는 기판 위에 고전압 시스를 생성하여, 양이온들을 기판으로 가속한다. 양상들에서, 기판 전압의 강하는 벌크 전자들을 위한 소스로서 용량성 엘리먼트(예컨대, 용량성 엘리먼트(152))를 사용하여 부스팅될 수 있다. 전압 부스트는 플라즈마로부터 소비되는 벌크 전자들을 감소시키고 에칭 프로세스 동안 플라즈마의 지속 가능성 및 안정성을 개선할 수 있다.

[0044] 이온 전류 스테이지 동안 기판의 표면에 충격을 가하는 양이온들은 기판 표면에 양전하를 증착하며, 이는 보상되지 않는 경우, 도 2b의 전압 파형(225)에 의해 예시된 바와 같이 이온 전류 스테이지 동안 점진적으로 증가하는 기판 전압을 야기한다. 그러나 기판 표면 상의 양전하의 제어되지 않은 축적은 바람직하지 않게 시스 및 척 커패시터들을 점진적으로 방전시켜, 전압 파형(225)에 의해 예시된 바와 같이 시스 전압 강하를 느리게 감소시키고 기판 전위를 0에 가깝게 만든다. 양전하의 축적은 기판에 설정된 전압 파형에서 전압 강하를 초래한다(도 2b). 그러나, 도 2a에 도시된 바와 같이, 이온 전류 스테이지 동안 음의 기울기를 갖는 전극에서 설정되는 전압 파형은 도 2b의 곡선(230)에 의해 도시된 바와 같이, 설정된 기판 전압 파형에 대해 정사각형 형상 구역(예컨대, 0에 가까운 기울기)을 설정하도록 생성될 수 있다. 이온 전류 스테이지 동안 전극에서 설정된 파형의 기울기를 구현하는 것을 이온 전류 보상으로서 지칭될 수 있다. 이온 전류 위상의 선두와 말미 사이의 전압 차이는 이온 에너지 분포 함수(IEDF) 폭을 결정한다. 전압 차이가 클수록 IEDF 폭이 넓다. 단일 에너지 이온(monoenergetic ion)들 및 더 좁은 IEDF 폭을 달성하기 위해, 이온 전류 보상을 사용하여 이온 전류 위상에서 기판 전압 파형을 평탄화하기 위한 동작들이 수행된다. 본 개시내용의 일부 실시예들에서, RF 신호는 도 2a에 도시된 전압 파형 상에 오버레이된다.

[0045] 도 3은 본 개시내용의 특정 실시예들에 따른 IED 함수(IEDF)를 예시하는 그래프이다. 도시된 바와 같이, IEDF는 이온 전류 보상 스테이지 동안 전극에서 특정 파형을 사용하여 생성될 수 있는 단일 에너지 피크(302)를 포함한다. 에너지 피크와 연관된 에너지는 수백 eV들 미만(예컨대, 1K eV 미만)일 수 있다. 특정한 경우들에서, 에너지 피크와 관련된 에너지는 기판에 형성될 피처의 종횡비에 의존하여 수백 eV 내지 수만 eV일 수 있다. 예컨대, 일부 경우들에서, 에너지 피크와 연관된 에너지는 4k eV 내지 10k eV일 수 있다. 일부 실시예들은 도 3에 도시된 이온 에너지 분포 또는 예컨대, 도 8b에 묘사된 바와 같은 다른 적합한 이온 에너지 분포들을 구현하기 위한 기술들에 관한 것이다.

기판 프로세싱을 위한 전압 부스트

[0046] 본 개시내용의 특정 실시예들은 일반적으로 전극 이를테면, 프로세싱 챔버의 바이어스 전극(예컨대, 도 1에 도시된 바이어스 전극(104)) 및/또는 지지 베이스(예컨대, 도 1에 도시된 지지 베이스(107))에서 전압을 부스팅하기 위한 기술 및 장치에 관한 것이다. 본원에서 설명된 전압 부스트는 플라즈마로부터 벌크 전자들의 소비를 감소시킬 수 있고 바람직한 플라즈마 보조 에칭 프로세스 결과들을 용이하게 할 수 있다.

[0047] 도 4는 본 개시내용의 특정 실시예들에 따라 전극에서 전압 부스트를 설정할 수 있는 플라즈마 프로세싱 시스템(예컨대, 프로세싱 시스템(10))의 기능적으로 등가의 단순화된 전기 회로(400)이다. 도시된 바와 같이, 전기 회로(400)는 스위치들(402a-402f)(집합적으로 스위치들(402)로서 지칭되고 S1-S6으로서 라벨링됨), 전압 소스(404), 전류 소스(406), 용량성 엘리먼트(152), 기판 지지부(105)의 등가의 커패시턴스(C_ESC로서 라벨링됨), 입력 노드(408)(프로세싱 챔버 내 지지 베이스(107) 및/또는 바이어스 전극(104)을 나타냄), 및 본원에서 추가로 설명된 바와 같은 전기 플라즈마 모델을 나타낼 수 있는 복합 부하(410)를 포함할 수 있다. 양상들에서, 프로세싱은 전극(예컨대, 바이어스 전극(104) 및/또는 지지 베이스(107)) 위에 배치되는 유전체 층(예컨대, 기판 지지부(105)의 유전체 재료))을 포함하는 기판 지지부(예컨대, 기판 지지부(105))를 포함할 수 있다.

[0048] 전기 회로(400)에서, 전압 소스(404) 및/또는 전류 소스(406)로부터의 펄스식 전압에 대한 전압 부스트는 도 2a에 묘사된 파형과 같이 전극에서 파형을 설정하는 프로세스의 일부 동안 용량성 엘리먼트(152)를 사용하여 전극(입력 노드(408)로 표현될 수 있음)에서 설정될 수 있다. 전기 회로(400)는 파형 생성기 조립체(전압 소스(404) 및/또는 전류 소스(406)로 표현될 수 있음), 용량성 엘리먼트(152) 및 프로세싱 챔버(100) 내의 특정 엘리먼트들(예컨대, 기판 지지부 및 플라즈마) 간의 상호작용의 단순화된 모델을 예시하고, 일반적으로 프로세싱 챔버(100)의 동작 동안 사용되는 기본 엘리먼트들을 예시한다. 명료함을 위해, 다음 정의들이 본 개시내용 전반에 걸쳐 사용된다: (1) 기준이 특정되지 않는 한, 모든 전위들은 접지를 기준으로 하고; (2) (기판 또는 바이어싱 전극과 같은) 임의의 물리적 포인트에서의 전압은 마찬가지로, 접지(제로 전위 포인트)에 대하여 그 포인트의 전위로서 정의되고; (3) 캐소드 시스는 플라즈마에 대한 음의 기판 전위에 대응하는 전자-반발, 이온-가속 시스인 것으로 암시되고; (4) 시스 전압(또는 때로는, "시스 전압 강하"로서 지칭됨)(V_sh)은 플라즈마와 (예컨대, 기판 또는 챔버 벽의) 인접 표면 사이의 전위 차이의 절대 값으로서 정의되며; 그리고 (5) 기판 전위는 플라즈마를 향하는 기판 표면에서의 전위이다.

[0049] 복합 부하(410)는 3개의 직렬 엘리먼트들로서 프로세싱 플라즈마(101)를 표현하는 표준 전기 플라즈마 모델로서 묘사된다. 제1 엘리먼트는 기판(103)에 인접한 전자 반발 캐소드 시스(때로는 "플라즈마 시스" 또는 단순히 "시스"로서 또한 지칭됨)이다. 캐소드 시스는 다음: (a) 다이오드(D_SH)― 이는 개방될 때 시스 붕괴를 표현함 ―, (b) 전류 소스(I_i)― 이는 시스의 존재 시에 기판으로 흐르는 이온 전류를 표현함 ―, 및 (c) 커패시터(C_SH)(예컨대, ~100 -300 pF)― 이는 이온 가속 및 에칭이 발생하는 바이어싱 사이클의 메인 부분(예컨대, 도 2a에 묘사된 파형의 이온 전류 스테이지)에 대한 시스를 표현함 ―를 포함하는 종래의 3-부분 회로 엘리먼트에 의해 표현된다. 제2 엘리먼트는 단일 저항기(R_plasma)(예컨대, 저항기(412) = ~ 5 ― 10 옴)에 의해 표현되는 벌크 플라즈마이다. 제3 엘리먼트는 챔버 벽들에 형성되는 전자 반발 벽 시스이다. 벽 시스는 마찬가지로 다음: (a) 다이오드(D_wall), (b) 벽에 대한 이온 전류를 표현하는 전류 소스(I_iwall), 및 (c) 커패시터(C_wall)(예컨대, ~5 ― 10nF)― 이는 주로 전극에서 파형의 ESC 재충전 위상 동안 벽 시스를 표현함 ―를 포함하는 3-부분 회로 엘리먼트에 의해 표현된다. 접지된 금속 벽들의 내부 표면은 또한 복합 부하(410)와 접지 노드(414) 사이에 직렬로 결합된 커패시턴스(미도시) 이를테면, ~300-1000nF를 제공할 수 있는 얇은 유전체 재료 층으로 코팅될 수 있다. ESC 조립체(예컨대, 기판 지지부(105))의 기생 및 스트레이 커패시턴스 및 ESC 조립체의 인덕턴스는 본원에서 설명된 전압 부스트 방식에 중요하지 않을 수 있고 도 4에서 묘사되지 않는다. 특정 경우들에서, (다른 것들 중에서) 이들 팩터들은 특정 전기 컴포넌트들의 값들(이를테면, 용량성 엘리먼트(152)의 커패시턴스, C_ESC의 커패시턴스 등) 및/또는 전극에서 설정된 파형의 특성들(예컨대, 전압 레벨들, 지속기간 및/또는 RF 신호)을 결정하는데 고려될 수 있다.

[0050] 용량성 엘리먼트(152)는 세라믹 커패시터 및/또는 다층 유전체 커패시터와 같은 하나 이상의 커패시터들로서 구현될 수 있다. 예컨대, 용량성 엘리먼트(152)는 병렬 네트워크 및/또는 직렬 네트워크와 같은 네트워크에서 함께 결합된 다수의 커패시터들을 포함할 수 있다. 특정 경우들에서, 용량성 엘리먼트(152)는 10kV 이상의 전압 레벨들과 같은 고전압들에서 동작하도록 정격화(rated)될 수 있다. 용량성 엘리먼트(152)는 500 pF(picofarads) 내지 1nF(nanofarad) 범위 내의 커패시턴스를 가질 수 있다. 용량성 엘리먼트(152)의 커패시턴스 값은 C_ESC 및/또는 C_SH에 가깝거나 더 높을 수 있다. 즉, 용량성 엘리먼트는 프로세싱 챔버의 기판 지지 커패시턴스(예컨대, C_ESC) 또는 시스 커패시턴스(예컨대, C_SH) 중 적어도 하나 이상의 커패시턴스를 가질 수 있다.

[0051] 용량성 엘리먼트(152)는 스위치들(402) 중 적어도 하나(예컨대, 스위치(402c))를 통해 프로세싱 챔버의 전극(예컨대, 입력 노드(408))에 선택적으로 결합될 수 있다. 용량성 엘리먼트(152)는 예컨대, 스위치들(402)(예컨대, 스위치들(402d, 402e, 402f)) 중 적어도 하나를 통해 전압 소스(404) 및 접지 노드(414)에 선택적으로 결합될 수 있다. 용량성 엘리먼트(152) 및 전압 소스(404)는 전극(예컨대, 입력 노드(408))과 병렬로 선택적으로 결합될 수 있다. 즉, 용량성 엘리먼트(152) 및 전압 소스(404)는 서로 병렬로 전극에 선택적으로 결합될 수 있다. 특정 양상들에서, 용량성 엘리먼트(152)는 기판 지지 커패시턴스(C_ESC) 및/또는 시스 커패시턴스(C_SH)와 별개의 전기 컴포넌트이다. 특정 경우들에서, 용량성 엘리먼트(152)는 전압 소스(404) 및/또는 전류 소스(406)와 같은 파형 생성기 조립체(150)와 통합되고 그리고/또는 함께 위치(co-locate)될 수 있다. 특정 경우들에서, 용량성 엘리먼트(152)는 본원에서 설명된 바와 같이 적합한 부스트 전압을 제공하기 위해 기판 지지 커패시턴스(C_ESC) 및/또는 시스 커패시턴스(C_SH)와 통합되고 그리고/또는 함께 위치될 수 있다.

[0052] 용량성 엘리먼트(152)는 플라즈마로부터 분리된 벌크 전자들을 위한 소스를 제공할 수 있다. 특정 경우들에서, 용량성 엘리먼트(152)는 전극에서 DC 바이어스를 설정하기 위해 플라즈마로부터 소비되는 벌크 전자들을 감소시킴으로써 플라즈마의 지속 가능성 및 안정성을 개선할 수 있다.

[0053] 스위치들(402)은 고전압 솔리드 스테이트 릴레이들로서 구현될 수 있다. 특정 경우들에서, 스위치들(402)은 고전압 멀티플렉서 및/또는 디멀티플렉서로서 구현될 수 있다. 이 예에서, 스위치들(402)은 제1 스위치(402a), 제2 스위치(402b), 제3 스위치(402c), 제4 스위치(402d), 제5 스위치(402e) 및 제6 스위치(402f)를 포함할 수 있다. 제1 스위치(402a)는 전압 소스(404)와 입력 노드(408) 사이에 결합될 수 있으며, 이는 전극에 전기적으로 결합되거나 전극을 나타낼 수 있다. 제2 스위치(402b)는 입력 노드(408)와 접지 노드(414) 사이에 결합될 수 있다. 제3 스위치(402c)는 용량성 엘리먼트(152)의 제1 단자(416)와 입력 노드(408) 사이에 결합될 수 있다. 제4 스위치(402d)는 용량성 엘리먼트(152)의 제2 단자(418)와 입력 노드(408) 사이에 결합될 수 있다. 제5 스위치(402e)는 용량성 엘리먼트(152)의 제1 단자(416)와 접지 노드(414) 사이에 결합될 수 있다. 제6 스위치(402f)는 용량성 엘리먼트(152)의 제2 단자(418)와 접지 노드(414) 사이에 결합될 수 있다.

[0054] 특정 경우들에서, 스위치들(402)의 상태(예컨대, 개방 또는 폐쇄)는 시스템 제어기(126)에 의해 제어될 수 있다. 예컨대, 시스템 제어기(126)는 시스템 제어기(126)로부터의 제어 신호들이 스위치들(402)의 상태들을 토글링(toggle)하도록 스위치들(402)의 제어 입력들(미도시)과 통신할 수 있다. 시스템 제어기(126)는 개개의 스위치에 인가되는 별개의 제어 신호로 각각의 스위치(402)의 개별 상태를 제어할 수 있다. 도 5 및 도 6a 내지 도 6c와 관련하여 본원에서 추가로 설명되는 바와 같이, 스위치들(402)은 제1 위상(ESC 재충전 위상으로서 지칭될 수 있음) 동안 전극(예컨대, 입력 노드(408))에 용량성 엘리먼트(152) 및 전압 소스(404)를 결합하고, 제2 위상(전압 부정 위상(voltage negation phase)으로서 지칭될 수 있음) 동안 접지 노드(414)에 용량성 엘리먼트(152) 및 전극을 결합하고, (전압 부스트 위상으로서 지칭될 수 있는) 제3 위상 동안 전극에 용량성 엘리먼트(152)를 결합하도록 구성될 수 있다. 양상들에서, 제2 위상은 제1 위상 후에 발생할 수 있고, 제3 위상은 제2 위상 후에 발생할 수 있다. 특정 양상들에 대해, 스위치들(402)은 제2 위상 동안 용량성 엘리먼트(152) 및 전압 소스(404)로부터 전극을 분리하고 제3 위상 동안 접지 노드로부터 전극을 분리할 수 있다.

[0055] 전압 소스(404)는 파형 생성기 조립체(예컨대, 파형 생성기 조립체(150))의 컴포넌트일 수 있다. 즉, 파형 생성기 조립체는 펄스식 전압 DC 파형 생성기 및/또는 RF 생성기(또한 RF 신호 생성기로서 지칭됨)를 포함할 수 있는 전압 소스(404)를 포함할 수 있다. 전압 소스(404)는 스위치들(402) 중 하나(예컨대, 스위치(402a))를 통해 전극(예컨대, 입력 노드(408))에 선택적으로 결합될 수 있다. 예컨대, 스위치(402a)는 전압 소스(404)와 입력 노드(408) 사이에 직렬로 결합될 수 있다.

[0056] 유사하게, 전류 소스(406)는 파형 생성기 조립체의 컴포넌트일 수 있다. 전류 소스(406)는 예컨대, 도 2a와 관련하여 본원에서 설명된 바와 같이 이온 전류 스테이지 동안 램프 전압을 구현하는 데 사용될 수 있다. 전류 소스는 제4 위상(예컨대, 도 2a에 묘사된 바와 같은 이온 전류 스테이지) 동안 프로세싱 챔버(예컨대, 전극)에 이온 보상 전류를 인가하도록 구성될 수 있다. 양상들에서, 스위치들(402)은 제3 위상 후에 발생할 수 있는 제4 위상 동안 용량성 엘리먼트(152)를 프로세싱 챔버(예컨대, 전극)에 결합하도록 구성될 수 있다. 전류 소스(406)는 전극에 결합될 수 있다. 특정 경우들에서, 전압 소스(404), 전류 소스(406) 및 용량성 엘리먼트(152)는 전극(예컨대, 입력 노드(408))에 병렬로 결합될 수 있다.

[0057] 당업자들은 전기 회로(400)가 단지 예일 뿐이고, 다른 전기 회로들(이를테면, 도 9 및 도 10에 묘사된 회로들)이 전극에서 전압 부스트를 제공하고 플라즈마로부터의 벌크 전자 소비를 감소시키기 위해 예시된 회로에 추가로 또는 대신에 사용될 수 있다는 것을 이해할 것이다. 본 개시내용에서 묘사된 예들은 이해를 용이하게 하기 위해 기판 프로세싱을 위한 양의 전압 펄스를 사용하는 것과 관련하여 본원에서 설명되지만, 본 개시내용의 양상들은 전극에서 파형을 설정하기 위해 음의 전압 펄스를 사용하기 위해 또한 적용될 수 있다.

[0058] 도 5는 전기 회로(400)의 스위치들(402)(각각 S1-S6으로서 라벨링됨)의 상태들을 예시하는 타이밍도(500)이고, 도 6a 내지 도 6c는 본 개시내용의 특정 실시예들에 따라, 도 5에 묘사된 대응하는 위상들 동안 스위치들(402)의 상태들을 예시하는 회로도들이다.

[0059] 도 5를 참조하면, 전극에서의 파형은 제1 위상(502), 제2 위상(504), 제3 위상(506) 및 제4 위상(508)에서 설정될 수 있다. 제1 위상(502)은 충분한 전자들이 웨이퍼 표면에서 수집되도록 허용하기 위해 20나노초(ns) 내지 2000ns가 소요될 수 있다. 제2 위상(504) 및/또는 제3 위상(506)은 수십 나노초 내지 수백 나노초, 예컨대, 20ns 내지 500ns가 소요될 수 있다. 제4 위상(508)은 파형 사이클의 50%보다 더 많이 이를테면, 파형 사이클의 85~90%가 소요될 수 있다. 전압 함수의 주파수는 50kHz 내지 5000kHz 범위에 있을 수 있다.

[0060] 제1 위상(502) 동안, 스위치들(402a, 402d 및 402e)(S1, S4 및 S5)은 도 6a에 도시된 바와 같이 용량성 엘리먼트(152)(C_BOOST)뿐만 아니라 기판 지지부(105)(C_ESC) 및 플라즈마 시스 커패시턴스(들)(C_SH 및 C_wall)를 충전하도록 폐쇄된다. 이러한 커패시터들에 대한 충전 시간은 도 5에 묘사된 지속기간보다 짧거나 길 수 있다. 제1 위상(502) 동안, 제1 스위치(402a)는 폐쇄되도록 구성되고; 제2 스위치(402b)는 개방하도록 구성되고; 제3 스위치(402c)는 개방되도록 구성되고; 제4 스위치(402d)는 폐쇄되도록 구성되고; 제5 스위치(402e)는 폐쇄되도록 구성되고; 제6 스위치(402f)는 개방되도록 구성된다.

[0061] 용량성 엘리먼트(152)(C_ESC 및 C_SH)는 제1 위상(502) 동안 전압(V_BOOST)으로 충전될 수 있다. 플라즈마 벌크 전자들은 도 5에 도시된 파형의 상승 에지로 인해 웨이퍼 표면으로 끌어당겨진다. 전자들은 예컨대, 다른 전극 상에 균등한 양의 양전하가 있기 때문에 음의 DC 시스 전위를 아직 설정하지 않을 수 있다. C_ESC로서 묘사된 등가 커패시턴스가 웨이퍼 표면과 전극 사이에 형성될 수 있으며, 이러한 전자들에 의해 생성된 필드를 소거하기 위해 전극에 균등한 양의 양전하가 있을 수 있다.

[0062] 제2 위상(504) 동안, 제2 스위치(402b) 및 제6 스위치(402f)는 도 6b에 도시된 바와 같이 폐쇄된다. 제1 스위치(402a), 제4 스위치(402d) 및 제5 스위치(402e)는 제2 위상(504) 동안 개방되도록 구성되고, 제2 스위치(402b) 및 제6 스위치(402f)는 용량성 엘리먼트(152)의 제2 단자(418) 및 입력 노드(408)를 접지 노드(414)에 결합하기 위해 제2 위상 동안 폐쇄되도록 구성된다. 효과적으로, 기판 지지 커패시턴스(C_ESC)는 접지 노드(414)에 결합된다.

[0063] 제2 스위치(402b)가 폐쇄될 때, 전극에서의 전위는 접지 노드(414)에서의 전압 레벨(이를테면, 0볼트)로 강제될 수 있다. 커패시터의 전압 강하는 즉각적으로 변할 수 없기 때문에, 웨이퍼 표면 상의 전압은 음이 되고 그리하여 웨이퍼 표면 상에 음의 V_dc를 설정한다. 예컨대, 제2 스위치(402b)가 폐쇄 상태에 있는 경우, 전극에서의 전압은 제1 전압 레벨로 감소될 수 있다.

[0064] 제6 스위치(402f)는 폐쇄되어 연결된 용량성 엘리먼트(152)의 전위를 접지로 풀링한다. 용량성 엘리먼트(152)에서의 전위는 음의 전압이 된다. 제2 위상(504) 동안, 용량성 엘리먼트(152)는 입력 노드(408) 및 기판 지지부에 결합되지 않을 수 있다. 제2 스위치(402b)가 폐쇄된 후 웨이퍼 표면 상의 음의 DC 전압(V_dc)은 하강 에지의 매그니튜드(V) 및 C_ESC와 시스 커패시턴스(C_sheath) 사이의 비를 사용하여 근사될 수 있다:

(1)

여기서 C_sheath는 접지 시스 커패시턴스(C_wall)와 직렬인 웨이퍼 시스 커패시턴스(C_SH)의 커패시턴스이다. 특정한 경우들에, C_sheath는 접지 시스 커패시턴스(C_wall)가 훨씬 크기 때문에 웨이퍼 시스 커패시턴스(C_SH)에 의해 근사될 수 있다.

[0065] 제3 위상(506) 동안, 제3 스위치(402c) 및 제6 스위치(402f)는 도 6c에 도시된 바와 같이 폐쇄된다. 제3 위상 동안 제2 스위치(402b)는 개방되도록 구성되고, 제3 스위치(402c)는 폐쇄되도록 구성되어서, 용량성 엘리먼트(152)의 제1 단자(416)가 입력 노드(408)에 결합된다. 제3 스위치(402c)가 폐쇄된 경우, 용량성 엘리먼트(152)는 전극에서의 전압을 제1 전압 레벨보다 낮은 제2 전압 레벨로 추가로 감소시킬 수 있다. 제3 스위치(402c)는 용량성 엘리먼트(152)를 입력 노드(408)에 연결하며, 이는 추가로 웨이퍼 표면 상의 V_dc를 향상시키고 V_dc를 보다 음으로 풀링할 수 있다.

[0066] 전극에서의 전압은 다음에 의해 주어질 수 있다:

+

(2)

[0068] 제4 위상(508)은 이온 전류 보상 위상이며, 이는 도 2a 및 도 2b와 관련하여 본원에서 설명된 바와 같이 구현될 수 있다. 제4 위상(508) 동안, 전극 전압은 이온 전류를 보상하기 위해 음의 기울기를 가질 수 있다. 스위치들(402)의 상태들은 제3 위상(506)의 말미에 설정된 상태들과 동일하게 유지될 수 있다. 즉, 제3 스위치(402c) 및 제6 스위치(402f)는 제4 위상(508) 동안 폐쇄된 채로 유지할 수 있다.

[0069] 다가오는 이온 전류는 웨이퍼 표면 상의 음의 방전들을 중화하고 시스 커패시터(예컨대, C_SH)를 방전시킨다. 웨이퍼 전압은 도 2b 및 도 3과 관련하여 본원에서 설명된 바와 같이 단일 피크 IED를 제공하기 위해 일정한 전압으로 유지될 수 있다. 전류 소스(406)는 이온 전류를 보상하기 위해 전자들을 회로에 펌핑하는 데 사용될 수 있다. 그렇게 함으로써, 전류 소스는 전극에서 음의 기울기를 갖는 전압 파형을 설정한다. 제4 위상(508)에서, 플라즈마 이온은 웨이퍼 표면에 충격을 가하고 에칭 반응들을 유도한다. 제4 위상(508)은 에칭 기간으로 간주될 수 있고 원하는 에칭을 용이하게 하기 위해 가능한 한 길게(예컨대, 1000ns 내지 10,000ns) 만들어질 수 있다. 길이는 웨이퍼 표면의 충전 속도 또는 전류 소스의 최대 전압(전류 보상이 수행되는 경우)에 의해 제한될 수 있다.

[0070] 이온 보상 전류(I_ion)는 이온 에너지/플럭스 진단을 사용하여 교정되거나 (예컨대, V0의 시간 도함수를 계산하기 위해) 전극 전압(V0) 및 시스 커패시턴스의 값을 샘플링함으로써 계산될 수 있다.

(3)

여기서 C_BOOST는 용량성 엘리먼트(152)의 커패시턴스이다. 예컨대, 처음 수십 내지 수백 사이클들은 전극 전압을 샘플링하고 이온 전류 보상을 위해 I_ion을 계산하는 데 사용될 수 있다. 그 후 전류 보상이 후속 사이클들에 대해 구현될 수 있다. 전류 소스(406)는 예컨대, 수학식(3)에 의해 주어진 바와 같이, 용량성 엘리먼트의 커패시턴스에 적어도 부분적으로 기초하여 전극에서 측정된, 시간 경과에 따른 전압의 변화에 대한 응답으로 이온 보상 전류를 조정하도록 구성될 수 있다. 용량성 엘리먼트(152)의 증가된 커패시턴스는 V_dc의 감쇠(decay)를 늦출 수 있다. C_BOOST는 전압 정격 허용 범위에서 가능한 한 크게 만들어질 수 있다.

[0071] 도 7은 전극에서 전압을 부스팅하기 위한 방법(700)을 예시하는 프로세스 흐름도이다. 방법(700)은 프로세싱 시스템(10)과 같은 플라즈마 프로세싱 시스템에 의해 수행될 수 있다.

[0072] 활동(702)에서, 제1 위상(예컨대, 제1 위상(502)) 동안 용량성 엘리먼트(예컨대, 용량성 엘리먼트(152)) 및 전압 소스(예컨대, 전압 소스(404))가 프로세싱 챔버(예컨대, 프로세싱 챔버(100)) 내에 배치된 전극(예컨대, 입력 노드(408)에 의해 표현됨)에 결합될 수 있다. 용량성 엘리먼트(152) 및 전압 소스(404)는 예컨대, 도 4에 묘사된 바와 같이 병렬로 전극에 결합될 수 있다. 예컨대, 전기 회로(400)에 대해, 제1 스위치(402a), 제4 스위치(402d) 및 제5 스위치(402e)는 제1 위상 동안 폐쇄될 수 있다. 제2 스위치(402b), 제3 스위치(402c) 및 제6 스위치(402f)는 제1 위상 동안 개방된다.

[0073] 활동(704)에서, 제2 위상(예컨대, 제2 위상(504)) 동안 용량성 엘리먼트(152) 및 전극이 접지 노드(예컨대, 접지 노드(414))에 결합될 수 있다. 제2 위상 동안, 전극은 전압 소스 및 용량성 엘리먼트로부터 분리될 수 있다. 예컨대, 전기 회로(400)에 대해, 제1 스위치(402a), 제4 스위치(402d) 및 제5 스위치(402e)는 제2 위상 동안 개방된다. 제2 스위치(402b) 및 제6 스위치(402f)는 용량성 엘리먼트를 입력 노드(예컨대, 입력 노드(408))에 결합하기 위해 제2 위상 동안 폐쇄된다. 제2 스위치(402b)가 폐쇄된 경우, 전극에서의 전압은 제1 전압 레벨로 감소될 수 있다.

[0074] 활동(706)에서, 제3 위상(예컨대, 제3 위상(506)) 동안 용량성 엘리먼트(152)가 전극에 결합될 수 있다. 제3 위상 동안, 전극은 접지 노드로부터 분리될 수 있다. 예컨대, 전기 회로(400)에 대해, 제2 스위치(402b)는 제3 위상 동안 개방될 수 있고, 제3 스위치는 용량성 엘리먼트(152)의 제1 단자(416)를 입력 노드(408)에 결합하기 위해 폐쇄될 수 있다. 제3 스위치(402c)가 폐쇄된 경우, 전극에서의 전압은 제1 전압 레벨보다 낮은 제2 전압 레벨로 감소될 수 있다.

[0075] 활동(708)에서, 제4 위상(예컨대, 제4 위상(508)) 동안 전류 소스(예컨대, 전류 소스(406))가 이온 보상 전류를 전극에 인가할 수 있다. 양상들에서, 용량성 엘리먼트(152)는 제4 위상 동안 전극에 결합될 수 있다. 특정 양상들에 대해, 전류 소스는 예컨대, 수학식(3)에 의해 주어진 바와 같이, 용량성 엘리먼트의 커패시턴스에 적어도 부분적으로 기초하여 전극에서 측정된, 시간 경과에 따른 전압의 변화에 대한 응답으로 이온 보상 전류를 조정할 수 있다.

[0076] 특정 양상들에서, 방법(700)은 또한 프로세싱 챔버에 배치된 기판 지지부(예컨대, 기판 지지부(105))의 기판 지지 표면(예컨대, 기판 지지 표면(105A)) 위에 플라즈마를 생성하는 것을 포함할 수 있다. 플라즈마 및 이온 전류 보상은 본원에서 설명된 바와 같이 기판의 에칭을 용이하게 할 수 있다.

[0077] 특정 양상들에서, 예컨대, 다수의 이온 에너지들을 생성하고 그리고/또는 에칭 사이클에서 이온 에너지의 폭을 조정하기 위해, 충전된 용량성 엘리먼트가 전극에 결합되는 타이밍이 조정될 수 있다.

[0078] 도 8a는 본 개시내용의 특정 실시예들에 따라, 프로세싱 챔버의 전극(예컨대, 바이어스 전극(104) 및/또는 지지 베이스(107))에서 설정될 수 있는 예시적인 전압 파형을 도시한다. 묘사된 바와 같이, 제3 위상에서 제3 스위치(402c)를 폐쇄하는 것은 도 2a 및 도 5에 묘사된 파형에 비해 지연될 수 있다. 예컨대, 제2 위상은 도 2a 및 도 5에 묘사된 지속기간보다 더 긴 지속기간을 가질 수 있다. 도 8b에 묘사된 바와 같이 2개의 이온 에너지들을 갖는 IEDF는 용량성 엘리먼트의 지연된 결합으로 생성될 수 있다. 도시된 바와 같이, IEDF는 낮은 에너지 피크(802) 및 높은 에너지 피크(804)를 포함한다.

[0079] 특정 양상들에 대해, 전류 소스는 용량성 엘리먼트와 직렬로 결합될 수 있다. 예컨대, 도 9는 본 개시내용의 특정 실시예들에 따라 전극에서 전압 부스트를 설정할 수 있는 플라즈마 프로세싱 시스템(예컨대, 프로세싱 시스템(10))의 부가적인 기능적으로 등가의 단순화된 전기 회로(900)이다. 전류 소스(406)는 스위치들(402)(예컨대, 제3 스위치(402c))― 이는 제4 위상 동안 전류 소스를 프로세싱 챔버에 연결하도록 구성될 수 있음 ―을 통해 프로세싱 챔버(예컨대, 전극)에 선택적으로 결합될 수 있다. 이 예에서, 용량성 엘리먼트(152)는 전류 소스(406)와 전극(예컨대, 입력 노드(408)) 사이에 직렬로 선택적으로 결합될 수 있다. 전기 회로(900)에서, 제6 스위치(402f)는 제외될 수 있다.

[0080] 이온 전류는 다음 표현에 따라 조정될 수 있다:

(4)

[0081] 그 결과, 전기 회로(900)는 전기 회로(400)에 비해 더 낮은 이온 전류를 가능하게 할 수 있다.

[0082] 특정 양상들에서, 용량성 엘리먼트를 충전하기 위해 별개의 전압 소스가 사용될 수 있다. 예컨대, 도 10은 본 개시내용의 특정 실시예들에 따라 전극에서 전압 부스트를 설정할 수 있는 플라즈마 프로세싱 시스템(예컨대, 프로세싱 시스템(10))의 부가적인 기능적으로 등가의 단순화된 전기 회로(1000)이다. 전기 회로(1000)에서, 전압 소스는 전극(예컨대, 입력 노드(408))에 선택적으로 결합된 제1 전압 소스(404a) 및 용량성 엘리먼트(152)에 선택적으로 결합된 제2 전압 소스(404b)를 포함할 수 있다. 이 예에서, 제6 스위치(402f)는 제2 전압 소스(404b) 및 제4 스위치(402d)와 병렬로 결합될 수 있다. 제5 스위치(402e)는 용량성 엘리먼트(152)와 접지 노드(414) 사이에 직렬로 결합될 수 있다.

[0083] 제1 위상 동안, 제1 스위치(402a), 제4 스위치(402d) 및 제5 스위치(402e)는 폐쇄될 수 있는 반면, 제2 스위치(402b), 제3 스위치(402c) 및 제6 스위치(402f)는 개방될 수 있다. 제2 위상 동안, 제6 스위치(402f) 및 제2 스위치(402b)는 폐쇄될 수 있는 반면, 제1 스위치(402a), 제3 스위치(402c) 및 제4 스위치(402d)는 개방될 수 있다. 제3 위상 동안, 제3 스위치(402c) 및 제6 스위치(402f)는 폐쇄될 수 있는 반면, 제1 스위치(402a), 제2 스위치(402b) 및 제5 스위치(402e)는 개방될 수 있다.

[0084] 특정 경우들에서, 용량성 엘리먼트(152) 및 제2 전압 소스(404b)는 이온 전류를 보상하기 위해 사용될 수 있다. 예컨대, 제3 스위치(402c)는 이온 전류 보상 스테이지 동안 전압 스텝 다운(step down)을 생성하기 위해 제4 위상의 중간에 폐쇄될 수 있다.

[0085] 전압 트리플러(Voltage Tripler)들 및 쿼드러플러(Quadrupler)들의 개념과 유사하게, 부스트 커패시턴스의 다수의 스테이지들이 웨이퍼 DC 전압을 추가로 증가시키는 데 사용될 수 있다. 이러한 실시예들은 더 많은 스위치들 및/또는 릴레이들을 사용할 수 있다.

[0086] 본원에서 설명된 기술들 및 장치는 DC 바이어스를 설정하기 위해 소비되는 플라즈마 전자들의 수를 감소시킬 수 있다는 것이 인지될 것이다. 따라서, 본원에서 설명된 기술들 및 장치는 플라즈마 안정성을 개선하고 기판 프로세싱을 위해 달성 가능한 최대 이온 에너지를 연장할 수 있다.

[0087] "결합된"이란 용어는, 2개의 객체들 사이에서의 직접적인 또는 간접적인 결합을 지칭하도록 본원에서 사용된다. 예컨대, 객체 A가 객체 B를 물리적으로 터치하고 객체 B가 객체 C를 터치하면, 객체들 A 및 C는, 객체들 A 및 C가 서로를 물리적으로 직접 터치하지 않더라도, 서로 결합된 것으로 여전히 고려될 수도 있다. 예컨대, 제1 객체가 제2 객체와 직접 물리적으로 접촉하지 않더라도, 제1 객체는 제2 객체에 결합될 수 있다.

[0088] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims

기판을 프로세싱하는 방법으로서,
제1 위상 동안 프로세싱 챔버 내에 배치된 전극에 용량성 엘리먼트 및 전압 소스를 결합하는 단계 ― 상기 용량성 엘리먼트 및 상기 전압 소스는 상기 전극에 병렬로 결합됨 ―;
제2 위상 동안 상기 용량성 엘리먼트 및 상기 전극을 접지 노드에 결합하는 단계; 및
제3 위상 동안 상기 용량성 엘리먼트를 상기 전극에 결합하는 단계를 포함하는,
기판을 프로세싱하는 방법.
제1 항에 있어서,
상기 프로세싱 챔버에 배치된 기판 지지부의 기판 지지 표면 위에 플라즈마를 생성하는 단계를 더 포함하고,
상기 기판 지지부는 상기 전극 및 상기 전극과 상기 기판 지지 표면 사이에 배치되는 유전체 층을 포함하고;
상기 제2 위상 동안 결합하는 단계는 상기 전압 소스 및 상기 용량성 엘리먼트로부터 상기 전극을 분리하는 단계를 더 포함하고; 그리고
상기 제3 위상 동안 결합하는 단계는 상기 접지 노드로부터 상기 전극을 분리하는 단계를 더 포함하는,
기판을 프로세싱하는 방법.
제1 항에 있어서,
상기 제1 위상 동안 결합하는 단계는:
상기 전극에 전기적으로 결합되는 입력 노드와 상기 전압 소스 사이에 결합된 제1 스위치를 폐쇄하는 단계;
상기 용량성 엘리먼트의 제1 단자와 상기 입력 노드 사이에 결합된 제2 스위치를 폐쇄하는 단계; 및
상기 용량성 엘리먼트의 제2 단자와 상기 접지 노드 사이에 결합된 제3 스위치를 폐쇄하는 단계를 포함하는,
기판을 프로세싱하는 방법.
제3 항에 있어서,
상기 제1 위상 동안 결합하는 단계는:
상기 입력 노드와 상기 접지 노드 사이에 결합된 제4 스위치를 개방하는 단계;
상기 용량성 엘리먼트의 제1 단자와 상기 접지 노드 사이에 결합된 제5 스위치를 개방하는 단계; 및
상기 용량성 엘리먼트의 제2 단자와 상기 입력 노드 사이에 결합된 제6 스위치를 개방하는 단계를 더 포함하는,
기판을 프로세싱하는 방법.
제4 항에 있어서,
상기 제2 위상 동안 결합하는 단계는:
상기 제1 스위치, 상기 제2 스위치 및 상기 제3 스위치를 개방하는 단계; 및
상기 용량성 엘리먼트의 제1 단자 및 상기 입력 노드를 상기 접지 노드에 결합하기 위해 상기 제4 스위치 및 상기 제5 스위치를 폐쇄하는 단계를 포함하는,
기판을 프로세싱하는 방법.
제5 항에 있어서,
상기 제3 위상 동안 결합하는 단계는:
상기 제4 스위치를 개방하는 단계; 및
상기 용량성 엘리먼트의 제2 단자를 상기 입력 노드에 결합하기 위해 상기 제6 스위치를 폐쇄하는 단계를 포함하는,
기판을 프로세싱하는 방법.
제1 항에 있어서,
전류 소스의 사용에 의해, 제4 위상 동안 상기 전극에 이온 보상 전류를 인가하는 단계를 더 포함하는,
기판을 프로세싱하는 방법.
제7 항에 있어서,
상기 용량성 엘리먼트는 상기 제4 위상 동안 상기 전극에 결합되는,
기판을 프로세싱하는 방법.
제7 항에 있어서,
상기 프로세싱 챔버에 배치된 기판 지지부의 기판 지지 표면 위에 플라즈마를 생성하는 단계를 더 포함하고,
상기 기판 지지부는 상기 전극 및 상기 전극과 상기 기판 지지 표면 사이에 배치되는 유전체 층을 포함하고; 그리고
상기 이온 보상 전류를 인가하는 단계는 상기 용량성 엘리먼트의 커패시턴스에 적어도 부분적으로 기초하여 상기 전극에서 측정된, 시간 경과에 따른 전압의 변화에 대한 응답으로 상기 이온 보상 전류를 조정하는 단계를 포함하는,
기판을 프로세싱하는 방법.
제1 항에 있어서,
상기 제2 위상 동안 결합하는 단계는 상기 전극에서의 전압을 제1 전압 레벨로 감소시키는 단계를 포함하고; 그리고
상기 제3 위상 동안 결합하는 단계는 상기 전극에서의 전압을 상기 제1 전압 레벨보다 낮은 제2 전압 레벨로 감소시키는 단계를 포함하는,
기판을 프로세싱하는 방법.
플라즈마 프로세싱 시스템으로서,
복수의 스위치들;
프로세싱 챔버 내에 배치된 전극;
상기 복수의 스위치들 중 하나를 통해 상기 전극에 선택적으로 결합된 전압 소스; 및
상기 복수의 스위치들 중 하나를 통해 상기 전극에 선택적으로 결합된 용량성 엘리먼트를 포함하고,
상기 용량성 엘리먼트 및 상기 전압 소스는 상기 전극에 병렬로 결합되며,
상기 복수의 스위치들은:
제1 위상 동안 상기 전극에 상기 용량성 엘리먼트 및 상기 전압 소스를 결합하고,
제2 위상 동안 상기 용량성 엘리먼트 및 상기 전극을 접지 노드에 결합하고, 그리고
제3 위상 동안 상기 용량성 엘리먼트를 상기 전극에 결합하도록 구성되는,
플라즈마 프로세싱 시스템.
제11 항에 있어서,
상기 프로세싱 챔버는 상기 전극 위에 배치되는 유전체 층을 포함하는 기판 지지부를 포함하고;
상기 복수의 스위치들은:
상기 제2 위상 동안 상기 용량성 엘리먼트 및 상기 전압 소스로부터 상기 전극을 분리하고, 그리고
상기 제3 위상 동안 상기 접지 노드로부터 상기 전극을 분리하도록 구성되는,
플라즈마 프로세싱 시스템.
제12 항에 있어서,
상기 복수의 스위치들은:
상기 전극에 전기적으로 결합되는 입력 노드와 상기 전압 소스 사이에 결합된 제1 스위치 ― 상기 제1 스위치는 상기 제1 위상 동안 폐쇄되도록 구성됨 ―;
상기 용량성 엘리먼트의 제1 단자와 상기 입력 노드 사이에 결합된 제2 스위치 ― 상기 제2 스위치는 상기 제1 위상 동안 폐쇄되도록 구성됨 ―; 및
상기 용량성 엘리먼트의 제2 단자와 상기 접지 노드 사이에 결합된 제3 스위치를 포함하고,
상기 제3 스위치는 상기 제1 위상 동안 폐쇄되도록 구성되는,
플라즈마 프로세싱 시스템.
제13 항에 있어서,
상기 복수의 스위치들은:
상기 입력 노드와 상기 접지 노드 사이에 결합된 제4 스위치 ― 상기 제4 스위치는 상기 제1 위상 동안 개방되도록 구성됨 ―;
상기 용량성 엘리먼트의 제1 단자와 상기 접지 노드 사이에 결합된 제5 스위치 ― 상기 제5 스위치는 상기 제1 위상 동안 개방되도록 구성됨 ―; 및
상기 용량성 엘리먼트의 제2 단자와 상기 입력 노드 사이에 결합된 제6 스위치를 포함하고,
상기 제6 스위치는 상기 제1 위상 동안 개방되도록 구성되는,
플라즈마 프로세싱 시스템.
제14 항에 있어서,
상기 제1 스위치, 상기 제2 스위치 및 상기 제5 스위치는 상기 제2 위상 동안 개방되도록 구성되고; 그리고
상기 제4 스위치 및 상기 제5 스위치는 상기 용량성 엘리먼트의 제1 단자 및 상기 입력 노드를 상기 접지 노드에 결합하기 위해 상기 제2 위상 동안 폐쇄되도록 구성되는,
플라즈마 프로세싱 시스템.
제15 항에 있어서,
상기 제4 스위치는 상기 제3 위상 동안 개방되도록 구성되고; 그리고
상기 제6 스위치는 상기 용량성 엘리먼트의 제2 단자를 상기 입력 노드에 결합하기 위해 상기 제3 위상 동안 폐쇄되도록 구성되는,
플라즈마 프로세싱 시스템.
제11 항에 있어서,
상기 전극에 결합된 전류 소스를 더 포함하고; 그리고
상기 전류 소스는 제4 위상 동안 상기 프로세싱 챔버에 이온 보상 전류를 인가하도록 구성되는,
플라즈마 프로세싱 시스템.
제17 항에 있어서,
상기 복수의 스위치들은 상기 제4 위상 동안 상기 프로세싱 챔버에 상기 용량성 엘리먼트를 결합하도록 구성되는,
플라즈마 프로세싱 시스템.
제17 항에 있어서,
상기 프로세싱 챔버는 상기 전극 위에 배치되는 유전체 층을 포함하는 기판 지지부를 포함하고; 그리고
상기 전류 소스는 상기 용량성 엘리먼트의 커패시턴스에 적어도 부분적으로 기초하여 상기 전극에서 측정된, 시간 경과에 따른 전압의 변화에 대한 응답으로 상기 이온 보상 전류를 조정하도록 구성되는,
플라즈마 프로세싱 시스템.
제11 항에 있어서,
상기 복수의 스위치들은:
상기 전극에서의 전압을 제1 전압 레벨로 감소시키기 위해 상기 제2 위상 동안 상기 전극을 상기 접지 노드에 결합하고; 그리고
상기 전극에서의 전압을 상기 제1 전압 레벨보다 낮은 제2 전압 레벨로 감소시키기 위해 상기 제3 위상 동안 상기 용량성 엘리먼트를 상기 전극에 결합하도록 구성되는,
플라즈마 프로세싱 시스템.