JP2023542779A - 基板処理のためのパルス電圧ブースト - Google Patents

Abstract

本明細書で提供される実施形態は、概して、処理チャンバ中の電極の電圧をブーストするための、装置、プラズマ処理システム、および方法を含む。例示的なプラズマ処理システムは、処理チャンバと、複数のスイッチと、処理チャンバ中に配設された電極と、電圧源と、容量性要素とを含む。電圧源は、複数のスイッチのうちの１つを介して電極に選択的に結合される。容量性要素は、複数のスイッチのうちの１つを介して電極に選択的に結合される。容量性要素および電圧源は、並列に電極に結合される。複数のスイッチは、第１の段階中に、電極に容量性要素および電圧源を結合することと、第２の段階中に、接地ノードに容量性要素および電極を結合することと、第３の段階中に、電極に容量性要素を結合することとを行うように構成される。【選択図】図４

Description

本開示の実施形態は、概して、半導体デバイス製作において使用されるシステムに関する。より詳細には、本開示の実施形態は、基板を処理するために使用されるプラズマ処理システムに関する。

高アスペクト比特徴を確実にもたらすことは、次世代の半導体デバイスについての主要な技術課題のうちの１つである。高アスペクト比特徴を形成する１つの方法は、プラズマが、処理チャンバ中で形成され、プラズマからのイオンが、基板の表面に向かって加速され、基板の表面上に形成されたマスク層の下に配設された材料層中に開口を形成する、プラズマアシストエッチングプロセスを使用する。

一般的なプラズマアシストエッチングプロセスにおいて、基板は、処理チャンバ中に配設された基板支持体上に配置され、プラズマが、基板の上に形成され、イオンが、プラズマと基板の表面との間に形成されたプラズマシース、換言すれば、電子が枯渇した領域にわたって基板に向かってプラズマから加速される。

パルシング技法は、ＤＣバイアスを確立するために、大量のプラズマ生成バルク電子を周期的におよび突然に消費しなければならず、消費されるバルク電子の量は、しばしば、生成されたプラズマ中で見られる自由電子の数程度であることがわかっている。それゆえ、バルク電子の消費は、プラズマ安定性に対する激しい摂動を引き起こし、プラズマが消えることを時々引き起こす。例として、プラズマ処理システムが、５ｅ１０ｃｍ^－３のプラズマ密度と、２ｃｍの間隙（１インチの間隙からシース厚さ、すなわち、約０．５ｃｍを引いたもの）と、３０ｃｍのウエハ直径とを有すると仮定する。そのようなシステムでは、ウエハの上方の領域中のすべての利用可能な電子は、７ｅ１３個である。（高アスペクト比エッチ適用例の場合に一般的な）２００ｐＦのシースキャパシタンスおよび８０００Ｖのシース電圧をさらに仮定する。ウエハ表面を帯電させるために使用される電子の数は、約１ｅ１３個である。したがって、約数十ナノ秒で、バルク電子のうちの約１５パーセントが、ＤＣバイアスを確立するためにプラズマから引き抜かれる。この消費は、４００ｋＨｚ辺りであり得るパルス状周波数において繰り返す。バルク電子消費は、プラズマ持続性および安定性に対する有意な摂動である。このシナリオは、より高いイオンエネルギーを使用する発展的プロセスの場合、悪化するのみであり得る。処理中に、プラズマ不安定性によって作り出されたプラズマの変動は、ウィズインウエハ（ＷＩＷ）プロセス性能およびウエハトゥウエハ（ＷＴＷ）プロセス性能に影響を及ぼし、これにより、デバイス歩留まりおよび他の関係するプロセス結果に影響を及ぼす。

従って、当技術分野では、望ましいプラズマアシストエッチングプロセス結果を提供することが可能である、プラズマ処理方法およびバイアス方法が求められている。

本明細書で提供される実施形態は、概して、処理チャンバ中での基板のプラズマ処理のための波形の生成のための、装置、プラズマ処理システムおよび方法を含む。

本開示の一実施形態は、プラズマ処理システムを対象とする。プラズマ処理システムは、概して、処理チャンバと、複数のスイッチと、処理チャンバ中に配設された電極と、電圧源と、容量性要素とを含む。電圧源は、複数のスイッチのうちの１つを介して電極に選択的に結合される。容量性要素は、複数のスイッチのうちの１つを介して電極に選択的に結合される。容量性要素および電圧源は、並列に電極に結合される。複数のスイッチは、第１の段階中に、電極に容量性要素および電圧源を結合することと、第２の段階中に、接地ノードに容量性要素および電極を結合することと、第３の段階中に、電極に容量性要素を結合することとを行うように構成される。

本開示の一実施形態は、基板を処理する方法を対象とする。方法は、概して、第１の段階中に、処理チャンバ内に配設された電極に容量性要素および電圧源を結合することであって、ここで、容量性要素および電圧源が、並列に電極に結合される、容量性要素および電圧源を結合することを含む。方法は、第２の段階中に、接地ノードに容量性要素および電極を結合することをも含む。方法は、第３の段階中に、電極に容量性要素を結合することをさらに含む。

本開示の上記で具陳された特徴が詳細に理解され得るように、上記で手短に要約された本開示のより具体的な説明が、それらのうちのいくつかが添付の図面中に図示されている、実施形態を参照することによって行われ得る。しかしながら、添付の図面は、例示の実施形態を図示するにすぎず、それゆえ、それの範囲の限定と見なされるべきではなく、他の等しく効果的な実施形態を認め得ることに留意されたい。

本明細書で記載される方法を実践するように構成された、１つまたは複数の実施形態による、処理システムの概略断面図である。 １つまたは複数の実施形態による、処理チャンバの電極に印加され得る電圧波形を示す図である。 処理チャンバの電極に印加された電圧波形により基板上に確立される電圧波形を示す図である。 例示的なイオンエネルギー分布（ＩＥＤ）を図示する図である。 本開示のいくらかの実施形態による、電極における電圧ブーストを確立し得るプラズマ処理システムの機能的に等価な、簡略化された電気回路を図示する図である。 本開示のいくらかの実施形態による、プラズマ処理システムのスイッチの状態を図示するタイミング図である。 本開示のいくらかの実施形態による、図５中に描かれている対応する段階中のスイッチの状態を図示する回路図である。 本開示のいくらかの実施形態による、図５中に描かれている対応する段階中のスイッチの状態を図示する回路図である。 本開示のいくらかの実施形態による、図５中に描かれている対応する段階中のスイッチの状態を図示する回路図である。 電極におけるブースト電圧を確立するための方法を図示するプロセスフロー図である。 本開示のいくらかの実施形態による、処理チャンバの電極において確立され得る追加の電圧波形を示す図である。 処理チャンバの電極に印加された電圧波形により基板上に確立される追加の電圧波形を示す図である。 本開示のいくらかの実施形態による、プラズマ処理システムの追加の機能的に等価な、簡略化された電気回路である。 本開示のいくらかの実施形態による、ブーストキャパシタのための別個の電圧源をもつプラズマ処理システムの追加の機能的に等価な、簡略化された電気回路である。

理解を促進するために、同一の参照番号が、可能な場合、図に共通である同一の要素を指定するために使用されている。一態様において開示される要素は、特定の具陳なしに他の態様上で有益に利用され得ることが企図される。

技術ノードが、２ｎｍに向かって進むにつれて、より大きいアスペクト比をもつより小さい特徴の製造は、プラズマ処理のための原子精度を伴う。プラズマイオンが重要な役割を果たすエッチングプロセスでは、イオンエネルギー制御が、半導体機器工業にとって課題である。旧来、ＲＦバイアス技法は、プラズマを励起し、イオンを加速するために正弦波を使用する。

本開示のいくつかの実施形態は、概して、プラズマ電子の消費なしにまたはプラズマ電子の低減された消費を伴ってウエハ表面電圧を増加させるために充電ポンプの概念を使用する、技法および装置を対象とする。いくらかの態様では、（処理チャンバの電極と並列に結合された容量性要素など）外部回路からの電子が、電極におけるＤＣバイアスをブーストするために使用され得る。本明細書で説明される、電極におけるＤＣバイアスをブーストするための技法および装置は、プラズマ電子に対する負荷を低減し、および／またはより高エネルギーの基板処理動作を促進し得る。
プラズマ処理システム例

図１は、本明細書で記載されるプラズマ処理方法のうちの１つまたは複数を実施するように構成されたプラズマ処理システム１０の概略断面図である。いくつかの実施形態では、処理システム１０は、反応性イオンエッチ（ＲＩＥ）プラズマ処理など、プラズマアシストエッチングプロセスのために構成される。しかしながら、本明細書で説明される実施形態はまた、プラズマ堆積プロセス、たとえば、プラズマ化学気相堆積（ＰＥＣＶＤ）プロセス、プラズマ物理的気相堆積（ＰＥＰＶＤ）プロセス、プラズマ原子層堆積（ＰＥＡＬＤ）プロセス、プラズマトリートメント処理、またはプラズマベースイオン注入処理、たとえば、プラズマドーピング（ＰＬＡＤ）処理など、他のプラズマアシストプロセスにおいて使用するために構成された処理システムとともに使用され得ることに留意されたい。

示されているように、処理システム１０は、容量結合プラズマ（ＣＣＰ）を形成するように構成され、ここで、処理チャンバ１００は、処理領域１２９中に配設された上側電極（たとえば、チャンバリッド１２３）であって、同じく処理領域１２９中に配設された下側電極（たとえば、基板支持アセンブリ１３６）に面する上側電極を含む。一般的な容量結合プラズマ（ＣＣＰ）処理システムにおいて、上側電極または下側電極のうちの１つに電気的に結合された高周波（ＲＦ）源が、上側電極および下側電極の各々に容量的に結合され、上側電極および下側電極の間で処理領域中に配設された、プラズマ（たとえば、プラズマ１０１）に点火し、プラズマを維持するように構成されたＲＦ信号を供給する。一般的に、上側電極または下側電極のうちの対向する１つが、接地に、または追加のプラズマ励起のための第２のＲＦ電源に結合される。示されているように、処理システム１０は、処理チャンバ１００と、支持アセンブリ１３６と、システムコントローラ１２６とを含む。

処理チャンバ１００は、一般的に、処理領域１２９を集合的に定義する、チャンバリッド１２３と、１つまたは複数の側壁１２２と、チャンバベース１２４とを含むチャンバ本体１１３を含む。１つまたは複数の側壁１２２およびチャンバベース１２４は、概して、処理チャンバ１００の要素のための構造的支持体を形成するようにサイズ決定および整形された材料を含み、プラズマ１０１が、処理中に処理チャンバ１００の処理領域１２９中に維持された真空環境内に生成される間、１つまたは複数の側壁１２２およびチャンバベース１２４に印加される圧力および追加エネルギーに耐えるように構成される。一例では、１つまたは複数の側壁１２２およびチャンバベース１２４は、アルミニウム、アルミニウム合金、またはステンレス鋼合金など、金属から形成される。

チャンバリッド１２３を通って配設されたガス入口１２８は、処理領域１２９に、処理領域１２９と流体連結している処理ガス源１１９から１つまたは複数の処理ガスを供給するために使用される。基板１０３が、基板１０３のプラズマ処理中にスリットバルブ（図示せず）で密封される、１つまたは複数の側壁１２２のうちの１つ中の開口（図示せず）を通って処理領域１２９中にロードされ、処理領域１２９から除去される。

いくつかの実施形態では、基板支持アセンブリ１３６中に形成された開口を通って移動可能に配設された複数のリフトピン（図示せず）が、基板支持表面１０５Ａへのおよび基板支持表面１０５Ａからの基板移送を促進するために使用される。いくつかの実施形態では、複数のリフトピン１３２は、処理領域１２９中に配設されたリフトピンフープ（図示せず）の上方に配設され、リフトピンフープに結合され、および／またはリフトピンフープと係合可能である。リフトピンフープは、チャンバベース１２４を通って密封的に延びるシャフト（図示せず）に結合され得る。シャフトは、リフトピンフープを昇降させるために使用されるアクチュエータ（図示せず）に結合され得る。リフトピンフープが、上昇位置にあるとき、リフトピンフープは、複数のリフトピン１３２と係合し、基板支持表面１０５Ａより上にリフトピンの上面を上昇させ、基板支持表面１０５Ａから基板１０３を持ち上げ、ロボットハンドラ（図示せず）による基板１０３の非アクティブ（裏側）表面へのアクセスを可能にする。リフトピンフープが、下降位置にあるとき、複数のリフトピン１３２は、基板支持表面１０５Ａと面一であるかまたは基板支持表面１０５Ａよりも下にへこまされ、基板１０３は、基板支持表面１０５Ａ上に載る。

本明細書では処理チャンバコントローラとも呼ばれる、システムコントローラ１２６は、中央処理ユニット（ＣＰＵ）１３３と、メモリ１３４と、サポート回路１３５とを含む。システムコントローラ１２６は、本明細書で説明される基板バイアス方法および／または電圧ブースティング方法を含む、基板１０３を処理するために使用されるプロセスシーケンスを制御するために使用される。ＣＰＵ１３３は、処理チャンバ、および処理チャンバに関係するサブプロセッサを制御するための工業的設定において使用するために構成された汎用コンピュータプロセッサである。概して不揮発性メモリである、本明細書で説明されるメモリ１３４は、ランダムアクセスメモリ、読取り専用メモリ、フロッピーまたはハードディスクドライブ、あるいはローカルまたはリモートに関わらず他の好適な形式のデジタルストレージを含み得る。サポート回路１３５は、従来、ＣＰＵ１３３に結合され、キャッシュ、クロック回路、入力／出力サブシステム、電源など、およびそれらの組合せを備える。ソフトウェア命令（プログラム）およびデータが、ＣＰＵ１３３内のプロセッサに命令するために、コーディングされ、メモリ１３４内に記憶され得る。システムコントローラ１２６中のＣＰＵ１３３によって読取り可能なソフトウェアプログラム（またはコンピュータ命令）は、どのタスクが、処理システム１０中の構成要素によって実施可能であるかを決定する。

一般的に、システムコントローラ１２６中のＣＰＵ１３３によって読取り可能であるプログラムは、プロセッサ（ＣＰＵ１３３）によって実行されたとき、本明細書で説明されるプラズマ処理方式に関係するタスクを実施するコードを含む。プログラムは、本明細書で説明される方法を実装するために使用される様々なプロセスタスクおよび様々なプロセスシーケンスを実施するように処理システム１０内の様々なハードウェアおよび電気構成要素を制御するために使用される、命令を含み得る。一実施形態では、プログラムは、図７に関して以下で説明される動作のうちの１つまたは複数を実施するために使用される命令を含む。

プラズマ制御システムは、概して、（図４中に描かれている複素負荷上で）バイアス電極１０４において少なくとも第１のパルス電圧（ＰＶ）波形を確立するための第１のソースアセンブリ１９６と、エッジ制御電極１１５において少なくとも第２のＰＶ波形を確立するための第２のソースアセンブリ１９７とを含む。第１のＰＶ波形または第２のＰＶ波形は、図４に関して本明細書でより詳細に説明される電圧源および／または電流源に対応し得る、波形ジェネレータアセンブリ１５０内の１つまたは複数の構成要素（たとえば、ＰＶ源）を使用して生成され得る。いくつかの実施形態では、波形ジェネレータは、基板支持アセンブリ１３６とチャンバリッド１２３との間に配設された処理領域中にプラズマ１０１を生成する（プラズマ１０１を維持するおよび／またはプラズマ１０１に点火する）ために使用され得る、支持ベース１０７（たとえば、電力電極またはカソード）および／あるいはバイアス電極１０４にＲＦ信号を供給する。いくつかの実施形態では、図１中に示されているように、第３のソースアセンブリ１９８内の別個の波形ジェネレータアセンブリ１５０が、支持ベース１０７（たとえば、電源電極またはカソード）にＲＦ信号を供給するように構成されたＲＦ源を少なくとも含む。

第１のソースアセンブリ１９６、第２のソースアセンブリ１９７、または第３のソースアセンブリ１９８から提供された印加ＲＦ信号は、基板支持アセンブリ１３６とチャンバリッド１２３との間に配設された処理領域中にプラズマ１０１を生成する（プラズマ１０１を維持するおよび／またはプラズマ１０１に点火する）ように構成され得る。いくつかの実施形態では、ＲＦ信号は、処理領域１２９に配設された処理ガス、ならびに支持ベース１０７および／またはバイアス電極１０４に供給されたＲＦ電力（ＲＦ信号）によって生成された電界を使用して、処理プラズマ１０１に点火し、処理プラズマ１０１を維持するために使用される。いくつかの態様では、ＲＦ信号は、波形ジェネレータアセンブリ１５０内に配設されたＲＦ源（図示せず）によって生成され得る。処理領域１２９は、真空出口１２０を通って１つまたは複数の専用真空ポンプに流体的に結合され、真空ポンプは、大気中より低い圧力コンディションに処理領域１２９を維持し、処理領域１２９から処理ガスおよび／または他のガスを排気する。いくつかの実施形態では、処理領域１２９中に配設された基板支持アセンブリ１３６は、接地され、チャンバベース１２４を通って延びる、支持シャフト１３８上に配設される。いくつかの実施形態では、ＲＦ信号ジェネレータは、約４０ＭＨｚと約２００ＭＨｚとの間など、４０ＭＨｚよりも大きい周波数を有するＲＦ信号を供給するように構成され得る。

いくつかの実施形態では、容量性要素１５２が、図４に関して本明細書でさらに説明されるように、バイアス電極１０４および／または支持ベース１０７に選択的に結合され得る。いくらかの場合では、容量性要素１５２は、電力供給線１５７を介してバイアス電極１０４および／または支持ベース１０７に電気的に結合され得る。容量性要素１５２は、プラズマから消費されるバルク電子を低減するために、ＥＳＣ再充電ステージ中に電圧ブーストを提供し得る。電圧ブーストは、プラズマからのバルク電子の消費によって引き起こされるプラズマ持続性および安定性に対する摂動を低減または防止し得る。

上記で手短に論じられた基板支持アセンブリ１３６は、概して、基板支持体１０５（たとえば、静電チャック（ＥＳＣ）基板支持体）と支持ベース１０７とを含む。いくつかの実施形態では、基板支持アセンブリ１３６は、以下でさらに論じられるように、絶縁体プレート１１１および接地プレート１１２を追加として含むことができる。支持ベース１０７は、絶縁体プレート１１１によってチャンバベース１２４から電気的に絶縁され、接地プレート１１２は、絶縁体プレート１１１とチャンバベース１２４との間に挿入される。基板支持体１０５は、支持ベース１０７に熱結合され、支持ベース１０７上に配設される。いくつかの実施形態では、支持ベース１０７は、基板支持体１０５および基板処理中に基板支持体１０５上に配設される基板１０３の温度を調節するように構成される。いくつかの実施形態では、支持ベース１０７は、比較的高い電気抵抗を有する冷媒源または水源など、冷却剤源（図示せず）に流体的に結合され、冷却剤源と流体連結している、支持ベース１０７中に配設された１つまたは複数の冷却チャネル（図示せず）を含む。いくつかの実施形態では、基板支持体１０５は、基板支持体１０５の誘電体材料中に埋め込まれた抵抗性加熱要素など、ヒータ（図示せず）を含む。本明細書では、支持ベース１０７は、耐食金属、たとえば、アルミニウム、アルミニウム合金、またはステンレス鋼など、耐食熱伝導性材料で形成され、接着剤を用いてまたは機械的手段によって基板支持体に結合される。

一般的に、基板支持体１０５は、耐食金属酸化物または金属窒化物材料、たとえば、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、酸化チタン（ＴｉＯ）、窒化チタン（ＴｉＮ）、酸化イットリウム（Ｙ_２Ｏ_３）、それらの混合物、またはそれらの組合せなど、バルク焼結セラミック材料など、誘電体材料で形成される。本明細書の実施形態では、基板支持体１０５は、基板支持体１０５の誘電体材料中に埋め込まれたバイアス電極１０４をさらに含む。

１つの構成では、バイアス電極１０４は、基板支持体１０５の基板支持表面１０５Ａに基板１０３を固定する（換言すれば、チャックする）ために、および本明細書で説明されるパルス電圧バイアス方式のうちの１つまたは複数を使用して処理プラズマ１０１に関して基板１０３をバイアスするために使用されるチャッキングポールである。一般的には、バイアス電極１０４は、１つまたは複数の金属メッシュ、箔、プレート、またはそれらの組合せなど、１つまたは複数の導電部分で形成される。

いくつかの実施形態では、バイアス電極１０４は、クランピングネットワークに電気的に結合され、クランピングネットワークは、同軸電力供給線１０６（たとえば、同軸ケーブル）など、電気導体を使用して、約－５０００Ｖと約５０００Ｖとの間の静的ＤＣ電圧など、チャッキング電圧をバイアス電極１０４に提供する。以下でさらに論じられるように、クランピングネットワークは、ＤＣ電力供給１５５（たとえば、高電圧ＤＣ（ＨＶＤＣ）供給）とフィルタ１５１（たとえば、ローパスフィルタ）とを含む。

基板支持アセンブリ１３６は、エッジリング１１４の下方に配置され、バイアス電極１０４を取り囲み、および／またはバイアス電極１０４の中心から距離をおいて配設された、エッジ制御電極１１５をさらに含み得る。一般に、円形基板を処理するように構成された処理チャンバ１００の場合、エッジ制御電極１１５は、形状が環状であり、導電性材料から作られ、バイアス電極１０４の少なくとも一部分を取り囲むように構成される。図１中に示されているようないくつかの実施形態では、エッジ制御電極１１５は、基板支持体１０５の領域内に配置される。いくつかの実施形態では、図１中に図示されているように、エッジ制御電極１１５は、バイアス電極１０４として基板支持体１０５の基板支持表面１０５Ａから類似の距離（換言すれば、Ｚ方向）をおいて配設された、導電性メッシュ、箔、および／またはプレートを含む。

エッジ制御電極１１５は、バイアス電極１０４をバイアスするために使用される波形ジェネレータアセンブリ１５０とは異なる波形ジェネレータアセンブリの使用によってバイアスされ得る。いくつかの実施形態では、エッジ制御電極１１５は、エッジ制御電極１１５への電力の一部を分割することによってバイアス電極１０４をバイアスするためにも使用される波形ジェネレータアセンブリ１５０の使用によって、バイアスされ得る。一構成では、第１のソースアセンブリ１９６の第１の波形ジェネレータアセンブリ１５０が、バイアス電極１０４をバイアスするように構成され、第２のソースアセンブリ１９７の第２の波形ジェネレータアセンブリ１５０が、エッジ制御電極１１５をバイアスするように構成される。

一実施形態では、電力供給線１５７は、第１のソースアセンブリ１９６の波形ジェネレータアセンブリ１５０の出力をバイアス電極１０４に電気的に接続する。以下の考察は、バイアス電極１０４に波形ジェネレータアセンブリ１５０を結合するために使用される、第１のソースアセンブリ１９６の電力供給線１５７を主に論じるが、エッジ制御電極１１５に波形ジェネレータアセンブリ１５０を結合する、第２のソースアセンブリ１９７の電力供給線１５８は、同じまたは類似の構成要素を含む。電力供給線１５７の様々な部分内の電気導体は、（ａ）１つの同軸ケーブルまたは、剛性同軸ケーブルと直列に接続されたフレキシブル同軸ケーブルなど、同軸ケーブルの組合せ、（ｂ）絶縁高電圧耐コロナフックアップワイヤ、（ｃ）裸線、（ｄ）金属棒、（ｅ）電気コネクタ、または（ｆ）（ａ）～（ｅ）における電気要素の任意の組合せを含み得る。

いくつかの実施形態では、処理チャンバ１００は、腐食性の処理ガスまたはプラズマ、洗浄ガスまたはプラズマ、あるいはその副産物との基板支持体１０５および／または支持ベース１０７の接触を防止するために、基板支持アセンブリ１３６の部分を少なくとも部分的に囲む、石英パイプ１１０またはカラーをさらに含む。一般的に、石英パイプ１１０、絶縁体プレート１１１、および接地プレート１１２は、ライナ１０８によって囲まれる。いくつかの実施形態では、プラズマスクリーン１０９が、カソードライナ１０８と側壁１２２との間に配置され、ライナ１０８と１つまたは複数の側壁１２２との間のプラズマスクリーン１０９の下側の領域中にプラズマが形成するのを防止する。

図２Ａは、処理チャンバの電極（たとえば、バイアス電極１０４および／または支持ベース１０７）において確立され得る例示的な電圧波形を示す。図２Ｂは、処理チャンバ内の電極において別々に確立された、図２Ａ中に示されている電圧波形に類似した、異なる電圧波形により基板において確立される異なるタイプの電圧波形２２５および２３０の例を図示する。波形は、示されているように、２つのステージ、すなわち、イオン電流ステージとシース崩壊ステージとを含む。イオン電流ステージの始まりにおいて、基板電圧の低下は、基板の上方に高電圧シースを作り出し、基板に向かって正イオンを加速する。態様では、基板電圧の低下は、バルク電子のための源として容量性要素（たとえば、容量性要素１５２）を使用してブーストされ得る。電圧ブーストは、プラズマから消費されるバルク電子を低減し、エッチングプロセス中のプラズマの持続性および安定性を改善し得る。

イオン電流ステージ中に基板の表面に衝撃を与える正イオンは、基板表面上に正電荷を堆積させ、これは、図２Ｂ中の電圧波形２２５によって図示されているように、補償されない場合、イオン電流ステージ中に、徐々に増加する基板電圧を引き起こす。しかしながら、基板表面上での正電荷の制御されない累積は、シースキャパシタおよびチャックキャパシタを望ましくなく徐々に放電させ、電圧波形２２５によって図示されているように、シース電圧低下を緩やかに減少させ、基板電位をよりゼロに近づける。正電荷の累積は、基板において確立される電圧波形の電圧ドループを生じる（図２Ｂ）。しかしながら、図２Ａ中に示されているように、イオン電流ステージ中に負の傾斜を有する、電極において確立される電圧波形が、図２Ｂ中の曲線２３０によって示されているように、確立される基板電圧波形について正方形の領域（たとえば、ゼロに近い傾斜）を確立するように生成され得る。イオン電流ステージ中に電極において確立される波形の傾斜を実装することは、イオン電流補償と呼ばれることがある。イオン電流段階の始まりと終わりの間の電圧差は、イオンエネルギー分布関数（ＩＥＤＦ）幅を決定する。電圧差が大きいほど、ＩＥＤＦ幅は広くなる。単一エネルギーイオンおよびより狭いＩＥＤＦ幅を達成するために、イオン電流補償を使用してイオン電流段階において基板電圧波形を平坦化するための動作が実施される。本開示のいくつかの実施形態では、ＲＦ信号が、図２Ａ中に示されている電圧波形上に重ねられる。

図３は、本開示のいくらかの実施形態による、ＩＥＤ関数（ＩＥＤＦ）を図示するグラフである。示されているように、ＩＥＤＦは、イオン電流補償ステージ中に電極において特定の波形を使用してもたらされ得るモノエネルギーピーク３０２を含む。エネルギーピークに関連するエネルギーは、数百ｅＶよりも小さい（たとえば、１Ｋ ｅＶよりも小さい）ことがある。いくらかの場合では、エネルギーピークに関連するエネルギーは、基板中に形成されるべき特徴のアスペクト比に応じて、数百ｅＶ～数万ｅＶであり得る。たとえば、いくつかの場合では、エネルギーピークに関連するエネルギーは、４ｋ ｅＶから１０ｋ ｅＶの間であり得る。いくつかの実施形態は、図３中に示されているイオンエネルギー分布、またはたとえば図８Ｂ中に描かれている、他の好適なイオンエネルギー分布を実装するための技法を対象とする。
基板処理のための電圧ブースト

本開示のいくらかの実施形態は、概して、処理チャンバの、バイアス電極（たとえば、図１中に描かれているバイアス電極１０４）および／または支持ベース（たとえば、図１中に描かれている支持ベース１０７）など、電極における電圧をブーストするための技法および装置を対象とする。本明細書で説明される電圧ブーストは、プラズマからのバルク電子の消費を低減し、望ましいプラズマアシストエッチングプロセス結果を促進し得る。

図４は、本開示のいくらかの実施形態による、電極における電圧ブーストを確立し得るプラズマ処理システム（たとえば、処理システム１０）の機能的に等価な、簡略化された電気回路４００である。示されているように、電気回路４００は、（まとめてスイッチ４０２と呼ばれ、Ｓ１～Ｓ６と標示されている）スイッチ４０２ａ～４０２ｆと、電圧源４０４と、電流源４０６と、容量性要素１５２と、（Ｃ_ＥＳＣと標示されている）基板支持体１０５の等価なキャパシタンスと、（処理チャンバ中のバイアス電極１０４および／または支持ベース１０７を表す）入力ノード４０８と、複素負荷４１０とを含み得、これは、本明細書でさらに説明される標準的な電気プラズマモデルを表し得る。態様では、処理は、電極（たとえば、バイアス電極１０４および／または支持ベース１０７）の上に配設された誘電体層（たとえば、基板支持体１０５の誘電体材料）を備える基板支持体（たとえば、基板支持体１０５）を含み得る。

電気回路４００中で、電圧源４０４および／または電流源４０６からのパルス電圧に対する電圧ブーストが、図２Ａ中に描かれている波形など、電極における波形を確立するプロセスの一部分中に容量性要素１５２を使用して（入力ノード４０８によって表され得る）電極において確立され得る。電気回路４００は、（電圧源４０４および／または電流源４０６によって表され得る）波形ジェネレータアセンブリと、容量性要素１５２と、処理チャンバ１００内のいくらかの要素（たとえば、基板支持体およびプラズマ）との間の相互作用の簡略化されたモデルを図示し、概して、処理チャンバ１００の動作中に使用される基本要素を図示する。明解の目的で、以下の定義、すなわち、（１）基準が規定されない限り、すべての電位は接地を基準とする、（２）（基板またはバイアス電極のような）任意の物理的点における電圧は、同じように接地（ゼロ電位点）に関するこの点の電位として定義される、（３）カソードシースは、プラズマに関して負の基板電位に対応する電子供与性イオン加速シースであることが暗示される、（４）（「シース電圧低下」とも時々呼ばれる）シース電圧（Ｖ_ｓｈ）は、プラズマと（たとえば、基板またはチャンバ壁の）隣接面との間の電位差の絶対値として定義される、および（５）基板電位は、プラズマに面する基板表面における電位である、ことが本開示全体にわたって使用される。

複素負荷４１０は、３つの直列要素として処理プラズマ１０１を表す標準的な電気プラズマモデルとして描かれている。第１の要素は、基板１０３に隣接する（時々「プラズマシース」または単に「シース」と呼ばれることもある）電子供与性カソードシースである。カソードシースは、以下、すなわち、（ａ）開のときにシース崩壊を表すダイオードＤ_ＳＨ、（ｂ）シースの存在下で基板に流れるイオン電流を表す電流源Ｉ_ｉ、および（ｃ）イオン加速およびエッチングがその間に起こる、バイアスサイクルの主部分（たとえば、図２Ａ中に描かれている波形のイオン電流ステージ）のためのシースを表すキャパシタＣ_ＳＨ（たとえば、およそ１００～３００ｐＦ）を備える、従来の３部回路要素によって表される。第２の要素は、単一の抵抗器Ｒ_{ｐｌａｓｍａ}（たとえば、抵抗器４１２＝およそ５～１０オーム）によって表されるバルクプラズマである。第３の要素は、チャンバ壁において形成する電子供与性壁シースである。壁シースは、以下、すなわち、（ａ）ダイオードＤ_ｗａｌｌ、（ｂ）壁へのイオン電流を表す電流源Ｉ_{ｉｗａｌｌ}、および（ｃ）主に電極における波形のＥＳＣ再充電段階中の壁シースを表すキャパシタＣ_ｗａｌｌ（たとえば、およそ５～１０ｎＦ）を備える、同じように３部回路要素によって表される。接地された金属壁の内部表面も、誘電体材料の薄い層でコーティングされ得、これは、複素負荷４１０と接地ノード４１４との間に直列に結合された、およそ３００～１０００ｎＦなどのキャパシタンス（図示せず）を提供し得る。ＥＳＣアセンブリ（たとえば、基板支持体１０５）の寄生容量および浮遊キャパシタンス、ならびにＥＳＣアセンブリのインダクタンスは、本明細書で説明される電圧ブースト方式にとって重要ではないことがあり、図４中に描かれていない。いくらかの場合では、（特に）これらのファクタは、（容量性要素１５２のキャパシタンス、Ｃ_ＥＳＣのキャパシタンスなど）いくらかの電気構成要素の値、ならびに／あるいは電極において確立される波形の特性（たとえば、電圧レベル、持続時間、および／またはＲＦ信号）を決定する際に考慮され得る。

容量性要素１５２は、セラミックキャパシタおよび／またはマルチレイヤ誘電体キャパシタなど、１つまたは複数のキャパシタとして実装され得る。たとえば、容量性要素１５２は、並列ネットワークおよび／または直列ネットワークなど、ネットワークにおいてともに結合された複数のキャパシタを含み得る。いくらかの場合では、容量性要素１５２は、１０ｋＶを上回る電圧レベルなど、高い電圧において動作するように定格され得る。容量性要素１５２は、５００ピコファラド（ｐＦ）～１ナノファラド（ｎＦ）の範囲内のキャパシタンスを有し得る。容量性要素１５２のキャパシタンス値は、Ｃ_ＥＳＣおよび／またはＣ_ＳＨに近いか、またはＣ_ＥＳＣおよび／またはＣ_ＳＨよりも高いことがある。すなわち、容量性要素は、処理チャンバの基板支持体キャパシタンス（たとえば、Ｃ_ＥＳＣ）またはシースキャパシタンス（たとえば、Ｃ_ＳＨ）のうちの少なくとも１つに等しいかまたはその少なくとも１つよりも大きいキャパシタンスを有し得る。

容量性要素１５２は、スイッチ４０２のうちの少なくとも１つ（たとえば、スイッチ４０２ｃ）を介して処理チャンバの電極（たとえば、入力ノード４０８）に選択的に結合され得る。容量性要素１５２は、たとえば、スイッチ４０２のうちの少なくとも１つ（たとえば、スイッチ４０２ｄ、４０２ｅ、および４０２ｆ）を介して電圧源４０４および接地ノード４１４に選択的に結合され得る。容量性要素１５２および電圧源４０４は、電極（たとえば、入力ノード４０８）と並列に選択的に結合され得る。すなわち、容量性要素１５２および電圧源４０４は、互いに並列に電極に選択的に結合され得る。いくらかの態様では、容量性要素１５２は、基板支持体キャパシタンス（Ｃ_ＥＳＣ）および／またはシースキャパシタンス（Ｃ_ＳＨ）とは別個の電気構成要素である。いくらかの場合では、容量性要素１５２は、電圧源４０４および／または電流源４０６など、波形ジェネレータアセンブリ１５０と一体化され、および／または波形ジェネレータアセンブリ１５０とコロケートされ得る。いくらかの場合では、容量性要素１５２は、本明細書で説明される好適なブースト電圧を提供するために、基板支持体キャパシタンス（Ｃ_ＥＳＣ）および／またはシースキャパシタンス（Ｃ_ＳＨ）と一体化され、ならびに／あるいは基板支持体キャパシタンス（Ｃ_ＥＳＣ）および／またはシースキャパシタンス（Ｃ_ＳＨ）とコロケートされ得る。

容量性要素１５２は、プラズマとは別個である、バルク電子のための源を提供し得る。いくらかの場合では、容量性要素１５２は、電極においてＤＣバイアスを確立するためにプラズマから消費されるバルク電子を低減することによって、プラズマの持続性および安定性を改善し得る。

スイッチ４０２は、高電圧固体リレーとして実装され得る。いくらかの場合では、スイッチ４０２は、高電圧マルチプレクサおよび／または高電圧デマルチプレクサとして実装され得る。この例では、スイッチ４０２は、第１のスイッチ４０２ａ、第２のスイッチ４０２ｂ、第３のスイッチ４０２ｃ、第４のスイッチ４０２ｄ、第５のスイッチ４０２ｅ、および第６のスイッチ４０２ｆを含み得る。第１のスイッチ４０２ａは、電圧源４０４と、電極に電気的に結合されるかまたは電極を表し得る入力ノード４０８との間に結合され得る。第２のスイッチ４０２ｂは、入力ノード４０８と接地ノード４１４との間に結合され得る。第３のスイッチ４０２ｃは、容量性要素１５２の第１の端子４１６と入力ノード４０８との間に結合され得る。第４のスイッチ４０２ｄは、容量性要素１５２の第２の端子４１８と入力ノード４０８との間に結合され得る。第５のスイッチ４０２ｅは、容量性要素１５２の第１の端子４１６と接地ノード４１４との間に結合され得る。第６のスイッチ４０２ｆは、容量性要素１５２の第２の端子４１８と接地ノード４１４との間に結合され得る。

いくらかの場合では、スイッチ４０２の（たとえば、開かれたまたは閉じられた）状態は、システムコントローラ１２６によって制御され得る。たとえば、システムコントローラ１２６は、スイッチ４０２の制御入力（図示せず）と通信していることがあり、それにより、システムコントローラ１２６からの制御信号は、スイッチ４０２の状態をトグルする。システムコントローラ１２６は、それぞれのスイッチに印加された別個の制御信号を用いて各スイッチ４０２の個別状態を制御し得る。図５および図６Ａ～６Ｃに関して本明細書でさらに説明されるように、スイッチ４０２は、（ＥＳＣ再充電段階と呼ばれることがある）第１の段階中に、電極（たとえば、入力ノード４０８）に容量性要素１５２および電圧源４０４を結合し、（電圧ネゲーション段階と呼ばれることがある）第２の段階中に、接地ノード４１４に容量性要素１５２および電極を結合し、（電圧ブースト段階と呼ばれることがある）第３の段階中に、電極に容量性要素１５２を結合するように構成され得る。態様では、第２の段階は第１の段階の後に行われ得、第３の段階は第２の段階の後に行われ得る。いくらかの態様の場合、スイッチ４０２は、第２の段階中に容量性要素１５２および電圧源４０４から電極を結合解除し、第３の段階中に接地ノードから電極を結合解除し得る。

電圧源４０４は、波形ジェネレータアセンブリ（たとえば、波形ジェネレータアセンブリ１５０）の構成要素であり得る。すなわち、波形ジェネレータアセンブリは、パルス電圧ＤＣ波形ジェネレータおよび／または（ＲＦ信号ジェネレータとも呼ばれる）ＲＦジェネレータを含み得る、電圧源４０４を含み得る。電圧源４０４は、スイッチ４０２のうちの１つ（たとえば、スイッチ４０２ａ）を介して電極（たとえば、入力ノード４０８）に選択的に結合され得る。たとえば、スイッチ４０２ａは、電圧源４０４と入力ノード４０８の間に直列に結合され得る。

類似的に、電流源４０６は、波形ジェネレータアセンブリの構成要素であり得る。電流源４０６は、たとえば、図２Ａに関して本明細書で説明されたイオン電流ステージ中にランプ電圧を実装するために使用され得る。電流源は、第４の段階（たとえば、図２Ａ中に描かれているイオン電流ステージ）中に処理チャンバ（たとえば、電極）にイオン補償電流を印加するように構成され得る。態様では、スイッチ４０２は、第３の段階の後に行われ得る第４の段階中に処理チャンバ（たとえば、電極）に容量性要素１５２を結合するように構成され得る。電流源４０６は、電極に結合され得る。いくらかの場合では、電圧源４０４、電流源４０６、および容量性要素１５２は、電極（たとえば、入力ノード４０８）に並列に結合され得る。

当業者は、電気回路４００が一例にすぎず、（図９および図１０中に描かれている回路など）他の電気回路が、電極における電圧ブーストを提供し、プラズマからのバルク電子消費を低減するために、図示されている回路に加えてまたは図示されている回路の代わりに使用され得ることを理解するであろう。本開示において描かれている例は、理解を促進するために、基板処理のために正の電圧パルスを使用することに関して本明細書で説明されるが、本開示の態様は、電極において波形を確立するために負の電圧パルスを使用することに適用されてもよい。

図５は、電気回路４００の（それぞれ、Ｓ１～Ｓ６と標示されている）スイッチ４０２の状態を図示するタイミング図５００であり、図６Ａ～図６Ｃは、本開示のいくらかの実施形態による、図５中に描かれている対応する段階中のスイッチ４０２の状態を図示する回路図である。

図５を参照すると、電極における波形は、第１の段階５０２、第２の段階５０４、第３の段階５０６、および第４の段階５０８において確立され得る。第１の段階５０２は、十分な電子がウエハ表面において集められることを可能にするために、２０ナノ秒（ｎｓ）から２０００ｎｓまでかかることがある。第２の段階５０４および／または第３の段階５０６は、２０ｎｓ～５００ｎｓなど、数十ナノ秒から数百ナノ秒までかかることがある。第４の段階５０８は、波形サイクルの８５～９０％など、波形サイクルの５０％超かかることがある。電圧関数の周波数は、５０ｋＨｚから５０００ｋＨｚにわたり得る。

第１の段階５０２中に、スイッチ４０２ａ、４０２ｄ、および４０２ｅ（Ｓ１、Ｓ４、およびＳ５）は、図６Ａ中に示されているように、基板支持体１０５（Ｃ_ＥＳＣ）ならびにプラズマシースキャパシタンス（Ｃ_ＳＨおよびＣ_ｗａｌｌ）、ならびに容量性要素１５２（Ｃ_{ＢＯＯＳＴ}）を充電するために閉じられる。これらのキャパシタのための充電時間は、図５中に描かれている持続時間よりもより短いことも、長いこともある。第１の段階５０２中に、第１のスイッチ４０２ａは閉じるように構成され、第２のスイッチ４０２ｂは開くように構成され、第３のスイッチ４０２ｃは開くように構成され、第４のスイッチ４０２ｄは閉じるように構成され、第５のスイッチ４０２ｅは閉じるように構成され、第６のスイッチ４０２ｆは開くように構成される。

容量性要素１５２（Ｃ_ＥＳＣおよびＣ_ＳＨ）は、第１の段階５０２中に電圧Ｖ_{ＢＯＯＳＴ}に充電され得る。プラズマバルク電子が、図５中に示されている波形の立上りエッジにより、ウエハ表面に引きつけられる。電子は、たとえば、他の電極上に等しい量の正電荷があることにより、負のＤＣシース電位をまだ確立しないことがある。Ｃ_ＥＳＣとして描かれている等価なキャパシタンスが、ウエハ表面と電極との間に形成され得、電極上に等しい量の正電荷があり、それらの電子によって生成された電界を打ち消し得る。

第２の段階５０４中に、第２のスイッチ４０２ｂおよび第６のスイッチ４０２ｆは、図６Ｂ中に示されているように閉じられる。第１のスイッチ４０２ａ、第４のスイッチ４０２ｄ、および第５のスイッチ４０２ｅは、第２の段階５０４中に開くように構成され、第２のスイッチ４０２ｂおよび第６のスイッチ４０２ｆは、接地ノード４１４に容量性要素１５２の第２の端子４１８および入力ノード４０８を結合するために、第２の段階中に閉じるように構成される。事実上、基板支持キャパシタンスＣ_ＥＳＣは、接地ノード４１４に結合される。

第２のスイッチ４０２ｂが閉じたとき、電極における電位は、接地ノード４１４における電圧レベル（０ボルトなど）に強制され得る。キャパシタの電圧低下は、瞬時に変化することができないので、ウエハ表面上の電圧は、負になり、それによって、ウエハ表面上に負のＶ_ｄｃを確立する。たとえば、閉状態にある第２のスイッチ４０２ｂにより、電極における電圧は、第１の電圧レベルに低減され得る。

第６のスイッチ４０２ｆは、閉じ、接続された容量性要素１５２の電位を接地に引っ張る。容量性要素１５２の電位は、負電圧になる。第２の段階５０４中に、容量性要素１５２は、入力ノード４０８および基板支持体に結合されないことがある。第２のスイッチ４０２ｂが閉じた後のウエハ表面上の負のＤＣ電圧（Ｖ_ｄｃ）は、以下のように、立下りエッジの大きさΔＶ、およびＣ_ＥＳＣとシースキャパシタンスＣ_{ｓｈｅａｔｈ}との間の比を使用することによって概算され得る。

ここで、Ｃ_{ｓｈｅａｔｈ}は、接地シースキャパシタンス（Ｃ_ｗａｌｌ）と直列のウエハシースキャパシタンス（Ｃ_ＳＨ）のキャパシタンスである。いくらかの場合では、Ｃ_{ｓｈｅａｔｈ}は、接地シースキャパシタンス（Ｃ_ｗａｌｌ）が、はるかに大きいことにより、ウエハシースキャパシタンス（Ｃ_ＳＨ）によって概算され得る。

第３の段階５０６中に、第３のスイッチ４０２ｃおよび第６のスイッチ４０２ｆは、図６Ｃ中に示されているように閉じられる。第２のスイッチ４０２ｂは開くように構成され、第３のスイッチ４０２ｃは、第３の段階中に閉じるように構成され、それにより、容量性要素１５２の第１の端子４１６は、入力ノード４０８に結合される。閉じられた第３のスイッチ４０２ｃにより、容量性要素１５２は、第１の電圧レベルよりも小さい第２の電圧レベルに、電極における電圧をさらに低減し得る。第３のスイッチ４０２ｃは、入力ノード４０８に容量性要素１５２を接続し、これは、ウエハ表面上のＶ_ｄｃをさらに高め、より負にＶ_ｄｃを引っ張り得る。

電極における電圧は、以下によって与えられ得る。

いくらかの場合では、｜Ｖ_{ｂｏｏｓｔ}｜は、｜ΔＶ｜よりも高いことがある。たとえば、｜Ｖ_{ｂｏｏｓｔ}｜は１７５０ボルトであり得、｜ΔＶ｜は１０００ボルトであり得る。この例では、容量性要素１５２は、Ｖ_ｄｃの同じ量について２．７５倍だけ、ウエハ表面上に累積することを必要とされる電子の数を低減し得る。

第４の段階５０８は、図２Ａおよび図２Ｂに関して本明細書で説明されたように実装され得るイオン電流補償段階である。第４の段階５０８中に、電極電圧は、イオン電流を補償するために、負の傾斜を有し得る。スイッチ４０２の状態は、第３の段階５０６の終わりに確立された状態と同じままであり得る。すなわち、第３のスイッチ４０２ｃおよび第６のスイッチ４０２ｆは、第４の段階５０８中、閉じられたままであり得る。

接近するイオン電流は、ウエハ表面上の負の放電を無効にし、シースキャパシタ（たとえば、Ｃ_ＳＨ）を放電させる。ウエハ電圧は、図２Ｂおよび図３に関して本明細書で説明された単一のピークＩＥＤを提供するために、一定の電圧に保たれ得る。電流源４０６は、イオン電流を補償するために、回路に電子をポンピングするために使用され得る。そうする際に、電流源は、電極において負の傾斜を有する電圧波形を確立する。第４の段階５０８では、プラズマイオンは、ウエハ表面に衝撃を与え、エッチング反応を誘起する。第４の段階５０８は、エッチング期間と見なされ得、所望のエッチング（たとえば、１０００ｎｓ～１０，０００ｎｓ）を促進するために、可能な限り長く行われ得る。長さは、ウエハ表面の帯電速度、または（電流補償が実施される場合）電流源の最大電圧によって制限され得る。

イオン補償電流（Ｉ_ｉｏｎ）は、イオンエネルギー／フラックス診断を使用して較正されるか、または以下のように、電極電圧（Ｖ０）を（たとえば、Ｖ０の時間導関数を計算するために）サンプリングし、シースキャパシタンスの値をサンプリングすることによって計算され得る。

ここで、Ｃ_{ｂｏｏｓｔ}は、容量性要素１５２のキャパシタンスである。たとえば、サイクルのうち最初の数十～数百回が、電極電圧をサンプリングし、イオン電流補償のためのＩ_ｉｏｎを計算するために使用され得る。次いで、電流補償が、後続のサイクルの間に実装され得る。電流源４０６は、たとえば、式（３）によって与えられるように、容量性要素のキャパシタンスに少なくとも部分的に基づいて、電極において測定された経時的な電圧の変化に応答して、イオン補償電流を調整するように構成され得る。容量性要素１５２の増加されたキャパシタンスは、Ｖ_ｄｃの減衰を減速させ得る。Ｃ_{ｂｏｏｓｔ}は、電圧定格許容範囲中でできるだけ大きくされ得る。

図７は、電極における電圧をブーストするための方法７００を図示するプロセスフロー図である。方法７００は、処理システム１０など、プラズマ処理システムによって実施され得る。

アクティビティ７０２において、容量性要素（たとえば、容量性要素１５２）および電圧源（たとえば、電圧源４０４）が、第１の段階（たとえば、第１の段階５０２）中に、処理チャンバ（たとえば、処理チャンバ１００）内に配設された（たとえば、入力ノード４０８によって表される）電極に結合され得る。容量性要素１５２および電圧源４０４は、たとえば、図４中に描かれているように、並列に電極に結合され得る。例として、電気回路４００に関して、第１のスイッチ４０２ａ、第４のスイッチ４０２ｄ、および第５のスイッチ４０２ｅは、第１の段階中に閉じられ得る。第２のスイッチ４０２ｂ、第３のスイッチ４０２ｃ、および第６のスイッチ４０２ｆは、第１の段階中に開かれる。

アクティビティ７０４において、容量性要素１５２および電極は、第２の段階（たとえば、第２の段階５０４）中に接地ノード（たとえば、接地ノード４１４）に結合され得る。第２の段階中に、電極は、電圧源および容量性要素から結合解除され得る。例として、電気回路４００に関して、第１のスイッチ４０２ａ、第４のスイッチ４０２ｄ、および第５のスイッチ４０２ｅは、第２の段階中に開かれる。第２のスイッチ４０２ｂおよび第６のスイッチ４０２ｆは、入力ノード（たとえば、入力ノード４０８）に容量性要素を結合するために、第２の段階中に閉じられる。閉じられた第２のスイッチ４０２ｂにより、電極における電圧は、第１の電圧レベルに低減され得る。

アクティビティ７０６において、容量性要素１５２は、第３の段階（たとえば、第３の段階５０６）中に電極に結合され得る。第３の段階中に、電極は、接地ノードから結合解除され得る。例として、電気回路４００に関して、第２のスイッチ４０２ｂは、第３の段階中に開かれ得、第３のスイッチは、入力ノード４０８に容量性要素１５２の第１の端子４１６を結合するために閉じられ得る。閉じられた第３のスイッチ４０２ｃにより、電極における電圧は、第１の電圧レベルよりも小さい第２の電圧レベルに低減され得る。

アクティビティ７０８において、電流源（たとえば、電流源４０６）が、第４の段階（たとえば、第４の段階５０８）中に電極にイオン補償電流を印加し得る。態様では、容量性要素１５２は、第４の段階中に電極に結合され得る。いくつかの態様では、電流源は、たとえば、式（３）によって与えられるように、容量性要素のキャパシタンスに少なくとも部分的に基づいて、電極において測定された経時的な電圧の変化に応答して、イオン補償電流を調整し得る。

いくらかの態様では、方法７００は、処理チャンバ中に配設された基板支持体（たとえば、基板支持体１０５）の基板支持表面（たとえば、基板支持表面１０５Ａ）の上にプラズマを生成することをも含み得る。プラズマおよびイオン電流補償は、本明細書で説明されるように、基板のエッチングを促進し得る。

いくらかの態様では、充電された容量性要素が電極にいつ結合されるかのタイミングは、たとえば、エッチングサイクル中に、複数のイオンエネルギーをもたらし、および／またはイオンエネルギーの幅を調整するように調整され得る。

図８Ａは、本開示のいくらかの実施形態による、処理チャンバの電極（たとえば、バイアス電極１０４および／または支持ベース１０７）において確立され得る例示的な電圧波形を示す。描かれているように、第３の段階において第３のスイッチ４０２ｃを閉じることは、図２Ａおよび図５中に描かれている波形と比較して遅延され得る。たとえば、第２の段階は、図２Ａおよび図５中に描かれている持続時間よりも長い持続時間を有し得る。図８Ｂ中に描かれている２つのイオンエネルギーをもつＩＥＤＦが、容量性要素の遅延された結合によりもたらされ得る。示されているように、ＩＥＤＦは、低エネルギーピーク８０２と高エネルギーピーク８０４とを含む。

いくつかの態様では、電流源は、容量性要素と直列に結合され得る。たとえば、図９は、本開示のいくらかの実施形態による、電極における電圧ブーストを確立し得るプラズマ処理システム（たとえば、処理システム１０）の追加の機能的に等価な、簡略化された電気回路９００である。電流源４０６は、第４の段階中に処理チャンバに電流源を結合するように構成され得るスイッチ４０２（たとえば、第３のスイッチ４０２ｃ）を介して処理チャンバ（たとえば、電極）に選択的に結合され得る。この例では、容量性要素１５２は、電流源４０６と電極（たとえば、入力ノード４０８）との間に直列に選択的に結合され得る。電気回路９００中で、第６のスイッチ４０２ｆは除外され得る。

イオン電流は、以下の式に従って調整され得る。

その結果、電気回路９００は、電気回路４００と比較してより低いイオン電流を可能にし得る。

いくらかの態様では、別個の電圧源が、容量性要素を充電するために使用され得る。たとえば、図１０は、本開示のいくらかの実施形態による、電極における電圧ブーストを確立し得るプラズマ処理システム（たとえば、処理システム１０）の追加の機能的に等価な、簡略化された電気回路１０００である。電気回路１０００中で、電圧源は、電極（たとえば、入力ノード４０８）に選択的に結合される第１の電圧源４０４ａと、容量性要素１５２に選択的に結合される第２の電圧源４０４ｂとを含み得る。この例では、第６のスイッチ４０２ｆは、第２の電圧源４０４ｂおよび第４のスイッチ４０２ｄと並列に結合され得る。第５のスイッチ４０２ｅは、容量性要素１５２と接地ノード４１４との間に直列に結合され得る。

第１の段階中に、第１のスイッチ４０２ａ、第４のスイッチ４０２ｄ、および第５のスイッチ４０２ｅは閉じられ得、その一方で第２のスイッチ４０２ｂ、第３のスイッチ４０２ｃ、および第６のスイッチ４０２ｆは開けられ得る。第２の段階中に、第６のスイッチ４０２ｆおよび第２のスイッチ４０２ｂは閉じられ得、その一方で第１のスイッチ４０２ａ、第３のスイッチ４０２ｃ、および第４のスイッチ４０２ｄは開けられ得る。第３の段階中に、第３のスイッチ４０２ｃおよび第６のスイッチ４０２ｆは閉じられ得、その一方で第１のスイッチ４０２ａ、第２のスイッチ４０２ｂ、および第５のスイッチ４０２ｅは開けられ得る。

いくらかの場合では、容量性要素１５２および第２の電圧源４０４ｂは、イオン電流を補償するために使用され得る。たとえば、第３のスイッチ４０２ｃは、イオン電流補償ステージ中に電圧の降圧をもたらすために、第４の段階の中間において閉じられ得る。

電圧トリプラおよびクァドルプラの概念に類似した、ブーストキャパシタンスの複数のステージが、ウエハＤＣ電圧をさらに増加させるために使用され得る。そのような実施形態は、より多くのスイッチおよび／またはリレーを使用し得る。

本明細書で説明される技法および装置は、ＤＣバイアスを確立するために消費されるプラズマ電子の数を低減し得ることが諒解されよう。よって、本明細書で説明される技法および装置は、プラズマ安定性を改善し、基板処理のための達成可能な最大イオンエネルギーを拡張し得る。

「結合される／結合された（ｃｏｕｐｌｅｄ）」という用語は、２つの物体の間の直接的または間接的結合を指すために本明細書で使用される。たとえば、物体Ａが物体Ｂに物理的に接し、物体Ｂが物体Ｃに接する場合、物体Ａおよび物体Ｃは、物体Ａおよび物体Ｃが互いに直接的に物理的に接しない場合でも、互いに結合されたと依然として見なされ得る。たとえば、第１の物体が、第２の物体と直接的に物理的に決して接触していない場合であっても、第１の物体は、第２の物体に結合され得る。

上記は、本開示の実施形態を対象とするが、本開示の他の実施形態およびさらなる実施形態が、それの基本範囲から逸脱することなく考案され得、それの範囲は、以下の特許請求の範囲によって決定される。

Claims (20)

1. 第１の段階中に、処理チャンバ内に配設された電極に容量性要素および電圧源を結合することであって、前記容量性要素および前記電圧源が、並列に前記電極に結合される、容量性要素および電圧源を結合することと、
   第２の段階中に、接地ノードに前記容量性要素および前記電極を結合することと、
   第３の段階中に、前記電極に前記容量性要素を結合することと
   を含む、基板を処理する方法。
2. 前記処理チャンバ中に配設された基板支持体の基板支持表面の上にプラズマを生成することであって、前記基板支持体が、前記電極と、前記電極と前記基板支持表面との間に配設された誘電体層とを備える、プラズマを生成すること
   をさらに含み、
   前記第２の段階中の結合が、前記電圧源および前記容量性要素から前記電極を結合解除することをさらに含み、
   前記第３の段階中の結合が、前記接地ノードから前記電極を結合解除することをさらに含む、
   請求項１に記載の方法。
3. 前記第１の段階中の結合が、
   前記電圧源と、前記電極に電気的に結合された入力ノードとの間に結合された第１のスイッチを閉じることと、
   前記容量性要素の第１の端子と、前記入力ノードとの間に結合された第２のスイッチを閉じることと、
   前記容量性要素の第２の端子と、前記接地ノードとの間に結合された第３のスイッチを閉じることと
   を含む、請求項１に記載の方法。
4. 前記第１の段階中の結合が、
   前記入力ノードと前記接地ノードとの間に結合された第４のスイッチを開くことと、
   前記容量性要素の前記第１の端子と、前記接地ノードとの間に結合された第５のスイッチを開くことと、
   前記容量性要素の前記第２の端子と、前記入力ノードとの間に結合された第６のスイッチを開くことと
   をさらに含む、請求項３に記載の方法。
5. 前記第２の段階中の結合が、
   前記第１のスイッチ、前記第２のスイッチ、および前記第３のスイッチを開くことと、
   前記接地ノードに前記容量性要素の前記第１の端子および前記入力ノードを結合するために、前記第４のスイッチおよび前記第５のスイッチを閉じることと
   を含む、請求項４に記載の方法。
6. 前記第３の段階中の結合が、
   前記第４のスイッチを開くことと、
   前記入力ノードに前記容量性要素の前記第２の端子を結合するために、前記第６のスイッチを閉じることと
   を含む、請求項５に記載の方法。
7. 第４の段階中に、電流源の使用によって前記電極にイオン補償電流を印加することをさらに含む、請求項１に記載の方法。
8. 前記容量性要素が、前記第４の段階中に前記電極に結合される、請求項７に記載の方法。
9. 前記処理チャンバ中に配設された基板支持体の基板支持表面の上にプラズマを生成することであって、前記基板支持体が、前記電極と、前記電極と前記基板支持表面との間に配設された誘電体層とを備える、プラズマを生成すること
   をさらに含み、
   前記イオン補償電流を印加することが、前記容量性要素のキャパシタンスに少なくとも部分的に基づいて、前記電極において測定された経時的な電圧の変化に応答して、前記イオン補償電流を調整することを含む、
   請求項７に記載の方法。
10. 前記第２の段階中の結合が、第１の電圧レベルに、前記電極における電圧を低減することを含み、
    前記第３の段階中の結合が、前記第１の電圧レベルよりも小さい第２の電圧レベルに、前記電極における前記電圧を低減することを含む、
    請求項１に記載の方法。
11. 複数のスイッチと、
    処理チャンバ内に配設された電極と、
    前記複数のスイッチのうちの１つを介して前記電極に選択的に結合される電圧源と、
    前記複数のスイッチのうちの前記１つを介して前記電極に選択的に結合される容量性要素であって、前記容量性要素および前記電圧源が、並列に前記電極に結合され、および前記複数のスイッチが、
    第１の段階中に、前記電極に前記容量性要素および前記電圧源を結合することと、
    第２の段階中に、接地ノードに前記容量性要素および前記電極を結合することと、
    第３の段階中に、前記電極に前記容量性要素を結合することと
    を行うように構成された、容量性要素と
    を備える、プラズマ処理システム。
12. 前記処理チャンバが、前記電極の上に配設された誘電体層を備える基板支持体を備え、
    前記複数のスイッチが、
    前記第２の段階中に、前記容量性要素および前記電圧源から前記電極を結合解除することと、
    前記第３の段階中に、前記接地ノードから前記電極を結合解除することと
    を行うように構成された、
    請求項１１に記載のプラズマ処理システム。
13. 前記複数のスイッチは、
    前記電圧源と、前記電極に電気的に結合された入力ノードとの間に結合された第１のスイッチであって、前記第１のスイッチが、前記第１の段階中に閉じるように構成された、第１のスイッチと、
    前記容量性要素の第１の端子と、前記入力ノードとの間に結合された第２のスイッチであって、前記第２のスイッチが、前記第１の段階中に閉じるように構成された、第２のスイッチと、
    前記容量性要素の第２の端子と、前記接地ノードとの間に結合された第３のスイッチであって、前記第３のスイッチが、前記第１の段階中に閉じるように構成された、第３のスイッチと
    を備える、請求項１２に記載のプラズマ処理システム。
14. 前記複数のスイッチは、
    前記入力ノードと前記接地ノードとの間に結合された第４のスイッチであって、前記第４のスイッチが、前記第１の段階中に開くように構成された、第４のスイッチと、
    前記容量性要素の前記第１の端子と、前記接地ノードとの間に結合された第５のスイッチであって、前記第５のスイッチが、前記第１の段階中に開くように構成された、第５のスイッチと、
    前記容量性要素の前記第２の端子と、前記入力ノードとの間に結合された第６のスイッチであって、前記第６のスイッチが、前記第１の段階中に開くように構成された、第６のスイッチと
    を備える、請求項１３に記載のプラズマ処理システム。
15. 前記第１のスイッチ、前記第２のスイッチ、および前記第５のスイッチが、前記第２の段階中に開くように構成され、
    前記第４のスイッチおよび前記第５のスイッチが、前記接地ノードに前記容量性要素の前記第１の端子および前記入力ノードを結合するために、前記第２の段階中に閉じるように構成された、
    請求項１４に記載のプラズマ処理システム。
16. 前記第４のスイッチが、前記第３の段階中に開くように構成され、
    前記第６のスイッチが、前記入力ノードに前記容量性要素の前記第２の端子を結合するために、前記第３の段階中に閉じるように構成された、
    請求項１５に記載のプラズマ処理システム。
17. 前記電極に結合された電流源
    をさらに備え、
    前記電流源が、第４の段階中に前記処理チャンバにイオン補償電流を印加するように構成された、
    請求項１１に記載のプラズマ処理システム。
18. 前記複数のスイッチが、前記第４の段階中に前記処理チャンバに前記容量性要素を結合するように構成された、請求項１７に記載のプラズマ処理システム。
19. 前記処理チャンバが、前記電極の上に配設された誘電体層を備える基板支持体を備え、
    前記電流源が、前記容量性要素のキャパシタンスに少なくとも部分的に基づいて、前記電極において測定された経時的な電圧の変化に応答して、前記イオン補償電流を調整するように構成された、
    請求項１７に記載のプラズマ処理システム。
20. 前記複数のスイッチが、
    第１の電圧レベルに、前記電極における電圧を低減するために、前記第２の段階中に前記接地ノードに前記電極を結合することと、
    前記第１の電圧レベルよりも小さい第２の電圧レベルに、前記電極における前記電圧を低減するために、前記第３の段階中に前記電極に前記容量性要素を結合することと
    を行うように構成された、請求項１１に記載のプラズマ処理システム。

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