TWI835163B - 用於基板處理的脈衝電壓增壓 - Google Patents

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Abstract

本文提供的實施例大體包括用於提升處理室中電極電壓的設備、電漿處理系統及方法。示例電漿處理系統包括處理室、複數個開關、安置在處理室中的電極、電壓源及電容元件。電壓源經由複數個開關中的一個選擇性地耦合到電極。電容元件經由複數個開關中的一個選擇性地耦合到電極。電容元件及電壓源並聯耦合到電極。複數個開關被配置成在第一階段期間將電容元件及電壓源耦合到電極，在第二階段期間將電容元件及電極耦合到接地節點，且在第三階段期間將電容元件耦合到電極。

Description

用於基板處理的脈衝電壓增壓
本揭示案的實施例大體係關於半導體裝置製造中使用的系統。更具體而言，本揭示案的實施例係關於用於處理基板的電漿處理系統。
可靠地生產高深寬比特徵是下一代半導體元件的關鍵技術挑戰之一。一種形成高深寬比特徵的方法使用電漿輔助蝕刻製程，其中在處理室中形成電漿，且來自電漿的離子朝向基板表面加速，以在安置在基板表面上形成的遮罩層下方的材料層中形成開口。
在典型的電漿輔助蝕刻製程中，將基板置於處理室中安置的基板支撐件上，在基板上形成電漿，且離子從電漿穿過電漿鞘層（即在電漿與基板表面之間形成的電子耗盡區）朝向基板加速。
已經發現，脈衝技術必須週期性地猛然消耗大量電漿產生的體電子以建立DC偏壓，且消耗的體電子量通常與在產生的電漿中發現的自由電子數量相似。因此，體電子的消耗導致電漿穩定性的嚴重擾動，且有時導致電漿熄滅。例如，假設電漿處理系統具有5e10cm -3的電漿密度、2cm的間隙（1英吋間隙減去鞘層厚度，約0.5 cm）及30cm的晶圓直徑。在此種系統中，晶圓上方體積中的總可用電子是7e13。進一步假設鞘層電容為200pF且鞘層電壓為8000V（常用於高深寬比蝕刻應用）。用於給晶圓表面充電的電子數約為1e13。因此，在約數十奈秒內，約15%的體電子從電漿中被吸出以建立DC偏壓。此種消耗按脈衝頻率重複，脈衝頻率可為約400kHz。體電子消耗是對電漿可持續性及穩定性的顯著擾動。隨著使用更高離子能量的演進製程，此種情況只會惡化。在處理期間，由電漿不穩定性產生的電漿變化將影響晶圓內(with-in-wafer; WIW)及晶圓間(wafer-to-wafer; WTW)處理效能，從而影響元件良率及其他相關的處理結果。
因此，本領域需要能夠提供所需電漿輔助蝕刻製程結果的電漿處理及偏壓方法。
本文提供的實施例大體包括用於在處理室中產生基板電漿處理波形的設備、電漿處理系統及方法。
本揭示案的一個實施例針對電漿處理系統。該電漿處理系統大體包括處理室、複數個開關、安置在處理室中的電極、電壓源及電容元件。電壓源經由複數個開關中的一個選擇性地耦合到電極。電容元件經由複數個開關中的一個選擇性地耦合到電極。電容元件及電壓源並聯耦合到電極。複數個開關被配置成在第一階段期間將電容元件及電壓源耦合到電極，在第二階段期間將電容元件及電極耦合到接地節點，並且在第三階段期間將電容元件耦合到電極。
本揭示案的一個實施例係關於處理基板的方法。該方法大體包括在第一階段期間將電容元件及電壓源耦合到安置在處理室內的電極，其中電容元件及電壓源並聯耦合到電極。該方法亦包括在第二階段期間將電容元件及電極耦合到接地節點。該方法進一步包括在第三階段期間將電容元件耦合到電極。
隨著技術節點向2nm發展，具有較大深寬比的較小特徵的製造涉及電漿處理的原子精度。在電漿離子起重要作用的蝕刻製程中，離子能量控制對半導體設備行業而言是一個挑戰。傳統上，射頻偏壓技術使用正弦波來激發電漿並加速離子。
本揭示案的一些實施例一般針對使用電荷泵概念來增加晶圓表面電壓而不消耗或減少消耗電漿電子的技術及設備。在某些態樣中，來自外部電路（如與處理室的電極並聯耦合的電容元件）的電子可用於提升電極處的DC偏壓。本文描述的用於提升電極處的DC偏壓的技術及設備可減少電漿電子的載荷及/或有利於更高能量的基板處理操作。 電漿處理系統實例
第1圖為電漿處理系統10的橫剖面示意圖，該系統配置為執行本文所述的一或更多種電漿處理方法。在一些實施例中，處理系統10被配置用於電漿輔助蝕刻處理，如反應離子蝕刻(reactive ion etch; RIE)電漿處理。然而，應該注意，本文描述的實施例亦可與被配置用於其他電漿輔助製程的處理系統一起使用，如電漿增強沉積製程，例如電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition; PECVD)製程、電漿增強物理氣相沉積(plasma-enhanced physical vapor deposition; PEPVD)製程、電漿增強原子層沉積(plasma-enhanced atomic layer deposition; PEALD)製程、電漿處理製程或基於電漿的離子佈植製程，例如電漿摻雜(plasma doping; PLAD)製程。
如圖所示，該處理系統10經配置以形成電容耦合電漿(capacitively coupled plasma; CCP)，其中該處理室100包括安置在處理容積129中的上電極（例如，腔室蓋123），該上電極面向亦安置在處理容積129中的下電極（例如，基板支撐組件136）。在典型的電容耦合電漿(capacitively coupled plasma; CCP)處理系統中，射頻(radio frequency; RF)源電耦合到上電極或下電極中的一個，傳送被配置為點燃及維持電漿（例如，電漿101）的射頻信號，該射頻信號電容耦合到上電極及下電極中的每一個，且安置在該等電極之間的處理區域中。通常，上電極或下電極中相對的一個耦合到地面或第二RF電源，用於額外的電漿激發。如圖所示，處理系統10包括處理室100、支撐組件136及系統控制器126。
處理室100通常包括腔室主體113，腔室主體113包括腔室蓋123、一或更多個側壁122及腔室基底124，上述各者共同限定了處理容積129。一或更多個側壁122及腔室基底124大體包括尺寸及形狀適於形成處理室100的元件的結構支撐的材料，且該等側壁被配置成在處理期間在處理室100的處理容積129中維持的真空環境內產生電漿101時，承受施加到側壁的壓力及增添的能量。在一個實例中，一或更多個側壁122及腔室基底124由金屬形成，如鋁、鋁合金或不銹鋼合金。
穿過腔室蓋123安置的氣體入口128用於將一或更多種處理氣體從與其流體連通的處理氣體源119傳送至處理容積129。透過一或更多個側壁122之一中的開口（未示出）將基板103裝載到處理容積129中和從處理容積129中移除，在基板103的電漿處理期間，該開口用狹縫閥（未示出）密封。
在一些實施例中，複數個升降銷（未示出）可移動地穿過基板支撐組件136中形成的開口，便於將基板移送進出基板支撐表面105A。在一些實施例中，複數個升降銷132安置在處理容積129中安置的升降銷環（未示出）上方，且耦接至該升降銷環及/或可與該升降銷環接合。升降銷環可耦接至軸（未示出），該軸密封地延伸穿過腔室基座124。該軸可耦接到用於升高及降低升降銷環的致動器（未示出）。當升降銷環處於升高位置時，其與複數個升降銷132接合，以將升降銷的上表面升高到基板支撐表面105A上方，由此提升基板103，並使得搬運機器人（未示出）能夠接近基板103的非主動（背面）表面。當升降銷環處於降低位置時，複數個升降銷132與基板支撐表面105A齊平或凹入基板支撐表面105A下方，且基板103擱置在其上。
系統控制器126，本文亦稱為處理室控制器，包括中央處理單元(central processing unit; CPU) 133、記憶體134及支援電路135。系統控制器126用於控制用於處理基板103的處理序列，包括本文描述的基板偏壓及/或升壓方法。CPU 133是通用電腦處理器，被配置用於工業環境中，用於控制處理室及與其相關的子處理器。本文描述的記憶體134大體是非揮發性記憶體，可包括隨機存取記憶體、唯讀記憶體、軟碟或硬碟驅動器，或者本端或遠端的其他合適形式的數位記憶體。支援電路135習知耦合到CPU 133，並且包括快取記憶體、時鐘電路、輸入/輸出子系統、電源等及其組合。軟體指令（程式）及資料可被編碼並儲存在記憶體134中，用於指示CPU 133中的處理器。系統控制器126中的CPU 133可讀的軟體程式（或電腦指令）決定哪些任務可由處理系統10中的部件執行。
通常，可由系統控制器126中的CPU 133讀取的程式包括代碼，該代碼在由處理器(CPU 133)執行時，執行與本文所述的電漿處理方案相關的任務。該程式可包括用於控制處理系統10內的各種硬體及電子部件的指令，以執行用於實現本文描述的方法的各種處理任務及各種處理序列。在一個實施例中，該程式包括用於執行下文結合第7圖描述的一或更多個操作的指令。
該電漿控制系統大體包括第一源組件196，用於在偏壓電極104（在第4圖所示的複合負載上）建立至少第一脈衝電壓(pulse-voltage; PV)波形，及第二源組件197，用於在邊緣控制電極115建立至少第二PV波形。第一PV波形或第二PV波形可使用波形產生器組件150內的一或更多個部件（例如PV源）來產生，波形產生器組件150可對應於電壓源及/或電流源，如本文參照第4圖更詳細描述的。在一些實施例中，波形產生器將射頻信號傳送到支撐基底107（例如，功率電極或陰極）及/或偏壓電極104，其可用於在安置在基板支撐組件136與腔室蓋123之間的處理區域中產生（維持及/或點燃）電漿101。在一些實施例中，如第1圖所示，第三源組件198內的單獨波形產生器組件150包括至少一個射頻源，該射頻源被配置成將射頻信號傳送到支撐基底107（例如，功率電極或陰極）。
由第一源組件196、第二源組件197或第三源組件198提供的施加射頻信號可配置成在安置於基板支撐組件136與腔室蓋123之間的處理區域中產生（維持及/或點燃）電漿101。在一些實施例中，利用安置在處理容積129中的處理氣體及由傳送到支撐基底107及/或偏壓電極104的射頻功率（射頻信號）產生的場，射頻信號用於點燃及維持處理電漿101。在一些態樣中，射頻信號可由安置在波形產生器組件150內的射頻源（未示出）產生。處理容積129透過真空出口120流體耦合到一或更多個專用真空泵，該等真空泵將處理容積129保持在低於大氣壓的壓力條件下，並從中排出處理氣體及/或其他氣體。在一些實施例中，安置在處理容積129中的基板支撐組件136安置在支撐軸138上，支撐軸138接地並延伸穿過腔室基底124。在一些實施例中，射頻信號產生器可被配置為傳送具有大於40 MHz的頻率的射頻信號，如在約40 MHz與約200 MHz之間。
在一些實施例中，電容元件152可選擇性地耦合至偏壓電極104及/或支撐基底107，如本文參考第4圖所述。在某些情況下，電容元件152可經由電力傳輸線157電耦合到偏壓電極104及/或支撐基底107。電容元件152可在ESC再充電階段期間提供電壓提升，以減少從電漿消耗的體電子。電壓提升可減少或防止由來自電漿的體電子的消耗引起的對電漿可持續性及穩定性的擾動。
如上文所述，基板支撐組件136大體包括基板支撐件105（例如靜電吸盤(electrostatic chuck; ESC)基板支撐件）及支撐基底107。在一些實施例中，基板支撐組件136可額外包括絕緣板111及接地板112，如下文進一步論述的。支撐基底107透過絕緣板111與腔室基座124電絕緣，且接地板112介於絕緣板111與腔室基座124之間。基板支撐件105熱耦合至支撐基底107並安置於其上。在一些實施例中，支撐基底107被配置成在基板處理期間調節基板支撐件105及安置在基板支撐件105上的基板103的溫度。在一些實施例中，支撐基底107包括安置在其中的一或更多個冷卻通道（未示出），該等冷卻通道與冷卻劑源（未示出）流體耦合並流體連通，該冷卻劑源例如是具有相對高電阻的致冷劑源或水源。在一些實施例中，基板支撐件105包括加熱器（未示出），如嵌入其介電材料中的電阻加熱元件。本文中，支撐基底107由抗腐蝕導熱材料形成，如抗腐蝕金屬，例如鋁、鋁合金或不銹鋼，且利用黏合劑或透過機械手段耦合到基板支撐件。
通常，基板支撐件105由介電材料形成，如塊狀燒結陶瓷材料，如抗腐蝕金屬氧化物或金屬氮化物材料，例如氧化鋁(Al 2O 3)、氮化鋁(AlN)、氧化鈦(TiO)、氮化鈦(TiN)、氧化釔(Y 2O 3)、其混合物或其組合。在本文的實施例中，基板支撐件105進一步包括嵌入其介電材料中的偏壓電極104。
在一種配置中，偏壓電極104為夾持桿，用於將基板103固定（即夾持）至基板支撐件105的基板支撐表面105A，並使用本文所述的一或更多種脈衝電壓偏壓方案相對於處理電漿101偏壓基板103。典型地，偏壓電極104由一或更多個導電部件形成，如一或更多個金屬網、箔、板或其組合。
在一些實施例中，偏壓電極104與箝位網路電耦接，箝位網路使用電導體，如同軸功率傳輸線106（例如同軸電纜），向偏壓電極104提供夾持電壓，如約-5000 V至約5000 V之間的靜態DC電壓。如下文將進一步論述的，箝位網路包括DC電源155（例如，高壓DC (high voltage DC; HVDC)電源）及濾波器151（例如，低通濾波器）。
基板支撐組件136可進一步包括邊緣控制電極115，其位於邊緣環114下方，並圍繞偏壓電極104及/或安置在離偏壓電極104中心一距離處。一般而言，對於被配置為處理圓形基板的處理室100，邊緣控制電極115是環形的，由導電材料製成，且被配置為圍繞偏壓電極104的至少一部分。在一些實施例中，如第1圖所示，邊緣控制電極115位於基板支撐件105的區域內。在一些實施例中，如第1圖所示，邊緣控制電極115包括導電網、箔及/或板，其安置成與偏壓電極104離基板支撐件105的基板支撐表面105A距離相似（即Z方向）。
邊緣控制電極115可透過使用不同於波形產生器組件150的波形產生器組件進行偏壓，波形產生器組件150用於偏壓偏壓電極104。在一些實施例中，邊緣控制電極115可透過使用波形產生器組件150來偏壓，該波形產生器組件150亦用於透過將部分功率分配給邊緣控制電極115來偏壓偏壓電極104。在一種配置中，第一源組件196的第一波形產生器組件150被配置為偏壓偏壓電極104，而第二源組件197的第二波形產生器組件150被配置為偏壓邊緣控制電極115。
在一個實施例中，功率傳輸線157將第一源組件196的波形產生器組件150的輸出與偏壓電極104電連接。儘管下文的論述主要論述了用於將波形產生器組件150耦合到偏壓電極104的第一源組件196的功率傳輸線157，但是將波形產生器組件150耦合到邊緣控制電極115的第二源組件197的功率傳輸線158將包括相同或相似的部件。功率傳輸線157的各個部分內的電導體可包括：(a)同軸電纜的一個或組合，如與剛性同軸電纜串聯的撓性同軸電纜，(b)絕緣的高壓耐電暈連接線，(c)裸線，(d)金屬棒，(e)電連接器，或者(f)在(a)-(e)中的電氣元件的任何組合。
在一些實施例中，處理室100進一步包括石英管110或套環，其至少部分地外接基板支撐組件136的部分，以防止基板支撐件105及/或支撐基底107與腐蝕性處理氣體或電漿、清潔氣體或電漿或其副產物接觸。典型地，石英管110、絕緣板111及接地板112由襯墊108外接。在一些實施例中，電漿屏109位於陰極襯裡108與側壁122之間，以防止電漿在襯裡108與一或更多個側壁122之間的電漿屏109下方的體積中形成。
第2A圖示出了可在處理室的電極（例如，偏壓電極104及/或支撐基底107）處建立的電壓波形實例。第2B圖示出了由於不同的電壓波形而在基板上建立的不同類型的電壓波形225及230的實例，類似於第2A圖所示的電壓波形，該等波形分別在處理室內的電極上建立。如圖所示，波形包括兩個階段：離子電流階段及鞘層崩潰階段。在離子流階段的開始，基板電壓下降在基板上方產生高壓鞘層，加速正離子前往基板。在一些態樣中，可使用電容元件（例如，電容元件152）作為體電子源來提升基板電壓的下降。電壓提升可減少從電漿消耗的體電子，並提高蝕刻製程期間電漿的可持續性及穩定性。
在離子電流階段轟擊基板表面的正離子在基板表面沉積正電荷，若未補償，則會在離子電流階段期間導致基板電壓逐漸增加，如第2B圖中的電壓波形225所示。然而，基板表面上不受控制的正電荷累積不當地逐漸使鞘層及卡盤電容器放電，緩慢降低鞘層電壓降，並使基板電位更接近零，如電壓波形225所示。正電荷的積累導致在基板上建立的電壓波形中的電壓下降（第2B圖）。然而，如第2A圖所示，可產生在電極處建立的在離子電流階段期間具有負斜率的電壓波形，以便為建立的基板電壓波形建立正方形區域（例如，接近零斜率），如第2B圖中的曲線230所示。在離子電流階段期間在電極處建立的波形中實現斜率可被稱為離子電流補償。離子電流階段開始與結束之間的電壓差決定了離子能量分佈函數(ion energy distribution function; IEDF)的寬度。電壓差越大，IEDF寬度越寬。為了獲得單能離子及更窄的IEDF寬度，使用離子電流補償來執行操作以使離子電流階段中的基板電壓波形變平。在本揭示案的一些實施例中，射頻信號疊加在第2A圖所示的電壓波形上。
第3圖為根據本揭示案某些實施例的說明IED函數(ion energy distribution function; IEDF)的圖。如圖所示，IEDF包括單能量峰302，其可在離子電流補償階段期間在電極處使用特定波形產生。與能量峰值相關聯的能量可小於數百eV（例如，小於1K eV）。在某些情況下，與能量峰值相關的能量可為數百eV到數萬eV，此取決於要在基板中形成的特徵的深寬比。例如，在一些情況下，與能量峰值相關的能量可在4k eV到10k eV之間。一些實施例針對用於實現第3圖所示的離子能量分佈或其他合適的離子能量分佈的技術，例如，如第8B圖所示。 用於基板處理的電壓提升
本揭示案的某些實施例大體上針對用於提升電極處的電壓的技術及設備，該電極如處理室的偏壓電極（例如，第1圖中所描繪的偏壓電極104）及/或支撐基底（例如，第1圖中所描繪的支撐基底107）。本文描述的電壓提升可減少來自電漿的體電子的消耗，並有利於期望的電漿輔助蝕刻製程結果。
第4圖是根據本揭示案的某些實施例，可在電極處建立電壓提升的電漿處理系統（例如，處理系統10）的功能等效簡化電路400。如圖所示，電路400可包括開關402a-402f（統稱為開關402且標記為S1-S6）、電壓源404、電流源406、電容元件152、基板支撐件105的等效電容（標記為C ESC）、輸入節點408（表示處理室中的偏壓電極104及/或支撐件基底107）、及複合負載410，其可表示如本文進一步描述的標準電漿模型。在多個態樣中，該處理可包括基板支撐件（例如，基板支撐件105），該基板支撐件包括安置在電極（例如，偏壓電極104及/或支撐基底107）上的介電層（例如，基板支撐件105的介電材料）。
在電路400中，在電極處建立波形（如第2A圖所示的波形）的部分製程期間，可使用電容元件152在電極（可由輸入節點408表示）處建立來自電壓源404及/或電流源406的脈衝電壓的電壓提升。電路400示出了波形產生器組件（其可由電壓源404及/或電流源406表示）、電容元件152及處理室100內的某些元件（例如，基板支撐件及電漿）之間的相互作用的簡化模型，且大體示出了在處理室100的操作期間使用的基本元件。為了清楚起見，在本揭示案中使用了以下定義：(1)除非指定了基準，否則所有電位以接地為基準；(2)任何實體點(如基板或偏壓電極)的電壓同樣被定義為該點相對於接地的電位(零電位點)；(3)陰極鞘層意味著排斥電子、加速離子的鞘層，其對應於相對於電漿的負基板電位；(4)鞘層電壓(有時亦稱為「鞘層電壓降」)，Vsh，被定義為電漿與相鄰表面(例如基板或腔室壁)之間電位差的絕對值；及(5)基板電位是面向電漿的基板表面的電位。
將複合負載410描述為標準電漿模型，其將處理電漿101表示為三個串聯元件。第一元件是鄰近基板103的排斥電子的陰極鞘層(有時亦稱為「電漿鞘層」或簡稱為「鞘層」)。陰極鞘層由習知的三部分電路元件表示，包括：(a)二極體DSH，其在打開時表示鞘層的崩潰，(b)電流源Ii，表示在鞘層存在的情況下流向基板的離子電流，及(c)電容器CSH(例如約100-300pF)，其表示偏壓週期的主要部分的鞘層(例如第2A圖所示波形的離子電流階段)，在此期間產生離子加速及蝕刻。第二元件是由單個電阻器Rplasma(例如，電阻器412
Figure 111121797-A0305-02-0019-2
5-10歐姆)表示的體電漿。第三元件是形成在腔室壁上的電子排斥壁鞘層。壁鞘層同樣由三部分電路元件表示，包括：(a)二極體Dwall，(b)表示流向壁的離子電流的電流源Iwall，及(c)電容器Cwall(例如約5-10nF)，其主要在電極處波形的ESC再充電階段期間表示壁鞘層。接地金屬壁的內表面亦可塗有介電材料的薄層，其可提供串聯耦合在複合負載負載410與接地節點414之間的電容（未示出），如約300-1000nF。ESC組件（例如，基板支撐件105）的寄生電容及雜散電容及ESC組件的電感對於本文所述且未在第4圖中示出的電壓提升方案而言可能並不重要。在某些情況下，在決定某些電部件的值（如電容元件152的電容、C ESC的電容等）及/或在電極處形成的波形的特徵（例如，電壓位準、持續時間及/或射頻信號）時，可考慮該等因素（及其他因素）。
電容元件152可實施為一或更多個電容器，如陶瓷電容器及/或多層介電電容器。例如，電容元件152可包括在網路中耦合在一起的多個電容器，如並聯網路及/或串聯網路。在某些情況下，電容元件152可被額定為在高電壓下工作，如高於10 kV的電壓位準。電容元件152可具有500皮法(pF)到1奈法(nF)範圍內的電容。電容元件152的電容值可接近或高於C ESC及/或C SH。亦即，電容元件可具有等於或大於處理室的基板支撐電容（例如，C ESC）或鞘層電容（例如，C SH）中的至少一個的電容。
電容元件152可透過至少一個開關402（例如，開關402c）選擇性地耦合至處理室的電極（例如，輸入節點408）。電容元件152可選擇性地耦合到電壓源404及接地節點414，例如，透過至少一個開關402（例如，開關402d、402e及402f）。電容元件152及電壓源404可選擇性地與電極（例如，輸入節點408）並聯耦合。亦即，電容元件152及電壓源404可選擇性地彼此並聯耦合到電極。在某些態樣中，電容元件152是與基板支撐電容(C ESC)及/或鞘層電容(C SH)分離的電部件。在某些情況下，電容元件152可與波形產生器組件150（如電壓源404及/或電流源406）整合及/或共處一地。在某些情況下，電容元件152可與基板支撐電容(C ESC)及/或鞘層電容(C SH)整合及/或共處一地，以提供如本文所述的合適的升壓電壓。
電容元件152可提供獨立於電漿的體電子源。在某些情況下，電容元件152可透過減少從電漿消耗的體電子以在電極處建立DC偏壓來提高電漿的可持續性及穩定性。
開關402可實施為高壓固態繼電器。在某些情況下，可將開關402實現為高壓多工器及/或解多工器。在該實例中，開關402可包括第一開關402a、第二開關402b、第三開關402c、第四開關402d、第五開關402e及第六開關402f。第一開關402a可耦合在電壓源404與輸入節點408之間，輸入節點408可電耦合到電極或表示電極。第二開關402b可耦合在輸入節點408與接地節點414之間。第三開關402c可耦合在電容元件152的第一端子416與輸入節點408之間。第四開關402d可耦合在電容元件152的第二端子418與輸入節點408之間。第五開關402e可耦合在電容元件152的第一端子416與接地節點414之間。第六開關402f可耦合在電容元件152的第二端子418與接地節點414之間。
在某些情況下，開關402的狀態（例如，斷開或閉合）可由系統控制器126控制。例如，系統控制器126可與開關402的控制輸入（未示出）通信，使得來自系統控制器126的控制信號切換開關402的狀態。系統控制器126可利用施加到相應開關的單獨控制信號來控制每個開關402的單獨狀態。如本文參考第5及6A-6C圖進一步描述的，開關402可被配置成在第一階段（可稱為ESC再充電階段）期間將電容元件152及電壓源404耦合到電極（例如，輸入節點408），在第二階段（可稱為電壓拒絕階段）期間將電容元件152及電極耦合到接地節點414，且在第三階段（可稱為電壓提升階段）期間將電容元件152耦合到電極。在多個態樣中，第二階段可產生在第一階段之後，且第三階段可產生在第二階段之後。對於某些態樣，開關402可在第二階段期間將電極從電容元件152及電壓源404去耦，且在第三階段期間將電極從接地節點去耦。
電壓源404可為波形產生器組件（例如，波形產生器組件150）的部件。亦即，波形產生器組件可包括電壓源404，電壓源404可包括脈衝電壓DC波形產生器及/或射頻產生器（亦稱為射頻信號產生器）。電壓源404可經由開關402之一（例如，開關402a）選擇性地耦合到電極（例如，輸入節點408）。例如，開關402a可串聯耦合在電壓源404與輸入節點408之間。
類似地，電流源406可為波形產生器組件的部件。電流源406可用於在離子電流階段期間實現斜坡電壓，例如，如本文參考第2A圖所述。電流源可被配置為在第四階段（例如，如第2A圖所示的離子電流階段）期間向處理室（例如，電極）施加離子補償電流。在多個態樣中，開關402可被配置為在第四階段期間將電容元件152耦合到處理室（例如，電極），此可產生在第三階段之後。電流源406可耦合到電極。在某些情況下，電壓源404、電流源406及電容元件152可並聯耦合到電極（例如，輸入節點408）。
熟習此項技術者將理解，電路400僅是一實例，且除了所示電路之外，或代替所示電路，可使用其他電路（例如第9圖及第10圖中所示的電路），以在電極處提供電壓提升，並減少電漿的體電子消耗。儘管為了便於理解，本揭示案中所描述的示例在本文是針對使用正電壓脈衝進行基板處理來描述的，但是本揭示案的各態樣亦可應用於使用負電壓脈衝來在電極處形成波形。
根據本揭示案某些實施例，第5圖為時序圖500，示出了電路400的開關402（分別標記為S1-S6）的狀態，且第6A-6C圖為電路圖，示出了第5圖所示對應階段的開關402的狀態。
參考第5圖，可在第一階段502、第二階段504、第三階段506及第四階段508中形成電極處的波形。第一階段502可花費20奈秒(ns)到2000 ns，以允許在晶圓表面收集足夠的電子。第二階段504及/或第三階段506可花費數十奈秒到數百奈秒，如20奈秒到500奈秒。第四階段508可佔用波形週期的50%以上，如波形週期的85~90%。電壓函數的頻率範圍可從50kHz到5000kHz。
在第一階段502期間，開關402a、402d及402e（S1、S4及S5）閉合，以對基板支撐件105 (C ESC)及電漿鞘層電容（C SH及C wall）及電容元件152 (C boost)充電，如第6A圖所示。該等電容器的充電時間可能比第5圖所示的持續時間更短或更長。在第一階段502期間，第一開關402a被配置為閉合；第二開關402b被配置為斷開；第三開關402c被配置為斷開；第四開關402d被配置為閉合；第五開關402e被配置為閉合；且第六開關402f被配置為斷開。
在第一階段502期間，電容元件152、C ESC及C SH可充電至電壓V BOOST。由於第5圖所示波形的上升沿，電漿體電子被吸引到晶圓表面。例如，由於在另一個電極上有等量的正電荷，電子可能還沒有建立負DC鞘層電位。描繪為C ESC的等效電容可在晶圓表面與電極之間形成，且在電極上可有等量的正電荷來抵消由該等電子產生的場。
在第二階段504期間，第二開關402b及第六開關402f閉合，如第6B圖所示。第一開關402a、第四開關402d及第五開關402e被配置為在第二階段504期間斷開，並且第二開關402b及第六開關402f被配置為在第二階段期間閉合，以將電容元件152的第二端子418及輸入節點408耦合到接地節點414。實際上，基板支撐電容C ESC耦合到接地節點414。
當第二開關402b閉合時，電極處的電位可被強制至接地節點414處的電壓位準（如0伏）。由於電容器的電壓降不能瞬間改變，晶圓表面上的電壓變成負的，從而在晶圓表面上建立負的V dc。例如，在第二開關402b處於閉合狀態的情況下，電極處的電壓可降低到第一電壓位準。
第六開關402f閉合，並將連接的電容元件152的電位拉至接地。電容元件152的電位變成負電壓。在第二階段504期間，電容元件152可不耦合到輸入節點408及基板支撐件。第二開關402b閉合後晶圓表面上的負DC電壓(V dc)可透過使用下降沿ΔV的量值及C ESC與鞘層電容C sheath之間的比值來獲得近似： 其中，C sheath是與接地鞘層電容(C wall)串聯的晶圓鞘層電容(C SH)的電容。在某些情況下，由於接地鞘層電容(C wall)要大得多，因此C sheath可近似為晶圓鞘層電容(C SH)。
在第三階段506期間，第三開關402c及第六開關402f閉合，如第6C圖所示。在第三階段期間，第二開關402b被配置為斷開，第三開關402c被配置為閉合，使得電容元件152的第一端子416耦合到輸入節點408。隨著第三開關402c閉合，電容元件152可進一步將電極處的電壓降低到小於第一電壓位準的第二電壓位準。第三開關402c將電容元件152連接到輸入節點408，此可進一步增強晶圓表面上的Vdc並將Vdc拉為更大負值。
電極處的電壓可由下式給出：
Figure 111121797-A0305-02-0026-1
在某些情況下，｜VBOOST｜可能高於｜△V｜。例如，｜VBOOST｜可能是1750伏，且｜△V｜可能是1000伏。在該實例中，對於相同量的Vdc，電容元件152可將在晶圓表面上積累所需的電子數量減少2.75倍。
第四階段508為離子電流補償階段，其可如本文針對第2A及2B圖所述實施。在第四階段508期間，電極電壓可具有負斜率以補償離子電流。開關402的狀態可保持與在第三階段506結束時建立的狀態相同。換言之，在第四階段508期間，第三開關402c及第六開關402f可保持閉合。
即將進入的離子電流中和晶圓表面上的負放電，並使鞘層電容器(例如，CSH)放電。晶圓電壓可保持在恆定電壓，以提供如本文參考第2B圖及第3圖所述的單峰IED。電流源406可用於將電子泵送到電路以補償離子電流。如此，電流源在電極處形成了具有負斜率的電壓波形。在第四階段508，電漿離子轟擊晶圓表面並引發蝕刻反應。第四階段508可被認為是蝕刻週期，並且可儘可能長，以促進期望的蝕刻(例如，1000ns到10000ns)。該長度可能受到晶圓表面的充電速度或電流源的最大電壓（若進行電流補償）的限制。
可使用離子能量/通量診斷來校準離子補償電流(I ion)，或透過對電極電壓(V0)（例如，計算V0的時間導數）及鞘層電容值進行採樣來計算離子補償電流(I ion)： 其中C boost是電容元件152的電容。例如，前幾十到幾百個週期可用於採樣電極電壓並計算離子電流補償的I ion。隨後，可為隨後的週期實施電流補償。電流源406可被配置成回應於至少部分基於電容元件的電容在電極處測量的電壓隨時間的變化來調節離子補償電流，例如，如等式(3)所給出的。電容元件152的電容增加可減緩V dc的衰減。C boost可在額定電壓允許的範圍內儘可能大。
第7圖為說明提升電極處的電壓的方法700的製程流程圖。方法700可由電漿處理系統執行，如處理系統10。
在動作702處，在第一階段（例如，第一階段502）期間，電容元件（例如，電容元件152）及電壓源（例如，電壓源404）可耦合至安置在處理室（例如，處理室100）內的電極（例如，由輸入節點408表示）。例如，如第4圖所示，電容元件152及電壓源404可並聯耦合到電極。作為示例，關於電路400，第一開關402a、第四開關402d及第五開關402e可在第一階段期間閉合。在第一階段期間，第二開關402b、第三開關402c及第六開關402f斷開。
在動作704中，電容元件152及電極可在第二階段（例如，第二階段504）期間耦合至接地節點（例如，接地節點414）。在第二階段期間，電極可從電壓源及電容元件去耦。作為實例，關於電路400，第一開關402a、第四開關402d及第五開關402e在第二階段期間斷開。第二開關402b及第六開關402f在第二階段期間閉合，以將電容元件耦合到輸入節點（例如，輸入節點408）。隨著第二開關402b閉合，電極處的電壓可降低到第一電壓位準。
在動作706中，電容元件152可在第三階段（例如，第三階段506）期間耦合至電極。在第三階段期間，電極可從接地節點去耦。作為實例，關於電路400，第二開關402b可在第三階段期間斷開，並且第三開關可閉合以將電容元件152的第一端子416耦合到輸入節點408。隨著第三開關402c閉合，電極處的電壓可降低到小於第一電壓位準的第二電壓位準。
在動作708中，電流源（例如，電流源406）可在第四階段（例如，第四階段508）中向電極施加離子補償電流。在各態樣中，電容元件152可在第四階段期間耦合到電極。對於某些態樣，電流源可至少部分基於電容元件的電容，回應於在電極處測量的電壓隨時間的變化來調節離子補償電流，例如，如等式(3)所給出的。
在某些態樣，方法700亦可包括在安置於處理室中的基板支撐件（例如基板支撐件105）的基板支撐表面（例如基板支撐表面105A）上產生電漿。電漿及離子電流補償可有助於如本文所述的基板蝕刻。
在某些態樣，可調節充電電容元件耦合至電極的時序，例如，以產生多種離子能量及/或調節蝕刻週期中離子能量的寬度。
第8A圖示出了根據本揭示案的某些實施例，可在處理室的電極（例如，偏壓電極104及/或支撐基底107）處建立的示例電壓波形。如圖所示，與第2A圖及第5圖所示的波形相比，在第三階段閉合第三開關402c可能被延遲。例如，第二階段可具有比第2A圖及第5圖所示的持續時間更長的持續時間。利用電容元件的延遲耦合，可產生如第8B圖所示的具有兩種離子能量的IEDF。如圖所示，IEDF包括低能峰值802及高能峰值804。
對於某些態樣，電流源可與電容元件串聯耦合。例如，第9圖是根據本揭示案的某些實施例，可在電極處建立電壓提升的電漿處理系統（例如，處理系統10）的額外功能等效的簡化電路900。電流源406可經由開關402（例如，第三開關402c）選擇性地耦合到處理室（例如，電極），開關402可被配置為在第四階段期間將電流源耦合到處理室。在該實例中，電容元件152可選擇性地串聯耦合在電流源406及電極（例如，輸入節點408）之間。在電路900中，可排除第六開關402f。
可根據以下表達式調節離子電流：
因此，與電路400相比，電路900可實現更低的離子電流。
在某些態樣，可使用單獨的電壓源為電容元件充電。例如，第10圖是根據本揭示案的某些實施例的可在電極處建立電壓提升的電漿處理系統（例如，處理系統10）的額外功能等效的簡化電路1000。在電路1000中，電壓源可包括選擇性地耦合到電極（例如，輸入節點408）的第一電壓源404a及選擇性地耦合到電容元件152的第二電壓源404b。在該實例中，第六開關402f可與第二電壓源404b及第四開關402d並聯耦合。第五開關402e可串聯耦合在電容元件152與接地節點414之間。
在第一階段期間，第一開關402a、第四開關402d及第五開關402e可閉合，而第二開關402b、第三開關402c及第六開關402f可斷開。在第二階段期間，第六開關402f及第二開關402b可閉合，而第一開關402a、第三開關402c及第四開關402d可斷開。在第三階段期間，第三開關402c及第六開關402f可閉合，而第一開關402a、第二開關402b及第五開關402e可斷開。
在某些情況下，電容元件152及第二電壓源404b可用於補償離子電流。例如，第三開關402c可在第四階段的中間閉合，以在離子電流補償階段產生電壓的逐步下降。
類似於電壓三倍器及四倍器的概念，多級升壓電容可用於進一步增加晶圓DC電壓。此種實施例可使用更多的開關及/或繼電器。
應瞭解，本文所述的技術及裝置可減少形成DC偏壓所消耗的電漿電子數量。因此，本文所述的技術及設備可提高電漿穩定性，並擴展用於基板處理的可實現的最大離子能量。
此處使用的術語「耦合」是指兩個物體之間的直接或間接耦合。例如，若物體A實體接觸物體B及物體B接觸物體C，則物體A與C仍然可被認為是彼此耦合的——即使物體A及C彼此沒有直接實體接觸。例如，第一物體可耦合到第二物體，即使第一物體從未與第二物體直接實體接觸。
儘管前述內容針對本揭示案的實施例，但在不脫離本揭示案基本非常的情況下，可設計出本揭示案的其他及進一步的實施例，其範圍由所附申請專利範圍決定。
10:處理系統 100:處理室 101:電漿 103:基板 103A:基板 103B:基板 104:偏壓電極 105:基板支撐件 105A:基板支撐表面 106:傳輸線 107:支撐基底 108:襯墊 109:電漿屏 110:石英管 111:絕緣板 112:接地板 113:腔室主體 114:邊緣環 115:邊緣控制電極 119:處理氣體源 120:真空出口 122:側壁 123:腔室蓋 124:腔室基底 126:系統控制器 128:氣體入口 129:處理容積 129A: 132:升降銷 133:CPU 134:記憶體 135:支援電路 136:基板支撐組件 138:支撐軸 150:波形產生器組件 151:濾波器 152:電容元件 155:DC電源 157:功率傳輸線 158:功率傳輸線 196:第一源組件 197:第二源組件 198:第三源組件 225:電壓波形 230:電壓波形 302:單能量峰 400:電路 402a:開關 402b:開關 402c:開關 402d:開關 402e:開關 402f:開關 404:電壓源 406:電流源 408:輸入節點 410:複合負載 412:電阻器 414:接地節點 416:第一端子 418:第二端子 500: 502:第一階段 504:第二階段 506:第三階段 508:第四階段 700:方法 702:操作 704:操作 706:操作 708:操作 802:低能峰值 804:高能峰值 900:電路 1000:電路 C BOOST:電容元件 C SEC: C SH:電漿鞘層電容 C WALL:電漿鞘層電容 D SH:二極體 D WALL:二極體 I i:電流源 I SOURCE: I WALL:電流源 I i:電流源 R PLASMA:電阻器 S1:開關 S2:開關 S3:開關 S4:開關 S5:開關 S6:開關 T P: V:電壓 V SOURCE:電壓 V1:電壓 V2:電壓 X:X方向 Y:Y方向 Z:Z方向
為便於詳細理解本揭示案的上述特徵，可參考實施例對上文簡要概述的本揭示案進行更具體的描述，其中一些實施例在附圖中進行了說明。然而，要注意，附圖僅示出了示例性實施例，因此不應被認為是對其範疇的限制，且可允許其他等效的實施例。
第1圖是根據一或更多個實施例的處理系統的橫剖面示意圖，該系統被配置為實施本文所述的方法。
第2A圖示出根據一或更多個實施例可施加至處理室的電極的電壓波形。
第2B圖示出了由於施加至處理室電極的電壓波形而在基板上建立的電壓波形。
第3圖示出了離子能量分佈(ion energy distribution; IED)的一實例。
第4圖示出了根據本揭示案某些實施例的可在電極處建立電壓提升的電漿處理系統的功能等效簡化電路。
第5圖為時序圖，示出了根據本揭示案某些實施例的電漿處理系統的開關狀態。
第6A-6C圖是根據本揭示案的某些實施例，圖示第5圖所示對應階段期間開關狀態的電路圖。
第7圖為圖示在電極處建立升壓的方法的製程流程圖。
第8A圖示出了根據本揭示案的某些實施例可在處理室的電極處建立的額外電壓波形。
第8B圖示出了由於施加至處理室電極的電壓波形而在基板上建立的額外電壓波形。
第9圖為根據本揭示案某些實施例的電漿處理系統的額外功能等效簡化電路。
第10圖是根據本揭示案的某些實施例，具有用於升壓電容器的獨立電壓源的電漿處理系統的額外功能等效簡化電路。
為便於理解，儘可能使用相同的元件符號來標識圖中相同的元件。預期在一個態樣中揭示的元件可有益地用於其他態樣，而無需具體敘述。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
400:電路
402a:開關
402b:開關
402c:開關
402d:開關
402e:開關
402f:開關
404:電壓源
406:電流源
408:輸入節點
410:複合負載
412:電阻器
414:接地節點
416:第一端子
S1:開關
S2:開關
S3:開關
S4:開關
S5:開關
S6:開關
133:CPU
134:記憶體
135:支援電路
126:系統控制器
105:基板支撐件
152:電容元件

Claims (20)

  1. 一種處理一基板的方法，包括以下步驟： 在一第一階段期間，將一電容元件及一電壓源耦合到安置在一處理室內的一電極，其中該電容元件及該電壓源並聯耦合到該電極； 在一第二階段期間將該電容元件及該電極耦合到一接地節點；及 在一第三階段期間將該電容元件耦合到該電極。
  2. 如請求項1所述的方法，進一步包括以下步驟： 在安置在該處理室中的一基板支撐件的一基板支撐件表面上產生一電漿，該基板支撐件包括該電極及安置在該電極與該基板支撐件表面之間的一介電層； 其中在該第二階段期間的耦合之步驟進一步包括以下步驟：將該電極從該電壓源及該電容元件去耦；及 其中在該第三階段期間的耦合之步驟進一步包括以下步驟：將該電極從該接地節點去耦。
  3. 如請求項1所述的方法，其中在該第一階段期間的耦合之步驟包括以下步驟： 閉合耦合在該電壓源與一輸入節點之間的一第一開關，該輸入節點電耦合到該電極； 閉合耦合在該電容元件的一第一端子與該輸入節點之間的一第二開關；及 閉合耦合在該電容元件的一第二端子與該接地節點之間的一第三開關。
  4. 如請求項3所述的方法，其中在該第一階段期間的耦合之步驟進一步包括以下步驟： 斷開耦合在該輸入節點與該接地節點之間的一第四開關； 斷開耦合在該電容元件的該第一端子與該接地節點之間的一第五開關；及 斷開耦合在該電容元件的該第二端子與該輸入節點之間的一第六開關。
  5. 如請求項4所述的方法，其中在該第二階段期間的耦合之步驟包括以下步驟： 斷開該第一開關、該第二開關及該第三開關；及 閉合該第四開關及該第五開關，以將該電容元件的該第一端子及該輸入節點耦合到該接地節點。
  6. 如請求項5所述的方法，其中在該第三階段期間的耦合之步驟包括以下步驟： 斷開該第四開關；及 閉合該第六開關以將該電容元件的該第二端子耦合到該輸入節點。
  7. 如請求項1所述的方法，進一步包括以下步驟：在一第四階段期間透過使用一電流源向該電極施加一離子補償電流。
  8. 如請求項7所述的方法，其中在該第四階段期間，該電容元件耦合到該電極。
  9. 如請求項7所述的方法，進一步包括以下步驟： 在安置在該處理室中的一基板支撐件的一基板支撐件表面上產生一電漿，該基板支撐件包括該電極及安置在該電極與該基板支撐件表面之間的一介電層；及 其中施加該離子補償電流之步驟包括以下步驟：回應於至少部分基於該電容元件的一電容在該電極處量測的一電壓隨時間的變化來調節該離子補償電流。
  10. 如請求項1所述的方法，其中： 該第二階段期間的耦合之步驟包括以下步驟：將該電極處的一電壓降低到一第一電壓位準；及 該第三階段期間的耦合之步驟包括以下步驟：將該電極處的一電壓降低到小於該第一電壓位準的一第二電壓位準。
  11. 一種電漿處理系統，包括： 複數個開關； 安置在一處理室內的一電極； 一電壓源，經由該複數個開關中的一個選擇性地耦合到該電極；及 一電容元件，經由該複數個開關中的一個開關選擇性地耦合到該電極，其中該電容元件及該電壓源並聯耦合到該電極，並且其中該複數個開關被配置為： 在一第一階段期間將該電容元件及該電壓源耦合到該電極， 在一第二階段期間將該電容元件及該電極耦合到一接地節點，及 在一第三階段期間將該電容元件耦合到該電極。
  12. 如請求項11所述的電漿處理系統，其中： 該處理室包括一基板支撐件，該基板支撐件包括安置在該電極上的一介電層； 其中該複數個開關被配置成： 在該第二階段期間，將該電極從該電容元件及該電壓源去耦，及 在該第三階段期間，將該電極從該接地節點去耦。
  13. 如請求項12所述的電漿處理系統，其中該複數個開關包括： 一第一開關，耦合在該電壓源及電耦合到該電極的一輸入節點之間，其中該第一開關被配置為在第一階段期間閉合； 一第二開關，耦合在該電容元件的一第一端子與該輸入節點之間，其中該第二開關被配置為在該第一階段期間閉合；及 一第三開關，耦合在該電容元件的一第二端子與該接地節點之間，其中該第三開關被配置為在該第一階段期間閉合。
  14. 如請求項13所述的電漿處理系統，其中該複數個開關包括： 一第四開關，耦合在該輸入節點與該接地節點之間，其中該第四開關被配置為在該第一階段期間斷開； 一第五開關，耦合在該電容元件的該第一端子與該接地節點之間，其中該第五開關被配置為在該第一階段期間斷開；及 一第六開關，耦合在該電容元件的該第二端子與該輸入節點之間，其中該第六開關被配置為在該第一階段期間斷開。
  15. 如請求項14所述的電漿處理系統，其中： 該第一開關、該第二開關及該第五開關被配置為在該第二階段期間斷開；及 該第四開關及該第五開關被配置為在該第二階段期間閉合，以將該電容元件的該第一端子及該輸入節點耦合到該接地節點。
  16. 如請求項15所述的電漿處理系統，其中： 該第四開關被配置為在該第三階段期間斷開；及 該第六開關被配置為在該第三階段期間閉合，以將該電容元件的該第二端子耦合到該輸入節點。
  17. 如請求項11所述的電漿處理系統，進一步包括： 耦合到該電極的一電流源；及 其中該電流源被配置成在一第四階段期間向該處理室施加一離子補償電流。
  18. 如請求項17所述的電漿處理系統，其中該複數個開關被配置為在該第四階段期間將該電容元件耦合到該處理室。
  19. 如請求項17所述的電漿處理系統，其中： 該處理室包括一基板支撐件，該基板支撐件包括安置在該電極上的一介電層；及 該電流源被配置成至少部分地基於該電容元件的該電容，回應於在該電極處量測的一電壓隨時間的變化來調節該離子補償電流。
  20. 如請求項11所述的電漿處理系統，該複數個開關被配置為： 在該第二階段期間將該電極耦合到該接地節點，以將該電極處的一電壓降低到一第一電壓位準；及 在該第三階段期間將該電容元件耦合到該電極，以將該電極處的該電壓降低到小於該第一電壓位準的一第二電壓位準。
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