KR20220027913A - 향상된 텅스텐 증착 충진을 위한 텅스텐의 원자층 에칭 - Google Patents

향상된 텅스텐 증착 충진을 위한 텅스텐의 원자층 에칭 Download PDF

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Abstract

기판 내에 배치된 피처를 충진하는 방법이 제공된다. 방법은 (a) 제 1 금속의 노출된 표면을 형성하도록 제 1 프로세스 챔버의 피처의 상단에서 제 1 금속의 제 1 부분을 제거하도록 피처 내에서 제 1 금속을 에칭하는 단계; 및 (b) 제 2 프로세스 챔버에서 미리 결정된 두께로 피처 내 제 1 금속의 노출된 표면 상단에 제 2 금속을 선택적으로 증착하는 단계를 포함하고, 제 1 금속을 에칭하는 단계 및 제 2 금속을 선택적으로 증착하는 단계는 노출된 표면을 산소와 콘택트시키지 않고 수행된다.

Description

향상된 텅스텐 증착 충진을 위한 텅스텐의 원자층 에칭{ATOMIC LAYER ETCHING OF TUNGSTEN FOR ENHANCED TUNGSTEN DEPOSITION FILL}
반도체 제조 프로세스들은 종종 콘택트들 또는 상호접속부들을 형성하도록, 비아들 또는 트렌치들과 같은 피처들 내로의 텅스텐과 같은 금속들의 증착을 수반한다. 그러나, 디바이스들이 축소됨에 따라, 피처들은, 특히 진보된 로직 및 메모리 애플리케이션들에서, 보다 작아지고 충진되기가 보다 어려워진다.
기판들 상의 피처들을 충진하는 방법들이 본 명세서에 제공된다. 일 양태는 (a) 제 1 양의 금속을 피처 내로 증착하는 단계; 및 (b) 피처의 내부 구역에 대한 피처의 개구에서 또는 개구 근방에서, (i) 금속을 할로겐-함유 가스에 노출하여 증착된 금속의 표면을 개질함으로써; 그리고 (ii) 선택적으로 금속을 에칭하도록 개질된 표면을 활성화 가스에 노출시킴으로써, 금속을 지향성으로 (directionally) 에칭하는 단계에 의해 기판 상의 피처들을 충진하는 방법을 수반한다. 방법은 단계 (a) 및 단계 (b) 를 반복하는 단계를 더 포함할 수도 있다.
다양한 실시예들에서, 금속은 티타늄, 탄탈륨, 니켈, 코발트, 또는 몰리브덴 중 하나를 포함한다. 일부 실시예들에서, 금속은 텅스텐을 포함한다.
일부 실시예들에서, 할로겐-함유 가스는 염소, 브롬, 요오드, 황 헥사플루오라이드, 실리콘 테트라플루오라이드, 붕소 트리클로라이드, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 일부 실시예들에서, 활성화 가스는 네온, 크립톤, 아르곤, 또는 이들의 조합들과 같은 불활성 가스이다.
방법은 동작 (i) 및 동작 (ii) 중 적어도 하나 동안 바이어스를 인가하는 단계를 더 포함할 수도 있다. 바이어스 전력은 문턱값 바이어스 전력 미만일 수도 있다. 바이어스 전력은 약 80 Vb 미만일 수도 있다.
다양한 실시예들에서, 단계 (b) 는 자기-제한 반응을 포함한다. 일부 실시예들에서, 기판은 상이한 사이즈의 개구들을 가진 피처들을 포함한다. 피처는 적어도 3:1의 종횡비를 가질 수도 있다. 일부 실시예들에서, 개구는 20 ㎚ 미만의 폭을 갖는다.
일부 실시예들에서, 단계 (a) 및 단계 (b) 는 진공을 파괴하지 않고 수행된다. 일부 실시예들에서, 단계 (a) 및 단계 (b) 는 동일한 챔버 내에서 수행된다. 일부 실시예들에서, 단계 (a) 및 단계 (b) 는 동일한 툴의 상이한 챔버들 내에서 수행된다.
방법은 동작 (i) 및 동작 (ii) 중 적어도 하나 동안 플라즈마를 점화하는 단계를 더 포함할 수도 있다. 플라즈마 전력은 약 0 W 내지 약 1000 W일 수도 있다.
또 다른 양태는 (a) 피처를 텅스텐으로 부분적으로 충진하는 단계; (b) 기판을 할로겐-함유 가스 및 활성화 가스의 교번하는 펄스들에 노출시킴으로써 피처의 개구에서 또는 개구 근방에서 텅스텐을 지향성으로 에칭하는 단계; 및 (c) 피처를 텅스텐으로 충진하는 단계를 포함하는 방법을 수반할 수도 있다.
일부 실시예들에서, 바이어스는 단계 (b) 동안 인가된다. 일부 실시예들에서, 바이어스는 문턱값 바이어스 전력으로 (b) 동안 인가된다.
다양한 실시예들에서, 단계 (a) 및 단계 (b) 는 진공을 파괴하지 않고 수행된다. 일부 실시예들에서, 단계 (a) 및 단계 (b) 는 동일한 챔버 내에서 수행된다. 방법은 단계 (a) 및 단계 (b) 를 반복하는 단계를 더 포함할 수도 있다. 피처를 충진하는 단계는 단계 (a) 및 단계 (b) 를 반복하는 단계를 포함할 수도 있다.
텅스텐은 CVD에 의해 증착될 수도 있다. 일부 실시예들에서, 텅스텐은 ALD (atomic layer depostion) 에 의해 증착된다. 텅스텐은 기판을 텅스텐-함유 전구체 및 환원제의 교번하는 펄스들에 노출시킴으로써 증착될 수도 있다. 텅스텐은 염소-함유 텅스텐 전구체를 사용하여 증착될 수도 있다. 일부 실시예들에서, 텅스텐은 불소-프리 (free) 텅스텐이다.
또 다른 양태는 반도체 기판들을 프로세싱하기 위한 장치를 수반하고, 장치는: 샤워헤드 및 기판 지지부를 포함한 프로세스 챔버, 플라즈마 생성기, 및 적어도 하나의 프로세서와 메모리를 가진 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결되고, 적어도 하나의 프로세서는 플로우-제어 하드웨어와 적어도 작용적으로 연결되고, 그리고 메모리는: 기판 상에 텅스텐을 증착하도록 챔버에 텅스텐-함유 전구체 및 환원제를 도입하기 위한 머신-판독가능 인스트럭션; 텅스텐의 표면을 개질하도록 할로겐-함유 가스를 도입하기 위한 머신-판독가능 인스트럭션; 및 텅스텐의 개질된 표면의 적어도 일부를 에칭하도록 활성화 가스를 도입하고 플라즈마를 점화하기 위한 머신-판독가능 인스트럭션을 저장한다.
기판 지지부는 바이어스를 포함할 수도 있고, 그리고 메모리는 인스트럭션 (iii) 동안 약 80 Vb 미만의 바이어스 전력을 설정하기 위한 머신-판독가능 인스트럭션들을 더 저장할 수도 있다. 일부 실시예들에서, 메모리는 인스트럭션 (ii) 동안 플라즈마를 점화하기 위한 머신-판독가능 인스트럭션들을 더 저장한다.
일부 실시예들에서, 메모리는 사이클들로 인스트럭션 (ii) 및 인스트럭션 (iii) 을 반복하기 위한 머신-판독가능 인스트럭션들을 더 저장한다. 일부 실시예들에서, 메모리는 인스트럭션 (ii) 및 인스트럭션 (iii) 을 수행한 후에, 인스트럭션 (i) 을 반복하기 위한 머신-판독가능 인스트럭션들을 더 저장한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 기판 상의 막의 원자층 에칭의 예의 개략적인 예시이다.
도 2는 특정한 개시된 실시예들의 동작들을 겪는 피처의 개략적인 예시이다.
도 3은 특정한 개시된 실시예들에 따라 수행된 동작들을 도시한 프로세스 흐름도이다.
도 4는 아르곤 이온들을 사용하는 텅스텐의 계산된 수직 입사 스퍼터 수율의 그래프이다.
도 5는 특정한 개시된 실시예들에 따라 수행된 동작들의 예를 도시한 개략적인 타이밍도이다.
도 6은 특정한 개시된 실시예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 7은 특정한 개시된 실시예들을 수행하기 위한 예시적인 프로세스 장치의 개략도이다.
도 8은 염소화 바이어스 전력에 대한 텅스텐의 에칭 레이트들에 대해 수집된 실험 데이터의 그래프이다.
도 9a는 텅스텐을 가진 피처의 이미지이다.
도 9b는 특정한 개시된 실시예들에 따라 증착된 텅스텐을 가진 피처의 이미지이다.
이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 완전한 이해를 제공하도록 언급된다. 개시된 실시예들은 이들 구체적인 상세들의 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들과 함께 기술될 것이지만, 이는 개시된 실시예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
반도체 제조 프로세스들은 종종 콘택트들 또는 상호접속부들을 형성하도록, 비아들 또는 트렌치들과 같은 피처들 내로의 금속들의 증착을 수반한다. 텅스텐은 종종 CVD (chemical vapor deposition) 를 사용하여 이러한 피처들 내로 증착되고, 충진될 피처들을 포함한 기판은 피처들 내로 텅스텐을 증착하도록 텅스텐-함유 전구체 및 환원제에 노출된다. 그러나, 디바이스들이 축소됨에 따라, 피처들은, 특히 진보된 로직 및 메모리 애플리케이션들에서, 보다 작아지고 CVD에 의해 충진되기가 보다 어려워진다. 예를 들어, 피처들은 적어도 약 3:1과 같은 고 종횡비를 가질 수도 있다. 일부 피처들은 약 20 ㎚ 미만의 작은 개구를 가질 수도 있다. 일부 피처들은 또한 도 2에 대해 이하에 더 기술되는 재차 들어간 피처 프로파일을 포함할 수도 있다. 진보된 기술 노드들의 피처들에 대해, 피처의 개구 또는 개구 근방에서의 증착 레이트는 피처의 하단부에서의 증착 레이트보다 빠를 수도 있고, 이는 개구로 하여금 전체 피처가 충진되기 전에 폐쇄되게 하고, 피처 내에 보이드 또는 갭을 남긴다. 이러한 갭들의 존재는 반도체 디바이스의 성능 및 신뢰도, 그리고 결국 반도체 제품에 유해할 수도 있다.
부가적으로, 일부 기판들은 다양한 사이즈들의 피처들을 포함할 수도 있다. 그 결과, 피처들은 충진되거나 피처들의 개구들은 보다 큰 피처들보다 작은 피처들 내에서 보다 신속하게 폐쇄되고, 그리고 보다 큰 피처들은 완전히 충진되지 않을 수도 있다. 피처들의 작은 개구 및 고 종횡비는 또한 피처 내에서 텅스텐의 컨포멀하지 않은 (non-conformal) 증착을 유발할 수도 있다. 부가적으로, 종래의 증착 기법들 및 피처 상의 컨포멀하지 않은 커버리지에 기인한 하부 배리어 또는 접착제 층의 가능한 오버행 (overhang) 에 의해 유발된 재차 들어간 피처 프로파일들에서, 피처는 순 (net) 재차 들어간 측벽 프로파일을 가질 수도 있고, 이는 피처의 완전한 충진을 어렵게 만든다.
작은 개구들을 가진 피처들 내로 텅스텐을 증착하는 일 방법은 리모트 플라즈마 생성기에서 생성된 불소-함유 종과 같은 반응성 종에 부분적으로 충진된 피처를 노출시키는 것 및 피처의 개구에서 이전에 증착된 텅스텐을 제거하고 이에 따라 피처 내로의 텅스텐의 추가 증착을 허용하기 위해서 피처를 개방하도록 대량 이송 제한된 프로세스 레짐 (regime) 으로 동작하고, 이에 따라 완전한 보이드-프리 충진을 용이하게 하는 것을 포함한다. 그러나, 이러한 방법들은 작은 피처들 내로 보이드-프리 텅스텐을 증착하는데 있어서 효과적일 수도 있지만, 보다 큰 피처를 충진하도록 사용되는 증착량 및 에칭 프로세스들은 가변할 수도 있다. 부가적으로, 에칭 조건들이 매우 많은 텅스텐을 에칭하는 것을 방지하기 위해서 조절되도록, 불소-함유 반응성 종은 매우 반응성이고 따라서 텅스텐을 신속하게 에칭한다. 증착된 텅스텐 전체가 제거된다면, 피처를 충진하도록 텅스텐을 사용하여 노출된 표면을 차후에 재-핵생성하는 것이 어렵게 된다. 예를 들어, 모든 텅스텐을 증착하기 전에, 피처는 티타늄 나이트라이드 배리어 층과 같은 배리어 층으로 종종 라이닝되고 (lined) 그리고 피처는 원자층 증착 (ALD) 과 같은 방법들에 의해 텅스텐 핵생성 층을 증착하도록 전구체들에 노출될 수도 있다. 그러나, 불소-함유 반응성 종이 불소-함유 반응성 종의 고 반응도 및 에칭 레이트에 기인하여 전체 핵생성 층을 제거한다면, 티타늄 나이트라이드 배리어 층은 노출되고 그리고 텅스텐은 다시 표면 상에 핵생성되고, 이에 따라 쓰루풋을 감소시킨다. 일부 실시예들에서, 불소-함유 반응성 종은 전체 배리어 층의 적어도 일부 또는 전체 배리어 층을 에칭할 수도 있고, 이는 텅스텐 핵생성 층의 일부가 기판 상에서 손실될 수도 있기 때문에 제 2 텅스텐 증착으로 하여금 불완전하게 할 수도 있다.
통합된 증착 및 원자층 에칭 (ALE) 프로세스를 사용하여 텅스텐으로 피처들을 충진하는 방법들이 본 명세서에 제공된다. ALE는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 제거하는 기법이다. 일반적으로, ALE는 임의의 적합한 기법을 사용하여 수행될 수도 있다. 원자층 에칭 기법들의 예들은 2014년 11월 11일에 허여된 미국 특허 제 8,883,028 호; 및 2014년 8월 19일에 허여된 미국 특허 제 8,808,561 호에 기술되고, 이들은 예시적인 원자층 에칭 기법들을 기술하는 목적들을 위해 참조로서 본 명세서에 인용된다. 다양한 실시예들에서, ALE는 플라즈마를 사용하여 수행될 수도 있거나, 열적으로 수행될 수도 있다. "ALE 사이클"의 개념은 본 명세서의 다양한 실시예들의 논의와 관련된다. 일반적으로 ALE 사이클은 모노레이어를 에칭하는 것과 같이, 에칭 프로세스를 1회 수행하도록 사용된 동작들의 최소 세트이다. 일 사이클의 결과는 기판 표면 상의 막 층의 적어도 일부가 에칭된다는 것이다. 통상적으로, ALE 사이클은 반응성 층을 형성하기 위한 개질 동작, 뒤이어 이 개질된 층만을 제거하거나 에칭하기 위한 제거 동작을 포함한다. 사이클은 반응물질들 또는 부산물들 중 하나를 스윕핑하는 (sweeping) 것과 같은 특정한 부수적인 동작들을 포함할 수도 있다. 일반적으로, 사이클은 동작들의 고유의 시퀀스의 일 예를 포함한다. 예로서, ALE 사이클은 다음의 동작들을 포함할 수도 있다: (i) 플라즈마 내에 있을 수도 있는 반응물질 가스의 전달, (ii) 챔버로부터 반응물질 가스의 퍼지, (iii) 제거 가스 및 선택 가능한 플라즈마의 전달, 및 (iv) 챔버의 퍼지. 일부 실시예들에서, 에칭은 토포그래피 (topography) 및/또는 피처들을 가진 기판과 같은 기판 상에서 컨포멀하지 않게 수행될 수도 있다.
도 1은 ALE 사이클의 2 개의 예시적인 개략적인 예시들을 도시한다. 도면들 (171a 내지 171e) 은 일반적인 ALE 사이클을 도시한다. 171a에서, 기판이 제공된다. 171b에서, 기판의 표면이 개질된다. 171c에서, 기판을 개질하도록 사용된 화학물질이 퍼지된다. 171d에서, 개질된 층이 에칭된다. 171e에서, 개질된 층이 제거된다. 유사하게, 도면들 (172a 내지 172e) 은 텅스텐 막을 에칭하기 위한 ALE 사이클의 예를 도시한다. 172a에서, 많은 텅스텐 원자들을 포함한 텅스텐 기판이 제공된다. 172b에서, 반응물질 가스 염소가 기판에 도입되고, 이는 기판의 표면을 개질한다. 일부 실시예들에서, 염소 반응물질은 또한 텅스텐 기판의 다이렉트 에칭을 유발하지 않을 수도 있는 플라즈마 내의 원자 염소로서 전달될 수도 있다. 172b의 개략도는 일부 염소가 기판의 표면 상에 흡착된다는 것을 예로서 도시한다. 염소 (Cl2) 가 도 1에 도시되지만, 임의의 염소-함유 화합물 또는 다른 적합한 반응물질이 사용될 수도 있다. 172c에서, 반응물질 가스 염소가 챔버로부터 퍼지된다. 172d에서, 제거 가스 아르곤은 기판의 개질된 표면을 제거하도록 Ar+ 플라즈마 종 및 화살표들에 의해 나타낸 바와 같이 지향성 플라즈마로 도입된다. 활성화된 에칭은 기판의 일 모노레이어를 한 번에 말끔히 에칭하기 (etch away) 위해서 흡착 종 (예를 들어, Cl 종) 을 에너자이징하도록 (energize) 스퍼터링 문턱값 이하의 에너지로 동작하는 불활성 이온들 (예를 들어, Ar+) 의 사용을 수반한다. 이 동작 동안, 바이어스는 기판을 향하여 이온들을 끌어당기도록 기판에 인가된다. 172e에서, 챔버는 퍼지되고 그리고 부산물들은 제거된다.
ALE 프로세스들에 대한 에칭 레이트는 불소-기반 리모트 플라즈마 에칭의 에칭 레이트보다 낮지만, ALE는 표면 반응들의 자기-제한 특성에 기인하여 보다 균일하게 에칭한다. 따라서, ALE 프로세스들은, 피처의 표면으로부터 재료를 완전히 에칭하는 것을 방지하기 위해서 사이클 각각에서 제거된 재료의 양이 매우 신속하게 에칭되지 않고 그리고 제한되도록 특히 보다 큰 피처들 내의 에칭 동작들에 대한 보다 많은 제어를 제공한다. 본 명세서에 기술된 증착 프로세스들은 챔버의 압력 및 기판의 온도를 토글링함으로써 (toggling) 제어될 수도 있고, 그 양자는 ALE 동안 개질 화학물질의 흡착에 영향을 준다. 프로세스들은 또한 ALE에서 수행된 하나 이상의 동작들 동안 기판 바이어스를 조절함으로써 그리고 개질 화학물질 플로우 및 화학반응을 조절함으로써 제어될 수도 있다. 증착 프로세스들은 또한 피처들 내로 증착될 금속의 화학반응에 의존할 수도 있다.
개시된 실시예들은 ALD, CVD, PEALD (plasma enhanced ALD), PECVD (plasma enhanced CVD), 또는 PVD (physical vapor depostion) 를 포함한 임의의 적합한 방법에 의한 피처 내의 텅스텐과 같은 금속의 증착; 증착된 금속의 표면을 개질하도록 할로겐-함유 가스의 흡착 및 플라즈마에 대한 선택 가능한 노출; 개질된 표면을 제거하도록 활성화 가스에 대한 노출; 및 피처를 충진하도록 금속의 추가의 증착을 수반할 수도 있다. 도 2는 특정한 개시된 실시예들에 따른 다양한 동작들을 겪는 피처의 예시적인 개략적인 예시를 제공한다. 201에서, 피처 내에 컨포멀하게 (conformally) 증착된 TiN 배리어 층 (214) 및 TiN 배리어 층 (214) 위의 ALD에 의해 컨포멀하게 증착된 텅스텐 (216) 을 포함한 피처 (212) 를 가진 기판 (210) 이 도시된다. 203에서, 증착된 텅스텐 (216) 의 표면을 개질하도록 피처 (212) 가 할로겐-함유 가스에 노출된 후에, 피처 (212) 는 예컨대 저 바이어스를 사용함으로써 피처 (212) 의 개구 (218a) 또는 개구 (218a) 근방에서 텅스텐 (216) 을 지향성으로 에칭할 수도 있는, 아르곤 이온들 또는 네온, 또는 크립톤을 포함한 가스와 같은 활성화 가스에 노출된다. 205에서, 피처 (212) 는 개방되고, 피처 개구 (218b) 를 남긴다. 207에서, 피처 (212) 는 보이드-프리 텅스텐 충진된 피처를 생성하도록 CVD에 의해 텅스텐으로 차후에 충진된다.
도 3은 개시된 실시예들에 따른 방법의 동작들을 도시한 프로세스 흐름도를 제공한다. 이하의 기술이 텅스텐 피처 충진에 초점을 맞추지만, 본 개시의 양태들은 또한 다른 재료들로 피처들을 충진하기 위해 구현될 수도 있다. 예를 들어, 본 명세서에 기술된 하나 이상의 기법들을 사용한 피처 충진은, 다른 텅스텐-함유 재료들 (예를 들어, 텅스텐 나이트라이드 (WN) 및 텅스텐 카바이드 (WC)), 티타늄-함유 재료들 (예를 들어, 티타늄 (Ti), 티타늄 나이트라이드 (TiN), 티타늄 실리사이드 (TiSi), 티타늄 카바이드 (TiC), 및 티타늄 알루미나이드 (TiAl)), 탄탈륨-함유 재료들 (예를 들어, 탄탈륨 (Ta), 및 탄탈륨 나이트라이드 (TaN)), 몰리브덴-함유 재료들, 코발트-함유 재료들, 및 니켈-함유 재료들 (예를 들어, 니켈 (Ni) 및 니켈 실리사이드 (NiSi)) 을 포함한 다른 재료들을 사용하여 피처들을 충진하도록 사용될 수도 있다. 다양한 실시예들에서, 피처들은 텅스텐 대신에 또는 텅스텐과 조합하여 또 다른 금속으로 충진될 수도 있다. 예를 들어, 코발트 또는 몰리브덴이 피처들을 충진하도록 사용될 수도 있다.
도 3의 동작 301에서, 기판이 챔버에 제공된다. 기판은 상부 상에 증착된 유전체, 도전성, 또는 반도전성 재료와 같은 재료의 하나 이상의 층들을 가진 웨이퍼들을 포함한, 실리콘 웨이퍼, 예를 들어, 200-㎜ 웨이퍼, 300-㎜ 웨이퍼, 또는 450-㎜ 웨이퍼일 수도 있다. 패터닝된 기판은 좁은 그리고/또는 재차 들어간 개구부들, 피처들 내에서의 협착부들 (constriction), 및 고 종횡비들 중 하나 이상을 특징으로 할 수도 있는, 비아들 또는 콘택트 홀들과 같은 "피처들"을 가질 수도 있다. 피처들은 상기에 기술된 층들 중 하나 이상 내에 형성될 수도 있다. 피처의 일 예는 반도체 기판 또는 기판 상의 층 내의 홀 또는 비아이다. 또 다른 예는 기판 또는 층 내의 트렌치이다. 다양한 실시예들에서, 피처는 배리어 층 또는 접착 층과 같은, 하층을 가질 수도 있다. 하층들의 비제한적인 예들은 유전체 층들 및 도전성 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다.
애플리케이션의 예들은 로직 및 메모리 콘택트 충진, DRAM 매립된 워드 라인 충진, 수직으로 집적된 메모리 게이트/워드 라인 충진, 및 TSV들 (through-silicon vias) 을 사용한 3-D 집적을 포함한다. 본 명세서에서 기술된 방법들은 수직 피처들, 예컨대 텅스텐 비아들, 및 수평 피처들, 예컨대 VNAND (vertical NAND) 워드 라인들을 충진하도록 사용될 수 있다.
다양한 실시예들에서, 개시된 실시예들을 수행하는 것으로부터 제조된 기판들의 타입들은 개시된 실시예들을 수행하기 전에 기판 상의 피처들의 종횡비들에 의존할 수도 있다. 일부 실시예들에서, 동작 301에서 제공된 기판 상의 피처들은 적어도 약 2:1, 적어도 약 3:1, 적어도 약 4:1, 적어도 약 6:1, 적어도 약 10:1, 또는 그 이상의 종횡비를 가질 수도 있다. 피처는 또한 개구와 유사한 치수, 예를 들어, 약 5 ㎚ 내지 500 ㎚, 예를 들어 약 25 ㎚ 내지 약 300 ㎚의 개구 직경 또는 라인 폭을 가질 수도 있다. 개시된 방법들은 약 20 ㎚ 미만의 개구를 가진 피처들을 가진 기판들 상에서 수행될 수도 있다. "작은" 피처는 상대적인 용어들로 "큰" 피처의 개구 직경 또는 라인 폭 미만인 개구 직경 또는 라인 폭을 가진 피처로서 규정될 수도 있다. 큰 피처들은 작은 피처들의 임계 치수보다 적어도 1.5 배, 또는 적어도 2 배, 또는 적어도 5 배, 또는 적어도 10 배 또는 10 배 이상 보다 큰 임계 치수 또는 개구 직경을 가질 수도 있다. "작은" 피처들의 예들은 약 1 ㎚ 내지 약 2 ㎚의 개구 직경을 가진 피처들을 포함한다. "큰" 피처들의 예들은 약 수백 나노미터 내지 약 1 마이크로미터의 개구 직경을 가진 피처들을 포함한다.
비아, 트렌치 또는 다른 리세스된 피처는 충진되지 않은 피처 또는 피처로서 지칭될 수도 있다. 다양한 실시예들에 따라, 피처 프로파일은 점진적으로 좁아질 수도 있고 그리고/또는 피처 개구에 오버행을 포함할 수도 있다. 재차 들어간 프로파일은 피처의 하단부, 폐쇄된 단부, 또는 내부로부터 피처 개구로 좁아지는 프로파일이다. 재차 들어간 프로파일은, 확산 배리어의 증착과 같은, 이전의 막 증착에서 컨포멀하지 않은 막 단차 커버리지로 인한 오버행 및/또는 패터닝 동안 비대칭적인 에칭 동역학에 의해 생성될 수도 있다. 다양한 예들에서, 피처는 피처의 하단부 및/또는 중간의 폭보다 피처의 상단부에서 개구의 보다 좁은 폭을 가질 수도 있다.
동작 303에서, 텅스텐은 기판 상의 피처를 부분적으로 충진하도록 텅스텐-함유 전구체 및 환원제에 기판을 노출시킴으로써 기판 위에 증착된다. 예시적인 텅스텐-함유 전구체들은 WF6과 같은 텅스텐 플루오라이드들; 및 WCl6 , W(CO)6, 및 WCl5와 같은 텅스텐 클로라이드들을 포함할 수도 있는 텅스텐-함유 할라이드 전구체들을 포함한다. 일부 실시예들에서, 금속 유기 텅스텐-함유 전구체들이 사용될 수도 있다. 예시적인 환원제들은 수소, 보란들 (예컨대 B2H6), 실란들 (예컨대 SiH4), 및 게르만들 (예컨대 GeH4) 을 포함한다.
일부 실시예들에서, 텅스텐은 컨포멀하게 증착된다. 일부 구현예들에서, 동작 303은 텅스텐 핵생성 층의 증착, 이어서 벌크 증착을 수반한다.
ALD, CVD, PECVD, PEALD, 또는 PVD와 같은 텅스텐을 증착하기 위한 임의의 적합한 방법이 사용될 수도 있다. 본 명세서에 제공된 예에 대해, 텅스텐은 ALD에 의해 피처 내로 컨포멀하게 증착될 수도 있다. 예를 들어, 일부 실시예들에서, 텅스텐 핵생성 층은 ALD 또는 PNL (pulsed nucleation layer) 프로세스에 의해 텅스텐 핵생성 층을 형성하도록 텅스텐-함유 전구체와 하나 이상의 환원제들을 연속적으로 펄싱함으로써 증착된다. 일부 구현예들에서, 동작 303은, 예를 들어, 피처가 텅스텐 증착을 지원하는 하층을 포함한다면, 벌크 증착만을 수반하고 핵생성 층 증착을 수반하지 않을 수도 있다. 벌크 증착은 화학적 기상 증착에 의해 증착될 수도 있고 그리고 이하에 더 기술된다.
협착부들을 포함하거나 그렇지 않으면 핀치-오프 (pinch-off) 되기 쉬운 피처들에서, 동작 303은 적어도 피처가 핀치 오프될 때까지 수행될 수 있다. 상이한 사이즈들을 가진 피처들은 상이한 시간들에 핀치 오프될 수도 있다. 컨포멀한 증착에서, 증착은 표면 각각에서 시작되고 그리고 일반적으로 표면에 대해 직교인 성장으로 진행된다. 피처들 내의 텅스텐 성장은 측벽 각각에서 시작되고 그리고 성장이 피처를 핀치 오프할 때까지 진행된다. 일부 구현예들에서, 동작 303에서 증착된 텅스텐의 양은 가장 좁은 피처 치수에 기초하여 결정될 수 있다.
다양한 실시예들에서, 동작 303은 피처의 개구가 폐쇄되도록 수행될 수도 있다. 일부 실시예들에서, 심은 피처의 개구 또는 피처의 개구 근방에서 형성될 수도 있다. 이 기술의 목적들을 위해, "개구 근방"은 필드 구역으로부터 측정된 피처 깊이의 약 0 내지 10 %에 대응하는 피처 내의 (즉, 피처의 측벽을 따른) 영역 또는 대략적인 위치로서 규정된다. 특정한 실시예들에서, 개구 근방의 영역은 개구에서의 영역에 대응한다. 또한, "피처 내" 또는 "피처의 내부"는 피처의 상단부 상의 필드 구역으로부터 측정된 피처 깊이의 약 20 % 내지 60 %에 대응하는 피처 내의 영역 또는 대략적인 위치로서 규정된다. 통상적으로, 특정한 파라미터들에 대한 값들 (예를 들어, 두께들) 이 "개구 근방" 또는 "피처 내"에서 명시될 때, 이들 값들은 이들 위치들/영역들 내에서 취해진 측정치 또는 복수의 측정치들의 평균치를 나타낸다.
동작 305에서, 기판은 원자층 에칭에 의해 지향성으로 또는 우선적으로 에칭된다. 본 명세서에서 사용된 바와 같이 "지향성" 또는 "우선적인"은 피처의 내 또는 내부와 같이, 피처의 나머지에서보다 피처의 상단부 또는 상단부 근방에서 보다 많은 재료를 에칭할 때 규정될 수도 있다. 원자층 에칭은 표면 개질 및 활성화 동작을 수반한다. 일부 실시예들에서, N2, Ar, Ne, He, 및 이들의 조합들을 포함할 수도 있는 캐리어 가스는 동작 305 동안 연속적으로 흐른다. 일부 실시예들에서, 캐리어 가스는 동작 305 동안 제거 프로세스 동안에만 사용된다. 캐리어 가스는 이하에 기술된 바와 같이 일부 동작들에서 퍼지 가스로서 사용될 수도 있다. 일부 실시예들에서, 산소와 같은 또 다른 반응물질 가스가 개질된 층을 제거하도록 동작 305 동안 사용된다. 일부 실시예들에서, 캐리어 가스는 제거 동안 흐르지 않는다.
동작 315에서, 기판은 기판의 표면을 개질하도록 개질 화학물질에 노출된다. 개질 화학물질은 가스 또는 플라즈마 또는 반응성 종일 수도 있다. 개질 동작은 개질되지 않은 재료보다 쉽게 제거되는 두께를 가진 얇은, 반응성 표면 층을 형성한다. 개질 동작은 기판의 자연 에칭이 방지되도록 수행될 수도 있다.
개질 동작에서, 기판은 할로겐-함유 화학물질을 사용하여 개질될 수도 있다. 예를 들어, 기판은 챔버 내로 염소를 도입함으로써 염소화될 수도 있다. 염소가 개시된 실시예들에서 예시적인 개질 화학물질로서 사용되지만, 일부 실시예들에서, 상이한 개질 화학물질이 챔버 내로 도입된다는 것이 이해될 것이다. 예들은 브롬, 요오드, 황 헥사플루오라이드, 실리콘 테트라플루오라이드, 및 붕소 트리클로라이드 (BCl3) 를 포함한다. ALE에 의해 금속들을 에칭하는 부가적인 예들은 전체가 참조로서 본 명세서에 인용되는, 2015년 8월 19일 출원되고 발명의 명칭이 "ATOMIC LAYER ETCHING OF TUNGSTEN AND OTHER METALS"인 미국 특허 출원 제 62/207,250 호 (대리인 문서 제 LAMRP209P/3706-1US 호) 에 더 기술된다.
다양한 실시예들에서, 불소 화학물질은 모노레이어들로 에칭되지 않을 수도 있는 화학물질 에칭을 방지하도록 사용되지 않는다. 예를 들어, 질소 트리플루오라이드 (NF3) 는 플라즈마 내에서 매우 반응성일 수 있고 그리고 층들로 컨포멀하게 기판을 에칭하기보다는 기판을 자연스럽게 에칭할 수도 있다. 그러나, 일부 실시예들에서, ClF3과 같은 매우 반응성인 할로겐-함유 화학물질은 자연 에칭을 덜 받는 재료들과 같은 다른 재료들을 에칭하도록 사용될 수도 있다.
개질 화학물질은 에칭될 기판의 화학물질 및 타입에 따라 선택될 수도 있다. 일부 실시예들에서, 염소는 기판과 반응할 수도 있거나 기판의 표면 상에 흡착될 수도 있다. 다양한 실시예들에서, 염소는 가스 형태로 챔버 내로 도입되고 그리고 선택 가능하게 상기에 기술된 가스들 중 임의의 가스일 수도 있는 캐리어 가스에 의해 동반될 수도 있다.
일부 실시예들에서, 염소-기반 플라즈마는 이 동작 동안 생성될 수도 있다. 염소-기반 플라즈마로부터 생성된 종은 기판을 하우징하는 프로세스 챔버 내에서 플라즈마를 형성함으로써 인 시츄 (in situ) 생성될 수 있거나 종은 리모트 플라즈마 생성기와 같은 기판을 하우징하지 않는 프로세스 챔버 내에서 리모트로 생성될 수 있고 그리고 기판을 하우징하는 프로세스 챔버 내로 공급될 수 있다. 다양한 실시예들에서, 플라즈마는 유도 결합된 플라즈마 또는 용량 결합된 플라즈마 또는 마이크로파 플라즈마일 수도 있다. 유도 결합된 플라즈마에 대한 전력은 약 50 W 내지 약 2000 W, 예컨대 약 900 W로 설정될 수도 있다. 전력은 기판의 다이렉트 플라즈마 에칭을 유발하지 않도록 충분히 낮은 레벨로 설정될 수도 있다.
일부 실시예들에서, 플라즈마는 사용되지 않고 그리고 염소가 챔버 내로 열적으로 도입될 수도 있다. Cl2의 Cl로의 해리 에너지는 2.51 eV이다. 일부 실시예들에서, 이 에너지는 이 동작 동안 열 에너지 소스 또는 다른 복사성 에너지 소스를 사용하여 인가될 수도 있다. 일부 실시예들에서, 염소는 기판의 표면 상에 흡착할 수 있는 염소 원자들로 염소를 분해하도록 충분히 고온들로 가열될 수도 있다.
다양한 실시예들에서, 바이어스가 동작 315 동안 인가된다. 개질 화학물질이 증착된 금속의 표면 상에 흡착하고 그리고 피처의 개구 또는 개구 근방에서 형성될 수도 있는 심에 진입하는 동안 기판의 표면 상의 개질 화학물질에 의한 자연 에칭을 방지하도록 저 바이어스 전력이 사용될 수도 있다. 예를 들어, 바이어스는 약 0 V 내지 약 200 V로 인가될 수도 있다. 용어들 "바이어스 전력" 및 "바이어스 전압"은 바이어스가 페데스탈에 인가될 때 페데스탈에 설정되는 전압을 기술하도록 본 명세서에서 상호 교환 가능하게 사용된다는 것이 이해될 것이다. 문턱값 바이어스 전력 또는 문턱값 바이어스 전압은 페데스탈 상의 기판의 표면 상의 재료가 스퍼터링되기 전에 페데스탈에 인가된 바이어스의 최대 전압을 지칭한다. 따라서 문턱값 바이어스 전력은 에칭될 재료, 플라즈마를 생성하도록 사용된 가스, 플라즈마를 점화하기 위한 플라즈마 전력, 및 플라즈마 주파수에 부분적으로 의존한다. 본 명세서에 기술된 바와 같이 바이어스 전력 또는 바이어스 전압은 단위 "V" 또는 "Vb"로 나타낸, 볼트로 측정되고, 여기서 b는 바이어스를 지칭한다. eV (electron volt) 는 일 전자가 1 V의 전위차를 통해 가속화됨으로써 획득하는 에너지의 양이다. 도 4에 대해 기술된 eV는 일 전자가 1 V의 전위차를 통해 가속화됨으로써 획득하는 에너지의 양을 지칭한다. 스퍼터 수율 (예를 들어, 얼마나 많은 텅스텐 원자들이 텅스텐을 향해 가속화된 아르곤 이온 각각에 대해 표면에서 스퍼터링되는지) 을 결정하기 위한 계산은 도 4에 대해 eV의 아르곤 이온 에너지에 의존한다.
바이어스는 피처 깊이 전반에 걸쳐 개질 화학물질의 구배를 확립하도록 사용될 수도 있다. 바이어스뿐만 아니라 압력과 같은 다른 파라미터들을 적절하게 제어함으로써, 개질의 (그리고 ALE의) 정도가 피처 깊이 전반에 걸쳐 제어될 수 있다. 일 예에서, 보다 많은 염소가 하단부 내 및 측벽들 상에서보다, 피처들의 상단부 또는 상단부 근방에서 또는 피처들의 개구들 또는 개구들 근방에서 흡착될 수도 있다. 바이어스는 기판의 물리적 스퍼터링을 유발하지 않는 방식으로 인가된다. 일부 실시예들에서, 바이어스는 사용되지 않을 수도 있다. 일부 실시예들에서, 바이어스는 피처들의 개구들이 충분히 크다면 사용되지 않을 수도 있다. 동작 315 동안 예시적인 압력 범위는 약 30 mTorr 내지 약 80 mTorr일 수도 있다.
일부 실시예들에서, 퍼지는 개질 동작 후에 수행될 수도 있다. 퍼지 동작에서, 표면에 바인딩되지 않은 (non-surface-bound) 활성 염소 종은 프로세스 챔버로부터 제거될 수도 있다. 이것은 흡착된 층을 제거하지 않고, 흡착되지 않은 개질 화학물질을 제거하도록 프로세스 챔버를 퍼지하고 그리고/또는 배기함으로써 행해질 수 있다. 염소-기반 플라즈마에서 생성된 종은, 선택 가능하게 챔버의 퍼지 및/또는 배기와 결합하여, 플라즈마를 중지시키고 남아 있는 종을 감쇠시킴으로써 (decay) 제거될 수 있다. 퍼지는 N2, Ar, Ne, He, 및 이들의 조합들과 같은 임의의 불활성 가스를 사용하여 행해질 수 있다.
동작 335에서, 개질된 층은 활성 가스, 이온 충격 가스, 또는 화학적으로 반응성 가스와 같은 활성화된 제거 가스를 사용하여 기판으로부터 제거된다. 활성화된 제거 가스는 불활성 가스일 수도 있다. 예를 들어, 아르곤이 사용될 수도 있다. 일부 실시예들에서, 네온 또는 크립톤이 사용될 수도 있다. 제거 동작에서, 기판은 지향성 이온 충격에 의해 기판을 에칭하도록, 아르곤 또는 헬륨과 같은 에너지 소스 (예를 들어 제거를 유도하는 활성 또는 이온 충격 가스 또는 화학적으로 반응성 종) 에 노출될 수도 있다. 일부 실시예들에서, 제거 동작은 저 에너지 이온 충격에 의해 수행될 수도 있다. 일부 실시예들에서, 제거는 등방성일 수도 있다.
제거 가스의 양은 예컨대 재료의 타깃된 양만을 에칭하도록 제어될 수도 있다. 다양한 실시예들에서, 챔버의 압력은 개질 동작과 제거 동작 사이에서 가변할 수도 있다. 제거 가스의 압력은 챔버의 사이즈, 제거 가스의 플로우 레이트, 반응기의 온도, 기판의 타입, 모든 캐리어 가스들의 플로우 레이트, 및 에칭될 텅스텐의 양에 의존할 수도 있다. 동작 335 동안 예시적인 압력 범위는 약 1 mTorr 내지 약 15 mTorr일 수도 있다.
제거 동안, 바이어스는 지향성 이온 충격을 용이하게 하도록 선택 가능하게 인가될 수도 있다. 바이어스 전력은 스퍼터링을 방지하지만 제거 가스로 하여금 피처에 진입하게 하고 그리고 피처의 개구 또는 개구 근방에서 텅스텐을 에칭하여 피처를 개방하도록 선택된다. 바이어스 전력은 기판 상에 증착된 금속과 활성화된 제거 가스의 문턱값 스퍼터 수율에 따라 선택될 수도 있다. 본 명세서에서 사용된 바와 같이 스퍼터링은 기판의 표면의 적어도 일부의 물리적 제거를 지칭할 수도 있다. 이온 충격은 기판의 표면 상으로의 종의 물리적 충격을 지칭할 수도 있다.
도 4는 N. Matsunami, Y. Yamamura, Y. Itikawa, N. Itoh, Y. Kazumata, S. Miyagawa, K. Morita, R. Shimizu, 및 H. Tawara의 "Energy Dependence of the Yields of Ion-Induced Sputtering of Monatomic Solids", IPPJ-AM-32 (Institute of Plasma Physics, Nagoya University, Japan, 1983) 에 기초하여 계산된 예시적인 스퍼터 수율을 도시한다.
도면은 아르곤 이온 에너지 (또는 문턱값 바이어스 전력) 에 대한 아르곤 원자들을 사용한 텅스텐의 계산된 수직 입사 스퍼터 수율을 도시한다. 계산은 스퍼터 문턱값에 대해 32 eV의 값을 사용했다. 문턱값 약간 위에, 즉, 40 eV 아르곤 이온 에너지에서, 스퍼터 수율은 약 0.001 원자들/이온으로 보인다. 그러나, 80 eV 이온 에너지에서, 스퍼터 수율은 30배만큼 증가한다. 이 예시적인 커브는 기판 상의 아르곤의 스퍼터링을 방지하는 동안 금속을 에칭하기에 충분한 최대 아르곤 이온 에너지를 나타낸다. 도 4가 스퍼터 문턱값 커브의 정성적 도면을 제공하지만, 스퍼터 문턱값은 특정한 시스템 및 최대 허용 가능한 스퍼터 수율을 위해 실험상 결정될 수도 있다. 일 시스템에 대해, 텅스텐의 스퍼터링은 아르곤 이온들에 대해 80 Vb에서 관찰된다. 단위 "Vb" 또는 "Vb" 또는 "V바이어스"는 볼트의 단위이고, 그리고 "b" 또는 "바이어스"는 전력이 바이어스 전력임을 특징으로 하도록 사용된다는 것이 이해될 것이다. 예컨대, 아르곤 이온들을 사용한 텅스텐 제거 동안 바이어스 전력은 약 80 Vb 미만, 또는 약 50 Vb 미만, 또는 약 50 Vb 내지 80 Vb로 설정될 수도 있다. 일부 실시예들에서, 동작 335는 일부 작은 양의 스퍼터링이 허용 가능하다면 문턱값 바이어스 전력 이상의 전력으로 수행될 수도 있다. 또한 특정한 프로세스에 따라, 제거가 발생하지 않는 제거 문턱값 전압이 있을 수도 있다. 스퍼터 문턱값은 에칭될 금속, 금속 화합물, 또는 다른 재료에 따라 가변한다는 것이 주의되어야 한다.
일부 실시예들에서, 챔버는 제거 동작 후에 퍼지될 수도 있다. 퍼지 프로세스들은 동작 315 후에 퍼지를 위해 사용된 프로세스들 중 임의의 프로세스들일 수도 있다.
도 3을 다시 참조하면, 동작들 315 및 335는 선택 가능하게 필요에 따라 피처를 충진하도록 반복될 수도 있다. 동작 307에서, 피처가 충분히 충진되었는지가 결정된다. 그렇지 않다면, 동작들 303 및 305는 반복될 수도 있다. 일부 실시예들에서, 동작 305가 다시 수행되지 않을 수도 있도록 동작 303이 반복되고 그리고 피처가 충분히 충진될 수도 있다. 일부 실시예들에서, 동작들 303 및 305는 피처들이 충분히 충진될 때까지 수행된다. 일부 실시예들에서, 피처들은, 동작 305가 피처들이 충진된 후 수행되지 않도록, 반복된 동작들 중 일 동작에서 동작 303을 수행한 후 충분히 충진될 수도 있다. 일부 실시예들에서, 동작들 303 및 305는 동일한 챔버 내에서 수행된다. 일부 실시예들에서, 동작들 303 및 305는 동일한 툴 내에서 수행된다. 일부 실시예들에서, 동작들 303 및 305는 진공을 파괴하지 않고 수행된다. 일부 실시예들에서, 동작 303의 반복된 사이클들은 동작 303의 이전의 사이클들과 상이한 증착 방법들 및 전구체들을 수반할 수도 있다. 예를 들어, 일 프로세스에서, 텅스텐은 ALD에 의해 피처 내로 증착될 수도 있고, ALE는 피처를 개방하도록 증착된 텅스텐을 에칭하기 위해 수행될 수도 있고, 그리고 텅스텐 증착은 피처를 완전히 충진하도록 텅스텐-함유 전구체 및 환원제를 사용하여 텅스텐의 CVD를 수행하는 시간까지 반복될 수도 있다. 또 다른 예에서, 텅스텐은 WF6 및 BH4의 교번하는 펄스들에 의해 증착되고, 피처의 개구 또는 개구 근방의 텅스텐은 플라즈마의 존재 시 Cl2 및 Ar의 교번하는 펄스들에 의해 그리고 바이어스를 인가함으로써 에칭될 수도 있고, 그리고 텅스텐은 WCl5 및 H2에 대한 동시 노출에 의해 증착될 수도 있다.
도 5는 개시된 실시예들에 따라 수행될 수도 있는 타이밍 스킴 (scheme) 의 예시적인 도면을 제공한다. 프로세스 500은 증착 사이클 520A, 에칭 사이클 505A, 그리고 반복된 증착 사이클 520B 및 에칭 사이클 505B를 포함한다. 증착 사이클 520A는 도 3의 동작 303에 대응할 수도 있는 W CVD 페이즈 503A를 포함한다. CVD 증착이 도 5에 제공되지만, 일부 실시예들에서, 이 동작은 예컨대 ALD에 의한 금속의 주기적 증착을 수반할 수도 있다. W CVD 페이즈 503A에서, 캐리어 가스가 흐를 수도 있지만, 개질 화학물질이 턴 오프되고 (turned off) 그리고 제거 가스가 턴 오프된다. CVD 전구체들은 텅스텐을 증착하도록 연속적으로 흐를 수도 있고 그리고 바이어스는 턴 오프된다. 에칭 사이클 505A는 도 3의 동작들 315 및 335에 대응할 수도 있다. 에칭 사이클 505A는 도 3의 동작 315에 대응할 수도 있는 표면 개질 515A를 포함한다. 표면 개질 515A 동안, 개질 화학물질이 캐리어 가스와 함께 흐르지만 제거 가스 플로우 및 CVD 전구체 플로우는 턴 오프된다. 바이어스는 도 5에 도시된 바와 같이 "온 (on)" 상태일 수도 있다. 표면 개질 515A 후에 상기에 기술된 바와 같이 선택 가능한 동작인, 퍼지 페이즈 525A가 있을 수도 있다. 퍼지 페이즈 525A 동안, 캐리어 가스는 기판 상에 흡착되지 않은 모든 개질 화학물질을 제거하도록 연속적으로 흐른다. 따라서, 개질 화학물질 플로우, 제거 가스 플로우, 및 CVD 전구체 플로우는 턴 오프되고, 그리고 바이어스도 또한 턴 오프된다. 제거 페이즈 535A에서, 제거 가스가 흐르는 동안 캐리어 가스가 연속적으로 흐르지만, 개질 화학물질 플로우 및 CVD 전구체 플로우는 턴 오프된다. 바이어스는 또한 제거 페이즈 535A 동안 턴 온될 (turned on) 수도 있다. 제거 페이즈 535A는 도 3의 동작 335에 대응할 수도 있다. 다양한 실시예들에서, 플라즈마는 이 페이즈 동안 점화된다. 퍼지 페이즈 545A는 개질 화학물질 플로우, 제거 가스 플로우, 및 CVD 전구체 플로우가 턴 오프되고, 그리고 바이어스도 또한 턴 오프된 동안 캐리어 가스를 흘리는 것을 수반할 수도 있다.
도 3의 동작 307에 따라, 동작들은 도 5에 도시된 바와 같이 반복될 수도 있다. 증착 사이클 520B는 이 예에서 W CVD 페이즈 503A와 동일한 플로우들을 포함하는, W CVD 페이즈 503B를 수반한다. 본 명세서에서, 캐리어 가스가 텅스텐을 증착하도록 CVD 전구체들과 함께 흐르지만, 제거 가스 플로우 및 개질 화학물질 플로우가 턴 오프되고, 그리고 바이어스가 턴 오프된다. 일부 실시예들에서, 이것은 피처를 더 부분적으로 충진할 수도 있다. 동일한 전구체들이 W CVD 페이즈 503A와 같이 W CVD 페이즈 503B에서 사용될 수도 있지만, 일부 실시예들에서, 상기에 기술된 바와 같이, 도 3의 303의 반복된 동작은 상이한 증착 기법들 또는 전구체들을 수반할 수도 있다. 에칭 사이클 505B는 반복된 사이클의 도 3의 동작 305에 대응할 수도 있다. 에칭 사이클 505B는 캐리어 가스 및 개질 화학물질이 흐르지만 제거 가스 플로우 및 CVD 전구체 플로우가 턴 오프되고, 그리고 바이어스가 턴 온되는, 표면 개질 515B를 수반한다. 퍼지 페이즈 525B는 캐리어 가스 플로우를 포함하지만 모든 다른 플로우들이 턴 오프되고, 그리고 바이어스가 턴 오프된다. 제거 페이즈 535B는 제거 가스와 캐리어 가스를 흘리는 것을 수반하지만, 개질 화학물질 플로우 및 CVD 전구체 플로우가 턴 오프된다. 다양한 실시예들에서, 플라즈마는 이 페이즈 동안 점화된다. 바이어스는 기판을 지향성으로 에칭하도록 턴 온된다. 퍼지 페이즈 545B는 바이어스가 턴 오프된 동안 개질 화학물질, 제거 가스, 또는 CVD 전구체들을 흘리지 않고 캐리어 가스를 흘리는 것을 수반한다.
본 명세서에 기술된 실시예들은 다른 프로세스들과 통합될 수도 있다. 예를 들어, ALE 에칭은, 증착 스테이션들 중 일 증착 스테이션이 보다 양호한 충진 및 보다 신속한 쓰루풋 능력을 위해 유사한 화학물질을 사용하여 통합된 증착/에칭/증착을 허용하도록 ALE 스테이션으로 대체될 수 있는, MSSD (Multi-Station-Sequential-deposition) 챔버 아키텍처에 통합될 수 있다. 일부 실시예들에서 개시된 실시예들은 진공을 파괴하지 않고 수행될 수도 있다. 예를 들어, 일부 실시예들에서, 개시된 실시예들은 동일한 챔버 내 또는 동일한 툴 내에서 수행될 수도 있다. 개시된 실시예들을 수행하기에 적합한 장치들의 추가의 예들이 이하에 더 기술된다.
장치
특정한 실시예들에서, ALE 동작들 및 ALD 동작들에 적합할 수도 있는 ICP (inductively coupled plasma) 반응기들이 이제 기술된다. 이러한 ICP 반응기들은 또한 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된 명칭이 "IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING"인 2013년 12월 10일 출원된 미국 특허출원 공개 공보 제 2014/0170853 호에 기술된다. ICP 반응기들이 본 명세서에 기술되지만, 일부 실시예들에서, 용량 결합 플라즈마 (capacitively coupled plasma) 반응기들이 또한 사용될 수도 있다는 것이 이해되어야 한다.
도 6은 본 명세서의 특정한 실시예들을 구현하기 위한 유도 결합 플라즈마 통합된 에칭 및 증착 장치 (600) 의 단면도를 개략적으로 도시하고, 일 예는 CA, Fremont 소재의 Lam Research Corp.에 의해 생산된 Kiyo® 반응기이다. 유도 결합 플라즈마 장치 (600) 는 챔버 벽들 (601) 및 윈도우 (611) 에 의해 구조적으로 규정된 전체 프로세스 챔버 (624) 를 포함한다. 챔버 벽들 (601) 은 통상적으로 스테인리스 강 또는 알루미늄으로부터 제조될 수도 있다. 윈도우 (611) 는 석영 또는 다른 유전체 재료로부터 제조될 수도 있다. 선택 가능한 내부 플라즈마 그리드 (650) 는 전체 프로세스 챔버 (624) 를 상부 서브-챔버 (602) 및 하부 서브-챔버 (603) 로 분할한다. 대부분의 실시예들에서, 내부 플라즈마 그리드 (650) 는 제거될 수도 있어서, 챔버들 (602 및 603) 로 이루어진 챔버 공간을 활용한다. 척 (617) 은 하단 내측 표면 근방의 하부 서브-챔버 (603) 내에 위치된다. 척 (617) 은 반도체 기판 또는 웨이퍼 (619) 를 수용 및 홀딩하도록 구성되고, 웨이퍼 위에서 에칭 및 증착 프로세스들이 수행된다. 척 (617) 은 존재한다면 웨이퍼 (619) 를 지지하기 위한 정전 척일 수 있다. 일부 실시예들에서, 에지 링 (미도시) 은 척 (617) 을 둘러싸고, 척 (617) 위에 존재한다면 웨이퍼 (619) 의 상단 표면과 거의 편평한 상부 표면을 갖는다. 척 (617) 은 또한 웨이퍼 (619) 를 척킹 및 디척킹하기 위한 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부 (미도시) 는 이 목적을 위해 제공될 수도 있다. 웨이퍼 (619) 를 척 (617) 으로부터 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (617) 은 RF 전력 공급부 (623) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (623) 는 연결부 (627) 를 통해 매칭 회로 (621) 에 연결된다. 매칭 회로 (621) 는 연결부 (625) 를 통해 척 (617) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (623) 가 척 (617) 에 연결된다.
플라즈마 생성을 위한 엘리먼트들은 윈도우 (611) 위에 위치된 코일 (633) 을 포함한다. 일부 실시예들에서, 코일은 개시된 실시예들에서 사용되지 않는다. 코일 (633) 은 전기적으로 도전성 재료로부터 제조되고 적어도 하나의 완전한 턴 (turn) 을 포함한다. 도 6에 도시된 코일 (633) 의 예는 3개의 턴들을 포함한다. 코일 (633) 의 단면들이 심볼들로 도시되고, "X"를 갖는 코일들은 페이지 내로 회전하며 연장하는 반면, "
Figure pat00001
"를 갖는 코일들은 페이지로부터 회전하며 연장한다. 플라즈마 생성을 위한 엘리먼트들은 또한 코일 (633) 에 RF 전력을 공급하도록 구성된 RF 전력 공급부 (641) 를 포함한다. 일반적으로, RF 전력 공급부 (641) 는 연결부 (645) 를 통해 매칭 회로 (639) 에 연결된다. 매칭 회로 (639) 는 연결부 (643) 를 통해 코일 (633) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (641) 는 코일 (633) 에 연결된다. 선택 가능한 Faraday 차폐부 (649) 는 코일 (633) 과 윈도우 (611) 사이에 위치된다. Faraday 차폐부 (649) 는 코일 (633) 에 대해 이격된 관계로 유지된다. Faraday 차폐부 (649) 는 윈도우 (611) 바로 위에 배치된다. 코일 (633), Faraday 차폐부 (649), 및 윈도우 (611) 는 각각 서로에 실질적으로 평행하도록 구성된다. Faraday 차폐부 (649) 는 프로세스 챔버 (624) 의 윈도우 (611) 상에 금속 또는 다른 종이 증착되는 것을 방지할 수도 있다.
프로세스 가스들 (예를 들어 금속 전구체들, 예컨대 텅스텐-함유 전구체들, 환원제들, 캐리어 가스들, 할로겐-함유 가스들, 염소, 아르곤, 등) 은 상부 서브-챔버 (602) 내에 위치된 하나 이상의 주 가스 플로우 유입부들 (660) 을 통해 그리고/또는 하나 이상의 측면 가스 플로우 유입부들 (670) 을 통해 프로세스 챔버 내로 흐를 수도 있다. 유사하게, 명시적으로 도시되진 않지만, 유사한 가스 플로우 유입부들이 용량 결합 플라즈마 프로세싱 챔버로 프로세스 가스들을 공급하도록 사용될 수도 있다. 진공 펌프 (640), 예를 들어, 1 또는 2 단계 기계식 건조 펌프 및/또는 터보분자 펌프가 프로세스 챔버 (624) 로부터 프로세스 가스들을 인출하도록 그리고 프로세스 챔버 (624) 내의 압력을 유지하도록 사용될 수도 있다. 예를 들어, 진공 펌프 (640) 는 ALE의 퍼지 동작 동안 하부 서브-챔버 (603) 를 배기하도록 사용될 수도 있다. 밸브-제어된 도관은, 진공 펌프에 의해 제공된 진공 분위기의 적용을 선택적으로 제어하기 위해 프로세스 챔버 (624) 로 진공 펌프를 유체적으로 연결하도록 사용될 수도 있다. 이는 동작 상의 플라즈마 프로세싱 동안 쓰로틀 밸브 (미도시) 또는 펜둘럼 밸브 (미도시) 와 같은 폐루프 제어된 플로우 제한 디바이스를 채용하여 이루어질 수도 있다. 유사하게, 진공 펌프 및 용량 결합 플라즈마 프로세싱 챔버로의 밸브 제어된 유체적 연결이 또한 채용될 수도 있다.
장치 (600) 의 동작 동안, 하나 이상의 프로세스 가스들은 가스 플로우 유입부들 (660 및/또는 670) 을 통해 공급될 수도 있다. 특정한 실시예들에서, 프로세스 가스는 주 가스 플로우 유입부 (660) 를 통해서만, 또는 측면 가스 플로우 유입부 (670) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 도면에 도시된 가스 플로우 유입부들은 보다 많은 복잡한 가스 플로우 유입부들, 예를 들어, 하나 이상의 샤워헤드들에 의해 대체될 수도 있다. Faraday 차폐부 (649) 및/또는 선택 가능한 그리드 (650) 는 프로세스 챔버 (624) 로의 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. Faraday 차폐부 (649) 및 선택 가능한 그리드 (650) 중 하나 또는 모두는 프로세스 가스들의 전달을 위한 샤워헤드로서 기능할 수도 있다. 일부 실시예들에서, 일단 액체 반응물질 또는 전구체가 기화되면, 기화된 반응물질 또는 전구체가 가스 플로우 유입부 (660 및/또는 670) 를 통해 프로세스 챔버 (624) 내로 도입되도록, 액체 기화 및 전달 시스템이 프로세스 챔버 (624) 의 업스트림에 위치될 수도 있다.
RF (radio frequency) 전력이 RF 전류로 하여금 코일 (633) 을 통해 흐르게 하도록 RF 전력 공급부 (641) 로부터 코일 (633) 로 공급된다. 코일 (633) 을 통해 흐르는 RF 전류는 코일 (633) 주위에 전자기장을 생성한다. 전자기장은 상부 서브-챔버 (602) 내에서 유도 전류를 생성한다. 다양한 생성된 이온들과 라디칼들의 웨이퍼 (619) 와의 물리적 및 화학적 상호작용들은 웨이퍼 (619) 의 피처들을 에칭하고 웨이퍼 (619) 상에 층들을 증착한다.
휘발성 에칭 및/또는 증착 부산물들은 포트 (622) 를 통해 하부 서브-챔버 (603) 으로부터 제거될 수도 있다. 본 명세서에 개시된 척 (617) 은 약 10 ℃ 내지 약 250 ℃의 범위의 상승된 온도들로 동작할 수도 있다. 온도는 프로세스 동작 및 구체적인 레시피에 따라 결정될 것이다.
장치 (600) 는 클린룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 플럼빙을 포함한다. 이들 설비들은 타깃 제조 설비에 설치될 때 장치 (600) 에 커플링된다. 부가적으로, 장치 (600) 는 로보틱스로 하여금 통상적인 자동화를 사용하여 반도체 웨이퍼들을 장치 (600) 내외로 이송시키게 하는 이송 챔버에 커플링될 수도 있다.
일부 실시예들에서, (하나 이상의 물리적 제어기 또는 논리적 제어기를 포함할 수도 있는) 시스템 제어기 (630) 는 프로세스 챔버 (624) 의 일부 또는 모든 동작들을 제어한다. 시스템 제어기 (630) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 예를 들어, 메모리는 염소-함유 개질 화학물질과 같은 개질 화학물질의 플로우와 아르곤과 같은 제거 가스의 플로우 사이를 교번하기 위한 인스트럭션, 또는 플라즈마를 점화하기 위한 인스트럭션 또는 바이어스를 인가하기 위한 인스트럭션을 포함할 수도 있다. 예를 들어, 메모리는 일부 동작들 동안 약 0 V 내지 약 200 V의 전력의 바이어스를 설정하기 위한 인스트럭션을 포함할 수도 있다. 일부 실시예들에서, 장치 (600) 는 개시된 실시예들이 수행될 때 플로우 레이트들 및 지속기간들을 제어하기 위한 스위칭 시스템을 포함한다. 일부 실시예들에서, 장치 (600) 는 최대 약 500 ㎳, 또는 최대 약 750 ㎳의 스위칭 시간을 가질 수도 있다. 스위칭 시간은 플로우 화학물질, 선택된 레시피, 반응기 아키텍처, 및 다른 인자들에 따라 결정될 수도 있다.
일부 실시예들에서, 개시된 실시예들은, 증착 스테이션들 중 일 증착 스테이션이 보다 양호한 충진 및 보다 신속한 쓰루풋 능력을 위해 유사한 화학물질을 사용하여 통합된 증착/에칭/증착 프로세스를 허용하도록 ALE 스테이션으로 대체될 수 있는, MSSD (Multi-Station-Sequential-deposition) 챔버 아키텍처에 통합될 수 있다.
일부 구현예들에서, 시스템 제어기 (630) 는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "시스템 제어기 (630)"와 통합될 수도 있다. 시스템 제어기 (630) 는, 시스템의 프로세싱 파라미터들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (630) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 또는 제거 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (630) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 리모트 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 리모트 액세스를 인에이블할 수도 있다. 일부 예들에서, 리모트 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 리모트 컴퓨터는 차후에 리모트 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (630) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (630) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 리모트 컴퓨터의 일부로서) 리모트로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
도 7은 VTM (vacuum transfer module) (738) 과 인터페이싱하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들과 프로세싱 모듈들 사이에서 웨이퍼들을 "이송"하기 위한 다양한 모듈들의 배열은 "클러스터 툴 아키텍처" 시스템으로 지칭될 수도 있다. 또한 로드록 또는 이송 모듈로 공지된 에어록 (730) 은, 다양한 제조 프로세스들을 수행하기 위해 개별적으로 최적화될 수도 있는 4 개의 프로세싱 모듈들 (720a 내지 720d) 과 차례로 인터페이싱하는 VTM (738) 과 인터페이싱한다. 예로서, 프로세싱 모듈들 (720a 내지 720d) 은 기판 에칭, 증착, 이온 주입, 웨이퍼 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들을 수행하도록 구현될 수도 있다. 일부 실시예들에서, ALD 및 ALE는 동일한 모듈에서 수행된다. 일부 실시예들에서, ALD 및 ALE는 동일한 툴의 상이한 모듈들에서 수행된다. 하나 이상의 기판 에칭 프로세싱 모듈들 (720a 내지 720d 중 어느 하나) 은 본 명세서에 개시된 바와 같이, 즉 컨포멀한 막들을 증착하고, ALE에 의해 막들을 지향성으로 에칭하고, 패턴들을 에칭하고, 개시된 실시예들에 따른 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (730) 및 프로세싱 모듈들 (720a 내지 720d) 은 "스테이션들"로서 지칭될 수도 있다. 스테이션 각각은 VTM (738) 에 스테이션을 인터페이싱하는 패시트 (facet) (736) 를 갖는다. 패시트 각각의 내부에서, 각각의 스테이션들 사이에서 이동될 때 웨이퍼 (726) 의 통과를 검출하도록 센서들 (1 내지 18) 이 사용된다.
로봇 (722) 은 스테이션들 사이에서 웨이퍼 (726) 를 이송한다. 일 실시예에서, 로봇 (722) 은 하나의 암을 갖고, 또 다른 실시예에서, 로봇 (722) 은 2 개의 암들을 갖고, 암 각각은 이송을 위해 웨이퍼 (726) 와 같은 웨이퍼들을 집기 (pick) 위해 엔드 이펙터 (724) 를 갖는다. ATM (atmospheric transfer module) (740) 내의 프론트-엔드 로봇 (732) 은 웨이퍼들 (726) 을 LPM (Load Port Module) (742) 내의 카세트 또는 FOUP (Front Opening Unified Pod) (734) 로부터 에어록 (730) 으로 이송하도록 사용된다. 프로세싱 모듈 (720a 내지 720d) 내부의 모듈 중심 (728) 은 웨이퍼 (726) 를 위치시키기 위한 일 위치이다. ATM (740) 내의 얼라이너 (744) 는 웨이퍼들을 정렬하도록 사용된다.
예시적인 프로세싱 방법에서, 웨이퍼는 LPM (742) 내의 FOUP들 (734) 중 하나에 위치된다. 프론트-엔드 로봇 (732) 은 FOUP (734) 로부터 얼라이너 (744) 로 웨이퍼를 이송하고, 얼라이너는 웨이퍼 (726) 로 하여금 에칭 또는 프로세싱되기 전에 적절하게 중심에 위치되게 한다. 정렬된 후, 웨이퍼 (726) 는 프론트-엔드 로봇 (732) 에 의해 에어록 (730) 내로 이동된다. 에어록 (730) 이 ATM (740) 과 VTM (738) 사이의 분위기를 매칭하는 능력을 갖기 때문에, 웨이퍼 (726) 는 손상 없이 두 압력 분위기들 사이에서 이동할 수 있다. 에어록 (730) 으로부터, 웨이퍼 (726) 는 로봇 (722) 에 의해 VTM (738) 을 통해 프로세싱 모듈들 (720a 내지 720d) 중 하나로 이동된다. 이러한 웨이퍼 이동을 달성하기 위해, 로봇 (722) 은 암들 각각의 엔드 이펙터들 (724) 을 사용한다. 일단 웨이퍼 (726) 가 프로세싱되면, 웨이퍼는 로봇 (722) 에 의해 프로세싱 모듈들 (720a 내지 720d) 로부터 에어록 (730) 으로 이동된다. 에어록 (730) 으로부터, 웨이퍼 (726) 는 프론트-엔드 로봇 (732) 에 의해 FOUP들 (734) 중 하나 또는 얼라이너 (744) 로 이동될 수도 있다.
웨이퍼 이동을 제어하는 컴퓨터는 클러스터 아키텍처에 대해 로컬일 수 있고, 또는 제작 현장에서 클러스터 아키텍처의 외부에 위치될 수 있고, 또는 리모트 위치에 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다. 도 6에 대하여 상기 기술된 바와 같은 제어기는 도 7에 도시된 툴을 사용하여 구현될 수도 있다.
실험
실험 1
텅스텐의 에칭 레이트는 염소 흡착이 있고 아르곤 스퍼터링이 없는 에칭뿐만 아니라 염소 흡착과 아르곤 스퍼터링이 있는 원자층 에칭 (ALE) 프로세스에 대한 염소화 바이어스 전력에 대해 플롯팅되었다 (plotted). 결과들은 도 8에 플롯팅된다. 점선은 염소 흡착 및 900 W에서의 플라즈마 점화를 수반하고, 아르곤 스퍼터링을 수반하지 않는 프로세스에 대해, 염소화 바이어스 (예를 들어, 염소 흡착 동안의 바이어스 전력) 에 대한 텅스텐의 에칭 레이트를 도시한다. 실선은 염소 흡착 및 900 W에서의 플라즈마 점화, 이어서 60 V의 바이어스 전력을 사용한 아르곤 충격을 수반한 프로세스에 대해 염소화 바이어스에 대한 텅스텐의 에칭 레이트를 도시한다. 도 8에 도시된 바와 같이 염소화 바이어스 문턱값 전압은 약 60 V이다. 염소화 바이어스가 60 V 미만인 경우에, 텅스텐은 아르곤의 이온 충격을 사용하지 않고 에칭되지 않는다는 것을 주의하라. 염소화 바이어스가 60 V 초과인 경우에, 아르곤 이온 충격이 없는 텅스텐의 에칭 레이트는 아르곤 이온 충격이 있는 프로세스의 에칭 레이트보다 훨씬 보다 느리다. 이들 결과들은 다양한 실시예들에서 ALE 방법들에 의해 텅스텐의 에칭 레이트를 조절하도록 아르곤 이온 충격이 사용될 수도 있다는 것을 암시하고, 여기서 1) 염소는 염소화 동안 에칭 없이 텅스텐 기판 상에 흡착되고, 그리고 2) 아르곤의 이온 충격 동안 바이어스 전력은 스퍼터 문턱값보다 낮은 바이어스 전력을 설정함으로써 물리적 제거 (또는 스퍼터링) 를 감소시키거나 방지하도록 제어된다.
실험 2
실험은 텅스텐으로 충진될 피처를 가진 기판 상에서 실시되었다. 피처는 티타늄 나이트라이드 (TiN) 배리어 층으로 라이닝되었다. 텅스텐은 피처의 표면 상에서 핵생성되었고 그리고 텅스텐은 원자층 증착 (WF6 및 B2H6의 교번하는 펄스들) 에 의해 증착되었다. 도 9a는 TiN 배리어 층 (914) 및 컨포멀한 텅스텐 층 (916) 으로 라이닝된 기판 (910) 내의 20 ㎚ 피처 (912) 를 도시한다. 개구 (918a) 는 피처의 상단부에 도시된다.
도 9a의 기판은 (1) 60 ℃에서 900 W의 인 시츄 유도 결합된 플라즈마 전력을 갖고 바이어스를 갖지 않는 Cl2/BCl3, 및 (2) 60 ℃에서 300 W 플라즈마 및 60 Vb 바이어스를 갖고 (1)보다 저압의 아르곤 가스의 교번하는 펄스들을 수반한 10 사이클들의 ALE에 노출된다. 결과로 발생한 기판은 도 9b에 도시된다. 개구 (918b) 는 피처를 완전히 충진하도록 피처 내로의 텅스텐의 차후의 증착을 허용하기 위해서 개방된다는 것을 주의하라. 이하의 표 1은 기판의 다양한 부분들에서 증착된 텅스텐의 두께에 대한 측정치, 뿐만 아니라 트렌치 개구 및 TiN 배리어의 평균 두께에 대한 측정치를 도시한다. 측정치들은 나노미터로 나타냈다.
ALE 전 측정치 및 ALE 후 측정치
측정치들 (㎚) ALE 전 10 사이클들의 ALE
㎚ ㎚ ㎚/사이클
W 막 두께 상단 표면 6.9 3.3 0.36
상단 코너 6.1 3.0 0.31
트렌치 측벽, 1/6 트렌치 깊이 5.9 4.4 0.15
트렌치 측벽, 1/3 트렌치 깊이 5.8 5.0 0.08
트렌치 측벽, 7/8 트렌치 깊이 5.9 5.9 0.00
트렌치 하단부 5.7 5.3 0.04
평균 TiN 배리어 3.0 3.0
기판은 (1) 60 ℃에서 900 W의 인 시츄 유도 결합된 플라즈마 전력을 갖고 바이어스를 갖지 않는 Cl2/BCl3, 및 (2) 60 ℃에서 300 W 플라즈마 및 60 Vb 바이어스를 갖고 (1)보다 저압의 아르곤 가스의 교번하는 펄스들을 수반한 5 이상의 사이클들의 ALE에 더 노출되었다. 결과로 발생한 측정치들은 이하의 표 2에 나타난다.
ALE 전 측정치 및 ALE 후 측정치
측정치들 (㎚) ALE 전 15 사이클들의 ALE
㎚ ㎚ ㎚/사이클
W 막 두께 상단 표면 6.9 2.0 0.33
상단 코너 6.1 1.4 0.31
트렌치 측벽, 1/6 트렌치 깊이 5.9 4.1 0.12
트렌치 측벽, 1/3 트렌치 깊이 5.8 3.9 0.13
트렌치 측벽, 7/8 트렌치 깊이 5.9 5.6 0.02
트렌치 하단부 5.7 5.0 0.05
평균 TiN 배리어 3.0 3.0
이들 결과들은 개시된 실시예들이 사이클들의 수, 파라미터들, 및 다른 인자들에 따라 에칭된 텅스텐 막의 양의 정밀한 제어를 허용한다는 것을 암시한다. 예를 들어, 보다 많은 텅스텐을 에칭하기 위해서, 보다 많은 사이클들이 수행될 수도 있다. 표 2의 결과들은 ALE 프로세스에 기인한 일부 텅스텐 리세스를 암시하지만 텅스텐의 증착의 차후의 사이클들이 ALE에서 에칭된 텅스텐을 복구할 수 있다. TiN 배리어는 기판 상에 남아 있고, 그리고 ALE의 에칭 사이클들은 TiN 배리어 층을 노출하지 않도록 피처의 표면 상에 충분한 텅스텐이 남아 있다는 것을 보장하기 위해서 조절될 수도 있다.결론전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시예들은 예시적이고 제한하지 않는 것으로 간주되고, 실시예들은 본 명세서에 제공된 상세들로 제한되지 않는다.

Claims (15)

  1. 기판 내에 배치된 피처를 충진하는 방법에 있어서,
    (a) 제 1 금속의 노출된 표면을 형성하도록 제 1 프로세스 챔버의 피처의 상단에서 상기 제 1 금속의 제 1 부분을 제거하도록 상기 피처 내에서 상기 제 1 금속을 에칭하는 단계; 및
    (b) 제 2 프로세스 챔버에서 미리 결정된 두께로 상기 피처 내 상기 제 1 금속의 상기 노출된 표면 상단에 제 2 금속을 선택적으로 증착하는 단계를 포함하고, 상기 제 1 금속을 에칭하는 단계 및 상기 제 2 금속을 선택적으로 증착하는 단계는 상기 노출된 표면을 산소와 콘택트시키지 않고 수행되는, 피처 충진 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속은 코발트이고 상기 제 2 금속은 텅스텐인, 피처 충진 방법.
  3. 제 1 항에 있어서,
    상기 단계 (a) 는 ALE (atomic layer etch) 를 사용하여 수행되는, 피처 충진 방법.
  4. 제 3 항에 있어서,
    ALE를 사용하여 상기 제 1 금속을 에칭하는 단계는 상기 제 1 금속의 개질된 표면을 형성하도록 상기 피처를 할로겐-함유 가스에 노출하는 단계, 및 상기 피처의 상기 상단에서 상기 제 1 금속의 상기 제 1 부분을 제거하기 위해 상기 개질된 표면을 활성화 가스에 노출하는 단계를 포함하는, 피처 충진 방법.
  5. 제 1 항에 있어서,
    상기 단계 (b) 는 연속적인 진공 하에서 클러스터 툴 내에서 상기 단계 (a) 에 후속하여 수행되는, 피처 충진 방법.
  6. 제 1 항에 있어서,
    상기 제 1 금속은 텅스텐이고 상기 제 2 금속은 몰리브덴인, 피처 충진 방법.
  7. 기판 내에 배치된 피처를 충진하는 방법에 있어서,
    (a) 제 1 프로세스 챔버에서 제 1 미리 결정된 두께로 피처 내에 제 1 금속을 증착하는 단계;
    (b) 상기 제 1 금속의 노출된 표면을 형성하도록 상기 제 1 프로세스 챔버와 상이한 제 2 프로세스 챔버에서 상기 피처의 상단에서 상기 제 1 금속의 제 1 부분을 제거하도록 상기 제 1 금속을 에칭하는 단계; 및
    (c) 제 3 프로세스 챔버에서 제 2 미리 결정된 두께로 상기 피처 내 상기 제 1 금속의 상기 노출된 표면 상단에 제 2 금속을 선택적으로 증착하는 단계를 포함하고, 상기 제 1 금속을 에칭하는 단계 및 상기 제 2 금속을 선택적으로 증착하는 단계는 상기 노출된 표면을 산소와 콘택트시키지 않고 수행되는, 피처 충진 방법.
  8. 제 7 항에 있어서,
    상기 단계 (a) 및 상기 단계 (c) 는 CVD (chemical vapor deposition) 를 사용하여 수행되고 그리고 상기 단계 (b) 는 ALE (atomic layer etch) 를 사용하여 수행되는, 피처 충진 방법.
  9. 제 8 항에 있어서,
    ALE를 사용하여 상기 제 1 금속을 에칭하는 단계는 상기 제 1 금속의 개질된 표면을 형성하도록 상기 피처를 할로겐-함유 가스에 노출하는 단계, 및 상기 피처의 상기 상단에서 상기 제 1 금속의 상기 제 1 부분을 제거하기 위해 상기 개질된 표면을 활성화 가스에 노출하는 단계를 포함하는, 피처 충진 방법.
  10. 제 7 항에 있어서,
    상기 제 1 금속은 코발트이고 상기 제 2 금속은 텅스텐인, 피처 충진 방법.
  11. 제 7 항에 있어서,
    상기 제 1 금속은 텅스텐이고 상기 제 2 금속은 몰리브덴인, 피처 충진 방법.
  12. 제 7 항에 있어서,
    상기 단계 (c) 는 연속적인 진공 하에서 클러스터 툴 내에서 상기 단계 (b) 에 후속하여 수행되는, 피처 충진 방법.
  13. 클러스터 툴에 있어서,
    제 1 이송 챔버;
    상기 제 1 이송 챔버에 커플링된 ALE (atomic layer etch) 챔버로서, 상기 ALE 챔버는 제 1 금속의 노출된 표면을 형성하도록 상기 ALE 챔버의 피처의 상단에서 상기 제 1 금속의 제 1 부분을 제거하기 위해 기판의 상기 피처 내의 상기 제 1 금속을 에칭하도록 구성되는, 상기 ALE 챔버;
    CVD (chemical vapor deposition) 챔버로서, 상기 CVD 챔버 내에서 미리 결정된 두께로 상기 피처 내 상기 제 1 금속의 상기 노출된 표면의 상단에 제 2 금속을 선택적으로 증착하도록 구성된, 상기 CVD 챔버를 포함하고,
    상기 클러스터 툴은 연속적인 진공 하에서 상기 ALE 챔버로부터 상기 CVD 챔버로 이송하도록 구성되고, 그리고 상기 제 1 금속은 코발트이고 상기 제 2 금속은 텅스텐인, 클러스터 툴.
  14. 제 13 항에 있어서,
    상기 클러스터 툴은 산소 없이 상기 ALE 챔버로부터 상기 CVD 챔버로 이송하도록 구성되는, 클러스터 툴.
  15. 제 13 항에 있어서,
    상기 제 1 이송 챔버에 커플링된 적어도 하나의 사전-세정 챔버를 더 포함하는, 클러스터 툴.
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Families Citing this family (160)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
CN104272441A (zh) 2012-03-27 2015-01-07 诺发系统公司 钨特征填充
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
CN107026113B (zh) * 2016-02-02 2020-03-31 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法和系统
US10115601B2 (en) * 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
US10229837B2 (en) * 2016-02-04 2019-03-12 Lam Research Corporation Control of directionality in atomic layer etching
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9837312B1 (en) * 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10269926B2 (en) * 2016-08-24 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Purging deposition tools to reduce oxygen and moisture in wafers
JP6759004B2 (ja) * 2016-08-29 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
CN110268506A (zh) * 2017-03-31 2019-09-20 株式会社国际电气 半导体装置的制造方法、基板处理装置及程序
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10950498B2 (en) 2017-05-31 2021-03-16 Applied Materials, Inc. Selective and self-limiting tungsten etch process
CN116546817A (zh) 2017-05-31 2023-08-04 应用材料公司 3d-nand器件中用于字线分离的方法
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
KR102370620B1 (ko) 2017-07-10 2022-03-04 삼성전자주식회사 반도체 메모리 장치 및 도전체 구조물
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
WO2019036157A1 (en) 2017-08-18 2019-02-21 Applied Materials, Inc. HIGH PRESSURE AND HIGH TEMPERATURE RECOVERY CHAMBER
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
TWI778118B (zh) * 2017-09-05 2022-09-21 美商應用材料股份有限公司 來自次氧化物的自對準結構
US10269559B2 (en) * 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US10763083B2 (en) 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10424487B2 (en) 2017-10-24 2019-09-24 Applied Materials, Inc. Atomic layer etching processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
SG11202003355QA (en) 2017-11-11 2020-05-28 Micromaterials Llc Gas delivery system for high pressure processing chamber
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
JP7018748B2 (ja) * 2017-11-28 2022-02-14 東京エレクトロン株式会社 成膜方法及び成膜条件の算出方法
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
JP7239598B2 (ja) 2018-03-09 2023-03-14 アプライド マテリアルズ インコーポレイテッド 金属含有材料の高圧アニーリングプロセス
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
WO2019190453A1 (en) * 2018-03-26 2019-10-03 Intel Corporation Selective etching and controlled atomic layer etching of transition metal oxide films for device fabrication
CN111937122A (zh) 2018-03-30 2020-11-13 朗姆研究公司 难熔金属和其他高表面结合能材料的原子层蚀刻和平滑化
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10572697B2 (en) 2018-04-06 2020-02-25 Lam Research Corporation Method of etch model calibration using optical scatterometry
CN111971551A (zh) 2018-04-10 2020-11-20 朗姆研究公司 机器学习中的光学计量以表征特征
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
KR20200131342A (ko) 2018-04-10 2020-11-23 램 리써치 코포레이션 레지스트 및 에칭 모델링
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
KR20200140391A (ko) * 2018-05-03 2020-12-15 램 리써치 코포레이션 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법
TW202203305A (zh) * 2018-05-04 2022-01-16 美商應用材料股份有限公司 金屬膜沉積
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
KR102466724B1 (ko) * 2018-06-19 2022-11-15 주식회사 원익아이피에스 박막 형성 방법
JP7126381B2 (ja) * 2018-05-21 2022-08-26 東京エレクトロン株式会社 成膜装置および成膜方法
TWI740046B (zh) 2018-05-28 2021-09-21 國立清華大學 原子層沉積方法及鈷金屬膜
US10727046B2 (en) * 2018-07-06 2020-07-28 Lam Research Corporation Surface modified depth controlled deposition for plasma based deposition
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
JP2020029617A (ja) * 2018-08-20 2020-02-27 アーエスエム・イーぺー・ホールディング・ベスローテン・フェンノートシャップ 基材表面および関連する半導体デバイス構造上のギャップ特徴を充填するための方法
US10535523B1 (en) 2018-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Formation and in-situ etching processes for metal layers
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
JP7047117B2 (ja) * 2018-09-14 2022-04-04 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置及び記録媒体
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
JP7195106B2 (ja) * 2018-10-12 2022-12-23 東京エレクトロン株式会社 成膜方法及び基板処理システム
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
WO2020091961A1 (en) * 2018-10-29 2020-05-07 Applied Materials, Inc. Linerless continuous amorphous metal films
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
CN113424300A (zh) 2018-12-14 2021-09-21 朗姆研究公司 在3d nand结构上的原子层沉积
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
JP2022516772A (ja) * 2019-01-15 2022-03-02 ラム リサーチ コーポレーション 金属原子層のエッチング堆積装置および金属フリー配位子による処理
CN113366144B (zh) 2019-01-28 2023-07-07 朗姆研究公司 金属膜的沉积
US10977405B2 (en) * 2019-01-29 2021-04-13 Lam Research Corporation Fill process optimization using feature scale modeling
KR20210127262A (ko) 2019-03-11 2021-10-21 램 리써치 코포레이션 몰리브덴-함유 막들의 증착을 위한 전구체들
KR20210151229A (ko) * 2019-04-29 2021-12-13 램 리써치 코포레이션 서브트랙티브 (subtractive) 금속 에칭을 위한 원자 층 에칭
WO2020230522A1 (ja) * 2019-05-15 2020-11-19 昭和電工株式会社 金属除去方法、ドライエッチング方法、及び半導体素子の製造方法
JP2022542089A (ja) * 2019-07-31 2022-09-29 ラム リサーチ コーポレーション Ｍｒａｍパターニングのための不揮発性材料の化学エッチング
US11024537B2 (en) 2019-08-09 2021-06-01 Applied Materials, Inc. Methods and apparatus for hybrid feature metallization
US11101174B2 (en) * 2019-10-15 2021-08-24 Applied Materials, Inc. Gap fill deposition process
JP7486588B2 (ja) * 2020-01-16 2024-05-17 インテグリス・インコーポレーテッド エッチングまたは堆積のための方法
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
WO2021178399A1 (en) * 2020-03-06 2021-09-10 Lam Research Corporation Atomic layer etching of molybdenum
US11776980B2 (en) * 2020-03-13 2023-10-03 Applied Materials, Inc. Methods for reflector film growth
KR102428642B1 (ko) * 2020-06-01 2022-08-02 인하대학교 산학협력단 구리 박막의 건식 식각방법
WO2022025644A1 (ko) * 2020-07-30 2022-02-03 주성엔지니어링(주) 박막 형성 방법
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
WO2022051045A1 (en) 2020-09-03 2022-03-10 Applied Materials, Inc. Selective anisotropic metal etch
US20230187355A1 (en) * 2021-12-15 2023-06-15 International Business Machines Corporation Method to Produce Buried Nb Lines Surrounded by Ti
WO2023127137A1 (ja) * 2021-12-28 2023-07-06 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
JP2023146703A (ja) * 2022-03-29 2023-10-12 東京エレクトロン株式会社 埋込方法及び基板処理システム
US20230343643A1 (en) * 2022-04-25 2023-10-26 Applied Materials, Inc. Gradient oxidation and etch for pvd metal as bottom liner in bottom up gap fill
WO2023249683A1 (en) * 2022-06-22 2023-12-28 Applied Materials, Inc. Treatment of tungsten surface for tungsten gap-fill
US20240006236A1 (en) * 2022-06-30 2024-01-04 Applied Materials, Inc. Plasma enhanced tungsten nucleation for low resistivity
US20240055270A1 (en) * 2022-08-11 2024-02-15 Tokyo Electron Limited Substrate processing with material modification and removal

Family Cites Families (257)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5416280B2 (ko) 1971-12-30 1979-06-21
JPH061769B2 (ja) 1983-08-10 1994-01-05 株式会社日立製作所 アルミナ膜のパターニング方法
US4714520A (en) 1985-07-25 1987-12-22 Advanced Micro Devices, Inc. Method for filling a trench in an integrated circuit structure without producing voids
JPS62216224A (ja) 1986-03-17 1987-09-22 Fujitsu Ltd タングステンの選択成長方法
US4713141A (en) 1986-09-22 1987-12-15 Intel Corporation Anisotropic plasma etching of tungsten
US4874723A (en) 1987-07-16 1989-10-17 Texas Instruments Incorporated Selective etching of tungsten by remote and in situ plasma generation
US5147500A (en) 1987-07-31 1992-09-15 Hitachi, Ltd. Dry etching method
US4891550A (en) 1987-10-15 1990-01-02 Duro-Test Corporation Phosphor blend for broad spectrum fluorescent lamp
US4997520A (en) 1988-06-10 1991-03-05 Texas Instruments Incorporated Method for etching tungsten
US5037775A (en) 1988-11-30 1991-08-06 Mcnc Method for selectively depositing single elemental semiconductor material on substrates
JPH02187031A (ja) 1989-01-14 1990-07-23 Sharp Corp 半導体装置
US4988644A (en) 1989-05-23 1991-01-29 Texas Instruments Incorporated Method for etching semiconductor materials using a remote plasma generator
JP3019367B2 (ja) 1990-06-21 2000-03-13 日本電気株式会社 半導体装置の製造方法
JPH04142061A (ja) 1990-10-02 1992-05-15 Sony Corp タングステンプラグの形成方法
US5164330A (en) 1991-04-17 1992-11-17 Intel Corporation Etchback process for tungsten utilizing a NF3/AR chemistry
JPH05226280A (ja) 1992-02-14 1993-09-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
CA2067565C (en) 1992-04-29 1999-02-16 Ismail T. Emesh Deposition of tungsten
JPH06151382A (ja) 1992-11-11 1994-05-31 Toshiba Corp ドライエッチング方法
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
JPH06326060A (ja) 1993-05-12 1994-11-25 Hitachi Ltd 固体表面加工方法
JP2881371B2 (ja) 1993-09-20 1999-04-12 東京エレクトロン株式会社 真空処理装置及び真空処理装置集合体のクリーニング方法
US5616208A (en) 1993-09-17 1997-04-01 Tokyo Electron Limited Vacuum processing apparatus, vacuum processing method, and method for cleaning the vacuum processing apparatus
JP3014019B2 (ja) 1993-11-26 2000-02-28 日本電気株式会社 半導体装置の製造方法
US5431774A (en) 1993-11-30 1995-07-11 Texas Instruments Incorporated Copper etching
KR0179677B1 (ko) 1993-12-28 1999-04-15 사토 후미오 반도체장치 및 그 제조방법
JP3291889B2 (ja) 1994-02-15 2002-06-17 ソニー株式会社 ドライエッチング方法
US6022806A (en) 1994-03-15 2000-02-08 Kabushiki Kaisha Toshiba Method of forming a film in recess by vapor phase growth
JPH0831935A (ja) 1994-07-13 1996-02-02 Nkk Corp 半導体装置の製造方法
US5489552A (en) 1994-12-30 1996-02-06 At&T Corp. Multiple layer tungsten deposition process
JP2737764B2 (ja) 1995-03-03 1998-04-08 日本電気株式会社 半導体装置及びその製造方法
JP3538970B2 (ja) 1995-05-24 2004-06-14 ヤマハ株式会社 配線形成法
JPH0922896A (ja) 1995-07-07 1997-01-21 Toshiba Corp 金属膜の選択的形成方法
JPH11513846A (ja) 1995-10-19 1999-11-24 マサチューセッツ インスティテュート オブ テクノロジー 金属除去方法
US5747379A (en) 1996-01-11 1998-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating seamless tungsten plug employing tungsten redeposition and etch back
US5833817A (en) 1996-04-22 1998-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving conformity and contact bottom coverage of sputtered titanium nitride barrier layers
JP3511802B2 (ja) 1996-05-27 2004-03-29 ソニー株式会社 金属配線の形成方法
JPH09326436A (ja) 1996-06-06 1997-12-16 Sony Corp 配線形成方法
US5677237A (en) 1996-06-21 1997-10-14 Taiwan Semiconductor Manufacturing Company Ltd. Process for removing seams in tungsten plugs
US5893758A (en) 1996-06-26 1999-04-13 Micron Technology, Inc. Etching method for reducing cusping at openings
US5963833A (en) 1996-07-03 1999-10-05 Micron Technology, Inc. Method for cleaning semiconductor wafers and
KR100214852B1 (ko) 1996-11-02 1999-08-02 김영환 반도체 디바이스의 금속 배선 형성 방법
JP3869089B2 (ja) 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
JP2891952B2 (ja) 1996-12-17 1999-05-17 芝浦メカトロニクス株式会社 半導体装置の製造方法
US6184158B1 (en) 1996-12-23 2001-02-06 Lam Research Corporation Inductively coupled plasma CVD
KR100239442B1 (ko) 1996-12-26 2000-01-15 김영환 콘택홀 내의 전도성 플로그 형성방법
EP0856877A1 (en) 1997-01-31 1998-08-05 Texas Instruments Incorporated Process for forming integrated circuits using multistep plasma etching
JPH10256187A (ja) 1997-03-14 1998-09-25 Nippon Steel Corp 半導体装置及びその製造方法
US5866483A (en) 1997-04-04 1999-02-02 Applied Materials, Inc. Method for anisotropically etching tungsten using SF6, CHF3, and N2
US5807786A (en) 1997-07-30 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence
TW359884B (en) 1998-01-07 1999-06-01 Nanya Technology Co Ltd Multi-level interconnects with I-plug and production process therefor
US6323132B1 (en) 1998-01-13 2001-11-27 Applied Materials, Inc. Etching methods for anisotropic platinum profile
EP1048064A1 (en) 1998-01-13 2000-11-02 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6110822A (en) 1998-03-25 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for forming a polysilicon-interconnect contact in a TFT-SRAM
US6030881A (en) 1998-05-05 2000-02-29 Novellus Systems, Inc. High throughput chemical vapor deposition process capable of filling high aspect ratio structures
US6432830B1 (en) 1998-05-15 2002-08-13 Applied Materials, Inc. Semiconductor fabrication process
WO1999067056A1 (en) 1998-06-23 1999-12-29 Arch Specialty Chemicals, Inc. Composition for the chemical mechanical polishing of metal layers
US6140233A (en) 1998-06-25 2000-10-31 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices thereby
TW436366B (en) 1998-08-21 2001-05-28 United Microelectronics Corp Method of fabricating a plug
US6177353B1 (en) 1998-09-15 2001-01-23 Infineon Technologies North America Corp. Metallization etching techniques for reducing post-etch corrosion of metal lines
US6245654B1 (en) 1999-03-31 2001-06-12 Taiwan Semiconductor Manufacturing Company, Ltd Method for preventing tungsten contact/via plug loss after a backside pressure fault
US6294468B1 (en) 1999-05-24 2001-09-25 Agere Systems Guardian Corp. Method of chemical vapor depositing tungsten films
US6503843B1 (en) 1999-09-21 2003-01-07 Applied Materials, Inc. Multistep chamber cleaning and film deposition process using a remote plasma that also enhances film gap fill
US8696875B2 (en) * 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
EP1120820A3 (en) 2000-01-24 2008-01-09 Ebara Corporation Method and apparatus for forming interconnect
JP2001274114A (ja) 2000-03-28 2001-10-05 Toshiba Corp 半導体装置の製造方法
JP3662472B2 (ja) 2000-05-09 2005-06-22 エム・エフエスアイ株式会社 基板表面の処理方法
JP2002009017A (ja) 2000-06-22 2002-01-11 Mitsubishi Electric Corp 半導体装置の製造方法
JP2002016066A (ja) 2000-06-27 2002-01-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7964505B2 (en) 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
JP2002043201A (ja) 2000-07-28 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6527855B2 (en) 2000-10-10 2003-03-04 Rensselaer Polytechnic Institute Atomic layer deposition of cobalt from cobalt metallorganic compounds
US20020058409A1 (en) 2000-11-16 2002-05-16 Ching-Te Lin Elimination of overhang in liner/barrier/seed layers using post-deposition sputter etch
KR100399417B1 (ko) 2001-01-08 2003-09-26 삼성전자주식회사 반도체 집적 회로의 제조 방법
US6376376B1 (en) 2001-01-16 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Method to prevent CU dishing during damascene formation
KR20020072996A (ko) 2001-03-14 2002-09-19 주성엔지니어링(주) 금속 플러그 형성방법
US6448192B1 (en) 2001-04-16 2002-09-10 Motorola, Inc. Method for forming a high dielectric constant material
CN100355058C (zh) 2001-05-04 2007-12-12 东京毅力科创株式会社 具有连续沉积和蚀刻的电离pvd
US7005372B2 (en) 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
US7589017B2 (en) 2001-05-22 2009-09-15 Novellus Systems, Inc. Methods for growing low-resistivity tungsten film
US6635965B1 (en) 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7141494B2 (en) 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
US7955972B2 (en) 2001-05-22 2011-06-07 Novellus Systems, Inc. Methods for growing low-resistivity tungsten for high aspect ratio and small features
JP2002353161A (ja) 2001-05-25 2002-12-06 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP3822804B2 (ja) 2001-06-18 2006-09-20 株式会社日立製作所 半導体装置の製造方法
US6686278B2 (en) 2001-06-19 2004-02-03 United Microelectronics Corp. Method for forming a plug metal layer
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US7115516B2 (en) 2001-10-09 2006-10-03 Applied Materials, Inc. Method of depositing a material layer
JP2003142484A (ja) 2001-10-31 2003-05-16 Mitsubishi Electric Corp 半導体装置の製造方法
US6872323B1 (en) 2001-11-01 2005-03-29 Novellus Systems, Inc. In situ plasma process to remove fluorine residues from the interior surfaces of a CVD reactor
KR100437455B1 (ko) 2001-12-10 2004-06-23 삼성전자주식회사 반도체 장치 형성 방법
KR20030058853A (ko) 2002-01-02 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 플러그 형성 방법
US6828226B1 (en) 2002-01-09 2004-12-07 Taiwan Semiconductor Manufacturing Company, Limited Removal of SiON residue after CMP
JP3971192B2 (ja) 2002-01-11 2007-09-05 株式会社アルバック Ｃｖｄ装置
US6998014B2 (en) 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6797620B2 (en) 2002-04-16 2004-09-28 Applied Materials, Inc. Method and apparatus for improved electroplating fill of an aperture
WO2003098662A2 (en) 2002-05-14 2003-11-27 Tokyo Electron Limited PLASMA ETCHING OF Cu-CONTAINING LAYERS
KR100446300B1 (ko) 2002-05-30 2004-08-30 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
DE10224160A1 (de) * 2002-05-31 2003-12-18 Advanced Micro Devices Inc Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her
US20030235995A1 (en) 2002-06-21 2003-12-25 Oluseyi Hakeem M. Method of increasing selectivity to mask when etching tungsten or tungsten nitride
US6884730B2 (en) 2002-07-02 2005-04-26 Headway Technologies, Inc. Method of etching a film of magnetic material and method of manufacturing a thin-film magnetic head
US7240564B2 (en) 2002-07-30 2007-07-10 Alliant Techsystems Inc. Method and apparatus for detecting and determining event characteristics with reduced data collection
US6802944B2 (en) 2002-10-23 2004-10-12 Applied Materials, Inc. High density plasma CVD process for gapfill into high aspect ratio features
KR100542740B1 (ko) 2002-11-11 2006-01-11 삼성전자주식회사 가스 플라즈마 생성 방법 및 장치, 플라즈마 생성용 가스조성물 및 이를 이용한 반도체 장치의 제조 방법
US6933239B2 (en) 2003-01-13 2005-08-23 Applied Materials, Inc. Method for removing conductive residue
KR100528073B1 (ko) 2003-04-07 2005-11-15 동부아남반도체 주식회사 반도체소자 제조방법
US6841484B2 (en) 2003-04-17 2005-01-11 Chentsau Ying Method of fabricating a magneto-resistive random access memory (MRAM) device
JP2004332045A (ja) 2003-05-07 2004-11-25 Renesas Technology Corp 多層膜材料のドライエッチング方法
US6844258B1 (en) 2003-05-09 2005-01-18 Novellus Systems, Inc. Selective refractory metal and nitride capping
TW200428532A (en) * 2003-06-03 2004-12-16 Silicon Integrated Sys Corp Method of modifying conductive wiring
US7205240B2 (en) 2003-06-04 2007-04-17 Applied Materials, Inc. HDP-CVD multistep gapfill process
US20040266174A1 (en) 2003-06-27 2004-12-30 Chin-Tien Yang Method and apparatus of preventing tungsten pullout during tungsten chemical mill processing
US7993460B2 (en) 2003-06-30 2011-08-09 Lam Research Corporation Substrate support having dynamic temperature control
KR20050011479A (ko) 2003-07-23 2005-01-29 주식회사 하이닉스반도체 반도체 소자의 텅스텐 콘택플러그 형성방법
KR100555514B1 (ko) 2003-08-22 2006-03-03 삼성전자주식회사 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법
US7005387B2 (en) 2003-11-08 2006-02-28 Advanced Micro Devices, Inc. Method for preventing an increase in contact hole width during contact formation
US7341946B2 (en) 2003-11-10 2008-03-11 Novellus Systems, Inc. Methods for the electrochemical deposition of copper onto a barrier layer of a work piece
US7223693B2 (en) 2003-12-12 2007-05-29 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
US20050233555A1 (en) 2004-04-19 2005-10-20 Nagarajan Rajagopalan Adhesion improvement for low k dielectrics to conductive materials
US7199045B2 (en) 2004-05-26 2007-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-filled openings for submicron devices and methods of manufacture thereof
US7582127B2 (en) 2004-06-16 2009-09-01 Cabot Microelectronics Corporation Polishing composition for a tungsten-containing substrate
US7115522B2 (en) 2004-07-09 2006-10-03 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
CN100576474C (zh) 2004-07-20 2009-12-30 应用材料股份有限公司 以钽前驱物taimata进行含钽材料的原子层沉积
KR20050013187A (ko) 2004-12-28 2005-02-03 삼성전자주식회사 가스 플라즈마 생성 방법 및 장치, 플라즈마 생성용 가스조성물 및 이를 이용한 반도체 장치의 제조 방법
US7196955B2 (en) 2005-01-12 2007-03-27 Hewlett-Packard Development Company, L.P. Hardmasks for providing thermally assisted switching of magnetic memory elements
US7235492B2 (en) 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
KR100642750B1 (ko) 2005-01-31 2006-11-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP4860219B2 (ja) 2005-02-14 2012-01-25 東京エレクトロン株式会社 基板の処理方法、電子デバイスの製造方法及びプログラム
JP4671729B2 (ja) 2005-03-28 2011-04-20 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4945937B2 (ja) 2005-07-01 2012-06-06 東京エレクトロン株式会社 タングステン膜の形成方法、成膜装置及び記憶媒体
US20070006893A1 (en) 2005-07-08 2007-01-11 Bing Ji Free radical initiator in remote plasma chamber clean
US7214626B2 (en) 2005-08-24 2007-05-08 United Microelectronics Corp. Etching process for decreasing mask defect
WO2007023950A1 (ja) 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置の製造方法
US8747960B2 (en) 2005-08-31 2014-06-10 Lam Research Corporation Processes and systems for engineering a silicon-type surface for selective metal deposition to form a metal silicide
US20070087581A1 (en) 2005-09-09 2007-04-19 Varian Semiconductor Equipment Associates, Inc. Technique for atomic layer deposition
US20070117396A1 (en) 2005-11-22 2007-05-24 Dingjun Wu Selective etching of titanium nitride with xenon difluoride
DE102006001253B4 (de) 2005-12-30 2013-02-07 Advanced Micro Devices, Inc. Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum mittels einer nasschemischen Abscheidung mit einer stromlosen und einer leistungsgesteuerten Phase
JP4783169B2 (ja) 2006-02-13 2011-09-28 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
WO2007094087A1 (ja) 2006-02-13 2007-08-23 Matsushita Electric Industrial Co., Ltd. ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
US7276796B1 (en) 2006-03-15 2007-10-02 International Business Machines Corporation Formation of oxidation-resistant seed layer for interconnect applications
US7795148B2 (en) 2006-03-28 2010-09-14 Tokyo Electron Limited Method for removing damaged dielectric material
US20070238301A1 (en) 2006-03-28 2007-10-11 Cabral Stephen H Batch processing system and method for performing chemical oxide removal
US7368393B2 (en) 2006-04-20 2008-05-06 International Business Machines Corporation Chemical oxide removal of plasma damaged SiCOH low k dielectrics
US7828504B2 (en) 2006-05-12 2010-11-09 Axcellis Technologies, Inc. Combination load lock for handling workpieces
KR101254275B1 (ko) 2006-06-20 2013-04-23 가부시키가이샤 아루박 폴리이미드막 도포 장치 및 방법
US8232176B2 (en) 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US7435484B2 (en) 2006-09-01 2008-10-14 Asm Japan K.K. Ruthenium thin film-formed structure
KR100757418B1 (ko) 2006-09-05 2007-09-10 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR100881391B1 (ko) 2006-09-29 2009-02-05 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
US20080174021A1 (en) 2007-01-18 2008-07-24 Samsung Electronics Co., Ltd. Semiconductor devices having metal interconnections, semiconductor cluster tools used in fabrication thereof and methods of fabricating the same
JP2009024252A (ja) 2007-05-15 2009-02-05 Applied Materials Inc タングステン材料の原子層堆積法
KR101330707B1 (ko) 2007-07-19 2013-11-19 삼성전자주식회사 반도체 장치의 형성 방법
US7655567B1 (en) 2007-07-24 2010-02-02 Novellus Systems, Inc. Methods for improving uniformity and resistivity of thin tungsten films
US8518282B2 (en) 2007-11-21 2013-08-27 Lam Research Corporation Method of controlling etch microloading for a tungsten-containing layer
KR100939777B1 (ko) 2007-11-30 2010-01-29 주식회사 하이닉스반도체 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선형성방법
US7772114B2 (en) 2007-12-05 2010-08-10 Novellus Systems, Inc. Method for improving uniformity and adhesion of low resistivity tungsten film
US8053365B2 (en) 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
US8262800B1 (en) 2008-02-12 2012-09-11 Novellus Systems, Inc. Methods and apparatus for cleaning deposition reactors
US7964504B1 (en) 2008-02-29 2011-06-21 Novellus Systems, Inc. PVD-based metallization methods for fabrication of interconnections in semiconductor devices
US8247030B2 (en) 2008-03-07 2012-08-21 Tokyo Electron Limited Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer
US7948044B2 (en) 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
US8252194B2 (en) 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US8133797B2 (en) 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
US8058170B2 (en) 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US8551885B2 (en) 2008-08-29 2013-10-08 Novellus Systems, Inc. Method for reducing tungsten roughness and improving reflectivity
US20100072623A1 (en) 2008-09-19 2010-03-25 Advanced Micro Devices, Inc. Semiconductor device with improved contact plugs, and related fabrication methods
US7964502B2 (en) 2008-11-25 2011-06-21 Freescale Semiconductor, Inc. Multilayered through via
US20100144140A1 (en) 2008-12-10 2010-06-10 Novellus Systems, Inc. Methods for depositing tungsten films having low resistivity for gapfill applications
US8129270B1 (en) 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
CN102265383B (zh) 2008-12-31 2014-06-11 应用材料公司 用于沉积具有降低电阻率及改良表面形态的钨膜的方法
US8236691B2 (en) 2008-12-31 2012-08-07 Micron Technology, Inc. Method of high aspect ratio plug fill
JP5550843B2 (ja) 2009-03-19 2014-07-16 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US20100267230A1 (en) 2009-04-16 2010-10-21 Anand Chandrashekar Method for forming tungsten contacts and interconnects with small critical dimensions
TWI473726B (zh) * 2009-07-15 2015-02-21 Nat Univ Tsing Hua 形成圖案化金屬改質層之方法
US8153520B1 (en) 2009-08-03 2012-04-10 Novellus Systems, Inc. Thinning tungsten layer after through silicon via filling
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9034768B2 (en) * 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8119527B1 (en) 2009-08-04 2012-02-21 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
KR101604054B1 (ko) 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
US20110139748A1 (en) 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US8501629B2 (en) 2009-12-23 2013-08-06 Applied Materials, Inc. Smooth SiConi etch for silicon-containing films
US8227344B2 (en) * 2010-02-26 2012-07-24 Tokyo Electron Limited Hybrid in-situ dry cleaning of oxidized surface layers
US9129945B2 (en) 2010-03-24 2015-09-08 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
US9373500B2 (en) 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
KR101340793B1 (ko) * 2010-07-09 2013-12-11 노벨러스 시스템즈, 인코포레이티드 고 종횡비 특징부 내부로 텅스텐 증착하기
JP5416280B2 (ja) 2010-08-19 2014-02-12 株式会社アルバック ドライエッチング方法及び半導体装置の製造方法
US8778797B2 (en) 2010-09-27 2014-07-15 Novellus Systems, Inc. Systems and methods for selective tungsten deposition in vias
KR101739987B1 (ko) 2010-12-28 2017-05-26 에스케이 텔레콤주식회사 주변블록의 특징벡터를 이용한 영상 부호화/복호화 방법 및 장치
JP2012151187A (ja) 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法
US9064815B2 (en) * 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8546263B2 (en) 2011-04-27 2013-10-01 Applied Materials, Inc. Method of patterning of magnetic tunnel junctions
US8883637B2 (en) 2011-06-30 2014-11-11 Novellus Systems, Inc. Systems and methods for controlling etch selectivity of various materials
JP5829926B2 (ja) 2011-07-06 2015-12-09 東京エレクトロン株式会社 タングステン膜の成膜方法
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
US8916435B2 (en) 2011-09-09 2014-12-23 International Business Machines Corporation Self-aligned bottom plate for metal high-K dielectric metal insulator metal (MIM) embedded dynamic random access memory
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US8808561B2 (en) 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US20130149852A1 (en) * 2011-12-08 2013-06-13 Tokyo Electron Limited Method for forming a semiconductor device
US8883028B2 (en) * 2011-12-28 2014-11-11 Lam Research Corporation Mixed mode pulsing etching in plasma processing systems
US9190323B2 (en) * 2012-01-19 2015-11-17 GlobalFoundries, Inc. Semiconductor devices with copper interconnects and methods for fabricating same
US8785310B2 (en) * 2012-01-27 2014-07-22 Tokyo Electron Limited Method of forming conformal metal silicide films
CN104272441A (zh) 2012-03-27 2015-01-07 诺发系统公司 钨特征填充
WO2013148444A1 (en) 2012-03-27 2013-10-03 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9330939B2 (en) 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
JP2014049466A (ja) 2012-08-29 2014-03-17 Tokyo Electron Ltd エッチング処理方法及び基板処理装置
US9230825B2 (en) 2012-10-29 2016-01-05 Lam Research Corporation Method of tungsten etching
US9165783B2 (en) * 2012-11-01 2015-10-20 Applied Materials, Inc. Method of patterning a low-k dielectric film
JP5918108B2 (ja) 2012-11-16 2016-05-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9362133B2 (en) * 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
JP2014160757A (ja) 2013-02-20 2014-09-04 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US20140273451A1 (en) 2013-03-13 2014-09-18 Applied Materials, Inc. Tungsten deposition sequence
JP6049527B2 (ja) * 2013-04-05 2016-12-21 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9082826B2 (en) 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
CN105308723B (zh) 2013-06-17 2019-01-01 应用材料公司 利用湿式晶片背面接触进行铜镀硅穿孔的方法
JP6170754B2 (ja) 2013-06-18 2017-07-26 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP6494940B2 (ja) 2013-07-25 2019-04-03 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 異なるサイズのフィーチャへのボイドフリータングステン充填
TWI649803B (zh) 2013-09-30 2019-02-01 蘭姆研究公司 具有電漿輔助式原子層沉積及電漿輔助式化學氣相沉積合成法之深寬比可變的特徵物之間隙填充
CN105814677B (zh) 2013-10-18 2019-06-18 布鲁克斯自动化公司 处理设备
US20150111374A1 (en) 2013-10-18 2015-04-23 International Business Machines Corporation Surface treatment in a dep-etch-dep process
US9435049B2 (en) 2013-11-20 2016-09-06 Lam Research Corporation Alkaline pretreatment for electroplating
JP6347695B2 (ja) 2013-11-20 2018-06-27 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9257638B2 (en) 2014-03-27 2016-02-09 Lam Research Corporation Method to etch non-volatile metal materials
US20150345029A1 (en) 2014-05-28 2015-12-03 Applied Materials, Inc. Metal removal
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
JP6159757B2 (ja) 2014-07-10 2017-07-05 東京エレクトロン株式会社 基板の高精度エッチングのプラズマ処理方法
FR3023971B1 (fr) * 2014-07-18 2016-08-05 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US20170194204A1 (en) * 2014-08-27 2017-07-06 Ultratech, Inc. Improved through silicon via
US9362131B2 (en) 2014-08-29 2016-06-07 Applied Materials, Inc. Fast atomic layer etch process using an electron beam
US9666447B2 (en) 2014-10-28 2017-05-30 Tokyo Electron Limited Method for selectivity enhancement during dry plasma etching
US9609730B2 (en) 2014-11-12 2017-03-28 Lam Research Corporation Adjustment of VUV emission of a plasma via collisional resonant energy transfer to an energy absorber gas
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US10381227B2 (en) 2014-12-18 2019-08-13 The Regents Of The University Of Colorado, A Body Corporate Methods of atomic layer etching (ALE) using sequential, self-limiting thermal reactions
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
SG10201604524PA (en) 2015-06-05 2017-01-27 Lam Res Corp ATOMIC LAYER ETCHING OF GaN AND OTHER III-V MATERIALS
US9449843B1 (en) 2015-06-09 2016-09-20 Applied Materials, Inc. Selectively etching metals and metal nitrides conformally
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9520821B1 (en) 2015-08-19 2016-12-13 Nidec Motor Corporation System and method for optimizing flux regulation in electric motors
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
WO2017099718A1 (en) 2015-12-08 2017-06-15 Intel Corporation Atomic layer etching of transition metals by halogen surface oxidation
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US20170330764A1 (en) 2016-05-12 2017-11-16 Lam Research Corporation Methods and apparatuses for controlling transitions between continuous wave and pulsing plasmas
US9837312B1 (en) 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
CN111937122A (zh) 2018-03-30 2020-11-13 朗姆研究公司 难熔金属和其他高表面结合能材料的原子层蚀刻和平滑化
US11177216B2 (en) * 2018-09-06 2021-11-16 Raytheon Company Nitride structures having low capacitance gate contacts integrated with copper damascene structures

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