KR20210151229A - 서브트랙티브 (subtractive) 금속 에칭을 위한 원자 층 에칭 - Google Patents

서브트랙티브 (subtractive) 금속 에칭을 위한 원자 층 에칭 Download PDF

Info

Publication number
KR20210151229A
KR20210151229A KR1020217038917A KR20217038917A KR20210151229A KR 20210151229 A KR20210151229 A KR 20210151229A KR 1020217038917 A KR1020217038917 A KR 1020217038917A KR 20217038917 A KR20217038917 A KR 20217038917A KR 20210151229 A KR20210151229 A KR 20210151229A
Authority
KR
South Korea
Prior art keywords
metal
containing layer
layer
etching
plasma
Prior art date
Application number
KR1020217038917A
Other languages
English (en)
Inventor
웬빙 양
모핸드 브로우리
사만다 시암화 탄
쉬-케드 리
이웬 판
욱 최
타말 무케르지
란 린
양 판
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20210151229A publication Critical patent/KR20210151229A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

금속 함유 층을 원자 층 에칭하는 방법이 제공된다. 금속 함유 층의 표면의 적어도 일 영역이 개질 가스에 금속 함유 층의 표면을 노출시킴으로써 개질된 금속 함유 영역을 형성하기 위해 개질되고, 개질된 금속 함유 영역에 인접하여 개질되지 않은 금속 함유 영역이 남아 있다. 개질된 금속 함유 영역은 불활성 가스로부터 생성된 불활성 충격 플라즈마에 금속 함유 층의 표면을 노출시킴으로써 개질되지 않은 금속 함유 영역에 대해 선택적으로 제거된다.

Description

서브트랙티브 (subtractive) 금속 에칭을 위한 원자 층 에칭
반도체 제조 프로세스들은 종종 로직 및 메모리를 포함하는 금속-함유 구조체들의 형성을 수반한다. 서브트랙티브 에칭 프로세스들이 알루미늄-함유 구조체들을 제조하도록 사용되었고, 구리의 사용으로 산업이 이동함에 따라, 서브트랙티브 에칭 프로세스들에서 구리를 에칭하는 어려움을 수용하기 위해 다마신 프로세싱 스킴 (Damascene processing scheme) 이 생성되었다. 그러나, 디바이스들이 축소됨에 따라, 다마신 프로세스를 사용하여 작은 구리 피처들을 형성하는 것이 점점 더 어려워진다.
몰리브덴 (Mo) 또는 루테늄 (Ru) 과 같은 다른 금속들이 이러한 작은 피처들에 사용될 수도 있다. 이러한 금속들의 에칭은 피처들이 넓을수록 보다 좁은 피처들보다 빨리 에칭될 수도 있고 금속 피처들의 측벽들이 너무 거칠어질 수도 있는 문제들을 가질 수도 있다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시하는 목적들이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
관련된 출원에 대한 교차 참조
본 출원은 2019년 4월 29일에 출원된 미국 특허 출원 번호 제 62/840,523 호의 우선권의 이익을 주장하고, 이는 전체 목적들을 위해 참조로서 본 명세서에 인용된다.
본 개시 (disclosure) 의 목적에 따라 그리고 전술한 것을 달성하기 위해, 금속 함유 층을 원자 층 에칭하기 위한 방법이 제공된다. 금속 함유 층의 표면의 적어도 일 영역이 개질 가스에 금속 함유 층의 표면을 노출시킴으로써 개질된 금속 함유 영역을 형성하기 위해 개질되고, 개질된 금속 함유 영역에 인접하여 개질되지 않은 금속 함유 영역이 남아 있다. 개질된 금속 함유 영역은 불활성 가스로부터 생성된 불활성 충격 (bombardment) 플라즈마에 금속 함유 층의 표면을 노출시킴으로써 개질되지 않은 금속 함유 영역에 대해 선택적으로 제거된다.
본 개시의 이들 및 다른 특징들은 본 개시의 발명을 실시하기 위한 구체적 내용에 그리고 다음의 도면들과 함께 이하에 보다 상세히 기술될 것이다.
도 1, 도 2a, 및 도 2b는 에칭 프로세스들을 겪는 예시적인 기판들의 개략적인 예시들이다.
도 3은 반응성 이온 에칭 및 원자 층 에칭 전후에 입자들 및 결정 입계들 (grain boundaries) 을 도시하는 개략적인 예시이다.
도 4a는 원자 층 에칭을 겪는 기판들의 예시적인 개략도들을 도시한다.
도 4b는 개시된 실시 예들에 따른 방법에 대한 동작들을 도시하는 프로세스 흐름도이다.
도 5, 도 6a, 및 도 6b는 특정한 개시된 실시 예들에 따른 에칭 프로세스들을 겪는 예시적인 기판들의 개략적인 예시들이다.
도 7은 기판 상에 증착된 금속을 갖는 예시적인 기판의 개략적인 예시이다.
도 8은 종래 기술 프로세스를 사용하는 반응성 이온 에칭에 의한 에칭 후의 예시적인 기판의 개략적 예시이다.
도 9는 원자 층 에칭에 의한 에칭 후의 예시적인 기판의 개략적인 예시이다.
도 10은 특정한 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 11은 특정한 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 장치의 개략도이다.
도 12는 일 실시 예의 실시에 사용될 수도 있는 컴퓨터 시스템의 개략도이다.
도 13a는 원자 층 에칭을 사용하여 서브트랙티브하여 에칭된 루테늄의 이미지의 단면도이다.
도 13b는 원자 층 에칭을 사용하여 서브트랙티브하여 에칭된 루테늄의 이미지의 조감도이다.
도 13c는 원자 층 에칭을 사용하여 서브트랙티브하여 에칭된 루테늄의 이미지의 평면도이다.
도 13d는 몰리브덴에 대한 아르곤 바이어스 전압과 ALE 시너지의 함수로서 몰리브덴 에칭 레이트의 그래프를 도시한다.
도 14a는 연속적인 원자 층 에칭의 아르곤 바이어스 전압의 함수로서 루테늄 에칭 레이트의 그래프를 도시한다.
도 14b는 펄싱된 원자 층 에칭의 아르곤 바이어스 전압의 함수로서 루테늄 에칭 레이트의 그래프를 도시한다.
도 14c는 아르곤 연속적인 스퍼터링 (sputtering) 에만 그리고 펄싱된 스퍼터링에만 노출될 때의 아르곤 바이어스의 함수로서 루테늄 에칭 레이트의 그래프를 도시한다.
도 15a는 염소 노출, 아르곤 스퍼터링 단독, 및 연속적인 원자 층 에칭에 대한 아르곤 바이어스 전압의 함수로서 몰리브덴 에칭 레이트의 그래프를 도시한다.
도 15b는 원자 층 에칭 전후의 몰리브덴 표면의 이미지들을 도시한다.
도 15c는 염소 노출, 아르곤 스퍼터링 단독, 및 펄싱된 원자 층 에칭을 위한 아르곤 바이어스 전압의 함수로서 몰리브덴 에칭 레이트의 그래프를 도시한다.
도 15d는 염소만을 사용한 온도의 함수로서 몰리브덴 에칭 레이트의 그래프를 도시한다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시 예들은 이들 구체적 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
2000 년대 초반부터 10 년 동안, 구리 다마신 (damascene) 프로세스는 금속 상호 연결부들을 형성하기 위해 사용된 지배적인 집적 회로 제조 기술이 되었다. 구리 상호 연결부들을 제조하기 위한 방법은 다마신 프로세스이다. 다마신 프로세스는 다음의 일반화된 단계들: (1) 기판 상에 유전체 층을 증착하는 단계, (2) 트렌치들 또는 비아들을 형성하기 위해 유전체 층을 에칭하는 단계, (3) 트렌치들 또는 비아들 내에 배리어 (barrier) 층을 선택 가능하게 (optionally) 증착하는 단계, 및 (4) 구리와 같은 금속으로 트렌치들 또는 비아들을 충진하는 단계를 수반한다. 예시적인 배리어 층들은 탄탈룸/탄탈룸 나이트라이드 (Ta/TaN) 를 포함한다. 예시적인 다마신 프로세스에서, 구리 비아들이 형성된 후, 실리콘 카보나이트라이드 (SiCN) 와 같은 후속 유전체 층이 유전체 층 상에 증착된다.
구리 다마신 상호 연결부 제조 프로세싱은 22 ㎚를 넘어서는 기술 노드들 (예를 들어, 15 또는 16 ㎚ 노드) 에 적합하지 않을 수도 있다. 디바이스들이 축소됨에 따라, 피처들은 점점 보다 작아지고 종횡비들은 증가하고, 금속이 증착되어야 하는 트렌치들 또는 비아들은 점점 보다 좁아진다. 배리어 층 또는 라이너 층의 증착은 일렉트로마이그레이션 (electromigration) 을 감소시키기 위해 사용될 수도 있지만, 배리어 층 또는 라이너 층의 두께는 증착될 구리에 대한 트렌치 또는 비아에 남아 있는 공간을 감소시킨다.
일부 문제들 중에는 일렉트로마이그레이션으로부터의 손상 및 높은 비아 저항과 같은 신뢰성이 있다. 신뢰성 문제들은 전류 밀도의 증가와 관련되고, 부분적으로 라인 폭의 대응하는 감소로 인한 것이다. 높은 비아 저항은 디바이스들의 신뢰할 만한 성능 (라인 누설, 중간 층 유전체 (ILD) 누설, 일렉트로마이그레이션, 및 응력 마이그레이션) 에 사용되는 최소 구리 확산 배리어 두께와 관련된다. 이들 우려들은 산업의 대안 금속화 스킴들로의 이동을 초래했다. 예를 들어, 일부 기술들은 비아들 및 트렌치들에 CVD (Chemical Vapor Deposition) 에 의해 텅스텐 (W) 을 형성하는 것을 수반한다; 그러나, 이들 기술들은 CVD 텅스텐 증착의 컨포멀한 (conformal) 본질로 인해 입자 사이즈를 임계 치수의 대략 절반으로 제한한다. PVD (Physical Vapor Deposition) 는 PVD가 불충분하게 컨포멀하고 비아 충진에서 보이드들 (voids) 을 형성하기 때문에 반드시 사용되지 않을 수도 있다. 그러나, CVD 증착된 텅스텐은 비아의 윤곽들을 컨포멀하게 따르고, 따라서 텅스텐 입자 사이즈를 제한한다. 그 결과, 발생하는 금속 피처에서 형성된 금속 입자들은 트렌치의 상대적으로 작은 치수들에 의해 사이즈가 제한된다. 보다 작은 금속 입자들은 일반적으로 보다 높은 저항률을 갖기 때문에, 이들 보다 작은 임계 치수 트렌치들에서 다마신 프로세스에 의해 형성된 금속 상호 연결부들은 보다 높은 저항률을 갖고, 따라서 목표된 것보다 덜 효과적이다.
트랜지스터들의 기술 노드는 구리 상호 연결부들의 사용이 “RC 문제” 로 공지된 추가 스케일링을 방지하는 문제들을 발생시키는 지점에 도달하고, 여기에서 R은 저항률을 나타내고 C는 도전율을 나타낸다. 예를 들어, 구리 상호 연결부 라인들에서, 10 ㎚ 폭 라인의 저항률은 벌크 구리의 저항률보다 대략 10 배 높다. 저항률은 표면들에서 그리고 결정 입계들 (grain boundaries) 에서의 전자-광자 산란으로 인해 증가한다. 박형의 전선들 (wires) 및/또는 작은 입자 사이즈들의 경우에, 전선 저항률은 벌크 저항률 외에 전자 산란의 평균 자유 경로에 종속된다. 사이즈 축소로 인한 부가적인 저항률은 경험적으로 다음에 비례한다:
Figure pct00001
여기에서
Figure pct00002
는 벌크 저항률이고,
Figure pct00003
는 평균 자유 경로이고, d는 전선 폭 또는 입자 사이즈에 의해 결정된 관련 길이 스케일이다.
Figure pct00004
를 지표로 사용하면, 로직 및 메모리의 현재 기술 노드에 사용된 금속들을 대체하기 위한 잠재적인 후보들로서 몇 개의 재료들이 식별된다. 이들의 벌크 저항률은 몇 배 보다 높지만, 10 ㎚ 이하 레짐 (sub-10 ㎚ regime) 에서 경쟁력 있는 또는 최고의 전도성을 보여준다. 예를 들어, Ru는 상호 연결부 라인들 및/또는 비아들의 구리를 대체하기 위한 잠재력을 갖는다. 메모리 워드 라인 (wordline) 및 비트 라인 애플리케이션을 위해, 몰리브덴은 텅스텐을 잠재적으로 대체하기 위한 장점들을 나타낸다. 다른 가능한 재료들은 오스뮴, 로듐, 이리듐, 코발트; 또는 CoSi, AlSiC와 같은 이원/삼원 화합물들을 포함한다.
비 구리 금속 라인들을 형성하는 일 방법은 서브트랙티브 (subtractive) 에칭을 수행하는 것이다. 서브트랙티브 에칭은 금속의 블랭킷 층을 증착하고 유전체로 충진할 영역들을 형성하기 위해 금속 층의 부분들을 에칭함으로써 이에 따라 위에 놓인 패터닝된 마스크에 의해 규정된 금속 라인들 또는 비아들을 남기는, 알루미늄 및 텅스텐과 같은 재료들에 사용될 수 있다. 서브트랙티브 에칭은 반응성 이온 에칭과 같은 에칭 프로세스들, 및 일부 경우들에서 금속을 에칭하기 위해 위에 패터닝된 마스크가 있는 금속의 블랭킷 층에 직접 에칭 화학 물질들의 전달과 함께 사용되었다. 이어서, 비아 층은 절연 재료로 금속 비아들 주위의 갭들을 충진함으로써 완성된다. 서브트랙티브 에칭은 사용된 금속에 따라, 유전체를 증착하기 전에 금속 상에 배리어 층을 형성하는 것을 반드시 포함하지 않을 수도 있다.
내화성 금속과 같은 다른 금속들과 몰리브덴 및 루테늄과 같은 고 표면 바인딩 에너지 재료들을 사용하여 서브트랙티브 에칭을 수행하는 것이 가능하지만, 이러한 재료들을 에칭하는 것은 반응성 이온 에칭을 사용하여 수행되었고, 이는 결정 입계들 대 금속 자체의 입자들에서 에칭 거동의 차이로 인해 고르지 않은 에칭 및 거친 표면들을 발생시킨다. 피처 사이즈가 계속해서 축소됨에 따라, 금속 라인들의 임계 치수는 10 ㎚ 이하 레짐에 도달한다. 그러나, 금속들은 결정 입자 구조를 갖는다. 반응성 이온 에칭은 통상적으로 결정 입자들 자체보다 결정 입계들에서 보다 빠른 반응 레이트를 갖는다. 즉, 결정 입계들은 보다 약한 결합들을 갖는 경항이 있고, 이에 따라 입자들 자체보다 에칭이 빠르다. 금속 결정 입계들에서 이 우선적인 에칭은 변동을 유발하고 금속 콘택트 라인들의 저항률을 증가시키는 라인 에지 거칠기를 생성한다. 따라서, 특정한 결정 입계들을 갖는 금속 영역들은 결정 입계들의 형상들로 에칭하는 경향이 있고, 에칭이 미세하게 제어되지 않을 수도 있기 때문에 에칭 후 거친 표면들을 발생시킨다. 일부 반응성 이온 에칭 (Reactive Ion Etch; RIE) 이 측벽들의 라인 폭 거칠기 (Line Width Roughness; LWR) 를 개선할 수 있지만, 2 ㎚ 미만의 LWR을 달성하는 것은 어렵다. 또한, RIE의 에칭 프론트에서, 확률적 거동은 5 ㎚와 유사한 스케일로 표면을 조면화하는 (roughen) 경향이 있는 셀비지 (selvage) 층을 형성할 수 있다. 확률적 효과들의 변조, 이온 산란, 및 마이크로-마스킹 (micro-masking) 이 이들 문제들을 해결하기 위해 사용될 수 있지만, 이들 메커니즘들은 표면의 평탄화를 동역학적으로 방해하고, 이는 보다 낮은 표면 장력으로 인해 열역학적으로 유리할 것이다.
종래 기술의 일 예가 도 1, 도 2a, 및 도 2b에 제공된다. 도 1에서, 기판이 하부 층 (101), 배리어 층 (103), 금속 층 (105), 및 패터닝된 마스크 층 (107) 을 포함한다. 도 2a에서, 금속 층은 마스크로서 패터닝된 마스크 층 (107) 을 사용하는 RIE를 사용하여 에칭되고, 이에 따라 거친 표면들 (150) 을 갖는 패터닝된 금속 층 (115) 을 형성한다. 이러한 거칠기는 입자들 자체의 에칭 레이트보다 빠른 에칭 레이트를 갖는 결정 입계들에서의 에칭으로 인해 존재할 수도 있다. 도 2b는 모든 에칭된 금속을 따라 거친 표면들 (150) 을 도시하는, 패터닝된 금속 층 (115) 단독의 상면도이다.
패터닝된 내화성 금속들 상에 평활한 표면들을 형성하기 위해 ALE (Atomic Layer Etching) 기법들에 의해 내화성 금속들 상에서 서브트랙티브 에칭을 수행하는 방법들이 본 명세서에 제공된다.
로직에 제한되지 않고, 서브트랙티브 금속 에칭은 첨단 메모리 애플리케이션들을 위한 강한 규모 축소 (downscaling) 가능성을 갖는다. 상호 연결부들 외에도, 서브트랙티브 금속 에칭은 워드 라인 및 비트 라인 프로세스를 위해 메모리 (DRAM 및 3D NAND) 에서 중요한 애플리케이션들을 갖는다. 목표된 라인 거칠기 외에도, 피처들 사이에 로딩 (loading) 이 없는 균일한 금속 리세스가 또한 달성 가능하다.
서브트랙티브 금속 에칭에 더하여, ALE는 평활한 표면 모폴로지 (morphology) 및 우수한 트렌치 대 트렌치 리세스 균일성을 갖는 DRAM 매립 워드 라인 리세스 에칭 애플리케이션에 적용될 수 있다. 금속화는 티타늄 나이트라이드 (TiN), 텅스텐 카보나이트라이드 (WCN) 와 같은 라이너들, 또는 라이너가 없는 다양한 옵션들을 갖는, W, Mo, 및 Ru 트렌치 충진을 포함한다.
특정한 개시된 실시 예들은 라이너 층을 사용하지 않고 루테늄 및/또는 몰리브덴 비아들의 형성을 허용한다.
도 3은 금속 입자들 (305a) 및 결정 입계들 (305b) 의 예를 도시한다. 반응성 이온 에칭이 형성될 때, 표면은 3-A에 도시된 바와 같이 에칭되는 입자들로 인해 거칠다 (305c 참조). 반대로, 원자 층 에칭이 수행될 때, 3-B의 기판은 표면이 평활하다는 것을 도시한다 (305d 참조).
ALE는 원자 스케일 심층 분해능 및 제어로 블랭킷 제거 또는 재료의 초박형 (ultra-thin) 층들의 패턴-규정 에칭을 위해 첨단 반도체 제작 (예를 들어, 10 ㎚ 미만의 기술 노드) 에 사용된 다단계 프로세스이다. ALE는 순차적인 자기-제한 (self-limiting) 반응들을 사용하여 재료의 박층들을 제거하는 기법이다. 원자 층 에칭 기법들의 예들은 미국 특허 번호 제 8,883,028 호 및 미국 특허 번호 제 8,808,561 호에 기술되고, 이들은 예시적인 원자 층 에칭 및 에칭 기법들을 기술하는 목적들을 위해 참조로서 본 명세서에 인용된다.
“ALE 사이클”의 개념은 본 명세서의 다양한 실시 예들의 논의에 관련된다. 일반적으로, ALE 사이클은 단층 (monolayer) 을 에칭하는 것과 같이 에칭 프로세스를 1 회 수행하기 위해 사용된 동작들의 최소 세트이다. 일 사이클의 결과는 기판 표면 상의 박층의 적어도 일부가 에칭되는 것이다. 통상적으로, ALE 사이클은 개질된 층을 형성하는 개질 동작에 이어서 개질된 층만을 제거하거나 에칭하는 제거 동작을 포함한다. 사이클은 반응 물질들 또는 부산물들 중 하나를 스윕핑 (sweeping), 또는 퍼지하는 것과 같은 특정한 보조 동작들을 포함할 수도 있다. 일반적으로, 일 사이클은 고유한 시퀀스의 동작들의 일 예를 포함한다. 예로서, ALE 사이클은 다음의 동작들: (i) 개질 가스의 전달, (ii) 챔버로부터 반응 물질 가스의 퍼지, (iii) 제거 가스 및 선택 가능한 (optional) 플라즈마의 전달, 및 (iv) 챔버의 퍼지를 포함할 수도 있다. 일부 실시 예들에서, 에칭은 발생하는 표면이 시작 표면보다 훨씬 보다 평활한 것을 포함하여, 보다 평활할 수도 있도록 컨포멀하지 않게 (nonconformally) 수행될 수도 있다.
도 4a는 ALE 사이클의 2 개의 예시적인 개략적 예시들을 도시한다. 도면들 (471a 내지 471e) 은 일반적인 ALE 사이클을 도시한다. 471a에서, 기판이 제공된다. 471b에서, 기판의 표면은 개질되어 개질된 금속의 개질된 영역을 형성한다. 개질된 영역 아래는 개질되지 않은 금속의 개질되지 않은 금속 함유 영역이다. 471c에서, 다음 단계가 준비된다. 471d에서, 개질된 영역의 개질된 층이 에칭된다. 471e에서, 개질된 층은 개질되지 않은 금속의 개질되지 않은 금속 함유 영역을 남기고 제거된다. 유사하게, 도면들 (472a 내지 472e) 은 루테늄 막을 에칭하기 위한 ALE 사이클의 예를 도시한다. 472a에서, 많은 루테늄 원자들을 포함하는 실리콘 기판이 제공된다. 472b에서, 기판의 표면을 개질하는 개질 가스 산소가 기판에 도입된다. 472b의 개략도는 예로서 일부 산소가 기판의 표면 상에 흡착되는 것을 도시한다. 도 4a에 산소가 도시되었지만, 임의의 산소-함유 화합물 또는 적합한 반응 물질이 사용될 수도 있다. 472c에서, 개질 가스, 산소가 챔버로부터 퍼지된다. 472d에서, 제거 가스 아르곤이 Ar+ 플라즈마 종 및 화살표들로 나타낸 바와 같이 방향성 플라즈마와 함께 도입되고, 기판의 개질된 표면을 제거하기 위해 이온 충격 (ion bombardment) 이 수행된다. 이 동작 동안, 기판을 향해 이온들을 끌어당기기 위해 기판에 바이어스가 인가된다. 472e에서, 챔버는 퍼지되고, 반응물질들은 제거된다.
챔버 압력, 기판 온도, 플라즈마 전력, 주파수, 타입, 및 바이어스 전력과 같은 ALE 프로세스 조건들은 에칭될 재료, 에칭될 재료를 개질하도록 사용된 가스의 조성, 에칭될 재료 아래에 놓인 재료, 및 개질된 재료를 제거하기 위해 사용된 가스들의 조성에 종속된다.
ALE는 2 개 (또는 그 이상) 의 개별적인 동작들: 개질 (동작 A) 및 제거 (동작 B) 로 에칭 프로세스를 분할하는 것을 수반한다. 예를 들어, 개질 동작은 표면 층이 제거 동작 동안 쉽게 제거될 수 있도록 표면 층을 개질한다. 재료의 박층이 사이클 당 제거되고, 일 사이클은 개질 및 제거를 포함하고, 사이클은 목표된 깊이에 도달할 때까지 반복될 수 있다. 시너지는 동작 A 및 동작 B의 상호 작용으로 인해 양호한 에칭이 발생하는 것을 의미한다. ALE에서, 동작 A 및 동작 B는 공간 또는 시간으로 분리된다.
유리한 원자 층 에칭은 동작 A 및 동작 B의 상호 작용으로 인해 발생하고, 이어지는 “ALE 시너지 (ALE Synergy)” 메트릭 (metric) 은 시너지 상호 작용의 강도 및 영향을 정량화하도록 사용된다. ALE 시너지는:
Figure pct00005
(식 1)
에 의해 계산되고, EPC (“Etch Per Cycle”) 는 통상적으로 많은 사이클들의 평균인 일 ALE 사이클에서 제거된 기판 재료의 두께이고, A 및 B는 독립형 (stand-alone) 개질 동작 및 제거 동작을 독립적으로 수행함으로써 기준점들로 각각 측정된 것으로부터 EPC에 대한 기여들이다.
시너지는 ALE 거동의 많은 양태들을 캡처하는 테스트이고, 상이한 ALE 조건들 또는 시스템들을 비교하기 위해 적합하다 (well-suit). 이는 동작 A로부터 반응 물질들이 소모된 후 동작 B의 에칭이 중단되는 이유에 대한 근본적인 메커니즘이다. 따라서 이는 종횡비 독립성, 균일성, 평활도, 및 선택도와 같은 ALE 이점들에서 자기-제한 거동에 대한 원인이 된다.
ALE는 적어도 2 개의 애플리케이션들: 마스크로부터 피처 전사를 통해 금속 라인들 및/또는 다른 피처들을 규정하는 것, 및 트렌치/비아 증착 후 금속들의 에칭 백 (etch back) 과 관련된다.
본 명세서에 기술된 특정한 ALE 프로세스들은 루테늄 및 몰리브덴 서브트랙티브 에칭에 특히 관련되지만, 다른 잠재적인 금속들이 사용될 수도 있다는 것이 이해될 것이다.
도 4b는 특정한 개시된 실시 예들에 따라 수행될 수도 있는 방법에 대한 프로세스 흐름도를 제공한다. 도 4b가 서브트랙티브 패터닝 애플리케이션들에서 루테늄 및 몰리브덴을 에칭하는 것에 대해 이하에 기술될 수도 있지만, 다른 적합한 금속들이 루테늄 및 몰리브덴 대신 사용될 수도 있다는 것이 이해될 것이다.
동작 402에서, 루테늄 또는 몰리브덴의 블랭킷 층 위에 패터닝 마스크를 갖는 기판이 챔버에 제공된다. 챔버는 멀티-챔버 장치 또는 단일-챔버 장치의 챔버일 수도 있다. 기판은 다양한 실시 예들에서 반도체 기판일 수도 있다. 기판은 그 위에 증착된 유전체 재료, 전도성 재료, 또는 반전도성 재료와 같은, 재료의 하나 이상의 층들을 갖는 웨이퍼들을 포함하는 실리콘 웨이퍼, 예를 들어, 200 mm 웨이퍼, 300 mm 웨이퍼, 또는 450 mm 웨이퍼일 수도 있다.
패터닝된 마스크는 패터닝된 마스크 피처들을 포함할 수도 있다. 피처들은 상기 기술된 층들 중 하나 이상에서 형성될 수도 있다. 피처의 일 예는 반도체 기판의 홀 또는 비아 또는 기판 상의 일 층이다. 피처들은 또한 메모리 워드 라인들을 형성하기 위해 에칭될 수도 있다. 피처의 또 다른 예는 기판 또는 층의 트렌치이다. 다른 실시 예들에서, 피처들은 배리어 층 또는 접착 층과 같은 하부 층을 가질 수도 있다. 하부 층들의 비제한적인 예들은 유전체 층들 및 전도성 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다. 일부 실시 예들에서, 피처들은 적어도 약 2:1, 적어도 약 4:1, 적어도 약 5:1, 적어도 약 6:1, 적어도 약 10:1, 적어도 약 30:1, 또는 그 이상의 종횡비들을 가질 수도 있다. 피처 측벽들의 보호는 높은 종횡비들에서 바람직할 수도 있다. 개시된 방법들은 약 150 ㎚ 미만, 또는 약 10 ㎚ 미만의 개구부를 갖는 피처들을 사용하여 기판들 상에서 수행될 수도 있다. 피처 비아 또는 트렌치는 충진되지 않은 피처 또는 피처로 지칭될 수도 있다. 피처는 피처의 하단부, 폐쇄된 단부, 또는 내부로부터 피처 개구부로 좁아지는 재차 들어간 (re-entrant) 프로파일을 가질 수도 있다. 일부 실시 예들에서, 본 명세서에 기술된 방법들은 이들 특징들을 갖는 피처들을 형성하기 위해 사용될 수도 있다.
동작 404에서, 기판은 루테늄-함유 재료 또는 몰리브덴-함유 재료의 층을 형성하도록 개질 가스에 노출된다. 개질 동작은 후속 제거 동작에서 개질되지 않은 재료보다 쉽게 제거되는 두께를 갖는 개질된 금속 영역을 형성하는 박형의, 반응성 표면 층을 형성한다.
에칭 가스는 에칭될 기판의 타입 및 화학적 성질에 따라 선택될 수도 있다. 적합한 개질 가스들은 산소 (O2), 염소 (Cl2), 붕소 트리클로라이드 (BCl3), 수소 (H2), 탄소 테트라플루오라이드 (CF4), 및 이들의 조합들을 포함할 수 있다. 예를 들어, O2는 루테늄의 에칭 및 극도의 평활화에 효과적인 것으로 알려졌고; Cl2는 탄탈룸의 에칭 및 평활화에 효과적인 것으로 알려졌고; 그리고 O2와 Cl2의 혼합물들은 몰리브덴의 에칭 및 평활화에 효과적인 것으로 알려졌다.
동작 404 동안, 챔버 압력은 약 50 mTorr (milliTorr) 내지 약 100 mTorr, 예를 들어, 약 50 mTorr, 약 60 mTorr, 약 70 mTorr, 약 80 mTorr, 약 90 mTorr, 또는 약 100 mTorr일 수도 있다. 다양한 실시 예들에서, 개질 가스는 챔버 내로 도입되고, 플라즈마가 또한 점화된다. 일부 실시 예들에서, 플라즈마가 생성되지 않는다. 플라즈마가 생성되면, 전력 소스는 약 100 W (watts) 내지 약 1000 W, 예컨대 약 100 W, 또는 약 200 W, 또는 약 300 W, 또는 약 400 W, 또는 약 500 W, 또는 약 600 W, 또는 약 700 W, 또는 약 800 W, 또는 약 900 W, 또는 약 1000 W의 전력으로 설정될 수도 있다. 플라즈마가 점화되는 다양한 실시 예들에서, 바이어스가 인가된다. 바이어스는 임의의 적합한 전력으로 인가될 수도 있다. 동작 404 동안, 기판을 홀딩하는 페데스탈이 자연 발생적인 에칭을 방지하기 위한 적합한 온도로 설정될 수도 있다. 온도는 에칭될 재료, 기판 상에 존재하는 층들, 개질 가스, 및 다른 프로세스 조건들에 종속된다. 일부 실시 예들에서, 온도는 약 -70 ℃ 내지 150 ℃, 예를 들어, -70, -60, -50, -40, -30, -20, -10, 0, 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140, 또는 150 ℃이다. 동작 404의 지속 기간은 기판의 토포그래피 (topography), 및 개질 화학 물질과 표면 화학 물질들, 뿐만 아니라 프로세스 조건들에 종속된다. 일부 실시 예들에서, 동작 404의 지속 기간은 약 0.1 내지 5 초 (s), 예를 들어, 0.1, 0.2, 0.5, 1, 2, 3, 4, 또는 5 초이다.
루테늄 ALE를 위해, 동작 404는 산소-함유 가스로의 노출 및 선택 가능하게 플라즈마를 생성하는 것을 수반한다. 다양한 실시 예들에서, 산소 플라즈마 (O2) 가 사용된다. 다양한 실시 예들에서, 산소 플라즈마는 Ru-O의 개질된 표면을 형성하기 위해 흡착되고, 이 프로세스는 자기-제한적이다. 이 프로세스는 금속-금속 표면을 공유 결합 대형 (formation) 을 가질 수 있는 개질된 층으로 변환한다.
몰리브덴 ALE를 위해, 동작 404는 염소-함유 가스로의 노출 및 선택 가능하게 플라즈마를 생성하는 것을 수반한다. 다양한 실시 예들에서, 염소 가스가 사용된다. 다양한 실시 예들에서, 염소 가스와 산소 가스의 혼합물이 사용된다. 개질은 몰리브덴의 표면 상에 Mo-Cl 또는 O-Mo-Cl의 Cl-흡착된 층 또는 Cl-/O-흡착된 층을 형성하고, 이는 자기-제한적이다.
동작 406에서, 챔버는 프로세스 공간으로부터 과잉 개질 가스 화학 물질을 제거하기 위해 선택 가능하게 퍼지된다. 퍼지 동작에서, 비-표면-결합 개질 가스 및/또는 개질 플라즈마 종이 프로세스 챔버로부터 제거될 수도 있다. 이는 흡착된 층을 제거하지 않고 개질 가스 및/또는 개질 플라즈마 종을 제거하기 위해 프로세스 챔버를 퍼지 및/또는 배기함 (evacuate) 으로써 수행될 수 있다. 개질 가스 플라즈마에서 생성된 종은 단순히 플라즈마를 중단시키고 선택 가능하게 챔버의 퍼지 및/또는 배기와 결합하여 남아 있는 종들로 하여금 감쇠되게 (decay) 함으로써 제거될 수 있다. 퍼지는 질소 (N2), 아르곤 (Ar), 네온 (Ne), 헬륨 (He), 및 이들의 조합들과 같은 임의의 불활성 가스를 사용하여 수행될 수 있다.
동작 408에서, 동작 404에서 형성된 개질된 층은 방향성 불활성 가스에 노출된다. 제거는 방향성 불활성 가스에 연속적으로 (연속적인 ALE), 또는 펄스들로 (펄싱된 ALE) 개질된 층을 노출시킴으로써 수행될 수도 있다. 펄싱된 ALE는 보다 높은 플라즈마 전력들 및 바이어스 전력들이 사용되게 할 수도 있다.
제거 동작에서 방향성 불활성 가스가 연속적으로 또는 펄스들로 전달되는지 여부에 관계 없이, 기판은 방향성 스퍼터링 (directional sputtering) 에 의해 기판을 에칭하기 위해, 아르곤 또는 헬륨과 같은 에너지 소스 (예를 들어, 제거를 유도하는 활성 가스 또는 스퍼터링 가스 또는 화학적으로 반응성 종) 에 노출된다. 일부 실시 예들에서, 제거 동작은 이온 충격에 의해 수행될 수도 있다. 제거 동안, 방향성 스퍼터링을 용이하게 하기 위해 바이어스가 선택 가능하게 턴 온될 수도 있다. 일부 실시 예들에서, ALE는 등방성일 수도 있다.
스퍼터링 가스의 양은 예컨대 재료의 타깃된 양만을 에칭하도록 제어될 수도 있다. 다양한 실시 예들에서, 챔버의 압력은 개질 동작과 제거 동작 사이에서 가변할 수도 있다. 가스의 압력은 챔버의 사이즈, 가스의 플로우 레이트, 반응기의 온도, 기판의 타입, 및 에칭될 기판의 사이즈에 종속될 수도 있다.
다양한 실시 예들에서, 동작 408은 약 0.5 mTorr 내지 약 20 mTorr, 예를 들어, 0.5 mTorr, 1 mTorr, 2 mTorr, 5 mTorr, 10 mTorr, 15 mTorr, 또는 20 mTorr의 챔버 압력에서 수행될 수도 있다.
페데스탈 온도는 자연 발생적인 에칭을 방지하도록 특정한 온도로 설정되고, 온도는 일부 실시 예들에서, 기판 상의 재료에 종속될 수도 있다. 다양한 실시 예들에서, 온도는 약 -70 내지 150 ℃, 예를 들어, -70, -60, -50, -40, -30, -20, -10, 0, 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140, 또는 150 ℃이다.
온도 408의 지속 기간은 50 eV에서 약 2 x 1016 /cm2*S의 이온 플럭스에 대해, 약 0.1 초 내지 약 10 초, 예를 들어, 0.1, 0.2, 0.5, 1, 2, 3, 4, 5, 6, 7, 8, 9 또는 10 초일 수도 있다.
다양한 실시 예들에서, 동작 408은 제거 가스에 기판을 노출하는 동안 기판을 홀딩하는 페데스탈에 바이어스를 인가하는 것을 포함한다. 바이어스는 약 10 V (volts) 내지 약 150 V, 예를 들어, 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140, 또는 150 V 바이어스의 바이어스 전력으로 인가될 수도 있다. 다양한 실시 예들에서, 소스 전력은 약 100 W 내지 약 1500 W, 예를 들어, 100, 200, 300, 400, 500, 600, 700, 800, 900, 또는 1000 W의 전력으로 설정된다.
루테늄의 ALE를 위해, 동작 408은 개질된 층을 제거하기 위해 불활성 이온들 (예를 들어, Ar+) 에 개질된 표면을 노출하고, 이에 따라 부산물로서 휘발성 RuOx를 형성하는 것을 수반한다.
루테늄의 연속적인 ALE에서, 다양한 실시 예들에서 바이어스 전압이 약 80 V로 설정될 수도 있다. 다양한 실시 예들에서, 불활성 가스로부터 형성된 플라즈마로 하여금 금속 함유 층의 표면의 이온 충격을 제공하게 하도록, 불활성 충격 플라즈마에 금속 함유 층의 표면을 노출하는 동안 약 60 V 내지 약 100 V의 바이어스 전력으로 연속적인 바이어스가 인가된다. 루테늄의 펄싱된 ALE에서, 바이어스는 0 V와 약 600 V 내지 약 1200 V의 피크 바이어스 전력 사이에서 10 ％ 듀티 사이클 (duty cycle) 로 펄싱된다. 다른 듀티 사이클들이 사용될 수도 있고 바이어스 전력이 사용된 듀티 사이클에 따라 조정될 수도 있다는 것이 이해될 것이다.
몰리브덴의 ALE를 위해, 동작 408은 개질 층을 제거하기 위해 불활성 이온들 (예를 들어, Ar+) 에 개질된 표면을 노출하는 것을 수반하고, 이에 따라 부산물로서 휘발성 MoCl 및/또는 MoClOx를 형성한다.
몰리브덴의 연속적인 ALE에서, 바이어스 전압이 약 50 V 내지 약 80 V로 설정될 수도 있다. 몰리브덴의 펄싱된 ALE의 일부 실시 예들에서, 바이어스는 0 V와 약 600 V 내지 약 1200 V의 바이어스 전력 사이에서 10 ％ 듀티 사이클로 펄싱된다. 바이어스의 문턱값 바이어스 범위는 에칭된 금속의 특성들에 종속된다. 예를 들어, 하드 마스크들에 사용된 일부 금속들은 보다 높은 문턱값 전압을 가질 수 있고, 이에 따라 바이어스 전력 범위가 보다 높거나 보다 넓을 수도 있기 때문에 프로세스 윈도우가 증가할 것이다.
다른 듀티 사이클이 사용될 수도 있고 사용된 듀티 사이클에 따라 바이어스 전력이 조정될 수도 있다는 것이 이해될 것이다.
동작 410에서, 챔버는 챔버로부터 부산물들을 제거하도록 퍼지된다. 동작 412에서, 동작 404 내지 동작 410은 목표된 서브트랙티브 에칭 애플리케이션들에 따라 금속을 에칭하기 위한 사이클들로 선택 가능하게 반복된다.
동작 404 및 동작 408, 또는 대안적으로 동작 404 내지 동작 410은 일 ALE 사이클을 구성할 수도 있다. “사이클”의 개념은 본 명세서의 다양한 실시 예들의 논의에 관련된다. 일반적으로, ALE 사이클은 단층을 에칭하는 것과 같은, 에칭 프로세스를 1 회 수행하기 위해 사용된 동작의 최소 세트이다. 일 사이클의 결과는 반도체 표면 상의 박층의 적어도 일부가 에칭되는 것이다. 통상적으로, ALE 사이클은 반응성 층을 형성하기 위한 개질 동작, 이어서 이 개질된 층만을 제거하거나 에칭하기 위한 제거 동작을 포함한다. 사이클은 반응 물질들 또는 부산물들 중 하나를 스윕핑하는 것과 같은 특정한 보조 동작들을 포함할 수도 있다. 일반적으로, 일 사이클은 고유한 시퀀스의 동작들의 일 예를 포함한다. 예로서, ALE 사이클은 다음의 동작들: (i) 반응 물질 가스의 전달, (ii) 챔버로부터 반응 물질 가스의 퍼지, (iii) 제거 가스 및 선택 가능한 플라즈마의 전달, 및 (iv) 챔버의 퍼지를 포함할 수도 있다.
특정한 개시된 실시 예들은 3 개의 특정한 장점들: 수평 표면들 상에 평활한 에칭 프론트의 형성, 수직 표면들 상에 평활한 측벽 및 라인 폭 거칠기의 형성, 및 로딩 효과들의 감소를 갖는다.
평활한 에칭 프론트들의 형성에 대해, ALE에 의한 서브트랙티브 에칭 루테늄의 특정한 예에서, ALE는 O2 플라즈마에서 자기-제한 표면 루테늄 층을 형성하는 것을 수반하고, 이는 따라서 루테늄 표면으로 하여금 무시할 수 있는 자연 발생적인 화학 에칭과 함께 개질된 층으로 균일하게 변환되게 한다. 제거 동안, 이온 충격이 개질된 층을 선택적으로 제거하도록 사용된다. 흡착 및 탈착 단계의 일 사이클 내에서, 프로세스는 입자들로부터 결정 입계들을 구별하지 않고 표면 상의 반응 레이트를 균등화한다. 다양한 실시 예들에서, ALE는 에칭될 인입 막보다 훨씬 보다 평활한 표면을 생성할 수 있다. 자기-제한 층별 (layer-by-layer) ALE 프로세스로부터, 시작 막의 표면 모폴로지는 거칠기를 증가시키지 않고 유지된다. 평평한 표면 상의 융기들 (protuberances) 에 대해, 볼록 곡률 (convex curvature) 이 표면 원자들에 여분의 표면 에너지를 주어 평평한 표면의 원자들과 비교하여 보다 반응성이게 한다. 덴트들 (dents) 또는 디봇들 (divots) 에 대해, 볼록 곡률 상의 원자들은 평평한 영역들과 비교하여 보다 낮은 표면 에너지로 인해 반응성이 아니다. O2 플라즈마에 대한 노출 동안, 융기 표면은 남아 있는 보다 적은 M-M 결합과 함께 M-O 결합의 보다 높은 부분을 잠재적으로 형성하는, 보다 반응성이다. 이온 충격 단계에서, 불활성 이온들은 매우 상단에서 1 ㎚ 표면까지 비정질화에 의해 표면을 평활화할 수 있다. 전체적으로, 팁 (tip) 상에서 보다 빠른 반응 레이트 및 융기의 팁에서 최하부 (foot) 까지의 확산 경향은 결정 입계들로부터의 거칠기를 트리거링하지 (triggering) 않고, ALE 에칭 표면을 평활화한다.
수직 표면들 상의 평활한 측벽 및 라인 폭 거칠기의 형성에 대해, ALE에 의한 서브트랙티브 에칭은 또한 측벽들을 평활화하고 라인 폭 거칠기를 감소시킬 수 있다. 종래의 반응성 이온 에칭과 달리, 루테늄 및 몰리브덴 ALE는 평활한 루테늄 및 몰리브덴 라인들을 향한 패턴 전사를 위해 원자 충실도를 발생시킨다. 수평 평활화 에칭 표면 외에도, O2/Ar 또는 Cl2/Ar ALE가 패터닝된 구조체들에서 평활화 측벽들을 산출할 수 있다. 일부 다른 프로세스에서, 등방성 화학적 에칭이 수직 표면들에 측방향 공격들을 발생시킬 수 있다. 입자 및 결정 입계 결함들에 의해 유발된 상이한 에칭 레이트들, 또는 불균일한 측벽 패시베이션은 수직 측벽을 따라 2 차원 거칠기를 형성한다. 반대로, 층별 ALE 프로세스는 측벽들 내에 수직으로 또는 수평으로 에칭을 유발하지 않고, 매우 제어된 에칭 메커니즘일 수 있다. ALE 사이클들 및 방향성 이온 충격은 마스크로부터의 섀도잉 효과 (shadowing effect) 없이 개질된 층들을 제거한다. 화학적 에칭 또는 물리적 에칭에 대한 측벽 표면들의 노출은 따라서 제한된다. ALE의 이러한 반응 메커니즘은 따라서 라인 에지 거칠기를 개선한다. 반응성 이온 에칭된 루테늄 또는 몰리브덴 금속에 대한 라인 폭 거칠기가 3 ㎚보다 클 수도 있지만, ALE에 의해 에칭된 루테늄 또는 몰리브덴 금속의 라인 폭 거칠기는 약 2 ㎚ 미만일 수도 있다. 다양한 실시 예들에서, 표면 거칠기는 원자 층 에칭에 의한 서브트랙티브 에칭 전의 금속 표면과 비교하여 적어도 30 ％만큼 감소된다.
도 5, 도 6a, 및 도 6b는 ALE를 사용하는 서브트랙티브 에칭 동안 기판의 예시적인 개략적 예시들을 도시한다. 도 5에서, 기판은 하부 층 (501), 배리어 층 (503), 금속 층 (505), 및 금속 층 (505) 위에 형성된 패터닝된 마스크 층을 규정하는 패터닝된 마스크 층 (507) 을 포함한다. 도 6a에서, 금속 층은 마스크로서 패터닝된 마스크 층 (507) 을 사용하는 ALE를 사용하여 에칭되고, 이에 따라 평활화 표면들 (550) 을 갖는 패터닝된 금속 층 (515) 을 형성한다. 도 6b는 모든 에칭된 금속을 따라 평활화 표면들 (550) 을 도시하는, 패터닝된 금속 층 (515) 의 단독 상면도이다. 일부 실시 예들에서, 금속 층 (505) 은 금속 함유 층일 수도 있다. 패터닝된 마스크 층 (507) 은 라인들을 형성하는 패터닝된 마스크 피처들을 갖는다. ALE는 2 ㎚ 미만의 라인 폭 거칠기를 갖는 금속 라인들을 발생시키는 금속 층 (505) 으로 피처들을 에칭한다.
로딩 효과들의 감소에 대해, 루테늄 및 물리브덴 ALE는 또한 10 ㎚ 이하 피처들뿐만 아니라 이소/와이드 (iso/wide) 트렌치들에 대해 종횡비 독립적인 에칭 프로파일을 제공할 수 있다. 특히 10 ㎚ 이하 사이즈들에 대해, 반응성 이온 에칭 프로세스들에 대한 가장 어려운 문제들 중 하나는 에칭이 종횡비에 종속되도록 로딩이다. 반응성 이온 에칭에서, 반응성 에칭 종 (중성자들 및 이온들) 의 에칭 프론트로의 이송 및 에칭 부산물들의 피처들 밖으로의 이동은 상이한 종횡비들의 피처들에서 고르지 않은 에칭을 유발할 수 있다. 반응성 이온 에칭 동안, 이온 플럭스 및 에너지들은 치밀한 트렌치들의 에칭 프론트에 전달될 때 측벽들과 상호 작용하고, 트렌치 사이즈의 작은 1 ㎚ 변동도 치밀한 트렌치들의 감소된 에칭 깊이의 큰 차이를 유발할 수 있다. 반대로, ALE 프로세스는 자기-제한이고, 이는 종횡비에 관계 없이 피처 각각에서 동일한 양을 에칭함으로써 트렌치 폭들 및 깊이들의 변동들을 견딜 수 있다. ALE는 개질이 자기-제한이도록 변조될 수 있기 때문에, 에칭은 따라서 10 ㎚ 이하 구조체들에 대해 프로세스 윈도우들을 확장시키는 종횡비 종속이 아니다.
도 7은 스택 (700) 의 부분의 단면도를 예시하고, 금속 함유 층 (704) 은 패터닝된 유전체 층 (712) 위 패터닝된 마스크 (708) 위에 있다. 도 8은 종래 기술에 따라 에칭된 스택 (800) 의 부분의 단면도를 예시한다. 스택 (800) 은 패터닝된 유전체 층 (812) 위에 패터닝된 마스크 (808) 를 포함한다. 패터닝된 마스크 (808) 및 패터닝된 유전체 층 (812) 은 피처들 (816) 이 넓을수록 보다 좁은 피처 (820) 를 형성한다. 종래 기술 에칭 방법들을 사용하면, 보다 넓은 피처들 (816) 내의 금속 함유 층은 보다 좁은 피처 (820) 내의 금속 함유 층의 부분들보다 빨리 에칭된다. 그 결과, 보다 넓은 피처들 (816) 내의 금속 함유 층 (824) 의 부분들은 보다 좁은 피처 (820) 내의 금속 함유 층 (828) 의 부분보다 더 에칭된다. 그 결과, 보다 좁은 피처 (820) 내의 금속 함유 층 (828) 과 비교하여 보다 넓은 피처들 내의 금속 함유 층 (824) 사이 라인의 에칭 백에서 불균일성이 있다. 일부 실시 예들에서, 라인의 불균일성은 5 ㎚보다 크다.
도 9는 금속 함유 층의 원자 층 에칭을 사용하는 일 실시 예에 따라 에칭된 스택 (900) 의 부분의 단면도를 예시한다. 스택 (900) 은 패터닝된 유전체 층 (912) 위에 패터닝된 마스크 (908) 를 포함한다. 패터닝된 마스크 (908) 및 패터닝된 유전체 층 (912) 은 보다 넓은 피처들 (916) 및 보다 좁은 피처 (920) 를 형성한다. 금속 함유 층은 금속 함유 층이 패터닝된 마스크 (908) 의 보다 넓은 피처들 (916) 및 보다 좁은 피처 (920) 를 충진하도록, 패터닝된 마스크 (908) 위에 형성된다. 원자 층 에칭을 제공하는 일 실시 예에서, 보다 넓은 피처들 (916) 내의 금속 함유 층은 보다 좁은 피처 (920) 내의 금속 함유 층의 부분들과 동일한 레이트로 에칭된다. 그 결과, 보다 넓은 피처들 (916) 내의 금속 함유 층 (924) 은 보다 좁은 피처 (920) 내의 금속 함유 층 (928) 의 부분과 거의 동일하게 에칭된다. 다양한 실시 예들에서, 보다 좁은 피처 (920) 내의 금속 함유 층 (928) 과 비교하여 보다 넓은 피처들 (916) 내의 금속 함유 층 (924) 을 에칭하는 레이트의 모든 격차에 의해 유발된 라인의 불균일성은 5 ㎚ 미만이다.
용어들 “반도체 웨이퍼”, “웨이퍼”, “기판”, “웨이퍼 기판”, 및 “부분적으로 제조된 집적 회로” 는 상호 교환 가능하게 사용된다. “부분적으로 제조된 집적 회로” 는 웨이퍼 상의 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼 또는 다른 반도체 웨이퍼를 지칭할 수 있다. 반도체 디바이스 산업계에서 사용된 기판은 통상적으로 200 또는 300 mm의 직경을 갖지만, 산업계는 450 mm 직경의 기판들을 채택하는 방향으로 이동하고 있다. 본 명세서에 제공된 플로우 레이트들 및 조건들은 300 mm 기판들의 프로세싱에 적절하다. 당업자는 이들 플로우들이 다른 사이즈들의 기판들에 대해 필요에 따라 조정될 수도 있다는 것을 인식할 것이다. 전력 레벨들 및 플로우 레이트들은 일반적으로 스테이션들의 수와 기판 면적과 함께 선형으로 스케일링된다. 플로우 레이트들 및 전력들은 면적 당 기준으로 나타낼 수도 있다. 반도체 기판들 상에 막들을 증착하도록 사용된 반응 챔버들에 더하여, 다른 타입들의 증착 반응기들이 개시된 실시 예들을 이용할 수도 있다. 개시된 실시 예들로부터 이익을 얻을 수도 있는 다른 타입들의 반응기들은 인쇄 기판 회로들, 디스플레이들, 등과 같은 다양한 물품들을 제조하기 위해 사용된 반응기들을 포함한다.
장치
도 10은 본 명세서의 특정한 실시 예들에 따른 유도 결합 플라즈마 에칭 장치 (1000) 의 단면도를 도시한다. CA, Fremont 소재의 Lam Research Corp. 에 의해 생산된 Kiyo TM 반응기는 본 명세서에 기술된 기법들을 구현하기 위해 사용될 수도 있는 적합한 반응기의 일 예이다. 유도 결합 플라즈마 에칭 장치 (1000) 는 챔버 벽들 및 윈도우 (1011) 에 의해 구조적으로 규정된 전체 에칭 챔버 (1001) 를 포함한다. 챔버 벽들은 스테인리스 스틸 또는 알루미늄으로 제조될 수도 있다. 윈도우 (1011) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 선택 가능한 내부 플라즈마 그리드 (1050) 가 전체 에칭 챔버를 상부 서브-챔버 (1002) 및 하부 서브-챔버 (1003) 로 분할한다. 플라즈마 그리드 (1050) 는 단일 그리드 또는 복수의 개별적인 그리드들을 포함할 수도 있다. 많은 실시 예들에서, 플라즈마 그리드 (1050) 는 제거될 수도 있고, 이에 따라 상부 서브-챔버 (1002) 및 하부 서브-챔버 (1003) 로 이루어진 챔버 공간을 활용한다.
척 (1017) 이 하단 내측 표면 근방의 하부 서브-챔버 (1003) 내에 위치된다. 척 (1017) 은 에칭 프로세스가 수행되는 반도체 웨이퍼 (1019) 를 수용하고 홀딩하도록 구성된다. 척 (1017) 은 반도체 웨이퍼 (1019) 가 존재할 때 이를 지지하기 위한 정전 척일 수 있다. 일부 실시 예들에서, 에지 링 (미도시) 이 척 (1017) 을 둘러싸고, 반도체 웨이퍼 (1019) 가 척 (1017) 위에 존재할 때 이의 상단 표면과 거의 평면인 상부 표면을 갖는다. 척 (1017) 은 또한 반도체 웨이퍼를 척킹하고 (chucking) 디척킹하기 (dechucking) 위한 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부 (미도시) 가 이 목적을 위해 제공될 수도 있다. 척 (1017) 으로부터 반도체 웨이퍼 (1019) 를 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (1017) 은 RF 전력 공급부 (1023) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (1023) 는 접속부 (1027) 를 통해 매칭 회로 (1021) 에 접속된다. 매칭 회로 (1021) 는 접속부 (1025) 를 통해 척 (1017) 에 접속된다. 이 방식으로, RF 전력 공급부 (1023) 는 척 (1017) 에 접속된다. 척은 약 10 V 내지 약 150 V, 예를 들어, 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140, 또는 150 V 바이어스와 같은 임의의 적합한 바이어스 전력으로 바이어싱될 수도 있다. 일부 경우들에서, 바이어스는 약 10 ％의 듀티 사이클로 0 V와 약 600 V 내지 약 1200 V의 바이어스 피크 전력 사이에서 펄싱될 수도 있다.
코일 (1033) 이 윈도우 (1011) 위에 위치된다. 코일 (1033) 은 전기적으로 전도성 재료로 제조되고, 적어도 하나의 완전한 턴 (turn) 을 포함한다. 도 10에 도시된 예시적인 코일 (1033) 은 3 개의 턴들을 포함한다. 코일 (1033) 의 단면들은 심볼들로 도시되고, “X”를 갖는 코일들은 페이지 내로 회전하여 연장하는 한편, “●”를 갖는 코일들은 페이지 밖으로 회전하여 연장한다. RF 전력 공급부 (1041) 가 코일 (1033) 에 RF 전력을 전달하도록 구성된다. 일반적으로, RF 전력 공급부 (1041) 는 접속부 (1045) 를 통해 매칭 회로 (1039) 에 접속된다. 매칭 회로 (1039) 는 연결부 (1043) 를 통해 코일 (1033) 에 접속된다. 이 방식으로, RF 전력 공급부 (1041) 는 코일 (1033) 에 접속된다. 선택 가능한 패러데이 차폐부 (Faraday shield) (1049) 가 코일 (1033) 과 윈도우 (1011) 사이에 위치된다. 패러데이 차폐부 (1049) 는 코일 (1033) 에 대해 이격된 관계로 유지된다. 패러데이 차폐부 (1049) 는 윈도우 (1011) 바로 위에 배치된다. 코일 (1033), 패러데이 차폐부 (1049), 및 윈도우 (1011) 는 서로 실질적으로 평행하도록 각각 구성된다. 패러데이 차폐부는 금속 또는 다른 종이 플라즈마 챔버의 유전체 윈도우 상에 증착하는 것을 방지할 수도 있다.
프로세스 가스들 (예컨대 산소 (O2), 염소 (Cl2), 붕소 트리클로라이드 (BCl3), 수소 (H2), 탄소 테트라플루오라이드 (CF4), 및 이들의 조합들) 이 상부 챔버에 위치된 메인 주입 포트 (1060) 를 통해 그리고/또는 때때로 STG로 지칭되는 측면 주입 포트 (1070) 를 통해 공급될 수도 있다. 진공 펌프, 예를 들어, 1 단계 또는 2 단계 기계적 건식 펌프 및/또는 터보분자 (turbomolecular) 펌프 (1040) 가 선택 가능한 플라즈마 프로세싱 동안, 프로세스 챔버 밖으로 프로세스 가스들을 인출하고 쓰로틀 밸브 (throttle valve) (미도시) 또는 펜듈럼 밸브 (pendulum valve) (미도시) 와 같은 폐-루프-제어된 플로우 제한 디바이스를 사용함으로써 프로세스 장치 (1000) 내의 압력을 유지하도록 사용될 수도 있다.
장치의 동작 동안, 하나 이상의 반응 물질 가스들이 주입 포트들 (1060 및/또는 1070) 을 통해 공급될 수도 있다. 특정한 실시 예들에서, 가스는 메인 주입 포트 (1060) 를 통해서만, 또는 측면 주입 포트 (1070) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 주입 포트들은 샤워헤드들에 의해 대체될 수도 있다. 패러데이 차폐부 (1049) 및/또는 선택 가능한 플라즈마 그리드 (1050) 는 프로세스 가스들의 챔버로의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. 패러데이 차폐부 (1049) 및/또는 선택 가능한 플라즈마 그리드 (1050) 중 하나 또는 모두는 프로세스 가스들의 전달을 위해 샤워헤드로서 역할할 수도 있다.
RF 전류로 하여금 코일 (1033) 을 통해 흐르게 하도록 RF 전력 공급부 (1041) 로부터 코일 (1033) 로 무선 주파수 전력이 공급된다. 코일 (1033) 을 통해 흐르는 RF 전류는 코일 (1033) 에 관한 전자기장을 생성한다. 전자기장은 상부 서브-챔버 (1002) 내에 유도 전류를 생성한다. 반도체 웨이퍼 (1019) 와 다양한 생성된 이온들 및 라디칼들의 물리적 상호 작용과 화학적 상호 작용은 웨이퍼의 피처들을 선택적으로 에칭한다.
상부 서브-챔버 (1002) 및 하부 서브-챔버 (1003) 모두가 있도록 플라즈마 그리드 (1050) 가 사용되면, 유도 전류는 상부 서브-챔버 (1002) 내에 전자-이온 플라즈마를 생성하기 위해 상부 서브-챔버 (1002) 내에 존재하는 가스와 작용한다. 선택 가능한 플라즈마 그리드 (1050) 가 존재한다면, 하부 서브-챔버 (1003) 내의 고온 전자들의 수를 제한하도록 역할할 수도 있다. 일부 실시 예들에서, 장치는 하부 서브-챔버 (1003) 내에 존재하는 플라즈마가 이온-이온 플라즈마이도록 설계되고 동작된다. 다른 실시 예들에서, 장치는 하부 서브-챔버 (1003) 내에 존재하는 플라즈마가 전자-이온 플라즈마이도록 설계되고 동작될 수도 있다.
휘발성 에칭 부산물들이 포트 (1022) 를 통과하는 하부 서브-챔버 (1003) 로부터 제거될 수도 있다. 본 명세서에 개시된 척 (1017) 은 약 30 ℃ 내지 약 250 ℃ 범위의 상승된 온도들에서 동작할 수도 있다. 일부 경우들에서, 척 (1017) 은 또한 예를 들어, 척 (1017) 이 활성으로 냉각될 때 보다 저온들에서 동작할 수도 있다. 이러한 경우들에서, 척 (1017) 은 목표된 바와 같이 실질적으로 보다 저온들에서 동작할 것이다. 온도는 에칭 프로세스 동작 및 특정한 레시피에 종속될 것이다. 일부 실시 예들에서, 챔버 (1001) 는 약 1 mTorr 내지 약 100 mTorr 또는 약 50 mTorr 내지 약 100 mTorr 범위의 압력들, 예를 들어, 약 50 mTorr, 약 60 mTorr, 약 70 mTorr, 약 80 mTorr, 약 90 mTorr, 약 100 mTorr에서 동작할 수도 있다. 특정한 실시 예들에서, 압력은 보다 높을 수도 있다.
챔버 (1001) 는 클린 룸 및 제조 설비에서 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 분위기 입자 제어를 제공하는 배관을 포함한다. 이들 설비들은 타깃 제조 설비에 설치될 때 챔버 (1001) 에 커플링된다. 부가적으로, 챔버 (1001) 는 로봇들로 하여금 통상적인 자동화를 사용하여 챔버 (1001) 내외로 반도체 웨이퍼들을 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 실시 예들에서, (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (1030) 가 에칭 챔버의 일부 또는 모든 동작들을 제어한다. 시스템 제어기 (1030) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 프로세서는 CPU (Central Processing Unit) 또는 컴퓨터, 아날로그 입력/출력 연결부들 및/또는 디지털 입력/출력 연결부들, 스텝퍼 (stepper) 모터 제어기 보드들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들은 프로세서 상에서 실행된다. 이들 인스트럭션들은 시스템 제어기 (1030) 와 연관된 메모리 디바이스들 상에 저장될 수도 있고 또는 이들은 네트워크를 통해 제공될 수도 있다. 특정한 실시 예들에서, 시스템 제어기 (1030) 는 시스템 제어 소프트웨어를 실행한다.
일부 경우들에서, 시스템 제어기 (1030) 는 가스 농도, 웨이퍼 이동, 및/또는 코일들 (1033) 및/또는 정전 척 (1017) 에 공급된 전력을 제어한다. 시스템 제어기 (1030) 는 예를 들어, 적절한 농도(들)로 필요한 반응 물질(들)을 제공하는 하나 이상의 유입구 가스 스트림을 생성하기 위해 관련 밸브들을 개방하고 폐쇄함으로써 가스 농도를 제어할 수도 있다. 웨이퍼 이동은 예를 들어, 목표된 바와 같이 이동하도록 웨이퍼 포지셔닝 (positioning) 시스템을 지시함으로써 제어될 수도 있다. 코일들 (1033) 및/또는 정전 척 (1017) 에 공급된 전력은 특정한 RF 전력 레벨들을 제공하기 위해 제어될 수도 있다. 유사하게, 내부 플라즈마 그리드 (1050) 가 사용되면, 그리드에 인가된 임의의 RF 전력이 시스템 제어기 (1030) 에 의해 조정될 수도 있다.
시스템 제어기 (1030) 는 센서 출력 (예를 들어, 전력, 전위, 압력, 등이 특정한 문턱값에 도달할 때), 동작의 타이밍 (예를 들어, 일 프로세스에서 특정한 횟수로 밸브들 개방) 에 기초하여, 또는 사용자로부터 수신된 인스트럭션에 기초하여 이들 및 다른 양태들을 제어할 수도 있다. 일 예시적인 제어기가 이하에 더 논의된다.
도 11은 VTM (Vacuum Transfer Module) (1138) 과 상호 작용하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 및 프로세스 모듈들 사이에서 웨이퍼들을 “이송”하기 위한 이송 모듈들의 구성은 “클러스터 툴 아키텍처” 시스템으로 지칭될 수도 있다. 로드록 (loadlock) 또는 이송 모듈로 또한 공지된 에어록 (1130) 이 4 개의 프로세싱 모듈들 (1120a 내지 1120d) 과 함께 VTM (1138) 에 도시되고, 이는 다양한 제조 프로세스들을 수행하기 위해 개별적으로 최적화될 수도 있다. 예로서, 프로세싱 모듈들 (1120a 내지 1120d) 은 기판 에칭, 증착, 이온 주입 (implantation), 웨이퍼 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들을 수행하도록 구현될 수도 있다. 하나 이상의 기판 에칭 프로세싱 모듈들 (1120a 내지 1120d 의 임의의 모듈들) 이 본 명세서에 개시된 바와 같이 구현될 수도 있다. 에어록 (1130) 및 프로세스 모듈 (1120) 은 “스테이션들”로 지칭될 수도 있다. 스테이션 각각은 VTM (1138) 에 스테이션을 인터페이싱하는 패싯 (facet) (1136) 을 갖는다. 패싯 각각의 내부에서, 센서 1 내지 센서 18은 각각의 스테이션들 사이를 이동할 때의 웨이퍼 (1126) 의 통과를 탐지하도록 사용된다.
로봇 (1122) 은 스테이션들 사이로 웨이퍼 (1126) 를 이송한다. 일 실시 예에서, 로봇 (1122) 은 1 개의 암 (arm) 을 갖고, 또 다른 실시 예에서, 로봇 (1122) 은 2 개의 암을 갖고, 암 각각은 이송을 위해 웨이퍼 (1126) 와 같은 웨이퍼들을 픽킹하도록 (pick) 엔드 이펙터 (end effector) (1124) 를 갖는다. ATM (Atmospheric Transfer Module) (1140) 에서, 프론트-엔드 로봇 (front-end robot) (1132) 은 LPM (Load Port Module) (1142) 내의 카세트 (cassette) 또는 FOUP (Front Opening Unified Pod) (1134) 로부터 에어록 (1130) 으로 웨이퍼들 (1126) 을 이송하도록 사용된다. 프로세스 모듈 (1120) 내부의 모듈 중심부 (1128) 는 웨이퍼 (1126) 를 배치하기 위한 일 위치이다. ATM (1140) 내의 정렬기 (aligner) (1144) 가 웨이퍼들을 정렬하도록 사용된다.
일 예시적인 프로세싱 방법에서, LPM (1142) 내의 FOUP들 (1134) 중 하나 내에 웨이퍼가 배치된다. 프론트-엔드 로봇 (1132) 은 FOUP (1134) 로부터 정렬기 (1144) 로 웨이퍼를 이송하고, 이는 웨이퍼 (1126) 로 하여금 에칭되거나 프로세싱되기 전 적절하게 센터링되게 한다. 정렬된 후, 웨이퍼 (1126) 는 프론트-엔드 로봇 (1132) 에 의해 에어록 (1130) 내로 이동된다. 에어록 모듈들이 ATM과 VTM 사이의 분위기를 매칭하는 능력을 갖기 때문에, 웨이퍼 (1126) 는 손상되지 않고 두 압력 분위기들 사이를 이동할 수 있다. 에어록 (1130) 으로부터, 웨이퍼 (1126) 는 로봇 (1122) 에 의해 VTM (1138) 을 통해 그리고 프로세스 모듈들 (1120a 내지 1120d) 중 하나 내로 이동된다. 이 웨이퍼 이동을 달성하기 위해, 로봇 (1122) 은 암들 각각 상에서 엔드 이펙터들 (1124) 을 사용한다. 웨이퍼 (1126) 가 프로세싱되면, 로봇 (1122) 에 의해 프로세스 모듈들 (1120a 내지 1120d) 로부터 에어록 (1130) 으로 이동된다. 이로부터, 웨이퍼 (1126) 는 프론트-엔드 로봇 (1132) 에 의해 FOUP들 (1134) 중 하나 또는 정렬기 (1144) 로 이동될 수도 있다.
웨이퍼 이동을 제어하는 컴퓨터가 클러스터 아키텍처에 국부적일 수 있거나, 제작 현장에서 또는 원격 위치에서 클러스터 아키텍처 외부에 위치될 수 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것에 주의해야 한다.
일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 전에, 프로세싱 동안에, 그리고 프로세싱 후에 그들의 동작을 제어하기 위해 전자장치들과 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 “제어기”로서 지칭될 수도 있다. 제어기는 프로세싱 조건들 및/또는 시스템의 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, RF 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
도 12는 실시 예들에서 사용된 제어기를 구현하기에 적합한 컴퓨터 시스템 (1200) 을 도시하는 고 레벨 블록도이다. 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대용 디바이스로부터 대형 슈퍼컴퓨터까지 범위의 많은 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (1200) 은 하나 이상의 프로세서들 (1202) 을 포함하고, (그래픽, 텍스트, 및 다른 데이터를 디스플레이하기 위한) 전자 디스플레이 디바이스 (1204), 메인 메모리 (1206) (예를 들어, RAM (Random Access Memory)), 저장 디바이스 (1208) (예를 들어, 하드 디스크 드라이브), 이동식 저장 디바이스 (1210) (예를 들어, 광학 디스크 드라이브), 사용자 인터페이스 디바이스들 (1212) (예를 들어, 키보드들, 터치 스크린들, 키패드들, 마우스들 또는 다른 포인팅 디바이스들, 등), 및 통신 인터페이스 (1214) (예를 들어, 무선 네트워크 인터페이스) 를 더 포함할 수 있다. 통신 인터페이스 (1214) 는 소프트웨어 및 데이터로 하여금 링크를 통해 컴퓨터 시스템 (1200) 과 외부 디바이스들 사이에서 이송되게 한다. 시스템은 또한 전술한 디바이스들/모듈들이 연결되는 통신 인프라스트럭처 (1216) (예를 들어, 통신 버스, 크로스-오버 바, 또는 네트워크) 를 포함할 수도 있다.
통신 인터페이스 (1214) 를 통해 전달된 정보는 신호들을 반송하고, 전선 또는 케이블, 광섬유, 전화선, 휴대전화 링크, 무선 주파수 링크, 및/또는 다른 통신 채널들을 사용하여 구현될 수도 있는 통신 링크를 통해, 통신 인터페이스 (1214) 에 의해 수신될 수 있는 전자, 전자기, 광학, 또는 다른 신호들과 같은 신호들의 형태일 수도 있다. 이러한 통신 인터페이스를 사용하여, 하나 이상의 프로세서들 (1202) 이 상기 기술된 방법 단계들을 수행하는 동안 네트워크로부터 정보를 수신할 수도 있고, 또는 네트워크에 정보를 출력할 수도 있다는 것이 고려된다. 또한, 방법 실시 예들은 프로세서들 상에서만 실행될 수도 있거나, 프로세싱의 일부를 공유하는 원격 프로세서들과 함께, 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
용어 “비일시적 컴퓨터 판독가능 매체”는 일반적으로 메인 메모리, 보조 메모리, 이동식 저장장치, 및 하드 디스크들, 플래시 메모리, 디스크 드라이브 메모리, CD-ROM 및 다른 형태들의 영구 메모리와 같은, 저장 디바이스들과 같은 매체를 지칭하도록 사용되고, 반송파들 또는 신호들과 같은 일시적 주제를 커버하는 것으로 해석되지 않는다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터 (interpreter) 를 사용하여 컴퓨터에 의해 실행되는 보다 고 레벨 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파에 구현된 컴퓨터 데이터 신호에 의해 송신되고, 프로세서에 의해 실행 가능한 인스트럭션들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 (spin-rinse) 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD (Atomic Layer Deposition) 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다. 다양한 실시 예들은 유도 결합, 용량 결합, 둘의 조합인 챔버들을 사용할 수도 있고 또는 다른 전력 시스템들을 사용할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터 그리고 툴 위치들 및/또는 로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
일부 실시 예들은 개질된 금속 함유 영역을 형성하기 위해 금속 함유 층의 표면의 적어도 일 영역을 개질하는 개질 가스에 노출하는 동안 (단계 402) 불활성 플라즈마를 형성하기 위한 불활성 가스를 제공하지 않는다. 이러한 실시 예들은 개질 가스에 노출하는 동안 (단계 404) 개질 가스를 제공하지만, 개질된 금속 함유 영역을 선택적으로 제거하기 위해 불활성 가스로부터 생성된 불활성 충격 플라즈마에 개질된 층을 노출하는 동안 (단계 408) 개질 가스를 제공하지 않을 수도 있다. 다양한 실시 예들에서, 금속 함유 층은 루테늄, 텅스텐, 티타늄, 또는 몰리브덴 중 적어도 하나를 포함하는 적어도 하나의 금속 함유 층을 포함한다. 다양한 실시 예들에서, 개질된 금속 함유 영역은 루테늄 옥사이드, 텅스텐 클로라이드, 몰리브덴 클로라이드, 또는 몰리브덴 옥사이드 중 적어도 하나를 포함할 수도 있다.
다른 실시 예들에서, 불활성 플라즈마를 형성하기 위한 불활성 가스는 개질된 금속 함유 영역을 형성하기 위해 금속 함유 층의 표면의 적어도 일 영역을 개질하는 개질 가스에 노출하는 동안 (단계 402) 그리고 개질된 금속 함유 영역을 선택적으로 제거하기 위해 불활성 가스로부터 생성된 불활성 충격 플라즈마에 개질된 층을 노출하는 동안 (단계 408) 연속적으로 제공된다. 일부 실시 예들은 개질 가스에 노출하는 동안 (단계 402) 개질 가스만을 제공한다. 이러한 실시 예들에서, 불활성 플라즈마에 개질된 층을 노출하는 (단계 408) 동안 불활성 충격 플라즈마만을 제공하기에 충분한 바이어스가 제공되고, 개질 가스로의 노출 (단계 404) 은 불활성 충격 플라즈마를 제공하기에 충분한 바이어스를 갖지 않는다.
다른 실시 예들에서, 불활성 플라즈마를 형성하기 위한 불활성 가스 및 개질 가스는 개질된 금속 함유 영역을 형성하기 위한 금속 함유 층의 표면의 적어도 일 영역을 개질하는 개질 가스에 노출하는 동안 (단계 402) 그리고 불활성 플라즈마에 개질된 층을 노출하는 동안 (단계 408) 연속적으로 제공된다. 이러한 실시 예들에서, 불활성 플라즈마에 개질된 층을 노출하는 동안 (단계 408) 불활성 충격 플라즈마만을 제공하기에 충분한 바이어스가 제공되고, 그리고 개질 가스로의 노출 (단계 404) 은 불활성 플라즈마를 제공하기에 충분한 바이어스를 갖지 않는다. 이에 더하여, 개질 가스에 노출하는 동안 (단계 404) 개질 가스만으로부터 플라즈마를 형성하기에 충분한, 충분한 여기 전력 (excitation power) 이 제공되고, 그리고 불활성 플라즈마로의 개질된 층의 노출 (단계 408) 은 개질 가스로부터 플라즈마를 형성하기에 충분한 플라즈마 여기 전력을 갖지 않는다. 이러한 실시 예에서, 개질 가스 및 불활성 가스의 가스 플로우가 일정하더라도, 바이어스 전력 및 플라즈마 에너지의 펄스는 ALE 사이클 각각에 대한 상이한 단계들을 제공한다.
A. 실험
b. 실험 1
루테늄의 블랭킷 층 및 루테늄 위에 16 ㎚ ± 1 ㎚의 임계 치수를 갖는 패터닝된 마스크를 갖는 기판이 제공되었다. 기판은 펄싱된 원자 층 에칭의 사이클들에 노출되었다―즉, 산소 플라즈마로의 노출 및 펄싱된 바이어스 아르곤 플라즈마로의 노출의 사이클들이 루테늄을 에칭하기 위해 반복되었다. 바이어스 펄싱은 약 900 V에서 10 ％ 듀티 사이클을 사용하여 펄싱되었다. 펄싱된 ALE를 사용하는 루테늄을 서브트랙티브 에칭한 후 발생하는 기판은 측단면도의 도 13a, 상단 기울어진 조감도로 도 13b, 및 평면도로 도 13c에 도시된다. 결과들은 평활한 측벽들을 나타내고, 기판 상에 남아 있는 패터닝된 루테늄을 명확하게 규정한다.
c. 실험 2
ALE 시너지는 몰리브덴의 ALE를 수행하기 위해 사용된 다양한 바이어스 전압들에 대해 계산되었고, 몰리브덴 에칭 레이트들이 또한 측정되었다. 도 13d는 아르곤-단독 (argon-only) 노출 및 염소-단독 노출에 대한 아르곤 바이어스 전압의 함수로서 몰리브덴 에칭 레이트, 뿐만 아니라 계산된 ALE 시너지 곡선 및 시너지 값의 그래프를 도시한다.
d. 실험 3
루테늄은 연속적인 Ar 바이어스를 사용한 O2/Ar ALE를 사용하여 에칭되었고, 제거 동안 사용된 다양한 바이어스 전압들에 대한 “ALE 윈도우”가 획득되었다. 도 14a는 아르곤 스퍼터링 단독 (Ar 스퍼터링으로 라벨링됨), 및 산소 노출 단독 (O2 단독으로 라벨링됨), 및 산소와 불활성 아르곤 플라즈마의 교번하는 노출들을 사용하는 ALE (ALE로 라벨링됨) 의 사이클 당 에칭을 도시하는 그래프를 도시한다. 달성된 최적 윈도우는 60 V 내지 100 V이다.
루테늄은 펄싱된 ALE (펄싱된 Ar 바이어스를 가짐) 를 사용하여 에칭되었고, 제거 동안 사용된 다양한 바이어스 전압들에 대한 “ALE 윈도우” 가 획득되었다. 도 14b는 아르곤 스퍼터링 단독 (Ar 스퍼터링으로 라벨링됨), 산소 노출 단독 (O2 단독으로 라벨링됨), 및 10 ％의 듀티 사이클을 사용하는 산소와 불활성 아르곤 플라즈마의 교번하는 노출들을 사용하는 ALE (ALE로 라벨링됨) 의 사이클 당 에칭을 도시하는 그래프를 도시한다. 달성된 최적 윈도우는 600 V 내지 1200 V이다.
루테늄은 연속적인 노출 (100 ％ 듀티 사이클) 및 펄싱된 노출 (10 ％) 듀티 사이클 모두에 대한 개질 없이 스퍼터링 단독으로 루테늄 제거의 본질적인 효과를 도시하기 위해 아르곤 스퍼터링 단독으로 노출되었다. 결과들은 도 14c에 도시되고, 이는 연속적인 ALE와 비교하여 펄싱된 ALE를 사용할 때 높은 에칭 레이트 없이 사용될 수도 있는 아르곤 바이어스 전력들의 보다 넓은 범위를 도시한다.
e. 실험 4
제거 동안 사용된 다양한 바이어스 전압들에 대해 연속적인 Ar 바이어스를 사용하는 ALE를 사용하여 몰리브덴이 에칭되었고, 에칭 레이트들이 측정되었다. 도 15a는 아르곤 스퍼터링 단독 (Ar 스퍼터링으로 라벨링됨), 및 염소 노출 단독 (Cl2 단독으로 라벨링됨), 및 염소와 불활성 아르곤 플라즈마의 교번하는 노출들을 사용하는 ALE (Cl2/Ar ALE로 라벨링됨) 의 사이클 당 에칭을 도시하는 그래프를 도시한다. 최적 바이어스 전압은 약 60 V인 것으로 도시된다.
ALE 전후의 거칠기가 관찰되었다; 결과들은 도 15b에 도시되고, 이는 2.1 ㎚의 거칠기를 갖는 ALE 전에 “PRE”로 라벨링된 사진들의 일 세트, 및 약 1.4 ㎚의 거칠기를 발생시키는, 제거 동안 약 50 V의 바이어스 전력으로 수행된 ALE 후에 “ALE-50V”로 라벨링된 사진들의 일 세트를 도시한다. 이들 결과들은 ALE를 수행하는 것이 재료를 에칭할 뿐만 아니라 재료를 평활화한다는 것을 시사한다.
몰리브덴은 펄싱된 ALE를 사용하여 에칭되었고, 제거 동안 사용된 다양한 바이어스 전압들에 대한 “ALE 윈도우” 가 획득되었다. 도 15c는 아르곤 스퍼터링 단독 (Ar 스퍼터링으로 라벨링됨), 염소 노출 단독 (Cl2 단독으로 라벨링됨), 및 40 ℃에서 10 ％의 듀티 사이클을 사용하여 염소 및 펄싱된 불활성 아르곤 플라즈마의 교번하는 노출들을 사용하는 ALE (ALE로 라벨링됨) 의 사이클 당 에칭을 도시하는 그래프를 도시한다. 달성된 최적 윈도우는 600 V 내지 1200 V이다. ALE 시너지는 (연속적인 ALE를 사용하여 약 60 ％ 시너지와 비교하여) 75 ％로 상승되었다. 펄싱된 ALE는 또한 에칭 레이트가 연속적인 ALE의 사이클 당 2 내지 3 Å와 비교하여 사이클 당 약 5 내지 6 Å이도록 보다 빠른 에칭 레이트들을 발생시킬 수 있다.
몰리브덴은 연속적인 노출 동안 스퍼터링 없이 염소 단독 노출에 의한 몰리브덴 제거의 본질적인 효과를 도시하기 위해 염소에만 노출되었다. 결과들은 도 15d에 도시되고, 이는 염소 단독으로 일부 몰리브덴 제거가 있을 수도 있고, 일부 온도들에서, 빨리 에칭될 수도 있다는 것을 도시하고; 따라서 일부 경우들에서, 보다 저온들이 ALE의 자기-제한 양태들을 제어하도록 사용될 수도 있다.
F. 결론
본 개시가 몇몇의 바람직한 실시 예들의 측면에서 기술되었지만, 본 개시의 범위 내에 속하는 변경들, 치환들, 수정들, 및 다양한 대체 등가물들이 있다. 또한 본 개시의 방법들 및 장치들을 구현하는 많은 대안적인 방식들이 있다는 것에 유의해야 한다. 따라서 이하의 첨부된 청구항들은 본 개시의 진정한 정신 및 범위 내에 속하는 이러한 변경들, 치환들, 수정들, 및 다양한 대체 등가물들을 모두 포함하는 것으로 해석되도록 의도된다.

Claims (19)

  1. 금속 함유 층을 원자 층 에칭하는 방법에 있어서,
    a) 개질 가스에 금속 함유 층의 표면을 노출시킴으로써 개질된 금속 함유 영역을 형성하기 위해 상기 금속 함유 층의 표면의 적어도 일 영역을 개질하는 단계로서, 상기 개질된 금속 함유 영역에 인접하여 개질되지 않은 금속 함유 영역이 남아 있는, 상기 적어도 일 영역 개질 단계; 및
    b) 불활성 가스로부터 생성된 불활성 충격 (bombardment) 플라즈마에 상기 금속 함유 층의 상기 표면을 노출시킴으로써 상기 개질되지 않은 금속 함유 영역에 대해 상기 개질된 금속 함유 영역을 선택적으로 제거하는 단계를 포함하는, 원자 층 에칭 방법.
  2. 제 1 항에 있어서,
    상기 금속 함유 층은 루테늄, 텅스텐, 티타늄, 및 몰리브덴 중 적어도 하나를 포함하는, 원자 층 에칭 방법.
  3. 제 1 항에 있어서,
    피처들을 규정하는 패터닝된 마스크를 형성하는 단계를 더 포함하고, 상기 금속 함유 층은 상기 금속 함유 층 내에 피처들을 형성하기 위해 상기 패터닝된 마스크에 대해 선택적으로 에칭되는, 원자 층 에칭 방법.
  4. 제 3 항에 있어서,
    상기 피처들은 10 ㎚ 미만의 폭을 갖는, 원자 층 에칭 방법.
  5. 제 3 항에 있어서,
    상기 금속 함유 층 내의 상기 피처들은 비아들이고, 상기 비아들은 약 2 ㎚ 미만의 라인 폭 거칠기를 갖는, 원자 층 에칭 방법.
  6. 제 1 항에 있어서,
    상기 개질 가스는 산소, 염소, 붕소 트리클로라이드, 수소, 및 탄소 테트라플루오라이드 중 적어도 하나를 포함하는, 원자 층 에칭 방법.
  7. 제 1 항에 있어서,
    상기 개질된 금속 함유 영역은 루테늄 옥사이드, 텅스텐 클로라이드, 몰리브덴 클로라이드, 또는 몰리브덴 옥사이드 중 적어도 하나를 포함하는, 원자 층 에칭 방법.
  8. 제 1 항에 있어서,
    불활성 플라즈마에 상기 금속 함유 층의 상기 표면을 노출하는 것은 상기 개질되지 않은 금속 함유 영역을 제거하지 않는, 원자 층 에칭 방법.
  9. 제 1 항에 있어서,
    상기 개질 가스에 상기 금속 함유 층의 상기 표면을 노출하는 것은 상기 금속 함유 츠을 에칭하지 않는, 원자 층 에칭 방법.
  10. 제 1 항에 있어서,
    상기 불활성 가스는 연속적으로 전달되고 상기 불활성 충격 플라즈마에 상기 금속 함유 층의 상기 표면을 노출하는 동안 연속적인 바이어스가 인가되고, 상기 연속적인 바이어스는 상기 불활성 가스로부터 형성된 플라즈마로 하여금 상기 금속 함유 층의 상기 표면의 이온 충격을 제공하게 하도록 약 60 V 내지 약 100 V의 바이어스 전력을 갖는, 원자 층 에칭 방법.
  11. 제 1 항에 있어서,
    상기 단계 a) 및 상기 단계 b) 는 복수 회 순환적으로 반복되는, 원자 층 에칭 방법.
  12. 제 11 항에 있어서,
    상기 불활성 가스는 상기 단계 a) 및 상기 단계 b) 동안 제공되고, 그리고 상기 단계 b) 는 상기 불활성 충격 플라즈마를 제공하기에 충분히 제공되는 바이어스를 갖고 그리고 상기 단계 a) 는 상기 불활성 충격 플라즈마를 제공하기에 충분한 바이어스를 갖지 않는, 원자 층 에칭 방법.
  13. 제 11 항에 있어서,
    상기 단계 a) 와 상기 단계 b) 사이에 퍼지 단계를 더 포함하고, 상기 퍼지 단계는 상기 개질 가스를 퍼지하는, 원자 층 에칭 방법.
  14. 제 1 항에 있어서,
    상기 금속 함유 층의 상기 표면의 적어도 일 영역을 개질하는 단계는,
    개질 가스를 흘리는 단계; 및
    상기 개질 가스를 플라즈마로 형성하는 단계를 포함하는, 원자 층 에칭 방법.
  15. 제 1 항에 있어서,
    상기 불활성 가스는 연속적으로 전달되고 상기 금속 함유 층의 상기 표면을 상기 불활성 충격 플라즈마에 노출하는 동안 펄싱된 바이어스가 인가되고, 상기 펄싱된 바이어스는 상기 불활성 가스로부터 형성된 플라즈마로 하여금 상기 금속 함유 층의 상기 표면의 이온 충격을 제공하게 하도록 약 600 V 내지 약 1200 V의 피크 바이어스 전력을 갖는, 원자 층 에칭 방법.
  16. 제 1 항에 있어서,
    상기 금속 함유 층 위에 패터닝된 마스크를 형성하는 단계를 더 포함하고, 상기 패터닝된 마스크는 패터닝된 마스크 피처들을 규정하는, 원자 층 에칭 방법.
  17. 제 16 항에 있어서,
    상기 패터닝된 마스크는 라인들을 규정하고, 원자 층 에칭은 상기 금속 함유 층의 금속 함유 라인들을 형성하고, 상기 금속 함유 라인들은 2 ㎚ 미만의 라인 폭 거칠기를 갖는, 원자 층 에칭 방법.
  18. 제 1 항에 있어서,
    상기 금속 함유 층은 패터닝된 마스크 위에 있고, 상기 패터닝된 마스크는 복수의 피처들을 형성하고 그리고 상기 금속 함유 층은 상기 복수의 피처들을 충진하고, 그리고 제 1 복수의 피처들은 제 2 복수의 피처들보다 좁고, 그리고 상기 금속 함유 층을 에칭하는 것은 상기 복수의 피처들을 충진하는 상기 금속 함유 층의 부분들을 에칭 백하는 (etch back), 원자 층 에칭 방법.
  19. 제 18 항에 있어서,
    상기 제 1 복수의 피처들을 충진하는 상기 금속 함유 층은 상기 제 2 복수의 피처들을 충진하는 상기 금속 함유 층과 동일한 레이트로 에칭 백되고, 그리고 상기 금속 함유 피처들은 5 ㎚ 미만의 라인의 불균일성을 갖는, 원자 층 에칭 방법.
KR1020217038917A 2019-04-29 2020-04-27 서브트랙티브 (subtractive) 금속 에칭을 위한 원자 층 에칭 KR20210151229A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962840253P 2019-04-29 2019-04-29
US62/840,253 2019-04-29
PCT/US2020/030054 WO2020223152A1 (en) 2019-04-29 2020-04-27 Atomic layer etching for subtractive metal etch

Publications (1)

Publication Number Publication Date
KR20210151229A true KR20210151229A (ko) 2021-12-13

Family

ID=73029153

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217038917A KR20210151229A (ko) 2019-04-29 2020-04-27 서브트랙티브 (subtractive) 금속 에칭을 위한 원자 층 에칭

Country Status (5)

Country Link
US (2) US11935758B2 (ko)
KR (1) KR20210151229A (ko)
CN (1) CN113906552A (ko)
TW (1) TWI840554B (ko)
WO (1) WO2020223152A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022507368A (ja) 2018-11-14 2022-01-18 ラム リサーチ コーポレーション 次世代リソグラフィにおいて有用なハードマスクを作製する方法
TWI837391B (zh) 2019-06-26 2024-04-01 美商蘭姆研究公司 利用鹵化物化學品的光阻顯影
JP7189375B2 (ja) 2020-01-15 2022-12-13 ラム リサーチ コーポレーション フォトレジスト接着および線量低減のための下層
US11651970B2 (en) * 2020-05-19 2023-05-16 Tokyo Electron Limited Systems and methods for selective ion mass segregation in pulsed plasma atomic layer etching
US11798813B2 (en) * 2021-04-26 2023-10-24 Applied Materials, Inc. Selective removal of ruthenium-containing materials
US11749532B2 (en) 2021-05-04 2023-09-05 Applied Materials, Inc. Methods and apparatus for processing a substrate
JP2023127349A (ja) * 2022-03-01 2023-09-13 東京エレクトロン株式会社 ハードマスク、基板処理方法、およびハードマスクの除去方法
US20230317462A1 (en) * 2022-03-09 2023-10-05 Tokyo Electron Limited Etching of Polycrystalline Semiconductors
US20230386830A1 (en) * 2022-05-27 2023-11-30 Applied Materials, Inc. Highly conformal metal etch in high aspect ratio semiconductor features

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5236550A (en) * 1992-04-24 1993-08-17 National Semiconductor Corporation Method for plasma etch of ruthenium
US20110139748A1 (en) * 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US9793127B2 (en) * 2013-11-13 2017-10-17 Taiwan Semiconductor Manufacturing Company Limited Plasma generation and pulsed plasma etching
FR3017241B1 (fr) * 2014-01-31 2017-08-25 Commissariat Energie Atomique Procede de gravure plasma
US9299575B2 (en) * 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US10217646B2 (en) * 2015-06-17 2019-02-26 Intel Corporation Transition metal dry etch by atomic layer removal of oxide layers for device fabrication
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9984858B2 (en) * 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
US9991128B2 (en) * 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10566232B2 (en) 2017-05-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post-etch treatment of an electrically conductive feature
US10763083B2 (en) * 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching

Also Published As

Publication number Publication date
WO2020223152A1 (en) 2020-11-05
US20220199422A1 (en) 2022-06-23
US20240186150A1 (en) 2024-06-06
CN113906552A (zh) 2022-01-07
US11935758B2 (en) 2024-03-19
TW202111814A (zh) 2021-03-16
TWI840554B (zh) 2024-05-01

Similar Documents

Publication Publication Date Title
US11935758B2 (en) Atomic layer etching for subtractive metal etch
KR102510612B1 (ko) 향상된 텅스텐 증착 충진을 위한 텅스텐의 원자층 에칭
US10784086B2 (en) Cobalt etch back
TWI832325B (zh) 設計者原子層蝕刻
US20240274408A1 (en) High energy atomic layer etching
JP2017022368A (ja) ＧａＮ及びその他のＩＩＩ−Ｖ材料の原子層エッチング
KR20170031041A (ko) 반도체 산업계 안팎에서 ale 평활도
KR102642011B1 (ko) 내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing)
US20220028697A1 (en) Directional deposition in etch chamber
TW202431423A (zh) 用於減式金屬蝕刻的原子層蝕刻

Legal Events

Date Code Title Description
E902 Notification of reason for refusal