CN113906552A - 用于减法式金属蚀刻的原子层蚀刻 - Google Patents

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Abstract

提供了一种用于对含金属层进行原子层蚀刻的方法。通过使所述含金属层的表面暴露于改性气体，使所述含金属层的表面的至少一区域改性以形成含改性金属区域，其中与所述含改性金属区域相邻的是含未改性金属区域。通过使所述含金属层的表面暴露于由惰性气体所产生的惰性轰击等离子体，相对于所述含未改性金属区域，选择性地移除所述含改性金属区域。

Description

用于减法式金属蚀刻的原子层蚀刻
相关申请的交叉引用
本申请要求于2019年4月29日申请的美国申请No.62/840,523的优先权利益，其通过引用合并于此以用于所有目的。
背景技术
半导体制造处理常常涉及含金属结构(包含逻辑及存储器)的形成。减法式蚀刻处理被用于制造含铝结构，且随着产业转向铜的使用，镶嵌处理方案被创造以适应在减法式蚀刻处理中铜蚀刻的困难。然而，随着装置缩小，使用镶嵌处理以形成小的铜特征变得更加困难。
例如钼(Mo)或钌(Ru)之类的其他金属可能被用在如此的小特征中。蚀刻这样的金属可能有着以下的问题：蚀刻较宽的特征可能比蚀刻较窄的特征快，且金属特征的侧壁可能过于粗糙。
这里提供的背景描述是为了总体呈现本公开的背景的目的。当前指定的发明人的工作在其在此背景技术部分以及在提交申请时不能确定为现有技术的说明书的各方面中描述的范围内既不明确也不暗示地承认是针对本公开的现有技术。
发明内容
为了实现前述的目的及根据本公开内容的目的，提供了一种用于对含金属层进行原子层蚀刻的方法。通过使所述含金属层的表面暴露于改性气体，使所述含金属层的表面的至少一区域改性以形成含改性金属区域，其中含未改性金属区域保留与所述含改性金属区域相邻。通过使所述含金属层的表面暴露于由惰性气体所产生的惰性轰击等离子体，相对于所述含未改性金属区域，选择性地移除所述含改性金属区域。
本公开内容的这些特征和其它特征将在下面在本公开内容的具体实施方式中并结合以下附图进行更详细的描述。
附图说明
图1、2A和2B是经历蚀刻处理的示例性衬底的示意图。
图3是显示在活性离子蚀刻和原子层蚀刻之前和之后的晶粒及晶粒边界的示意图。
图4A是显示经历原子层蚀刻的衬底的示例性示意图。
图4B是描绘根据公开的实施方案的一种方法的操作的处理流程图。
图5、6A和6B是根据特定的公开的实施方案的经历蚀刻处理的示例性衬底的示意图。
图7是有金属沉积于其上的示例性衬底的示意图。
图8是通过使用现有技术处理的活性离子蚀刻进行蚀刻之后的示例性衬底的示意图。
图9是通过原子层蚀刻进行蚀刻之后的示例性衬底的示意图。
图10是用于实施特定的公开的实施方案的示例性处理室的示意图。
图11是用于实施特定的公开的实施方案的示例性处理设备的示意图。
图12是可能用于实施一实施方案的计算机系统的示意图。
图13A是使用原子层蚀刻进行减法式蚀刻的钌的图像的横截面图。
图13B是使用原子层蚀刻进行减法式蚀刻的钌的图像的鸟瞰图。
图13C是使用原子层蚀刻进行减法式蚀刻的钌的图像的俯视图。
图13D显示了钼蚀刻率与氩偏置电压的函数关系以及钼的ALE协同作用的示图。
图14A显示了在连续原子层蚀刻中钌蚀刻率与氩偏置电压的函数关系的示图。
图14B显示了在脉冲原子层蚀刻中钌蚀刻率与氩偏置电压的函数关系的示图。
图14C显示了在连续及脉冲溅射中仅暴露于氩溅射时，钌蚀刻率与氩偏置电压的函数关系的示图。
图15A针对氯暴露、仅氩溅射、以及连续原子层蚀刻显示了钼蚀刻率与氩偏置电压的函数关系的示图。
图15B显示了在原子层蚀刻之前和之后的钼的表面的图像。
图15C针对氯暴露、仅氩溅射、以及脉冲原子层蚀刻显示了钼蚀刻率与氩偏置电压的函数关系的示图。
图15D显示了仅使用氯的，钼蚀刻率与温度的函数关系的示图。
具体实施方式
在下面的描述中，阐述了许多具体细节以提供对所呈现的实施方案的透彻理解。在没有这些具体细节中的一些或所有的情形下可以实践所公开的实施方案。在其它情形下，未详细描述公知的处理操作，以避免不必要地模糊所公开的实施方案。虽然将结合具体的实施方案描述所公开的实施方案，但是应理解的是，其并不意在限制所公开的实施方案。
以2000年作为开始的十年中，铜镶嵌处理成为用于形成金属互连件的主导集成电路制造技术。用于制造铜互连件的方法是镶嵌处理。镶嵌处理涉及以下的一般性操作：(1)在衬底上沉积介电层；(2)蚀刻该介电层以形成沟槽或通孔(via)；(3)可选择地，沉积阻挡层至沟槽或通孔中；以及(4)以例如铜之类的金属填充沟槽或通孔。作为示例的阻挡层包含钽/氮化钽(Ta/TaN)。在一示例性镶嵌处理中，在铜通孔形成之后，例如碳氮化硅(SiCN)之类的后续介电层被沉积在介电层上。
铜镶嵌互连件制造处理可能不适合用于22纳米以下的技术节点(例如，15或16纳米节点)。随着装置缩小，特征变得较小、深宽比增大、且内部必须沉积金属的沟槽和通孔变得较窄。阻挡层或衬层的沉积可能被用于减少电迁移，但阻挡层或衬层的厚度减少了沟槽或通孔中可用于待沉积的铜的剩余空间。
在一些问题包括可靠性，如来自电迁移的损伤以及高通孔电阻。可靠性问题关联于电流密度的增加，该增加部分地归因于线宽的相应减少。高通孔电阻关联于为了装置的可靠性能(线漏电、层间介电(ILD)漏电、电迁移、以及应力迁移)而被使用的最小铜扩散阻挡厚度。这些考虑使得产业转向替代的金属化方案。例如，若干技术涉及通过化学气相沉积(CVD)在通孔及沟槽中形成钨(W)；然而，由于CVD钨沉积的保形性，这些技术将晶粒大小限制在大约关键尺寸的一半。物理气相沉积(PVD)可能未必被使用，因为PVD是不充分保形的且在通孔填充中形成空洞。然而，CVD沉积的钨保形地遵循通孔的轮廓且因此限制钨的晶粒大小。因此，在所产生的金属特征中形成的金属晶粒的大小被沟槽相对小的尺寸所限制。由于较小的金属晶粒普遍具有较高的电阻率，在这些较小关键尺寸沟槽中以镶嵌处理所形成的金属互连件有较高的电阻率，且因此效果不如预期。
晶体管的技术节点正达到铜互连件的使用导致无法进一步缩小的挑战的程度，其已知为“RC挑战”，其中R代表电阻率且C代表导电率。例如，在铜互连件线中，宽10nm的线的电阻率较主体铜(bulk copper)高大约一个数量级。电阻率的增加归因于电子-光子散射在表面及在晶粒边界。在细长导线和/或小晶粒大小的案例中，除了体电阻率，导线的电阻率取决于电子散射的平均自由程。因为尺寸缩小导致的添加电阻率经验上与以下因素成比例：
线电阻率＝ρλ/d
其中ρ是体电阻率，λ是平均自由程，d是由导线宽度或晶粒大小所决定的相关长度尺度。
使用ρλ为导引，很少材料被识别为取代在目前逻辑和存储器的技术节点中所使用金属的潜在候选者。即使它们的体电阻率高出数倍，但在10纳米以下的领域，它们显示有竞争力或优质的导电率。例如，Ru有潜力取代铜作为互连件线和/或通孔。对存储器的字符线及位线的应用而言，钼显示了取代钨的潜在优势。其他可能的材料包含：锇、铑、铱、钴；或二元/三元化合物，如CoSi、AlSiC。
形成非铜金属线的一种方法是通过实施减法式蚀刻。减法式蚀刻可被用于如铝和钨之类的材料，通过沉积金属毯覆(blank)层并蚀刻该金属层的部分以形成以介电质填充的区域，从而留下由上覆图案化掩模所限定的金属线或通孔。减法式蚀刻已被用于蚀刻处理，例如活性离子蚀刻，以及在一些案例中，用于直接输送蚀刻化学品至上面有着图案化掩模的金属毯覆层以蚀刻金属。接着，通孔层是通过以绝缘材料填充金属通孔周围的空隙而完成。减法式蚀刻可能不必然涉及在沉积介电质之前，在金属上形成阻挡层，具体取决于所使用的金属。
虽然可能以其他金属实施减法式蚀刻，如耐火金属及高表面结合能材料(如钼和钌)，但蚀刻这样的材料是使用活性离子蚀刻来实施，由于蚀刻行为在晶粒边界与金属自身的晶粒上的差异而导致了不均匀蚀刻和粗糙表面。随着特征大小持续缩小，金属线的关键尺寸达到10nm以下的领域。然而，金属具有结晶晶粒结构。活性离子蚀刻通常在晶粒边界处比在结晶晶粒自身上有着较快的反应速率。即，晶粒边界倾向于有着较弱的键，因此蚀刻较晶粒自身快。在金属晶粒边界的这种优先蚀刻(preferential etch)产生线边缘粗糙度，从而造成偏差且增加金属接触线的电阻率。因此，具有特定晶粒边界的金属区域倾向于蚀刻成晶粒边界的形状，且当蚀刻未被精细控制时，在蚀刻之后会导致粗糙表面。虽然一些活性离子蚀刻(RIE)可改善侧壁的线宽粗糙度(LWR)，但仍难以实现小于2nm的线宽粗糙度。此外，在RIE中的蚀刻前沿(etch front)，随机行为可形成镶边层(selvage layer)，其倾向于使该表面以类似5nm的尺度粗糙化。虽然随机效应、离子散射、以及微掩模的调整可被用于处理这些问题，但这些机制在动力学上阻碍表面平坦化，该表面平坦化由于较低的表面张力而在热力学上是有利的。
在图1、2A、以及2B中，提供了现有技术的一示例。在图1中，衬底包含底层101、阻挡层103、金属层105、以及图案化掩模层107。在图2A中，通过使用图案化掩模层107作为掩模的活性离子蚀刻(RIE)来蚀刻金属层，从而形成具有粗糙表面150的图案化金属层115。可能出现如此的粗糙度，这是因为在晶粒边界的蚀刻有着比在晶粒自身上更快速的蚀刻速率。图2B是图案化金属层150独自的俯视图，其沿着所有蚀刻的金属显示了粗糙表面150。
在此所提供的是通过原子层蚀刻(ALE)技术在耐火金属上实施减法式蚀刻以在图案化耐火金属上形成平滑表面的方法。
不局限于逻辑，对先进存储器应用而言，减法式金属蚀刻具有强的缩小潜力。除了互连件外，减法式金属蚀刻还在存储器(DRAM及3DNAND)中对于字符线及位线处理有着关键应用。除了理想的线粗糙度外，也可实现不在特征间产生负载(loading)的均匀金属凹部。
除了减法式金属蚀刻，ALE也可被应用于DRAM埋入式字符线凹部蚀刻的应用，其具有平滑表面形貌和良好的沟槽与沟槽间的凹部的均匀性。金属化包含W、Mo、以及Ru的沟槽填充，其利用各种不同选项的衬里，如氮化钛(TiN)、碳氮化钨(WCN)，或没有利用衬里。
特定的公开的实施方案允许钌和/或钼通孔在没有使用衬里层的情况下形成。
图3显示了金属晶粒305a和晶粒边界305b的一示例。当活性离子蚀刻被形成，由于晶粒如3-A所示被蚀刻，表面是粗糙的(见305c)。相对地，当原子层蚀刻被执行，在3-B中的衬底显示该表面是平滑的(见305d)。
ALE是先进半导体制造(如，技术节点＜10nm)中使用的多步骤处理，其用于以原子尺度的深度分辨率以及控制进行超薄材料层的毯覆移除或图案限定的蚀刻。ALE是使用连续自限反应移除材料薄层的技术。原子层蚀刻技术的示例在美国专利No.8883028和美国专利No.8808561中描述，为描述示例性的原子层蚀刻及蚀刻技术的目的通过引用将其并入此处。
“ALE循环”的概念与在此讨论的各种不同实施方案有关联。总体而言，ALE循环是用于执行一次蚀刻处理的最小操作组，例如，蚀刻单分子层。一个循环的结果是在衬底表面上的膜层的至少一些被蚀刻。通常，ALE循环包含改性操作以形成改性层，接着通过移除操作以仅移除或蚀刻该改性层。该循环可能包含特定的辅助操作，例如打扫、或清扫反应物或副产品中的一者。总体而言，一循环包含唯一序列的操作的一个示例。例如，一ALE循环可能包含以下的操作：(i)输送改性气体、(ii)从该室清扫反应气体、(iii)输送移除气体和任选的等离子体、(iv)清扫该室。在一些实施方案中，蚀刻可以非保形地实施，包含使得这样所产生的表面可能与起始表面相比是较平滑的，包含平滑得多。
图4A显示了ALE循环的两个示例性示意图。图471a到471e显示通用的ALE循环。在471a，提供衬底。在471b，衬底的表面被改性以形成改性金属的改性区域。在改性区域下是未改性金属的含未改性金属区域。在471c，准备下一步骤。在471d，改性区域的改性层正在被蚀刻。在471e，改性层被移除，留下未改性金属的含未改性金属区域。相似地，图472a到472e显示用于蚀刻钌膜的ALE循环的一示例。在472a，提供硅衬底，其包含许多钌原子。在472b，改性气体氧被导入衬底，改性该衬底的表面。在472b的示意图举例显示了一些氧被吸附至衬底的表面上。虽然在图4B中所描绘的是氧，但可以使用任何的含氧化合物或合适的反应物。在472c，将改性气体(氧)从该室清扫掉。在472d，移除气体氩通过定向等离子体导入(以Ar+等离子体物质及箭头表示)，且实施离子轰击以移除衬底的改性表面。在此操作期间，对衬底施加偏压以将离子朝该衬底吸引。在472e，该室被清扫且副产品被移除。
ALE处理条件(例如室压，衬底温度，等离子体功率、频率、及类型，以及偏置功率)取决于：待蚀刻的材料、用于改性待蚀刻材料的气体的组成、待蚀刻材料下的材料、以及用于移除改性材料的气体的组成。
ALE涉及将蚀刻处理分离为两个(或更多的)分离操作：改性(操作A)和移除(操作B)。例如，改性操作将表面层改性使得其可以在移除操作期间被轻易地移除。每循环移除薄的材料层，其中循环包含改性和移除，且循环可被重复直到达到理想的深度。协同作用意指因为操作A及操作B的交互作用而发生的有利蚀刻。在ALE中，操作A和B以空间或时间分离。
有利的原子层蚀刻因为操作A与B的交互作用而发生，且下面的“ALE协同作用”度量是用于量化协同作用的强度及影响。ALE协同作用计算如下：
Figure BDA0003328782260000071
其中EPC(“每循环的蚀刻(etch per cycle)”)是在一个ALE循环中所移除的衬底材料厚度(通常以许多循环取平均)，而A和B是通过独立实施独立的改性及移除操作而作为参考点测量的分别来自这些操作的对EPC的贡献度。
协同作用是捕捉ALE行为的许多方面的测试，且很适合比较不同的ALE条件或系统。这是为何来自操作A的反应物耗尽之后在操作B的蚀刻会停止的潜在机制。因此，这造成在ALE中的自限行为有利于例如深宽比独立性、均匀性、平滑性以及可选择性。
ALE关联于至少两种应用：通过从掩模的特征转移，限定金属线和/或其他特征、以及在沟槽/通孔沉积之后回蚀金属。
在此所述的特定ALE处理特别关联于钌和钼减法式蚀刻，但应理解，可以使用其他有潜力的金属。
图4B提供可能根据特定公开的实施方案实施的一种方法的处理流程图。虽然图4B在以下可能关于在减法式图案化应用中蚀刻钌和钼而描述，但应理解，其他合适的金属可能被用于取代钌和钼。
在操作402中，在钌或钼的毯覆层上有图案化掩模的衬底被提供至室。该室可能是在多室设备中或单室设备中的室。衬底可以是在各种不同实施方案中的半导体衬底。衬底可以是硅晶片，例如200mm晶片、300mm晶片、或450mm晶片，其包含具有一或多层材料(例如沉积在其上的介电、导体、或半导体材料)的晶片。
图案化掩模可以包含图案化掩模特征。特征可以形成在一或多个上述的层中。特征的一示例是在半导体衬底中或衬底上的层中的孔或通孔。特征也可以被蚀刻以形成存储器字符线。特征的另一示例是在衬底或层中的沟槽。在各种不同的实施方案中，特征可能具有下层，例如阻挡层或粘合层。下层的非限制性示例包含介电层和导体层，例如氧化硅、氮化硅、碳化硅、金属氧化物、金属氮化物、金属碳化物、及金属层。在若干实施方案中，特征的深宽比可能是：至少约2:1、至少约4:1、至少约5:1、至少约6:1、至少约10:1、至少约30:1、或更高。特征侧壁的保护可能在高的深宽比较为理想。本公开方法可以在具有特征的衬底上被实施，所述特征具有小于约150nm、或小于约10nm的开孔。特征通孔或沟槽可以称为未填充的特征或称为特征。特征可能具有内凹轮廓，该内凹轮廓从特征的底部、封闭端、或内部向特征开口变窄。在一些实施方案中，在此所述的方法可以被用于形成具有这些特性的特征。
在操作404中，将衬底暴露于改性气体以形成含钌材料层或含钼材料层。改性操作形成薄的、活性的表面层，该表面层形成改性金属区域，该改性金属区域具有相比于未改性金属在后续的移除操作中较容易移除的厚度。
蚀刻气体可能取决于待蚀刻的衬底的类型及化学性质加以选择。合适的改性气体可包含：氧(O2)、氯(Cl2)、三氯化硼(BCl3)、氢(H2)、四氟化碳(CF4)、及其组合。例如，O2已被显示为对钌的蚀刻和极端平滑化是有效的；Cl2已被显示为对钽的蚀刻和平滑化是有效的；及Cl2与O2的混合物已被显示为对钼的蚀刻和平滑化是有效的。
在操作404期间，室压可能在约50毫托(mTorr)至约100mTorr之间，例如：约50mTorr、约60mTorr、约70mTorr、约80mTorr、约90mTorr、或约100mTorr。在多种实施方案中，改性气体被导入该室且等离子体也被点燃。在一些实施方案中，未产生等离子体。在产生等离子体的情况下，电源可以被设定为介于约100瓦(W)和约1000W之间的功率，例如：约100W、或约200W、或约300W、或约400W、或约500W、或约600W、或约700W、或约800W、或约900W、或约1000W。在多种实施方案中，在等离子体被点燃的情况下，施加偏压。偏压可以以任何适合的功率施加。在操作404期间，支撑衬底的基座可以设定在合适的温度以避免自发性蚀刻。该温度取决于待蚀刻的材料、存在于衬底上的层、改性气体、及其他处理条件。在一些实施方案中，该温度是在约-70到150℃之间，例如，-70、-60、-50、-40、-30、-20、-10、0、10、20、30、40、50、60、70、80、90、100、110、120、130、140、或150℃。操作404的持续时间取决于衬底的表面形貌、以及改性化学品与表面化学品、以及处理条件。在一些实施方案中，操作404的持续时间介于约0.1到5秒(s)之间，例如，0.1、0.2、0.5、1、2、3、4、或5秒。
对于钌ALE而言，操作404涉及暴露于含氧气体以及可选择地产生等离子体。在多种实施方案中，使用氧等离子体(O2等离子体)。在多种实施方案中，氧等离子体吸附以形成改性的Ru-O表面，其处理是自限的。该处理将金属-金属表面转换为可有共价键形成的改性层。
对于钼ALE而言，操作404涉及暴露于含氯气体以及可选择地产生等离子体。在多种实施方案中，使用氯气。在多种实施方案中，使用氯与氧气体的混和物。改性使得在钼的表面上形成Cl-或C1-/O-吸附的Mo-Cl或O-Mo-Cl层，且是自限的。
在操作406中，该室可选择地进行清扫以从处理空间移除过量的改性气体化学品。在清扫操作中，非表面键合的改性气体和/或改性等离子体物质可以从处理室移除。这可通过清扫和/或排空该处理室以移除改性气体和/或改性等离子体物质而不移除吸附层而完成。在改性气体等离子体中所产生的物质可通过简单地停止该等离子体并允许剩余物质衰减(可选择结合清扫和/或排空该室)而移除。清扫可使用任何的惰性气体完成，例如：氮(N2)、氩(Ar)、氖(Ne)、氦(He)、及它们的组合。
在操作408中，形成于操作404中的改性层被暴露于定向惰性气体。可以通过将改性层连续地(连续ALE)、或脉冲地(脉冲ALE)暴露于定向惰性气体而实施移除操作。脉冲ALE可以使得能使用较高的等离子体功率和偏置功率。
无论定向惰性气体是连续地或脉冲地输送，在移除操作中，衬底暴露于能量源(如，活化或溅射气体或诱发移除的化学活性物质)，如氩或氦，以通过定向溅射来蚀刻衬底。在一些实施方案中，移除操作可以通过离子轰击实施。在移除期间，可以可选择地启动偏压以促进定向溅射。在一些实施方案中，ALE可以是各向同性的。
溅射气体的量可以被控制为(例如)仅蚀刻目标量的材料。在多种实施方案中，室的压力可能在改性及移除操作之间有变化。气体压力可以取决于室的大小、气体的流量、反应器的温度、衬底的类型、以及待蚀刻的衬底的大小。
在多种实施方案中，操作408可以在约0.5mTorr至约20mTorr的室压下实施，例如，在0.5mTorr、1mTorr、2mTorr、5mTorr、10mTorr、15mTorr、或20mTorr的室压下实施。
基座的温度被设定在特定的温度以避免自发蚀刻，且该温度可能(在一些实施方案中)取决于衬底上的材料。在多种实施方案中，该温度是在约-70到150℃之间，例如，-70、-60、-50、-40、-30、-20、-10、0、10、20、30、40、50、60、70、80、90、100、110、120、130、140、或150℃。
在50eV下、约2×1016/cm2*S的离子通量，操作408的持续时间可以在约0.1秒与约10秒之间，例如，0.1、0.2、0.5、1、2、3、4、5、6、7、8、9、或10秒。
在多种实施方案中，操作408包含：与将该衬底暴露于移除气体的同时，向支撑衬底的基座施加偏压。可以以约10(伏特)V至约150V之间的偏置功率施加偏压，例如，施加10、20、30、40、50、60、70、80、90、100、11、120、130、140、或150V的偏压。在多种实施方案中，电源功率被设定在约100W和约1500W之间的功率，例如，100、200、300、400、500、600、700、800、900、或1000W。
对于钌ALE而言，操作408涉及将改性的表面暴露于惰性离子(如，Ar+)以移除改性层，因此形成作为副产品的挥发性RuOx。
在钌的连续ALE中，在多种实施方案中，偏置电压可以被设定在约80V。在多种实施方案中，在含金属层表面暴露于惰性轰击等离子体期间，连续偏压以介于约60V和约100V之间的偏置功率施加，以使由惰性气体形成的等离子体提供对含金属层表面的离子轰击。在钌的脉冲ALE中，偏压以10％工作周期在0V与峰值偏置功率(在约600V至约1200V之间)之间施加脉冲。应理解，可以使用其他工作周期且偏置功率可以根据所使用的工作周期而对应地调整。
对于钼的ALE而言，操作408涉及将改性表面暴露于惰性离子(如，Ar+)以移除改性层，从而形成作为副产品的挥发性MoCl和/或MoClOx。
在钼的连续ALE中，偏置电压可以设定在约50V至约80V。在钼的脉冲ALE的一些实施方案中，偏压以10％工作周期在0V与介于约600V至约1200V之间的偏置功率之间施加脉冲。偏压范围的阈值偏压取决于所蚀刻的材料的性质。举例而言，用于硬掩模的一些金属可具有较高的阈值偏压，且处理窗口将因此随着偏置功率范围可能较高或较广而增大。
应理解，可能使用其他工作周期，且偏置功率可以根据所使用的工作周期而对应地调整。
在操作410中，该室被清扫以从该室移除副产品。在操作412中，操作404-410可选择地循环地重复以根据理想的减法式蚀刻应用于蚀刻金属。
操作404及408，或替代的404-410，可以建构一个ALE循环。“ALE循环”的概念关联于在本文中的多种实施方案的讨论。总体而言，ALE循环是用于实施一次蚀刻处理的最小操作组，如蚀刻一单原子层。一个循环的结果是在衬底表面上的膜层的至少一些被蚀刻。通常，ALE循环包含改性操作以形成活性层，接着进行移除操作以仅移除或蚀刻该改性层。该循环可以包含特定的辅助操作，如清扫反应物或副产品中的一者。总体而言，一循环包含唯一序列的操作的一个示例。例如，一ALE循环可能包含以下的操作：(i)输送反应气体、(ii)从该室清扫反应气体、(iii)输送移除气体和任选的等离子体、(iv)清扫该室。
特定的公开的实施方案具有三个具体的优势：在水平表面上形成平滑蚀刻前沿、在竖直表面上形成平滑侧壁和线宽粗糙度、及减少负载效应。
关于平滑蚀刻前沿的形成，对以ALE对钌进行减法式蚀刻的特定示例而言，ALE涉及在O2等离子体中形成自限表面钌层，从而在仅有可忽略的自发化学蚀刻的情况下使钌表面均匀地转换成改性层。在移除期间，离子轰击被用于选择性地移除改性层。在吸附步骤及脱附步骤的一个循环内，在没有区分晶粒边界和晶粒的情况下，该处理使在表面上的反应速率均衡。在多种实施方案中，ALE可产生甚至比待蚀刻的输入膜更为平滑的表面。由自限的逐层ALE处理，起始膜的表面形貌在不增加粗糙度的情况下被维持。对于在平坦表面上的突部而言，凸状弯曲向表面原子贡献了额外的表面能，使得它们比在平坦表面的原子更具活性。对凹部或凹坑而言，在凸状弯曲上的原子因为与平坦区域相比表面能较少而不具如此的活性。在暴露于O2等离子体的期间，突部表面较具活性，有潜力形成较高比例的M-O键，同时剩下较少的M-M键。在离子轰击步骤中，惰性离子可以通过非晶化最顶部的～1nm表面来使表面平滑。总而言之，在尖端上较快的反应速率及从尖端往突部的足部的扩散趋势，使ALE蚀刻表面平滑，而不从晶粒边界诱发粗糙度。
关于在竖直表面上的平滑侧壁以及线宽粗糙度的形成，通过ALE的减法式蚀刻也可以使侧壁平滑以及减少线宽粗糙度。不同于传统的活性离子蚀刻，钌和钼ALE导致朝向平滑的钌和钼线的图案转移的原子保真度。除了水平的平滑蚀刻表面外，O2/Ar或Cl2/Ar ALE可以在图案化结构中产生平滑侧壁。在一些其他处理中，各向同性化学蚀刻会导致对竖直表面的侧向侵蚀。晶粒与晶粒边界缺陷或非均匀侧壁钝化所造成的不同的蚀刻率导致沿竖直侧壁形成二维的粗糙度。相对地，逐层ALE处理不会造成竖直或水平地进入侧壁的蚀刻，且可以是高度受控制的蚀刻机制。在没有来自掩模的遮蔽效应的情况下，ALE循环以及定向离子轰击将改性层移除。由此限制侧壁表面对化学或物理蚀刻的暴露。因此，在ALE中如此的反应机制使线边缘粗糙度改善。虽然活性离子所蚀刻的钌或钼金属的线宽粗糙度可能大于3nm，但以ALE所蚀刻的钌或钼金属的线宽粗糙度可能小于约2nm。在多种实施方案中，与通过在减法式蚀刻之前的原子层蚀刻的金属表面相比，表面粗糙度减少了至少30％。
图5、6A和6B显示在使用ALE的减法式蚀刻期间的衬底的示例性示意图。在图5中，衬底包含底层501、阻挡层503、金属层505、以及图案化掩模层507，该图案化掩模层507限定形成在金属层505上的图案化掩模特征。在图6A中，金属层使用将图案化掩模层507用作掩模的ALE进行蚀刻，从而形成图案化金属层515，其具有平滑表面550。图6B是图案化金属层515独自的俯视图，其显示了沿所有被蚀刻金属的平滑表面550。在一些实施方案中，金属层505可以是含金属层。图案化掩模层507具有形成线的图案化掩模特征。ALE将特征蚀刻进金属层505，从而产生具有小于2nm的线宽粗糙度的金属线。
关于负载效应的减少，钌和钼ALE也可对10nm以下的特征以及各向同性/宽的沟槽提供深宽比独立的蚀刻轮廓。特别对于10nm以下的尺寸，对活性离子蚀刻处理最具挑战性的问题之一是使得蚀刻为深宽比相关的负载。在活性离子蚀刻中，输送活性蚀刻物质(中性粒子和离子)至蚀刻前沿以及将蚀刻副产品移出特征，可造成不同深宽比的特征中的不均匀蚀刻。在活性离子蚀刻期间，当离子通量及能量被输送至密集沟槽的蚀刻前沿，离子通量及能量与侧壁交互作用，且沟槽尺寸的甚至小到1nm的变动可导致在减少密集沟槽的蚀刻深度方面的巨大差异。相对地，ALE处理是自限性的，其无论深宽比如何都可通过在每一特征中蚀刻相同的量，以容忍沟槽宽度及深度的变化。因为ALE可进行调整以使改性操作是自限性的，从而蚀刻是非深宽比相关的，从而使得10nm以下结构的处理窗口扩张。
图7显示了堆叠件700的一部分的横截面图，其中含金属层704在图案化掩模708上，该图案化掩模708在图案化介电层712上。图8显示了根据现有技术所蚀刻的堆叠件800的部分的横截面图。堆叠件800包含在图案化介电层812上的图案化掩模808。图案化掩模808和图案化介电层812形成较宽特征816和较窄特征820。使用现有技术的蚀刻方法，与在较窄特征820中的含金属层的部分相比，在较宽特征816中的含金属层蚀刻得较快。结果，与在较窄特征820中的含金属层828的部分相比，在较宽特征816中的含金属层824的部分蚀刻得较多。结果，与在较窄特征820中的含金属部828相比，在较宽特征中的含金属层824之间的线的回蚀存在不均匀性。在一些实施方案中，线的不均匀性大于5nm。
图9显示了根据使用含金属层的原子层蚀刻的实施方案所蚀刻的堆叠件900的部分的横截面图。堆叠件900包含在图案化介电层912上的图案化掩模908。图案化掩模908和图案化介电层912形成较宽特征916和较窄特征920。含金属层形成在图案化掩模908上，使得含金属层填充图案化掩模908的较宽特征916和较窄特征920。在提供原子层蚀刻的一实施方案中，在较宽特征916中的含金属层与在较窄特征920中的含金属层的部分以相同的速率蚀刻。结果，在较宽特征916中的含金属层924的部分与在较窄特征920中的含金属层928的部分约相等地被蚀刻。在多种实施方案中，由在较宽特征916的含金属层924与在较窄特征920的含金属层928中的二者的蚀刻率相比的任何差异所造成的线不均匀性小于5nm。
术语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”、以及“半成品集成电路”可互换地使用。“半成品集成电路”可以指在集成电路制造的许多阶段的任何期间的硅或其他半导体晶片。用于半导体装置产业的衬底通常具有200毫米(mm)或300mm的直径，但产业正朝直径450mm的衬底的采用前进。在此所提供的流率及条件适合用于300mm的衬底的处理。本领域技术人员应理解，这些流率可能根据需要，针对其他尺寸的衬底进行调整。功率等级和流率通常与站的数量及衬底面积成线性比例缩放。流率和功率可能在每一区的基础上呈现。除了用于沉积膜在半导体衬底上的反应室外，其他类型的沉积反应器可以利用本公开的实施方案。可以从本公开的实施方案获益的其他类型的反应器包含用于生产例如印刷电路板、显示器等各种不同的物件的那些。
设备
根据本文的一些实施方案，图10示意性地显示感应耦合式等离子体蚀刻设备1000的横截面图。由加利福尼亚州弗里蒙特的Lam Research Corp.生产的KiyoTM反应器为可用于实施本文所述技术的合适反应器的示例。所述感应耦合式等离子体蚀刻设备1000包括由室壁和窗1011在结构上限定的总蚀刻室1001。室壁可以由不锈钢或铝制成。窗1011可以由石英或其他介电材料制成。任选的内部等离子体栅格1050将总蚀刻室分为上副室1002和下副室1003。等离子体栅格1050可以包含单一栅格或多个独立栅格。在许多实施方案中，等离子体栅格1050可以被移除，从而利用由上副室1002和下副室1003构成的室空间。
卡盘1017定位在下副室1003中在底部内表面附近。卡盘1017被配置成接收和保持在其上执行蚀刻处理的半导体晶片1019。卡盘1017可以是当半导体晶片1019存在时用于支撑半导体晶片1019的静电卡盘。在一些实施方案中，边缘环(未示出)围绕卡盘1017，并具有大致与半导体晶片1019(当晶片存在于卡盘1017上方时)的顶面在同一平面的上表面。卡盘1017还包括用于夹紧和松开晶片的静电电极。可设置过滤器和DC钳位功率源(在图中未示出)用于此目的。也可以提供其他的控制系统用于提升半导体晶片1019使其离开卡盘1017。卡盘1017可以用RF电源1023充电。RF电源1023通过连接件1027被连接到匹配电路1021。匹配电路1021通过连接件1025连接到卡盘1017。以这种方式，RF电源1023被连接到卡盘1017上。卡盘可能被施加偏压至任何合适的偏置功率，如在约10V与约150V之间，例如，10、20、30、40、50、60、70、80、90、100、11、120、130、140、或150V的偏压。在一些示例中，偏压可能以在0V与介于约600V和约1200V的峰值偏置功率之间以约10％的工作周期施加脉冲。
线圈1033位于窗1011上方。线圈1033由导电材料制成，并包括至少一整匝。在图10中所示的示例性线圈1033包括三匝。线圈1033的横截面用符号示出，具有“X”符号的线圈表示线圈旋转地延伸到页面内，相反，具有“●”符号的线圈表示线圈旋转地延伸出页面。RF电源1041被配置为提供RF功率至线圈1033。一般地，RF电源1041通过连接件1045被连接到匹配电路1039。匹配电路1039通过连接件1043连接到线圈1033。以这种方式，RF电源1041被连接到线圈1033。任选的法拉第屏蔽件1049被定位在线圈1033和窗1011之间。法拉第屏蔽件1049以相对于线圈1033成隔开的关系被保持。法拉第屏蔽件1049被设置在窗1011的正上方。线圈1033、法拉第屏蔽件1049和窗1011各自被配置为基本上彼此平行。法拉第屏蔽件可以防止金属或其它物质沉积在等离子体室1001的介电窗上。
可经由位于上室中的主注射端口1060和/或经由侧注射端口1070(有时称为STG)而供应处理气体(例如氧(O2)、氯(Cl2)、三氯化硼(BCl3)、氢(H2)、四氟化碳(CF4)以及其组合)。在工作等离子体处理期间，真空泵(例如，一或二级机械干式泵和/或涡轮分子泵1040)可用于将处理气体从处理室抽出，并通过利用闭回路控制的限流装置(例如节流阀(未图示)或钟摆阀(未图示))以维持处理设备1000内的压强。
在设备的操作期间，可经由注射端口1060和/或1070以供应一或更多种反应物气体。在一些实施方案中，可仅经由主注射端口1060、或仅经由侧注射端口1070而供应气体。在某些情况下，注射端口可被喷头所取代。法拉第屏蔽件1049和/或选择性的等离子体栅格1050可包含容许处理气体输送至室的内部通道和孔洞。法拉第屏蔽件1049和选择性的等离子体栅格1050中的两者或任一者可作为用于处理气体输送的喷头。
射频功率从RF电源1041供给到线圈1033以使RF电流流过线圈1033。流过线圈1033的RF电流产生围绕线圈1033的电磁场。该电磁场产生在上副室1002内的感应电流。所生成的各离子和自由基与半导体晶片1019的物理和化学相互作用选择性地蚀刻晶片的特征。
如果使用等离子体栅格1050使得存在上副室1002和下副室1003二者，则感应电流作用于存在于上副室1002中的气体上以在上副室1002中产生电子-离子等离子体。任选的内部等离子体栅格1050(如果存在)可以用于限制下副室1003中的热电子的数量。在一些实施方案中，设计和操作所述装置使得存在于下副室1003中的等离子体是离子-离子等离子体。在其他实施方案中，设备可能被设计且操作以使出现在下副室1003的等离子体是电子-离子等离子体。
挥发性的副产物可通过端口1022从下副室1003去除。可在约30℃至约250℃的范围之间的升高的温度下操作本文所公开的卡盘1017。在一些案例中，卡盘1017也可以在较低的温度下操作，例如当卡盘1017被主动冷却时。在这样的案例中，卡盘1017可根据需要而在显著较低的温度下操作。温度会取决于蚀刻处理操作及特定配方。在一些实施方案中，室1001可以在介于约1mTorr至约100mTorr之间、或约50mTorr至约100mTorr之间的范围内的压强下操作，例如，在约50mTorr、约60mTorr、约70mTorr、约80mTorr、约90mTorr、或约100mTorr的压强下操作。在一些实施方案中，压强可以是更高的。
室1001当安装在清洁室或制造设施中时可耦合到设施(未示出)。设施包括管道，管道提供处理气体、真空、温度控制和环境微粒控制。这些设施当安装在目标制造设施时耦合到室1001。此外，室1001可耦合在传送室上，从而使得能使用典型的自动化由机械手传送半导体晶片进出室1001。
在一些实施方案中，系统控制器1030(其可包含一或更多个物理或逻辑控制器)控制蚀刻室的一些或所有的操作。系统控制器1030可以包含一或多个存储器装置以及一或多个处理器。该处理器可以包含：中央处理器(CPU)或计算机、模拟和/或数字输入/输出连接、步进马达控制器板、及其他类似的部件。用于实现适当控制操作的指令在处理器上执行。这些指令可以被存储在关联于系统控制器1030的存储器装置上或它们可以通过网络提供。在特定实施方案中，系统控制器1030执行系统控制软件。
在一些案例中，系统控制器1030控制气体浓度、晶片移动、和/或供应至线圈1033和/或静电卡盘1017的功率。系统控制器1030可以(例如)通过以下方式控制气体浓度：开启或关闭相关阀以产生一或多个输入气体流，该输入气体流提供适当浓度的必要反应物。可以通过(例如)以下方式控制晶片的移动：指示晶片定位系统以根据需要移动。可以控制供应至线圈1033和/或卡盘1017的功率以提供特定的RF功率电平。相似地，如果使用内部的等离子体栅格1050，则任何施加在栅格的RF功率可以通过系统控制器1030进行调整。
系统控制器1030可以基于：传感器输出(例如，当功率、电位、压强等等达到特定阈值时)、操作的时序(例如，在处理中的特定时间开启阀)、或基于所收到的来自用户的指令，以控制这些与其他方面。以下进一步讨论示例性的控制器。
图11显示了一种半导体处理群集架构，其具有与真空传送模块1138(VTM)对接的各种不同模块。用于在多个存储设施及处理模块之间“传送”晶片的传送模块的配置可以指“群集工具架构”系统。气闸1130(也称为负载锁或传送模块)被显示在VTM 1138中，伴随有四个处理模块1120a-1120d，其可以各自优化以实施各种不同的制造处理。例如，处理模块1120a-1120d可能被实现以实施衬底蚀刻、沉积、离子植入、晶片清洗、溅射、和/或其他半导体处理。一或多个衬底蚀刻处理模块(1120a-1120d中的任一者)可以如在此所公开的实现。气闸1130及处理模块1120可以称为“站”。每一站具有小面1136，使该站与VTM 1138对接。在每小面中，当晶片1126在对应的站之间移动时，传感器1-18被用于检测其通过。
机械手1122在站之间传送晶片1126。在一实施方案中，机械手1122具有一只手臂，而在另一实施方案中，机械手1122具有二只手臂，其中每一手臂具有末端执行器1124以拾取晶片(如晶片1126)以进行传送。前端机械手1132在大气传送模块(ATM)1140中被用于从位于负载端口模块(LPM)1142中的盒或前开式晶片传送盒(FOUP)1134将晶片1126传送至气闸1130。在处理模块1120内的模块中心1128是用于放置晶片1126的位置。在ATM 1140中的对准器1144被用于对准晶片。
在一示例性处理方法中，晶片被放置在LPM 1142中的FOUP1134中的一者中。前端机械手1132从FOUP 1134传送晶片至对准器1144，该对准器1144使得晶片1126能在被蚀刻或处理之前被适当地居中。在对准之后，晶片1126通过前端机械手1132移动进入气闸1130中。因为气闸模块有能力匹配介于ATM和VTM之间的环境，因此晶片1126能够在该两压强环境之间移动而不受损害。通过机械手1122将晶片1126从气闸1130经由VTM 1138移动，且进入处理模块1120a-1120d中的一者。为了实现该晶片移动，机械手1122使用在其各手臂上的末端执行器1124。一旦晶片1126已被处理，即通过机械手1122将晶片1126从处理模块1120a-1120d移动至气闸1130。从这里，可以通过前端机械手1132将晶片1126移动至FOUP1134中的一者或至对准器1144。
应当注意，控制晶片移动的计算机可以位于集群架构本地，或者可以位于制造车间中的集群架构外部，或者位于远程位置并通过网络连接到集群架构。
在一些实施方案中，控制器是系统的一部分，该系统可以是上述示例的部分。这种系统可以包括半导体处理设备，半导体处理设备包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定处理部件(晶片基座、气体流系统等)。这些系统可以与用于在半导体晶片或衬底的处理之前、期间和之后控制它们的操作的电子器件集成。电子器件可以称为“控制器”，其可以控制一个或多个系统的各种部件或子部件。根据处理要求和/或系统类型，控制器可以被编程以控制本文公开的任何处理，包括控制处理气体的输送、温度设置(例如加热和/或冷却)、压力设置、真空设置、功率设置、射频(RF)发生器设置、RF匹配电路设置、频率设置、流率设置、流体输送设置、位置和操作设置、进出工具和其他输送工具和/或连接到特定系统或与特定系统接口的装载锁的晶片输送。
图12是示出适用于实现在实施方案中使用的控制器的计算机系统1200的高级框图。计算机系统可以具有从集成电路、印刷电路板和小型手持装置到大型超计算机的许多物理形式。计算机系统1200包括一个或多个处理器1202，并且还可以包括电子显示装置1204(用于显示图形、文本和其他数据)、主存储器1206(例如随机存取存储器(RAM))、存储装置1208(例如，硬盘驱动器)、可移动存储装置1210(例如，光盘驱动器)、用户接口装置1212(例如，键盘、触摸屏、小键盘、鼠标或其他指点装置等)和通信接口1214(例如，无线网络接口)。通信接口1214允许通过链路在计算机系统1200和外部装置之间传送软件和数据。系统还可以包括与上述装置/模块连接的通信基础设施1216(例如，通信总线、交叉连接杆或网络)。
经由通信接口1214传送的信息可以呈信号的形式，例如电子信号、电磁信号、光学信号或能够经由通信链路由通信接口1214接收的其它信号，通信链路携带信号并可以使用导线或电缆、光纤、电话线、蜂窝电话链路、射频链路和/或其他通信信道实现。利用这样的通信接口，可以预期一个或多个处理器1202可以在执行上述方法步骤的过程中从网络接收信息，或者可以向网络输出信息。此外，方法实施方案可以仅在处理器上执行，或者可以通过诸如因特网之类的网络与共享处理的一部分的远程处理器结合执行。
术语“非瞬态计算机可读介质”通常用于指代介质，诸如主存储器、辅助存储器、可移动存储设备、和存储装置，诸如硬盘、闪存存储器、磁盘驱动存储器、CD-ROM以及其他形式的持久性存储器，并且不应当被解释为涵盖瞬态标的物，如载波或信号。计算机代码的示例包括机器代码(诸如由编译器产生的)和含有由计算机使用解释器执行的较高级代码的文档。计算机可读介质也可以是由计算机数据信号发送的计算机代码，所述计算机数据信号被包含于载波中且代表一系列的可被处理器执行的指令。
示例性系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转漂洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及可以与半导体晶片的制造和/或制备相关联或用于半导体晶片的制造和/或制备的任何其它半导体处理系统。各种不同的实施方案可以使用感应耦合的室、电容耦合的室、两者的组合，或可能使用其他功率系统。
如上所述，根据将由工具执行的一个或多个处理步骤，控制器可以与一个或多个其他工具电路或模块、其它工具部件、群集工具、其他工具接口、相邻工具、邻近工具、位于整个工厂中的工具、主计算机、另一控制器、或在将晶片容器往返半导体制造工厂中的工具位置和/或装载口运输的材料运输中使用的工具通信。
在一些实施方案中，在暴露到改性气体期间(步骤402)未提供用于形成惰性等离子体的惰性气体，该改性气体将含金属层的表面的至少一区域改性以形成含改性金属区域。这样的实施方案在改性气体暴露期间(步骤404)提供改性气体，但可以在改性层暴露于从惰性气体产生的惰性轰击等离子体以选择性地移除含改性金属区域的期间(步骤408)不提供改性气体。在多种实施方案中，含金属层包含至少一含金属层，该至少一含金属层包含钌、钨、钛、或钼中的至少一者。在多种实施方案中，含改性金属区域可以包含氧化钌、氯化钨、氯化钼、或氧化钼中的至少一者。
在其他实施方案中，在暴露到改性气体期间(将含金属层的表面的至少一区域改性以形成含改性金属区域)(步骤402)、以及在改性层暴露于从惰性气体产生的惰性轰击等离子体以选择性地移除含改性金属区域期间(步骤408)，持续地提供用于形成惰性等离子体的惰性气体。一些实施方案仅在改性气体暴露期间(步骤404)提供改性气体。在这样的实施方案中，仅在改性层暴露于惰性等离子体期间(步骤408)提供足以提供惰性轰击等离子体的偏压，且在改性气体暴露期间(步骤404)不具有足以提供惰性轰击等离子体的偏压。
在其他实施方案中，在改性气体暴露期间(将含金属层的表面的至少一区域改性以形成含改性金属区域)(步骤402)、以及在改性层暴露于惰性轰击等离子体期间(步骤408)，持续地提供改性气体以及用于形成惰性等离子体的惰性气体。在这样的实施方案中，仅在改性层暴露于惰性等离子体的期间(步骤408)提供足以提供惰性轰击等离子体的偏压，且其中改性气体的暴露(步骤404)不具有足以提供惰性轰击等离子体的偏压。除此之外，仅在改性气体暴露期间(步骤404)提供足以从改性气体形成等离子体的足够的等离子体激发功率，且其中改性层暴露于惰性等离子体(步骤408)不具有足够的等离子体激发功率以从改性气体形成等离子体。在这样的一实施方案中，即使改性气体及惰性气体的气体流不变，偏置功率以及等离子体能量的脉冲为每一ALE循环提供不同的步骤。
A.实验
b.实验1
提供具有钌毯覆层以及在钌上具有16nm±1nm的关键尺寸的图案化掩模的衬底。该衬底暴露于脉冲原子层蚀刻的循环——即，重复暴露于氧等离子体以及暴露于脉冲偏压氩等离子体的循环以蚀刻钌。使用10％工作周期以在约900V下实施偏置脉冲。在使用脉冲ALE减法式蚀刻钌之后所得的衬底描绘在：图13A的横截面图、图13B的顶角鸟瞰图、以及图13C的俯视图。结果显示光滑的侧壁以及留在衬底上清晰限定的图案化钌。
c.实验2
计算用于执行钼的ALE的各种不同的偏置电压的ALE协同作用，并且还测量钼的蚀刻率。图13D显示了示图，该示图为：针对仅氩暴露以及仅氯暴露，钼蚀刻率与氩偏置电压的函数关系、以及ALE协同作用曲线及所计算的协同作用值。
d.实验3
使用具有连续Ar偏压的O2/Ar ALE蚀刻钌，且得到对于移除期间所使用的各种不同偏置电压的“ALE窗口”。图14A显示了描绘仅氩溅射的每循环的蚀刻(标示为Ar溅射)、以及仅氧溅射的每循环的蚀刻(标示为仅O2)、以及使用氧和惰性氩等离子体的交替暴露的ALE的每循环的蚀刻(标记为ALE)的示图。所达到的最佳窗口介于60V与100V之间。
使用脉冲ALE(具有脉冲Ar偏压)蚀刻钌，且得到对于移除期间所使用的各种不同偏置电压的“ALE窗口”。图14B显示了描绘仅氩溅射的每循环的蚀刻(标示为Ar溅射)、以及仅氧暴露的每循环的蚀刻(标示为仅O2)、以及使用氧及使用10％的工作循环的脉冲惰性氩等离子体的交替暴露的ALE的每循环的蚀刻(标记为ALE)的示图。所达到的最佳窗口介于600V与1200V之间。
钌被暴露于仅氩溅射，以显示在未改性的情况下，针对连续暴露(100％的工作循环)以及脉冲暴露(10％的工作循环)两者仅通过溅射的钌移除的本质效应。结果显示在图14C，其显示使用脉冲ALE时，与连续ALE相比，较广范围的氩偏置功率可以在没有如此高的蚀刻率的情况下被使用。
e.实验4
使用具有连续Ar偏压的ALE针对在移除期间使用的多种偏置电压，对钼进行蚀刻，且测量蚀刻率。图15A显示了描绘仅氩溅射的每循环的蚀刻(标示为氩溅射)、及仅氯暴露的每循环的蚀刻(标示为仅Cl2)、及使用氯和惰性氩等离子体的交替暴露的ALE的每循环的蚀刻(标记为Cl2/Ar ALE)的示图。所描绘的最佳偏置电压为约60V。
观察在ALE之前及之后的粗糙度：结果显示在图15B中，该结果显示被标示为“前”以表示在ALE之前的一组照片，该结果具有2.1nm的粗糙度；及被标示为“ALE-50V”以表示在移除期间以约50V的偏置功率所实施的ALE之后的一组照片，所得结果为约1.4nm的粗糙度。这些结果意味着实施ALE不仅蚀刻材料，且也使其平滑。
使用脉冲ALE蚀刻钼，且得到对于移除期间所使用的多种偏置电压的“ALE窗口”。图15C显示了示图，该图描绘：在40℃，仅氩溅射(标示为Ar溅射)的每循环的蚀刻、以及仅氯暴露(标示为仅Cl2)的每循环的蚀刻、以及使用氯及(使用10％工作周期的)脉冲惰性氩等离子体的交替暴露的ALE(标记为ALE)的每循环的蚀刻。所实现的优化窗口介于600V与1200V之间。ALE协同作用增加至75％(与连续ALE的约60％协同作用相比)。脉冲ALE也可导致较快的蚀刻率，使得蚀刻率为每循环约
Figure BDA0003328782260000231
相比之下，在连续ALE中，每循环
Figure BDA0003328782260000232
将钼仅暴露于氯，显示了针对连续暴露，通过在未溅射的情况下仅暴露于氯的钼移除的本质效应。结果显示于图15D，其显示可能存在一些钼仅被氯移除，且在某些温度下可能快速地蚀刻；因此，在一些案例中，较低的温度可能被用于控制ALE的自限性方面。
F.结论
虽然已经根据几个优选的实施方案描述了本发明，但是存在落在本发明的范围内的改变、修改、置换和各种替代等同方案。还应当注意，存在实现本公开的方法和装置的许多替代方式。因此，以下所附权利要求旨在被解释为包括落在本公开的真实精神和范围内的所有这样的改变、置换和各种替代等同方案。

Claims (19)

1.一种用于对含金属层进行原子层蚀刻的方法，其包含：
通过使所述含金属层的表面暴露于改性气体，使所述含金属层的表面的至少一区域改性以形成含改性金属区域，其中含未改性金属区域保留与所述含改性金属区域相邻；以及
通过使所述含金属层的表面暴露于由惰性气体所产生的惰性轰击等离子体，相对于所述含未改性金属区域，选择性地移除所述含改性金属区域。
2.根据权利要求1所述的方法，其中所述含金属层包含钌、钨、钛和钼中的至少一者。
3.根据权利要求1所述的方法，其还包含：形成限定特征的图案化掩模，其中相对于所述图案化掩模选择性蚀刻所述含金属层以在所述含金属层中形成特征。
4.根据权利要求3所述的方法，其中所述特征具有小于10nm的宽度。
5.根据权利要求3所述的方法，其中，在所述含金属层中的所述特征是通孔，其中所述通孔具有小于约2nm的线宽粗糙度。
6.根据权利要求1所述的方法，其中，所述改性气体包含氧、氯、三氯化硼、氢以及四氟化碳中的至少一者。
7.根据权利要求1所述的方法，其中，所述含改性金属区域包含氧化钌、氯化钨、氯化钼、或氧化钼中的至少一者。
8.根据权利要求1所述的方法，其中，使所述含金属层的表面暴露于惰性等离子体并不移除所述含未改性金属区域。
9.根据权利要求1所述的方法，其中使所述含金属层的表面暴露于所述改性气体并不蚀刻所述含金属层。
10.根据权利要求1所述的方法，其中，在使所述含金属层的表面暴露于惰性轰击等离子体期间，连续地输送所述惰性气体且施加连续偏压，其中所述连续偏压具有介于约60V与约100V之间的偏置功率以使得由所述惰性气体形成的等离子体对所述含金属层的表面提供离子轰击。
11.根据权利要求1所述的方法，其中步骤a和b被循环地重复多次。
12.根据权利要求11所述的方法，其中所述惰性气体在步骤a和步骤b期间提供，且其中步骤b具有偏压，其足以提供所述惰性轰击等离子体，且其中步骤a没有足以提供所述惰性轰击等离子体的偏压。
13.根据权利要求11所述的方法，进一步包含在步骤a和步骤b之间的清扫步骤，其中所述清扫步骤清扫所述改性气体。
14.根据权利要求1所述的方法，其中，使所述含金属层的表面的至少一区域改性包含：
使改性气体流动；以及
使所述改性气体形成等离子体。
15.根据权利要求1所述的方法，其中，在使所述含金属层的表面暴露于惰性轰击等离子体期间，连续地输送所述惰性气体并且施加脉冲偏压，所述脉冲偏压具有介于约600V与约1200V之间的峰值偏置功率以使得由所述惰性气体形成的等离子体对所述含金属层的表面提供离子轰击。
16.根据权利要求1所述的方法，其进一步包含在所述含金属层上形成图案化掩模，其中所述图案化掩模限定图案化掩模特征。
17.根据权利要求16所述的方法，其中所述图案化掩模限定线，其中原子层蚀刻形成所述含金属层的含金属线，其中所述含金属线具有小于2nm的线宽粗糙度。
18.根据权利要求1所述的方法，其中所述含金属层在图案化掩模上，其中所述图案化掩模形成多个特征，且其中所述含金属层填充所述多个特征，且其中所述多个特征中的第一多个特征与所述多个特征中的第二多个特征相比是较窄的，且其中蚀刻所述含金属层回蚀填充所述多个特征的所述含金属层的部分。
19.根据权利要求18所述的方法，其中，以与填充所述多个特征中的所述第二多个特征的所述含金属层的回蚀相同的速率回蚀填充所述多个特征中的所述第一多个特征的所述含金属层，且其中所述含金属特征具有不均匀性小于5nm的线。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022507368A (ja) 2018-11-14 2022-01-18 ラム リサーチ コーポレーション 次世代リソグラフィにおいて有用なハードマスクを作製する方法
KR102431292B1 (ko) 2020-01-15 2022-08-09 램 리써치 코포레이션 포토레지스트 부착 및 선량 감소를 위한 하부층
WO2021236359A1 (en) * 2020-05-19 2021-11-25 Tokyo Electron Limited Systems and methods for selective ion mass segregation in pulsed plasma atomic layer etching
US11798813B2 (en) * 2021-04-26 2023-10-24 Applied Materials, Inc. Selective removal of ruthenium-containing materials
US11749532B2 (en) 2021-05-04 2023-09-05 Applied Materials, Inc. Methods and apparatus for processing a substrate
JP2023127349A (ja) * 2022-03-01 2023-09-13 東京エレクトロン株式会社 ハードマスク、基板処理方法、およびハードマスクの除去方法
US20230317462A1 (en) * 2022-03-09 2023-10-05 Tokyo Electron Limited Etching of Polycrystalline Semiconductors
US20230386830A1 (en) * 2022-05-27 2023-11-30 Applied Materials, Inc. Highly conformal metal etch in high aspect ratio semiconductor features

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5236550A (en) * 1992-04-24 1993-08-17 National Semiconductor Corporation Method for plasma etch of ruthenium
US20110139748A1 (en) * 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US9793127B2 (en) * 2013-11-13 2017-10-17 Taiwan Semiconductor Manufacturing Company Limited Plasma generation and pulsed plasma etching
FR3017241B1 (fr) * 2014-01-31 2017-08-25 Commissariat Energie Atomique Procede de gravure plasma
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
KR102437717B1 (ko) * 2015-06-17 2022-08-29 인텔 코포레이션 디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭
US9972504B2 (en) * 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9984858B2 (en) * 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10566232B2 (en) * 2017-05-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post-etch treatment of an electrically conductive feature
US10763083B2 (en) 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching

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