JP2002009017A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2002009017A JP2002009017A JP2000187354A JP2000187354A JP2002009017A JP 2002009017 A JP2002009017 A JP 2002009017A JP 2000187354 A JP2000187354 A JP 2000187354A JP 2000187354 A JP2000187354 A JP 2000187354A JP 2002009017 A JP2002009017 A JP 2002009017A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gas
- semiconductor device
- conductive film
- tungsten
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Chemical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 開口部内を導電膜にて確実に埋め込むことが
できる半導体装置の製造方法を得る。 【解決手段】 半導体基板１上に形成されたコンタクト
ホール３内にタングステン膜１７を成膜して埋め込む工
程を、全面ＣＶＤ法を用い、成膜ガスにタングステン膜
１７の成膜中においてタングステン膜１７をエッチング
することができるエッチングガスを所望割合混合して行
うものである。
できる半導体装置の製造方法を得る。 【解決手段】 半導体基板１上に形成されたコンタクト
ホール３内にタングステン膜１７を成膜して埋め込む工
程を、全面ＣＶＤ法を用い、成膜ガスにタングステン膜
１７の成膜中においてタングステン膜１７をエッチング
することができるエッチングガスを所望割合混合して行
うものである。
Description
【０００１】
【発明の属する技術分野】この発明は、開口部内に導電
膜を確実に埋め込むことができる半導体装置の製造方法
に関するものである。
膜を確実に埋め込むことができる半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】図６ないし図８は従来の半導体装置の製
造方法を示した断面図である。図に基づいて、従来の半
導体装置の製造方法について説明する。まず、半導体基
板１上に絶縁膜２を積層し、所望箇所にコンタクトホー
ル３を形成する。次に、半導体基板１上に後述するタン
グステン膜と絶縁膜２との密着性を保つための窒化チタ
ン膜４を形成する（図６）。
造方法を示した断面図である。図に基づいて、従来の半
導体装置の製造方法について説明する。まず、半導体基
板１上に絶縁膜２を積層し、所望箇所にコンタクトホー
ル３を形成する。次に、半導体基板１上に後述するタン
グステン膜と絶縁膜２との密着性を保つための窒化チタ
ン膜４を形成する（図６）。
【０００３】次に、例えば熱ＣＶＤ法を用い、温度を４
００〜５００℃、圧力を数Ｔｏｒｒ〜数十Ｔｏｒｒと
し、成膜ガスを六フッ化タングステンガス５と水素ガス
６とを用いてこれらの水素還元反応により、タングステ
ン膜７を成膜していくと、図７に示すように、ＣＶＤ法
での一般的なステップカバレッジ特性から、タングステ
ン膜７はコンタクトホール３の下部に比べて、上部の方
が厚く成膜される。
００〜５００℃、圧力を数Ｔｏｒｒ〜数十Ｔｏｒｒと
し、成膜ガスを六フッ化タングステンガス５と水素ガス
６とを用いてこれらの水素還元反応により、タングステ
ン膜７を成膜していくと、図７に示すように、ＣＶＤ法
での一般的なステップカバレッジ特性から、タングステ
ン膜７はコンタクトホール３の下部に比べて、上部の方
が厚く成膜される。
【０００４】そして、タングステン膜７を膜厚数百ｎｍ
程度積層すると、図８に示すように、タングステン膜７
はコンタクトホール３の上部を閉ざしてしまい、成膜ガ
スとしての六フッ化タングステンガス５と水素ガス６と
はコンタクトホール３内に侵入できなくなる。その結
果、コンタクトホール３内にタングステン膜７が形成さ
れていない、す８が形成される。
程度積層すると、図８に示すように、タングステン膜７
はコンタクトホール３の上部を閉ざしてしまい、成膜ガ
スとしての六フッ化タングステンガス５と水素ガス６と
はコンタクトホール３内に侵入できなくなる。その結
果、コンタクトホール３内にタングステン膜７が形成さ
れていない、す８が形成される。
【０００５】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は上記のように行われ、コンタクトホール３内に
す８が形成されるため、コンタクトホール３内における
タングステン膜７の断面積が所望量より小さくなり、コ
ンタクトホール３内に流れる電流に対する抵抗が高くな
り、素子速度が遅くなる等という不具合が発生するとい
う問題点があった。
造方法は上記のように行われ、コンタクトホール３内に
す８が形成されるため、コンタクトホール３内における
タングステン膜７の断面積が所望量より小さくなり、コ
ンタクトホール３内に流れる電流に対する抵抗が高くな
り、素子速度が遅くなる等という不具合が発生するとい
う問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためなされたもので、コンタクトホールなどの開口部内
に導電膜を確実に埋め込むことができる半導体装置の製
造方法を提供することを目的とする。
ためなされたもので、コンタクトホールなどの開口部内
に導電膜を確実に埋め込むことができる半導体装置の製
造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置の製造方法は、半導体基板上に形成された
開口部内に導電膜を成膜して埋め込む工程を、全面ＣＶ
Ｄ法を用い、成膜ガスに導電膜の成膜中において導電膜
をエッチングすることができるエッチングガスを所望割
合混合して行うものである。
の半導体装置の製造方法は、半導体基板上に形成された
開口部内に導電膜を成膜して埋め込む工程を、全面ＣＶ
Ｄ法を用い、成膜ガスに導電膜の成膜中において導電膜
をエッチングすることができるエッチングガスを所望割
合混合して行うものである。
【０００８】また、この発明に係る請求項２の半導体装
置の製造方法は、半導体基板上に形成された開口部内に
導電膜を成膜して埋め込む工程を、全面ＣＶＤ法により
成膜ガスを用いて導電膜を成膜する工程と、導電膜をエ
ッチングガスを用いてエッチングする工程とを交互に行
うものである。
置の製造方法は、半導体基板上に形成された開口部内に
導電膜を成膜して埋め込む工程を、全面ＣＶＤ法により
成膜ガスを用いて導電膜を成膜する工程と、導電膜をエ
ッチングガスを用いてエッチングする工程とを交互に行
うものである。
【０００９】また、この発明に係る請求項３の半導体装
置の製造方法は、請求項１または請求項２において、導
電膜がタングステン膜またはタングステンシリサイド膜
で、エッチングガスが三フッ化窒素ガスまたは三フッ化
塩素ガスである。
置の製造方法は、請求項１または請求項２において、導
電膜がタングステン膜またはタングステンシリサイド膜
で、エッチングガスが三フッ化窒素ガスまたは三フッ化
塩素ガスである。
【００１０】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態について説明する。図１ないし図３はこの発
明の実施の形態１の半導体装置の製造方法を示す断面図
である。図に基づいて、実施の形態１の半導体装置の製
造方法について説明する。まず、従来と同様に、半導体
基板１上に絶縁膜２を積層し、所望箇所に開口部として
のコンタクトホール３を形成する。次に、半導体基板１
上に後述するタングステン膜と絶縁膜２との密着性を保
つための窒化チタン膜４を形成する（図１）。
実施の形態について説明する。図１ないし図３はこの発
明の実施の形態１の半導体装置の製造方法を示す断面図
である。図に基づいて、実施の形態１の半導体装置の製
造方法について説明する。まず、従来と同様に、半導体
基板１上に絶縁膜２を積層し、所望箇所に開口部として
のコンタクトホール３を形成する。次に、半導体基板１
上に後述するタングステン膜と絶縁膜２との密着性を保
つための窒化チタン膜４を形成する（図１）。
【００１１】次に、例えば熱ＣＶＤ法を用い、温度を４
００〜５００℃、圧力を数Ｔｏｒｒ〜数十Ｔｏｒｒと
し、成膜ガスを六フッ化タングステンガス５と水素ガス
６とを用いてこれらの水素還元反応により、導電膜とし
てのタングステン膜が成膜される。そしてこの時、タン
グステン膜の成膜中においてタングステン膜をエッチン
グすることができるエッチングガスとしての三フッ化塩
素ガス９を所望割合、成膜ガスに混合する。
００〜５００℃、圧力を数Ｔｏｒｒ〜数十Ｔｏｒｒと
し、成膜ガスを六フッ化タングステンガス５と水素ガス
６とを用いてこれらの水素還元反応により、導電膜とし
てのタングステン膜が成膜される。そしてこの時、タン
グステン膜の成膜中においてタングステン膜をエッチン
グすることができるエッチングガスとしての三フッ化塩
素ガス９を所望割合、成膜ガスに混合する。
【００１２】このように、成膜ガスとエッチングガスと
を混合して成膜を行うと、ＣＶＤ法での一般的なステッ
プカバレッジ特性から、タングステン膜はコンタクトホ
ール３の下部に比べて、上部の方が厚く成膜されるが、
これと同時に、タングステン膜の上部は三フッ化塩素ガ
ス９によりエッチングされるため、従来のように、コン
タクトホール３の上部がタングステン膜により閉じるこ
とはなく、結果として、図２に示すよう、タングステン
膜１７はコンタクトホール３の下部と、上部とがほぼ同
様の厚さにて成膜されていく。
を混合して成膜を行うと、ＣＶＤ法での一般的なステッ
プカバレッジ特性から、タングステン膜はコンタクトホ
ール３の下部に比べて、上部の方が厚く成膜されるが、
これと同時に、タングステン膜の上部は三フッ化塩素ガ
ス９によりエッチングされるため、従来のように、コン
タクトホール３の上部がタングステン膜により閉じるこ
とはなく、結果として、図２に示すよう、タングステン
膜１７はコンタクトホール３の下部と、上部とがほぼ同
様の厚さにて成膜されていく。
【００１３】この際のエッチングガスの混合割合は、上
記に示したように、エッチングガスが成膜されるタング
ステン膜１７の上部との反応により消費され、コンタク
トホール３の下部に到達しない量が適当であることはい
うまでもなく、例えば、六フッ化タングステンガス５の
分圧の数十から数百分の一程度の微量が考えられる。
記に示したように、エッチングガスが成膜されるタング
ステン膜１７の上部との反応により消費され、コンタク
トホール３の下部に到達しない量が適当であることはい
うまでもなく、例えば、六フッ化タングステンガス５の
分圧の数十から数百分の一程度の微量が考えられる。
【００１４】そして、タングステン膜１７を膜厚数百ｎ
ｍ程度積層すると、図３に示すように、タングステン膜
１７はコンタクトホール３内に完全に埋め込まれて形成
され、従来のような「す」ができることはない。
ｍ程度積層すると、図３に示すように、タングステン膜
１７はコンタクトホール３内に完全に埋め込まれて形成
され、従来のような「す」ができることはない。
【００１５】上記実施の形態１の半導体装置の製造方法
によれば、コンタクトホール３内がタングステン膜１７
にて完全に埋め込まれるため、コンタクトホール３内に
流れる電流に対する抵抗が高くならず、所望の素子速度
を得ることができる。
によれば、コンタクトホール３内がタングステン膜１７
にて完全に埋め込まれるため、コンタクトホール３内に
流れる電流に対する抵抗が高くならず、所望の素子速度
を得ることができる。
【００１６】実施の形態２．図４および図５はこの発明
の実施の形態２の半導体装置の製造方法を示す断面図で
ある。図に基づいて、実施の形態２の半導体装置の製造
方法について説明する。まず、上記実施の形態１と同様
に、半導体基板１上に絶縁膜２を積層し、所望箇所に開
口部としてのコンタクトホール３を形成する。次に、半
導体基板１上に後述するタングステン膜と絶縁膜２との
密着性を保つための窒化チタン膜４を形成する。
の実施の形態２の半導体装置の製造方法を示す断面図で
ある。図に基づいて、実施の形態２の半導体装置の製造
方法について説明する。まず、上記実施の形態１と同様
に、半導体基板１上に絶縁膜２を積層し、所望箇所に開
口部としてのコンタクトホール３を形成する。次に、半
導体基板１上に後述するタングステン膜と絶縁膜２との
密着性を保つための窒化チタン膜４を形成する。
【００１７】次に、例えば熱ＣＶＤ法を用い、温度を４
００〜５００℃、圧力を数Ｔｏｒｒ〜数十Ｔｏｒｒと
し、成膜ガスを六フッ化タングステンガス５と水素ガス
６とを用いてこれらの水素還元反応により、導電膜とし
てのタングステン膜１７を成膜していくと、図４に示す
ように、ＣＶＤ法での一般的なステップカバレッジ特性
から、タングステン膜１７はコンタクトホール３の下部
に比べて、上部の方が厚く成膜される。
００〜５００℃、圧力を数Ｔｏｒｒ〜数十Ｔｏｒｒと
し、成膜ガスを六フッ化タングステンガス５と水素ガス
６とを用いてこれらの水素還元反応により、導電膜とし
てのタングステン膜１７を成膜していくと、図４に示す
ように、ＣＶＤ法での一般的なステップカバレッジ特性
から、タングステン膜１７はコンタクトホール３の下部
に比べて、上部の方が厚く成膜される。
【００１８】次に、ある程度タングステン膜１７が成膜
されるとこの成膜工程を一旦終了する。次に、タングス
テン膜１７をエッチングすることができるエッチングガ
スとしての三フッ化塩素ガス９にて、タングステン膜１
７を所望量までエッチングする。すると、タングステン
膜１７の上部は三フッ化塩素ガス９によりエッチングさ
れるため、従来のように、コンタクトホール３の上部が
タングステン膜により閉じることはなく、結果として、
図５に示すよう、タングステン膜１７はコンタクトホー
ル３の下部と、上部とがほぼ同様の厚さにて成膜され
る。
されるとこの成膜工程を一旦終了する。次に、タングス
テン膜１７をエッチングすることができるエッチングガ
スとしての三フッ化塩素ガス９にて、タングステン膜１
７を所望量までエッチングする。すると、タングステン
膜１７の上部は三フッ化塩素ガス９によりエッチングさ
れるため、従来のように、コンタクトホール３の上部が
タングステン膜により閉じることはなく、結果として、
図５に示すよう、タングステン膜１７はコンタクトホー
ル３の下部と、上部とがほぼ同様の厚さにて成膜され
る。
【００１９】この際のエッチングガスの濃度は、上記に
示したように、エッチングガスがタングステン膜１７の
上部との反応により消費され、コンタクトホール３の下
部に到達しない量が適当であることはいうまでもなく、
例えば、上記実施の形態１と同様の程度の微量な濃度が
考えられる。
示したように、エッチングガスがタングステン膜１７の
上部との反応により消費され、コンタクトホール３の下
部に到達しない量が適当であることはいうまでもなく、
例えば、上記実施の形態１と同様の程度の微量な濃度が
考えられる。
【００２０】そして、上記に示した成膜工程とエッチン
グ工程とを交互に行い、タングステン膜１７を膜厚数百
ｎｍ程度積層すると、上記実施の形態１と同様に図３に
示すように、タングステン膜１７はコンタクトホール３
内に完全に埋め込まれて形成される。
グ工程とを交互に行い、タングステン膜１７を膜厚数百
ｎｍ程度積層すると、上記実施の形態１と同様に図３に
示すように、タングステン膜１７はコンタクトホール３
内に完全に埋め込まれて形成される。
【００２１】上記実施の形態２の半導体装置の製造方法
によれば、上記実施の形態１と同様にコンタクトホール
３内がタングステン膜１７にて完全に埋め込まれるた
め、コンタクトホール３内に流れる電流に対する抵抗が
高くならず、所望の素子速度を得ることができる。
によれば、上記実施の形態１と同様にコンタクトホール
３内がタングステン膜１７にて完全に埋め込まれるた
め、コンタクトホール３内に流れる電流に対する抵抗が
高くならず、所望の素子速度を得ることができる。
【００２２】尚、上記各実施の形態においては、導電膜
としてタングステン膜を例に示したが、導電膜としてタ
ングステンシリサイド膜を積層する場合にも同様に行う
ことができる。また、エッチングガスとして三フッ化塩
素ガスを用いる例を示したが、エッチングガスとして三
フッ化窒素ガスを用いても同様に行うことができる。
としてタングステン膜を例に示したが、導電膜としてタ
ングステンシリサイド膜を積層する場合にも同様に行う
ことができる。また、エッチングガスとして三フッ化塩
素ガスを用いる例を示したが、エッチングガスとして三
フッ化窒素ガスを用いても同様に行うことができる。
【００２３】また、上記各実施の形態においては、開口
部としてコンタクトホールを例に示したがこれに限られ
ることはなく、ステップカバレッジ特性を改善する必要
がある開口部においては同様に行うことができ、上記各
実施の形態と同様の効果を奏することができる。
部としてコンタクトホールを例に示したがこれに限られ
ることはなく、ステップカバレッジ特性を改善する必要
がある開口部においては同様に行うことができ、上記各
実施の形態と同様の効果を奏することができる。
【００２４】
【発明の効果】以上のように、この発明の請求項１によ
れば、半導体基板上に形成された開口部内に導電膜を成
膜して埋め込む工程を、全面ＣＶＤ法を用い、成膜ガス
に導電膜の成膜中において導電膜をエッチングすること
ができるエッチングガスを所望割合混合して行うので、
開口部内を導電膜にて確実に埋め込むことができる半導
体装置の製造方法を提供することが可能となる。
れば、半導体基板上に形成された開口部内に導電膜を成
膜して埋め込む工程を、全面ＣＶＤ法を用い、成膜ガス
に導電膜の成膜中において導電膜をエッチングすること
ができるエッチングガスを所望割合混合して行うので、
開口部内を導電膜にて確実に埋め込むことができる半導
体装置の製造方法を提供することが可能となる。
【００２５】また、この発明の請求項２によれば、半導
体基板上に形成された開口部内に導電膜を成膜して埋め
込む工程を、全面ＣＶＤ法により成膜ガスを用いて導電
膜を成膜する工程と、導電膜をエッチングガスを用いて
エッチングする工程とを交互に行うので、開口部内を導
電膜にて確実に埋め込むことができる半導体装置の製造
方法を提供することが可能となる。
体基板上に形成された開口部内に導電膜を成膜して埋め
込む工程を、全面ＣＶＤ法により成膜ガスを用いて導電
膜を成膜する工程と、導電膜をエッチングガスを用いて
エッチングする工程とを交互に行うので、開口部内を導
電膜にて確実に埋め込むことができる半導体装置の製造
方法を提供することが可能となる。
【００２６】また、この発明に係る請求項３の半導体装
置の製造方法は、請求項１または請求項２において、導
電膜がタングステン膜またはタングステンシリサイド膜
で、エッチングガスが三フッ化窒素ガスまたは三フッ化
塩素ガスであるので、開口部内にタングステン膜または
タングステンシリサイド膜を確実に埋め込むことができ
る半導体装置の製造方法を提供することが可能となる。
置の製造方法は、請求項１または請求項２において、導
電膜がタングステン膜またはタングステンシリサイド膜
で、エッチングガスが三フッ化窒素ガスまたは三フッ化
塩素ガスであるので、開口部内にタングステン膜または
タングステンシリサイド膜を確実に埋め込むことができ
る半導体装置の製造方法を提供することが可能となる。
【図１】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図４】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図７】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図８】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
１ 半導体基板、３ コンタクトホール、５ 六フッ化
タングステンガス、６ 水素ガス、９ 三フッ化塩素ガ
ス、１７ タングステン膜。
タングステンガス、６ 水素ガス、９ 三フッ化塩素ガ
ス、１７ タングステン膜。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｒ 21/768 21/90 Ｃ Ｆターム(参考） 4K030 AA04 AA17 BA20 BA48 DA08 FA10 HA01 JA06 LA15 4M104 BB18 BB28 BB30 CC01 DD06 DD45 FF18 FF22 HH15 HH20 5F004 AA16 BD04 CA01 CA02 DA00 DA17 DB10 EA27 EA40 EB01 EB02 5F033 HH19 HH28 HH33 JJ19 JJ28 JJ33 KK01 MM05 MM13 NN06 NN07 PP04 PP06 QQ08 QQ15 QQ37 XX02 XX04 XX09
Claims (3)
- 【請求項１】 半導体基板上に形成された開口部内に導
電膜を成膜して埋め込む工程を、全面ＣＶＤ法を用い、
成膜ガスに上記導電膜の成膜中において上記導電膜をエ
ッチングすることができるエッチングガスを所望割合混
合して行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成された開口部内に導
電膜を成膜して埋め込む工程を、全面ＣＶＤ法により成
膜ガスを用いて上記導電膜を成膜する工程と、上記導電
膜をエッチングガスを用いてエッチングする工程とを交
互に行うことを特徴とする半導体装置の製造方法。 - 【請求項３】 導電膜がタングステン膜またはタングス
テンシリサイド膜で、エッチングガスが三フッ化窒素ガ
スまたは三フッ化塩素ガスであることを特徴とする請求
項１または請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000187354A JP2002009017A (ja) | 2000-06-22 | 2000-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000187354A JP2002009017A (ja) | 2000-06-22 | 2000-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009017A true JP2002009017A (ja) | 2002-01-11 |
Family
ID=18687347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000187354A Pending JP2002009017A (ja) | 2000-06-22 | 2000-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009017A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010153852A (ja) * | 2008-12-10 | 2010-07-08 | Novellus Systems Inc | 空隙を充填するべく低抵抗率のタングステン膜を堆積させる方法 |
| JP2010199570A (ja) * | 2009-01-28 | 2010-09-09 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法及び表示装置の作製方法 |
| JP2011035366A (ja) * | 2009-08-04 | 2011-02-17 | Novellus Systems Inc | 高アスペクト比のフィーチャーへのタングステン堆積方法 |
| JP2013032575A (ja) * | 2011-07-06 | 2013-02-14 | Tokyo Electron Ltd | タングステン膜の成膜方法 |
| US8835317B2 (en) | 2009-08-04 | 2014-09-16 | Novellus Systems, Inc. | Depositing tungsten into high aspect ratio features |
| US9034768B2 (en) | 2010-07-09 | 2015-05-19 | Novellus Systems, Inc. | Depositing tungsten into high aspect ratio features |
| US9082826B2 (en) | 2013-05-24 | 2015-07-14 | Lam Research Corporation | Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features |
| US9240347B2 (en) | 2012-03-27 | 2016-01-19 | Novellus Systems, Inc. | Tungsten feature fill |
| US9472454B2 (en) | 2014-03-28 | 2016-10-18 | Tokyo Electron Limited | Tungsten film forming method |
| US9548228B2 (en) | 2009-08-04 | 2017-01-17 | Lam Research Corporation | Void free tungsten fill in different sized features |
| US9589835B2 (en) | 2008-12-10 | 2017-03-07 | Novellus Systems, Inc. | Method for forming tungsten film having low resistivity, low roughness and high reflectivity |
| US9972504B2 (en) | 2015-08-07 | 2018-05-15 | Lam Research Corporation | Atomic layer etching of tungsten for enhanced tungsten deposition fill |
| US9978610B2 (en) | 2015-08-21 | 2018-05-22 | Lam Research Corporation | Pulsing RF power in etch process to enhance tungsten gapfill performance |
| US10256142B2 (en) | 2009-08-04 | 2019-04-09 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
| US10566211B2 (en) | 2016-08-30 | 2020-02-18 | Lam Research Corporation | Continuous and pulsed RF plasma for etching metals |
-
2000
- 2000-06-22 JP JP2000187354A patent/JP2002009017A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010153852A (ja) * | 2008-12-10 | 2010-07-08 | Novellus Systems Inc | 空隙を充填するべく低抵抗率のタングステン膜を堆積させる方法 |
| US9589835B2 (en) | 2008-12-10 | 2017-03-07 | Novellus Systems, Inc. | Method for forming tungsten film having low resistivity, low roughness and high reflectivity |
| JP2010199570A (ja) * | 2009-01-28 | 2010-09-09 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法及び表示装置の作製方法 |
| US9548228B2 (en) | 2009-08-04 | 2017-01-17 | Lam Research Corporation | Void free tungsten fill in different sized features |
| JP2011035366A (ja) * | 2009-08-04 | 2011-02-17 | Novellus Systems Inc | 高アスペクト比のフィーチャーへのタングステン堆積方法 |
| US10256142B2 (en) | 2009-08-04 | 2019-04-09 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
| US8835317B2 (en) | 2009-08-04 | 2014-09-16 | Novellus Systems, Inc. | Depositing tungsten into high aspect ratio features |
| US10103058B2 (en) | 2009-08-04 | 2018-10-16 | Novellus Systems, Inc. | Tungsten feature fill |
| US9653353B2 (en) | 2009-08-04 | 2017-05-16 | Novellus Systems, Inc. | Tungsten feature fill |
| US9034768B2 (en) | 2010-07-09 | 2015-05-19 | Novellus Systems, Inc. | Depositing tungsten into high aspect ratio features |
| JP2013032575A (ja) * | 2011-07-06 | 2013-02-14 | Tokyo Electron Ltd | タングステン膜の成膜方法 |
| US9240347B2 (en) | 2012-03-27 | 2016-01-19 | Novellus Systems, Inc. | Tungsten feature fill |
| US9082826B2 (en) | 2013-05-24 | 2015-07-14 | Lam Research Corporation | Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features |
| KR20170017963A (ko) | 2014-03-28 | 2017-02-15 | 도쿄엘렉트론가부시키가이샤 | 텅스텐 막의 성막 방법 |
| US9472454B2 (en) | 2014-03-28 | 2016-10-18 | Tokyo Electron Limited | Tungsten film forming method |
| US9972504B2 (en) | 2015-08-07 | 2018-05-15 | Lam Research Corporation | Atomic layer etching of tungsten for enhanced tungsten deposition fill |
| US11069535B2 (en) | 2015-08-07 | 2021-07-20 | Lam Research Corporation | Atomic layer etch of tungsten for enhanced tungsten deposition fill |
| US9978610B2 (en) | 2015-08-21 | 2018-05-22 | Lam Research Corporation | Pulsing RF power in etch process to enhance tungsten gapfill performance |
| US10395944B2 (en) | 2015-08-21 | 2019-08-27 | Lam Research Corporation | Pulsing RF power in etch process to enhance tungsten gapfill performance |
| US10566211B2 (en) | 2016-08-30 | 2020-02-18 | Lam Research Corporation | Continuous and pulsed RF plasma for etching metals |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002009017A (ja) | 半導体装置の製造方法 | |
| JPH0736403B2 (ja) | 耐火金属の付着方法 | |
| JPH04293233A (ja) | メタルプラグの形成方法 | |
| US6187676B1 (en) | Integrated circuit insulated electrode forming methods using metal silicon nitride layers, and insulated electrodes so formed | |
| US6309964B1 (en) | Method for forming a copper damascene structure over tungsten plugs with improved adhesion, oxidation resistance, and diffusion barrier properties using nitridation of the tungsten plug | |
| JP2004111924A (ja) | 金属膜形成方法、半導体装置、および半導体装置の製造方法 | |
| JPH10209278A (ja) | 半導体装置およびその製造方法 | |
| JP2001210606A (ja) | 半導体装置の製造方法 | |
| JPH06349774A (ja) | 埋込みプラグの形成方法 | |
| JP2003203976A (ja) | 半導体素子の金属配線形成方法 | |
| JP2001210713A (ja) | エッチング方法、埋め込み方法及び配線層形成方法 | |
| JP2871943B2 (ja) | 半導体装置の製造方法 | |
| JPH11176767A (ja) | 半導体装置の製造方法 | |
| JPH05129226A (ja) | 半導体装置の製造方法 | |
| JPH05129227A (ja) | 半導体装置の製造方法 | |
| KR100227622B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| KR100284283B1 (ko) | 반도체소자의배선형성방법 | |
| KR19990057898A (ko) | 반도체 소자의 장벽금속막 형성 방법 | |
| JP3592209B2 (ja) | 半導体装置の製造方法 | |
| JP2006179645A (ja) | 半導体装置及びその製造方法 | |
| JPH06112157A (ja) | 半導体装置及びその製造方法 | |
| JPH04364723A (ja) | 半導体装置及びその製造方法 | |
| KR100973261B1 (ko) | 반도체소자의 텅스텐 플러그 형성 방법 | |
| JPH03154332A (ja) | 半導体装置の製造方法 | |
| JPH0485954A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |