JP2002353161A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】 ＣＭＰ処理後に表面の窪み内に研磨材が残留
することを抑制又は回避し得る半導体装置の製造方法を
得る。 【解決手段】 チタンナイトライド膜５を形成した後、
タングステン膜６を全面に形成する。反応温度を４３０
℃程度に設定し、Ａｒ，Ｎ2：３０Ｔｏｒｒの雰囲気中
で、まず、反応ガスとして、ＷＦ6：５０ｓｃｃｍ、Ｓ
ｉＨ4：１０ｓｃｃｍ、Ｈ2：１０００ｓｃｃｍを用い
て、１００ｎｍ程度の膜厚のｓｅｅｄ層を積層する。そ
の後、Ａｒ，Ｎ2：８０Ｔｏｒｒの雰囲気中で、反応ガ
スとして、ＷＦ6：７５ｓｃｃｍ、Ｈ2：５００ｓｃｃｍ
を用いて、３００ｎｍ程度の膜厚を積層する。タングス
テン膜６は、ＣＭＰ処理に用いる研磨材５０がグレイン
間に付着し難い程度に粒径が細かい柱状のグレイン６ａ
を有している。具体的にタングステン膜６は、直径が１
０〜２０ｎｍ程度のグレイン６ａを有している。
することを抑制又は回避し得る半導体装置の製造方法を
得る。 【解決手段】 チタンナイトライド膜５を形成した後、
タングステン膜６を全面に形成する。反応温度を４３０
℃程度に設定し、Ａｒ，Ｎ2：３０Ｔｏｒｒの雰囲気中
で、まず、反応ガスとして、ＷＦ6：５０ｓｃｃｍ、Ｓ
ｉＨ4：１０ｓｃｃｍ、Ｈ2：１０００ｓｃｃｍを用い
て、１００ｎｍ程度の膜厚のｓｅｅｄ層を積層する。そ
の後、Ａｒ，Ｎ2：８０Ｔｏｒｒの雰囲気中で、反応ガ
スとして、ＷＦ6：７５ｓｃｃｍ、Ｈ2：５００ｓｃｃｍ
を用いて、３００ｎｍ程度の膜厚を積層する。タングス
テン膜６は、ＣＭＰ処理に用いる研磨材５０がグレイン
間に付着し難い程度に粒径が細かい柱状のグレイン６ａ
を有している。具体的にタングステン膜６は、直径が１
０〜２０ｎｍ程度のグレイン６ａを有している。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法及び半導体装置の構造に関し、特に、ＣＭＰ（Chem
ical Mechanical Polishing）法によってコンタクトホ
ール内に金属配線を埋め込む工程を備える半導体装置の
製造方法に関するものである。
方法及び半導体装置の構造に関し、特に、ＣＭＰ（Chem
ical Mechanical Polishing）法によってコンタクトホ
ール内に金属配線を埋め込む工程を備える半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】図１９，２０は、従来の半導体装置の製
造方法を工程順に示す断面図である。図１９を参照し
て、まず、周知の方法によって、ＭＯＳＦＥＴ等の半導
体素子をシリコン基板１内に形成した後、層間絶縁膜と
してのシリコン酸化膜２を、シリコン基板１上に形成す
る。次に、異方性ドライエッチング法によって、配線−
基板間の接続孔として機能するコンタクトホール３と、
アライメントマークとして機能する凹部４とを、シリコ
ン酸化膜２内に形成する。コンタクトホール３の形成に
よって、ＭＯＳＦＥＴのソース・ドレイン領域の一部が
露出し、凹部４の形成によって、シリコン基板１の上面
の一部が露出する。凹部４の幅は、コンタクトホール３
の幅よりも十分広い。
造方法を工程順に示す断面図である。図１９を参照し
て、まず、周知の方法によって、ＭＯＳＦＥＴ等の半導
体素子をシリコン基板１内に形成した後、層間絶縁膜と
してのシリコン酸化膜２を、シリコン基板１上に形成す
る。次に、異方性ドライエッチング法によって、配線−
基板間の接続孔として機能するコンタクトホール３と、
アライメントマークとして機能する凹部４とを、シリコ
ン酸化膜２内に形成する。コンタクトホール３の形成に
よって、ＭＯＳＦＥＴのソース・ドレイン領域の一部が
露出し、凹部４の形成によって、シリコン基板１の上面
の一部が露出する。凹部４の幅は、コンタクトホール３
の幅よりも十分広い。
【０００３】次に、スパッタリング法等によって、バリ
アメタルとしてのチタンナイトライド膜５を全面に形成
する。次に、ＣＶＤ法等によって、コンタクトホール３
内を充填するように、導電性プラグとしてのタングステ
ン膜１０６を４００ｎｍ程度の膜厚で全面に形成する。
具体的には、反応温度を４７０℃程度に設定し、まず、
Ａｒ，Ｎ2：３０Ｔｏｒｒの雰囲気中で、反応ガスとし
て、ＷＦ6：２５ｓｃｃｍ、ＳｉＨ4：１０ｓｃｃｍ、Ｈ
2：８００ｓｃｃｍを用いて、１００ｎｍ程度の膜厚の
ｓｅｅｄ層を積層する。その後、Ａｒ，Ｎ2：８０Ｔｏ
ｒｒの雰囲気中で、反応ガスとして、ＷＦ6：７５ｓｃ
ｃｍ、Ｈ2：５００ｓｃｃｍを用いて、３００ｎｍ程度
の膜厚を積層する。
アメタルとしてのチタンナイトライド膜５を全面に形成
する。次に、ＣＶＤ法等によって、コンタクトホール３
内を充填するように、導電性プラグとしてのタングステ
ン膜１０６を４００ｎｍ程度の膜厚で全面に形成する。
具体的には、反応温度を４７０℃程度に設定し、まず、
Ａｒ，Ｎ2：３０Ｔｏｒｒの雰囲気中で、反応ガスとし
て、ＷＦ6：２５ｓｃｃｍ、ＳｉＨ4：１０ｓｃｃｍ、Ｈ
2：８００ｓｃｃｍを用いて、１００ｎｍ程度の膜厚の
ｓｅｅｄ層を積層する。その後、Ａｒ，Ｎ2：８０Ｔｏ
ｒｒの雰囲気中で、反応ガスとして、ＷＦ6：７５ｓｃ
ｃｍ、Ｈ2：５００ｓｃｃｍを用いて、３００ｎｍ程度
の膜厚を積層する。
【０００４】図２０を参照して、次に、ＣＭＰ法によっ
て、シリコン酸化膜２の上面が露出するまで、タングス
テン膜１０６及びチタンナイトライド膜５を研磨により
除去する。このとき、コンタクトホール３内はタングス
テン膜１０６によって完全に充填されているのに対し
て、幅広の凹部４内はタングステン膜１０６によって完
全には充填されていないため、図２０に示すように、凹
部４内には窪み７が形成される。その後、ＣＭＰ工程の
後処理として、ウェハを洗浄する。
て、シリコン酸化膜２の上面が露出するまで、タングス
テン膜１０６及びチタンナイトライド膜５を研磨により
除去する。このとき、コンタクトホール３内はタングス
テン膜１０６によって完全に充填されているのに対し
て、幅広の凹部４内はタングステン膜１０６によって完
全には充填されていないため、図２０に示すように、凹
部４内には窪み７が形成される。その後、ＣＭＰ工程の
後処理として、ウェハを洗浄する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法には、以下のような問題
があった。図２１は、図２０に示した構造を部分的に拡
大して示す断面図である。具体的には、凹部４内に形成
されているチタンナイトライド膜５及びタングステン膜
１０６を、部分的に拡大して示したものである。タング
ステン膜１０６は、直径が７０ｎｍ程度の柱状のグレイ
ン１０６ａを有している。
た従来の半導体装置の製造方法には、以下のような問題
があった。図２１は、図２０に示した構造を部分的に拡
大して示す断面図である。具体的には、凹部４内に形成
されているチタンナイトライド膜５及びタングステン膜
１０６を、部分的に拡大して示したものである。タング
ステン膜１０６は、直径が７０ｎｍ程度の柱状のグレイ
ン１０６ａを有している。
【０００６】ＣＭＰ処理によって研磨材の一部が窪み７
内に蓄積されるが、そのほとんどは、研磨後の洗浄によ
って除去することができる。しかしながら、図２１に示
したように、グレイン１０６ａの直径が比較的大きいた
め、タングステン膜６の表面の凹凸も比較的大きくな
る。そのため、グレイン１０６ａ同士の隙間に蓄積され
た一部の研磨材５０は、洗浄によっては十分に除去する
ことができず、グレイン１０６ａ間に異物として付着す
る。その結果、従来の半導体装置の製造方法によると、
グレイン１０６ａ間に付着した研磨材５０がその後の工
程においてウェハ表面に再付着して、配線のパターン欠
陥や配線間のショートを引き起こすという問題があっ
た。
内に蓄積されるが、そのほとんどは、研磨後の洗浄によ
って除去することができる。しかしながら、図２１に示
したように、グレイン１０６ａの直径が比較的大きいた
め、タングステン膜６の表面の凹凸も比較的大きくな
る。そのため、グレイン１０６ａ同士の隙間に蓄積され
た一部の研磨材５０は、洗浄によっては十分に除去する
ことができず、グレイン１０６ａ間に異物として付着す
る。その結果、従来の半導体装置の製造方法によると、
グレイン１０６ａ間に付着した研磨材５０がその後の工
程においてウェハ表面に再付着して、配線のパターン欠
陥や配線間のショートを引き起こすという問題があっ
た。
【０００７】本発明はかかる問題を解決するために成さ
れたものであり、ＣＭＰ処理後に表面の窪み内に研磨材
が残留することを抑制又は回避し得る半導体装置の製造
方法を得ることを目的とするものである。
れたものであり、ＣＭＰ処理後に表面の窪み内に研磨材
が残留することを抑制又は回避し得る半導体装置の製造
方法を得ることを目的とするものである。
【０００８】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）基板を準備す
る工程と、（ｂ）基板上に第１の膜を形成する工程と、
（ｃ）第１の膜の上面を基板の方向に部分的に掘り下げ
ることにより、凹部を形成する工程と、（ｄ）工程
（ｃ）によって得られた構造上に、凹部内を完全に充填
しない膜厚で、第２の膜を形成する工程と、（ｅ）第１
の膜の上面よりも上方に位置する部分の第２の膜を、研
磨によって除去する工程とを備え、少なくとも第２の膜
の上面内には、工程（ｅ）における研磨に用いられる研
磨材がグレイン間の隙間に付着し難い程度に粒径が細か
いグレインを有する微細グレイン層が形成されているこ
とを特徴とするものである。
に記載の半導体装置の製造方法は、（ａ）基板を準備す
る工程と、（ｂ）基板上に第１の膜を形成する工程と、
（ｃ）第１の膜の上面を基板の方向に部分的に掘り下げ
ることにより、凹部を形成する工程と、（ｄ）工程
（ｃ）によって得られた構造上に、凹部内を完全に充填
しない膜厚で、第２の膜を形成する工程と、（ｅ）第１
の膜の上面よりも上方に位置する部分の第２の膜を、研
磨によって除去する工程とを備え、少なくとも第２の膜
の上面内には、工程（ｅ）における研磨に用いられる研
磨材がグレイン間の隙間に付着し難い程度に粒径が細か
いグレインを有する微細グレイン層が形成されているこ
とを特徴とするものである。
【０００９】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ｄ）においては、微細グレイ
ン層におけるグレインの直径が１０〜２０ｎｍ程度の第
２の膜が形成されることを特徴とするものである。
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ｄ）においては、微細グレイ
ン層におけるグレインの直径が１０〜２０ｎｍ程度の第
２の膜が形成されることを特徴とするものである。
【００１０】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、請求項１又は２に記載の半導体
装置の製造方法であって、工程（ｄ）においては、膜厚
の全てが微細グレイン層から成る第２の膜が形成される
ことを特徴とするものである。
導体装置の製造方法は、請求項１又は２に記載の半導体
装置の製造方法であって、工程（ｄ）においては、膜厚
の全てが微細グレイン層から成る第２の膜が形成される
ことを特徴とするものである。
【００１１】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項１又は２に記載の半導体
装置の製造方法であって、工程（ｄ）においては、上面
内のみに微細グレイン層を有する第２の膜が形成される
ことを特徴とするものである。
導体装置の製造方法は、請求項１又は２に記載の半導体
装置の製造方法であって、工程（ｄ）においては、上面
内のみに微細グレイン層を有する第２の膜が形成される
ことを特徴とするものである。
【００１２】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）基板上に第１の膜を形成する工程と、（ｃ）第１
の膜の上面を基板の方向に部分的に掘り下げることによ
り、凹部を形成する工程と、（ｄ）工程（ｃ）によって
得られた構造上に、凹部内を完全に充填しない膜厚で、
第２の膜を形成する工程と、（ｅ）第２の膜の上面を等
方性エッチングによって除去する工程と、（ｆ）工程
（ｅ）よりも後に実行され、第１の膜の上面よりも上方
に位置する部分の第２の膜を、研磨によって除去する工
程とを備えるものである。
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）基板上に第１の膜を形成する工程と、（ｃ）第１
の膜の上面を基板の方向に部分的に掘り下げることによ
り、凹部を形成する工程と、（ｄ）工程（ｃ）によって
得られた構造上に、凹部内を完全に充填しない膜厚で、
第２の膜を形成する工程と、（ｅ）第２の膜の上面を等
方性エッチングによって除去する工程と、（ｆ）工程
（ｅ）よりも後に実行され、第１の膜の上面よりも上方
に位置する部分の第２の膜を、研磨によって除去する工
程とを備えるものである。
【００１３】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）基板上に第１の膜を形成する工程と、（ｃ）第１
の膜の上面を基板の方向に部分的に掘り下げることによ
り、凹部を形成する工程と、（ｄ）工程（ｃ）によって
得られた構造上に、凹部内を完全に充填しない膜厚で、
第２の膜を形成する工程と、（ｅ）第２の膜上に薄膜状
の第３の膜を形成する工程と、（ｆ）第１の膜の上面よ
りも上方に位置する部分の第２及び第３の膜を、研磨に
よって除去する工程と、（ｇ）工程（ｆ）よりも後に実
行され、凹部内に残っている第３の膜を除去する工程と
を備えるものである。
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）基板上に第１の膜を形成する工程と、（ｃ）第１
の膜の上面を基板の方向に部分的に掘り下げることによ
り、凹部を形成する工程と、（ｄ）工程（ｃ）によって
得られた構造上に、凹部内を完全に充填しない膜厚で、
第２の膜を形成する工程と、（ｅ）第２の膜上に薄膜状
の第３の膜を形成する工程と、（ｆ）第１の膜の上面よ
りも上方に位置する部分の第２及び第３の膜を、研磨に
よって除去する工程と、（ｇ）工程（ｆ）よりも後に実
行され、凹部内に残っている第３の膜を除去する工程と
を備えるものである。
【００１４】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）基板上に第１の膜を形成する工程と、（ｃ）第１
の膜の上面を基板の方向に部分的に掘り下げることによ
り、第１の凹部を形成する工程と、（ｄ）工程（ｃ）に
よって得られた構造上に、第１の凹部内を完全に充填し
ない膜厚で、第２の膜を形成する工程と、（ｅ）第１の
凹部内に形成されている部分の第２の膜の上面によって
規定される第２の凹部内において、上面が第１の膜の上
面と一致する膜厚以上の膜厚で、第３の膜を形成する工
程と、（ｆ）第１の膜の上面よりも上方に位置する部分
の第２の膜を、研磨によって除去する工程と、（ｇ）工
程（ｆ）よりも後に実行され、第２の凹部内に残ってい
る第３の膜を除去する工程とを備えるものである。
導体装置の製造方法は、（ａ）基板を準備する工程と、
（ｂ）基板上に第１の膜を形成する工程と、（ｃ）第１
の膜の上面を基板の方向に部分的に掘り下げることによ
り、第１の凹部を形成する工程と、（ｄ）工程（ｃ）に
よって得られた構造上に、第１の凹部内を完全に充填し
ない膜厚で、第２の膜を形成する工程と、（ｅ）第１の
凹部内に形成されている部分の第２の膜の上面によって
規定される第２の凹部内において、上面が第１の膜の上
面と一致する膜厚以上の膜厚で、第３の膜を形成する工
程と、（ｆ）第１の膜の上面よりも上方に位置する部分
の第２の膜を、研磨によって除去する工程と、（ｇ）工
程（ｆ）よりも後に実行され、第２の凹部内に残ってい
る第３の膜を除去する工程とを備えるものである。
【００１５】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、請求項６又は７に記載の半導体
装置の製造方法であって、工程（ｇ）において、第３の
膜はウェットエッチングによって除去され、ウェットエ
ッチングに用いるエッチング溶液に対する第３の膜のエ
ッチングレートは、エッチング溶液に対する第１の膜の
エッチングレートよりも十分に大きいことを特徴とする
ものである。
導体装置の製造方法は、請求項６又は７に記載の半導体
装置の製造方法であって、工程（ｇ）において、第３の
膜はウェットエッチングによって除去され、ウェットエ
ッチングに用いるエッチング溶液に対する第３の膜のエ
ッチングレートは、エッチング溶液に対する第１の膜の
エッチングレートよりも十分に大きいことを特徴とする
ものである。
【００１６】また、この発明のうち請求項９に記載の半
導体装置は、基板と、基板上に形成された第１の膜と、
第１の膜の上面内に部分的に形成された凹部と、凹部内
を完全に充填しない膜厚で凹部の側面及び底面上に形成
された第２の膜とを備え、少なくとも第２の膜の上面内
には、グレインの直径が１０〜２０ｎｍ程度の微細グレ
イン層が形成されていることを特徴とするものである。
導体装置は、基板と、基板上に形成された第１の膜と、
第１の膜の上面内に部分的に形成された凹部と、凹部内
を完全に充填しない膜厚で凹部の側面及び底面上に形成
された第２の膜とを備え、少なくとも第２の膜の上面内
には、グレインの直径が１０〜２０ｎｍ程度の微細グレ
イン層が形成されていることを特徴とするものである。
【００１７】
【発明の実施の形態】実施の形態１．図１，２は、本発
明の実施の形態１に係る半導体装置の製造方法を工程順
に示す断面図である。図１を参照して、まず、周知の方
法によって、ＭＯＳＦＥＴ等の半導体素子をシリコン基
板１内に形成した後、層間絶縁膜としてのシリコン酸化
膜２を、シリコン基板１上に形成する。次に、異方性ド
ライエッチング法によって、配線−基板間の接続孔とし
て機能するコンタクトホール３と、アライメントマーク
として機能する凹部４とを、シリコン酸化膜２内に形成
する。コンタクトホール３の形成によって、ＭＯＳＦＥ
Ｔのソース・ドレイン領域の一部が露出し、凹部４の形
成によって、シリコン基板１の上面の一部が露出する。
凹部４の幅は、コンタクトホール３の幅よりも十分広
い。
明の実施の形態１に係る半導体装置の製造方法を工程順
に示す断面図である。図１を参照して、まず、周知の方
法によって、ＭＯＳＦＥＴ等の半導体素子をシリコン基
板１内に形成した後、層間絶縁膜としてのシリコン酸化
膜２を、シリコン基板１上に形成する。次に、異方性ド
ライエッチング法によって、配線−基板間の接続孔とし
て機能するコンタクトホール３と、アライメントマーク
として機能する凹部４とを、シリコン酸化膜２内に形成
する。コンタクトホール３の形成によって、ＭＯＳＦＥ
Ｔのソース・ドレイン領域の一部が露出し、凹部４の形
成によって、シリコン基板１の上面の一部が露出する。
凹部４の幅は、コンタクトホール３の幅よりも十分広
い。
【００１８】次に、スパッタリング法等によって、バリ
アメタルとしてのチタンナイトライド膜５を全面に形成
する。但し、チタンナイトライド膜以外の他の導電性膜
を形成してもよい。次に、ＣＶＤ法等によって、コンタ
クトホール３内を充填するように、導電性プラグとして
のタングステン膜６を４００ｎｍ程度の膜厚で全面に形
成する。具体的には、反応温度を４３０℃程度に設定
し、Ａｒ，Ｎ2：３０Ｔｏｒｒの雰囲気中で、まず、反
応ガスとして、ＷＦ6：５０ｓｃｃｍ、ＳｉＨ4：１０ｓ
ｃｃｍ、Ｈ2：１０００ｓｃｃｍを用いて、１００ｎｍ
程度の膜厚のｓｅｅｄ層を積層する。その後、Ａｒ，Ｎ
2：８０Ｔｏｒｒの雰囲気中で、反応ガスとして、Ｗ
Ｆ6：７５ｓｃｃｍ、Ｈ2：５００ｓｃｃｍを用いて、３
００ｎｍ程度の膜厚を積層する。但し、タングステン膜
以外の他の導電性膜を形成してもよい。
アメタルとしてのチタンナイトライド膜５を全面に形成
する。但し、チタンナイトライド膜以外の他の導電性膜
を形成してもよい。次に、ＣＶＤ法等によって、コンタ
クトホール３内を充填するように、導電性プラグとして
のタングステン膜６を４００ｎｍ程度の膜厚で全面に形
成する。具体的には、反応温度を４３０℃程度に設定
し、Ａｒ，Ｎ2：３０Ｔｏｒｒの雰囲気中で、まず、反
応ガスとして、ＷＦ6：５０ｓｃｃｍ、ＳｉＨ4：１０ｓ
ｃｃｍ、Ｈ2：１０００ｓｃｃｍを用いて、１００ｎｍ
程度の膜厚のｓｅｅｄ層を積層する。その後、Ａｒ，Ｎ
2：８０Ｔｏｒｒの雰囲気中で、反応ガスとして、Ｗ
Ｆ6：７５ｓｃｃｍ、Ｈ2：５００ｓｃｃｍを用いて、３
００ｎｍ程度の膜厚を積層する。但し、タングステン膜
以外の他の導電性膜を形成してもよい。
【００１９】図２を参照して、次に、ＣＭＰ法によっ
て、シリコン酸化膜２の上面が露出するまで、タングス
テン膜６及びチタンナイトライド膜５を研磨により除去
する。このとき、コンタクトホール３内はタングステン
膜６によって完全に充填されるのに対して、幅広の凹部
４内はタングステン膜６によって完全には充填されない
ため、図２に示すように、凹部４内には窪み７が形成さ
れる。その後、ＣＭＰ工程の後処理として、ウェハを洗
浄する。
て、シリコン酸化膜２の上面が露出するまで、タングス
テン膜６及びチタンナイトライド膜５を研磨により除去
する。このとき、コンタクトホール３内はタングステン
膜６によって完全に充填されるのに対して、幅広の凹部
４内はタングステン膜６によって完全には充填されない
ため、図２に示すように、凹部４内には窪み７が形成さ
れる。その後、ＣＭＰ工程の後処理として、ウェハを洗
浄する。
【００２０】図３は、図２に示した構造を部分的に拡大
して示す断面図である。具体的には、凹部４内に形成さ
れているチタンナイトライド膜５及びタングステン膜６
を、部分的に拡大して示したものである。タングステン
膜６は、成膜時の条件を従来技術とは異ならせたことに
より、ＣＭＰ処理に用いる研磨材５０がグレイン間の隙
間に付着し難い程度に粒径が細かい柱状のグレイン６ａ
を有している。具体的にタングステン膜６は、直径が１
０〜２０ｎｍ程度のグレイン６ａを有している。グレイ
ン６ａの直径は、図２１に示したグレイン１０６ａの直
径よりも小さいため、タングステン膜６の表面の凹凸
は、図２１に示した従来技術におけるタングステン膜１
０６の表面の凹凸よりも低減されている。
して示す断面図である。具体的には、凹部４内に形成さ
れているチタンナイトライド膜５及びタングステン膜６
を、部分的に拡大して示したものである。タングステン
膜６は、成膜時の条件を従来技術とは異ならせたことに
より、ＣＭＰ処理に用いる研磨材５０がグレイン間の隙
間に付着し難い程度に粒径が細かい柱状のグレイン６ａ
を有している。具体的にタングステン膜６は、直径が１
０〜２０ｎｍ程度のグレイン６ａを有している。グレイ
ン６ａの直径は、図２１に示したグレイン１０６ａの直
径よりも小さいため、タングステン膜６の表面の凹凸
は、図２１に示した従来技術におけるタングステン膜１
０６の表面の凹凸よりも低減されている。
【００２１】図４，５は、本実施の形態１の変形例に係
る半導体装置の製造方法を工程順に示す断面図である。
図４を参照して、まず、従来技術と同様の工程を経て図
１９に示した構造を得た後、ＣＶＤ法によってタングス
テン膜８を全面に形成する。タングステン膜８の成膜に
は、上記したタングステン膜６の成膜条件と同様の条件
を用いる。
る半導体装置の製造方法を工程順に示す断面図である。
図４を参照して、まず、従来技術と同様の工程を経て図
１９に示した構造を得た後、ＣＶＤ法によってタングス
テン膜８を全面に形成する。タングステン膜８の成膜に
は、上記したタングステン膜６の成膜条件と同様の条件
を用いる。
【００２２】図６は、図５に示した構造を部分的に拡大
して示す断面図である。具体的には、凹部４内に形成さ
れているチタンナイトライド膜５及びタングステン膜１
０６，８を、部分的に拡大して示したものである。タン
グステン膜１０６は、直径が７０ｎｍ程度のグレイン１
０６ａを有しており、タングステン膜８は、直径が１０
〜２０ｎｍ程度のグレイン８ａを有している。タングス
テン膜１０６とタングステン膜８とから成る複合膜の表
面の凹凸（即ちタングステン膜８の表面の凹凸）は、図
２１に示した従来技術におけるタングステン膜１０６の
表面の凹凸よりも低減されている。
して示す断面図である。具体的には、凹部４内に形成さ
れているチタンナイトライド膜５及びタングステン膜１
０６，８を、部分的に拡大して示したものである。タン
グステン膜１０６は、直径が７０ｎｍ程度のグレイン１
０６ａを有しており、タングステン膜８は、直径が１０
〜２０ｎｍ程度のグレイン８ａを有している。タングス
テン膜１０６とタングステン膜８とから成る複合膜の表
面の凹凸（即ちタングステン膜８の表面の凹凸）は、図
２１に示した従来技術におけるタングステン膜１０６の
表面の凹凸よりも低減されている。
【００２３】このように本実施の形態１に係る半導体装
置の製造方法によれば、凹部４内には、粒径が比較的小
さいグレイン６ａから成る微細グレイン層を有するタン
グステン膜６が形成されている。また、本実施の形態１
の変形例に係る半導体装置の製造方法によれば、凹部４
内には、粒径が比較的小さいグレイン８ａから成る微細
グレイン層を有するタングステン膜８が表面に形成され
ている。従って、凹部４内に形成されたタングステン膜
の表面の凹凸が従来よりも小さくなるため、ＣＭＰ処理
によって研磨材の一部が窪み７内に蓄積された場合に、
研磨材５０がグレイン６ａ，８ａ同士の隙間に付着する
ことを抑制することができる。その結果、研磨材５０が
その後の工程においてウェハ表面に再付着することに起
因する、配線のパターン欠陥や配線間のショートの発生
を抑制することができ、信頼性の高い半導体装置を得る
ことができる。
置の製造方法によれば、凹部４内には、粒径が比較的小
さいグレイン６ａから成る微細グレイン層を有するタン
グステン膜６が形成されている。また、本実施の形態１
の変形例に係る半導体装置の製造方法によれば、凹部４
内には、粒径が比較的小さいグレイン８ａから成る微細
グレイン層を有するタングステン膜８が表面に形成され
ている。従って、凹部４内に形成されたタングステン膜
の表面の凹凸が従来よりも小さくなるため、ＣＭＰ処理
によって研磨材の一部が窪み７内に蓄積された場合に、
研磨材５０がグレイン６ａ，８ａ同士の隙間に付着する
ことを抑制することができる。その結果、研磨材５０が
その後の工程においてウェハ表面に再付着することに起
因する、配線のパターン欠陥や配線間のショートの発生
を抑制することができ、信頼性の高い半導体装置を得る
ことができる。
【００２４】特に、本実施の形態１の変形例に係る半導
体装置の製造方法によれば、グレイン１０６ａの粒径に
はこだわらずに、段差被覆性を優先してタングステン膜
１０６を形成することができる。一方、本実施の形態１
に係る半導体装置の製造方法によれば、２種類のタング
ステン膜１０６，８を形成する必要がないため、本実施
の形態１の変形例と比較すると、製造工程数が増大する
ことを防止できる。
体装置の製造方法によれば、グレイン１０６ａの粒径に
はこだわらずに、段差被覆性を優先してタングステン膜
１０６を形成することができる。一方、本実施の形態１
に係る半導体装置の製造方法によれば、２種類のタング
ステン膜１０６，８を形成する必要がないため、本実施
の形態１の変形例と比較すると、製造工程数が増大する
ことを防止できる。
【００２５】実施の形態２．本実施の形態２では、従来
技術と同様の工程を経て図２０に示す構造を得た後、タ
ングステン膜１０６に対して溶解性のあるエッチング溶
液（例えばフッ酸溶液）中にウェハを浸漬することによ
り、タングステン膜１０６の表面をウェットエッチング
によって除去する。あるいはフッ酸溶液中に浸漬する代
わりに、ＳＦ 6：１５０ｓｃｃｍ、Ａｒ：７０ｓｃｃ
ｍ、１７０ｍＴｏｒｒ、２５０Ｗｒｆの雰囲気中で、タ
ングステン膜１０６の表面を等方性のエッチバックによ
って除去してもよい。即ち、タングステン膜１０６の表
面を等方性エッチングによって除去すればよい。
技術と同様の工程を経て図２０に示す構造を得た後、タ
ングステン膜１０６に対して溶解性のあるエッチング溶
液（例えばフッ酸溶液）中にウェハを浸漬することによ
り、タングステン膜１０６の表面をウェットエッチング
によって除去する。あるいはフッ酸溶液中に浸漬する代
わりに、ＳＦ 6：１５０ｓｃｃｍ、Ａｒ：７０ｓｃｃ
ｍ、１７０ｍＴｏｒｒ、２５０Ｗｒｆの雰囲気中で、タ
ングステン膜１０６の表面を等方性のエッチバックによ
って除去してもよい。即ち、タングステン膜１０６の表
面を等方性エッチングによって除去すればよい。
【００２６】図７は、図２１に対応させて、ウェットエ
ッチング処理後のタングステン膜１０６の状態を示す断
面図である。グレイン１０６ａの角がとれて、表面が丸
みを帯びたグレイン１０６ｂとなっている。
ッチング処理後のタングステン膜１０６の状態を示す断
面図である。グレイン１０６ａの角がとれて、表面が丸
みを帯びたグレイン１０６ｂとなっている。
【００２７】このように本実施の形態２に係る半導体装
置の製造方法によれば、ＣＭＰ工程よりも前に、タング
ステン膜１０６の表面を等方性エッチングによって除去
する。これにより、タングステン膜１０６の表面を、角
張った凹凸の状態（グレイン１０６ａ）から、丸みを帯
びた滑らかな状態（グレイン１０６ｂ）に変化させるこ
とができる。その結果、ＣＭＰ処理によって研磨材の一
部が窪み７内に蓄積された場合であっても、研磨材５０
がグレイン１０６ｂ同士の隙間に付着することを抑制す
ることができる。
置の製造方法によれば、ＣＭＰ工程よりも前に、タング
ステン膜１０６の表面を等方性エッチングによって除去
する。これにより、タングステン膜１０６の表面を、角
張った凹凸の状態（グレイン１０６ａ）から、丸みを帯
びた滑らかな状態（グレイン１０６ｂ）に変化させるこ
とができる。その結果、ＣＭＰ処理によって研磨材の一
部が窪み７内に蓄積された場合であっても、研磨材５０
がグレイン１０６ｂ同士の隙間に付着することを抑制す
ることができる。
【００２８】実施の形態３．図８〜１２は、本発明の実
施の形態３に係る半導体装置の製造方法を工程順に示す
断面図である。図８を参照して、まず、従来技術と同様
の工程を経て図１９に示す構造を得た後、プラズマＣＶ
Ｄ法によって、５０ｎｍ程度の膜厚を有するＴＥＯＳ
（Tetra Etyle Ortho Silicate）酸化膜９を全面に形成
する。
施の形態３に係る半導体装置の製造方法を工程順に示す
断面図である。図８を参照して、まず、従来技術と同様
の工程を経て図１９に示す構造を得た後、プラズマＣＶ
Ｄ法によって、５０ｎｍ程度の膜厚を有するＴＥＯＳ
（Tetra Etyle Ortho Silicate）酸化膜９を全面に形成
する。
【００２９】図９を参照して、次に、ＣＭＰ法によっ
て、シリコン酸化膜２の上面が露出するまで、ＴＥＯＳ
酸化膜９、タングステン膜１０６、及びチタンナイトラ
イド膜５を研磨により除去する。ＴＥＯＳ酸化膜９の膜
厚は５０ｎｍ程度であり、十分に薄いため、ＣＭＰ処理
によって除去される。但し、窪み７内のＴＥＯＳ酸化膜
９は研磨されないため、この部分のＴＥＯＳ酸化膜９は
タングステン膜１０６上に残ることになる。
て、シリコン酸化膜２の上面が露出するまで、ＴＥＯＳ
酸化膜９、タングステン膜１０６、及びチタンナイトラ
イド膜５を研磨により除去する。ＴＥＯＳ酸化膜９の膜
厚は５０ｎｍ程度であり、十分に薄いため、ＣＭＰ処理
によって除去される。但し、窪み７内のＴＥＯＳ酸化膜
９は研磨されないため、この部分のＴＥＯＳ酸化膜９は
タングステン膜１０６上に残ることになる。
【００３０】図１０は、図９に示した構造を部分的に拡
大して示す断面図である。具体的には、凹部４内に形成
されているチタンナイトライド膜５、タングステン膜１
０６、及びＴＥＯＳ酸化膜９を、部分的に拡大して示し
たものである。ＴＥＯＳ酸化膜９によって被覆されたグ
レイン１０６ａ同士の隙間に、研磨材５０が付着してい
る。
大して示す断面図である。具体的には、凹部４内に形成
されているチタンナイトライド膜５、タングステン膜１
０６、及びＴＥＯＳ酸化膜９を、部分的に拡大して示し
たものである。ＴＥＯＳ酸化膜９によって被覆されたグ
レイン１０６ａ同士の隙間に、研磨材５０が付着してい
る。
【００３１】図１１を参照して、次に、フッ酸を用いた
ウェットエッチング法によって、ＴＥＯＳ酸化膜９を除
去する。図１２は、図１０に対応させて、図１１に示し
た構造を部分的に拡大して示す断面図である。フッ酸を
用いたウェットエッチング処理によってＴＥＯＳ酸化膜
９が除去される際に、その表面に付着していた研磨材５
０も併せて除去される。
ウェットエッチング法によって、ＴＥＯＳ酸化膜９を除
去する。図１２は、図１０に対応させて、図１１に示し
た構造を部分的に拡大して示す断面図である。フッ酸を
用いたウェットエッチング処理によってＴＥＯＳ酸化膜
９が除去される際に、その表面に付着していた研磨材５
０も併せて除去される。
【００３２】このように本実施の形態３に係る半導体装
置の製造方法によれば、タングステン膜１０６の表面上
に薄膜状のＴＥＯＳ酸化膜９を形成した後に、ＣＭＰ処
理を実行する。そして、ＣＭＰ処理後にＴＥＯＳ酸化膜
９を除去する。従って、ＣＭＰ処理によって研磨材の一
部が窪み７内に蓄積された場合であっても、タングステ
ン膜１０６の表面を被覆するＴＥＯＳ酸化膜９を除去す
る際に、研磨材５０も併せて除去されるため、窪み７内
に研磨材５０が残留することを回避することができる。
置の製造方法によれば、タングステン膜１０６の表面上
に薄膜状のＴＥＯＳ酸化膜９を形成した後に、ＣＭＰ処
理を実行する。そして、ＣＭＰ処理後にＴＥＯＳ酸化膜
９を除去する。従って、ＣＭＰ処理によって研磨材の一
部が窪み７内に蓄積された場合であっても、タングステ
ン膜１０６の表面を被覆するＴＥＯＳ酸化膜９を除去す
る際に、研磨材５０も併せて除去されるため、窪み７内
に研磨材５０が残留することを回避することができる。
【００３３】実施の形態４．図１３〜１５は、本発明の
実施の形態４に係る半導体装置の製造方法を工程順に示
す断面図である。図１３を参照して、まず、従来技術と
同様の工程を経て図１９に示す構造を得る。但し、層間
絶縁膜としてＴＥＯＳ酸化膜を形成しておく。タングス
テン膜１０６の表面内には、凹部４の形状に起因して凹
部１０が形成されている。次に、回転塗布法によって、
凹部１０の底部内にＳＯＧ（SiliconOn Glass）膜１１
を形成する。ＳＯＧ膜１１の膜厚は、ＳＯＧ膜１１の上
面がシリコン酸化膜２の上面に一致する膜厚以上の膜厚
とする。ここでは、ＳＯＧ膜１１の膜厚は、ＳＯＧ膜１
１の上面がシリコン酸化膜２の上面に一致する膜厚とす
る。ＳＯＧ膜１１の膜厚や埋め込み性は、回転条件や塗
布量によって調整することができる。
実施の形態４に係る半導体装置の製造方法を工程順に示
す断面図である。図１３を参照して、まず、従来技術と
同様の工程を経て図１９に示す構造を得る。但し、層間
絶縁膜としてＴＥＯＳ酸化膜を形成しておく。タングス
テン膜１０６の表面内には、凹部４の形状に起因して凹
部１０が形成されている。次に、回転塗布法によって、
凹部１０の底部内にＳＯＧ（SiliconOn Glass）膜１１
を形成する。ＳＯＧ膜１１の膜厚は、ＳＯＧ膜１１の上
面がシリコン酸化膜２の上面に一致する膜厚以上の膜厚
とする。ここでは、ＳＯＧ膜１１の膜厚は、ＳＯＧ膜１
１の上面がシリコン酸化膜２の上面に一致する膜厚とす
る。ＳＯＧ膜１１の膜厚や埋め込み性は、回転条件や塗
布量によって調整することができる。
【００３４】図１４を参照して、次に、ＣＭＰ法によっ
て、シリコン酸化膜２の上面が露出するまで、タングス
テン膜１０６及びチタンナイトライド膜５を研磨により
除去する。図１５を参照して、次に、フッ酸を用いたウ
ェットエッチング法によって、凹部４内のＳＯＧ膜１１
を除去する。フッ酸に対するエッチングレートは、シリ
コン酸化膜２よりもＳＯＧ膜１１の方が十分に大きいた
め、シリコン酸化膜２をほとんどエッチングすることな
く、ＳＯＧ膜１１のみをエッチングにより除去すること
ができる。
て、シリコン酸化膜２の上面が露出するまで、タングス
テン膜１０６及びチタンナイトライド膜５を研磨により
除去する。図１５を参照して、次に、フッ酸を用いたウ
ェットエッチング法によって、凹部４内のＳＯＧ膜１１
を除去する。フッ酸に対するエッチングレートは、シリ
コン酸化膜２よりもＳＯＧ膜１１の方が十分に大きいた
め、シリコン酸化膜２をほとんどエッチングすることな
く、ＳＯＧ膜１１のみをエッチングにより除去すること
ができる。
【００３５】このように本実施の形態４に係る半導体装
置の製造方法によれば、タングステン膜１０６の凹部１
０の底部内をＳＯＧ膜１１によって埋め込んだ後に、Ｃ
ＭＰ処理を実行する。そして、ＣＭＰ処理後にＳＯＧ膜
１１を除去する。従って、ＣＭＰ処理時に研磨材が窪み
７内に蓄積されることがないため、窪み７内に研磨材５
０が残留することを回避することができる。
置の製造方法によれば、タングステン膜１０６の凹部１
０の底部内をＳＯＧ膜１１によって埋め込んだ後に、Ｃ
ＭＰ処理を実行する。そして、ＣＭＰ処理後にＳＯＧ膜
１１を除去する。従って、ＣＭＰ処理時に研磨材が窪み
７内に蓄積されることがないため、窪み７内に研磨材５
０が残留することを回避することができる。
【００３６】しかも、凹部１０の底部内にＳＯＧ膜１１
が埋め込まれているため、ＣＭＰ処理時に、凹部１０に
起因して層間絶縁膜２が局所的に過剰研磨される現象
（エロージョン）を低減することもできる。
が埋め込まれているため、ＣＭＰ処理時に、凹部１０に
起因して層間絶縁膜２が局所的に過剰研磨される現象
（エロージョン）を低減することもできる。
【００３７】実施の形態５．図１６〜１８は、本発明の
実施の形態５に係る半導体装置の製造方法を工程順に示
す断面図である。図１６を参照して、まず、従来技術と
同様の工程を経て図１９に示す構造を得る。タングステ
ン膜１０６の表面内には、凹部１０が形成されている。
次に、ＣＶＤ法によって、フッ酸に対するエッチングレ
ートがシリコン酸化膜２よりも大きく、かつ段差被覆性
に優れる膜、例えばＢＰＴＥＯＳ（Boro Phospho Tetra
Etyle Ortho Silicate）膜１２を、凹部１０内を充填
し得る膜厚で全面に形成する。
実施の形態５に係る半導体装置の製造方法を工程順に示
す断面図である。図１６を参照して、まず、従来技術と
同様の工程を経て図１９に示す構造を得る。タングステ
ン膜１０６の表面内には、凹部１０が形成されている。
次に、ＣＶＤ法によって、フッ酸に対するエッチングレ
ートがシリコン酸化膜２よりも大きく、かつ段差被覆性
に優れる膜、例えばＢＰＴＥＯＳ（Boro Phospho Tetra
Etyle Ortho Silicate）膜１２を、凹部１０内を充填
し得る膜厚で全面に形成する。
【００３８】図１７を参照して、次に、ＣＭＰ法によっ
て、タングステン膜１０６の上面が露出するまで、ＢＰ
ＴＥＯＳ膜１２を研磨により除去する。次に、ＣＭＰ法
によって、シリコン酸化膜２の上面が露出するまで、タ
ングステン膜１０６、チタンナイトライド膜５、及びＢ
ＰＴＥＯＳ膜１２を研磨により除去する。図１８を参照
して、次に、フッ酸を用いたウェットエッチング法によ
って、凹部４内のＢＰＴＥＯＳ膜１２を除去する。フッ
酸に対するエッチングレートは、シリコン酸化膜２より
もＢＰＴＥＯＳ膜１２の方が十分に大きいため、シリコ
ン酸化膜２をほとんどエッチングすることなく、ＢＰＴ
ＥＯＳ膜１２のみをエッチングにより除去することがで
きる。
て、タングステン膜１０６の上面が露出するまで、ＢＰ
ＴＥＯＳ膜１２を研磨により除去する。次に、ＣＭＰ法
によって、シリコン酸化膜２の上面が露出するまで、タ
ングステン膜１０６、チタンナイトライド膜５、及びＢ
ＰＴＥＯＳ膜１２を研磨により除去する。図１８を参照
して、次に、フッ酸を用いたウェットエッチング法によ
って、凹部４内のＢＰＴＥＯＳ膜１２を除去する。フッ
酸に対するエッチングレートは、シリコン酸化膜２より
もＢＰＴＥＯＳ膜１２の方が十分に大きいため、シリコ
ン酸化膜２をほとんどエッチングすることなく、ＢＰＴ
ＥＯＳ膜１２のみをエッチングにより除去することがで
きる。
【００３９】このように本実施の形態５に係る半導体装
置の製造方法によれば、タングステン膜１０６の凹部１
０内をＢＰＴＥＯＳ膜１２によって埋め込んだ後に、Ｃ
ＭＰ処理を実行する。そして、ＣＭＰ処理後にＢＰＴＥ
ＯＳ膜１２を除去する。従って、ＣＭＰ処理時に研磨材
が窪み７内に蓄積されることがないため、窪み７内に研
磨材５０が残留することを回避することができる。
置の製造方法によれば、タングステン膜１０６の凹部１
０内をＢＰＴＥＯＳ膜１２によって埋め込んだ後に、Ｃ
ＭＰ処理を実行する。そして、ＣＭＰ処理後にＢＰＴＥ
ＯＳ膜１２を除去する。従って、ＣＭＰ処理時に研磨材
が窪み７内に蓄積されることがないため、窪み７内に研
磨材５０が残留することを回避することができる。
【００４０】しかも、凹部１０内にＢＰＴＥＯＳ膜１２
が埋め込まれているため、ＣＭＰ処理時に、凹部１０に
起因して層間絶縁膜２が局所的に過剰研磨される現象
（エロージョン）を低減することもできる。
が埋め込まれているため、ＣＭＰ処理時に、凹部１０に
起因して層間絶縁膜２が局所的に過剰研磨される現象
（エロージョン）を低減することもできる。
【００４１】
【発明の効果】この発明のうち請求項１に係るものによ
れば、グレイン間に付着した研磨材がその後の工程にお
いてウェハ表面に再付着することに起因する種々の不具
合、例えば配線のパターン欠陥や配線間のショートの発
生を抑制することができる。
れば、グレイン間に付着した研磨材がその後の工程にお
いてウェハ表面に再付着することに起因する種々の不具
合、例えば配線のパターン欠陥や配線間のショートの発
生を抑制することができる。
【００４２】また、この発明のうち請求項２に係るもの
によれば、グレインの直径が十分小さいため、グレイン
間に付着する研磨材の量を効果的に低減することができ
る。
によれば、グレインの直径が十分小さいため、グレイン
間に付着する研磨材の量を効果的に低減することができ
る。
【００４３】また、この発明のうち請求項３に係るもの
によれば、第２の膜には一種類の材質のみを用いればよ
いため、複数種類の材質を用いる場合と比較すると、製
造工程数を削減することができる。
によれば、第２の膜には一種類の材質のみを用いればよ
いため、複数種類の材質を用いる場合と比較すると、製
造工程数を削減することができる。
【００４４】また、この発明のうち請求項４に係るもの
によれば、第２の膜の上面以外の部分には、段差被覆性
に優れた材質を用いることができるため、凹部内への第
２の膜の埋め込み性を向上することができる。
によれば、第２の膜の上面以外の部分には、段差被覆性
に優れた材質を用いることができるため、凹部内への第
２の膜の埋め込み性を向上することができる。
【００４５】また、この発明のうち請求項５に係るもの
によれば、工程（ｅ）における等方性エッチングによっ
て、第２の膜の上面のグレインを、角張った凹凸の状態
から丸みを帯びた滑らかな状態に変化させることができ
る。これにより、研磨材がグレイン間に付着することを
抑制することができる。
によれば、工程（ｅ）における等方性エッチングによっ
て、第２の膜の上面のグレインを、角張った凹凸の状態
から丸みを帯びた滑らかな状態に変化させることができ
る。これにより、研磨材がグレイン間に付着することを
抑制することができる。
【００４６】また、この発明のうち請求項６に係るもの
によれば、工程（ｆ）において研磨材は薄膜状の第３の
膜上に蓄積される。そして、その後の工程（ｇ）におい
て第３の膜は除去されるが、その際、研磨材も併せて除
去されるため、凹部内に研磨材が残留することを回避す
ることができる。
によれば、工程（ｆ）において研磨材は薄膜状の第３の
膜上に蓄積される。そして、その後の工程（ｇ）におい
て第３の膜は除去されるが、その際、研磨材も併せて除
去されるため、凹部内に研磨材が残留することを回避す
ることができる。
【００４７】また、この発明のうち請求項７に係るもの
によれば、工程（ｅ）において第２の凹部内に第３の膜
が形成された後、工程（ｆ）において第２の膜の研磨が
行われる。従って、研磨材が第２の凹部内に残留するこ
とを回避することができる。
によれば、工程（ｅ）において第２の凹部内に第３の膜
が形成された後、工程（ｆ）において第２の膜の研磨が
行われる。従って、研磨材が第２の凹部内に残留するこ
とを回避することができる。
【００４８】また、この発明のうち請求項８に係るもの
によれば、工程（ｇ）において第３の膜を除去する際
に、第１の膜が併せて除去されることを抑制又は回避す
ることができる。
によれば、工程（ｇ）において第３の膜を除去する際
に、第１の膜が併せて除去されることを抑制又は回避す
ることができる。
【００４９】また、この発明のうち請求項９に係るもの
によれば、半導体装置の製造工程において、グレイン間
に付着した不純物がその後の工程でウェハ表面に再付着
することを抑制できる。そのため、信頼性の高い半導体
装置を得ることができる。
によれば、半導体装置の製造工程において、グレイン間
に付着した不純物がその後の工程でウェハ表面に再付着
することを抑制できる。そのため、信頼性の高い半導体
装置を得ることができる。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図３】 図２に示した構造を部分的に拡大して示す断
面図である。
面図である。
【図４】 本発明の実施の形態１の変形例に係る半導体
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１の変形例に係る半導体
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【図６】 図５に示した構造を部分的に拡大して示す断
面図である。
面図である。
【図７】 本発明の実施の形態２に係る半導体装置の製
造方法に関し、ウェットエッチング処理後のタングステ
ン膜の状態を示す断面図である。
造方法に関し、ウェットエッチング処理後のタングステ
ン膜の状態を示す断面図である。
【図８】 本発明の実施の形態３に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態３に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１９】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図２０】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図２１】 図２０に示した構造を部分的に拡大して示
す断面図である。
す断面図である。
１ シリコン基板、２ シリコン酸化膜、４，１０ 凹
部、６，８ タングステン膜、６ａ，８ａ，１０６ｂ
グレイン、７ 窪み、９ ＴＥＯＳ酸化膜、１１ ＳＯ
Ｇ膜、１２ ＢＰＴＥＯＳ膜。
部、６，８ タングステン膜、６ａ，８ａ，１０６ｂ
グレイン、７ 窪み、９ ＴＥＯＳ酸化膜、１１ ＳＯ
Ｇ膜、１２ ＢＰＴＥＯＳ膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 泉谷 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB30 CC01 DD08 DD16 DD37 DD43 DD45 DD64 DD75 EE05 EE16 FF18 FF22 GG20 HH12 HH13 5F033 HH19 HH33 JJ19 JJ33 KK01 LL08 MM05 MM13 NN06 NN07 PP03 PP04 PP06 PP15 PP33 QQ08 QQ09 QQ16 QQ19 QQ35 QQ37 QQ48 QQ91 RR04 RR09 SS04 SS15 SS21 WW01 XX01 XX02 XX21 XX31 5F043 DD16 FF07 GG02 GG04
Claims (9)
- 【請求項１】 （ａ）基板を準備する工程と、 （ｂ）前記基板上に第１の膜を形成する工程と、 （ｃ）前記第１の膜の上面を前記基板の方向に部分的に
掘り下げることにより、凹部を形成する工程と、 （ｄ）前記工程（ｃ）によって得られた構造上に、前記
凹部内を完全に充填しない膜厚で、第２の膜を形成する
工程と、 （ｅ）前記第１の膜の前記上面よりも上方に位置する部
分の前記第２の膜を、研磨によって除去する工程とを備
え、 少なくとも前記第２の膜の上面内には、前記工程（ｅ）
における研磨に用いられる研磨材がグレイン間の隙間に
付着し難い程度に粒径が細かいグレインを有する微細グ
レイン層が形成されていることを特徴とする、半導体装
置の製造方法。 - 【請求項２】 前記工程（ｄ）においては、前記微細グ
レイン層における前記グレインの直径が１０〜２０ｎｍ
程度の前記第２の膜が形成されることを特徴とする、請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記工程（ｄ）においては、膜厚の全て
が前記微細グレイン層から成る前記第２の膜が形成され
ることを特徴とする、請求項１又は２に記載の半導体装
置の製造方法。 - 【請求項４】 前記工程（ｄ）においては、前記上面内
のみに前記微細グレイン層を有する前記第２の膜が形成
されることを特徴とする、請求項１又は２に記載の半導
体装置の製造方法。 - 【請求項５】 （ａ）基板を準備する工程と、 （ｂ）前記基板上に第１の膜を形成する工程と、 （ｃ）前記第１の膜の上面を前記基板の方向に部分的に
掘り下げることにより、凹部を形成する工程と、 （ｄ）前記工程（ｃ）によって得られた構造上に、前記
凹部内を完全に充填しない膜厚で、第２の膜を形成する
工程と、 （ｅ）前記第２の膜の上面を等方性エッチングによって
除去する工程と、 （ｆ）前記工程（ｅ）よりも後に実行され、前記第１の
膜の前記上面よりも上方に位置する部分の前記第２の膜
を、研磨によって除去する工程とを備える、半導体装置
の製造方法。 - 【請求項６】 （ａ）基板を準備する工程と、 （ｂ）前記基板上に第１の膜を形成する工程と、 （ｃ）前記第１の膜の上面を前記基板の方向に部分的に
掘り下げることにより、凹部を形成する工程と、 （ｄ）前記工程（ｃ）によって得られた構造上に、前記
凹部内を完全に充填しない膜厚で、第２の膜を形成する
工程と、 （ｅ）前記第２の膜上に薄膜状の第３の膜を形成する工
程と、 （ｆ）前記第１の膜の前記上面よりも上方に位置する部
分の前記第２及び第３の膜を、研磨によって除去する工
程と、 （ｇ）前記工程（ｆ）よりも後に実行され、前記凹部内
に残っている前記第３の膜を除去する工程とを備える、
半導体装置の製造方法。 - 【請求項７】 （ａ）基板を準備する工程と、 （ｂ）前記基板上に第１の膜を形成する工程と、 （ｃ）前記第１の膜の上面を前記基板の方向に部分的に
掘り下げることにより、第１の凹部を形成する工程と、 （ｄ）前記工程（ｃ）によって得られた構造上に、前記
第１の凹部内を完全に充填しない膜厚で、第２の膜を形
成する工程と、 （ｅ）前記第１の凹部内に形成されている部分の前記第
２の膜の上面によって規定される第２の凹部内におい
て、上面が前記第１の膜の前記上面と一致する膜厚以上
の膜厚で、第３の膜を形成する工程と、 （ｆ）前記第１の膜の前記上面よりも上方に位置する部
分の前記第２の膜を、研磨によって除去する工程と、 （ｇ）前記工程（ｆ）よりも後に実行され、前記第２の
凹部内に残っている前記第３の膜を除去する工程とを備
える、半導体装置の製造方法。 - 【請求項８】 前記工程（ｇ）において、前記第３の膜
はウェットエッチングによって除去され、 前記ウェットエッチングに用いるエッチング溶液に対す
る前記第３の膜のエッチングレートは、前記エッチング
溶液に対する前記第１の膜のエッチングレートよりも十
分に大きいことを特徴とする、請求項６又は７に記載の
半導体装置の製造方法。 - 【請求項９】 基板と、 前記基板上に形成された第１の膜と、 前記第１の膜の上面内に部分的に形成された凹部と、 前記凹部内を完全に充填しない膜厚で前記凹部の側面及
び底面上に形成された第２の膜とを備え、 少なくとも前記第２の膜の上面内には、グレインの直径
が１０〜２０ｎｍ程度の微細グレイン層が形成されてい
ることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157026A JP2002353161A (ja) | 2001-05-25 | 2001-05-25 | 半導体装置の製造方法及び半導体装置 |
| US09/986,001 US6645863B2 (en) | 2001-05-25 | 2001-11-07 | Method of manufacturing semiconductor device and semiconductor device |
| TW090131628A TW516109B (en) | 2001-05-25 | 2001-12-20 | A method of manufacturing semiconductor device and semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157026A JP2002353161A (ja) | 2001-05-25 | 2001-05-25 | 半導体装置の製造方法及び半導体装置 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=19000953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001157026A Pending JP2002353161A (ja) | 2001-05-25 | 2001-05-25 | 半導体装置の製造方法及び半導体装置 |
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|---|---|
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| US8153520B1 (en) | 2009-08-03 | 2012-04-10 | Novellus Systems, Inc. | Thinning tungsten layer after through silicon via filling |
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| US8119527B1 (en) * | 2009-08-04 | 2012-02-21 | Novellus Systems, Inc. | Depositing tungsten into high aspect ratio features |
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| US9034768B2 (en) | 2010-07-09 | 2015-05-19 | Novellus Systems, Inc. | Depositing tungsten into high aspect ratio features |
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| TWI602283B (zh) | 2012-03-27 | 2017-10-11 | 諾發系統有限公司 | 鎢特徵部塡充 |
| US9082826B2 (en) | 2013-05-24 | 2015-07-14 | Lam Research Corporation | Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features |
| JP2017028056A (ja) * | 2015-07-21 | 2017-02-02 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| US9972504B2 (en) | 2015-08-07 | 2018-05-15 | Lam Research Corporation | Atomic layer etching of tungsten for enhanced tungsten deposition fill |
| US9978610B2 (en) | 2015-08-21 | 2018-05-22 | Lam Research Corporation | Pulsing RF power in etch process to enhance tungsten gapfill performance |
| US10566211B2 (en) | 2016-08-30 | 2020-02-18 | Lam Research Corporation | Continuous and pulsed RF plasma for etching metals |
| WO2019066813A1 (en) * | 2017-09-27 | 2019-04-04 | Intel Corporation | METHOD, DEVICE AND SYSTEM FOR PROVIDING GRAZED METALLIZATION STRUCTURES |
| CN110137153B (zh) | 2018-02-09 | 2021-03-30 | 联华电子股份有限公司 | 半导体装置及其形成方法 |
| US20230113514A1 (en) * | 2021-10-08 | 2023-04-13 | Applied Materials, Inc. | Methods for seamless gap filling using gradient oxidation |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653248A (ja) | 1992-07-30 | 1994-02-25 | Sumitomo Electric Ind Ltd | ゲート電極形成方法 |
-
2001
- 2001-05-25 JP JP2001157026A patent/JP2002353161A/ja active Pending
- 2001-11-07 US US09/986,001 patent/US6645863B2/en not_active Expired - Fee Related
- 2001-12-20 TW TW090131628A patent/TW516109B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180133341A (ko) * | 2017-06-06 | 2018-12-14 | 도쿄엘렉트론가부시키가이샤 | 이중 금속 전력 레일을 갖는 집적 회로 제조 방법 |
| JP2023062148A (ja) * | 2017-06-06 | 2023-05-02 | 東京エレクトロン株式会社 | 二重金属電力レールを有する集積回路の製造方法 |
| JP7492618B2 (ja) | 2017-06-06 | 2024-05-29 | 東京エレクトロン株式会社 | 二重金属電力レールを有する集積回路の製造方法 |
| KR102694691B1 (ko) * | 2017-06-06 | 2024-08-12 | 도쿄엘렉트론가부시키가이샤 | 이중 금속 전력 레일을 갖는 집적 회로 제조 방법 |
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| Publication number | Publication date |
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| TW516109B (en) | 2003-01-01 |
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