CN100403495C - 半导体制造方法及其结构 - Google Patents
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Abstract
一种半导体结构与制造方法，包括一基底、配置于基底上的一介电层、配置于介电层上的一亲水性材料层，以及配置于亲水性材料层上的一硬掩模层，该硬掩模层与该亲水性材料层直接接触。在介电层上形成亲水性材料层之后，以及在亲水性材料层上形成硬掩模层之前，还包括对该半导体结构进行一晶边研磨。
Description
技术领域
本发明涉及一种半导体结构与制造方法，特别是涉及一种可用于低介电常数的介电材料的制造方法。
背景技术
在半导体制造方法中，随着元件的尺寸已缩小到深次微米(deepsub-micron)的阶段，为了要降低金属连线传递的时间延迟(RC time delay)，采用电阻率较铝低的铜导线或低介电常数(low dielectric constant，low-k)的介电材料已为不可避免的趋势。目前现有的低介电常数材料有非常多种，若依沉积方式可分为旋转涂布(spin on coating)法及化学气相沉积(chemical vapordeposition，CVD)法两大类，而若从蚀刻的方式则可分为无机(inorganic)介电材料、有机(organic)介电材料与无机与有机混合型介电材料等几种。
以下将举例说明目前现有中经常使用的双镶嵌(dual damascene)结构。图1绘示现有的双镶嵌结构的剖面示意图。请参照图1，现有的双镶嵌结构100包括一基底102、一第一介电层104并且在其中形成有一孔洞106、一第一硬掩模层(hardmask layer)108、一第二介电层11O并且在其中形成有一沟槽112以及一第二硬掩模层114。传统上，因为有机介电材料的介电常数一般较无机介电材料的介电常数低，因此目前多采用有机介电材料作为低介电常数的介电层的材料。例如，在图1中，沟槽(trench)及孔洞(via)所在的介电层皆采用低介电常数的有机介电层，如前所述，愈低的介电常数对降低RC时间延迟的效果就愈大。使用有机介电材料来与使用无机介电材料，在制造方法上会有一些重大的差异。例如，由于低介电常数的有机介电材料其蚀刻特性与与光致抗蚀剂相似，也就是其蚀刻选择率(etch selectivity)很差，因此，在涂布光致抗蚀剂前需先沉积一层硬掩模层(hardmask layer)，例如金属层(metal layer)或者是金属层间化合物层(intermetal compound layer)以做为后续蚀刻用的掩模。但是因为有机介电材料与硬掩模层之间表面特性的差异，很容易在形成硬掩模层时产生缺陷(defect)。
此外，此种低介电常数的有机介电材料所形成的介电层表面通常都具有斥水性(hydrophobic)，因此此种薄膜在湿式(wet)的制造方法中，经常会在表面形成有水痕(water mark)，因此不适用于湿式的制造方法中。
另外，此种低介电常数的有机介电材料所形成的介电层在经过蚀刻制造方法之后经常容易于晶边产生聚合物(polymer)残留，此问题亦需要加以解决。
综上所述，一种可用于低介电常数的介电材料，可以避免在形成硬掩模层时产生缺陷，可以避免水痕的形成以及去除晶边残留物的半导体结构及其制造方法是相当有需要的。
发明内容
综上所述，本发明提供一种可用于低介电常数的介电材料，可以避免在形成硬掩模层时产生缺陷，可以避免水痕的形成以及去除晶边残留物的半导体制造方法。
此外，本发明提供一种可用于低介电常数的介电材料，可以避免在形成硬掩模层时产生缺陷，可以避免水痕的形成以及去除晶边残留物的半导体结构。
本发明提供一种半导体制造方法，包括以下步骤。首先，提供一基底，接着，在该基底上形成一介电层，在该介电层上形成一亲水性材料层，以及在该亲水性材料层上形成一硬掩模层，该硬掩模层与该亲水性材料层直接接触。
此外，本发明提供一种半导体结构，包括一基底、配置于该基底上的一介电层、配置于该介电层上的一亲水性材料层，以及配置于该亲水性材料层上的一硬掩模层，该硬掩模层与该亲水性材料层直接接触。
在本发明的一实施例中，在该介电层上形成该亲水性材料层之后，以及在该亲水性材料层上形成该硬掩模层之前，还包括对该基底、该介电层或该亲水性材料层至少其中之一进行一晶边研磨。
在本发明的一实施例中，该晶边研磨包括上方斜边研磨、下方斜边缘研磨或是侧边研磨至少其中之一。
在本发明的一实施例中，形成该介电层具有一低介电常数介于1与4之间的方法包括旋转涂布(spin on coating)法或化学气相沉积(chemical Vapordeposition，CVD)法。
在本发明的一实施例中，该介电层的一材料包括有机介电材料、含碳介电材料或是含碳氧化物材料。
在本发明的一实施例中，该介电层由四甲基环硅氧烷(tetramethyl-cyclotetra-siloxane，TMCTS)、三甲基硅烷(trimethyl-silane，3MS)、四甲基硅烷(tetramethyl-silane，4MS)、二甲基二甲氧基硅烷(dimethyl-dimethoxy-silane，DMDMOS)、八甲基环硅氧烷(octamethyl-cyclotetra-siloxane，OMCTS)、二乙氧基甲基硅烷(diethoxy-methyl-silane，DEMS)、或是四甲基二硅氧烷(tetramethyl-disiloxane，TMDSO)至少其中之一为一前驱物(precursor)制备而得。
在本发明的一实施例中，该亲水性材料层的一材料包括含硅甲烷(silane，SiH4)的材料、含硅酸四乙酯(tetraethyl-ortho-silicate，TEOS)氧化物(oxide)的材料或是氮化硅(silicon nitride，SiN)。
在本发明的一实施例中，该硬掩模层的一材料包括铝(aluminum，Al)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钛硅(titanium silicon nitride，TiSiN)、氮化钨(tungsten nitride，WN)、氮化钨硅(tungsten silicon nitride，WSiN)或是耐火氮化物(refractory nitride)。
此外，本发明还提供一种半导体结构，包括一基底、配置于该基底上的一第一介电层、配置于该第一介电层上的一第一亲水性材料层、配置于该第一亲水性材料层上的一第一硬掩模层、配置于该第一亲水性材料层第一硬掩模层上的一第二介电层、配置于该第二介电层上的一第二亲水性材料层，以及配置于该第二亲水性材料层上的一第二硬掩模层，该第一介电层的材质为低介电常数材料，该第二介电层的材质为低介电常数材料，该第一硬掩模层与该第一亲水性材料层直接接触，该第二硬掩模层与该第二亲水性材料层直接接触。
在本发明的一实施例中，在该第一介电层、该第一亲水性材料层与该第一硬掩模层中具有一孔洞。此外，在该第二介电层、该第二亲水性材料层与该第二硬掩模层中具有具有一沟槽与该孔洞相连。
在本发明的一实施例中，在该孔洞与该沟槽中还配置有一金属材料。
在本发明的一实施例中，在该第一亲水性材料层配置于该第一介电层上之后，以及在该第一硬掩模层配置于该第一亲水性材料层上之前，还包括对该半导体结构进行一晶边研磨。
在本发明的一实施例中，在该第二亲水性材料层配置于该第二介电层上之后，以及在该第二硬掩模层配置于该第二亲水性材料层上之前，还包括对该半导体结构进行一晶边研磨。
在本发明的一实施例中，形成该第一介电层或是该第二介电层至少其中之一具有一低介电常数介于1与4之间的方法包括旋转涂布(spin on coating)法或化学气相沉积(chemical vapor deposition，CVD)法。
在本发明的一实施例中，该第一介电层或是该第二介电层至少其中之一的一材料包括有机介电材料、含碳介电材料或是含碳氧化物材料。
在本发明的一实施例中，该第一介电层或是该第二介电层至少其中之一由四甲基环硅氧烷(tetramethyl-cyclotetra-siloxane，TMCTS)、三甲基硅烷(trimethyl-silane，3MS)、四甲基硅烷(tetramethyl-silane，4MS)、二甲基二甲氧基硅烷(dimethyl-dimethoxy-silane，DMDMOS)、八甲基环硅氧烷(octamethyl-cyclotetra-siloxane，OMCTS)、二乙氧基甲基硅烷(diethoxy-methyl-silane，DEMS)、或是四甲基二硅氧烷(tetramethyl-disiloxane，TMDSO)至少其中之一为一前驱物(precursor)制备而得。
在本发明的一实施例中，该第一亲水性材料层或是该第二亲水性材料层至少其中之一的一材料包括含硅甲烷(silane，SiH4)的材料、含硅酸四乙酯(tctraethyl-ortho-silicate，TEOS)氧化物(oxide)的材料或是氮化硅(siliconnitride，SiN)。
在本发明的一实施例中，该第一硬掩模层或是该第二硬掩模层至少其中之一的一材料包括铝(aluminum，Al)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钛硅(titanium silicon nitride，TiSiN)、氮化钨(tungsten nitride，WN)、氮化钨硅(tungsten silicon nitride，WSiN)或是耐火氮化物(refractory nitride)。
综上所述，在本发明中，因为在介电层上形成一亲水性材料层，所以在亲水性材料层表面不会有水痕(water mark)形成。因此本发明可以适用于湿式的制造方法中，例如可以对介电层或亲水性材料层实施一晶边研磨。可以发现，本发明可以解决现有中于介电层表面产生水痕，以及于晶边产生残留物的问题。此外，因为本发明的亲水性材料层与硬掩模层之间表面特性的差异较小，所以在形成硬掩模层时不易产生缺陷(defect)。总之，本发明可以提供一种可用于低介电常数的介电材料，可以避免在形成硬掩模层时产生缺陷，可以避免水痕的形成以及去除晶边残留物的半导体结构及其制造方法。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明。
附图说明
图1绘示现有的双镶嵌结构的剖面示意图。
图2A到图2C为依据本发明的一实施例所绘示的一半导体结构的制造流程的剖面图。
图3为依据本发明的一实施例所绘示的一晶边研磨制造方法。
图4为依据本发明的一实施例所绘示的一单镶嵌结构的剖面图。
图5为依据本发明的一实施例所绘示的一双镶嵌结构的剖面图。
简单符号说明
100：双镶嵌结构
102：基底
104、110：介电层
106：孔洞
108、114：硬掩模层
112：沟槽
200、200a、200b：半导体结构
202、202a、402、502：基底
204、204a、404、504、510：介电层
206、206a、406、506、512：亲水性材料层
208、408、508、514：硬掩模层
302：转盘
304、306、308：研磨垫
310：喷嘴
312：研磨液
A、B、C：运动方向
400：单镶嵌结构
410：孔洞或沟槽
500：双镶嵌结构
516：孔洞
518：沟槽
具体实施方式
图2A到图2C为依据本发明的一实施例所绘示的一半导体结构的制造流程的剖面图。请参照图2A，在本发明中，首先提供一基底202，该基底可以是任何制造方法适用的基底。接着，在基底202上形成一介电层204。在本发明的另一实施例中，方法可以适用于具有任意介电常数的介电层204具有一低介电常数(low dielectric constant，low-k)，例如介于1与4之间。介电层204的一材料，例如包括有机介电材料、含碳(carbon containing)介电材料或是含碳氧化物(carbon containing oxide)材料。或者是，在本发明的另一实施例中，介电层由四甲基环硅氧烷(tetramethyl-cyclotetra-siloxane，TMCTS)、三甲基硅烷(trimethyl-silane，3MS)、四甲基硅烷(tetramethyl-silane，4MS)、二甲基二甲氧基硅烷(dimethyl-dimethoxy-silane，DMDMOS)、八甲基环硅氧烷(octamethyl-cyclotetra-siloxane，OMCTS)、二乙氧基甲基硅烷(diethoxy-methyl-silane，DEMS)、或是四甲基二硅氧烷(tetramethyl-disiloxane，TMDSO)至少其中之一为一前驱物(precursor)制备而得。在本发明的一实施例中，形成介电层204的方法包括，例如旋转涂布(spin on coating)法或化学气相沉积(chemical vapor deposition，CVD)法。
请参照图2A，接着，在介电层204上形成一亲水性(hydrophilic)材料层206。在本发明的一实施例中，此亲水性材料层206的材料包括含硅甲烷(silane，SiH4)的材料、含硅酸四乙酯(tetraethyl-ortho-silicate，TEOS)氧化物(oxide)的材料或是氮化硅(silicon nitride，SiN)。形成亲水性材料层206的方法包括，例如旋转涂布(spin on coating)法或化学气相沉积(chemical vapordeposition，CVD)法。
在制造过程中，经常在形成介电层204或是亲水性材料层206时，会如图2A所示，在晶片边缘产生残留物，例如形成有机介电层204时由有机聚合物所产生的残留物。此时，在本发明中，会对基底202、介电层204或亲水性材料层206其中边缘有残留物的部分进行一晶边研磨。
图3为依据本发明的一实施例所绘示的一晶边研磨制造方法。请参照图3，首先将上述图2A中所形成的半导体结构200吸附于转盘302之上，接着使用上方斜边研磨垫(upper bevel pad)304、下方斜边缘研磨垫(lower bevelpad)306或是侧边研磨垫(top side portion pad)308至少其中之一研磨半导体结构200的晶边，在研磨过程中，喷嘴(nozzle)310可提供研磨液(slurry)至半导体结构200的表面上。此外，上方斜边研磨垫304、下方斜边缘研磨垫306或是侧边研磨垫308等亦可顺着其相对箭号A、B、与C的方向运动。上方斜边研磨垫304与下方斜边缘研磨垫306相对于半导体结构200亦可转动。在晶边研磨之后，可以得到，如图2B所示的半导体结构200a，其中包括研磨后的基底202a、介电层204a与亲水性材料层206a。
请参照图2C，接着，在晶边研磨后的亲水性材料层206a上形成一硬掩模层208。在本发明的一实施例中，硬掩模层208的一材料包括铝(aluminum，Al)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钛硅(titanium silicon nitride，TiSiN)、氮化钨(tungsten nitride，WN)、氮化钨硅(tungsten silicon nitride，WSiN)或是耐火氮化物(refractory nitride)。
请参照图2C，本发明提供一半导体结构200b，其中包括基底202a、介电层204a、亲水性材料层206a与硬掩模层208。其中在亲水性材料层形成之后，硬掩模层形成之前，还包括对基底、介电层或亲水性材料层至少其中之一进行一晶边研磨。
综上所述，在本发明中，因为在介电层上形成一亲水性材料层，所以在亲水性材料层表面不会有水痕(water mark)形成。因此本发明可以适用于湿式的制造方法中，例如可以对介电层或亲水性材料层实施一晶边研磨。可以发现，本发明可以解决现有中于介电层表面产生水痕，以及于晶边产生残留物的问题。此外，因为本发明的亲水性材料层与硬掩模层之间表面特性的差异较小，所以在形成硬掩模层时不易产生缺陷(defect)。总之，本发明可以提供一种可用于低介电常数的介电材料，可以避免在形成硬掩模层时产生缺陷，可以避免水痕的形成以及去除晶边残留物的半导体结构及其制造方法。
此外，在本发明中，应当注意的是，本发明可以适用于任何具有介电层的半导体结构或是制造方法中，而不只限制于以上的实施例。例如，本发明可以适用于现有的单镶嵌(single damascene)结构或双镶嵌(dual damascene)结构，或是适用于双镶嵌结构的先做孔洞(via-first)制造方法、先做沟槽(trench-first)制造方法，或是自行对准(self-aligned)的制造方法。以下将简单叙述这些实施例，然而，应当注意，本发明可以适用于任何具有介电层的半导体结构或是制造方法中，而不受限于任一本发明的实施例中。
图4为依据本发明的一实施例所绘示的一单镶嵌结构的剖面图。请参照图4，本发明的单镶嵌结构400包括一基底402、一介电层404配置于基底402上、一亲水性材料层406配置于介电层404上，以及一硬掩模层408配置于亲水性材料层406上。其中在介电层404、亲水性材料层406与硬掩模层408中可以具有一孔洞410或一沟槽410。在本发明中，在亲水性材料层406配置于介电层404上之后，以及在硬掩模层408配置于亲水性材料层406上之前，还包括对基底402、介电层404与亲水性材料层406至少其中之一进行一晶边研磨。在本实施例中，基底402、介电层404、亲水性材料层406与硬掩模层408的材料、形成方法与性质与前述实施例类似，在此不再重复叙述。
图5为依据本发明的一实施例所绘示的一双镶嵌结构的剖面图。请参照图5，本发明的双镶嵌结构500包括一基底502、一第一介电层504配置于基底502上、一第一亲水性材料层506配置于第一介电层504上、一第一硬掩模层508配置于第一亲水性材料层506上、一第二介电层510配置于第一硬掩模层508上、一第二亲水性材料层512配置于第二介电层510上，以及一第二硬掩模层514配置于第二亲水性材料层512上。其中在第一介电层504、第一亲水性材料层506与第一硬掩模层508中可以具有一孔洞516，在第二介电层510、第二亲水性材料层512与第二硬掩模层514中可以具有一沟槽518。在本发明中，在第一亲水性材料层506配置于第一介电层504上之后，以及在第一硬掩模层508配置于第一亲水性材料层506上之前，还包括对双镶嵌结构500进行一晶边研磨。此外，在第二亲水性材料层512配置于第二介电层510上之后，以及在第二硬掩模层514配置于第二亲水性材料层512上之前，还包括对双镶嵌结构500进行一晶边研磨。在本实施例中，每一层的材料、形成方法与性质与前述实施例类似，在此不再重复叙述。
在本发明的一实施例中，形成如图5所示的双镶嵌结构的方法，包括先做孔洞(via-first)法、先做沟槽(trench-first)法，或是自行对准(self-aligned)法。
综上所述，在本发明中，因为在介电层上形成一亲水性材料层，所以在亲水性材料层表面不会有水痕(water mark)形成。因此本发明可以适用于湿式的制造方法中，例如可以对介电层或亲水性材料层实施一晶边研磨。可以发现，本发明可以解决现有中于介电层表面产生水痕，以及于晶边产生残留物的问题。此外，因为本发明的亲水性材料层与硬掩模层之间表面特性的差异较小，所以在形成硬掩模层时不易产生缺陷(defect)。总之，本发明可以提供一种可用于低介电常数的介电材料，可以避免在形成硬掩模层时产生缺陷，可以避免水痕的形成以及去除晶边残留物的半导体结构及其制造方法。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (32)
1.一种半导体制造方法，包括：
提供一基底；
在该基底上形成一介电层；
在该介电层上形成一亲水性材料层；以及
在该亲水性材料层上形成一硬掩模层，该硬掩模层与该亲水性材料层直接接触。
2.如权利要求1所述的半导体制造方法，其中在该介电层上形成该亲水性材料层之后，以及在该亲水性材料层上形成该硬掩模层之前，还包括：
对该基底、该介电层或该亲水性材料层至少其中之一进行一晶边研磨。
3.如权利要求2所述的半导体制造方法，其中该晶边研磨包括上方斜边研磨、下方斜边缘研磨或是侧边研磨至少其中之一。
4.如权利要求1所述的半导体制造方法，其中形成该介电层的方法包括旋转涂布(spin on coating)法或化学气相沉积(chemical vapor deposition，CVD)法，该介电层具有介于1与4之间的低介电常数。
5.如权利要求1所述的半导体制造方法，其中该介电层的一材料包括有机介电材料。
6.如权利要求5所述的半导体制造方法，其中该介电层的一材料包括含碳介电材料。
7.如权利要求6所述的半导体制造方法，其中该介电层的一材料包括含碳氧化物材料。
8.如权利要求1所述的半导体制造方法，其中该介电层由四甲基环硅氧烷(tetramethyl-cyclotetra-siloxane，TMCTS)、三甲基硅烷(trimethyl-silane，3MS)、四甲基硅烷(tetramethyl-silane，4MS)、二甲基二甲氧基硅烷(dimethyl-dimethoxy-silane，DMDMOS)、八甲基环硅氧烷(octamethyl-cyclotetra-siloxane，OMCTS)、二乙氧基甲基硅烷(diethoxy-methyl-silane，DEMS)、或是四甲基二硅氧烷(tetramethyl-disiloxane，TMDSO)至少其中之一为一前驱物(precursor)制备而得。
9.如权利要求1所述的半导体制造方法，其中该亲水性材料层的一材料包括含硅甲烷(silane，SiH4)的材料、含硅酸四乙酯(tetraethyl-ortho-silicate，TEOS)氧化物(oxide)的材料或是氮化硅(silicon nitride，SiN)。
10.如权利要求1所述的半导体制造方法，其中该硬掩模层的一材料包括铝(aluminum，Al)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钛硅(titanium silicon nitride，TiSiN)、氮化钨(tungsten nitride，WN)或是氮化钨硅(tungsten silicon nitride，WSiN)。
11.一种半导体结构，包括：
一基底；
一介电层，配置于该基底上；
一亲水性材料层，配置于该介电层上；以及
一硬掩模层，配置于该亲水性材料层上，该硬掩模层与该亲水性材料层直接接触。
12.如权利要求11所述的半导体结构，其中在该亲水性材料层配置于该介电层上之后，以及在该硬掩模层配置于该亲水性材料层上之前，还包括：
对该半导体结构进行一晶边研磨。
13.如权利要求11所述的半导体结构，其中形成该介电层的方法包括旋转涂布(spin on coating)法或化学气相沉积(chemical vapor deposition，CVD)法，该介电层具有介于1与4之间的低介电常数。
14.如权利要求11所述的半导体结构，其中该介电层的一材料包括有机介电材料。
15.如权利要求14所述的半导体结构，其中该介电层的一材料包括含碳介电材料。
16.如权利要求15所述的半导体结构，其中该介电层的一材料包括含碳氧化物材料。
17.如权利要求11所述的半导体结构，其中该介电层由四甲基环硅氧烷(tetramethyl-cyclotetra-siloxane，TMCTS)、三甲基硅烷(trimethyl-silane，3MS)、四甲基硅烷(tetramethyl-silane，4MS)、二甲基二甲氧基硅烷(dimethyl-dimethoxy-silane，DMDMOS)、八甲基环硅氧烷(octamethyl-cyclotetra-siloxane，OMCTS)、二乙氧基甲基硅烷(diethoxy-methyl-silane，DEMS)、或是四甲基二硅氧烷(tetramethyl-disiloxane，TMDSO)至少其中之一为一前驱物(precursor)制备而得。
18.如权利要求11所述的半导体结构，其中该亲水性材料层的一材料包括含硅甲烷(silane，SiH4)的材料、含硅酸四乙酯(tetraethyl-ortho-silicate，TEOS)氧化物(oxide)的材料或是氮化硅(silicon nitride，SiN)。
19.如权利要求11所述的半导体结构，其中该硬掩模层的一材料包括铝(aluminum，Al)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钛硅(titanium silicon nitride，TiSiN)、氮化钨(tungsten nitride，WN)或是氮化钨硅(tungsten silicon nitride，WSiN)。
20.一种半导体结构，包括：
一基底；
一第一介电层，配置于该基底上；
一第一亲水性材料层，配置于该第一介电层上，该第一介电层的材质为低介电常数材料；
一第一硬掩模层，配置于该第一亲水性材料层上，该第一硬掩模层与该第一亲水性材料层直接接触；
一第二介电层，配置于该第一硬掩模层上；
一第二亲水性材料层，配置于该第二介电层上，该第二介电层的材质为低介电常数材料；以及
一第二硬掩模层，配置于该第二亲水性材料层上，该第二硬掩模层与该第二亲水性材料层直接接触。
21.如权利要求20所述的半导体结构，其中在该第一介电层、该第一亲水性材料层与该第一硬掩模层中具有一孔洞。
22.如权利要求21所述的半导体结构，其中在该第二介电层、该第二亲水性材料层与该第二硬掩模层中具有一沟槽与该孔洞相连。
23.如权利要求22所述的半导体结构，其中在该孔洞与该沟槽中还配置有一金属材料。
24.如权利要求20所述的半导体结构，其中在该第一亲水性材料层配置于该第一介电层上之后，以及在该第一硬掩模层配置于该第一亲水性材料层上之前，还包括：
对该半导体结构进行一晶边研磨。
25.如权利要求20所述的半导体结构，其中在该第二亲水性材料层配置于该第二介电层上之后，以及在该第二硬掩模层配置于该第二亲水性材料层上之前，还包括：
对该半导体结构进行一晶边研磨。
26.如权利要求20所述的半导体结构，其中形成该第一介电层或是该第二介电层至少其中之一的方法包括旋转涂布(spin on coating)法或化学气相沉积(chemical vapor deposition，CVD)法，该第一介电层和该第二介电层都具有介于1与4之间的低介电常数。
27.如权利要求20所述的半导体结构，其中该第一介电层或是该第二介电层至少其中之一的一材料包括有机介电材料。
28.如权利要求27所述的半导体结构，其中该第一介电层或是该第二介电层至少其中之一的一材料包括含碳介电材料。
29.如权利要求28所述的半导体结构，其中该第一介电层或是该第二介电层至少其中之一的一材料包括含碳氧化物材料。
30.如权利要求20所述的半导体结构，其中该第一介电层或是该第二介电层至少其中之一由四甲基环硅氧烷(tetramethyl-cyclotetra-siloxane，TMCTS)、三甲基硅烷(trimethyl-silane，3MS)、四甲基硅烷(tetramethyl-silane，4MS)、二甲基二甲氧基硅烷(dimethyl-dimethoxy-silane，DMDMOS)、八甲基环硅氧烷(octamethyl-cyclotetra-siloxane，OMCTS)、二乙氧基甲基硅烷(diethoxy-methyl-silane，DEMS)、或是四甲基二硅氧烷(tetramethyl-disiloxane，IMDSO)至少其中之一为一前驱物(precursor)制备而得。
31.如权利要求20所述的半导体结构，其中该第一亲水性材料层或是该第二亲水性材料层至少其中之一的一材料包括含硅甲烷(silane，SiH4)的材料、含硅酸四乙酯(tetraethyl-ortho-silicate，TEOS)氧化物(oxide)的材料或是氮化硅(silicon nitride，SiN)。
32.如权利要求20所述的半导体结构，其中该第一硬掩模层或是该第二硬掩模层至少其中之一的一材料包括铝(aluminum，Al)、氮化钛(titaniumnitride，TiN)、氮化钽(tantalum nitride，TaN)、氮化钛硅(titanium silicon nitride，TiSiN)、氮化钨(tungsten nitride，WN)或是氮化钨硅(tungsten silicon nitride，WSiN)。
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