KR20010098409A - 저 비유전율층 보호 방법과 상호 접속 구조체 형성 방법및 벌크 유전체 물질이 보호되는 중간 반도체 디바이스와상호 접속 구조를 갖는 반도체 기판 구조체 - Google Patents

저 비유전율층 보호 방법과 상호 접속 구조체 형성 방법및 벌크 유전체 물질이 보호되는 중간 반도체 디바이스와상호 접속 구조를 갖는 반도체 기판 구조체 Download PDF

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Abstract

본 발명은 반도체 디바이스 내의 낮은 비유전율을 갖는 메인 유전체의 유전체 특성을, 바람직하지 않은 비유전율의 증가, 바람직하지 않은 전류 누설량의 증가, 및 후속 처리 단계 동안 표면 스크래칭(scratching)으로부터의 낮은 디바이스 수율(device yield)로부터 보호하는 영구 보호 하드마스크(permanent protective hardmask)를 제공하고 있다. 보호 하드마스크는 또한 비아 개구(via openings) 혹은 라인(lines)과 같은 상호 접속 구조체가 최종 제조물의 제조시 낮은 유전체 물질 내에 형성될 때 특히 유용한 단일 층 혹은 이중 층의 희생 하드마스크(sacrificial hardmask)를 더 포함하고 있다. 희생 하드마스크층과 영구 하드마스크층은 동일한 전구체(precursor)로부터 단일 단계로 형성되는데, 공정 조건은 상이한 비유전율의 막들을 제공하도록 변경된다. 가장 바람직하게는, 이중 대머신 구조체(dual damascene structure)는 레벨간 유전체 내에 상호 접속 구조체를 형성하기 이전에 낮은 비유전율의 레벨간 벌크 유전체 위에 제각기 형성된 실리콘 카바이드, PECVD 실리콘 질화물 및 PECVD 실리콘 이산화물을 포함하는 3-층 하드마스크(tri-layer hardmask)를 구비하고 있다.

Description

저 비유전율층 보호 방법과 상호 접속 구조체 형성 방법 및 벌크 유전체 물질이 보호되는 중간 반도체 디바이스와 상호 접속 구조를 갖는 반도체 기판 구조체{PROTECTIVE HARDMASK FOR PRODUCING INTERCONNECT STRUCTURES}
본 발명은 전반적으로 감소된 비유전율을 갖는 반도체 디바이스와 그 디바이스의 레벨간 유전체 물질을 보호하는 일련의 하드마스크층들을 이용하여 반도체 디바이스를 제조하는 방법에 관한 것이다.
반도체 디바이스의 피처(feature) 사이즈가 감소함에 따라, 라인간 캐패시턴스가 문제로 되고 있다. 반도체 디바이스의 금속 라인들이 모두 보다 더 인접하게 패턴화될 때, 임의의 층간 유전체(ILD) 물질의 비유전율 k는 그 라인들간의 용량성 결합을 감소시키기 위해 감소될 필요가 있다. 따라서, 가능한한 낮은 비유전율을 갖는 ILD를 사용하는 것이 바람직하다. 그러나, 반도체 디바이스 내의 상호 접속부의 형성시, 심지어 바람직하게 낮은 k의 층간 유전체(ILD)라도 비유전율을 바람직스럽지 않게 증가시켜 전체 디바이스의 층 유효 비유전율을 대체로 증가시킬 수 있는 조건으로 처리될 수가 있다. 화학 기계적 평탄화(CMP)에 의해 상호 접속부를 형성하는데 사용되는 잉여 금속(excess metal)의 제거시, CMP 슬러리는 낮은 k의 ILD를 오염시킬 수 있다. 하드마스크(hardmask)와 캡(cap)의 증착시, 증착 공정은 낮은 k의 ILD를 열화시킬 수 있다.
대머신 공정은 다양한 금속화층들을 상호 접속하기 위한 상호 접속 구조체 형성을 제공하는 하나의 방법이다. 전형적인 단일 대머신 공정은 본 명세서에 참조로 인용되는 베이어(Beyer)의 미국 특허 제4,944,836호에 기술되고 있다. 전도성 라인과 스터드 비아 금속 콘택트(stud via metal contacts)가 동시에 형성되는 이중 대머신 공정은 본 명세서에서 참조로 인용되는 쵸우(Chow)의 미국 특허 제4,789,648호에 기술되고 있다.
대머신 공정시 ILD 상에 낮은 k의 오르가노실리케이트(OSG) 하드마스크를 증착하는 종래의 방법은 반응성 전구체 혹은 전구체 혼합물, 가령 실란(SiH4), 메틸실란(CH3SiH3), 트리메틸실란((CH3)3SiH) 혹은 테트라메틸실란((CH3)4Si) 및 산화제, 가령 N2O, O2, CO, CO2, 혹은 H2O를 이용한다. 그러나, 전술한 종(species)으로부터 낮은 k의 하드마스크를 생성하는데 필요한 플라즈마의 반응성 산소 함유량은 벌크의 낮은 k의 ILD(30)를 손상시키기에 충분하거나, 하드마스크와 ILD간의 부착력을 손상시키고 저하시키기에 충분하거나, NanoglassTM과 같은 다공성 물질의 기공 내에 존재하는 클래딩/패시베이션 층을 변경하기에는 충분하다.
종래의 기술의 문제점과 결함들을 고려할 때, 본 발명의 목적은 반도체 디바이스의 낮은 총 유효 비유전율(low overall effective dielectric canstant)을 유지하기 위해 반도체 처리시 낮은 k의 ILD를 보호하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 낮은 k의 ILD가 바람직하지 않는 비유전율의 증가에 영향을 끼치지 않는 반도체 디바이스 내에 상호 접속 구조체를 형성하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 전체적인 낮은 유효 비유전율을 갖는 반도체 디바이스를 제공하는데 있다.
본 발명의 다른 목적 및 장점들은 부분적으로는 명백하며, 그리고 부분적으로는 명세서로부터 명백해 질 것이다.
본 발명에 따른 제 1 측면은 반도체 물질의 처리시 반도체 물질 상의 낮은비유전율의 층을 보호하는 방법에 관한 것으로, 이 방법은 반도체 물질과 선택적으로 그 위의 에치 정지층을 포함하는 기판을 제공하는 단계와, 반도체 물질 위에 벌크의 낮은 비유전율 물질을 증착하는 단계와, 벌크의 낮은 비유전율 물질 위에 낮은 비유전율의 물질을 포함하는 제 1 하드마스크층을 증착하는 단계와, 상기 제 1 하드마스크층 위에 희생의 제 2 하드마스크층을 증착하는 단계와, 후속적으로 반도체 물질과, 하드마스크 층과 벌크의 낮은 비유전율의 물질을 처리하는 단계와, 상기 벌크의 낮은 비유전율의 물질 위에 상기 제 1 하드마스크층을 영구적으로 유지하면서 상기 제 2 하드마스크층을 제거하는 단계를 포함하되, 상기 제 1 하드마스크층 물질은 후속 처리시 상기 벌크의 낮은 비유전율 물질의 비유전율의 변경을 실질적으로 막기 위해 상기 벌크의 낮은 비유전율의 물질을 보호하고 있다.
바람직하게도, 제 1 하드마스크층을 증착하는 단계는 대략 2.5-8.0, 바람직하게는 2.5-4.5의 비유전율을 갖는 낮은 비유전율 물질을 증착하는 단계를 포함한다. 바람직하게도, 상기 제 1 및 제 2 하드마스크층을 층착하는 단계는 실리콘 니트라이드, 실리콘 카바이드, 비정질 수소화 실리콘 카바이드, 실리콘 카바이드 니트라이드, 오르가노 실리케이트 글래스(organo-silicate glass), 실리콘 리치 옥사이드(silicon rich oxide), 실리콘 디옥사이드, 테트라에틸오소실리케이트, 포스포실리케이트 글래스, 유기 실록산 폴리머, 카본 도핑 실리케이트 글래스, 수소 도핑 실리케이트 글래스, 실세스퀴옥산 글래스(silsesquioxane glass), 스핀온 글래스(spin-on glass), 혹은 플루오르화 실리케이트 글래스(fluorinated silicate glass)를 증착하는 단계를 포함한다.
이 제 1 측면의 방법은 또한 상기 희생적인 제 2 하드마스크층 위에 희생적인 제 3 하드마스크층을 증착하는 단계를 더 포함할 수 있으며, 상기 제 3 하드마스크층은 후속 처리시에 제거된다. 바람직하게도, 상호 접속 구조체를 제조하는 후속 처리 단계는 하드마스크층들과 벌크의 낮은 비유전율 물질 내에 개구를 형성하고, 그 개구부를 금속으로 채워 기판에서부터 상기 제 1 하드마스크층 위의 영역에까지 전기적 전도성 접속부를 형성하는 단계를 포함한다. 화학 기계적 연마법(CMP)은 상호 접속 구조체 내의 잉여 금속을 제거하는데 사용될 수 있으며, 여기서 벌크의 낮은 비유전율 물질은 상기 제 1 하드마스크층에 의해 바람직하지 않은 비유전율의 증가와, 바람직하지 않는 누설량의 증가와, 스크래칭으로 인한 슈율(yield) 감소로부터 보호된다.
상기 제 1 및 제 2 하드마스크층을 증착하는 단계는 하나의 전구체 물질을 이용한 단일의 증착 단계와, 상이한 비유전율을 갖는 두개의 막을 제공하는 증착 조건을 변경하는 단계를 포함할 수도 있다. 바람직하게도, 이 제 1 측면의 방법은 상기 벌크의 낮은 비유전율 물질을 하부 및 상부로 분할하는 매립된 에치 정지층을 포함할 수 있다. 대안으로서, 상기 매립된 에치 정지층은 두개의 상이한 타입의 물질을 포함하는 벌크의 낮은 비유전율의 물질을 분리할 수도 있다.
본 발명의 제 2 측면은 상호 접속 구조체를 형성하는 방법에 관한 것으로, 이 방법은 반도체 기판을 제공하는 단계와, 반도체 기판 위에 벌크 유전체 물질을 증착하는 단계와, 상기 벌크 유전체 물질의 비유전율과 실질적으로 동일한 비유전율을 갖는 제 1 하드마스크층을 증착하는 단계와, 상기 제 1 하드마스크층 위에 제2 하드마스크층을 증착하는 단계와, 상기 제 2 하드마스크층 위에 제 3 하드마스크층을 증착하는 단계와, 상기 하드마스크층들과 벌크 유전체 물질을 관통하는 하나 이상의 비아 및/또는 라인들을 에칭하는 단계와, 상기 비아 내에 전도성 물질을 증착하는 단계와, 화학 기계적 평탄화에 의해 상기 전도성 물질의 잉여 부분을 제거하는 단계―여기서 상기 제 3 및 제 2 하드마스크층이 동시에 제거됨―와, 상기 제 1 하드마스크층을 유지하는 단계를 포함한다.
본 발명에 따른 제 3 측면은 벌크 유전체 물질이 바람직하지 않는 비유전율의 변경으로부터 보호되는 중간(intermediate) 반도체 디바이스에 관한 것으로, 이 디바이스는 기판과, 이 기판 위에 증착되는 벌크 유전체 물질과, 상기 벌크 유전체 물질 위에 증착된 벌크 유전체와 실질적으로 유사한 비유전율을 갖는 제 1 하드마스크층과, 상기 제 1 하드마스크층 위에 증착된 제 2 하드마스크층을 포함하되, 상기 제 2 하드마스크층은 중간 반도체 내의 상호 접속 구조체 형성시에 제거되도록 적응되고 있다.
중간 반도체 디바이스는 상기 제 2 하드마스크층 위에 증착된 제 3 하드마스크층을 더 포함할 수 있으며, 상기 제 3 하드마스크층은 중간 반도체 내의 상호 접속 구조체 형성시에 제거되도록 적응되고 있다. 선택적으로, 중간 반도체 디바이스는 상기 기판과 벌크 유전체 물질 사이에 배치된 에치 정지층과, 상기 벌크 유전체 물질을 상부 및 하부로 분할하는 매립된 에치 정지층을 더 포함할 수 있으며, 상기 매립된 에치 정지층은 벌크 유전체 물질의 후속 에칭시 균일한 깊이를 제공하도록 적응되고 있다.
본 발명에 따른 제 4 측면은 상호 접속부를 갖는 반도체 기판 구조체에 관한 것으로, 이 구조체는 기판과, 이 기판 위에 배치된 벌크 유전체 물질과, 후속 처리시 벌크 유전체 물질의 바람직하지 않는 비유전율의 변화로부터 벌크 유전체 물질을 보호하도록 벌크 유전체 물질과 실질적으로 유사한 비유전율을 갖는 물질의 하드마스크층과, 상기 하드마스크층 위의 영역에서부터 상기 하드마스크층과 벌크 유전체 물질 내에 형성된 개구를 관통하여 기판 내의 콘택트 디바이스에까지 연장되어 있는 상호 접속 구조체를 포함한다.
도 1 내지 10은 3-층 하드마스크를 갖는 이중 대머신 구조체를 이용하여 본 발명의 제 1 실시예에 따른 상호 접속 구조체를 형성하는 방법을 도시한 반도체 디바이스의 단면도,
도 11 내지 12는 3-층 하드마스크와 매립된 에치 정지층을 갖는 이중 대머신 구조체를 이용하여 본 발명의 제 2 실시예에 따른 상호 접속 구조체를 형성하는 방법을 도시한 반도체 디바이스의 단면도,
도 13은 2-층 하드마스크를 갖는 이중 대머신 구조체를 이용하여 본 발명의 제 3 실시예에 따른 상호 접속 구조체를 형성하는 방법을 도시한 반도체 디바이스의 단면도,
도 14는 2-층 하드마스크와 매립된 에치 정지층을 갖는 이중 대머신 구조체를 이용하여 본 발명의 제 4 실시예에 따른 상호 접속 구조체를 형성하는 방법을 도시한 반도체 디바이스의 단면도,
도 15 내지 도 16은 3-층 하드마스크를 갖는 단일 대머신 구조체를 이용하여본 발명의 제 5 실시예에 따른 상호 접속 구조체를 형성하는 방법을 도시한 반도체 디바이스의 단면도,
도 17은 2-층 하드마스크를 갖는 단일 대머신 구조체를 이용하여 본 발명의 제 6 실시예에 따른 상호 접속 구조체를 형성하는 방법을 도시한 반도체 디바이스의 단면도,
도 18 내지 도 20은 2-층 하드마스크를 갖는 단일 대머신 구조체가 도시된 본 발명의 제 7 실시예에 따른 상호 접속 구조체를 형성하는 방법을 도시한 반도체 디바이스의 단면도.
도면의 주요 부분에 대한 부호의 설명
10; 기판 20; 에치 정지층
30; 벌크의 낮은 k의 ILD 40; 제 1 하드마스크층
50; 제 2 하드마스크층 60; 제 3 하드마스크층
본 발명은 후속 처리 단계시에 바람직하지 않는 비유전율의 증가로부터 반도체 디바이스의 바람직하게도 낮은 비유전율을 갖는 메인 유전체층의 유전체 특성을 보호하는 영구 보호 하드마스크층을 제공하고 있다. 보호 하드마스크는 비아 개구와 같은 상호 접속 구조체가 최종의 제조물 제조 공정시 낮은 유전체 물질 내에 형성될 때 특히 유용하다. 당해 기술 분야의 당업자는 본 발명에 따른 상호 접속 구조체를 형성하기 위한 적절한 공정 조건을 제공하도록 본 명세서에서 개시되는 전구체 플로우 레이트(precursor flow rate) 및 전력원(power source)을 사용할 수 있다.
3-층 하드마스크를 갖는 이중 대머신 구조체를 포함하는 본 발명의 제 1 실시예는 도 1 내지 도 10에 도시되고 있다. 실리콘 반도체 기판(10) 위에는, 가령 바람직하게도 미국 캘리포니아주 산타 클라라의 어플라이드 머티어리얼사(AppliedMaterials)의 상표명 BLoKTM으로 판매되는 비정질 수소화 실리콘 카바이드를 포함하는 에치 정지층(20)이 증착된다. 에치 정지층(20)의 두께는 바람직하게도 대략 10-100㎚이며, 바람직하게는 50㎚의 두께가 선호된다. 에치 정지층(20)은 이상적으로는 에치 정지층이 되는 것뿐만 아니라 구리와 같은 후속하는 상호 접속 물질에 대한 확산 장벽이 되는 합성된 특성을 갖는다.
에치 정지층(20)은 또한 실리콘 니트라이드, 실리콘 카바이드 니트라이드, 오르가노-실리케이트 글래스(organo-silicate glass;OSG), 실리콘 리치 옥사이드(silicon rich oxide;SiRO), 실리콘 디옥사이드, 유기 실록산 폴리머, 탄소 혹은 수소 도핑 실리케이트 글래스 혹은 실세스퀴옥산(silsesquioxane) 글래스, 스핀온 글래스(spin-on glass), 플루오르화 혹은 비플루오르화 실리케이트 글래스와 같은 물질, 혹은 본 기술 분야에서 유용한 에치 정지 물질로서 알려진 임의의 물질을 포함할 수 있다. 기판(10)과 에치 정지층(20) 위에는, 바람직하게는 대략 100-2000㎚의 두께를 갖는 벌크의 낮은 비유전율 레벨간 유전체 물질(벌크의 낮은 k의 ILD)(30)이 증착된다. 벌크의 낮은 k의 ILD(30)는 바람직하게는 미국 미시간주 미들랜드의 다우 케미컬사(Dow Chemicals)에 의해 SiLKTM상표명으로 판매되는 대략 700㎚의 두께를 갖는 유기 스핀온 폴리머(organic spin-on polymer)이다. 또한, 벌크의 낮은 k의 ILD(30)는 다음의 물질들, 즉 실리콘 디옥사이드, 폴리이미드, 유기 실록산 폴리머, 폴리-아릴렌 에테르, 탄소 혹은 수소 도핑 실리케이트 글래스 혹은 실세스퀴옥산 글래스, 스핀온 글래스, 플루오르화 혹은 비플루오르화 실리케이트 글래스, 비정질 탄소와 같은 다이아몬드, 나노-포러스 실리케이트(nano-porous silicate) 혹은 오르가노실리케이트 글래스 혹은 실세스퀴옥산 폴리머, 혹은 본 기술 분야에서 유용한 유전체 물질로서 알려진 임의의 유사한 낮은 비유전율의 물질 중의 하나를 포함할 수 있다.
그 후, 낮은 비유전율 물질을 포함하는 제 1 하드마스크층(40)은 벌크의 낮은 k의 ILD(30) 위에 증착된다. 이러한 제 1 하드마스크층은 대략 10-200㎚의 범위의 두께로 증착될 수 있지만, 상기 벌크의 낮은 k의 ILD(30)의 두께보다는 작다. 바람직한 제 1 하드마스크층은 대략 50㎚의 두께로 상표명 BLoKTM으로 판매되는 비정질의 수소화 실리콘 카바이드이다. 상기 제 1 하드마스크층용으로 바람직한 (BLoKTM물질보다는 낮은 비유전율을 갖는) 제 2 물질은 대략 50㎚의 두께를 갖는 화학 조성물 SiCOH에 기반한 약어를 갖는 오르가노실리케이트 글래스(OSG)이다. 이러한 애플리케이션에 대한 SiOCOH 막은 넓은 범위의 증착 조건을 통해 증착될 수 있으며, 테트라메틸사이클로테트라실록산(Si4C4O4H16)(TMCTS) 및 옥타메틸사이클로테트라실록산(Si4C8O4H24)(OMCTS)과 같은 상이한 전구체와 함께 합성될 있다. 전구체 선택을 위한 중요한 인자들은, 분자가 막의 모든 엘리먼트를 포함한다는 것과 그것이 플라즈마 여기 화학 기상 증착 시스템(PECVD) 내에서 처리를 위한 가스로 기화될 수 있다는 것이다. 바람직한 전구체는 전술한 요건을 충족시키는 TMCTS이며, 또한 낮은 RF전력에서 용이하게 단편화되어 PECVD 공정중에 산소 라디컬 혹은 이온의 형성을 최소화할 수 있다. PECVD 증착은 두개의 툴 구성(tool configuration), 즉 RF 전력 전극상의 웨이퍼와 접지 전극상의 웨이퍼로 증명되었다. 이러한 두개의 구성은 유사한 막 특성을 갖는 SiCOH 막을 생성할 수가 있다. 이러한 두개의 툴 구성으로부터 허용가능한 공정 조건이 생성되었다. 전구체 타입은 Si-C--O-H를 포함하는 임의의 가스 분자일 수 있으며, 바람직하게는 TMCTS일 수 있다. 전구체는 30 내지 750 sccm의 범위로 흐르지만, 바람직하게는 100 내지 500 sccm이다. 증착 압력은 100mTorr 내지 5000mTorr이며, 바람직하게는 500 내지 3000mTorr이다. 증착 온도는 대략 25 내지 450℃의 범위에 있지만, 바람직하게는 대략 100 내지 400℃에 있다. 인가된 RF 전력 범위는 대략 5 내지 400W이다.
다음은 대략 10-200㎚의 두께의 제 2 하드마스크층(50)이 증착되고, 바람직하게는 대략 35㎚의 두께의 PECVD 실리콘 니트라이드를 포함하고 있다. 다음에, 대략 10-200㎚의 두께를 갖는 제 3 하드마스크층(60)이 증착되는데, 바람직하게는 대략 150㎚의 두께의 PECVD 실리콘 디옥사이드층을 포함하고 있다. 또한, 하드마스크층(40, 50, 60)은 PECVD 실리콘 니트라이드, 실리콘 카바이드, 비정질의 수소화 실리콘 카바이드, 실리콘 카바이드 니트라이드, OSG, 실리콘 디옥사이드, 유기 실록산 폴리머, 탄소 혹은 수소 도핑된 실리케이트 글래스 혹은 실세스퀴옥산 글래스, 스핀온 글래스(SOG), 플루오르화 혹은 비플루오르화 실리케이트 글래스를 포함할 수 있다.
대략 10-200㎚의 범위의, 바람직하게는 대략 90㎚의 선택적인 비반사성 코팅층(anti-reflective coating)(ARC)(70)이 하드마스크층 위에 증착될 수 있다. 다음에, 라인 레벨 패턴의 층이 인쇄되도록 대략 200 내지 1000 ㎚의 두께, 바람직하게는 대략 500㎚의 두께의 포토레지스트층(80)이 증착되고, 패턴화되며, 에칭된다. 포토레지스트층(80)으로부터의 이미지는 다음에 비반사성 코팅층(70)상으로 전사되고, 그 후 종래의 플라즈마 에칭 공정을 사용하여 제 3 하드마스크층(60)내로 전사된다. 포토레지스트층(80) 및 비반사성 코팅층(70)은 다음에 도 2에 도시된 바와 같이, 패턴화된 제 3 하드마스크층(60)은 남겨 놓은채로 제거된다. 바람직하게도, 제 3 하드마스크층은 0-500의 분당 표준 제곱 센티미터(standard cubic centimeters per minute;sccm)의 Ar, 0-500 sccm의 CO, 1-20 sccm의 C4F8, 및 0-20 sccm의 O2의 혼합물을 사용하는, 미국 캘리포니아주 프리몬트 소재의 램 서치사(Ram Search Corp.)에 의해 판매되는 모델 4520XL의 플라즈마 에처(plasma etcher)를 통해, 대략 10-1000mTorr의 압력에서의 0-2000와트의 고주파 전력과 0-2000와트의 저주파 전력의 조건하에서 에칭된다. 포토레지스트는 대략 10-1000mTorr의 압력에서의 0-2000와트의 고주파 전력과 0-2000와트의 저주파 전력을 갖는 1-1000 sccm의 플로우 레이트(flow rate)의 조건의 O2를 사용하여 제거된다. 제 3 하드마스크층의 플라즈마 에칭 조건은, 제 2 하드마스크층(50)이 에칭되지 않도록 선택되며, 마찬가지로 제 2 하드마스크 물질은 패턴(90) 형성 이후에 사용되는 포토레지스트 제거 공정에 의해 악영향을 받지 않도록 선택된다. 제 2 하드마스크층(50)은 낮은 비유전율의 제 1 하드마스트층(40)이 전술한 공정들, 즉 하드마스크 이미지 전사및 포토레지스트 스트립 공정 중의 하나에 노출되는 것으로부터 보호하되, 상기 하드마스크 이미지 전사 및 포토레지스트 스트립 공정은 제 1 하드마스크층을 손상시킬 수 있으며, 바람직하지 않는 방식으로 비유전율을 증가시킬 수 있다.
도 3에 도시된 바와 같이, 제 3 하드마스크층(60) 내에 라인층의 이미지(90)를 형성한 이후, 대략 10-200㎚의 두께, 바람직하게는 대략 90㎚의 두께를 갖는 비반사성 코팅층(100)과 대략 200㎚ 내지 1000㎚의 두께, 가령 대략 500㎚의 두께를 갖는 포토레지스트층(110)을 증착하는 단계를 포함하는 비아 레벨 포토리소그래피 공정이 완료된다. 이미지(120)는 포토레지스트층(110) 내에 형성되지만, 이미지(90)에 완전하게 정렬될 필요는 없다. 도 4는 종래의 플라즈마 에칭 공정을 사용하여 포토레지스트층(110) 내의 이미지(120)를 비반사성 코팅층(100)과 제 3, 제 2, 제 1 하드마스크층(60, 50, 40)을 통해 벌크의 낮은 k의 ILD(30) 내로 전사하는 것을 도시하고 있다. 바람직하게도, 플라즈마 에칭은 미국 캘리포니아주 산타 클라라 소재의 어플라이드 머티리얼사에 의해 판매되는 플라즈마 에처 모델 IPS로 달성된다. 비반사성 코팅층(100)은 다음과 같은 조건으로 에칭된다. 즉, 그 조건은, 대략 1-100 mTorr의 압력에서 0-1400 와트로 바이어스된, 0-1000와트의 내부 전력원과 400-2500와트의 외부 전력원과, 0-500 sccm Ar, 0-20 sccm C4F8, 0-100 sccm C2F6, 0-100 sccm CHF3, 0-100 sccm CF4, 0-100 sccm O2, 0-100 sccm N2, 0-100 sccm CO, 0-100 sccm CO2를 사용한다는 것이다. 하드마스크층(40, 50, 60)과 벌크의 낮은 유전체 물질(30)은 다음과 같은 조건, 즉 대략 1-100 mTorr의 압력에서 0-1400 와트로 바이어스된, 0-1000와트의 내부 전력원과 400-2500와트의 외부 전력원과, 0-500 sccm Ar, 0-20 sccm C4F8, 0-100 sccm C2F6, 0-100 sccm CHF3, 0-100 sccm CF4, 0-100 sccm O2, 0-100 sccm N2, 0-100 sccm CO, 0-100 sccm CO2를 사용함으로써 에칭된다.
이미지(120)가 이미지(90)와 정렬되지 않는 경우에 조건은 이미지(120)가 세개의 하드마스크층(60, 50, 40) 모두를 통해 전사되도록 선택된다. 이러한 것은 이미지 전사의 정확한 신뢰도를 보장하며, 너무 작은 사이즈의 이미지가 전사되는 것을 방지한다.
도 5는 비아(125)를 형성하기 위해 포토레지스트층(110) 내의 이미지(120)를 벌크의 낮은 k의 ILD(30) 내로 전사하는 것을 도시하고 있다. 동시에, 포토레지스트층(110)과 비반사성 코팅층(100)은 비아 형성시에 에칭된다. 비아 형성은 어플라이드 머티리얼사에 의해 판매되는 플라즈마 에처에 의해 다음과 같은 조건으로 달성될 수 있으며, 그 조건은, 대략 1-100 mTorr의 압력에서 0-1400 와트로 바이어스된, 0-1000와트의 내부 전력원과 400-2500와트의 외부 전력원과, 0-500 sccm Ar, 0-100 sccm O2, 0-100 sccm N2, 0-100 sccm CO, 0-100 sccm CO2를, 0-50 sccm C2H4, 0-50 sccm C2H2를 사용한다는 것이다. 그러한 조건은 하드마스크층(60, 50, 40)이 패턴 전사시에 제거되지 않도록 선택된다. 주목할 것은, 레벨간 유전체층(30) 내의 비아(125)의 형성이 에치 정지층(20) 아래의 모든 방향으로 진행하지 않으며 대신에 소정의 원하는 깊이에서 정지한다는 것이다.
도 6에서, 라인 레벨 이미지(90)는 종래의 플라즈마 에칭 공정을 사용하여 제 1 및 제 2 하드마스크층(40, 50)을 통해 전사된다. 그러한 플라즈마 에칭은 어플라이드 머티리얼사에 의해 판매되는 IPS 모델의 플라즈마 에처에 의해 다음과 같은 조건, 즉, 0-1000와트의 내부 전력원과, 0-500 sccm Ar, 0-20 sccm C4F8, 0-100 sccm C2F6, 0-100 sccm CHF3, 0-100 sccm CF4, 0-100 sccm O2, 0-100 sccm N2, 0-100 sccm CO, 0-100 sccm CO2를, 0-100 sccm CH3F를 사용하여 달성될 수 있다. 그러한 조건은 라인 레벨 이미지 영역 외부의 제 3 하드마스크층(60)과 벌크의 낮은 k의 ILD(30)의 에칭을 최소화하도록 선택된다.
그 후, 라인 레벨 이미지(90)는 도 7에 도시된 바와 같이 벌크의 낮은 k의 ILD(30) 내로 전사된다. 동시에, 비아(125)는 에치 정지층(20)에 도달될 때까지 벌크의 낮은 k의 ILD(30) 내로 보다 더 깊게 전사된다. 벌크의 낮은 k의 ILD(30)의 에칭은 제 3 하드마스크층(60)과 에치 정지층(20)의 에칭을 최소화하는 조건하에서 달성된다. 가령, 아래의 조건은 어플라이드 머티리얼사의 IPS 모델의 플라즈마 에처를 사용할 경우에 더 선호되는데, 그 조건은, 대략 1-100 mTorr의 압력에서 0-1400 와트로 바이어스된, 0-1000와트의 내부 전력원과 400-2500와트의 외부 전력원과, 0-500 sccm Ar, 0-100 sccm O2, 0-100 sccm N2, 0-100 sccm CO, 0-100 sccm CO2를, 0-50 sccm C2H4, 0-50 sccm C2H2이다.
비아(125)는 그 후 도 8에 도시된 바와 같은 에치 정지층(20)을 통해 전사되어, 기판(10)상의 하부 구조체와 접촉하게 된다. 이러한 것은 종래의 플라즈마 에칭에 의해 다음과 같은 조건, 즉 0-1000와트의 내부 전력원과, 0-500 sccm Ar, 0-20 sccm C4F8, 0-100 sccm C2F6, 0-100 sccm CHF3, 0-100 sccm CF4, 0-100 sccm O2, 0-100 sccm N2, 0-100 sccm CO, 0-100 sccm CO2를, 0-100 sccm CH3F를 사용하여 달성된다. 그러한 조건은 다시 제 3 하드마스크층(60)과 벌크의 낮은 k의 ILD(30)의 에칭을 최소화하도록 선택된다. 이러한 에칭 단계 이후에, 건식(플라즈마) 세정 공정, 습식 세정 공정 혹은 그의 조합 세정 공정일 수 있는 세정 공정이 행해진다. 건식 세정 공정은 어플라이드 머티리얼사의 MxP 모델의 플라즈마 에처에 의해 다음과 같은 조건, 즉 대략 10-1000mTorr의 압력에서 1-140 가우스의 자계 내의 0-1000와트의 RF 전력으로, 0-500 sccm Ar, 0-1000 sccm H2, 0-1000 sccm NH3, 0-1000 sccm N2, 0-1000 sccm N2H2, 0-1000 sccm O2, 0-1000 sccm CO, 0-1000 sccm CO2를 사용하여 달성될 수 있다. 습식 세정은 본 기술 분야에서 알려진 방법에 따라 미국 캘리포니아주 프리몬트 소재의 EKC 테크놀러지스사에 의해 판매되는 EKC525Cu 솔벤트를 사용하여 달성될 수 있다.
도 9는 사전 에칭된 개구 내로 금속(130)을 증착시킴으로써 구조체를 금속화하는 것을 도시하고 있다. 금속화 이전에, 라이너(liner)(135) 물질은 비아(125) 및 라인(90) 내로 증착될 수 있다. 라이너는 불활성 금속(Ta, Ti, W), 불활성 금속 니트라이드(TaN, TiN, WN), 블활성 금속 합금(TaSiN) 혹은 이들의 조합으로 이루어질 수 있다. 전도성층은 구리, 알루미늄, 텅스텐, 혹은 은으로 이루어질 수있다. 본 발명의 일실시예에서, 전도성 금속은 구리이며, 관련된 라이너는 박막의 탄탈륨 니트라이드(TaN)와, 그 다음의 박막의 탄탈륨(Ta)과, 그 다음의 구리 시드층(copper seed layer)으로 이루어진다. 라이너(135)를 형성하는 세부 사항은 본 기술 분야에서 알려져 있다. 선호되는 제 2 라이너 물질은 CVD 공정으로 증착되는 박막의 티타늄 니트라이드(TiN)와, 그 다음의 박막의 탄탈륨(Ta)과, 그 다음의 구리 시드층으로 이루어진다. 과도한 금속(130)과 라이너(135)는 다음에 화학 기계적 평탄화(CMP)에 의해 도 10에 도시된 바와 같이 제거된다. CMP 공정은 제 3 하드마스크층(60)과 제 2 하드마스크층(50)을 제거하지만, 저 비유전율의 제 1 하드마스크층(40)은 제거하지 않는다. 중요한 것은, CMP 공정이 벌크의 낮은 k의 ILD(30)에 손상을 끼칠 수 있고 제공되는 수명을 감소시킬 수 있기 때문에 제 1 하드마스크층(40)을 신뢰성있는 반도체 디바이스가 보장되는 위치에 유지시키는데 있다. 선호되는 CMP 공정은 본 명세서에서 참조로 인용되는 랜더스(Landers)의 미국 특허 제5,676,587호에 개시되는 2-스텝 공정이다. 이 공정에서, 금속(130)은 라이너(135)에 대해 선택적인 제 1 CMP 공정에 의해 제거된다. 제 2 CMP 공정은 라이너(135)를 제거하는데 사용된다. 본 발명의 바람직한 실시예는, 또한 제 3 하드마스크층(60)과 제 2 하드마스크(50)뿐만 아니라 라이너(135)를 제거하지만 제 1 하드마스크층(40)은 제거하지 않는 제 2 CMP 공정을 더 포함한다.
상기 CMP 공정 이후에, 전도체(130)와 제 1 하드마스크(40)가 또다른 상호 접속층에 대한 에치 정지층으로 기능할 수 있는 캡 물질층(150)에 의해 완전히 덮여지도록 구조체를 덮여 씌우는 것이 바람직하다. 또한, 이러한 캡 물질층은 또한 상호 접속 구조체 내에서의 이동을 방지하도록 금속(130)에 대한 확산 장벽으로서 기능하기도 한다. 선호되는 캡 물질은 대략 10-200㎚의 범위의, 바람직하게는 대략 35㎚의 두께를 갖는 실리콘 니트라이드막이다. 벌크의 낮은 k의 ILD(30) 위에 존재하는 낮은 k의 하드마스크층(40)은 캡 물질층(150)의 증착시 벌크의 낮은 k의 ILD(30)를 보호하는 역할을 한다. 선호되는 제 2 캡 물질은 대략 10-100㎚의 범위의 두께, 바람직하게는 50㎚ 두께를 갖는 BLoKTM이다. BLoKTM의 장점은 실리콘 니트라이드보다는 낮은 비유전율을 갖는다는 것이다.
본 발명의 제 2 실시예는 3-층 하드마스크층을 갖는 이중 대머신 구조체를 포함하며 또한 매립된 에치 정지층을 더 포함하는데, 이는 도 11 및 도 12에 도시되고 있다. 도 11에서는, 벌크의 낮은 k의 ILD가 두개의 부분, 즉 대략 100-2000㎚의 두께를 갖는 하부 ILD층(32)과, 대략 100-2000㎚의 두께를 갖는 상부 ILD층(36)으로 분리된다는 것을 제외하고는 도 1에 도시된 것과는 유사한 구조체를 도시하고 있다. 두개의 ILD층(32, 36)은 대략 10-200㎚의 두께를 갖는 매립된 에치 정지층(34)에 의해 분리된다. 상기 상부 및 하부 ILD층은 동일한 물질을 가져야 할 필요는 없다. 그것들은 상이한 물질일 수 있으며, 일부의 경우에는 두개의 상이한 물질을 사용하는 것이 효과적이기도 하다. 가령, 하부 ILD층보다 더 강하지만 높은 k의 물질을 사용함으로써 기계적인 강도를 위해 비아 레벨에서 일부의 비유전율의 감소를 트레이드 오프(trade off)하는 것이 효과적이다.
매립된 에치 정지증(34)은 제 1 하드마스크층(40)과 제 2 하드마스크층(50)의 조합된 두께에 비해 비교적 얇으며, 도 6과 관련하여 논의된 제 1 및 제 2 하드마스크층을 에치하는데 사용되는 동일한 화학 기법으로 에칭될 수 있도록 선택된다. 바람직하게도, 매립된 에치 정지층(34)은 대략 15㎚의 두께를 갖는 PECVD 실리콘 니트라이드이지만 에치 정지층(20)에 대해 전술한 동일 물질을 포함할 수 있다. 다른 선호되는 매립된 에치 정지층은 TMCTS로부터 증착되는 대략 15㎚의 두께를 갖는 OSG SiCOH막이다. 매립된 에치 정지층(34)은 벌크의 낮은 k의 ILD의 균일한 에칭을 위한 수단을 제공한다.
도 12에서, 구조체는 비아(125)가 매립된 에치 정지층(34)상에서 정지할 때까지 제 1 실시예와 관련하여 기술한 것과 유사한 방식으로 에칭된다. 그 에칭은 매립된 에치 정지층(34)과 에치 정지층(20)을 관통하여 지속된다. ILD(32)의 두께가 ILD(36)의 두께보다 더 크게 됨에 따라, 비아 에치는 비아(125)가 에치 정지층(20)에 도달될 때까지 하부 ILD층(32)을 완전히 관통하여 전사되도록 충분한 (라인층 ILD(36)상의) 오버 에칭을 포함하여야 하지만, 라인 레벨층(90)은 매립된 에치 정지층(34)에 도달될 때까지 에칭되고 그 후 어떠한 다른 에칭도 중단한다. 전술한 에치 정지층(20)에 대한 에칭 조건은 또한 도 12에 도시된 구조체를 형성하도록 매립된 에치 정지층(34)을 에칭하는데 사용될 수 있다.
본 발명의 제 3 실시예는 도 13에 도시되며, 2-층 하드마스크층을 갖는 이중 대머신 구조체를 포함하고 있다. 도 13의 구조체는 제 1의 비유전율의 하드마스크층이 생략되는 것을 제외하고는 도 1의 구조체와 유사하다. 제조는, CMP 공정에 대한 조건이 구조체 내에 하드마스크층(50)을 영구적으로 남겨 두면서 하드마스크층(60)은 제거되도록 선택된다는 것을 제외하고는 도 1 내지 도 10과 관련하여 기술된 것과 유사한 방식으로 진행된다. 이러한 구조체는 종래 기술의 구조체보다는 많은 우수한 장점을 가지며, 중첩 에러에 대한 오차 허용도, 리소그래피 재작업 기능, 고성능, 저코스트 및 물리적 구조체의 실행 가능성을 제공하면서 유기적인 벌크의 낮은 k의 ILD(30)를 사용할 수 있도록 되어 있다. 이 실시예에서 선호되는 2-층 하드마스크는 대략 35㎚의 두께를 갖는 PECVD 실리콘 니트라이드층(하드마스크층(50))과, 대략 150㎚의 두께를 갖는 PECVD 실리콘 디옥사이드층(하드마스크층(60))을 포함하고 있다.
제 4 실시예는 도 14에 도시되며, 도 1 및 도 13에 도시된 구조체와 유사한 매립된 에치 정지층을 더 포함하는 2-층 하드마스크를 갖는 이중 대머신 구조체를 포함하고 있다. 도 13에서와 마찬가지로, 낮은 비유전율의 하드마스크층(40)은 생략되고 있다. 그러나, 도 11과 유사하게, 벌크의 낮은 k의 ILD는 두개의 부분, 즉 매립된 에치 정지층(34)에 의해 분리되는 하부 ILD층(32)과 상부 ILD(36)으로 이루어진다. 패터닝은, 최종적인 구조체 내에 하드마스크층(50)은 영구적으로 유지되면서 하드마스크층(60)은 제거되는 것을 제외하고는 전술한 것과 동일하게 진행된다.
제 5 실시예는 3-층 하드마스크를 갖는 단일 대머신 구조체를 포함하고 있다. 도 15는 벌크의 낮은 k의 ILD(30)가 원하는 라인 레벨의 두께를 가지며 에치 정지층(20)이 선택적인 것을 제외하고는 도 1의 이중 대머신 구조체와 유사한 구조체를 도시하고 있다. 포토레지스트층(80)이 패턴화되고 에칭되며, 그 패턴은 제3 하드마스크층(60)과 비반사성 코팅층(70) 내로 에칭된다. 또한, 제 3 하드마스크층(60)과 비반사성 코팅층(70)의 원하지 않는 부분을 제거하기 위한 플라즈마 에칭 조건은, 제 2 하드마스크층(50)이 악영향을 받지 않도록 선택된다. 제 2 하드마스크층(50)의 물질은, 제 3 하드마스크층(60)의 패터닝 이후에 사용되는 포토레지스트 제거 공정에 의해 악영향을 받지 않도록 선택된다. 주목할 것은, 제 2 하드마스크층(50)이 낮은 k의 물질을 포함하는 제 1 하드마스크층(40)을 이미지(90)를 형성하는 하드마스크 이미지 전사와 같은 공정으로의 노출로부터 보호하고 포토레지스트 스트립 공정으로부터 보호하며, 이들 두 공정은 제 1 하드마스크층(40)에 손상을 입혀 그 비유전율을 바람직스럽지 않는 방식으로 증가시킨다.
에칭 공정은 도 16에 도시된 바와 같이 지속되는데, 여기서 패턴 이미지는 제 2 하드마스크층(50)과 제 1 하드마스크층(40)으로 전사된다. 패턴은 또한 도 7의 방법 단계와 유사하게 벌크의 낮은 k의 ILD(30) 내로 에칭된다. 만약 선택적인 에치 정지층(20)이 도 8에서와 마찬가지로 사용된다면, 에치 정지층도 또한 에칭될 것이지만 세정 단계를 필요로 할 것이다. 금속화 공정은 도 9에서와 같이 진행되며 이후에 과도 금속을 제거하는 CMP 공정이 행해진다.
도 17에 도시된 제 6 실시예는 2-층 하드마스크를 갖는 단일 대머신 구조체를 포함하며, 그 구조체는 에치 정지층(20)을 갖거나 갖지 않는 낮은 비유전율의 하드마스크층(40) 내에서 생략되었다. 벌크의 낮은 k의 ILD(30)는 바람직하게는 유기 스핀온 폴리머 SiLKTM를 포함하며, 기판(10)과 만약 존재할 경우의 에치 정지층(20) 위에 증착된다. 벌크의 낮은 k의 ILD(30) 위에 증착되는 것은 바람직하게도 대략 35㎚ 두께를 갖는 PECVD 실리콘 니트라이드를 포함하는 제 1 하드마스크층(40)과, 대략 150㎚의 두께를 갖는 PECVD 실리콘 디옥사이드를 포함하는 제 2 하드마스크층(50)과, 비반사성 코팅층(70)과, 포토레지스트(80)이다. 상기 구조체는 다음에 전술한 바와 같이 패터닝되고 에칭된 후, 금속화층이 충진되고 평탄화된다.
도 18에 도시된 2-층 하드마스크를 갖는 단일 대머신 구조체를 포함하는 제 7 실시예에서, 제 3 하드마스크층(60)이 생략되어 몇몇의 성능 개선을 가져온다. 도 18의 구조체는 에치 정지층(20)을 갖거나 갖지 않는 기판과, 유기 스핀온 폴리머 SiLKTM를 포함하는 벌크의 낮은 k의 ILD(30)와, 대략 50㎚의 비정질의 수소화 실리콘 카바이드 BLoKTM혹은 대략 50㎚의 TMCTS로부터 증착되는 SiCOH와 같은 OSG를 포함하는 제 1 하드마스크층(40)과, 대략 70㎚의 두께를 갖는 PECVD 실리콘 니트라이드를 포함하는 제 2 하드마스크층(50)을 포함하고 있다. 그 구조체는 다시 전술한 바와 같은 본 발명에 따라 패터닝되고 에칭되며, 금속화물이 채워지고 평탄화된다. 도 19에 도시된 바와 같이, 포토레지스트층(80) 내의 패턴(200)은 먼저 종래의 플라즈마 에치 공정을 통해 비반사성 코팅층(70)상으로 전사된다. 이어서, 제 2 하드마스크층(50)과 낮은 비유전율의 하드마스크층(40)은 포토레지스트 패턴 사이즈가 보다 작은 제 2 이미지(210)로서 하드마스크내에 전사되도록, 하드마스크 물질내에 기울기를 생성하는 모든 막을 관통하는 에칭 공정을 통해 에칭된다. 상기 방법과 구조체는 제 2 이미지(210)가 제 1 이미지(200)보다 크거나 같을 때 유효하지만, 제 2 이미지(200)가 더욱 더 작다고 하는 장점을 가진다. 보다 작은 피처는 디바이스의 고장을 야기하는 쇼트에 걸리기가 쉽지 않고, 피처간의 분리 증가는 피처간의 용량성 결합을 감소시킨다. 비반사성 코팅층(70)은 어플라이드 머티리얼사의 모델 IPS의 플라즈마 에처에 의해 다음과 같은 조건, 즉 대략 1-100 mTorr의 압력에서 0-1400 와트로 바이어스된, 0-1000와트의 내부 전력원과 400-2500와트의 외부 전력원과, 0-500 sccm Ar, 0-20 sccm C4F8, 0-100 sccm C2F6, 0-100 sccm CHF3, 0-100 sccm CF4, 0-100 sccm O2, 0-100 sccm N2, 0-100 sccm CO, 0-100 sccm CO2를 사용하여 에칭된다. 하드마스크층들도 또한 동일한 조건으로 에칭될 수 있다.
보다 작은 제 2 이미지(210)는 하드마스크층(40, 50)으로부터 벌크의 낮은 비유전율의 레벨간 유전체(30)내로 전사된다. 포토레지스트층(80)과 비반사성 코팅층(70)은 벌크의 낮은 k의 ILD(30)의 에칭시 혹은 분리 공정 단계시에 제거될 수 있다. 만약 에치 정지층(20)이 존재한다면, 그것은 전술한 바와 같은 세정 공정에 의해 에칭되어야만 한다. 금속화 및 평탄화 공정은 전술한 도 9와 관련하여 기술된 바와 같이 행해진다. 주목할 것은, 이 실시예가 포토레지스트(80)와 비반사성 코팅 물질층을 바람직하게도 낮은 비유전율의 레벨간 유전체 물질의 플라즈마 에칭시에 제거하는 통합 공정을 제공한다는 것이다.
본 발명에 따르면, 영구 보호 하드마스크를 통해 반도체 디바이스 내의 낮은 비유전율을 갖는 메인 유전체의 유전체 특성을, 바람직하지 않은 비유전율의 증가, 바람직하지 않은 전류 누설량의 증가, 및 후속 처리 단계 동안 표면 스크래칭(scratching)으로부터의 낮은 디바이스 수율(device yield)로부터 보호할 수 있다.
본 발명은 특정 실시예와 관련하여 기술되었지만 당해 기술 분야의 당업자라면 기술된 내용의 범위 내에서 여러 변형을 가할 수 있을 것이라는 것을 분명히 알 수 있다. 따라서, 첨부되는 특허청구범위는 본 발명의 사상과 범위 내에서 여러 변형을 포함할 것이라는 것을 알아야 한다.

Claims (30)

  1. 반도체 물질의 처리시 반도체 물질 상의 낮은 비유전율의 층을 보호하는 방법에 있어서,
    ① 반도체 물질과 선택적으로 그 위의 에치 정지층을 포함하는 기판을 제공하는 단계와,
    ② 상기 반도체 물질 위에 벌크의 낮은 비유전율 물질을 증착하는 단계와,
    ③ 상기 벌크의 낮은 비유전율 물질 위에 낮은 비유전율의 물질을 포함하는 제 1 하드마스크층을 증착하는 단계와,
    ④ 상기 제 1 하드마스크층 위에 희생의 제 2 하드마스크층을 증착하는 단계와,
    ⑤ 상기 반도체 물질과, 상기 하드마스크 층들과, 상기 벌크의 낮은 비유전율의 물질을 후속적으로 처리하는 단계와,
    ⑥ 상기 벌크의 낮은 비유전율의 물질 위에 상기 제 1 하드마스크층을 영구적으로 유지하면서 상기 제 2 하드마스크층을 제거하는 단계를 포함하며,
    상기 제 1 하드마스크층 물질은 후속 처리시 상기 벌크의 낮은 비유전율 물질의 비유전율의 변경을 실질적으로 막기 위해 상기 벌크의 낮은 비유전율의 물질을 보호하는
    반도체 물질 상의 낮은 비유전율층 보호 방법.
  2. 제 1 항에 있어서,
    제 1 하드마스크층을 증착하는 단계는 대략 2.5-8.0의 비유전율을 갖는 낮은 비유전율 물질을 증착하는 단계를 포함하는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 하드마스크층을 증착하는 단계는 실리콘 니트라이드, 실리콘 카바이드, 비정질 수소화 실리콘 카바이드, 실리콘 카바이드 니트라이드, 오르가노 실리케이트 글래스(organo-silicate glass), 실리콘 리치 옥사이드(silicon rich oxide), 실리콘 디옥사이드, 테트라에틸오소실리케이트, 포스포실리케이트 글래스, 유기 실록산 폴리머, 카본 도핑 실리케이트 글래스, 수소 도핑 실리케이트 글래스, 실세스퀴옥산 글래스(silsesquioxane glass), 스핀온 글래스(spin-on glass), 혹은 플루오르화 실리케이트 글래스(fluorinated silicate glass)를 증착하는 단계를 포함하는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  4. 제 1 항에 있어서,
    제 1 하드마스크층을 증착하는 단계는 대략 10-200㎚의 두께를 갖는 제 1 하드마스크층을 증착하는 단계를 포함하는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  5. 제 1 항에 있어서,
    상기 희생적인 제 2 하드마스크층 위에 희생적인 제 3 하드마스크층을 증착하는 단계를 더 포함하되, 상기 제 3 하드마스크층은 후속 처리시에 제거되는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  6. 제 1 항에 있어서,
    상호 접속 구조체를 제조하는 후속 처리 단계는 상기 하드마스크층들과 벌크의 낮은 비유전율 물질 내에 개구를 형성하고, 그 개구부를 금속으로 채워 기판에서부터 상기 제 1 하드마스크층 위의 영역에까지 전기적 전도성 접속부를 형성하는 단계를 포함하는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  7. 제 6 항에 있어서,
    상호 접속 구조체 내의 과도한 금속을 제거하기 위한 화학 기계적 연마(CMP)를 수행하는 단계 ― 상기 벌크의 낮은 비유전율 물질은 바람직하지 않은 비유전율의 증가와, 바람직하지 않는 누설량의 증가와, 상기 제 1 하드마스크층에 의한 스크래칭으로 인한 불량한 수율(yield) 감소로부터 보호됨 ― 를 더 포함하는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 하드마스크층을 증착하는 단계는 하나의 전구체 물질을 이용한 단일의 증착 단계와, 상이한 비유전율을 갖는 두개의 막을 제공하는 증착 조건을 변경하는 단계를 포함하는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  9. 제 1 항에 있어서,
    상기 반도체 물질의 후속 처리 단계시 상기 벌크의 낮은 비유전율 물질은 노출되지 않는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  10. 제 1 항에 있어서,
    매립된 에치 정지층을 상기 벌크의 낮은 비유전율 물질 내에 제공하여 상기 벌크의 낮은 비유전율 물질을 하부 및 상부로 분할하는 단계를 더 포함하는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  11. 제 10 항에 있어서,
    매립된 에치 정지층을 상기 벌크의 낮은 비유전율 물질 내에 제공하는 단계에서, 상기 벌크의 낮은 비유전율 물질은 상부와는 상이한 조성물을 갖는 하부를 포함하는 반도체 물질 상의 낮은 비유전율층 보호 방법.
  12. 상호 접속 구조체를 형성하는 방법에 있어서,
    ① 반도체 기판을 제공하는 단계와,
    ② 상기 반도체 기판 위에 벌크 유전체 물질을 증착하는 단계와,
    ③ 상기 벌크 유전체 물질의 비유전율과 실질적으로 동일한 비유전율을 갖는 제 1 하드마스크층을 증착하는 단계와,
    ④ 상기 제 1 하드마스크층 위에 제 2 하드마스크층을 증착하는 단계와,
    ⑤ 상기 제 2 하드마스크층 위에 제 3 하드마스크층을 증착하는 단계와,
    ⑥ 상기 하드마스크층들과 벌크 유전체 물질을 관통하는 하나 이상의 비아(via)를 에칭하는 단계와,
    ⑦ 상기 비아 내에 전도성 물질을 증착하는 단계와,
    ⑧ 화학 기계적 평탄화에 의해 상기 전도성 물질의 잉여 부분을 제거하는 단계―여기서 상기 제 3 및 제 2 하드마스크층이 동시에 제거됨―와,
    ⑨ 상기 제 1 하드마스크층을 유지하는 단계를 포함하는
    상호 접속 구조체 형성 방법.
  13. 제 12 항에 있어서,
    상기 반도체 기판과 상기 벌크 유전체 물질 사이에 에치 정지층을 제공하는 단계와, 하나 이상의 비아를 에칭할 때 상기 에치 정지층을 통해 에칭하고 상기 비아 내로 전도성 물질을 증착하기 이전에 세정하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
  14. 제 12 항에 있어서,
    매립된 에치 정지층을 상기 벌크의 낮은 비유전율 물질 내에 제공하여 상기 벌크의 낮은 비유전율 물질을 하부 및 상부로 분할하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
  15. 제 14 항에 있어서,
    매립된 에치 정지층을 상기 벌크의 낮은 비유전율 물질 내에 제공하는 단계에서, 상기 벌크의 낮은 비유전율 물질은 상부와는 상이한 조성물을 갖는 하부를 포함하는 상호 접속 구조체 형성 방법.
  16. 제 14 항에 있어서,
    매립된 에치 정지층을 상기 벌크의 유전체 물질 내에 제공하는 단계는 상기 벌크의 유전체를 상부 및 하부로 분할하는 단계를 포함하되, 상기 상부는 상기 하부보다 더 두꺼우며, 상기 하나 이상의 비아를 에칭하는 단계는 상기 벌크의 유전체 물질의 상부의 하나 이상의 비아를 상기 매립된 에치 정지층에까지 에칭하고, 상기 매립된 에치 정지층의 일부를 제거하고, 상기 벌크의 유전체 물질의 하부를 에칭하는 단계를 포함하는 상호 접속 구조체 형성 방법.
  17. 제 12 항에 있어서,
    상기 비아 내로 전도성 물질을 증착하기 이전에 상기 비아 내로 확산 장벽을 증착하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
  18. 제 12 항에 있어서,
    상기 제 1, 제 2, 제 3 하드마스크층을 증착하는 단계는, 상기 하드마스크층들의 비유전율을 변경시키도록 증착 조건을 변경하는 동안 단일 전구체가 사용되도록, 단일 증착 단계에서 행해지는 상호 접속 구조체 형성 방법.
  19. 제 12 항에 있어서,
    상기 하드마스크층을 관통하여 상기 벌크의 유전체 물질 내로 하나 이상의 라인을 에칭하는 단계를 더 포함하는 상호 접속 구조체 형성 방법.
  20. 벌크 유전체 물질이 바람직하지 않는 비유전율의 변경으로부터 보호되는 중간(intermediate) 반도체 디바이스에 있어서,
    ① 기판과,
    ② 상기 기판 위에 증착되는 벌크 유전체 물질과,
    ③ 상기 벌크 유전체 물질 위에 증착된 벌크 유전체와 실질적으로 유사한 비유전율을 갖는 제 1 하드마스크층과,
    ④ 상기 중간 반도체 내의 상호 접속 구조체 형성시에 제거되도록 적응되는 제 2 하드마스크층을 포함하는
    중간 반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 제 2 하드마스크층 위에 증착된 제 3 하드마스크층을 더 포함하되, 상기 제 3 하드마스크층은 중간 반도체 내의 상호 접속 구조체 형성시에 제거되도록적응되는 중간 반도체 디바이스.
  22. 제 20 항에 있어서,
    상기 기판과 상기 벌크 유전체 물질 사이에 배치되는 에치 정지층을 더 포함하는 중간 반도체 디바이스.
  23. 제 20 항에 있어서,
    상기 벌크 유전체 물질을 상부 및 하부로 분할하는 매립된 에치 정지층을 더 포함하되, 상기 매립된 에치 정지층은 상기 벌크 유전체 물질의 후속 에칭시 균일한 깊이를 제공하도록 적응되는 중간 반도체 디바이스.
  24. 상호 접속 구조를 갖는 반도체 기판 구조체에 있어서,
    ① 기판과,
    ② 상기 기판 위에 배치된 벌크 유전체 물질과,
    ③ 후속 처리시 벌크 유전체 물질의 바람직하지 않는 비유전율의 변화로부터 벌크 유전체 물질을 보호하도록 벌크 유전체 물질과 실질적으로 유사한 비유전율을 갖는 물질의 하드마스크층과,
    ④ 상기 하드마스크층 위의 영역에서부터 상기 하드마스크층과 벌크 유전체 물질 내에 형성된 개구를 관통하여 기판 내의 콘택트 디바이스에까지 연장되어 있는 상호 접속 구조체를 포함하는
    반도체 기판 구조체.
  25. 제 24 항에 있어서,
    상기 하드마스크층은 대략 2.5-8.0의 비유전율을 갖는 반도체 기판 구조체.
  26. 제 24 항에 있어서,
    상기 하드마스크층은 실리콘 니트라이드, 실리콘 카바이드, 비정질 수소화 실리콘 카바이드, 실리콘 카바이드 니트라이드, 오르가노 실리케이트 글래스(organo-silicate glass), 실리콘 리치 옥사이드(silicon rich oxide), 실리콘 디옥사이드, 테트라에틸오소실리케이트, 포스포실리케이트 글래스, 유기 실록산 폴리머, 카본 도핑 실리케이트 글래스, 수소 도핑 실리케이트 글래스, 실세스퀴옥산 글래스(silsesquioxane glass), 스핀온 글래스(spin-on glass), 혹은 플루오르화 실리케이트 글래스(fluorinated silicate glass)를 포함하는 반도체 기판 구조체.
  27. 제 24 항에 있어서,
    상기 하드마스크층은 대략 10-200㎚의 두께를 갖는 반도체 기판 구조체.
  28. 제 24 항에 있어서,
    상기 제 1 하드마스크층 위에는 제 2 하드마스크층이 증착되며, 상기 제 2 하드마스크층은 상호 접속 구조체의 형성시 제거되는 반면 상기 디바이스 내의 상기 제 1 하드마스크층은 영구적으로 유지되는 반도체 기판 구조체.
  29. 제 28 항에 있어서,
    상기 제 1 하드마스크층 위에는 제 2 및 제 3 하드마스크층이 증착되며, 상기 제 2 및 제 3 하드마스크층은 상호 접속 구조체의 형성시 제거되는 반면 상기 디바이스 내의 상기 제 1 하드마스크층은 영구적으로 유지되는 반도체 기판 구조체.
  30. 제 28 항에 있어서,
    상기 상호 접속 구조체는 상기 하드마스크층들과 상기 벌크의 낮은 유전체물질 내의 개구를 포함하며, 이 개구에는 상기 기판에서 상기 제 1 하드마스크층 위의 영역에까지 전기 전도성 접속부를 형성하는 금속이 채워지는 반도체 기판 구조체.
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