KR100282073B1 - 반도체장치제조방법 - Google Patents
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Abstract
본 발명은 마스크 형성 공정 수를 감소시킴으로써, 생산 사이클을 단축시키고 수율을 향상시킬 수 있는 반도체 장치 제조 방법을 제공한다.
본 발명에 의하면, 반도체 기판 상에 층간 절연막, 티타늄막 및 질화 티타늄막을 형성하고, 질화 티타늄막 상에 텅스텐막을 형성한 후, 이 텅스텐막 보다 더 좁은 영역의 텅스텐막 상에만 실리카막을 선택적으로 형성하고, 이 실리카막을 에칭 마스크로하여 텅스텐막의 노출된 영역을 제거한 후, 실리카막 및 텅스텐막을 제거한다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 반도체 기판의 에지부에서 막을 제거하는데 사용하기 적합한 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 소형화에 대한 최근의 추세에 따라, 관통홀의 직경이 더 작아지게 되어, 스퍼터링 등과 같은 종래의 방법에 의해 각 관통홀에 도전성 물질을 균일하게 형성하는 것이 어렵다. 이러한 점에서, 최근에는 저압 화학 증착 (low pressure chemical vapor deposition; LPCVD) 방식을 사용한 텅스텐 매립 방법이 널리 사용되고 있다.
텅스텐 매립 방법은, 관통홀에만 텅스텐을 남겨두기 위해, 건식 에칭에 의해 형성된 텅스텐막의 에치백 (etch-back) 을 실행하는 공정이나, 또는 화학기계연마(Chemical and Mechanical Polishing; CMP) 에 의해 텅스텐을 제거하는 공정을 포함한다. 현재, 반도체 장치의 표면의 평탄화에 대한 요구 때문에, 후자의 공정이 더 많은 주목을 받고 있다.
텅스텐 매립 방법으로 후자의 공정을 사용하면, 실리콘 웨이퍼와 같은 반도체 기판의 측부 (이하, ″베벨부 (bevel portion)″ 라 칭함) 에 형성된 텅스텐을 정확하게 제거할 수 없다. 베벨부 상에 잔존하는 텅스텐은 후속 공정에서 박리 (peal off) 또는 분리 (separation) 되어, 반도체 기판의 표면에 부착됨으로써, 수율을 감소시킨다.
이러한 단점을 극복하기 위한 하나의 공지의 수단이, 예컨대 일본국 특개평 2-142115호에 기재되어 있다. 이 공보에 개시되어 있는 기술은, 전공정에서 형성된 막의 에지간격폭 (edge separation width) 보다 후공정에서 형성된 막의 에지간격폭을 더 좁게 형성하여, 전공정에서 형성된 막의 에지부가 분리되는 것을 방지한다.
도 1a 내지 1e는 반도체 기판의 베벨부 상에 형성된 막을 제거하는 공정을 도시한 요부의 횡단면도이다.
먼저, 실리콘 웨이퍼 같은 반도체 기판 (31) 상에 형성된 층간절연막 (32) 상에 장벽 금속으로서 작용하는 티타늄막(33) 및 질화 티타늄막 (34) 을 금속화 기술을 사용하여 증착한다. 그 후, 질화 티타늄막 (34) 상에 텅스텐막 (35) 을 LPCVD 방식에 의해 증착한다 (도 1a 참조). 다음으로, 텅스텐막 (35) 상에 포토레지스트 (36) 을 도포한 후, 반도체 기판의 주변부만을 노광하여 주변부의 포토레지스트를 제거한다 (도 1b 참조). 그런 다음, 반도체 기판 (31) 의 주변부의 노출된 텅스텐막 (35) 을 건식 에칭에 의해 제거한다 (도 1c 참조). 그 후, 포토레지스트 (36) 를 제거한다 (도 1d 참조). 마지막으로, 텅스텐막 (35) 을 CMP 법에 의해 연마하여 제거한다. (도 1e 참조).
그러나 상술한 종래 기술은 다음과 같은 문제점을 가진다.
종래 기술은 반도체 기판의 주변부 상에 있는 텅스텐막 (35) 의 일부를 제거하기 위한 에칭 마스크로써 포토레지스트를 사용하기 때문에, 즉 종래 기술은 포토리소그라피 기술을 사용하기 때문에, 반도체 기판의 주변부에 있는 텅스텐막 (35) 의 일부를 제거하는데, 포토레지스트 도포 공정, 노광 공정, 및 현상 공정 등의 다단계 공정이 요구된다. 이것은 생산 사이클을 연장시킨다. 종래 기술은 상술한 바와 같은 반도체 기판의 주변부를 제거하기 위한 다단계 공정을 포함하기 때문에, 반도체 기판의 표면에 부착하는 파티클 (particles) 의 량을 증가시킴으로써 수율을 감소시킨다.
따라서, 본 발명의 목적은, 마스크 형성 공정 수를 감소시킴으로써, 생산 사이클을 단축시키고 수율을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 양태에 의하면, 반도체 장치 제조 방법은, 반도체 기판 상에 일부가 제거될 막을 형성하는 공정; 잔존하게 될 막의 부분에 실리카막을 형성하는 공정; 실리카막을 에칭 마스크로 사용하여, 막의 일부를 제거하는 공정; 및 실리카막을 제거하는 공정을 포함한다.
본 발명의 제 2 양태에 의하면, 반도체 기판 상에 일부가 제거될 텅스텐막을 형성하는 공정; 잔존하게 될 텅스텐막의 부분의 텅스텐막 상에 실리카막을 형성하는 공정; 실리카막을 에칭 마스크로 사용하여 텅스텐막의 일부를 제거하는 공정; 및 실리카막을 제거하는 공정을 포함하는 반도체 장치 제조 방법이 제공된다.
본 발명에 의하면, 반도체 기판의 주변부를 제거하기 위한 에칭 마스크로써 포토 레지스트를 사용하는 종래 기술과 달리, 제거될 막 또는 텅스텐막의 일부를 실리카막을 에칭 마스크로 사용하여 제거하기 때문에, 본 발명은 포토레지스트 도포 공정, 노광 공정, 및 현상 공정 등의 다단계 공정이 불필요하므로, 공정수를 감소시킬 수 있다. 이에 따라, 생산 사이클을 단축시킬 수 있다. 또한, 감소된 공정 수는 반도체 기판 표면에 부착될 수 있는 파티클량을 감소시키므로, 수율을 향상시킨다.
도 1a 내지 1e는 종래 기술에 따른 반도체 기판의 베벨부에 형성된 막을 제거하는 공정을 도시한 횡단면도이며, 여기서 도 1a는 반도체 기판 상에 형성된 티타늄막, 질화 티타늄막 및 텅스텐막을 도시하며, 도 1b는 텅스텐막 상에 포토 레지스트가 도포된 후 반도체 기판의 주변부의 포토 레지스트의 제거를 도시하며, 도 1c는 반도체 기판의 주변부 상의 텅스텐막의 부분의 제거를 도시하며, 도 1d는 포토 레지스트가 제거된 반도체 장치를 도시하며, 도 1e는 텅스텐막이 연마 제거된 반도체 장치를 도시하며;
도 2a 내지 2e는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 공정을 도시한 횡단면도이며, 여기서 도 2a는 반도체 기판 상의 층간 절연막 상에 형성된 티타늄막, 질화 티타늄막 및 텅스텐막을 도시하며, 도 2b는 텅스텐막 상에 형성된 실리카막을 도시하며, 도 2c는 기판의 에지부 상의 텅스텐막의 부분의 제거를 도시하며, 도 2d는 실리카막이 제거된 반도체 장치를 도시하며, 도 2e는 텅스텐막이 제거된 반도체 장치를 도시하며; 그리고
도 3a 및 3b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정을 도시한 횡단면도이며, 여기서 도 3a는 기판의 에지부 상의 텅스텐막의 부분의 제거를 도시하며, 도 3b는 실리카막 및 텅스텐막이 제거된 반도체 장치를 도시한다.
※ 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 층간 절연막
3 : 티타늄막 4 : 질화 티타늄막
5 : 텅스텐막 6 : 실리카막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
(제 1 실시예)
도 2a 내지 2e는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 요부의 횡단면도이다. 제조 과정을 단계별로 상세하게 설명한다.
먼저, 실리콘 웨이퍼와 같은 반도체 기판 (1) 상에 형성된 층간 절연막 (2) 상에 티타늄막 (3) 및 질화 티타늄막 (4) 을 순차적으로 형성한다. 티타늄막(3) 및 질화 티타늄막 (4) 은, 예컨대 300 내지 400 ℃의 온도, 3 내지 5 mTorr의 압력, 및 2 내지 3 KW의 전력의 조건 하에서, 금속화 기술을 사용하여 증착한다. 그 후, 질화 티타늄막(4) 상에 텅스텐막 (5) 을 형성한다 (도 2a 참조).
이 경우, 텅스텐막 (5) 은, 수 내지 수 십 Torr 의 압력 하에서, 예컨대 400 내지 600 ℃의 온도, 및 예컨대 1 내지 2 의 WF6/SiH4유량비를 갖는 WF6및 SiH4가스를 사용하고, 80 내지 120 Torr의 압력 하에서, 예컨대 400 내지 500 ℃의 온도, 및 예컨대 0.1 내지 0.2 의 WF6/H2유량비를 갖는 WF6및 H2가스를 사용하여, LPCVD 방식에 의해 형성한다.
다음으로, 스핀 코터 (spin coater) 의 회전 테이블 (미도시) 상에 반도체 기판 (1) 을 놓고 회전시키는 동안, 예컨대 2,000 내지 5,000 rpm의 회전속도로 스핀 코터를 회전시키고, 예컨대 0.1 내지 0.3 초의 스핀 가속 시간의 조건 하에서, 적당량, 예컨대 수 cc 의 액상 실리카 (silicic anhydride : 무수 규산) 를 반도체 기판 (1) 상의 텅스텐막 (5) 상에 적하시켜, 실리카막을 형성한다 (도 2b 참조). 텅스텐막 (5) 상에 실리카막 (6) 을 형성할 때, 반도체 기판(1)을 회전시키는 동안, 노즐 (미도시) 로부터 소정의 거리로 반도체 기판 (1) 의 에지로부터 안쪽으로 반도체 기판 (1) 의 일부에, 이소프로필 알콜(IPA), 부틸 아세테이트 또는 그런 종류의 다른 물질 등을 주입함으로써, 반도체 기판 (1) 의 주변부 상의 실리카막 (6)을 제거한다.
다음으로, 실리카막 (6) 을 에칭 마스크로하여 20 내지 50 Pa의 압력 하에서 예컨대 300 내지 600 W 의 전력으로, 예컨대 5 내지 20 의 SF6/O2유량비를 갖는 SF6및 O2가스를 사용하여, 건식 에칭에 의해 에칭 마스크로써의 실리카막 (6) 과 함께 텅스텐막 (5) 을 제거한다 (도 2c 참조). 그 후, 텅스텐막 (5) 상에 형성되어 있는 실리카막 (6) 을 에칭에 의해 제거한다 (도 2d 참조).
마지막으로, 예컨대 10 내지 100 rpm에서 최적의 하중 (load) 및 이면(裏面)압력 (back pressure) 하에서 CMP 에 의해 질화 티타늄막 (4) 상에 형성된 텅스텐막 (5) 을 제거한다 (도 2e 참조).
상술한 바와 같은 제 1 실시예에 의하면, 반도체 기판 (1) 의 에지부 (측부) 상의 텅스텐막 (5) 의 부분을 제거할 때, 주변부가 제거된 실리카막 (6) 을 에칭 마스크로 사용하기 때문에, 마스크를 형성하는데 단지 하나의 공정만이 요구된다. 따라서, 반도체 기판의 주변부 상에 있는 막의 부분을 제거하기 위한 에칭 마스크로써 포토레지스트를 사용하는 종래 기술과는 달리, 포토레지스트 도포 공정, 노광 공정, 및 현상 공정 같은 다단계 공정이 불필요하므로, 전체 공정수를 감소시킬 수 있다. 이에 따라, 생산 사이클을 단축시킬 수 있다.
제 1 실시예는 종래 기술과 비교하여 공정수를 감소시킬 수 있으므로, 더 많은 공정 수를 포함하는 종래 기술에서 빈번히 발생하는, 반도체 기판 표면 상의 파티클 부착을 극도로 억제할 수 있다. 그 결과, 수율을 향상시킬 수 있다.
(제 2 실시예)
도 3a 및 도 3b는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 공정을 나타내는 요부의 횡단면도이다. 제 2 실시예는, 이 후 설명하겠지만, 실리카막 (6) 및 텅스텐막 (5) 을 연속적으로 제거한다는 점에서 제 1 실시예와 상이하다. 이하, 제조 과정을 공정별로 상세하게 설명한다.
먼저, 제 1 실시예에서와 같이, 반도체 기판(1) 상에 형성된 층간절연막 (2) 상에 티타늄막 (3) 및 질화 티타늄막 (4) 을, 예컨대 300 내지 400 ℃의 온도, 3 내지 5 mTorr의 압력, 및 예컨대 2 내지 3 KW의 전력의 조건 하에서 금속화 기술을 사용하여 증착한다. 그 후, 질화 티타늄막 (4) 상에 텅스텐막 (5) 을 형성한다.
이 경우, 텅스텐막 (5) 은 수 내지 수 십 Torr의 압력 하에서, 예컨대 400 내지 600 ℃의 온도, 및 예컨대 1 내지 2 의 WF6/SiH4유량비를 갖는 WF6및 SiH4가스를 사용하고, 80 내지 120 Torr의 압력 하에서 예컨대 400 내지 500 ℃의 온도, 및 예컨대 0.1 내지 0.2 의 WF6/H2유량비를 갖는 WF6및 H2가스를 사용하여 LPCVD 에 의해 형성한다.
다음으로, 제 1 실시예에서와 같이, 스핀 코터 (spin coater) 의 회전 테이블 (미도시) 상에 반도체 기판 (1) 을 놓고 회전시키는 동안, 예컨대 2,000 내지 5,000rpm의 회전속도로 스핀 코터를 회전시키고, 예컨대 0.1 내지 0.3 초의 스핀 가속 시간의 조건 하에서, 적당량, 예컨대 수 cc 의 액상 실리카 (silicic anhydride : 무수 규산) 를 반도체 기판 (1) 상의 텅스텐막 (5) 상에 적하시켜, 실리카막을 형성한다. 텅스텐막 (5) 상에 실리카막 (6) 을 형성할 때, 반도체 기판 (1) 을 회전시키는 동안, 노즐 (미도시) 로부터 소정의 거리로 반도체 기판 (1) 의 에지로부터 안쪽으로 반도체 기판 (1) 의 일부에, 이소프로필 알콜(IPA), 부틸 아세테이트 또는 그런 종류의 다른 물질 등을 주입함으로써, 반도체 기판 (1) 의 주변부 상의 실리카막 (6)을 제거한다.
다음으로, 제 1 실시예에서와 같이, 20 내지 50 Pa의 압력 하에서 예컨대 300 내지 600 W 의 전력으로, 예컨대 5 내지 20 의 SF6/O2유량비를 갖는 SF6및 O2가스를 사용하여, 건식 에칭에 의해 에칭 마스크로써의 실리카막 (6) 과 함께 텅스텐막 (5) 을 제거한다 (도 3a 참조).
그 후, 예컨대 10 내지 100 rpm에서 최적의 하중 및 이면(裏面)압력 하에서 CMP 에 의해, 질화 티타늄막 (4) 상에 형성된 텅스텐막 (5) 및 실리카막 (6) 을, 연속적으로 제거한다 ( 도 3b 참조).
상술한 바와 같은 제 2 실시예에 의하면, 반도체 기판 (1) 의 에지부 (측부) 상의 텅스텐막 (5) 의 부분을 제거할 때, 제거된 주변부를 갖는 실리카막 (6) 을 에칭 마스크로서 사용하기 때문에, 마스크를 형성하는데 단지 하나의 공정만이 요구된다. 따라서, 반도체 기판의 주변부 상의 막의 부분을 제거하기 위해 에칭 마스크로서 포토레지스트를 사용하는 종래 기술과는 달리, 포토레지스트 도포 공정, 노광 공정, 및 현상 공정 같은 다단계의 공정이 불필요하므로, 전체 공정수를 감소시킬 수 있다. 이에 따라, 생산 사이클을 단축시킬 수 있다.
제 2 실시예는 종래 기술과 비교하여 공정수를 감소시킬 수 있으므로, 더 많은 공정 수를 포함하는 종래 기술에서 빈번히 발생하는 반도체 기판 표면 상의 파티클 부착을 극도로 억제할 수 있다. 그 결과, 수율을 향상시킬 수 있다.
질화 티타늄막 (4) 상에 형성된 텅스텐막 (5) 및 실리카막 (6) 을 동일 공정에서 (연속적으로) 제거하므로, 실리카막 (6) 만을 제거하는 공정도 삭감할 수 있다. 이에 따라, 생산 사이클을 더욱 단축시킬 수 있고, 반도체 기판 (1) 표면에 부착되는 파티클량을 감소시킬 수 있으므로, 더 높은 수율을 얻을 수 있다.
본 발명의 두 실시예만을 상세하게 설명하였지만, 구체적인 구성은 이 실시예에 한정되지 않고, 본 발명의 요지를 일탈하지 않는 범위에서의 설계의 변경 등이 가능하다. 예를 들면, 제 1 및 제 2 실시예에서는 질화 티타늄막 상에 텅스텐막 (5) 을 형성하나, 이것에 한정되지 않는다. 또한, 제 1 및 제 2 실시예에서 제공된 유량비, 온도, 압력, 회전수 등에 대한 특정치도 이것에 한정되지 않는다.
본 발명에 따른 반도체 장치 제조 방법은, 예컨대 텅스텐막의 막형성 영역 보다 더 좁은 영역에 실리카막을 형성하는 공정, 및 상술한 바와 같이 에칭 마스크로써 실리카막을 사용하여 텅스텐막이 노출되는 영역을 제거하는 공정을 포함하므로, 마스크 형성은 하나의 공정만을 포함한다. 이에 따라, 반도체 기판의 주변부를 제거하기 위한 에칭 마스크로써 포토레지스트를 사용하는 종래 기술과는 달리, 포토레지스트 도포 공정, 노광 공정, 및 현상 공정 등의 다단계 공정이 불필요하게 되므로 전체 공정수를 감소시킬 수 있다. 이에 따라, 생산 사이클을 단축시킬 수 있다.
본 발명의 반도체 장치 제조 방법은 공정 수를 감소시킬 수 있으므로, 더 많은 공정 수를 포함하는 종래 기술에서 빈번히 발생하는 반도체 기판 표면 상의 파티클 부착을 극도로 억제할 수 있다. 이에 따라, 수율을 향상시킬 수 있다.
또한, 실리카막 및 텅스텐막을 동일 공정에서 제거할 수 있으므로, 실리카막만을 제거하는 공정도 무시할 수 있다.
Claims (9)
- 반도체 기판 상에 일부분이 제거될 막을 형성하는 공정;상기 막의 잔존부의 상기 막 상에만 선택적으로 실리카막을 형성하는 공정;상기 실리카막을 에칭 마스크로하여 상기 막의 상기 일부분을 제거하는 공정; 및상기 실리카막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 기판 상에 일부분이 제거될 텅스텐막을 형성하는 공정;상기 텅스텐막의 잔존부의 상기 텅스텐막 상에만 선택적으로 실리카막을 형성하는 공정;상기 실리카막을 에칭 마스크로하여 상기 텅스텐막의 상기 일부분을 제거하는 공정; 및상기 실리카막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 제거될 상기 막의 상기 일부분은 상기 기판의 에지부 상의 부분인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항에 있어서, 제거될 상기 텅스텐막의 상기 일부분은 상기 기판의 에지부 상의 부분인 것을 특징으로 하는 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 실리카막 및 상기 막은 동일 공정에서 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항에 있어서, 상기 실리카막 및 상기 텅스텐막은 동일 공정에서 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 실리카막을 형성하는 상기 공정은,상기 막이 형성된 상기 반도체 기판을 회전시키는 공정;상기 반도체 기판이 회전되는 동안 상기 막 상에 액상 실리카 (무수 규산) 를 적하하는 공정; 및상기 반도체 기판을 회전시키는 동안, 노즐로부터 소정의 거리로 상기 반도체 기판의 에지로부터 안쪽으로 상기 반도체 기판의 일부에서, 이소프로필 알콜(IPA), 부틸 아세테이트 또는 그런 종류의 다른 물질을 주입함으로써, 상기 반도체 기판의 주변부 상의 상기 실리카막의 부분을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 7 항에 있어서, 상기 반도체 기판은 2000 내지 5000 rpm의 회전속도로 회전되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 기판 상에 층간 절연막을 형성하는 공정;상기 층간 절연막 상에 질화 티타늄막을 형성하는 공정;상길 질화 티타늄막 상에 텅스텐막을 형성하는 공정;상기 텅스텐막의 에지부를 제외한 부분의 상기 텅스텐막 상에만 선택적으로 실리카막을 형성하는 공정;상기 실리카막을 에칭 마스크로하여 상기 텅스텐막의 상기 에지부를 제거하는 공정; 및상기 실리카막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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|---|---|---|---|---|
| US5200032A (en) * | 1990-12-27 | 1993-04-06 | Sony Corporation | Dry etching method |
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| JP3294413B2 (ja) * | 1993-12-28 | 2002-06-24 | 富士通株式会社 | 半導体装置の製造方法及び製造装置 |
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Patent Citations (2)
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