KR20150146482A - 반도체 장치 - Google Patents

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슌페이 야마자키
？페이 야마자키
타카유키 아베
히데아키 시시도
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

박막 트랜지스터의 제조 공정에 있어서의 불특정인 요인에 의해, 스레시홀드 전압이 마이너스측, 혹은 플러스측으로 시프트하는 경우가 있다. 0 V로부터 시프트하는 값이 큰 경우에는, 구동 전압의 증대를 초래하여, 결과적으로 반도체 장치의 소비 전력을 증가시키게 된다.
산화물 반도체층을 덮는 제 1 보호 절연막으로서 평탄성이 좋은 수지층을 형성한 후, 수지층 위에 제 2 보호 절연막으로서 스퍼터법 또는 플라즈마 CVD법을 이용하여 저파워 조건으로 성막되는 제 2 보호 절연막을 형성한다. 또한, 스레시홀드 전압을 소망의 값으로 제어하기 위해, 산화물 반도체층의 상하에 게이트 전극을 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 박막 트랜지스터(이하, TFT라고 함)로 구성된 회로를 가지는 반도체 장치에 관한 것이다. 예를 들면, 액정 표시 패널로 대표되는 전기 광학 장치나 유기 발광 소자를 가지는 발광 표시 장치를 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
금속 산화물은 다양하게 존재하고 다양한 용도에 이용되고 있다. 산화인듐은 잘 알려진 재료이며, 액정 디스플레이 등에 필요로 하는 투명 전극 재료로서 이용되고 있다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들면, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(특허문헌 1 내지 4, 비특허문헌 1).
그런데, 금속 산화물은 일원계 산화물뿐만 아니라 다원계 산화물도 알려져 있다. 예를 들면, 동족 화합물(homologous compound)을 가지는 InGaO3(ZnO)m(m: 자연수)는, In, Ga 및 Zn을 가지는 다원계 산화물 반도체로서 알려져 있다(비특허문헌 2 내지 4).
그리고 상기와 같은 In-Ga-Zn계 산화물로 구성되는 산화물 반도체를 박막 트랜지스터의 채널층으로서 적용할 수 있다는 것이 확인되었다(특허문헌 5, 비특허문헌 5 및 6).
일본국 특개소 60-198861호 공보 일본국 특개평 8-264794호 공보 일본국 특표평 11-505377호 공보 일본국 특개 2000-150900호 공보 일본국 특개 2004-103957호 공보
M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, 「A ferroelectric transparent thin-film transistor」, Appl. Phys. Lett., 17 June 1996, Vol.68, p.3650∼p.3652 M. Nakamura, N. Kimizuka, and T. Mohri, 「The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃」, J. Solid State Chem., 1991, Vol.93, p.298∼p.315 N. Kimizuka, M. Isobe, and M. Nakamura, 「Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m = 3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16), in the In2O3-ZnGa2O4-ZnO System」, J. Solid State Chem., 1995, Vol. 116, p.170∼p178 M. Nakamura, N. Kimizuka, T. Mohri, M. Isobe, 「동족 계열, InFeO3(ZnO)m(m = 자연수)와 그 동형 화합물의 합성 및 결정 구조」, 고체 물리, 1993, Vol. 28, No. 5, p.317∼p.327 K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, 「Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor」, SCIENCE, 2003, Vol. 300, p.1269∼p.1272 K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, 「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」, NATURE, 2004, Vol. 432, p.488∼p.492
박막 트랜지스터는, 어느 특정의 전압값(스레시홀드 전압(Vth)이라고 불림)이 게이트 전극에 인가되면, 온 상태가 되고, 그 전압값 미만에서는 오프 상태가 되는 스위칭 소자이다. 이 스레시홀드 전압(Vth)은, 박막 트랜지스터의 전류 전압 특성 그래프를 측정하여, 얻어진 곡선의 상승점에서의 전압값에 대응한다. 스레시홀드 전압(Vth)은, 0 V에 가까우면 가까울수록 우수하고, 스레시홀드 전압(Vth)이 0 V인 박막 트랜지스터는 이상적인 스위칭 소자라고 할 수 있다.
박막 트랜지스터의 제조 공정에서의 불특정인 요인에 의해, 스레시홀드 전압이 마이너스측, 혹은 플러스측으로 시프트하는 경우가 있다. 0 V로부터 시프트하는 값이 큰 경우에는, 구동 전압의 증대를 초래하여, 결과적으로 반도체 장치의 소비 전력을 증가시키게 된다.
채널에 산화물 반도체층을 이용한 박막 트랜지스터에 있어서도, 불특정 요인에 의해, 스레시홀드 전압이 마이너스측, 혹은 플러스측으로 시프트하는 경우가 있다.
본 발명의 일 양태는, 채널에 산화물 반도체층을 이용하여, 전기 특성이 뛰어난 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 특히 스레시홀드 전압의 변화나 편차가 저감된 박막 트랜지스터를 구비한 반도체 장치를 제공한다.
또한, 본 발명의 일 양태는, 채널에 산화물 반도체층을 이용하여, 채널 길이가 짧은 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 양태는, 채널에 산화물 반도체층을 이용하여, 신뢰성이 높은 박막 트랜지스터를 구비한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
스레시홀드 전압을 소망의 값으로 제어하기 위해, 산화물 반도체층의 상하에 게이트 전극을 형성한다. 산화물 반도체층의 하방에 형성하는 게이트 전극(제 1 게이트 전극이라고도 불림)은 게이트 배선과 동전위이며, 산화물 반도체층의 위에 형성하는 게이트 전극(제 2 게이트 전극, 혹은 백 게이트 전극이라고도 불림)은, 박막 트랜지스터의 소스 전위 이하의 저전위로 한다. 또한, 제 1 게이트 전극과 제 2 게이트 전극을 다른 전위로 하는 경우에는, TFT의 전기 특성, 예를 들면, 스레시홀드 전압 등을 제어할 수 있다. 예를 들면, 제 2 게이트 전극의 전위를 그라운드 전압(GND)으로 함으로써 정전 차폐의 효과를 얻을 수도 있다. 또한, 제 1 게이트 전극과 제 2 게이트 전극을 전기적으로 접속하여, 공통 전위로 함으로써, 제 1 게이트 전극과 제 2 게이트 전극의 사이에 배치된 산화물 반도체층에 상하로부터 게이트 전압을 인가할 수 있다.
또한, 오믹성의 콘택트를 형성하기 위해, 산화물 반도체층과 소스 전극층(또는 드레인 전극층)의 사이에 산화물 반도체층보다 캐리어 농도가 높은 버퍼층(소스 영역 및 드레인 영역)을 의도적으로 형성한다. 또한, 버퍼층은, n형의 도전형을 가지고, n＋ 영역이라고도 불린다. 또한, 소스 영역 및 드레인 영역을 n＋ 영역(N＋형 영역)이라고 부르는 경우, 이 n＋ 영역에 대하여 채널 형성 영역으로서 기능시키는 IGZO 반도체층은 i형 영역(I형 영역)이라고도 불린다. 버퍼층을 형성함으로써, NI 접합을 형성하여, 5 ㎛ 이하의 채널 길이가 짧고, 전계 효과 이동도가 높은 박막 트랜지스터를 구비한 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체층은, 산화물 반도체층의 성막 후의 프로세스에 행하는 플라즈마 형성시에 플라즈마 중에 이온, 구체적으로는 수소 라디칼 등이 포함되는 경우, 산화물 반도체층의 플라즈마 노출면이 데미지를 받을 우려가 있다. 또한, 산화물 반도체층의 성막 후의 프로세스에 행하는 플라즈마 형성시에 전하 차지에 의해도 데미지를 받을 우려가 있다.
특히, 산화물 반도체층과 소스 전극층(또는 드레인 전극층) 사이에 산화물 반도체층보다 캐리어 농도가 높은 버퍼층(소스 영역 및 드레인 영역)을 의도적으로 형성하는 경우, 버퍼층도 플라즈마 형성에 의한 전하 차지에 의해 데미지를 받아, 저항이 커지고, 버퍼층으로서의 기능을 발휘할 수 없게 될 우려가 있다.
또한, 산화물 반도체층은 수분이나, 수소 이온이나, OH－ 등과 반응하여 특성이 변화, 혹은 신뢰성이 저하될 우려가 있다.
따라서, 산화물 반도체층을 덮는 제 1 보호 절연막으로서 평탄성이 좋은 수지층을 형성한 후, 수지층 위에 제 2 보호 절연막으로서 스퍼터법 또는 플라즈마 CVD법을 이용하여 저파워 조건으로 성막되는 제 2 보호 절연막을 형성한다. 이러한 다른 보호 절연막을 적층함으로써 산화물 반도체층에 대한 플라즈마 데미지가 적고, 봉지(封止) 성능이 현격히 높은 장기 신뢰성을 가지는 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체층의 상방을 제 2 게이트 전극으로 덮음으로써, 제 2 게이트 전극은 수분이나, 수소 이온이나, OH－ 등을 차단하는 기능도 가진다. 또한, 제 2 게이트 전극으로서 차광성을 가지는 도전막을 이용하는 경우, 산화물 반도체의 광감도에 의한 박막 트랜지스터의 전기 특성의 변동을 방지하여 안정화하는 효과가 있다.
본 명세서에서 개시하는 본 발명의 일 양태는, 절연 표면 위에 제 1 게이트 전극과, 제 1 게이트 전극 위에 제 1 절연층과, 제 1 절연층 위에 산화물 반도체층과, 산화물 반도체층 위에 소스 전극층 또는 드레인 전극층과, 산화물 반도체층과 소스 전극의 사이에 제 1 버퍼층과, 산화물 반도체층과 드레인 전극층의 사이에 제 2 버퍼층과, 소스 전극층 또는 드레인 전극층을 덮는 수지층과, 수지층 위에 제 2 게이트 전극을 가지고, 산화물 반도체층은, 소스 전극층 또는 드레인 전극층과 중첩되는 영역보다 막 두께가 얇은 영역을 가지고, 수지층은, 산화물 반도체층의 막 두께가 얇은 영역과 접하는 반도체 장치이다.
상기 구성은, 상기 과제의 적어도 하나를 해결한다.
또한, 상기 구성에 있어서 제 1 보호 절연막인 수지층 위에 접하여 제 2 보호 절연막을 형성하고, 제 2 보호 절연막 위에 제 2 게이트 전극을 형성하는 구성으로 해도 좋다. 수지층은, 핀홀이 없는 막을 얻을 수 있고, 표면 요철에 관계없이 평탄한 표면을 가지는 막형성을 할 수 있기 때문에 단차 피복성이 뛰어나다.
또한, 상기 구성에 있어서 제 2 보호 절연막으로서는 스퍼터법 또는 플라즈마 CVD법을 이용하여 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온∼100℃))에서 얻어지는 무기 절연막을 이용하여, 구체적으로는 질화실리콘막, 산화실리콘막, 또는 질화산화실리콘막을 이용한다. 이들 막은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 효과를 가진다. 이 경우, 제 2 게이트 전극을 소망의 상면 형상으로 하기 위해 선택적으로 에칭할 때에, 제 2 보호 절연막은 에칭 스토퍼로서 기능시킬 수 있다. 또한, 이 경우, 제 1 보호 절연막 및 제 2 보호 절연막은, 제 2 게이트 절연층으로서도 기능한다.
또한, 상기 구성에 있어서 제 2 게이트 전극은, 제 1 보호 절연막인 수지층 위에 접하여 형성하는 경우, 수지층과 제 2 보호 절연막과의 사이에 형성하는 구성으로 해도 좋다. 수지층과 제 2 보호 절연막과의 사이에 형성하는 구성으로 하는 경우, 수지층과 함께 제 2 게이트 전극이 산화물 반도체층에 대한 플라즈마 데미지를 저감하는 효과를 가진다. 또한, 이 경우, 수지층이 제 2 게이트 절연층으로서 기능하게 된다.
또한, 상기 구성에 있어서, 산화물 반도체층의 막 두께가 얇은 영역은, 제 1 게이트 전극 및 제 2 게이트 전극과 중첩되는 채널 형성 영역이다. 산화물 반도체층의 막 두께가 얇은 영역에 있어서, 제 2 게이트 전극측의 영역은, 백 채널로 불린다. 이 백 채널에 접하여 수분이나, 수소 이온이나, OH－ 등을 포함하는 플라즈마를 이용한 성막을 행하면, 전하가 축적되어, 버퍼층의 산소 결핍형의 결함 개소에 플라즈마의 마이너스 전하, 혹은 OH－가 침입하여, 의도적으로 형성하고자 하는 NI 접합이 형성되지 않게 될 우려가 있다. 산화물 반도체층에 있어서 층내에 산소가 부족하면, 층내에서 마이너스 전하와 결합하기 쉬운 Zn이 증가하고, 그 부분에 플라즈마의 마이너스 전하가 침입하면 버퍼층(N＋형 영역)이 N형 영역, 또한, N－ 영역이나 I형 영역으로 변화하여, 버퍼층 계면에 형성한 NI 접합이 소실된다. 이 원인으로 인하여, 박막 트랜지스터의 Vg-Id 특성도 공핍층이 없어지고, 불안정한 값이 될 가능성이 있다.
또한, 유리 기판 등의 절연 표면 위에 하지막을 형성하는 것이 바람직하고, 예를 들면, 질화실리콘막, 또는 질화산화실리콘막을 형성한다. 이들 막은, 이 경우, 제 1 게이트 전극을 소망의 상면 형상으로 하기 위해 선택적으로 에칭할 때에, 유리 기판이 에칭되지 않도록 에칭 스토퍼로서 기능시킬 수 있다. 또한, 하지막은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 기능을 가진다. 이와 같이 수분이나, 수소 이온이나, OH－ 등을 차단하는 기능을 가진 막을 산화 반도체층의 상하 및 주위를 둘러싸도록 형성하는 것에 의해, 봉지 성능이 현격히 높은 장기 신뢰성을 가지는 반도체 장치를 실현할 수 있다.
또한, 상기 구성은, 보텀 게이트형의 구조의 하나인 채널 에치형의 예를 나타냈지만, 박막 트랜지스터 구조는, 특별히 한정되지 않는다. 예를 들면, 박막 트랜지스터 구조는, 보텀 콘택트 구조로 해도 좋다. 보텀 콘택트 구조는, 도전막을 선택적으로 에칭하여 소스 전극층 또는 드레인 전극층을 형성한 후에 산화물 반도체층을 형성하기 때문에, 채널 에치형의 TFT의 산화물 반도체층에 비해 산화물 반도체층 형성 후의 공정수가 적고, 산화물 반도체층을 플라즈마에 노출하는 횟수도 적은 구조라고 할 수 있다. 플라즈마에 노출하는 횟수가 적으면 적을수록, 산화물 반도체층에 대한 플라즈마 데미지를 저감할 수 있다.
박막 트랜지스터 구조를 보텀 콘택트 구조로 하는 경우의 본 발명의 일 양태는, 절연 표면 위에 제 1 게이트 전극과, 제 1 게이트 전극 위에 제 1 절연층과, 제 1 절연층 위에 소스 전극층 또는 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층과, 산화물 반도체층을 덮는 수지층과, 수지층 위에 제 2 게이트 전극을 가지고, 산화물 반도체층은, 제 1 절연층 위에 형성되어, 제 1 게이트 전극과 중첩되고, 산화물 반도체층의 적어도 일부는, 소스 전극층과 드레인 전극층의 사이에 배치되고, 제 2 게이트 전극은, 산화물 반도체층 및 제 1 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치이다.
상기 보텀 콘택트 구조에 있어서, 산화물 반도체층과 소스 전극층 사이에 제 1 버퍼층, 산화물 반도체층과 드레인 전극층 사이에 제 2 버퍼층을 형성하는 것이 바람직하다. 제 1 및 제 2 버퍼층을 형성함으로써, NI 접합을 형성하고, 5 ㎛ 이하의 채널 길이가 짧고, 전계 효과 이동도가 높은 박막 트랜지스터를 구비한 반도체 장치를 실현할 수 있다. 혹은, 상기 보텀 콘택트 구조에 있어서, 제 1 절연층과 소스 전극층 사이에 제 1 버퍼층을 형성하고, 제 1 절연층과 드레인 전극층 사이에 제 2 버퍼층을 형성하고, 제 1 및 제 2 버퍼층의 측면은, 산화물 반도체층과 접하는 구성으로 하는 것이 바람직하다. 제 1 절연층과 소스 전극층 사이에 제 1 버퍼층을 형성하고, 제 1 절연층과 드레인 전극층 사이에 제 2 버퍼층을 형성하는 경우에는, 소스 전극층(또는 드레인 전극층)의 하방에 제 1 버퍼층(또는 제 2 버퍼층)이 형성되고, 소스 전극층(또는 드레인 전극층)이 제 1 버퍼층(또는 제 2 버퍼층)에 대한 플라즈마 데미지를 저감하는 효과를 가진다. 따라서, 버퍼층에 대한 플라즈마 데미지를 저감하기 위한 블로킹층이 버퍼층 위에 2층(소스 전극층(또는 드레인 전극층)과 제 2 게이트 전극의 2층) 형성되게 되어, 버퍼층에 대한 플라즈마 데미지를 저감한다.
또한, 박막 트랜지스터 구조는, 보텀 게이트형의 구조의 하나인 채널 스톱형의 구조로 해도 좋다. 박막 트랜지스터 구조를 채널 스톱형의 구조로 하는 경우의 본 발명의 일 양태는, 절연 표면 위에 제 1 게이트 전극과, 제 1 게이트 전극 위에 제 1 절연층과, 제 1 절연층 위에 산화물 반도체층과, 산화물 반도체층 위에 접하는 채널 보호층과, 산화물 반도체층 위에 소스 전극층 또는 드레인 전극층과, 소스 전극층 또는 드레인 전극층을 덮는 수지층과, 수지층 위에 제 2 게이트 전극과, 수지층 위에 제 2 절연층을 가지고, 수지층은 채널 보호층과 접하는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 채널 스톱형의 구조에 있어서, 채널 보호층 및 산화물 반도체층 위에 접하는 제 1 및 제 2 버퍼층을 가지고, 제 1 버퍼층은 산화물 반도체층과 소스 전극층의 사이에 형성하고, 제 2 버퍼층은 산화물 반도체층과 드레인 전극층의 사이에 형성한다. 제 1 버퍼층(또는 제 2 버퍼층)을 형성함으로써, 소스 전극층(또는 드레인 전극층)과 산화물 반도체층과의 사이에 형성되는 콘택트 저항을 저감할 수 있다.
또한, 상기 채널 스톱형의 구조에 있어서, 제 2 게이트 전극의 폭은, 산화물 반도체층의 폭보다 넓게 함으로써 산화물 반도체층 전체에 제 2 게이트 전극으로부터 게이트 전압을 인가할 수 있다. 또한, 수지층의 두께가 1 ㎛ 이상이며 기생 용량이 문제가 되지 않는 것이라면, 구동 회로의 복수의 박막 트랜지스터를 덮는 공통의 제 2 게이트 전극으로 하고, 제 2 게이트 전극의 면적을 구동 회로와 거의 같은 크기, 또는 그 이상으로 해도 좋다.
또한, 기생 용량이 문제가 되는 것이라면, 상기 채널 스톱형의 구조에 있어서, 제 2 게이트 전극의 폭은 제 1 게이트 전극의 폭보다 좁게 함으로써, 소스 전극층 또는 드레인 전극층과 중첩되는 면적을 축소하여 기생 용량을 작게 하는 것이 바람직하다. 또한, 제 1 게이트 전극의 폭은 채널 보호층의 폭보다 넓고, 제 2 게이트 전극의 폭보다 좁게 하여, 소스 전극층 또는 드레인 전극층과 중첩되지 않게 하여 기생 용량을 더욱 저감하는 구성으로 해도 좋다.
상기 채널 스톱형의 구조에 있어서, 채널 보호층은, 스퍼터법으로 형성되는 무기 절연막 또는 비정질 실리콘막 또는 그 화합물을 이용한다. 제 1 게이트 전극과 중첩되는 산화물 반도체층의 영역에 있어서, 제 2 게이트 전극측의 영역은, 백 채널이라고 불린다. 채널 보호층은, 백 채널과 접하여 형성된다. 채널 보호층에 이용하는 무기 절연막은, 산화실리콘막, 질화실리콘막, 또는 산질화실리콘막을 이용한다. 또한, 채널 보호층에 이용하는 비정질 실리콘막의 화합물은, 스퍼터법으로 형성되는 붕소 등의 p형의 불순물 원소를 포함하는 p형 비정질 실리콘막, 혹은 스퍼터법으로 형성되는 인 등의 n형의 불순물 원소를 포함하는 n형 비정질 실리콘막을 가리킨다. 그 중에서도, 채널 보호층에 p형 비정질 실리콘막을 이용하는 경우, 오프시의 리크 전류를 저감하고, p형 비정질 실리콘막에 접하여 형성된 산화물 반도체층의 백 채널로 발생한 캐리어(전자)를 지우는 효과가 있다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 기능을 가진다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층은, 산화물 반도체층으로의 광의 입사를 차단하는 차광층으로서도 기능한다.
또한, 상기 채널 에치 타입의 구조에 있어서도, 산화물 반도체층의 막 두께가 얇은 영역에 접하여, 소스 전극층 및 드레인 전극층을 덮는 비정질 실리콘막 또는 그 화합물로 이루어지는 채널 보호층을 스퍼터법으로 형성하는 구조로 해도 좋다. 이 채널 보호층은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 기능을 가진다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층은, 산화물 반도체층으로의 광의 입사를 차단하는 차광층으로서도 기능한다. 또한, 채널 보호층에 p형 비정질 실리콘막을 이용하는 경우, 오프시의 리크 전류를 저감하여, p형 비정질 실리콘막에 접하여 형성된 산화물 반도체층의 백 채널로 발생한 캐리어(전자)를 지우는 효과가 있다.
또한, 상기 채널 에치 타입의 구조에 있어서도, 제 2 게이트 전극의 폭은, 산화물 반도체층의 폭보다 넓게 함으로써 산화물 반도체층 전체에 제 2 게이트 전극으로부터 게이트 전압을 인가할 수 있다. 또한, 기생 용량이 문제가 되지 않는다면, 구동 회로의 복수의 박막 트랜지스터를 덮는 공통의 제 2 게이트 전극으로 하고, 제 2 게이트 전극의 면적을 구동 회로와 거의 같은 크기, 또는 그 이상으로 해도 좋다. 또한, 기생 용량이 문제가 되는 것이라면, 제 2 게이트 전극의 폭은, 제 1 게이트 전극의 폭보다 좁게 함으로써, 소스 전극층 또는 드레인 전극층과 중첩되는 면적을 축소하여 기생 용량을 작게 하는 것이 바람직하다.
또한, 상기 보텀 콘택트 구조에 있어서도, 산화물 반도체층의 상면 또는 측면 위에 접하여 비정질 실리콘막 또는 그 화합물로 이루어지는 채널 보호층을 스퍼터법으로 형성하는 구조로 해도 좋다. 이 채널 보호층은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 기능을 가진다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층은, 산화물 반도체층으로의 광의 입사를 차단하는 차광층으로서도 기능한다. 또한, 채널 보호층에 p형 비정질 실리콘막을 이용하는 경우, 오프시의 리크 전류를 저감하여, p형 비정질 실리콘막에 접하여 형성된 산화물 반도체층의 백 채널로 발생한 캐리어(전자)를 지우는 효과가 있다.
또한, 상기 보텀 콘택트 구조에 있어서도, 제 2 게이트 전극의 폭은, 제 2 산화물 반도체층의 폭보다 넓게 함으로써 산화물 반도체층 전체에 제 2 게이트 전극으로부터 게이트 전압을 인가할 수 있다. 또한, 기생 용량이 문제가 되지 않는 것이라면, 구동 회로의 복수의 박막 트랜지스터를 덮는 공통의 제 2 게이트 전극으로 하고, 제 2 게이트 전극의 면적을 구동 회로와 거의 같은 크기, 또는 그 이상으로 해도 좋다. 또한, 기생 용량이 문제가 되는 것이라면, 제 2 게이트 전극의 폭은, 제 1 게이트 전극의 폭보다 좁게 함으로써, 소스 전극층 또는 드레인 전극층과 중첩되는 면적을 축소하여 기생 용량을 작게 하는 것이 바람직하다.
또한, 상기 각 구성에서 이용하는 수지층으로서는, 감광성 또는 비감광성의 유기 재료(폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐), 또는 이들의 적층 등을 이용할 수 있다. 예를 들면, 수지층의 재료로서 포지티브형의 감광성 아크릴을 이용한 경우, 수지층의 개구 측면에 곡률 반경을 가지는 곡면을 갖게 하는 것이 바람직하다. 또한, 수지층으로서, 감광성의 광에 의해 에천트에 불용해성이 되는 네가티브형, 혹은 광에 의해 에천트에 용해성이 되는 포지티브형의 어느 것도 사용할 수 있다. 수지층으로서는, 감광성의 유기 재료를 이용하는 경우, 플라즈마를 이용한 에칭이나, 레지스트 마스크를 형성하지 않고 개구를 형성할 수 있기 때문에, 공정수를 적게 할 수 있어, 산화물 반도체층이나 버퍼층을 플라즈마에 노출하는 횟수도 적게 할 수 있어 유용하다.
또한, 상기 각 구성에서 이용하는 소스 전극층 또는 드레인 전극층은, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 이용한다. 또한, 소스 전극층 또는 드레인 전극층은, 알루미늄을 포함하는 산화아연(AZO: Aluminium doped Zinc Oxide) 또는 갈륨을 포함하는 산화아연(GZO: Gallium doped Zinc Oxide)을 이용할 수도 있다. 산화아연에 Al2O3나 Ga2O3 등, 3가의 이온이 되는 원소를 소량(예를 들면, 수 중량%) 첨가함으로써 소스 전극층 또는 드레인 전극층의 저저항화를 도모할 수 있다.
또한, 상기 각 구성에서 이용하는 박막 트랜지스터의 채널 형성 영역을 포함하는 산화물 반도체층은, Zn-O계 비단결정막, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, Ga-Sn-Zn-O계, In-Zn-O계, Sn-Zn-O계, In-Sn-O계, 또는 Ga-Zn-O계의 산화물 반도체를 이용한다. 또한, In-Ga-Zn-O계 비단결정막으로 대표되는 산화물 반도체는, 에너지 갭(Eg)이 넓은 재료이기 때문에, 산화물 반도체층의 상하에 2개의 게이트 전극을 형성해도 오프 전류의 증대를 억제할 수 있다.
또한, 상기 각 구성에서 이용하는 박막 트랜지스터의 채널 형성 영역을 포함하는 산화물 반도체층으로서, SiOx를 포함하는 산화물 반도체 타겟을 이용하여 스퍼터법에 의해 얻어지는 산화실리콘을 포함하는 산화물 반도체층을 이용해도 좋고, 대표적으로는 SiO2를 0.1 중량% 이상 20 중량% 이하, 바람직하게는 1 중량% 이상 6 중량% 이하 포함하는 산화물 반도체 타겟을 이용하여 성막을 행하고, 산화물 반도체층에 결정화를 저해하는 SiOx(X＞0)를 포함시킴으로써, 박막 트랜지스터의 게이트 전압이 0 V로 가능한 한 가까운 정(正)의 스레시홀드 전압으로 채널이 형성되는 박막 트랜지스터를 실현할 수 있다.
또한, 상기 각 구성에서 이용하는 박막 트랜지스터의 버퍼층(N＋형 영역, n＋층, 혹은 소스 영역 또는 드레인 영역이라고도 부름)은, 축퇴(縮退)한 산화물 반도체를 이용하는 것이 바람직하다. 또한, 축퇴한 산화물 반도체는 투광성을 가지는 것이 바람직하다. 산화물 반도체층은, Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, In-Sn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체 또는 Ga-Zn-O계 산화물 반도체를 이용한다. 또한, 버퍼층은, 질소를 포함시킨 In-Ga-Zn-O계 비단결정막, 즉 In-Ga-Zn-O-N계 비단결정막(IGZON막이라고도 부름)을 이용해도 좋다. 또한, 버퍼층은, Ga-Zn-O계 비단결정막, 또는 질소를 포함시킨 Ga-Zn-O계 비단결정막, 즉 Ga-Zn-O-N계 비단결정막을 이용해도 좋다. 또한, 버퍼층은, Al-Zn-O계 비단결정막, 또는 질소를 포함시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-O-N계 비단결정막을 이용해도 좋다. 또한, Ga-Zn-O계 산화물 반도체 또는 Ga-Zn-O-N계 산화물 반도체에 포함되는 갈륨은, 1 중량% 이상 10 중량% 이하인 것이 바람직하고, Al-Zn-O계 산화물 반도체 또는 Al-Zn-O-N계 산화물 반도체에 포함되는 알루미늄은, 1 중량% 이상 10 중량% 이하인 것이 바람직하다. 또한, 질소를 포함시킨 Zn-O-N계 비단결정막이나, 질소를 포함시킨 Sn-Zn-O-N계 비단결정막을 이용해도 좋다.
본 명세서에 있어서, 상, 하, 측 등의 방향을 나타내는 문언은, 기판 표면의 위에 디바이스를 배치한 경우의 기판면을 기준으로 한 방향을 가리킨다.
다른 보호 절연막을 적층함으로써 산화물 반도체층에 대한 플라즈마 데미지가 적고, 봉지 성능이 현격히 높은 장기 신뢰성을 가지는 반도체 장치를 실현할 수 있다.
또한, 5 ㎛ 이하의 채널 길이가 짧은 박막 트랜지스터를 구비한 반도체 장치를 실현할 수 있다. 또한, 액정 표시 장치로 대표되는 전기 광학 장치, EL 소자를 가지는 발광 장치, 전기 영동(泳動) 표시 소자를 이용한 전자 페이퍼라고도 칭해지는 표시 장치, 및 반도체 장치에 있어서, 이후의 더욱 고정밀화(화소수의 증대), 소형화에 따른 각 표시 화소 피치의 미세화, 및 화소부를 구동하는 구동 회로의 집적화를 진행시킬 수 있다.
또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 이용하는 것이고, 공정순 또는 적층순을 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
도 1은 본 발명의 일 양태를 나타낸 단면도이다.
도 2는 본 발명의 일 양태를 나타낸 단면도이다.
도 3은 본 발명의 일 양태를 나타낸 단면도이다.
도 4는 본 발명의 일 양태를 나타낸 단면도이다.
도 5는 본 발명의 일 양태를 나타낸 단면도이다.
도 6은 본 발명의 일 양태를 나타낸 단면도이다.
도 7은 본 발명의 일 양태를 나타낸 단면도 및 상면도이다.
도 8은 표시 장치의 블럭도, TFT에 대하여 설명하기 위한 도면이다.
도 9는 표시 장치의 블럭도를 나타낸 도면이다.
도 10은 전위 변화의 파형을 나타낸 도면이다.
도 11은 화소의 레이아웃에 대하여 나타낸 도면이다.
도 12는 화소의 레이아웃에 대하여 나타낸 도면이다.
도 13은 표시 장치의 블럭도를 설명하기 위한 도면이다.
도 14는 전위 변화의 파형을 나타낸 도면이다.
도 15는 표시 장치의 블럭도를 설명하기 위한 도면이다.
도 16은 화소의 레이아웃에 대하여 나타낸 도면이다.
도 17은 화소의 레이아웃에 대하여 나타낸 도면이다.
도 18은 TFT의 특성에 대하여 설명한 도면이다.
도 19는 TFT의 특성에 대하여 설명한 도면이다.
도 20은 TFT의 특성에 대하여 설명한 도면이다.
도 21은 본 발명의 일 양태를 나타낸 반도체 장치의 화소 등가 회로를 설명한 도면이다.
도 22는 본 발명의 일 양태를 나타낸 반도체 장치를 설명한 단면도이다.
도 23은 본 발명의 일 양태를 나타낸 반도체 장치를 설명한 상면도 및 단면도이다.
도 24는 본 발명의 일 양태를 나타낸 반도체 장치를 설명한 상면도 및 단면도이다.
도 25는 본 발명의 일 양태를 나타낸 반도체 장치를 설명한 단면도이다.
도 26은 본 발명의 일 양태를 나타낸 반도체 장치를 설명한 단면도 및 전자기기의 외관도이다.
도 27은 본 발명의 일 양태를 나타낸 전자기기를 나타낸 도면이다.
도 28은 본 발명의 일 양태를 나타낸 전자기기를 나타낸 도면이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
[실시형태 1]
도 1(A)는, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체층을 이용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는, 절연 표면을 가지는 기판 위에, 화소부 및 구동 회로에 이용하는 박막 트랜지스터를 형성하는 제작 방법의 일례를 나타낸다.
먼저, 절연 표면을 가지는 기판(10) 위에 제 1 게이트 전극(11)을 형성한다. 절연 표면을 가지는 기판(10)은, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리와 같은 전자 공업용으로 사용되는 유리 기판(「무알칼리 유리 기판」이라고도 불림), 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 가지는 플라스틱 기판 등을 이용할 수 있다. 기판(10)이 마더 유리인 경우, 기판의 크기는, 제 1 세대(320 mm×400 mm), 제 2 세대(400 mm×500 mm), 제 3 세대(550 mm×650 mm), 제 4 세대(680 mm×880 mm, 또는 730 mm×920 mm), 제 5 세대(1000 mm×1200 mm 또는 1100 mm×1250 mm), 제 6 세대(1500 mm×1800 mm), 제 7 세대(1900 mm×2200 mm), 제 8 세대(2160 mm×2460 mm), 제 9 세대(2400 mm×2800 mm, 2450 mm×3050 mm), 제 10 세대(2950 mm×3400 mm) 등을 이용할 수 있다.
또한, 제 1 게이트 전극(11)의 재료는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층 또는 적층하여 도전층을 형성할 수 있다. 도전층을 기판(10) 전면에 형성한 후, 포토리소그래피 공정을 행하여, 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(제 1 게이트 전극(11)을 포함하는 게이트 배선, 용량 배선, 및 단자 전극 등)을 형성한다. 본 실시형태에서는, 막 두께 100 nm의 텅스텐의 단층을 이용한다.
제 1 게이트 전극(11)을 적층 구조로 하는 경우, 예를 들면, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티탄층 혹은 질화탄탈을 적층한 2층 구조, 질화티탄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 또한, Ca를 포함하는 구리층 위에 배리어층이 되는 Ca를 포함하는 산화구리층의 적층이나, Mg를 포함하는 구리층 위에 배리어층이 되는 Mg를 포함하는 산화구리층의 적층도 있다. 또한, 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티탄의 합금층과, 질화티탄층 또는 티탄층을 적층한 적층으로 하는 것이 바람직하다.
다음에, 레지스트 마스크를 제거한 후, 제 1 게이트 전극(11) 위를 덮는 제 1 게이트 절연층(13)을 형성한다. 제 1 게이트 절연층(13)은 스퍼터법, PCVD법 등을 이용하고, 막 두께를 50∼400 nm로 한다. 제 1 게이트 절연층(13)은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화탄탈막 등의 무기 절연막을 이용하여, 이들 재료로 이루어지는 단층 또는 적층 구조로서 형성한다. 제 1 게이트 절연층(13)으로서, 유기 실란 가스를 이용한 CVD법에 의해 산화실리콘층을 형성하는 것도 가능하다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
본 실시형태에서는, 고밀도 플라즈마 장치의 체임버에 재료 가스로서 모노실란 가스(SiH4)와 아산화질소(N2O)와 희가스를 도입하여, 10 Pa∼30 Pa의 압력하에서 고밀도 플라즈마를 발생시켜 제 1 게이트 전극(11) 위에 막 두께 100 nm의 제 1 게이트 절연층(13)을 형성한다. 이 제 1 게이트 절연층(13)은, 산화질화실리콘막이다. 본 실시형태에서는, 고밀도 플라즈마 장치는, 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다. 예를 들면, 3 kW∼6 kW의 마이크로파 전력을 인가하여 플라즈마를 발생시켜, 절연막의 성막을 행한다. 절연막의 형성시, 체임버에 도입하는 모노실란 가스(SiH4)와 아산화질소(N2O)와의 유량비는, 1 : 10에서 1 : 200의 범위로 한다. 또한, 체임버에 도입하는 희가스로서는, 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있지만, 그 중에서도 저렴한 아르곤을 이용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치에 의해 얻어진 제 1 게이트 절연층(13)은, 일정한 두께의 막형성을 할 수 있기 때문에 단차 피복성이 우수하다. 또한, 고밀도 플라즈마 장치에 의해 얻어지는 절연막은, 얇은 막의 두께를 정밀하게 제어할 수 있다.
고밀도 플라즈마 장치에 의해 얻어지는 절연막은, 종래의 평행 평판형의 PCVD 장치로 얻어지는 절연막과는 크게 다르고, 같은 에천트를 이용하여 에칭 속도를 비교한 경우에, 종래의 평행 평판형의 PCVD 장치로 얻어지는 절연막의 10% 이상 또는 20% 이상 늦고, 고밀도 플라즈마 장치에 의해 얻어지는 절연막은 치밀한 막이라고 할 수 있다.
다음에, 제 1 게이트 절연층(13) 위에 산화물 반도체막을 형성한다. 산화물 반도체막의 막 두께는, 적어도 30 nm 이상으로 하고, 바람직하게는 60 nm 이상 150 nm 이하로 한다. 본 실시형태에서는, 산화물 반도체막으로서 제 1 In-Ga-Zn-O계 비단결정막을 성막한다. 직경 8 인치의 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 이용하여, 기판과 타겟 사이의 거리를 170 mm, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 아르곤 또는 산소 분위기하에서 성막한다. 또한, 펄스 직류(DC) 전원을 이용하면, 오물을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 대면적의 유리 기판을 이용하는 경우에는, 한 장의 큰 베이킹 플레이트에 한 장의 큰 타겟재를 부착하는 것은 제조가 곤란하고, 고가가 되기 때문에, 타겟재를 분할하여 한 장의 베이킹 플레이트에 본딩한다. 타겟은 타겟재를 베이킹 플레이트(타겟을 붙이기 위한 기판)에 부착하여 진공 포장된다. 제 1 In-Ga-Zn-O계 비단결정막을 성막함에 있어서, 양호한 박막 트랜지스터의 전기 특성을 얻기 위해서는, 가능한 한 대기의 수분 등에 접하는 일 없이, 타겟재가 부착된 베이킹 플레이트를 스퍼터 장치에 설치하는 것이 바람직하다. 스퍼터 장치에의 설치에 한정하지 않고, 타겟재 제조시나, 타겟재를 베이킹 플레이트에 본딩할 때나, 진공 포장할 때까지의 동안에 극력 대기의 수분 등에 타겟재가 접하지 않게 하는 것이 바람직하다.
스퍼터법에 의해 In-Ga-Zn-O계 산화물 반도체막을 형성하는 경우에 있어서, In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟에, 산화실리콘 등의 절연성의 불순물을 포함하게 해 두어도 좋다. 산화물 반도체에 절연성의 불순물을 포함하게 함으로써, 성막되는 산화물 반도체를 아몰퍼스(amorphous)화하는 것이 용이하게 된다. 또한, 산화물 반도체층이 후의 프로세스에서 열처리되는 경우에, 그 열처리에 의해 결정화되는 것을 억제할 수 있다.
다음에, 대기에 노출하지 않고, 제 1 In-Ga-Zn-O계 비단결정막보다 저저항의 산화물 반도체막(본 실시형태에서는 제 2 In-Ga-Zn-O계 비단결정막)이 되는 막을 스퍼터법으로 성막한다. 본 실시형태에서는, 질소 가스를 포함하는 분위기 중에서 스퍼터법에 의해 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 이용하여 얻은 인듐, 갈륨, 및 아연을 포함하는 산질화물막을 성막한다. 이 산질화물막은, 후에 행하는 열처리를 행하는 것에 의해 제 1 In-Ga-Zn-O계 비단결정막보다 저저항의 산화물 반도체막이 된다.
다음에, 포토리소그래피 공정을 행하여, 제 2 In-Ga-Zn-O계 비단결정막 위에 레지스트 마스크를 형성하고, 제 1 및 제 2 In-Ga-Zn-O계 비단결정막을 에칭한다. 또한, 여기서의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 이용해도 좋다.
다음에, 레지스트 마스크를 제거한 후, 제 1 및 제 2 In-Ga-Zn-O계 비단결정막 위에 금속 재료로 이루어지는 도전막을 스퍼터법이나 진공 증착법으로 형성한다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 200℃∼600℃의 열처리를 행하는 경우에는, 이 열처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다. Al 단체(單體)는 내열성이 뒤떨어지고, 또한 부식하기 쉽다는 등의 문제점이 있으므로 내열성 도전성 재료와 조합하여 형성한다. Al과 조합하는 내열성 도전성 재료로서는, 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
여기에서는, 도전막으로서 Al막과 Ti막을 적층한 도전막으로 한다. 또한, 도전막은, 티탄막의 단층 구조로 해도 좋다. 또한, 도전막으로서 Ti막과, 그 Ti막 위에 중첩하여 Nd를 포함하는 알루미늄(Al-Nd)막을 적층하고, 또한, 그 위에 Ti막을 성막하는 3층 구조로 해도 좋다. 도전막은, 실리콘을 포함하는 알루미늄막의 단층 구조로 해도 좋다.
다음에, 포토리소그래피 공정을 행하고, 도전막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 소스 전극층(15a) 및 드레인 전극층(15b)을 형성한다. 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 이용한다. 여기에서는, SiCl4와 Cl2와 BCl3의 혼합 가스를 반응 가스로 한 드라이 에칭에 의해, Al막과 Ti막을 적층한 도전막을 에칭하여 소스 전극층(15a) 및 드레인 전극층(15b)을 형성한다. 또한, 여기서의 에칭에 의해, 같은 레지스트 마스크를 이용하여, 제 2 In-Ga-Zn-O계 비단결정막을 선택적으로 에칭하여 소스 영역(14a) 또는 드레인 영역(14b)을 형성하고, 제 1 In-Ga-Zn-O계 비단결정막이 일부 노출된다.
또한, 같은 레지스트 마스크를 이용한 상기 에칭 공정에 의해, 노출되어 있는 제 1 In-Ga-Zn-O계 비단결정막을 선택적으로 에칭하고, 소스 전극층(15a) 및 드레인 전극층(15b)과 중첩되는 영역보다 막 두께가 얇은 영역을 가지는 산화물 반도체층(16)이 된다. 소스 전극층(15a) 또는 드레인 전극층(15b), 소스 영역(14a) 또는 드레인 영역(14b), 노출되어 있는 제 1 In-Ga-Zn-O계 비단결정막의 에칭을 동일 공정으로 행하기 때문에, 도 1(A)에 나타낸 바와 같이, 소스 전극층(15a) 또는 드레인 전극층(15b) 및 소스 영역(14a) 또는 드레인 영역(14b)의 단부는 일치하고, 연속적인 구조로 되어 있다. 또한, 소스 전극층(15a) 또는 드레인 전극층(15b), 소스 영역(14a) 또는 드레인 영역(14b), 노출되어 있는 제 1 In-Ga-Zn-O계 비단결정막의 에칭을 동일 공정으로 행하는 것에 한정되지 않고, 복수회의 에칭 공정으로 나누어도 좋다.
다음에, 레지스트 마스크를 제거한 후, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 여기에서는 노(爐)에 넣어, 산소를 포함하는 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 제 1 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형으로부터 해방되기 때문에, 여기서의 열처리(광어닐도 포함함)는 중요하다. 또한, 제 2 In-Ga-Zn-O계 비단결정막의 저저항화가 행해지고, 저저항인 소스 영역(14a) 또는 드레인 영역(14b)이 형성된다. 또한, 열처리를 행하는 타이밍은, 제 2 In-Ga-Zn-O계 비단결정막의 성막 후라면 특별히 한정되지 않는다.
다음에, 소스 전극층(15a) 및 드레인 전극층(15b), 및 막 두께가 얇은 영역을 가지는 산화물 반도체층(16)을 덮는 수지층(17)을 막 두께 0.5 ㎛∼3 ㎛의 범위에서 형성한다. 수지층(17)에 이용하는 감광성 또는 비감광성의 유기 재료는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들의 적층 등을 이용한다. 여기에서는, 공정수를 삭감하기 위해, 감광성의 폴리이미드를 도포법에 의해 형성한다. 노광 및 현상 및 소성을 행하여, 표면이 평탄한 1.5 ㎛의 두께의 폴리이미드로 이루어지는 수지층(17)을 형성한다. 수지층(17)은, 후에 행해지는 제 2 보호 절연층의 형성시에, 막 두께가 얇은 영역을 가지는 산화물 반도체층(16) 및 소스 영역(14a) 또는 드레인 영역(14b)을 플라즈마 데미지로부터 보호하는 제 1 보호 절연층으로서 기능한다. 또한, 노출되어 있는 산화물 반도체층(16)의 막 두께가 얇은 영역을 접하여 덮고, 산화물 반도체층(16)으로의 수분이나 수소 등의 침입을 방지하는 제 1 보호 절연층으로서도 기능한다.
또한, 수지층(17)을 형성하기 전에 노출되어 있는 산화물 반도체층(16)의 막 두께가 얇은 영역에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행하는 것에 의해, 산화물 반도체층의 노출면 근방을 개질하여, 산소 과잉 영역으로 할 수 있다. 산소 라디칼은, 산소를 포함하는 가스를 이용하여 플라즈마 발생 장치에 의해 공급되어도 좋고, 또는 오존 발생 장치에 의해 공급되어도 좋다. 공급된 산소 라디칼 또는 산소를 박막에 조사하는 것에 의해 막표면을 개질할 수 있다. 또한, 산소 라디칼 처리에 한정되지 않고, 아르곤과 산소의 라디칼 처리를 행하여도 좋다. 아르곤과 산소의 라디칼 처리는, 아르곤 가스와 산소 가스를 도입하여 플라즈마를 발생시켜 박막 표면의 개질을 행하는 것이다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터법에 의해 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온∼100℃))로 제 2 보호 절연층(18)을 막 두께 50 nm∼400 nm의 범위에서 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 이용하여 제 2 보호 절연층(18)을 형성해도 좋다. 고밀도 플라즈마 장치에 의해 얻어진 제 2 보호 절연층(18)은, PCVD법보다 치밀한 막을 얻을 수 있다. 제 2 보호 절연층(18)은, 질화실리콘막, 산화질화실리콘막 또는 질화산화실리콘막을 이용하여, 수분이나, 수소 이온이나, OH－ 등을 차단한다. 본 실시형태에서는, PCVD법을 이용하여, 실란 가스의 유량을 35 sccm으로 하고, 암모니아(NH3)의 유량을 300 sccm으로 하고, 수소 가스를 800 sccm으로 하고, 압력을 60 Pa로 하고, RF 전력 파워를 300 W로 하고, 전원 주파수를 13.56 MHz로 하여 성막을 행하여, 막 두께 200 nm의 질화실리콘막을 형성한다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하고, 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극(19)을 포함하는 배선 등)을 형성한다. 제 2 게이트 전극(19)을 소망의 상면 형상으로 하기 위해 선택적으로 에칭할 때에, 제 2 보호 절연층(18)은 에칭 스토퍼로서 기능시킬 수 있다.
제 2 보호 절연층(18) 위에 형성하는 도전층으로서는, 금속 재료(알루미늄(Al)이나 구리(Cu), 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금)를 이용할 수 있다. 이들 막은 차광성을 가지고 있기 때문에, 산화물 반도체층으로의 광을 차광할 수 있다.
도 1(A)에 있어서, 단면에서의 제 2 게이트 전극(19)의 폭은, 제 1 게이트 전극(11)보다 넓고, 또한, 산화물 반도체층의 폭보다 넓다. 산화물 반도체층의 폭보다 넓게 하여, 제 2 게이트 전극(19)의 형상을 산화물 반도체층의 상면 형상을 덮는 형상으로 함으로써 차광하는 것은 유용하다. 산화물 반도체층(16)의 막 두께가 얇은 영역은, 소스 전극층이나 드레인 전극층으로 덮이지 않기 때문에, 광의 조사에 의해 박막 트랜지스터의 전기 특성이 변동할 우려가 있다. 스퍼터법에 의해 성막한 In-Ga-Zn-O계 비단결정막은 파장 450 nm 이하에 광감도를 가지기 때문에, 파장 450 nm 이하의 광을 차단하는 차광층이 되는 제 2 게이트 전극(19)을 형성하는 것은 유용하다.
또한, 제 2 보호 절연층(18) 위에 형성하는 도전층으로서, 투광성을 가지는 도전 재료, 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수도 있다. 투광성을 가지는 도전 재료를 이용하는 경우, 화소 전극과 같은 재료로 함으로써, 제 2 게이트 전극 형성과 화소 전극 형성을 같은 포토마스크로 형성할 수도 있다. 제 2 게이트 전극과 화소 전극을 같은 재료로 함으로써 공정수를 삭감할 수 있다. 또한, 제 2 게이트 전극을 투광성을 가지는 도전 재료로 하는 경우에는, 막 두께가 얇은 영역을 가지는 산화물 반도체층(16)을 차광하기 위한 차광층을 산화물 반도체층(16) 상방의 막 두께가 얇은 영역과 중첩되는 위치에 별도 형성하는 것이 바람직하다. 차광층은, 적어도 400∼450 nm의 파장역으로 약 50% 미만의 광투과율, 바람직하게는 20% 미만의 광투과율을 나타내는 재료를 이용한다. 예를 들면, 차광층의 재료로서는, 크롬, 질화티탄 등의 금속막, 또는 흑색 수지를 이용할 수 있다. 광을 차광하기 위해 흑색 수지를 이용하는 경우, 광이 강력하면 할수록 흑색 수지의 막 두께가 필요하기 때문에, 차광층이 박막인 것이 필요한 경우에는, 차광성이 높고, 정세(精細)한 에칭 가공 및 박막화가 가능한 금속막을 이용하는 것이 바람직하다
이상의 공정을 거침으로써 도 1(A)에 나타낸 박막 트랜지스터(20)를 얻을 수 있다.
또한, 상기 공정에서는, 통상의 포토마스크를 포토리소그래피 공정에 이용하는 예를 나타냈지만, 다계조 마스크를 이용한 포토리소그래피 공정에 의해 형성한 복수(대표적으로는 2종류)의 두께의 영역을 가지는 레지스트 마스크를 이용하면, 레지스트 마스크의 수를 줄일 수 있기 때문에, 공정 간략화, 저비용화를 도모할 수 있다. 또한, 본 명세서에 있어서, 그레이톤 노광용 마스크나, 하프톤 노광용 마스크를 총칭하여, 편의상, 다계조 마스크라고 부른다. 다계조 마스크를 이용하는 경우, 제 1 In-Ga-Zn-O계 비단결정막과, 제 2 In-Ga-Zn-O계 비단결정막과, 도전막을 적층 성막한 후, 복수의 두께의 영역을 가지는 레지스트 마스크를 형성하고, 그 레지스트 마스크를 이용하여 막 두께가 얇은 영역을 가지는 산화물 반도체층과, 소스 전극층 및 드레인 전극층을 형성한다. 이 경우, 소스 전극층 및 드레인 전극층의 단부와 산화물 반도체층의 단부가 일치하고, 산화물 반도체층의 측면이 노정(露呈)된다. 따라서 수지층을 형성하는 경우, 산화물 반도체층은 소스 전극층 및 드레인 전극층과 중첩되지 않는 영역(막 두께가 얇은 영역)과 측면의 양쪽이 수지층과 접하는 구성이 된다.
또한, 제 2 게이트 전극(19)을 제 1 게이트 전극(11)과 동(同)전위로 하기 위해, 전기적으로 접속하는 경우에는, 제 2 보호 절연층(18) 위에 제 2 게이트 전극(19)을 형성하기 전에 포토리소그래피 공정을 행하고, 제 2 보호 절연층(18) 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 제 1 게이트 전극(11)에 이르는 개구를 형성한다.
또한, 제 2 게이트 전극(19)을 제 1 게이트 전극(11)과 다른 전위로 하는 경우에는, 제 2 게이트 전극(19)과 제 1 게이트 전극(11)을 전기적으로 접속하기 위한 개구는 형성할 필요가 없다.
또한, 도 1(B)은, 도 1(A)과 일부 다른 구조를 나타내고 있다. 도 1(B)에 있어서, 도 1(A)과 다른 부분 이외는 동일한 부호를 이용하여 설명한다.
도 1(B)은, 도 1(A)과 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 일례이다.
도 1(B)에 나타낸 바와 같이, 박막 트랜지스터(21)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 도 1(A)의 박막 트랜지스터(20)의 제 2 게이트 절연층은, 수지층(17)과 제 2 보호 절연층(18)의 적층이지만, 박막 트랜지스터(21)의 제 2 게이트 절연층은 수지층(17)만으로 이루어진다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하는 경우, 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(16)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
또한, 도 1(B)에서는, 제 1 게이트 전극(11)과 기판(10)의 사이에 하지 절연층(12)을 형성하는 예를 나타내고 있다. 하지 절연층(12)으로서 막 두께 50 nm∼200 nm의 산화질화실리콘막, 질화산화실리콘막, 또는 질화실리콘막 등을 이용하는 경우, 유리 기판으로부터의 불순물, 예를 들면, 나트륨 등이 확산되고, 후에 위에 형성하는 산화물 반도체에 침입하는 것을 방지할 수 있다. 또한, 하지 절연층(12)을 형성하는 경우, 제 1 게이트 전극(11)의 형성시의 에칭 공정으로 기판(10)이 에칭되는 것을 방지할 수 있다.
또한, 하지 절연층(12)과 제 2 보호 절연층(18)이 기판의 주연(周緣)에서 접하는 구성으로 하고, 박막 트랜지스터(20)를 봉지하는 것이 바람직하다. 하지 절연층(12)과 제 2 보호 절연층(18)이 기판의 주연에서 접하는 구성으로 하면, 질화실리콘막 등의 보호층에서 박막 트랜지스터(20)는 상면, 측면, 및 하면을 둘러싸는 것에 의해, 외부로부터 침입할 우려가 있는 수분 등의 불순물 원소의 침입을 방지할 수 있다. 하지 절연층(12)과 제 2 보호 절연층(18)이 기판의 주연에서 접하는 구성으로 하면, 박막 트랜지스터의 신뢰성을 더욱 향상시킬 수 있다.
또한, 도 1(C)은, 도 1(A)과 일부 다른 구조를 나타내고 있다. 도 1(C)에 있어서, 도 1(A)과 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 1(C)에 나타낸 박막 트랜지스터(39)는, 도 1(A)과는 제 1 게이트 전극(11)과 제 2 게이트 전극(19)의 폭의 크기가 다른 일례이다. 도 1(C)에서는, 제 1 게이트 전극(11)의 채널 길이 방향의 폭이 산화물 반도체층(16)의 폭보다 넓다. 또한, 제 2 게이트 전극(19)의 채널 길이 방향의 폭이 산화물 반도체층의 폭보다 좁다. 도 1(C)에 나타낸 바와 같이 적어도 제 2 게이트 전극(19)의 채널 길이 방향의 폭은, 산화물 반도체층(16)의 막 두께가 얇은 영역(수지층(17)과 접촉하고 있는 영역)의 폭이상으로 하여 중첩되는 위치에 배치하면 좋고, 기생 용량을 저감할 수 있다.
[실시형태 2]
도 2(A)는, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체층을 이용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는, 절연 표면을 가지는 기판 위에, 화소부 및 구동 회로에 이용하는 박막 트랜지스터를 형성하는 제작 방법의 일례를 나타낸다.
또한, 실시형태 1은, 절연 표면을 가지는 기판(10) 위에 제 1 게이트 전극(11)을 형성하고, 제 1 게이트 전극(11)을 덮는 제 1 게이트 절연층(13)을 형성하는 공정까지는 동일하기 때문에, 여기에서는 상세한 설명은 생략하고, 도 1(A)과 같은 개소에는 동일한 부호를 이용하여 설명한다.
다음에, 제 1 게이트 절연층(13) 위에 금속 재료로 이루어지는 도전막을 스퍼터법이나 진공 증착법으로 형성한다. 본 실시형태에서는 스퍼터법에 의해, Ti막, Nd를 포함하는 알루미늄막, Ti막의 3층 구조로 한다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 도전막은, 2층 구조로 해도 좋고, 알루미늄막 위에 티탄막을 적층해도 좋다. 또한, 도전막은, 실리콘을 포함하는 알루미늄막의 단층 구조나, 티탄막의 단층 구조로 해도 좋다.
다음에, 대기에 노출하는 일 없이, 스퍼터법에 의해 저저항의 산화물 반도체막(버퍼층)을 형성한다. 버퍼층은, 후에 형성하는 산화물 반도체층(26)보다 저저항인 재료막이라면 특별히 한정되지 않는다. 버퍼층으로서는, 질소 가스를 포함하는 분위기 중에서 스퍼터법에 의해 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 이용하여 얻은 인듐, 갈륨, 및 아연을 포함하는 산질화물막, 혹은 SiO2를 5 중량% 이상 50 중량% 이하 포함하는 In-Sn-O계 산화물 반도체 타겟을 이용한 스퍼터법으로 형성되는 SiOx를 포함하는 In-Sn-O계 산화물 반도체막을 도전막 위에 형성한다. 본 실시형태에서는, 산화물 반도체 타겟(In2O3 : SnO2 : SiO2 = 85 : 10 : 5), 즉 SiO2를 5 중량% 포함하는 타겟을 이용하여 Ar 유량을 72 sccm, 산소 유량을 3 sccm, 전력 파워를 3.2 kw, 압력을 0.16 Pa의 조건으로 막 두께 10 nm의 성막을 행한다. 또한, 버퍼층에 대한 플라즈마 데미지를 저감하기 위해, 전력 파워를 1 kw로 낮추어 성막해도 좋다.
스퍼터법에는 스퍼터용 전원에 고주파 전원을 이용하는 RF 스퍼터법과, DC 스퍼터법이 있고, 또한 펄스적으로 바이어스를 주는 펄스 DC 스퍼터법도 있다. RF 스퍼터법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는, 동일 체임버에서 다른 재료막을 적층 성막할 수도 있고, 동일 체임버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 체임버 내부에 자석 기구를 구비한 마그네트론 스퍼터법을 이용하는 스퍼터 장치나, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터법을 이용하는 스퍼터 장치가 있다.
또한, 스퍼터법을 이용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터 가스 성분을 화학 반응시키고, 그들 화합물 박막을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 거는 바이어스 스퍼터법도 있다.
타겟은 타겟재를 베이킹 플레이트(타겟을 부착하기 위한 기판)에 부착하여 제작되지만, 베이킹 플레이트에 타겟재를 부착할 때, 타겟재를 분할하여 한장의 베이킹 플레이트에 본딩해도 좋다. 한장의 베이킹 플레이트에 4매의 타겟재를 부착하는 경우는 4 분할이라고 부른다. 또한, 한장의 베이킹 플레이트에 9매의 타겟재를 부착하는 경우는 9 분할이라고 부른다. 타겟의 분할수는 특별히 한정되지 않는다. 타겟재를 분할하면 베이킹 플레이트에 부착할 때의 타겟의 휨을 완화할 수 있다. 이렇게 분할한 타겟재는, 대면적 기판에 상기 박막을 성막하는 경우, 그것에 따라 대형화하는 타겟에 특히 적합하게 이용할 수 있다. 물론, 한 장의 베이킹 플레이트에 한장의 타겟재를 부착하여도 좋다.
다음에, 포토리소그래피 공정을 행하여, 버퍼층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 소스 전극층(25a) 또는 드레인 전극층(25b)을 형성한다. 소스 전극층(25a) 또는 드레인 전극층(25b) 위에는 같은 상면 형상의 버퍼층이 잔존한다. 그 후, 레지스트 마스크를 제거한다.
다음에, 막 두께 5 nm∼200 nm의 산화물 반도체막을 성막한다. 본 실시형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 이용한 스퍼터법을 이용하여, Ar 유량을 50 sccm, 산소 유량을 20 sccm, 전력 파워를 1 kw, 압력을 0.22 Pa의 성막 조건으로 막 두께 50 nm의 성막을 행한다.
또한, 산화물 반도체막을 성막하기 전에 소스 전극층(25a) 및 드레인 전극층(25b)의 표면에 부착하는 오물 등을 제거하기 위한 플라즈마 처리를 행하는 것이 바람직하다. 플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 RF 전원에 의해 플라즈마를 발생시키는 역스퍼터를 행하고, 노출되어 있는 게이트 절연층에도 플라즈마 처리를 행한다.
다음에, 포토리소그래피 공정을 행하고, 산화물 반도체막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 산화물 반도체층(26)을 형성한다. 또한, 같은 레지스트 마스크를 이용하여 버퍼층을 선택적으로 에칭하여 소스 영역(24a), 드레인 영역(24b)을 형성한다.
다음에, 레지스트 마스크를 제거한 후, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 여기에서는 노에 넣어, 산소를 포함하는 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 변형으로부터 해방되기 때문에, 여기서의 열처리(광어닐도 포함함)는 중요하다.
다음에, 소스 전극층(25a) 및 드레인 전극층(25b), 및 산화물 반도체층(26)을 덮는 수지층(17)을 막 두께 0.5 ㎛∼3 ㎛의 범위에서 형성한다. 수지층(17)에 이용하는 감광성 또는 비감광성의 유기 재료는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들의 적층 등을 이용한다.
또한, 수지층(17)의 형성 이후의 공정은, 실시형태 1과 동일하기 때문에, 여기에서는 간략하게 나타낸다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터법에 의해 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온∼100℃))로 제 2 보호 절연층(18)을 막 두께 50 nm∼400 nm의 범위에서 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 이용하여 제 2 보호 절연층(18)을 형성해도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하고, 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극(19)을 포함하는 배선 등)을 형성한다.
이상의 공정을 거침으로써, 도 2(A)에 나타낸 박막 트랜지스터(22)를 얻을 수 있다. 박막 트랜지스터(22)는, 소스 전극층(25a) 및 드레인 전극층(25b) 위에 산화물 반도체층(26)이 일부 중첩되는 영역을 가지고, 중첩되는 영역에는 소스 영역(24a), 드레인 영역(24b)이 형성되어, NI 접합을 형성하고 있다. 이 NI 접합을 보호하기 위하여 수지층(17)이 형성되고, 그 위에 저파워 조건에서의 PCVD법에 의해 제 2 보호 절연층(18)을 형성한다. 제 2 보호 절연층(18)을 형성할 때에 산화물 반도체층(26), 소스 영역(24a), 및 드레인 영역(24b)의 변화를 방지할 수 있기 때문에, 박막 트랜지스터의 전기 특성의 변동을 방지하여 전기 특성이 안정화된다.
또한, 도 2(B)는, 도 2(A)와 일부 다른 구조를 나타내고 있다. 도 2(B)에 있어서, 도 2(A)와 다른 부분 이외에는, 동일한 부호를 이용하여 설명한다.
도 2(B)는, 도 2(A)와 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 예이다.
도 2(B)에 나타낸 바와 같이, 박막 트랜지스터(23)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하면, 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(26)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
또한, 도 2(C)는, 도 2(A)와 일부 다른 구조를 나타내고 있다. 도 2(C)에서, 도 2(A)와 다른 부분 이외에는, 동일한 부호를 이용하여 설명한다.
도 2(C)는, 도 2(A)와는 소스 영역(27a) 및 드레인 영역(27b)과 소스 전극층(28a) 및 드레인 전극층(28b)의 상하 위치 관계가 다른 예이다. 소스 전극층(28a)(또는 드레인 전극층(28b))의 하방에 소스 영역(27a)(또는 드레인 영역(27b))이 형성되고, 소스 전극층(28a)(또는 드레인 전극층(28b))이 소스 영역(27a)(또는 드레인 영역(27b))에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
즉, 소스 영역(27a) 및 드레인 영역(27b)에 대한 플라즈마 데미지를 저감하기 위한 블로킹층으로서, 소스 영역(27a) 및 드레인 영역(27b) 위에 3층(소스 전극층(28a) 및 드레인 전극층(28b)과, 수지층(17)과, 제 2 게이트 전극(19))이 형성되게 되고, 소스 영역(27a) 및 드레인 영역(27b)에 대한 플라즈마 데미지가 더욱 저감된다.
도 2(C)에 나타낸 박막 트랜지스터(29)는, 제 1 게이트 절연층(13) 위에 접하여 저저항의 산화물 반도체막을 형성하고, 그 위에 도전막을 형성한 후, 도전막을 선택적으로 에칭하는 레지스트 마스크와 같은 마스크를 이용하여 저저항의 산화물 반도체막을 에칭한다. 따라서, 저저항의 산화물 반도체막을 에칭하는 것에 의해 형성되는 소스 영역(27a) 및 드레인 영역(27b)은, 그 위에 형성되는 소스 전극층(28a) 및 드레인 전극층(28b)과 상면 형상이 거의 동일하게 된다. 또한, 소스 전극층(28a) 및 드레인 전극층(28b)과 상면 및 측면은 산화물 반도체층(26)과 접하여 형성된다.
또한, 도 2(D)는, 도 2(C)와 일부 다른 구조를 나타내고 있다. 도 2(D)에 있어서, 도 2(C)와 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 2(D)는, 도 2(C)와 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 예이다.
도 2(D)에 나타낸 바와 같이, 박막 트랜지스터(30)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하면, 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(26)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
본 실시형태는, 실시형태 1에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 3]
도 3(A)는, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체층을 이용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는, 절연 표면을 가지는 기판 위에, 화소부 및 구동 회로에 이용하는 박막 트랜지스터를 형성하는 제작 방법의 일례를 나타낸다.
또한, 실시형태 1은, 절연 표면을 가지는 기판(10) 위에 제 1 게이트 전극(11)을 형성하고, 제 1 게이트 전극(11)을 덮는 제 1 게이트 절연층(13)을 형성하고, 산화물 반도체막을 성막하는 공정까지는 동일하기 때문에, 여기에서는 상세한 설명은 생략하고, 도 1(A)와 같은 개소에는 동일한 부호를 이용하여 설명한다.
본 실시형태에서는, 제 1 게이트 절연층(13) 위에 형성하는 산화물 반도체막은, SiO2를 5 중량% 이상 50 중량% 이하, 바람직하게는 10 중량% 이상 30 중량% 이하 포함하는 Zn-O계 산화물 반도체 타겟을 이용하여 성막을 행하고, Zn-O계 산화물 반도체막에 결정화를 저해하는 SiOx(X＞0)를 포함시킨다
다음에, 대기에 접하는 일 없이, 스퍼터법에 의해 Zn-O계 산화물 반도체막 위에 채널 보호막을 형성한다. 채널 보호막의 재료로서는, 무기 재료(산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 질화산화실리콘막 등)를 이용할 수 있다.
또한, 산화질화실리콘막은, 그 조성으로서, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 이용하여 측정한 경우에, 질소보다 산소의 함유량이 많은 것을 말한다. 또한, 질화산화실리콘막이란, 그 조성으로서 RBS 및 HFS를 이용하여 측정한 경우에, 산소보다 질소의 함유량이 많은 것을 말한다.
다음에, 포토리소그래피 공정을 행하여, 채널 보호막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해 채널 보호층(34)을 형성한다. 또한, 제 1 게이트 전극(11)은, 채널 보호층(34)의 폭(채널 길이 방향에 있어서의 폭)보다 넓다.
또한, 채널 보호층(34)의 재료로서는, 무기 절연 재료에 한정하지 않고, 스퍼터법으로 얻어지는 비정질 반도체막 또는 그 화합물, 대표적으로는 아몰퍼스 실리콘막을 이용할 수도 있다. 또한, 채널 보호층에 이용하는 비정질 실리콘막의 화합물이란, 스퍼터법으로 형성되는 붕소 등의 p형의 불순물 원소를 포함하는 p형 비정질 실리콘막, 혹은 스퍼터법으로 형성되는 인 등의 n형의 불순물 원소를 포함하는 n형 비정질 실리콘막을 가리킨다. 그 중에서도, 채널 보호층(34)에 p형 비정질 실리콘막을 이용하는 경우, 오프시의 리크 전류를 저감하고, p형 비정질 실리콘막에 접하여 형성된 산화물 반도체층의 백 채널로 발생한 캐리어(전자)를 지우는 효과가 있다. 또한, 채널 보호층(34)에 비정질 실리콘막을 이용한 경우, 비정질 실리콘막은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 기능을 가진다. 또한, 비정질 실리콘막은, 산화물 반도체로의 광의 입사를 차단하는 차광층으로서도 기능한다.
본 실시형태에서는, 채널 보호층(34)으로서, 붕소를 포함하는 타겟을 이용한 스퍼터법으로 얻어지는 붕소를 포함하는 아몰퍼스 실리콘막을 이용한다. 또한, 붕소를 포함하는 아몰퍼스 실리콘막의 성막 조건은 저파워 조건, 또는 기판 온도를 200℃ 미만으로 한다. 채널 보호층(34)은 Zn-O계 비단결정막과 접하여 형성되기 때문에, 채널 보호층(34)의 성막시 및 에칭시에서의 Zn-O계 비단결정막에 대한 데미지를 극력 저감하는 것이 바람직하다.
다음에, Zn-O계 비단결정막 및 채널 보호층(34) 위에, Zn-O계 비단결정막보다 저저항인 산화물 반도체막(본 실시형태에서는 In-Ga-Zn-O-N계 비단결정막)을 스퍼터법으로 성막한다. 본 실시형태에서는, 질소 가스를 포함하는 분위기 중에서 스퍼터법에 의해 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 이용하여 얻은 인듐, 갈륨, 및 아연을 포함하는 산질화물막을 성막한다. 이 산질화물막은, 후에 행하는 열처리를 행하는 것에 의해 저저항의 산화물 반도체막이 된다.
다음에, 포토리소그래피 공정을 행하여, In-Ga-Zn-O-N계 비단결정막 위에 레지스트 마스크를 형성하여, Zn-O계 비단결정막 및 In-Ga-Zn-O-N계 비단결정막을 에칭한다. 에칭 후에는, Zn-O계 비단결정막으로 이루어진 산화물 반도체층(33)의 측면이 노출된다. 또한, 여기서의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 이용해도 좋다.
다음에, 레지스트 마스크를 제거한 후, In-Ga-Zn-O-N계 비단결정막 위에 금속 재료로 이루어지는 도전막을 스퍼터법이나 진공 증착법으로 형성한다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 200℃∼600℃의 열처리를 행하는 경우에는, 이 열처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다.
다음에, 포토리소그래피 공정을 행하여, 도전막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 소스 전극층(36a) 및 드레인 전극층(36b)을 형성한다. 이 에칭에서, 채널 보호층(34)은 산화물 반도체층(33)의 에칭 스토퍼로서 기능하기 때문에, 산화물 반도체층(33)은 에칭되지 않는다. 또한, 여기서의 에칭에 의해, 같은 레지스트 마스크를 이용하여, In-Ga-Zn-O-N계 비단결정막을 선택적으로 에칭하여 소스 영역(35a) 또는 드레인 영역(35b)을 형성한다.
산화물 반도체층(33)의 채널 형성 영역 위에 접하여 채널 보호층(34)을 형성하는 구조이기 때문에, 산화물 반도체층(33)의 채널 형성 영역에 대한 공정시에 있어서의 데미지(에칭시의 플라즈마나 에칭재에 의한 막감소나, 산화 등)를 방지할 수 있다. 따라서 박막 트랜지스터(31)의 신뢰성을 향상시킬 수 있다.
다음에, 레지스트 마스크를 제거한 후, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 여기에서는 노에 넣어, 질소 분위기 또는 산소를 포함하는 질소 분위기하에서 350℃, 1시간의 열처리를 행한다.
다음에, 소스 전극층(36a) 및 드레인 전극층(36b), 및 채널 보호층(34)을 덮는 수지층(17)을 막 두께 0.5 ㎛∼3 ㎛의 범위에서 형성한다. 수지층(17)에 이용하는 감광성 또는 비감광성의 유기 재료는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들의 적층 등을 이용한다.
또한, 수지층(17)의 형성 이후의 공정은, 실시형태 1과 동일하기 때문에, 여기에서는 간략하게 나타낸다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터법에 의해 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온∼100℃))로 제 2 보호 절연층(18)을 막 두께 50 nm∼400 nm의 범위에서 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 이용하여 제 2 보호 절연층(18)을 형성해도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여, 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극(19)을 포함하는 배선 등)을 형성한다.
이상의 공정을 거침으로써 도 3(A)에 나타낸 박막 트랜지스터(31)를 얻을 수 있다. 또한, 박막 트랜지스터(31)는, 채널 보호층(34)과 수지층(17)과 제 2 보호 절연층(18)과의 적층이 제 2 게이트 절연층으로서 기능한다.
또한, 제 2 게이트 전극(19)의 폭은, 제 1 게이트 전극(11)의 폭 및 산화물 반도체층(33)의 폭보다 넓게 함으로써 산화물 반도체층(33) 전체에 제 2 게이트 전극(19)으로부터 게이트 전압을 인가할 수 있다. 또한, 수지층(17)과 제 2 보호 절연층(18)과의 적층이 두껍고, 기생 용량이 문제가 되지 않는 것이라면, 구동 회로의 복수의 박막 트랜지스터를 덮는 공통의 제 2 게이트 전극으로 하고, 제 2 게이트 전극의 면적을 구동 회로와 거의 같은 크기, 또는 그 이상으로 해도 좋다.
또한, 수지층(17)과 제 2 보호 절연층(18)과의 적층이 얇고, 기생 용량이 문제가 되는 것이라면, 도 3(A)의 구조에 있어서, 제 1 게이트 전극(11)의 폭은, 제 2 게이트 전극(19)의 폭보다 좁게 함으로써, 소스 전극층 또는 드레인 전극층과 중첩되는 면적을 축소하여 기생 용량을 작게 하는 것이 바람직하다. 또한, 제 1 게이트 전극(11)의 폭을 채널 보호층(34)의 폭보다 좁게 하여, 제 2 게이트 전극(19)의 폭을 채널 보호층(34)의 폭보다 좁게 함으로써, 소스 전극층 또는 드레인 전극층과 중첩되지 않게 하여 기생 용량을 더욱 저감하는 구성으로 해도 좋다.
또한, 도 3(B)은, 도 3(A)과 일부 다른 구조를 나타내고 있다. 도 3(B)에 있어서, 도 3(A)과 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 3(B)은, 도 3(A)과 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 예이다.
도 3(B)에 나타낸 바와 같이, 박막 트랜지스터(32)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하면, 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(33)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 4]
도 4(A)는, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체층을 이용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는, 절연 표면을 가지는 기판 위에, 화소부 및 구동 회로에 이용하는 박막 트랜지스터의 일례를 나타낸다.
또한, 실시형태 1은, 산화물 반도체층(16)에 접하여 비정질 실리콘막이 형성되어 있는 점 이외는 동일하기 때문에, 여기에서는 상세한 설명은 생략하고, 도 1(A)과 같은 개소에는 동일한 부호를 이용하여 설명한다. 실시형태 1은, 소스 전극층(15a) 및 드레인 전극층(15b)을 마스크로 하고 일부 에칭하여 산화물 반도체층(16)에 막 두께가 얇은 부분을 형성하는 공정까지는 동일하다.
실시형태 1에 따라, 소스 전극층(15a) 및 드레인 전극층(15b)과 중첩되는 영역보다 막 두께가 얇은 영역을 가지는 산화물 반도체층(16)을 형성한다.
다음에, 레지스트 마스크를 제거한 후, 스퍼터법으로 얻어지는 비정질 반도체막 또는 그 화합물, 대표적으로는 아몰퍼스 실리콘막을 성막한다. 또한, 비정질 실리콘막의 화합물은, 스퍼터법으로 형성되는 붕소 등의 p형의 불순물 원소를 포함하는 p형 비정질 실리콘막, 혹은 스퍼터법으로 형성되는 인 등의 n형의 불순물 원소를 포함하는 n형 비정질 실리콘막을 가리킨다.
단, 산화물 반도체층(16)에 대한 데미지를 극력 저감하기 위해, 성막 조건은 저파워 조건, 또는 기판 온도를 200℃ 미만으로 한다. 본 실시형태에서는, 기판 온도를 실온으로 하여, 전력 파워를 1 kw로 하여 아몰퍼스 실리콘막을 성막한다.
또한, 아몰퍼스 실리콘막을 형성하기 전에, 노출되어 있는 산화물 반도체층(16)의 막 두께가 얇은 영역에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행하는 것에 의해, 산화물 반도체층의 노출면 근방을 개질하여, 산소 과잉 영역으로 할 수 있다. 산소 라디칼 처리를 행하여 산소 과잉 영역이 된 영역에 아몰퍼스 실리콘막을 형성하면 계면에 SiOx(X＞0)의 박막이 형성되어, 오프 전류의 저감을 도모할 수 있다.
산소 라디칼은, 산소를 포함하는 가스를 이용하여 플라즈마 발생 장치에 의해 공급되어도 좋고, 또는 오존 발생 장치에 의해 공급되어도 좋다. 공급된 산소 라디칼 또는 산소를 박막에 조사하는 것에 의해 막표면을 개질할 수 있다. 또한, 산소 라디칼 처리에 한정되지 않고, 아르곤과 산소의 라디칼 처리를 행하여도 좋다. 아르곤과 산소의 라디칼 처리는, 아르곤 가스와 산소 가스를 도입하여 플라즈마를 발생시켜 박막 표면의 개질을 행하는 것이다.
다음에, 포토리소그래피 공정을 행하여, 아몰퍼스 실리콘막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 채널 보호층(41)을 형성한다. 또한, 본 실시형태에서는, 아몰퍼스 실리콘막을 선택적으로 에칭하는 예를 나타냈지만 특별히 한정되지 않고, 포토마스크수 및 공정을 저감하기 위해, 여기서의 포토리소그래피 공정을 행하지 않아도 좋다. 채널 보호층(41)은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 층간막으로서 이용할 수 있다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층(41)은, 산화물 반도체층으로의 광의 입사를 차단하는 차광층으로서도 기능한다.
다음에, 소스 전극층(15a) 및 드레인 전극층(15b), 및 채널 보호층(41)을 덮는 수지층(17)을 막 두께 0.5 ㎛∼3 ㎛의 범위에서 형성한다. 수지층(17)에 이용하는 감광성 또는 비감광성의 유기 재료는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들의 적층 등을 이용한다.
또한, 수지층(17)의 형성 이후의 공정은, 실시형태 1과 동일하기 때문에, 여기에서는 간략하게 나타낸다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터법에 의해 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온∼100℃))로 제 2 보호 절연층(18)을 막 두께 50 nm∼400 nm의 범위에서 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 이용하여 제 2 보호 절연층(18)을 형성해도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여, 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극(19)을 포함하는 배선 등)을 형성한다.
이상의 공정을 거침으로써 도 4(A)에 나타낸 박막 트랜지스터(37)를 얻을 수 있다.
또한, 비정질 실리콘막으로 이루어진 채널 보호층(41)은, 산화물 반도체층으로의 광의 입사를 차단하는 차광층으로서도 기능한다. 본 실시형태에서는, 채널 보호층(41)으로서 비정질 실리콘막을 이용하는 예를 나타냈지만, 채널 보호층(41)으로서 p형 비정질 실리콘막을 이용하는 경우, 오프시의 리크 전류를 저감하고, p형 비정질 실리콘막에 접하여 형성된 산화물 반도체층의 백 채널로 발생한 캐리어(전자)를 지우는 효과가 있다.
또한, 도 4(B)는, 도 4(A)와 일부 다른 구조를 나타내고 있다. 도 4(B)에 있어서, 도 4(A)와 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 4(B)는, 도 4(A)와 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 예이다.
도 4(B)에 나타낸 바와 같이, 박막 트랜지스터(38)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하면, 채널 보호층(41) 및 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(16)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 5]
도 5(A)는, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체층을 이용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는, 절연 표면을 가지는 기판 위에, 화소부 및 구동 회로에 이용하는 박막 트랜지스터의 일례를 나타낸다.
또한, 실시형태 2는, 산화물 반도체층(26)에 접하여 비정질 실리콘막이 형성되어 있는 점 이외는 동일하기 때문에, 여기에서는 상세한 설명은 생략하고, 도 2(A)와 같은 개소에는 동일한 부호를 이용하여 설명한다. 실시형태 2는, 제 1 게이트 절연층(13) 위에 일부 접하여 산화물 반도체막을 형성하는 공정까지는 동일하다.
실시형태 2에 따라, 산화물 반도체막을 형성한 후, 대기에 접하는 일 없이, 스퍼터법으로 얻어지는 비정질 반도체막 또는 그 화합물, 대표적으로는 아몰퍼스 실리콘막을 성막한다. 또한, 비정질 실리콘막의 화합물이란, 스퍼터법으로 형성되는 붕소 등의 p형의 불순물 원소를 포함하는 p형 비정질 실리콘막, 혹은 스퍼터법으로 형성되는 인 등의 n형의 불순물 원소를 포함하는 n형 비정질 실리콘막을 가리킨다.
단, 산화물 반도체층(26)에 대한 데미지를 극력 저감하기 위해, 성막 조건은 저파워 조건, 또는 기판 온도를 200℃ 미만으로 한다. 본 실시형태에서는, 기판 온도를 실온으로 하고, 전력 파워를 1 kw로 하여 붕소를 포함하는 아몰퍼스 실리콘막을 성막한다.
또한, 붕소를 포함하는 아몰퍼스 실리콘막을 형성하기 전에, 노출되어 있는 산화물 반도체막에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행함으로써, 산화물 반도체막의 표면 근방을 개질하고, 산소 과잉 영역으로 할 수 있다. 산소 라디칼 처리를 행하여 산소 과잉 영역이 된 영역에 아몰퍼스 실리콘막을 형성하면 계면에 SiOx(X＞0)의 박막이 형성되어, 오프 전류의 저감을 도모할 수 있다.
산소 라디칼은, 산소를 포함하는 가스를 이용하여 플라즈마 발생 장치에 의해 공급되어도 좋고, 또는 오존 발생 장치에 의해 공급되어도 좋다. 공급된 산소 라디칼 또는 산소를 박막에 조사하는 것에 의해 막표면을 개질할 수 있다. 또한, 산소 라디칼 처리에 한정되지 않고, 아르곤과 산소의 라디칼 처리를 행하여도 좋다. 아르곤과 산소의 라디칼 처리는, 아르곤 가스와 산소 가스를 도입하여 플라즈마를 발생시켜 박막 표면의 개질을 행하는 것이다.
다음에, 포토리소그래피 공정을 행하여, 붕소를 포함하는 아몰퍼스 실리콘막 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 채널 보호층(42)을 형성한다. 채널 보호층(42)은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 층간막으로서 이용할 수 있다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층(42)은, 산화물 반도체층으로의 광의 입사를 차단하는 차광층으로서도 기능한다. 또한, 같은 레지스트 마스크를 이용하여 산화물 반도체막의 불필요한 부분을 제거하여 산화물 반도체층(26)을 형성한다. 또한, 같은 마스크를 이용하여 버퍼층을 선택적으로 에칭하여 소스 영역(24a), 드레인 영역(24b)을 형성한다.
다음에, 레지스트 마스크를 제거한 후, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 여기에서는 노에 넣어, 산소를 포함하는 질소 분위기하에서 350℃, 1시간의 열처리를 행한다.
다음에, 소스 전극층(25a) 및 드레인 전극층(25b), 및 산화물 반도체층(26)을 덮는 수지층(17)을 막 두께 0.5 ㎛∼3 ㎛의 범위에서 형성한다. 수지층(17)에 이용하는 감광성 또는 비감광성의 유기 재료는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들의 적층 등을 이용한다.
또한, 수지층(17)의 형성 이후의 공정은, 실시형태 2와 동일하기 때문에, 여기에서는 간략하게 나타낸다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터법에 의해 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온∼100℃))로 제 2 보호 절연층(18)을 막 두께 50 nm∼400 nm의 범위에서 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 이용하여 제 2 보호 절연층(18)을 형성해도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여, 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극(19)을 포함하는 배선 등)을 형성한다.
이상의 공정을 거치는 것에 의해 도 5(A)에 나타낸 박막 트랜지스터(53)를 얻을 수 있다.
또한, 도 5(B)는, 도 5(A)와 일부 다른 구조를 나타내고 있다. 도 5(B)에 있어서, 도 5(A)와 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 5(B)는, 도 5(A)와 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 예이다.
도 5(B)에 나타낸 바와 같이, 박막 트랜지스터(54)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하면, 채널 보호층(42) 및 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(26)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
또한, 도 5(C)는, 도 5(A)와 일부 다른 구조를 나타내고 있다. 도 5(C)에 있어서, 도 5(A)와 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 5(C)는, 도 5(A)와는 소스 영역(27a) 및 드레인 영역(27b)과 소스 전극층(28a) 및 드레인 전극층(28b)의 상하 위치 관계가 다른 예이다. 소스 전극층(28a)(또는 드레인 전극층(28b))의 하방에 소스 영역(27a)(또는 드레인 영역(27b))이 형성되고, 소스 전극층(28a)(또는 드레인 전극층(28b))이 소스 영역(27a)(또는 드레인 영역(27b))에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
즉, 소스 영역(27a) 및 드레인 영역(27b)에 대한 플라즈마 데미지를 저감하기 위한 블로킹층으로서, 소스 영역(27a) 및 드레인 영역(27b) 위에 4층(소스 전극층(28a) 및 드레인 전극층(28b)과, 채널 보호층(42)과, 수지층(17)과, 제 2 게이트 전극(19))이 형성되게 되어, 소스 영역(27a) 및 드레인 영역(27b)에 대한 플라즈마 데미지가 더욱 저감된다.
도 5(C)에 나타낸 박막 트랜지스터(55)는, 제 1 게이트 절연층(13) 위에 접하여 저저항의 산화물 반도체막을 형성하고, 그 위에 도전막을 형성한 후, 도전막을 선택적으로 에칭하는 레지스트 마스크와 같은 마스크를 이용하여 저저항의 산화물 반도체막을 에칭한다. 따라서, 저저항의 산화물 반도체막을 에칭하는 것에 의해 형성되는 소스 영역(27a) 및 드레인 영역(27b)은, 그 위에 형성되는 소스 전극층(28a) 및 드레인 전극층(28b)과 상면 형상이 거의 동일하게 된다. 또한, 소스 전극층(28a) 및 드레인 전극층(28b)과 상면 및 측면은 산화물 반도체층(26)과 접하여 형성된다.
또한, 도 5(D)는, 도 5(C)와 일부 다른 구조를 나타내고 있다. 도 5(D)에 있어서, 도 5(C)와 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 5(D)는, 도 5(C)와 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 예이다.
도 5(D)에 나타낸 바와 같이, 박막 트랜지스터(56)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하면, 채널 보호층(42) 및 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(26)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 6]
도 6(A)은, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체층을 이용한 박막 트랜지스터의 단면도의 일례이다. 본 실시형태에서는, 절연 표면을 가지는 기판 위에, 화소부 및 구동 회로에 이용하는 박막 트랜지스터의 일례를 나타낸다.
또한, 실시형태 2는, 산화물 반도체층(26)에 접하여 비정질 실리콘막이 형성되어 있는 점 이외는 동일하기 때문에, 여기에서는 상세한 설명은 생략하고, 도 2(A)와 같은 개소에는 동일한 부호를 이용하여 설명한다. 실시형태 2와는, 산화물 반도체층(26)을 형성하는 공정까지는 동일하다.
실시형태 2에 따라, 산화물 반도체층(26)을 형성한 후, 산화물 반도체층(26) 위에 접하는 채널 보호층(43)으로서, 스퍼터법으로 얻어지는 비정질 반도체막 또는 그 화합물, 대표적으로는 아몰퍼스 실리콘막을 성막한다. 또한, 비정질 실리콘막의 화합물은, 스퍼터법으로 형성되는 붕소 등의 p형의 불순물 원소를 포함하는 p형 비정질 실리콘막, 혹은 스퍼터법으로 형성되는 인 등의 n형의 불순물 원소를 포함하는 n형 비정질 실리콘막을 가리킨다.
단, 산화물 반도체층(26)에 대한 데미지를 극력 저감하기 위해, 성막 조건은 저파워 조건, 또는 기판 온도를 200℃ 미만으로 한다. 본 실시형태에서는, 기판 온도를 실온으로 하고, 전력 파워를 1 kw로 하여 붕소를 포함하는 아몰퍼스 실리콘막을 성막한다.
또한, 붕소를 포함하는 아몰퍼스 실리콘막을 형성하기 전에, 노출되어 있는 산화물 반도체층에 대하여 산소 라디칼 처리를 행하여도 좋다. 산소 라디칼 처리를 행하는 것에 의해, 산화물 반도체층의 표면 근방을 개질하여, 산소 과잉 영역으로 할 수 있다. 산소 라디칼 처리를 행하여 산소 과잉 영역이 된 영역에 아몰퍼스 실리콘막을 형성하면 계면에 SiOx(X＞0)의 박막이 형성되고, 오프 전류의 저감을 도모할 수 있다.
산소 라디칼은, 산소를 포함하는 가스를 이용하여 플라즈마 발생 장치에 의해 공급되어도 좋고, 또는 오존 발생 장치에 의해 공급되어도 좋다. 공급된 산소 라디칼 또는 산소를 박막에 조사하는 것에 의해 막표면을 개질할 수 있다. 또한, 산소 라디칼 처리에 한정되지 않고, 아르곤과 산소의 라디칼 처리를 행하여도 좋다. 아르곤과 산소의 라디칼 처리는, 아르곤 가스와 산소 가스를 도입하여 플라즈마를 발생시켜 박막 표면의 개질을 행하는 것이다.
채널 보호층(43)은, 수분이나, 수소 이온이나, OH－ 등을 차단하는 층간막으로서 이용할 수 있다. 또한, 비정질 실리콘막으로 이루어진 채널 보호층(43)은, 산화물 반도체층에 대한 광의 입사를 차단하는 차광층으로서도 기능한다.
다음에, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 여기에서는 노에 넣어, 산소를 포함하는 질소 분위기하에서 350℃, 1시간의 열처리를 행한다.
다음에, 채널 보호층(43)을 덮는 수지층(17)을 막 두께 0.5 ㎛∼3 ㎛의 범위에서 형성한다. 수지층(17)에 이용하는 감광성 또는 비감광성의 유기 재료는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 또는 이들의 적층 등을 이용한다.
또한, 수지층(17)의 형성 이후의 공정은, 실시형태 2와 동일하기 때문에, 여기에서는 간략하게 나타낸다.
다음에, 수지층(17) 위에 PCVD법 또는 스퍼터법에 의해 저파워 조건(또는 낮은 기판 온도(200℃ 미만, 바람직하게는 실온∼100℃))로 제 2 보호 절연층(18)을 막 두께 50 nm∼400 nm의 범위에서 형성한다. 또한, 저파워 조건으로 고밀도 플라즈마 장치를 이용하여 제 2 보호 절연층(18)을 형성해도 좋다.
다음에, 도전층을 형성한 후, 포토리소그래피 공정을 행하여, 도전층 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(제 2 게이트 전극(19)을 포함하는 배선 등)을 형성한다.
이상의 공정을 거치는 것에 의해 도 6(A)에 나타낸 박막 트랜지스터(57)를 얻을 수 있다.
또한, 도 6(B)은, 도 6(A)과 일부 다른 구조를 나타내고 있다. 도 6(B)에 있어서, 도 6(A)과 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 6(B)은, 도 6(A)과 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 예이다.
도 6(B)에 나타낸 바와 같이, 박막 트랜지스터(58)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하면, 채널 보호층(43) 및 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(26)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
또한, 도 6(C)은, 도 6(A)과 일부 다른 구조를 나타내고 있다. 도 6(C)에 있어서, 도 6(A)과 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 6(C)은, 도 6(A)과는 소스 영역(27a) 및 드레인 영역(27b)과 소스 전극층(28a) 및 드레인 전극층(28b)의 상하 위치 관계가 다른 예이다. 소스 전극층(28a)(또는 드레인 전극층(28b))의 하방에 소스 영역(27a)(또는 드레인 영역(27b))이 형성되고, 소스 전극층(28a)(또는 드레인 전극층(28b))이 소스 영역(27a)(또는 드레인 영역(27b))에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
즉, 소스 영역(27a) 및 드레인 영역(27b)에 대한 플라즈마 데미지를 저감하기 위한 블로킹층으로서, 소스 영역(27a) 및 드레인 영역(27b) 위에 4층(소스 전극층(28a) 및 드레인 전극층(28b)과, 채널 보호층(42)과, 수지층(17)과, 제 2 게이트 전극(19))이 형성되게 되고, 소스 영역(27a) 및 드레인 영역(27b)에 대한 플라즈마 데미지가 더욱 저감된다.
도 6(C)에 나타낸 박막 트랜지스터(59)는, 제 1 게이트 절연층(13) 위에 접하여 저저항의 산화물 반도체막을 형성하고, 그 위에 도전막을 형성한 후, 도전막을 선택적으로 에칭하는 레지스트 마스크와 같은 마스크를 이용하여 저저항의 산화물 반도체막을 에칭한다. 따라서, 저저항의 산화물 반도체막을 에칭하는 것에 의해 형성되는 소스 영역(27a) 및 드레인 영역(27b)은, 그 위에 형성되는 소스 전극층(28a) 및 드레인 전극층(28b)과 상면 형상이 거의 동일하게 된다. 또한, 소스 전극층(28a) 및 드레인 전극층(28b)과 상면 및 측면은 산화물 반도체층(26)과 접하여 형성된다.
또한, 도 6(D)은, 도 6(C)과 일부 다른 구조를 나타내고 있다. 도 6(D)에 있어서, 도 6(C)과 다른 부분 이외는, 동일한 부호를 이용하여 설명한다.
도 6(D)은, 도 6(C)과 제 2 게이트 전극(19)과 제 2 보호 절연층(18)의 형성 순서가 다른 예이다.
도 6(D)에 나타낸 바와 같이, 박막 트랜지스터(60)의 제 2 게이트 전극(19)은, 제 1 보호 절연막인 수지층(17) 위에 접하여 형성하고, 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성이다. 수지층(17)과 제 2 보호 절연층(18)과의 사이에 형성하는 구성으로 하면, 채널 보호층(43) 및 수지층(17)과 함께 제 2 게이트 전극(19)이 산화물 반도체층(26)에 대한 플라즈마 데미지를 저감하는 효과를 가진다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 7]
본 실시형태에서는, 2개의 n 채널형의 박막 트랜지스터를 이용하여 구동 회로의 인버터 회로를 구성하는 예를 기초로 이하에 설명한다. 도 7(A)에 나타낸 박막 트랜지스터는, 실시형태 1의 도 1(A)에 나타낸 박막 트랜지스터(20)와 동일하기 때문에, 같은 부분에는 같은 부호를 이용하여 설명한다.
화소부를 구동하기 위한 구동 회로는, 인버터 회로, 용량, 저항 등을 이용하여 구성한다. 2개의 n 채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 인핸스먼트(enhancement)형 트랜지스터와 디플리션(depletion)형 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라고 함)와, 인핸스먼트 TFT들로 형성하는 경우(이하, EEMOS 회로라고 함)가 있다.
구동 회로의 인버터 회로의 단면 구조를 도 7(A)에 나타낸다. 또한, 도 7에 나타낸 박막 트랜지스터(20), 제 2 박막 트랜지스터(431)는, 보텀 게이트형 박막 트랜지스터이며, 산화물 반도체층 위에 소스 영역 또는 드레인 영역을 통하여 배선이 설치되어 있는 박막 트랜지스터의 예이다.
도 7(A)에 있어서, 기판(10) 위에 제 1 게이트 전극(11) 및 제 3 게이트 전극(402)을 형성한다. 제 1 게이트 전극(11) 및 제 3 게이트 전극(402)의 재료는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하고, 단층으로 또는 적층하여 형성할 수 있다.
또한, 제 1 게이트 전극(11) 및 제 3 게이트 전극(402)을 덮는 제 1 게이트 절연층(13) 위에는, 산화물 반도체층(16)과, 제 2 산화물 반도체층(407)을 형성한다.
산화물 반도체층(16) 위에는 제 1 단자가 되는 전극층(소스 전극층(15a)), 및 제 2 단자가 되는 전극층(드레인 전극층(15b))을 형성하고, 제 2 단자가 되는 전극층은, 제 1 게이트 절연층(13)에 형성된 콘택트홀(404)을 통하여 제 3 게이트 전극(402)과 직접 접속한다. 또한, 제 2 산화물 반도체층(407) 위에는 제 3 단자(411)가 되는 전극층을 형성한다.
박막 트랜지스터(20)는, 제 1 게이트 전극(11)과, 제 1 게이트 절연층(13)을 통하여 제 1 게이트 전극(11)과 중첩되는 산화물 반도체층(16)을 가지고, 제 1 단자가 되는 전극층(소스 전극층(15a))은, 부(負)의 전압(VDL)이 인가되는 전원선(부전원선)이다. 이 전원선은, 접지 전위의 전원선(접지 전원선)으로 해도 좋다. 단, 인버터 회로에 있어서는, 제 2 단자가 되는 전극층(드레인 전극층(15b))에 접속되는 배선의 전위에 따라서는, 제 1 단자가 되는 전극층은 드레인 전극층이 되고, 제 2 단자가 되는 전극층이 소스 전극층이 되는 경우가 있다.
또한, 제 2 박막 트랜지스터(431)는, 제 3 게이트 전극(402)과, 제 1 게이트 절연층(13)을 통하여 제 3 게이트 전극(402)과 중첩되는 제 2 산화물 반도체층(407)을 가지고, 제 3 단자(411)는, 정(正)의 전압(VDH)이 인가되는 전원선(정전원선)이다. 또한, 인버터 회로에 있어서는, 제 2 단자가 되는 전극층(드레인 전극층(15b))에 접속되는 배선의 전위에 따라서는, 제 2 단자가 되는 전극층이 소스 전극층이 되고, 제 3 단자(411)가 되는 전극층이 드레인 전극층이 되는 경우가 있다.
또한, 제 2 산화물 반도체층(407)과 드레인 전극층(15b)의 사이에는 버퍼층(408a)(소스 영역 또는 드레인 영역이라고도 부름)을 형성하고, 제 2 산화물 반도체층(407)과 제 3 단자(411)와의 사이에는 버퍼층(408b)(드레인 영역 또는 소스 영역이라고도 부름)을 형성한다.
또한, 구동 회로의 인버터 회로의 상면도를 도 7(B)에 나타낸다. 도 7(B)에 있어서, 쇄선 Z1-Z2로 절단한 단면이 도 7(A)에 상당한다.
박막 트랜지스터(20)를 인핸스먼트형의 n 채널형 트랜지스터로 하기 위해, 본 실시형태에서는, 산화물 반도체층(16) 위에 제 2 게이트 절연층(수지층(17), 제 2 보호 절연층(18)의 적층)과, 이 제 2 게이트 절연층 위에 제 2 게이트 전극(19)을 형성하고, 제 2 게이트 전극(19)에 인가하는 전압에 의해 박막 트랜지스터(20)의 스레시홀드값 제어를 행한다.
또한, 본 실시형태에서는, 제 2 산화물 반도체층(407) 위에 제 2 게이트 절연층(수지층(17), 제 2 보호 절연층(18)의 적층)과, 이 제 2 게이트 절연층 위에 제 4 게이트 전극(470)을 형성하고, 제 4 게이트 전극(470)에 인가하는 전압에 의해 제 2 박막 트랜지스터(431)의 스레시홀드값 제어를 행한다.
또한, 도 7(A) 및 도 7(B)에서는, 제 2 단자가 되는 전극층(드레인 전극층(15b))은, 제 1 게이트 절연층(13)에 형성된 콘택트홀(404)을 통하여 제 3 게이트 전극(402)과 직접 접속하는 예를 나타냈지만, 특별히 한정되지 않고, 접속 전극을 별도 형성하여 제 2 단자가 되는 전극층(드레인 전극층(15b))과 제 3 게이트 전극(402)을 전기적으로 접속시켜도 좋다.
또한, 본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다.
[실시형태 8]
본 실시형태에서는, 표시 장치에 대하여, 블럭도, 회로도, 각 신호 등의 전위 변화를 나타낸 파형도, 상면도(레이아웃도) 등을 참조하여 설명한다.
도 8(A)은, 액티브 매트릭스형 액정 표시 장치의 블럭도의 일례를 나타낸다. 도 8(A)에 나타낸 액정 표시 장치는, 기판(800) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(801)와, 각 화소의 게이트 전극에 접속된 주사선을 제어하는 주사선 구동 회로(802)와, 선택된 화소으로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(803)를 가진다. 각 화소에는, 도 8(B)에 나타낸 TFT(804)(Thin Film Transistor, 이하, TFT라고 함)가 설치되어 있다. TFT(804)는, 제 1 제어 신호(G1) 및 제 2 제어 신호(G2)에 의해, In 단자와 Out 단자간의 전기적인 제어를 행하는 소자이다. 또한, 도 8(B)에 나타낸 TFT(804)의 심볼은, 상기 실시형태 1 내지 6 중 어느 하나에 설명한 4 단자에 의해 제어되는 TFT를 의미하고, 도면 등에서 이하 이용하는 것으로 한다.
또한, 여기에서는, 주사선 구동 회로(802) 및 신호선 구동 회로(803)를 표시 장치에 제작하는 형태를 나타냈지만, 주사선 구동 회로(802)의 일부를 IC 등의 반도체 장치로 실장해도 좋다. 또한, 신호선 구동 회로(803)의 일부를 IC 등의 반도체 장치에 실장해도 좋다. 주사선 구동 회로(802)를 기판(800) 위에 복수 형성하는 구성으로 해도 좋다.
도 9는, 표시 장치를 구성하는, 신호 입력 단자, 주사선, 신호선, 비선형 소자를 포함하는 보호 회로, 및 화소부의 위치 관계를 설명한 도면이다. 절연 표면을 가지는 기판(820) 위에는 주사선(823A) 및 제어선(823B)과 신호선(824)이 교차 배치되어, 화소부(827)가 구성되어 있다. 또한, 화소부(827)는, 도 8(A)에 나타낸 화소부(801)에 상당한다. 또한 제어선(823B)을 신호선(824)과 평행이 되도록 배치하는 구성으로 해도 좋다.
화소부(827)는 복수의 화소(828)가 매트릭스 형상으로 배열되어 구성되어 있다. 화소(828)는, 주사선(823A), 제어선(823B), 신호선(824)에 접속되는 화소 TFT(829)(TFT라고도 함), 보유 용량부(830), 화소 전극(831)을 포함하여 구성되어 있다.
여기서 나타낸 화소 구성에 있어서, 보유 용량부(830)에서는, 한쪽의 전극과 화소 TFT(829)가 접속되고, 다른 한쪽의 전극과 용량선(832)이 접속되는 경우를 나타내고 있다. 또한, 화소 전극(831)은 표시 소자(액정 소자, 발광 소자, 콘트라스트 매체(전자 잉크) 등)를 구동하는 한쪽의 전극을 구성한다. 이러한 표시 소자의 다른 한쪽의 전극(대향 전극이라고도 함)은 코먼 단자(833)에 접속되어 있다. 코먼 단자로부터는 공통 전위(코먼 전위라고도 부름)가 표시 소자의 다른 한쪽의 전극에 공급된다.
보호 회로(835)는, 화소부(827)로부터 연장하여 설치된 배선과, 신호선 입력 단자(822)와의 사이에 배치되어 있다. 또한, 보호 회로(835)는, 주사선 구동 회로(802)와, 화소부(827)의 사이에 배치되어 있다. 본 실시형태에서는, 복수의 보호 회로(835)를 배치하여, 주사선(823A), 제어선(823B), 신호선(824), 및 용량선(832)에 정전기 등에 의해 서지 전압이 인가되어, 화소 TFT(829) 등이 파괴되지 않도록 구성되어 있다. 따라서, 보호 회로(835)에는 서지 전압이 인가되었을 때, 코먼 배선에 전하를 놓아주도록 구성되어 있다.
본 실시형태에서는, 신호선 입력 단자(822)의 근방에 보호 회로(835)를 배치하는 예를 나타내고 있다. 단, 보호 회로(835)의 배치 위치, 보호 회로(835)의 유무는 이것에 한정되지 않는다.
도 9의 화소 TFT(829)에, 실시형태 1 내지 6 중 어느 하나에 나타낸 TFT를 이용함으로써, 이하의 이점이 있다.
실시형태 1 내지 6 중 어느 하나에 나타낸 TFT를 가지는 화소를 형성함으로써, TFT의 스레시홀드 전압의 제어, 및/또는 TFT의 온 전류를 크게 하는 것이 가능하게 된다.
TFT의 스레시홀드 전압의 제어의 구체적인 예에 대하여, 도 18 내지 20에 나타내어 설명한다. 도 18은, 제어선(823B)의 전위를 부유 상태(플로팅)로 했을 때의 산화물 반도체를 반도체층에 이용한 n 채널형 TFT의 드레인 전류(Id)-게이트 전압(Vg) 곡선, 및 이동도에 관한 곡선이다. 도 18의 n 채널형 TFT는 실시형태 2와 같은 공정으로 제작한 것이고, 보텀 콘택트형 구조를 취하며, 채널 길이는 20 ㎛, 채널폭은 20 ㎛이다. 도 18의 데이터는, 드레인 전압(Vd)을 1 V(도면 중의 가는 선), 및 10 V(도면 중의 굵은 선)로 하여 측정을 행함으로써 얻어진 것이다. 또한, 도 19는, 제어선(823B)의 전위를 0 V로 했을 때의 산화물 반도체를 반도체층에 이용한 n 채널형 TFT의, Id-Vg 곡선, 및 이동도에 관한 곡선이다. 도 19의 n 채널형 TFT는 실시형태 2와 같은 조건으로 제작한 것이고, 보텀 콘택트형 구조를 취하며, 채널 길이는 20 ㎛, 채널폭은 20 ㎛이다. 도 19의 데이터는, 드레인 전압(Vd)을 1 V(도면 중의 가는 선), 및 10 V(도면 중의 굵은 선)로 하여 측정을 행함에 따라 얻어진 것이다.
도 18, 도 19로부터도 알 수 있는 바와 같이, 제어선(823B)의 전위를 부유 상태로 한 조건의 도 18에서는, 드레인 전압에 대한 Id-Vg 곡선의 시프트가 큰 것에 대하여, 제어선(823B)의 전위를 고정 전위인 0 V(GND)로 한 조건의 도 19에서는, 드레인 전압에 대한 Id-Vg 곡선의 시프트가 작게 되어 있다는 것을 알 수 있다.
도 18, 도 19로부터, 제어선(823B)의 전위를 고정 전위로 한 TFT에서는, 드레인 전압에 대한 Id-Vg 곡선의 시프트를 작게 할 수 있는 것을 알 수 있다.
또한, 도 20에서는, 제어선(823B)의 전위(G2)를 고정 전위로 하고, 이 고정 전위를 변화시켰을 때의 TFT의 스레시홀드 전압(Vth)과 상승 전압(Shift값)의 특성에 대하여 나타내고 있다. 도 20에 나타낸 바와 같이, 고정 전위인 제어선(823B)의 전위(G2)를 변동시킴으로써, TFT의 상승 전압, 및 스레시홀드 전압을 제어할 수 있다. 또한, 도 18, 도 19, 도 20은, 실시형태 2에 나타낸 보텀 콘택트형 구조의 데이터이지만, 특별히 TFT 구조에 한정되지 않고, 고정 전위인 제어선(823B)의 전위(G2)를 변동시킴으로써, 실시형태 1, 실시형태 3 내지 6 중 어느 하나에 나타낸 TFT에서의 상승 전압, 및 스레시홀드 전압을 제어할 수 있다.
또한, 상승 전압(Shift값)은, Id-Vg 곡선의 서브 스레시홀드 특성에 있어서, 기울기가 최대가 되는 점으로 당겨진 접선이 Id = 1×10-12 A의 수평선과 교차하는 전압값으로서 정의된다.
다음에 도 10(A)에서, 화소(828)에 공급되는 신호의 전위 변화의 개략을 나타내는 파형도에 대하여 나타내고, 화소(828)의 동작에 대하여 설명한다. 도 10(A)에서는, 임의의 화소의 접속된 주사선(823A), 제어선(823B), 신호선(824), 및 용량선(832)의 각각의 전위에 대한 파형에 대하여 나타낸 것이다. 도 10(A)은, 주사선(823A)의 전위 변화의 개략을 나타내는 파형(G1), 제어선(823B)의 전위 변화의 개략을 나타내는 파형(G2), 신호선(824)의 전위 변화의 개략을 나타내는 파형(D), 및 용량선(832)의 전위 변화를 나타내는 파형(COM)의 시간 변화에 대하여 횡축을 시간, 종축을 전위로서 나타낸 것이다. 또한, 파형(G1)의 고전원 전위는 V1로 나타내고, 파형(G1)의 저전원 전위는 V2로 나타내고, 파형(G2)의 전위는 Vc로 나타내고, 파형(D)의 고전원 전위는 VD1로 나타내고, 파형(D)의 저전원 전위는 VD2로 나타내고, 파형(COM)의 전위는 VCOM으로 나타낸다. 또한, 도시하는 바와 같이, 파형(G1)이 V1이 되고 나서 V2가 되고, 다음에 V1이 될 때까지의 기간이, 1 프레임 기간의 길이에 대응하는 것이다. 또한, 도시하는 바와 같이, 파형(G1)이 V1이 되고 나서 V2가 될 때까지의 기간이, 1 게이트 선택 기간의 길이에 대응하는 것이다.
도 10(A)에서 1 프레임 기간의 1 게이트 선택 기간, 즉 주사선(823A)이 V1이 되었을 때, VD1로부터 VD2의 범위에 있는 신호선(824)의 전위가 화소(828) 내의 보유 용량부(830)에 보유된다. 또한, 도 10(A)에 1 프레임 기간의 1 게이트 선택 기간 이외의 기간, 즉 주사선(823A)이 V2가 되었을 때, VD1로부터 VD2의 범위에 있는 신호선(824)의 전위에 상관없이, 화소(828) 내의 보유 용량부(830)는 1 게이트 선택 기간에 입력된 전위를 보유한다. 또한, 제어선(823B)의 전위 변화의 개략을 나타내는 파형(G2)은, 주사선(823A)에 의한 화소 TFT(829)의 도통 또는 비도통의 제어가 오동작하지 않는 범위의 고정 전위로 하는 것이 바람직하다. 제어선(823B)의 전위(Vc)를 VD2 이하, 바람직하게는 V2로부터 VD2의 범위로 함으로써, 주사선(823A)에 의한 화소 TFT(829)의 도통 또는 비도통의 제어가 오동작하지 않게 할 수 있다.
또한, 도 10(B)에는, 일례로서, 신호선(824)의 전위를 일정 기간, VD1이 되는 경우의 전위 변화의 개략을 나타낸 파형도에 대하여 나타내고 있다. 도 10(B)에서 도 10(A)과 다른 점은, 신호선(824)의 전위 변화를 나타내는 파형(D)에 대해 구체적으로 나타낸 점, 화소(828) 내의 보유 용량부(830)에 보유되는 전위 변화의 파형(Cpix)을 나타낸 점에 있다. 도 10(B)에서는, 파형(G1)이 V1로 하기 전에 파형(D)을 VD2로부터 VD1로 하고, 그 후 파형(G1)을 V1로 하여 화소(828) 내의 보유 용량부(830)의 전위, 즉 파형(Cpix)의 전위를 상승시킨다. 또, 도 10(B)에서는, 파형(G1)이 V1로 하기 전에 파형(D)을 VD1로부터 VD2로 하고, 그 후 파형(G1)을 V1로 하여 화소(828) 내의 보유 용량부(830)의 전위, 즉 파형(Cpix)의 전위를 하강시킨다. 파형(G1)이 V1로 하기 전에 파형(D)을 VD2로부터 VD1, 또는 VD1로부터 VD2로 해 둠으로써, 신호의 지연 등에 의한 오작동을 경감할 수 있다. 또한, 도 10(B) 중, 파형(D)과 파형(Cpix)은 같은 전위가 되는 기간이 있지만, 명료화를 위해서 어긋나게 나타내고 있다.
도 10(A), 도 10(B)에 나타낸 바와 같이, 제어선(823B)을 형성함으로써, 실시형태 1 내지 6 중 어느 하나에 나타낸 TFT와 같은 작용 효과를 얻는 것에 더하여 화소 TFT(829)의 스레시홀드 전압의 제어를 행할 수 있다. 특히 제어선(823B)의 파형(G2)을 고정 전위로 함으로써, 스레시홀드 전압이 안정된 TFT를 얻을 수 있고 매우 적합하다.
또한, 도 10(A), 도 10(B)에 나타낸 화소(828)에 공급되는 신호의 전위 변화의 개략을 나타낸 파형도는, 일례이며, 다른 구동 방법을 조합하여 이용해도 좋다. 일례로서는, 일정 기간마다, 공통 전극의 공통 전위(코먼 전위)에 대하여, 화소 전극에 인가되는 전압의 극성을 반전시키는 반전 구동과 같은 구동 방법을 이용해도 좋다. 반전 구동을 행함으로써, 화상의 반짝거림(flicker) 등의 표시 편차, 및 표시 소자, 예를 들면, 액정 소자의 열화를 억제할 수 있다. 또한, 반전 구동의 예로서는, 프레임 반전 구동을 비롯하여, 소스 라인 반전 구동, 게이트 라인 반전 구동, 도트 반전 구동 등을 들 수 있다. 또한, 표시 방식으로서, 프로그래시브 방식, 인터레이스 방식 등을 이용할 수 있다. 또한, 화소에 복수의 서브 화소(부화소라고도 함)를 형성하는 구성으로 해도 좋다.
다음에, 도 9에 나타낸 화소(828)의 레이아웃도의 일례를 도 11에 나타낸다. 도 11에 나타낸 박막 트랜지스터의 구조는, 실시형태 1에 나타낸 채널 에치형의 예이다. 도 11 중의 쇄선 A-B로 절단한 단면이 도 1(C)의 단면에 상당한다. 또한 도 11에 나타낸 화소의 레이아웃도는, 주사선(823A)이 연장되는 방향으로 RGB(R은 적, G는 녹, B는 청)의 3색에 대응한 화소를 나열하여 배치한, 소위 스트라이프 배치하는 예에 대하여 나타내고 있다. 화소(828)의 배치로서는, 그 외에도 델타 배치, 또는 베이어(Bayer) 배치한 레이아웃으로 해도 좋다. 또한, RGB의 삼색에 한정되지 않고, 그 이상이어도 좋고, 예를 들면, RGBW(W는 흰색), 또는, RGB에, 옐로우, 시안, 마젠타 등을 일색 이상 추가한 것 등이 있다. 또한, RGB의 각 색요소의 화소마다 그 표시 영역의 크기가 상이하여도 좋다.
도 11의 화소의 회로는, 주사선(823A)이 되는 배선 및 용량선(832)의 한쪽의 전극이 되는 배선으로서 기능하는 제 1 도전층(1101), TFT(829)의 채널 영역을 형성하는 산화물 반도체층(1102), 신호선(824)이 되는 배선 및 용량선(832)의 다른 한쪽의 전극이 되는 배선으로서 기능하는 제 2 도전층(1103), 화소 전극(831)이 되는 화소 전극층(1104), 제어선(823B)이 되는 배선으로서 기능하는 제 3 도전층(1105), 및 제 2 도전층(1103)과 화소 전극(831)과의 콘택트를 취하기 위한 개구부(1106)(콘택트 구멍이라고도 함)에 대하여 나타낸 것이다. 도 11에서는, 제 1 도전층(1101)과 평행하게 형성된 제 3 도전층(1105)이, 산화물 반도체층(1102)의 위에 연장하여 형성되는 구성에 대하여 나타냈지만, 도 12에 나타낸 바와 같이 제 1 도전층(1101) 위 및 산화물 반도체층(1102) 위를 덮어 형성하는 구성으로 해도 좋다. 도 12에 나타낸 구성으로 함으로써, 도 11의 레이아웃도에 비해, 차광성을 가지는 도전 재료로 제 3 도전층(1105)을 구성한 경우, 차광막으로서 이용했을 때의 효과를 높일 수 있다.
또한, 도 11 및 도 12에 나타낸 레이아웃도의 일부를 변경하여, TFT의 소스 영역 또는 드레인 영역을 U자형, 또는 C자형의 형상으로 하는 구성이어도 좋다. 또한, 제 1 게이트 전극으로서 기능하는 제 1 도전층(1101)의 채널 길이 방향의 폭은, 산화물 반도체층(1102)의 폭보다 넓다. 또한, 제 2 게이트 전극으로서 기능하는 제 3 도전층(1105)의 폭(채널 길이 방향의 폭)은, 제 1 도전층(1101)의 폭보다 좁고, 산화물 반도체층(1102)의 폭보다 좁다.
또한, 화소 TFT와 주사선과의 접속이 도 9와는 다른 예에 대하여, 도 13에 나타낸다. 도 13에서는, 실시형태 1 내지 6 중 어느 하나에 나타낸 TFT에 있어서, 산화물 반도체층을 끼우고 형성되는 주사선인 제 1 게이트 전극(11)과 제어선인 제 2 게이트 전극(19)이 동전위가 된 예에 대하여 나타낸다. 또한, 도 13에서는, 도 9에서의 설명과 같은 개소에 관해서는, 반복 설명을 생략한다.
도 13은, 표시 장치를 구성하는 신호 입력 단자, 주사선, 신호선, 비선형 소자를 포함하는 보호 회로, 및 화소부의 위치 관계를 설명한 도면이다. 도 13이 도 9와 다른 점은, 제어선(823B)이 없고, 도 9에서의 주사선(823A)에 대응하는 주사선(823)을 가지는 점에 있다. 도 13에 나타낸 바와 같이 주사선(823)과 화소 TFT를 제어함으로써, 제어선을 생략할 수 있고, 배선수, 및 신호선 입력 단자(822)의 수를 삭감할 수 있다.
다음에 도 14에, 도 13에 나타낸 화소(828)에 공급되는 신호의 전위 변화의 개략을 나타내는 파형도에 대해 나타내고, 도 13의 화소(828)의 동작에 대하여 설명한다. 도 14에서는, 임의의 화소의 접속된 주사선(823), 신호선(824), 및 용량선(832)의 각각의 전위에 대한 파형에 대해 나타낸 것이다. 또한, 도 14에서는 도 10(A)과의 차이를 명료화하기 위해, 주사선(823)의 전위를 TFT의 산화물 반도체층을 끼우고 형성되는 제 1 게이트 전극과 제 2 게이트 전극으로 나누어 나타내는 것으로 한다. 도 14는, 제 1 게이트 전극의 전위 변화의 개략을 나타내는 파형(G1), 제 2 게이트 전극의 전위 변화의 개략을 나타내는 파형(G2), 신호선(824)의 전위 변화의 개략을 나타내는 파형(D), 및 용량선(832)의 전위 변화를 나타내는 파형(COM)의 시간 변화에 대하여 횡축을 시간, 종축을 전위로서 나타낸 것이다. 또한, 파형(G1) 및 파형(G2)의 고전원 전위는 V1로 나타내고, 파형(G1) 및 파형(G2)의 저전원 전위는 V2로 나타내고, 파형(D)의 고전원 전위는 VD1로 나타내고, 파형(D)의 저전원 전위는 VD2로 나타내고, 파형(COM)의 전위는 VCOM으로 나타낸다. 또한, 도시한 바와 같이, 파형(G1)이 V1이 되고 나서 V2가 되고, 다음에 V1이 될 때까지의 기간이, 1 프레임 기간의 길이에 대응하는 것이다. 또한, 도시한 바와 같이, 파형(G1)이 V1이 되고 나서 V2가 될 때까지의 기간이 1 게이트 선택 기간의 길이에 대응하는 것이다.
도 14에 1 프레임 기간의 1 게이트 선택 기간, 즉 파형(G1) 및 파형(G2)이 V1이 되었을 때, VD1로부터 VD2의 범위에 있는 신호선(824)의 전위가 화소(828) 내의 보유 용량부(830)에 보유된다. 또한, 도 14에 1 프레임 기간의 1 게이트 선택 기간 이외의 기간, 즉 파형(G1) 및 파형(G2)이 V2가 되었을 때, VD1로부터 VD2의 범위에 있는 신호선(824)의 전위에 상관없이, 화소(828) 내의 보유 용량부(830)는 1 게이트 선택 기간에 입력된 전위를 보유한다. 또한 도 14 중, 파형(G1)과 파형(G2)은 같은 전위가 되지만, 명료화를 위해 어긋나게 나타내고 있다.
도 14에 나타낸 바와 같이, 파형(G1) 및 파형(G2)을 같은 전위로 구동함으로써, TFT(829)의 채널이 되는 영역을 늘릴 수 있고, 화소 TFT(829)를 흐르는 전류량을 늘리게 되기 때문에, 표시 소자의 고속 응답을 도모할 수 있다. 또한, 파형(G1) 및 파형(G2)을 같은 전위로 구동하는 구성으로서, 도 15에 나타낸 바와 같이, 제 1 주사선 구동 회로(802A), 및 제 2 주사선 구동 회로(802B)를 형성하는 구성을 들 수 있다. 도 15에 나타낸 표시 장치에서는, 제 1 주사선 구동 회로(802A), 및 제 2 주사선 구동 회로(802B)로부터, 제 1 주사 신호를 공급하는 제 1 주사선(823C) 및 제 2 주사 신호를 공급하는 제 2 주사선(823D)에 의해, TFT를 제어하는 구성으로 해도 좋다.
또한, 도 14에 나타낸 전위 변화의 개략을 나타내는 파형도는, 도 10(A), 도 10(B)와 마찬가지로 일례이며, 다른 구동 방법을 조합하여 이용해도 좋다. 일례로서는, 일정 기간마다, 공통 전극의 공통 전위(코먼 전위)에 대하여, 화소 전극에 인가되는 전압의 극성을 반전시키는 반전 구동과 같은 구동 방법을 이용해도 좋다. 반전 구동을 행하는 것에 의해, 화상의 반짝거림(플리커) 등의 표시 편차, 및 표시 소자, 예를 들면, 액정 소자의 열화를 억제할 수 있다. 또한, 반전 구동의 예로서는, 프레임 반전 구동을 비롯하여, 소스 라인 반전 구동, 게이트 라인 반전 구동, 도트 반전 구동 등을 들 수 있다. 또한, 표시 방식으로서, 프로그래시브 방식, 인터레이스 방식 등을 이용할 수 있다. 또한, 화소에 복수의 서브 화소(부화소라고도 함)를 형성하는 구성으로 해도 좋다.
다음에, 도 13에 나타낸 화소(828)의 레이아웃도의 일례를 도 16에 나타낸다. 또한, 도 16에 나타낸 화소의 레이아웃도는, 주사선(823)이 연장되는 방향으로 RGB(R은 적, G는 녹, B는 청)의 3색에 대응한 화소를 나열하여 배치한, 소위 스트라이프 배치하는 예에 대해 나타내고 있다. 화소(828)의 배치로서는, 그 외에도 델타 배치, 또는 베이어 배치한 레이아웃으로 해도 좋다. 또한, RGB의 삼색에 한정되지 않고, 그 이상이어도 좋고, 예를 들면, RGBW(W는 흰색), 또는 RGB에, 옐로우, 시안, 마젠타 등을 일색 이상 추가한 것 등이 있다. 또한, RGB의 각 색요소의 화소마다 그 표시 영역의 크기가 상이하여도 좋다.
도 16의 화소의 회로는, 주사선(823)이 되는 배선 및 용량선(832)의 한쪽의 전극이 되는 배선으로서 기능하는 제 1 도전층(1101), TFT(829)의 채널 영역을 형성하는 산화물 반도체층(1102), 신호선(824)이 되는 배선 및 용량선(832)의 다른 한쪽의 전극이 되는 배선으로서 기능하는 제 2 도전층(1103), 화소 전극(831)이 되는 화소 전극층(1104), 제 1 도전층(1101)에 접속된 제 3 도전층(1105), 및 제 2 도전층(1103)과 화소 전극(831)과의 콘택트를 취하기 위해, 또는 제 1 도전층(1101)과 제 3 도전층(1105)과의 콘택트를 취하기 위한 개구부(1106)(콘택트 구멍이라고도 함)에 대하여 나타낸 것이다. 도 16에서는, 제 3 도전층(1105)이, 산화물 반도체층(1102)의 위에 TFT(829)마다 형성되는 구성에 대하여 나타냈지만, 도 17에 나타낸 바와 같이 제 1 도전층(1101) 위 및 산화물 반도체층(1102) 위를 덮어 형성하는 구성으로 해도 좋다. 도 17에 나타낸 구성으로 함으로써, 도 16의 레이아웃도에 비해, 차광성을 가지는 도전 재료로 제 3 도전층(1105)을 구성한 경우, 차광막으로서 이용했을 때의 효과를 높일 수 있다.
또한, 도 16 및 도 17에 나타낸 레이아웃도의 일부를 변경하여, TFT의 소스 영역 또는 드레인 영역을 U자형, 또는 C자형의 형상으로 하는 구성이어도 좋다. 또한, 도 17에 있어서는, 제 1 게이트 전극으로서 기능하는 제 1 도전층(1101)의 채널 길이 방향의 폭은, 산화물 반도체층(1102)의 폭보다 넓다. 또한, 제 2 게이트 전극으로서 기능하는 제 3 도전층(1105)의 폭(채널 길이 방향의 폭)은, 제 1 도전층(1101)의 폭보다 넓고, 산화물 반도체층(1102)의 폭보다 넓다.
이상에 설명한 바와 같이, 상기 실시형태 1 내지 6 중 어느 하나의 TFT의 구성을 취함으로써, 상기 실시형태에 설명한 효과에 더하여, 스레시홀드 전압의 제어를 행할 수 있다.
또한, 본 실시형태에 있어서, 각각의 도면에 설명한 내용은, 다른 실시형태에 설명한 내용에 대하여, 적절히 조합 또는 치환 등을 자유롭게 행할 수 있다.
[실시형태 9]
본 실시형태에서는, 상기 실시형태 1 내지 6 중 어느 하나에 설명한 트랜지스터를 구비하는 표시 장치로서 발광 표시 장치의 일례를 나타낸다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로루미네슨스(electroluminescence)를 이용하는 발광 소자를 이용하여 나타낸다. 일렉트로루미네슨스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 전자는 유기 EL 소자, 후자는 무기 EL 소자로 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그것들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 복귀할 때 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 또한, 그것을 전극으로 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
도 21은, 상기 실시형태 1 내지 6 중 어느 하나에 설명한 트랜지스터를 구비하는 발광 표시 장치의 화소의 일례를 나타낸 도면이다.
발광 표시 장치가 구비하는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기에서는 산화물 반도체층(대표적으로는, In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 이용하는 n 채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401)(제 1 트랜지스터라고도 함), 구동용 트랜지스터(6402)(제 2 트랜지스터라고도 함), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 제 1 게이트 전극이 주사선(6406A)에 접속되고, 제 2 게이트 전극이 제어선(6406B)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층의 다른 한쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는 제 1 게이트 전극이 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 2 게이트 전극이 제어선(6406B)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속되고, 그 접속 부분을 공통 접속부로 하면 좋다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또한, 저전원 전위란, 전원선(6407)으로 설정되는 고전원 전위를 기준으로 하여, 저전원 전위＜고전원 전위를 만족시키는 전위이며, 저전원 전위로서는 예를 들면, GND, 0 V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위와의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 때문에, 고전원 전위와 저전원 전위와의 전위차가 발광 소자(6404)의 순방향 스레시홀드 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극과의 사이에 용량이 형성되어 있어도 좋다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 스레시홀드 전압 이상의 전압을 건다. 발광 소자(6404)의 순방향 전압은, 소망의 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 스레시홀드 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 전원선(6407)의 전위는, 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 때문에, 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그값으로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
도 21에 나타낸 바와 같이, 제어선(6406B)을 형성함으로써, 실시형태 1 내지 6 중 어느 하나에 나타낸 트랜지스터와 마찬가지로, 스위칭용 트랜지스터(6401) 및 구동용 트랜지스터(6402)의 스레시홀드 전압의 제어를 행할 수 있다. 특히 구동용 트랜지스터(6402)에서는, 포화 영역에서 동작하도록 비디오 신호를 입력하게 된다. 따라서, 제어선(6406B)의 전위에 의해 스레시홀드 전압의 제어를 행하는 구성으로 함으로써, 스레시홀드 전압의 시프트에 의한 입력 비디오 신호와 발광 소자의 휘도와의 어긋남을 작게 할 수 있다. 그 결과, 표시 장치의 표시 품질의 향상을 도모할 수 있다.
또한, 스위칭용 트랜지스터(6401)는, 스위치로서 동작시키는 트랜지스터이며, 제어선(6406B)에 의한 제 2 게이트의 전위의 제어를 생략할 수도 있다.
또한, 도 21에 나타낸 화소 구성은 이것에 한정되지 않는다. 예를 들면, 도 21에 나타낸 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
또한, 아날로그 계조 구동 대신에, 디지털 계조 구동을 행하는 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온할지 오프할지의 2가지 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 건다. 또한, 신호선(6405)에는, (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압을 건다. 도 21과 같은 화소 구성을 이용할 수 있다.
다음에, 발광 소자의 구성에 대하여, 도 22를 이용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 22(A), 도 22(B), 도 22(C)의 반도체 장치에 이용되는 구동용 TFT인 TFT(7001, 7011, 7021)는, 실시형태 1에 나타낸 박막 트랜지스터(20)와 같이 제작할 수 있고, 산화물 반도체층을 채널 형성 영역에 이용하는 박막 트랜지스터이다.
발광 소자는 발광을 취출하기 위하여 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대하여 도 22(A)를 이용하여 설명한다.
도 22(A)에는, 실시형태 1에 나타낸 박막 트랜지스터의 제작 방법에 의해 형성되는 TFT(7001)를 화소에 배치하는 구동 TFT로 하고, TFT(7001)와 전기적으로 접속하는 발광 소자(7002)로부터 발해지는 광이 양극(7005)측으로 빠지는 경우의 화소의 단면도를 나타낸다. TFT(7001)는, 수지층(7017)으로 덮여지고, 또한, 수지층(7017) 위에 질화실리콘막으로 이루어진 제 2 보호 절연층(7018)을 가지고, 산화물 반도체층으로서, In-Zn-O계 산화물 반도체를 이용한다. 도 22(A)에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층되어 있다. 음극(7003)은 일 함수가 작고, 또한, 광을 반사하는 도전막이라면 다양한 재료를 이용할 수 있다. 예를 들면, Ca, Al, MgAg, AlLi 등이 바람직하다.
또한, 도 22(A)에서는, 음극(7003)과 같은 재료로 제 2 게이트 전극(7009)이 산화물 반도체층을 덮어, 차광하고 있다. 또한, 제 2 게이트 전극(7009)에 의해 TFT(7001)의 스레시홀드값을 제어한다. 음극(7003)과 제 2 게이트 전극(7009)을 같은 재료로 함으로써, 공정수를 저감할 수 있다.
또한, 제 2 게이트 전극(7009)과 음극(7003)의 단락(短絡)을 방지하기 위한 절연 재료로 이루어지는 격벽(7006)을 가지고 있다. 이 격벽(7006)의 일부 및 노정되어 있는 음극의 일부의 양쪽 모두와 중첩되도록 발광층(7004)이 형성된다.
그리고 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순으로 적층한다. 또한 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 가지는 도전성 재료를 이용하여 형성하고, 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전막을 이용해도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼우고 있는 영역이 발광 소자(7002)에 상당한다. 도 22(A)에 나타낸 화소의 경우, 발광 소자(7002)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 양극(7005)측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 22(B)를 이용하여 설명한다. 실시형태 1에 나타낸 박막 트랜지스터의 제작 방법에 의해 형성되는 TFT를 화소에 배치하는 구동용 TFT(7011)로 하고, 구동용 TFT(7011)와 전기적으로 접속하는 발광 소자(7012)로부터 발해지는 광이 음극(7013)측으로 사출하는 경우의 화소의 단면도를 나타낸다. TFT(7011)는 수지층(7017)으로 덮여지고, 또한, 수지층(7017) 위에 질화실리콘막으로 이루어진 제 2 보호 절연층(7018)을 가지고, 산화물 반도체층으로서, In-Ga-Zn-O계 산화물 반도체를 이용한다. 도 22(B)에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 도전막(7010) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순차로 적층되어 있다. 또한, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 22(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 이용할 수 있다. 단, 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5 nm∼30 nm 정도)로 한다. 예를 들면, 20 nm의 막 두께를 가지는 알루미늄막을 음극(7013)으로서 이용할 수 있다. 그리고 발광층(7014)은, 도 22(A)와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 22(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면, 광을 반사하는 금속 등을 이용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면, 검은색의 안료를 첨가한 수지 등을 이용할 수도 있다.
또한, 도 22(B)에서는, 투광성을 가지는 도전막(7010)과 같은 투광성을 가지는 도전성 재료로 제 2 게이트 전극(7019)이 산화물 반도체층을 덮는 구성으로 하고 있다. 본 실시형태에서는, 제 2 게이트 전극(7019)의 재료로서, SiOx를 포함하는 인듐 주석 산화물을 이용한다. 또한, 제 2 게이트 전극(7019)에 의해 TFT(7011)의 스레시홀드값을 제어한다. 투광성을 가지는 도전막(7010)과 제 2 게이트 전극(7019)을 같은 재료로 함으로써, 공정수를 저감할 수 있다. 또한, TFT(7011)의 산화물 반도체층은, 제 2 게이트 전극(7019) 위에 형성되는 차폐막(7016)에 의해 차광하는 구성으로 되어 있다.
음극(7013) 및 양극(7015)으로 발광층(7014)을 끼우고 있는 영역이 발광 소자(7012)에 상당한다. 도 22(B)에 나타낸 화소의 경우, 발광 소자(7012)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 음극(7013)측으로 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대하여, 도 22(C)를 이용하여 설명한다. 도 22(C)에는, 실시형태 1에 나타낸 박막 트랜지스터의 제작 방법에 의해 형성되는 TFT(7021)를 화소에 배치하는 구동 TFT로 하고, TFT(7021)와 전기적으로 접속하는 발광 소자(7022)로부터 발해지는 광이 양극(7025)측과 음극(7023)측의 양쪽 모두로 빠지는 경우의 화소의 단면도를 나타낸다. TFT(7021)는, 수지층(7017)으로 덮여지고, 또한, 수지층(7017) 위에 질화실리콘막으로 이루어진 제 2 보호 절연층을 가지고, 산화물 반도체층으로서 Zn-O계 산화물 반도체를 이용한다.
또한, TFT(7021)와 접속 전극(7028)을 통하여 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층되어 있다. 음극(7023)은, 도 22(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 이용할 수 있다. 단, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들면, 20 nm의 막 두께를 가지는 Al을, 음극(7023)으로서 이용할 수 있다. 그리고 발광층(7024)은, 도 22(A)와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다. 양극(7025)은, 도 22(A)와 마찬가지로, 광을 투과하는 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩되어 있는 부분이 발광 소자(7022)에 상당한다. 도 22(C)에 나타낸 화소의 경우, 발광 소자(7022)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 양극(7025)측과 음극(7023)측의 양쪽으로 사출된다.
또한, 도 22(C)에서는, 제 2 게이트 전극(7029)이 산화물 반도체층을 덮는 구성으로 하고 있다. 제 2 게이트 전극(7029)의 재료로서는, 차광성을 가지는 도전성 재료(티탄, 질화티탄, 알루미늄, 텅스텐 등)를 이용한다. 본 실시형태에서는, 제 2 게이트 전극(7029)의 재료로서, 티탄막을 이용한다. 또한, 제 2 게이트 전극(7029)에 의해 TFT(7021)의 스레시홀드값을 제어한다. 또한, TFT(7021)의 산화물 반도체층은, 제 2 게이트 전극(7029)에 의해 차광하는 구성으로 되어 있다. 또한, TFT(7021)와 전기적으로 접속하는 접속 전극(7028)은, 제 2 게이트 전극(7029)과 같은 Ti막을 이용한다.
또한, 여기에서는, 발광 소자로서 유기 EL 소자에 대하여 설명했지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다.
또한 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자와의 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 23을 이용하여 설명한다. 도 23(A)은 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제 2 기판과의 사이에 시일재에 의해 봉지한 패널의 상면도이며, 도 23(B)은 도 23(A)의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4500) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 시일재(4505)가 형성되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)의 위에 제 2 기판(4506)이 설치되어 있다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4500)과 시일재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 외기(外氣)에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한, 제 1 기판(4500) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 23(B)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509, 4510)는, Zn-O계 산화물 반도체를 이용한다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n 채널형 박막 트랜지스터이다. 박막 트랜지스터(4509, 4510)는 산화물 반도체층과 접하는 수지층(4508)과, 수지층(4508) 위의 제 2 보호 절연층(4514)으로 덮여 있다. 또한, 질화실리콘막으로 이루어진 제 2 보호 절연층(4514)은, 수지층의 상면 및 측면을 덮어 형성되고, 화소부의 외측에서 제 1 게이트 절연층(4501)과 접하여 봉지하고 있다. 또한, 박막 트랜지스터(4509)의 위에는, 제 2 게이트 전극으로서 기능하는 도전층(4522)이 형성된다. 또한, 박막 트랜지스터(4510)의 위에도 제 2 게이트 전극으로서 기능하는 도전층(4521)이 형성된다. 도전층(4521), 및 도전층(4522)은, 박막 트랜지스터의 스레시홀드값 제어뿐만 아니라 산화물 반도체층의 보호층으로서도 기능한다.
도전층(4522)의 폭은, 박막 트랜지스터(4509)의 게이트 전극의 폭보다 넓고, 산화물 반도체층 전체에 제 2 게이트 전극으로부터 게이트 전압을 인가할 수 있다. 또한, 도전층(4522)으로서 차광성의 도전막을 이용하는 경우, 박막 트랜지스터(4509)의 산화물 반도체층의 광을 차단할 수 있다. 제 2 게이트 전극으로서 차광성을 가지는 도전층(4522)으로 하는 경우, 산화물 반도체의 광감도에 의한 박막 트랜지스터의 전기 특성의 변동을 방지하여 안정화시키는 효과가 있다.
또한, 도전층(4521)의 폭은 도전층(4522)의 폭과 다르고, 도전층(4521)의 폭은 박막 트랜지스터(4510)의 게이트 전극의 폭보다 좁다. 도전층(4521)의 폭을 박막 트랜지스터(4510)의 게이트 전극의 폭보다 좁게 함으로써, 소스 전극층 또는 드레인 전극층과 중첩되는 면적을 축소하여 기생 용량을 작게 할 수 있다. 도전층(4521)의 폭은, 박막 트랜지스터(4510)의 산화물 반도체층의 폭보다 좁고, 일부 밖에 차광하고 있지 않지만, 또한, 위에는 제 2 전극층(4513)이 형성되어 있고, 제 2 전극층(4513)이 산화물 반도체층 전체를 차광한다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 취출하는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 특히, 감광성의 재료를 이용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 부여되는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광 소자(4511)가 가지는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4515)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 취출 방향에 위치하는 기판에는, 제 2 기판은 투광성이어야 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 이용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 이용할 수 있다. 본 실시형태는 충전재로서 질소를 이용했다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 비침을 저감할 수 있는 안티글레어(anti-glare) 처리를 실시할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 실장되어 있어도 좋다. 또한, 신호선 구동 회로만, 혹은 일부, 또는 주사선 구동 회로만, 혹은 일부만을 별도 형성하여 실장해도 좋고, 본 실시형태는 도 23의 구성에 한정되는 것은 아니다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 10]
실시형태 1 내지 6 중 어느 하나에 나타낸 산화물 반도체층을 이용한 박막 트랜지스터를 제작하고, 이 박막 트랜지스터를 구동 회로와 화소부에 이용하여 표시 기능을 가지는 액정 표시 장치를 제작할 수 있다. 또한, 박막 트랜지스터를 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
액정 표시 장치는 표시 소자로서 액정 소자(액정 표시 소자라고도 함)를 포함한다.
또한, 액정 표시 장치는, 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 이 액정 표시 장치를 제작하는 과정에서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 이 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태여도 좋고, 화소 전극이 되는 도전막을 성막한 후이고, 에칭하여 화소 전극을 형성하기 전 상태여도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에서의 액정 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들면, FPC(Flexible printed circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 액정 표시 장치에 포함하는 것으로 한다.
액정 표시 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 24를 이용하여 설명한다. 도 24는, 액정 소자(4013)를 제 1 기판(4001)과 제 2 기판(4006) 사이에 시일재(4005)에 의해 봉지한 패널의 상면도이며, 도 24(B)는, 도 24(A1), 도 24(A2)의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 형성되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004)의 위에 제 2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 본 실시형태에 있어서 액정층(4008)은, 특별히 한정되지 않지만, 블루상(blue phase)을 나타내는 액정 재료를 이용한다. 블루상을 나타내는 액정 재료는, 전압 무인가 상태에서 전압 인가 상태에 있어서는, 응답 속도가 1 msec 이하로 짧고, 고속 응답이 가능하다. 블루상을 나타내는 액정 재료로서 액정 및 카이럴제를 포함한다. 카이럴제는, 액정을 나선 구조로 배향시켜, 블루상을 발현시키기 위해 이용한다. 예를 들면, 5 중량% 이상의 카이럴제를 혼합시킨 액정 재료를 액정층에 이용하면 좋다. 액정은, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 강유전성 액정, 반강유전성 액정 등을 이용한다.
또한, 도 24(A1)는 제 1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 또한, 도 24(A2)는 신호선 구동 회로의 일부를 제 1 기판(4001) 위에 형성하는 예이며, 제 1 기판(4001) 위에 신호선 구동 회로(4003b)가 형성되고, 또한, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003a)가 실장되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니고, COG 방법, 와이어 본딩 방법, 혹은 TAB 방법 등을 이용할 수 있다. 도 24(A1)는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 24(A2)는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 24(B)에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010, 4011) 위에는 수지층(4021)이 형성되어 있다. 박막 트랜지스터(4010, 4011)는, 실시형태 1 내지 6 중 어느 하나에 나타낸 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 산화물 반도체층을 채널 형성 영역에 이용하는 n 채널형 박막 트랜지스터이다.
박막 트랜지스터(4010, 4011)는 제 1 보호 절연층인 수지층(4021)과, 제 2 보호 절연층(4022)으로 덮여진다. 제 1 보호 절연층인 수지층(4021)은, 박막 트랜지스터(4010, 4011)의 산화물 반도체층 및 제 1 게이트 절연층(4020) 위에 접하여 형성된다.
또한, 평탄화 절연막으로서 이용하는 수지층(4021)은, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass: 인 유리), BPSG(borophosphosilicate glass: 인 붕소 유리) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층을 형성해도 좋다.
적층하는 절연층의 형성법은, 특별히 한정되는 것은 아니고, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
또한, 제 2 보호 절연층(4022)은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호막은, PCVD법이나 스퍼터법을 이용하여, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다.
수지층(4021)은, 투광성 수지층이며, 본 실시형태에서는 감광성 폴리이미드 수지를 이용한다. 또한, 제 2 보호 절연층(4022)은, PCVD법에 의해 저파워 조건에서 얻어지는 질화실리콘막이다. 또한, 질화실리콘막인 하지 절연층(4007)과 제 2 보호 절연층(4022)은, 화소부의 외측에서 접하는 구조로 되어 있고, 수지층(4021)의 측면도 봉지하여, 질화실리콘막으로 박막 트랜지스터(4010, 4011)를 둘러싸, 박막 트랜지스터(4010, 4011)의 신뢰성을 향상시키고 있다.
또한, 박막 트랜지스터(4011)의 산화물 반도체층과 중첩되는 위치에 제 2 게이트 전극(4028)이 제 2 보호 절연층(4022) 위에 형성된다. 또한, 박막 트랜지스터(4010)의 산화물 반도체층과 중첩되는 위치에 제 2 게이트 전극(4029)이 제 2 보호 절연층(4022) 위에 형성된다.
또한, 제 1 기판(4001) 위에 화소 전극층(4030) 및 공통 전극층(4031)이 형성되고, 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 또한, 제 2 게이트 전극(4028, 4029)은 공통 전극층(4031)과 공통의 전위로 할 수 있다. 또한, 제 2 게이트 전극(4028, 4029)은 공통 전극층(4031)과 동일 공정으로 형성할 수 있다. 또한, 제 2 게이트 전극(4028, 4029)은 차광성의 도전막을 이용하면, 박막 트랜지스터(4011, 4010)의 산화물 반도체층을 차광하는 차광층으로서도 기능시킬 수 있다.
또한, 제 2 게이트 전극(4028, 4029)은 공통 전극층(4031)과 다른 전위로 할 수 있고, 그 경우에는 제 2 게이트 전극(4028, 4029)과 전기적으로 접속되는 제어선을 형성하여, 제어선의 전위에 의해 박막 트랜지스터(4011, 4010)의 스레시홀드 전압의 제어를 행하는 구성으로 한다.
액정 소자(4013)는, 화소 전극층(4030), 공통 전극층(4031), 및 액정층(4008)을 포함한다. 본 실시형태에서는, 기판에 개략 평행(즉 수평인 방향)인 전계를 발생시켜, 기판과 평행한 면내에서 액정 분자를 움직여, 계조를 제어하는 방식을 이용한다. 이와 같은 방식으로서 IPS(In Plane Switching) 모드로 이용하는 전극 구성이나, FFS(Fringe Field Switching) 모드로 이용하는 전극 구성을 적용할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006)의 외측에는 각각 편광판(4032, 4033)이 설치되어 있다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 투광성을 가지는 유리, 플라스틱 등을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해 설치되어 있다. 또한, 구상(球狀)의 스페이서를 이용하여도 좋다. 주상의 스페이서(4035)는, 제 2 게이트 전극(4029)과 중첩되는 위치에 배치한다.
또한, 도 24의 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하는 예를 나타내지만, 편광판은 기판의 내측에 설치해도 좋다. 편광판의 재료나 제작 공정 조건에 의해 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광층을 형성해도 좋다.
도 24에 있어서는, 박막 트랜지스터(4010, 4011) 상방을 덮도록 차광층(4034)이 제 2 기판(4006)측에 형성되어 있다. 차광층(4034)을 형성함으로써, 콘트라스트 향상이나 박막 트랜지스터의 안정화의 효과를 더욱 높일 수 있다.
차광층(4034)을 형성하면, 박막 트랜지스터의 산화물 반도체층에 입사하는 광의 강도를 감쇠시킬 수 있고, 산화물 반도체의 광감도에 의한 박막 트랜지스터의 전기 특성의 변동을 방지하여 안정화하는 효과를 얻을 수 있다.
화소 전극층(4030), 공통 전극층(4031), 제 2 게이트 전극(4028, 4029)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한, 화소 전극층(4030), 공통 전극층(4031), 제 2 게이트 전극(4028, 4029)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
또한, 박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여, 구동 회로 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는, 산화물 반도체를 이용한 비선형 소자를 이용하여 구성하는 것이 바람직하다.
도 24에서는, 접속 단자 전극(4015)이, 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4015)은, FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한, 도 24에 있어서는, 신호선 구동 회로(4003)를 별도 형성하여, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
도 25는 액정 표시 장치의 단면 구조의 일례이며, 소자 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 소자층(2603), 액정층(2604)이 형성된다.
컬러 표시를 행하는 경우, 백 라이트부에 복수종의 발광색을 사출하는 발광 다이오드를 배치한다. RGB 방식의 경우에는, 적색의 발광 다이오드(2910R), 녹색의 발광 다이오드(2910G), 청색의 발광 다이오드(2910B)를 액정 표시 장치의 표시 영역을 복수로 분할한 분할 영역에 각각 배치한다.
대향 기판(2601)의 외측에는 편광판(2606)이 설치되고, 소자 기판(2600)의 외측에는 편광판(2607), 및 광학 시트(2613)가 배치되어 있다. 광원은 적색의 발광 다이오드(2910R), 녹색의 발광 다이오드(2910G), 청색의 발광 다이오드(2910B)와 반사판(2611)에 의해 구성되고, 회로 기판(2612)에 설치된 LED 제어 회로(2912)는 플렉서블(flexible) 배선 기판(2609)에 의해 소자 기판(2600)의 배선 회로부(2608)와 접속되고, 또한, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장되어 있다.
본 실시형태는, 이 LED 제어 회로(2912)에 의해 개별적으로 LED를 발광시키는 것에 의해, 필드 시퀀셜 방식의 액정 표시 장치로 하는 예를 나타냈지만 특별히 한정되지 않고, 백 라이트의 광원으로서 냉음극관 또는 백색 LED를 이용하여 컬러 필터를 설치해도 좋다.
또한, 본 실시형태에서는, IPS 모드에서 이용하는 전극 구성의 예를 나타냈지만 특별히 한정되지 않고, TN(Twisted Nematic) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 11]
본 실시형태에서는, 산화물 반도체층을 가지는 박막 트랜지스터를 복수 가지는 반도체 장치로서 전자 페이퍼의 일례를 나타낸다.
도 26(A)은, 액티브 매트릭스형의 전자 페이퍼를 나타낸 단면도이다. 반도체 장치에 이용되는 표시부에 배치되는 박막 트랜지스터(581)로서는, 실시형태 1 내지 6 중 어느 하나에 나타내는 박막 트랜지스터를 이용한다.
도 26(A)의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 흰색과 흑색으로 나누어 도포된 구형 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 일으키게 하여, 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판(580)과 기판(596)과의 사이에 봉지되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 제 1 전극층(587)은, 수지층(585) 및 제 2 보호 절연층(586)에 형성된 개구를 통하여 소스 전극층 또는 드레인 전극층과 전기적으로 접속하고 있다. 제 1 전극층(587)과 제 2 전극층(588)과의 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 가지고, 둘레가 액체로 채워져 있는 캐비티를 포함하는 구형 입자(589)가 형성되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 26(A) 참조.).
또한, 박막 트랜지스터(581)를 덮는 수지층(585) 위에는 제 2 게이트 전극(582)이 형성된다. 그리고, 제 2 게이트 전극(582)을 덮는 제 2 보호 절연층(586)이 형성되어 있다. 박막 트랜지스터(581)의 산화물 반도체층은, 제 1 보호 절연층으로서 기능하는 수지층(585)과, 제 2 게이트 전극(582)과, 제 2 보호 절연층(586)에 의해 보호되는 구성으로 되어 있다.
본 실시형태에서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은, 박막 트랜지스터(581)와 동일한 기판(580) 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부에 있어서, 한쌍의 기판(580, 596)간에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 이용하는 것도 가능하다. 투명한 액체와 정으로 대전한 흰 미립자와 부로 대전한 검은 미립자를 봉입한 직경 10 ㎛∼200 ㎛ 정도의 마이크로 캡슐을 이용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의해, 전장(電場)이 부여되면, 흰 미립자와 검은 미립자가 반대 방향으로 이동하여, 흰색 또는 검은색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는, 액정 표시 소자에 비해 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한, 소비 전력이 작고, 어두컴컴한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한 번 표시한 상을 보유하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 있는 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
실시형태 1 내지 6 중 어느 하나에 나타낸 공정에 의해 제작되는 박막 트랜지스터를 스위칭 소자에 이용함으로써, 반도체 장치로서 제조 비용이 저감된 전자 페이퍼를 제작할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 이용하여, 전자 서적(전자 북), 포스터, 전철 등의 탈 것의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 26(B)에 나타낸다.
도 26(B)은, 전자 서적(2700)의 일례를 나타낸다. 예를 들면, 전자 서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는, 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 이어진 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면, 우측의 표시부(도 26(B)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 26(B)에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 26(B)에서는, 케이스(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은, 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 12]
실시형태 1 내지 6 중 어느 하나에 나타낸 공정에 의해 제작되는 박막 트랜지스터를 포함하는 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 27(A)은, 텔레비전 장치(9601)의 일례를 나타내고 있다. 텔레비전 장치(9601)는, 케이스에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 벽(9600)에 고정하여 케이스의 뒷쪽을 지지한 구성을 나타내고 있다.
텔레비전 장치(9601)의 조작은, 케이스가 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9601)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
도 27(B)은 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 케이스(9881)에는 표시부(9882)가 짜넣어지고, 케이스(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 27(B)에 나타낸 휴대형 유기기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 27(B)에 나타낸 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 가진다. 또한, 도 27(B)에 나타낸 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 28(A)은, 휴대전화기(1000)의 일례를 나타내고 있다. 휴대전화기(1000)는, 케이스(1001)에 내장된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 28(A)에 나타낸 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 혹은 메일을 쓰는 등의 조작은, 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1은, 화상의 표시를 주로 하는 표시 모드이며, 제 2는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시＋입력 모드이다.
예를 들면, 전화를 걸거나, 혹은 메일을 작성하는 경우는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 된다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 설치함으로써, 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
또한, 화면 모드의 변환은, 표시부(1002)를 터치하는 것, 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 바꾸도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동영상의 데이터라면 표시 모드, 텍스트 데이터라면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하여, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 좋다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 터치함으로서, 장문(掌紋), 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 28(B)도 휴대전화기의 일례이다. 도 28(B)의 휴대전화기는, 케이스(9411)에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시 장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2 방향으로 탈착 가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축(短軸)들을 부착할 수도, 표시 장치(9410)와 통신 장치(9400)의 장축(長軸)들을 부착할 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시 장치(9410)를 떼어내어, 표시 장치(9410)를 단독으로 이용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 수수할 수 있고, 각각 충전 가능한 배터리를 가진다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
10: 기판
11: 제 1 게이트 전극
12: 하지 절연층
13: 제 1 게이트 절연층
14a: 소스 영역
14b: 드레인 영역
15a: 소스 전극층
15b: 드레인 전극층
16: 산화물 반도체층
17: 수지층
18: 제 2 보호 절연층
19: 제 2 게이트 전극
20∼23, 29∼31, 37∼39, 53∼60: 박막 트랜지스터

Claims (17)

  1. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 2 절연층을 포함하고,
    상기 제 2 절연층은 질화실리콘, 산질화실리콘, 질화산화실리콘으로 이루어지는 그룹으로부터 선택된 하나의 화합물을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극의 폭이 상기 산화물 반도체층의 채널 길이 방향의 상기 산화물 반도체층의 폭보다 큰, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체층 위에서 상기 산화물 반도체층과 접촉하는 제 1 전극층 및 제 2 전극층을 더 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 산화물 반도체층과 상기 제 1 전극층 사이의 제 1 버퍼층; 및
    상기 산화물 반도체층과 상기 제 2 전극층 사이의 제 2 버퍼층을 더 포함하는, 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제 1 전극층 또는 상기 제 2 전극층에 전기적으로 접속된 음극;
    상기 음극 위의 발광층; 및
    상기 발광층 위의 양극을 더 포함하는, 반도체 장치.
  6. 반도체 장치로서,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 2 절연층; 및
    상기 제 2 절연층 위의 제 2 게이트 전극을 포함하고,
    상기 제 2 절연층은 질화실리콘, 산질화실리콘, 질화산화실리콘으로 이루어지는 그룹으로부터 선택된 하나의 화합물을 포함하고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 모두, 상기 산화물 반도체층의 채널 폭 방향의 상기 산화물 반도체층의 측단부를 넘어 연장하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 게이트 전극은 상기 산화물 반도체층과 상기 제 1 게이트 전극과 중첩되는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 2 게이트 전극의 폭은, 상기 산화물 반도체층의 채널 길이 방향의 상기 제 1 게이트 전극의 폭보다 큰, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 게이트 전극의 폭은, 상기 산화물 반도체층의 채널 길이 방향의 상기 산화물 반도체층의 폭보다 큰, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 2 게이트 전극은 부유(floating) 상태에 있는, 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제 2 게이트 전극의 전위는 0V의 고정 전위인, 반도체 장치.
  12. 제 6 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 같은 전위를 갖는, 반도체 장치.
  13. 제 6 항에 있어서,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극에 전기적으로 접속되는, 반도체 장치.
  14. 제 6 항에 있어서,
    상기 산화물 반도체층 위에서 상기 산화물 반도체층과 접촉하는 제 1 전극층 및 제 2 전극층을 더 포함하는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 전극층 및 상기 제 2 전극층 중 한쪽은 상기 산화물 반도체층 및 상기 제 2 게이트 전극과 직접 접촉하는, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 산화물 반도체층과 상기 제 1 전극층 사이의 제 1 버퍼층; 및
    상기 산화물 반도체층과 상기 제 2 전극층 사이의 제 2 버퍼층을 더 포함하는, 반도체 장치.
  17. 제 14 항에 있어서,
    상기 제 1 전극층 또는 상기 제 2 전극층에 전기적으로 접속된 음극;
    상기 음극 위의 발광층; 및
    상기 발광층 위의 양극을 더 포함하는, 반도체 장치.
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