JP2016506078A - 封止されたボンド要素を有する超小型電子パッケージングのための構造体 - Google Patents

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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45155—Nickel (Ni) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45624—Aluminium (Al) as principal constituent
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Abstract

構造体１０は、第１表面の第１部分にある導電性要素１８に接合された基部と、基板１２から離れて位置する端面とを有するボンド要素２４を含むことができる。誘電体封止要素４０は、第１部分の上にあるとともに第１部分から広がりを有し、ボンド要素２４を互いに分けるためにボンド要素２４間の空間を満たしている。封止要素４０は、第１表面から離れて位置する第３表面を有している。ボンド要素２４の封止されていない部分は、第３表面における、封止要素により覆われていない端面の少なくとも一部によって定められる。封止要素４０は、第１表面における第２部分２１０を少なくとも部分的に定めている。この第２部分は、第１部分以外の部分であり、超小型電子素子６０２の全エリアを収容するだけのサイズのエリアを有している。幾つかの導電性要素１８は第２部分にあり、このような超小型電子素子６０２と接続するために構成されている。【選択図】図３

Description

本発明は超小型電子パッケージングのための構造に関する。
［関連出願の相互参照］
本出願は、２０１２年１２月２０日に出願された米国特許出願第１３／７２２，１８９号の継続出願であり、その開示内容は引用することにより本明細書の一部をなすものとする。
半導体チップ等の超小型電子素子には一般に、当該超小型電子素子を保護し、より大きな回路の他の要素への接続を容易にする要素が設けられている。例えば、半導体チップは通常、対向した前面及び背面を有し、前面にコンタクトを有する、小さく平坦な素子として提供される。コンタクトは、チップ内に一体的に形成された数多くの電子回路素子に電気的に接続される。このようなチップは、最も一般的には、基板と呼ばれる小型の回路パネルを有するパッケージ内に設けられる。チップは通常、その前面又は背面が基板の表面に重なるようにして基板に取り付けられ、この基板は通常、該基板の表面に端子を有している。端子はチップのコンタクトに電気的に接続される。パッケージは通常、基板とは反対側のチップの面上で、チップを覆う何らかの形のカバーも有している。カバーはチップを保護し、場合によっては、チップと基板の導電性要素との間の接続を保護する役割を果たす。このようにパッケージ化されているチップは、回路基板等の回路パネルに取り付けることができる。これは、基板の端子を、より大きな回路パネルの、コンタクトパッド等の導電性要素に接続することによりなされる。
ある種のパッケージにおいて、チップは、その前面又は背面が基板の上面に重なるように取り付けられる一方で、端子は反対側の下面に設けられる。誘電体の塊がチップを、そして最も一般的には、チップと基板の導電性要素との間の電気的接続を覆っている。誘電体の塊は、流動性誘電体組成物がチップと、基板の上面の全体又は一部とを覆うものとなるように、該誘電体組成物をチップの周囲に形作ることにより形成することができる。このようなパッケージは一般に「オーバーモールド型（overmolded）」パッケージと呼ばれ、誘電体材料の塊は「オーバーモールド」と呼ばれる。オーバーモールドパッケージは、製造するのに経済的であるため、広く用いられる。
用途によっては、より大きな回路パネルの表面上の同じ空間に複数のチップを設けることができるように、チップパッケージを互いに積み重ねることが望ましい。また、チップへの多くの入出力の相互接続を有することが望ましい。ある種のオーバーモールドパッケージは、チップによって覆われているエリアの外側、通常は、オーバーモールドによって覆われるエリアの外側にある基板の上面にスタック用コンタクトを組み込んでいる。このようなパッケージは、下側のパッケージのスタック用コンタクトとスタックにおけるすぐ上のパッケージの端子との間に延びている半田ボール、細長いポスト、ワイヤボンド又は他の導電性接続等の相互接続要素を用いて、互いに積み重ねることができる。このような構成において、スタック内の全てのパッケージは、スタックの下部にあるパッケージの端子に電気的に接続される。さらに、スタック内の上側のパッケージの基板は、すぐ下のパッケージ内の誘電体オーバーモールドの上に位置するため、上側のパッケージの端子と下側のパッケージのスタック用コンタクトとの間には垂直方向において相当の間隙がある。相互接続素子はこの間隙を橋渡ししなければならない。
スタック可能パッケージ、及び上面取付け用パッドを有する他のパッケージを開発するために本技術分野において多大な努力がなされているものの、更なる改善が望ましい。
一実施形態によれば、構造体は、対向した第１表面及び第２表面と、第１表面にある複数の導電性要素とを有する基板を備えたものとすることができる。さらに、この構造体は、第１表面の第１部分にある導電性要素の個々の導電性要素に接合された基部と、基板及び基部から離れて位置する端面とを有するボンド要素を備えたものとすることができる。ボンド要素はそれぞれ、該ボンド素子の基部から端面まで広がりを有している。さらに、この構造体は、基板の第１表面の第１部分にあって、この第１部分から広がりを有する誘電体封止要素を備えたものとすることができる。この封止要素は、ボンド要素が封止要素によって互いに別個のものとなるようにボンド要素間の空間を満たしている。この封止要素は、基板の第１表面から離れて位置する第３表面と、第３表面から第１表面に向かって広がるエッジ面とを有している。ボンド素子の封止されていない部分は、少なくとも、第３表面においてこの封止要素によって覆われていないボンド要素の端面の部分によって形成される。この封止要素により、第１表面の第２部分が少なくとも部分的に形成されている。第２部分は、第１表面の第１部分以外の部分であって、超小型電子素子の全体を収容できるサイズのエリアを有している。第１表面にある導電性要素の少なくとも幾つかは、第２部分にあって、前記超小型電子素子と接続するためのものとして構成されている。
別の実施形態によれば、構造体を作製する方法は、基板上に誘電体封止要素を形成するステップを含む。基板は、対向した第１表面及び第２表面と、第１表面にある複数の導電性要素とを有している。ボンド要素は、そのボンド要素の基部において、第１表面の第１部分にある導電性要素の個々の導電性要素に接合される。ボンド要素の端面は、基板及び基部から離れて位置している。ボンド要素はそれぞれ、そのボンド要素の基部から端面まで広がりを有している。誘電体封止要素は、基板の第１表面の第１部分にあってこの第１部分から広がりを有し、ボンド要素が該封止要素によって互いに別個のものとなるようにボンド要素間の空間を満たすように形成される。封止要素は、基板の第１表面から離れた側にある第３表面と、第３表面から第１表面に向かって広がるエッジ面とを有する。ボンド要素の封止されていない部分は、少なくとも、第３表面において封止要素によって覆われないボンド要素の端面の部分により形成される。封止要素は、第１表面の第２部分を少なくとも部分的に定めている。第２部分は、第１表面の第１部分以外の部分であって超小型電子素子の全体を収容できるサイズのエリアを有する。第１表面にある導電性要素のうちの少なくとも幾つかは、第２部分にあって、前記超小型電子素子と接続できるように構成されている。
別の実施形態によれば、構造体は、対向した第１表面及び第２表面と、第１表面にある複数の導電性要素とを有するアクティブダイを備えたものとすることができる。さらに、この構造体は、第１表面の第１部分にある導電性要素の個々の導電性要素に接合された基部と、ダイ及び基部から離れて位置する端面とを有するボンド要素を備えたものとすることができる。ボンド要素はそれぞれ、そのボンド要素の基部から端面まで広がっている。さらに、この構造体は、ダイの第１表面の第１部分の上にあって、第１部分から広がりを有する誘電体封止要素を備えたものとすることができる。誘電体封止要素は、その封止要素によってボンド要素が互いに別個のものとなるように、ボンド要素間の空間を満たしている。封止要素は、ダイの第１表面から離れた側にある第３表面と、第３表面から第１表面に向かって広がっているエッジ面とを有する。ボンド要素の封止されていない部分は、少なくとも、第３表面において封止要素によって覆われないボンド要素の端面の部分によって形成される。封止要素は、第１表面の第２部分を少なくとも部分的に形成することができる。第２部分は、第１表面の第１部分以外の部分であって、超小型電子素子の全体を収容できるサイズのエリアを有する。第１表面にある導電性要素のうちの少なくとも幾つかは、第２部分にあって、前記超小型電子素子と接続できるように構成されている。
別の実施形態によれば、構造体を作製する方法は、ウェハーレベルにおいて設けられるアクティブダイ上に誘電体封止要素を形成するステップを含むものとすることができる。ダイは、対向した第１表面及び第２表面と、第１表面にある複数の導電性要素とを有する。ボンド要素が、そのボンド要素の基部において、第１表面の第１部分にある導電性要素の個々の導電性要素に接合することができる。ボンド要素の端面は基板及び基部から離れて位置している。ボンド要素はそれぞれ、そのボンド要素の基部から端面まで広がっている。誘電体封止要素は、ダイの第１表面の第１部分の上にあり、この第１部分から広がりを有し、ボンド要素が該封止要素によって互いに別個のものとなるようにボンド要素間の空間を満たすように形成される。封止要素は、ダイの第１表面から離れた側にある第３表面と、第３表面から第１表面に向かって広がるエッジ面とを有する。ボンド要素の封止されていない部分は、少なくとも、第３表面において封止要素によって覆われないボンド要素の端面の部分により形成される。封止要素は、第１表面の第２部分を少なくとも部分的に形成している。第２部分は第１表面の第１部分以外の部分であって、超小型電子素子の全体を収容できるサイズのエリアを有する。第１表面にある導電性要素のうちの少なくとも幾つかは、第２部分にあって、前記超小型電子素子と接続できるように構成されている。
図１は、本開示の一実施形態による、構造体を製造する方法において用いられる基板を示す断面図である。図２は、本開示の一実施形態による、製造工程の後期の段階における基板及び関連する要素を示す断面図である。図３は、本開示の一実施形態による、図１及び図２の基板及び関連する要素を用いて形成される構造体を示す断面図である。 図４Ａは、本開示の一実施形態による、例示的な構造の断面図である。図４Ｂは、製造工程の後期の段階における、図４Ａの構造の断面図である。 図４Ｃは、本開示の一実施形態による、別の例示的な構造の断面図である。図４Ｄは、製造工程の後期の段階における、図４Ｃの構造の断面図である。 図５は、本開示の一実施形態による、別の例示的な構造の断面図である。図６は、本開示の一実施形態による、別の例示的な構造の断面図である。 図７Ａは、図３の構造を示す平面図である。図７Ｂは、本開示による、例示的な構造を示す平面図である。 図７Ｃは、本開示による、例示的な構造を示す平面図である。図７Ｄは、図５の構造を示す平面図である。 本開示による、例示的な構造を示す平面図である。 図８は、本開示による、図３の構造を含む例示的なパッケージアセンブリの断面図である。図９は、本開示による、図３の構造を含む別の例示的なパッケージアセンブリの断面図である。 本開示による、図３の構造を含む別の例示的なパッケージアセンブリの断面図である。 本開示による、図３の構造を含む別の例示的なパッケージアセンブリの断面図である。 図１０Ａのパッケージアセンブリの底面図である。 本開示による、図５の構造を含む例示的なパッケージアセンブリの断面図である。 本開示によるシステムを示す説明図である。 図１４は、本開示の一実施形態による、構造体を製造するある段階におけるアクティブダイ及び関連する要素を示す断面図である。図１５は、本開示の一実施形態による、図１４のダイ及び関連する要素を用いて形成される構造体を示す断面図である。 図１６Ａは、本開示の一実施形態による、アクティブダイを含む例示的な構造の断面図である。図１６Ｂは、製造工程の後期の段階における図１６Ａの構造の断面図である。 図１６Ｃは、本開示の一実施形態による、アクティブダイを含む別の例示的な構造の断面図である。図１６Ｄは、製造工程の後期の段階における図１６Ｃの構造の断面図である。 本開示による、図１５の構造を含む例示的なパッケージアセンブリの断面図である。 図１８は、本開示による、図１５の構造を含む例示的なパッケージアセンブリの断面図である。図１９は、本開示による、図１５の構造を含む例示的なパッケージアセンブリの断面図である。 図２０は、本開示による、構造を含む例示的なパッケージアセンブリの断面図である。図２１は、本開示による、構造を含む例示的なパッケージアセンブリの断面図である。
本開示の一実施形態による構造体１０（図３参照）は、第１表面１４及び第２表面１６を有する基板１２（図１参照）を備えている。基板１２は通常、実質的に平坦である誘電体要素の形態である。この誘電体要素は、シート状で薄型とすることができる。特定の実施形態では、誘電体要素は、限定はされないが、ポリイミド、ポリテトラフルオロエチレン（「ＰＴＦＥ」）、エポキシ、エポキシガラス、ＦＲ−４、ＢＴ樹脂、熱可塑性又は熱硬化性のプラスチック材料等の有機誘電体材料又は複合誘電体材料の１以上の層２３を含むことができる。第１表面１４及び第２表面１６は、互いに実質的に平行であることが好ましく、表面１４及び１６に垂直な方向に距離を置いて位置し、それが基板１２の厚さとなる。基板１２の厚さは、本出願にとって通常受け入れ可能な厚さの範囲内にあることが好ましい。一実施形態では、第１表面１４と第２表面１６との間の距離は約２５μｍ〜５００μｍである。この説明の目的で、第１表面１４は第２表面１６の反対側に又は離れて位置しているものとして説明することができる。このような説明は、本明細書にて用いられる、要素の垂直位置又は水平位置を指す、該要素の相対的位置の任意の他の説明とともに、図面内の要素の位置と一致するように説明の目的でのみなされるものであって、これに限定されるわけではない。
コンタクト、パッド、トレース又は端子を含む場合がある導電性要素１８は、基板１２の第１表面１４にある。本開示において、導電性要素が基板表面「にある」という表現は、基板に任意の他の要素が組み付けられていない場合に、その導電性要素が、基板の外部から基板表面に向かって基板表面に垂直な方向に移動する仮想的な点との接触に利用可能であるということを意味する。したがって、基板表面にある端子又は他の導電性要素は、その表面から突出したものとすることができるか、その表面と同一平面をなすものとすることができるか、又はその表面から見て基板内の穴若しくは凹部に埋め込まれたものとすることができる。さらに、本開示において、導電性要素が回路パネル、半導体チップ等の超小型電子素子又は同様の素子の表面「にある」という表現は、パネル又は素子に任意の他の要素が組み付けられていない場合に、その導電性要素が、パネル又は素子の外部からパネル又は素子の表面に向かってパネル又は素子の表面に垂直な方向に移動する仮想的な点と接触するために利用可能であることを意味する。さらに、本開示において、トレースが表面「に沿って」延びているという表現は、そのトレースが表面に近接して、かつ表面に対して実質的に平行に延びているということを意味する。
導電性要素１８として含まれるトレース２９は、表面１４において、導電性材料の、平坦で薄く細長いストリップとして形成することができる。実施形態によっては、トレースは、類似の組成を有する導電性要素１８として含まれる端子２７と一体に形成し、かつ該端子２７から延びたものとすることができる。さらに、表面１４において導電性要素１６として含まれるコンタクトパッド２６は、表面１４上でトレース２９によって相互に接続することができる。
導電性要素１８としての役割を果たす端子、パッド又はトレースは、基板の表面１４上に端子、パッド及びトレースをめっきする等の数多くの既知の方法によって作製することができる。一実施形態では、トレースは、該トレースの表面が基板表面と実質的に同一平面をなすように、基板表面に埋め込まれる場合がある。一実施形態では、導電性要素１８は、銅、銅、金、ニッケル、又は、こうした用途に合った他の材料等の固体金属材料から形成することができる。他の材料には、銅、金、ニッケル、その組み合わせの１以上を含む種々の合金が含まれる。
導電性要素１８のうちの少なくとも幾つかは、第２導電性要素２０と相互接続することができ、この第２導電性要素は、導電性要素１８に関して説明したのと同様に、基板１２の第２表面１６にある導電性パッド、トレース又は端子を含むことができる。このような相互接続は、導電性要素１８及び２０と同じ材料からなることができる導電性金属により裏打ち（line）するか、又は満たすことのできる、基板１２内に形成されたビア２２を用いて行うことができる。基板１２内のビア２２は、基板１２の表面１４若しくは１６にあるトレースによって、又は基板１２内にあるトレース１９によって完全に閉じられていることが望ましい。基板１２は複数の誘電体材料層２３を含むことができ、それらの層２３の隣接する層の間にトレース１９の層が配置されている。導電性要素１８として含まれるコンタクトパッド２５及び端子３１は、同じく導電性要素１８としての役割を果たす、表面１６上のトレース３３によって更に相互接続することができる。
図２に示しているように、構造体１０は複数のボンド要素２４を更に含むことができる。これらのボンド要素２４は、表面１４の一部分５０において、導電性要素１８のパッド２６等において導電性要素１８のうちの少なくとも幾つかに接合されている。一部分５０は、図７Ａに示す一部分５０Ａ及び５０Ｂなどの、表面１４の１以上のエリアを含むことができる。ボンド要素２４は、その基部２８においてパッド２６に接合され、各基部２８及び基板１２から離れて位置する自由端（free end）３０に向かって延びているものとすることができる。ボンド要素２４の端部３０は、それら端部が表面１４にある導電性要素１８に電気的に接続される超小型電子素子に、又はそのような超小型電子素子に更に接続される、基板１０を含む超小型電子アセンブリ内の任意の他の導電性機構に、電気的に接続されることも接合されることもないという点で、自由であると特徴付けられる。言い換えると、自由端３０は、基板１０を含む超小型電子アセンブリの外部にある導電性機構に直接、又は本明細書において説明される半田ボール若しくは他の機構を通して間接的で電気的に接続するために利用可能である。例えば、図３及び図４Ａ〜図４Ｄの説明とともに本文において後に説明するような誘電性封止要素４０を形成するなどの封止材料（encapsulant material）によって、又は別の導電性機構に接合するか若しくは電気的に接続することによって、自由端３０を所定の位置に保持することができるということは、任意のそのような機構が、基部が接合されている表面１４又は１６等の表面にある導電性要素と接合される超小型電子素子に電気的に接続されない限り、それらの端部が本明細書において説明されるように「自由」でないということを意味するわけではない。逆に、基部２８は、本明細書に記載されているように、表面１４又は１６において接続される超小型電子素子に直接、又は間接的に電気的に接続されるため、自由ではない。
図２に示しているように、基部２８は実質的に丸みを帯び、ボンド要素２４のエッジ面３２から外側に広がった形状とすることができる。そして、ボンド要素２４は、基部２８と端部３０との間に形成されたワイヤボンドとすることができる。基部３０の個々のサイズ及び形状は、ワイヤボンド２４を形成するために用いられる材料のタイプ、ワイヤボンド２４と導電性要素１８との所望の接続強度、又はワイヤボンド２４を形成するために用いられる個々のプロセスによって異なる場合がある。ワイヤボンド２４を形成するための例示的な方法は、Ｏｔｒｅｍｂａに対する米国特許第７，３９１，１２１号及び米国特許出願公開第２００５／００９５８３５号に記載されており、いずれの開示内容も、その全体を引用することにより本明細書の一部をなすものとする。代替的な実施形態では、ワイヤボンド２４のうちの幾つかが、導電性要素１９と、基板１２内のビア２２の導電性材料とを通して、基板１２の第２表面１６にある導電性素子２０に接合される場合がある。
ボンド要素２４は、銅、金、ニッケル、半田又はアルミニウム等の導電性材料から作製することができる。さらに、ボンド要素２４は、銅又はアルミニウム等の導電性材料のコアに、例えばコーティングがコアを覆って塗布されたもの等の、材料の組み合わせから作製することができる。コーティングは、アルミニウム、ニッケル等の第２の導電性材料からなることができる。あるいは、コーティングは、絶縁ジャケット等の絶縁材料からなることができる。一実施形態では、ボンド要素２４を形成するために用いられるワイヤは、約１５μｍ〜１５０μｍの厚み、すなわち、ワイヤの長さと交差する寸法での厚みを有することができる。
ウェッジボンディングが用いられる実施形態を含む他の実施形態では、ワイヤボンド２４は、約５００μｍまでの厚みを有することができる。一般的に、ワイヤボンドは、本技術分野において既知である特殊な装置を用いて、パッド等である導電性要素２６等の導電性要素上に形成される。ワイヤセグメントの先端が加熱され、ワイヤセグメントが結合する受容面に対して押圧され、通常、パッド２６の表面に接合されるボール又はボール状基部２８を形成する。ワイヤボンドを形成する所望の長さのワイヤセグメントがボンディングツールから引き出され、その後、ボンディングツールは、所望の長さでワイヤボンドを切断することができる。例えば、アルミニウムのワイヤボンドを形成するために用いることができるウェッジボンディングは、表面に対して概ね平行に存在するウェッジが形成されるように、ワイヤの加熱された部分が受容面にわたって引っ張られるプロセスである。ウェッジボンディングされたワイヤボンドは、その後、必要に応じて上方に曲げ、所望の長さ又は位置まで延長し、その後、切断することができる。特定の実施形態では、ワイヤボンドを形成するために用いられるワイヤは、シリンダ形状の断面を有することができる。さもなければ、ワイヤボンド又はウェッジボンディングされるワイヤボンドを形成するようにツールから送り出されるワイヤは、例えば、長方形又は台形等の多角形の断面を有することができる。
ワイヤボンド２４の自由端３０は端面３４を有している。端面３４は、コンタクトの少なくとも一部を、複数のワイヤボンド２４のそれぞれの端面３４によって形成されるアレイとして形成することができる。
図３に示しているように、構造体１０は、誘電体材料から形成された封止要素（encapsulation element）４０Ａ及び４０Ｂを更に含むことができる。図３の実施形態において、封止要素４０は、基板１２の第１表面１４の一部分５０の上方に形成することができ、基板１２から離れて位置し、かつ該基板１２から見て外側を向いている上面４２を形成している。要素４０の材料はボンド要素２４間の空間を満たし、その結果、ボンド要素２４は封止要素４０の材料によって互いに別個のものとなっている。ボンド要素２４のうち、封止されていない部分５２は、ボンド要素２４の端部３０の少なくとも一部によって、望ましくは端部３０の端面３４によって定められ、例えば表面４２において封止要素４０によって覆われていない。
図１及び図２には、個々の基板間に目に見える境界は存在しないが、特定の実施形態では、数多くの構造を有する基板が、ストリップ、テープ又はシート等の連続的又は半連続的な要素として設けられる。封止要素４０が基板上に形成された後に、構造体１０は、切断線６２に沿って切断され（個々の基板間の目に見える境界を示していない図２を参照）、図３に示した構成を有する個々の構造体１０がもたらされる。構造体１０の基板１２は、対向するエッジ６４の間に延びている。図１及び図２は、後に詳細に説明するように、基板の定められた部分の上方に超小型電子素子を収容することのできる複数の構造体を形成するのに適した基板シートの一部のみを示している。
図３に示しているように、封止要素４０Ａ及び４０Ｂは、上面４２に隣接する上部境界５６から基板１２に隣接する底部境界５８へと下方に広がっており、基板１２のエッジ６４の内側に位置する第１エッジ面４４Ａ及び４４Ｂをそれぞれ定めることができる。図７Ａに更に示すように、底部境界５８は、基板のエッジ６４によって囲まれた水平エリア６６内に位置している。一実施形態では、第１エッジ面４４Ａ及び４４Ｂはそれぞれ、要素４０Ａ、４０Ｂの表面４２から直角に広がっており、表面１４及び表面４２及び１４は互いに平行に広がっており、それにより、境界５６、５８は構造体１０の厚さ方向において位置合わせされている。
別の実施形態では、引用することにより本明細書の一部をなすものとする２０１２年１１月１２日に出願された米国特許出願第１３／６７４，２８０号において記述されているのと同様に、第１エッジ面４４Ａ及び４４Ｂのうちの一方又は両方を、上面４２に対して９０度未満の角度で、反対側に位置する他の要素４０Ａ又は４０Ｂに向かって水平方向に上面４２から遠ざかるように傾斜させることができ、その結果、第１エッジ面４４の底部境界５８が、反対側の要素４０に向かって水平方向に上部境界５６よりも上面４２から遠ざかるように形成される。
図７Ａに示しているように、一実施形態では、基板１２から一定の垂直距離にあり、第１エッジ面４４に沿って広がる任意の直線が第１の水平方向Ｈ１において一定の位置にあるように、第１エッジ面４４を形成することができる。例えば、基板から一定の垂直距離にある仮想線６８（図７Ａ）が、一定の水平位置にも位置することになる。幾つかの実施形態では、第１エッジ面４４は実質的に平面とすることができる。
要素４０Ａ及び４０Ｂはそれぞれ、上面４２から基板に向かって下方に広がる第２エッジ面４６Ａ及び４６Ｂを更に含むことができる。面４６Ａ、４６Ｂは、面４４と同様に、面４２及び１４から直角に広がったものとすることができるか、又は代替的には、それぞれ水平方向Ｈ２及びＨ１において面４２から遠ざかるように傾斜したものとすることができる。エッジ面４４と同様に、エッジ面４６は、基板１２から一定の垂直距離にあって面４６に沿って延びる任意の直線が、エッジ面４４について上記で説明したのと同様に、それぞれ水平方向Ｈ２及びＨ１において一定の位置に配置されるような形状とすることができる。
封止要素４０は、水平方向Ｈ２及びＨ１に直交する方向において表面１４から離れるように広がりを有する少なくとも約１５０マイクロメートルの厚さ（ｈ）を有することができる。また、封止要素４０は、ボンド要素２４によって別の方法で覆われていない、パッド２６を含む領域５０内の幾つかの導電性要素１８も覆う場合がある。
封止要素４０は、基部２８と、ボンド要素のエッジ面３２の少なくとも一部とを含む、領域５０内の導電性要素２６に接合されたワイヤボンド２４を少なくとも部分的に、望ましくは実質的に封止することができる。ワイヤボンド２４の一部は、封止要素によって覆われないままとすることができ、それにより、ワイヤボンド２４を、封止要素４０の外部に位置する機構又は要素に電気的に接続するために利用できるようにする。この部分は、封止されていない部分と呼ばれる場合もある。一実施形態では、ワイヤボンド２４の端面３４は、封止要素４２の表面４２において封止要素４０によって覆われていない状態である。端面３４を封止層４０によって覆われないままにするのに加えて、又はその代わりとして、エッジ面３２の一部が封止要素４０によって覆われていない他の実施形態も可能である。言い換えると、封止要素４０は、少なくとも端面３４、及び必要に応じてエッジ面３２の一部、又はその２つの組み合わせのような、ワイヤボンド２４の一部を除いて、第１表面１４の一部分５０の上に重なる要素の全ての部分を覆うことができる。図面に示される実施形態において、封止層４０の表面４２は、端部３０にあるボンド要素２４の一部を除く全てを覆うのに十分な距離だけ、基板１２の第１表面１４から間隔を置いて配置することができる。図３に示しているように、構造体１０の実施形態は、表面４２から突出し、表面４２から同じ距離にある端面３４において終端する端部を有するワイヤボンド２４等の、表面４２と同一平面をなさないワイヤボンド２４の端面３０を有することができる。
代替的には、本開示の一実施形態は、図４Ａに示す構造体１０−１を含むことができる。この構造体は上記の構造体１０の構成要素に類似の構成要素を有している。図４Ａに示しているように、構造体１０−１は封止要素４０Ａ’及び４０Ｂ’を含むことができ、その各々は、実質的に平坦（planar）で、かつ基板１２の平坦な表面１４に対して平行である上面４２を有している。要素４０Ａ’及び４０Ｂ’は、表面４２から異なった距離にある端面３４’及び３４’’をそれぞれ有するワイヤボンド２４’及び２４’’を封止し、端面３４’及び３４’’と、エッジ面３２’及び３２’’の一部とをそれぞれ含む、封止されていない部分５２’及び５２’’を形成することができる。幾つかの実施形態では、ボンド要素２４の端面３４は平坦にすることができ、ボンド要素２４のエッジ面３２は平坦にすることができ、端面３４に対して垂直に広がったものとすることができる。
図３及び図４Ａに示したような、封止されていない部分５２を有するボンド要素２４の構成は、エッジ面３２に沿って半田が吸い上げられ、端面３４に接合するのに加えてエッジ面にも接合できるようにすることによって、例えば図４Ｂに示すような半田ボール１７０等による、別の導電性要素への接続を提供することができる。また、半田ボール１７０は、エッジ面３２から表面４２の覆われていない部分にまで広がったものとすることができる。
本開示による構造体の封止要素４０によって封止されるボンド要素２４に関する他の構成も可能である。例えば、図４Ｃは、封止要素１４０Ａによって封止されたワイヤボンド２４−１を有する構造体１０−２の一実施形態を示しており、ワイヤボンド２４−１の端部３０−１は、ワイヤボンド２４−１の基部２８−１の真上に位置していない。すなわち、基板１２の第１表面１４を、平面が実質的に定められるように２つの横方向に広がっていると見なすとき（図７Ａを参照）、封止要素１４０Ａを貫通して広がるワイヤボンド２４−１の端部３０−１は、基部２８−１の対応する横方向位置から、これらの横方向のうちの少なくとも一方に変位させることができる。図４Ｃに示しているように、ワイヤボンド２４−１は、図３及び図４Ａの実施形態の場合と同様に、ワイヤボンド２４−１の縦軸に沿って実質的に真っ直ぐなものとすることができ、縦軸は、基板１２の第１表面１４に対して角度１１６で角度が付けられている。図４Ｃの断面図は第１表面１４に垂直な第１平面を通して角度１１６を示すだけであるが、ワイヤボンド２４−１はまた、その第１平面と第１表面１４との両方に垂直な別の平面内で第１表面１４に対して角度付けすることができる。こうした角度は、角度１１６と実質的に等しいか又は異なったものとすることができる。すなわち、基部２８−１に対する端部３０−１の変位は、２つの横方向にあるものとすることができ、それらの方向のそれぞれの方向に沿って同じ距離又は異なった距離とすることができる。
一実施形態では、要素１４０Ａによって封止されているワイヤボンド２４−１及び２４−２の種々のワイヤボンドは、異なる方向において、かつ第１表面１４に沿って封止要素１４０Ａ内で異なった量だけ変位させることができる。そのような構成によれば、構造体１０−２は、基板１２のレベルと比べて、要素１４０Ａの表面１４２のレベルにおいて異なるように構成されたアレイを有することができるようになる。例えば、アレイが、基板１２の第１表面１４のレベルに比べて、表面１４２レベルにおいて、より小さな若しくは大きな全体面積を覆うことができるか、又はより小さな若しくは大きなピッチを有することができる。さらに、幾つかのワイヤボンド２４−１は、異なったサイズのパッケージ化された超小型電子素子のスタック構成を収容できるように基板１２の上方に位置決めされる端部３０−１を有することができる。別の例では、１つのワイヤボンド２４−１の端部３０−１が、別のワイヤボンド２４−１の基部２８−１の実質的に上方に位置決めされ、別のワイヤボンド２４−１の端部３０−１が他の場所に位置決めされるように、ワイヤボンド２４−１を構成することができる。そのような構成は、表面１４等の、別の表面上の対応するコンタクトアレイの位置と比べて、コンタクトのアレイ内のコンタクト端面３４の相対的な位置を変更することと見なすことができる。そのようなアレイ内で、コンタクト端面の相対的な位置は、構造体１０−２から形成された超小型電子アセンブリの応用形態又は他の要件に応じて、所望により変更又は変形することができる。
図４Ｃに示しているような更なる例では、要素１４０Ａによって封止されるワイヤボンド２４−１は、基部２８−１が、基部２８−１のピッチを有する第１のパターンに配置されるように配置することができる。端面３０−１を含むワイヤボンド２４−１の封止されていない部分５２を、領域５０内の導電性パッド２６に取り付けられるワイヤボンド２４−１のそれぞれの隣接する基部２８−１間の最小ピッチより大きな最小ピッチを有する封止要素１４０Ａの表面１４２上の位置に、あるパターンにおいて配置することができるように、ワイヤボンド２４−１を構成することができる。したがって、表面１４２において隣接するワイヤボンド間の最小ピッチは、ワイヤボンドが取り付けられる基板の導電性パッド２６間の対応する最小ピッチより大きくすることができる。これを果たすために、例えば図４Ｃに示しているように、ワイヤボンドに角度を付けるか又はワイヤボンドを湾曲させ、端部３０が、上記で説明したように基部２８から１以上の横方向に変位させるようにすることができる。一実施形態では、導電性要素２６及び端部３０は、それぞれの行又は列に配置することができ、１つの行内の端面３４の横方向変位は別の行内よりも大きくすることができる。これを果たすために、ワイヤボンド２４は、例えば、基板１２の表面１４に対して異なる角度１１６をなすものとすることができる。
図４Ｃは、ワイヤボンド２４−２がその基部２４−２に対して変位した横位置に端部３０−２を有する更なる実施形態を示している。図４Ｃの実施形態では、ワイヤボンド２４−２は、ワイヤボンド２４−２内に湾曲部分１１８を含むことによって、この横変位を達成している。湾曲部分１１８は、ワイヤボンド形成プロセス中の更なるステップにおいて形成することができ、例えばワイヤ部分が所望の長さまで引き出されている間にもたらすことができる。このステップは、単一機械の使用を含むことができる入手可能なワイヤボンディング機器を使用して実施することができる。
湾曲部分１１８は、必要に応じて種々の形状をとって、ワイヤボンド２４−２の端部３０−２の所望の位置を達成することができる。例えば、図４Ｃに示すように、湾曲部分１１８は、ワイヤボンド２４−２（Ａ）に含まれる形状等の様々な形状のＳ字形状湾曲又はワイヤボンド２４−２（Ｂ）における形のようなより平滑な形のＳ字形状湾曲として形成することができる。さらに、湾曲部分１１８は、端部３０−２より基部２８−２の近くに配置することができ、その逆も同様である。湾曲部分１１８はまた、螺旋若しくはループの形態にすることもできるし、複数の方向又は異なる形状若しくは特徴の湾曲を含む複合体にすることもできる。
一実施形態では、構造体１０−２は、その中に異なるタイプのボンド要素２４がそれぞれ封止された封止要素１４０を含むことができる。図４Ｃを参照すると、要素１４０Ａはボンド要素２４のようなワイヤボンド又はワイヤを含むことができ、封止要素１４０Ｂは、ボンド要素１２４として、マイクロピラー又はポスト等の実質的に垂直な導電性機構を含むことができる。
図４Ｃに示しているように、構造体は、種々の形状を有するボンド要素の任意の組み合わせを含むことができ、それにより、基部とその端部との間の種々の相対的横方向変位につながることを理解されたい。図３及び図４Ａに示したように、ボンド要素２４の幾つかは、実質的に真っ直ぐであり、端部３０がボンド要素２４のそれぞれの基部２８の上方に配置される一方で、他のボンド要素２４は、湾曲した部分１１８を含み、端部３０と基部２８との間に多少の僅かな相対的横変位をもたらす。さらに、幾つかのボンド要素２４は、スイープ（sweep）形状を有する湾曲部分１１８を含み、関連する基部２８から横方向に、端部２８の距離より長い距離に変位した端部３０をもたらす。
ボンド要素２４のそのような実施形態では、そのワイヤボンドは、端部３０において、かつ端面３４から離れるように広がりを有するワイヤボンドのエッジ面の少なくとも一部に沿って、封止要素によって覆われないように構成することができる。図３及び図４Ａ、図４Ｃにおいて示したように、ボンド要素の自由端は覆われていないが、それに加えて、又はその代わりに、エッジ面３２の一部が封止要素によって覆われていない場合がある。そのような構成は、その構造を含む超小型電子アセンブリを、電気的接続を通して適切な機構に接地するために、又は超小型電子アセンブリの側方に配置される他の機構への機械的又は電気的接続のために用いることができる。
さらに、図４Ｃを参照すると、封止要素１４０Ｂはボンド要素１２４を封止することができ、それらのボンド要素は、その基部１２８において、表面１４にある導電性要素２６と接続されるポスト又はマイクロピラーの形をとる。要素１４０Ｂは、表面１４２より基板１２の近くに位置決めされる後退面（recessed surface）１４４が作られるようにエッチング除去されるか、成形されるか、又は別の方法で形成されたエリアを含むように構成することができる。１以上のマイクロピラー１２４−１は、後退面１４４に沿ったエリア内で覆われない場合がある。図４Ｃに示す例示的な実施形態では、ボンド要素１２４−１の封止されていない部分１５２を形成するために、端面１３４−１、及びマイクロピラー１２４−１のエッジ面１３２−１の一部が封止要素１４０Ｂによって覆われていない場合がある。
一実施形態では、ポスト１２４−１の基部１２８−１は、表面１４上でスタッドバンプ１６５によって導電性要素２６と接合することができる。スタッドバンプは基本的に、銅端部、ニッケル端部、銀端部、プラチナ端部及び金端部３８のうちの１以上からなることができ、ポスト１２４−１が非湿潤性（non-wettable）の金属から形成されるとき、導電性相互接続を形成する１つの方法を提供することができる。
ボンド要素２４と同様に、図４Ｄを参照すると、ボンド要素１２４のそのような構成は、半田をエッジ面１３２−１に沿って吸い上げ、端面１３４−１に接合することに加えてエッジ面にも接合できるようにすることによって、例えば半田ボール１７０等による、別の導電性要素への接続を提供することができ、半田はエッジ面１３２−１から表面１４４に沿って広がったものとすることができる。端面が後退面１４４と実質的に同一平面をなす構成を含む、ボンド要素１２４の一部が後退面１４４に沿って封止要素１４０Ｂによって覆われない場合がある他の構成も可能である。
再び図４Ｃを参照すると、構造体１０−２は、スタッドバンプ１６５によって導電性要素２６に接合された基部１２８−２と、表面１４２においてワイヤボンド１２４−２の封止されていない部分１５２を定める、端面１３４−２及び端面１３４−２から広がったエッジ面１３２−２とを有するマイクロピラーの形をとるボンド要素１２４−２を含むことができる。別の実施形態では、構造体１０−２は、表面１４にある導電性要素２６と一体に形成され、表面１４から端面１３４−３まで広がったマイクロピラーの形をとるボンド要素１２４−３を含むことができる。ボンド要素１２４−３は、表面１４２において封止されていない部分１５２として、端面１３４−３と、そこから広がったエッジ面１３２−３とを含む。
更なる実施形態では、要素１４０Ｂは、表面１４２から基板表面１４へと広がりを有するキャビティ１７５が形成されるようにエッチング除去されるか、成形されるか、又は別の方法で形成されるエリアを含むように構成することができる。キャビティ１７５は、その中に導電性材料を堆積すること等によって、キャビティ１７５に形成することのできる、ボンド要素１２４−４の端面１３４−４において電気的に接続できるようにするのに適した任意の形状を有することができる。ここで、ボンド要素１２４−４は、封止されていない部分１５２として端面１３４−４を有している。一実施形態では、ボンド要素１２４−４は、台形の形状をなし、次第に細くなる側壁を有するキャビティ１７５内に形成することができる。ボンド要素１２４−４は、基部１２８−４と端面１３４−４との間の部分の断面より大きな断面からなる端面１３４−４を有することができる。基部１２８−４及び端面１３４−４は平行であり、エッジ面１３２−４は、基部１２８−４から端面１３４−４へと、互いに向かって次第に細くなるように広がっている。
図４Ｄに示すように、キャビティ１７５内に、端面１３４−４から表面１４２の上方まで、かつ表面１４２の一部分に沿って広がりを有し、キャビティ１７５から離れるように広がりを有する半田１７０を堆積することができる。
本開示によれば、構造体が、例えば端面において、及び必要に応じてそのエッジ面に沿って、ボンド要素の一部が封止要素によって覆われていない他の構成を含むことができ、それらの構成は、封止要素の表面が基板表面から離れて位置しており、かつ該基板表面の外側を向いている構成の変形形態に関して本明細書において説明されるものと類似している。
例えば、再び図３を参照すると、封止要素４０は、領域５０内でパッド２６と接続されるボンド要素２４を含む、領域５０内の導電性要素１８を保護する役割を果たす。これにより、その試験によって、又は輸送中に若しくは他の超小型電子構造への組み付け時に損傷を受ける可能性が小さい、より頑丈な構造にすることができる。封止要素４０は、米国特許出願公開第２０１０／０２３２１２９号において記述されるような絶縁特性を有する誘電体材料から形成することができる。この米国特許出願公開は、その全体を引用することにより本明細書の一部をなすものとする。
図３及び図７Ａを参照すると、構造体１０のボンド要素２４の端面３４によって形成されるコンタクトのアレイのための例示的なパターンが示される。そのようなアレイは、エリアアレイ構成において形成することができ、その変形形態を本明細書において記述される構造を用いて実現することができる。そのようなアレイを用いて、構造体１０を含む超小型電子アセンブリを、プリント回路基板（「ＰＣＢ」）又は他のパッケージ化された超小型電子素子等の別の超小型電子構造体に電気的にかつ機械的に接続することができる。そのようなスタック構成において、ワイヤボンド２４並びに導電性要素１８及び２０は、その中を通して複数の電子信号を搬送することができる。各電子信号は、異なる信号を単一のスタック内の異なる超小型電子素子によって処理できるようにするために異なる信号電位を有する。半田の塊を用いて、端面３４を外部構成要素の導電性要素に電気的にかつ機械的に取り付けること等によって、そのようなスタック内の超小型電子アセンブリを相互接続することができる。
図３及び図７Ａを参照すると、構造体１０の基板１４の表面１４及び１６は水平方向Ｈ１及びＨ２に広がっており、構造体９０のエッジ６４は上面と下面との間に広がりを有している。封止要素４０Ａ及び４０Ｂは超小型電子素子収容領域２１０を定めることができ、この超小型電子素子収容領域２１０は、要素４０Ａ及び４０Ｂから側方に位置し、領域２１０の底部２１２がその上に重なっている表面１４の部分において基板１２に接続される、半導体チップ単体、超小型電子アセンブリ、又は少なくとも１つのチップを含む超小型電子パッケージ等の、超小型電子素子を収容するために所定のサイズ及び所定の形状から形成されている。例えば、図７Ａを参照すると、底部２１２は、要素４０Ａの底部境界５８から要素４０Ｂの底部境界５８まで水平方向Ｈ１に広がりを有する線寸法Ｒ１と、水平方向Ｈ１に対して平行な方向に広がりを有する要素４０の対向する端部２０５間に、水平方向Ｈ１に直交する水平方向に広がりを有する線寸法Ｒ２とを有することができる。領域２１０は、底部２１２において、表面１４の露出した部分及び表面１４にある導電性要素１８から、基板の表面１４から所定の垂直距離まで上方に広がった空間を含む。その距離は、表面１４から垂直に測定したときに、要素４０のうちの一方又は両方の表面の高さ４２より高いか、同じか、又は低い高さとすることができる。したがって、領域２１０は、封止要素４０Ａの表面４４Ａと封止要素４０Ｂの表面４４Ｂとの間に形成された空間を含む。領域２１０は、基板の表面１４上の封止要素４０のサイズ、形状及び位置決めに基づく所定のサイズ及び形状からなり、それだけで、又はパッケージ若しくはアセンブリ内で、部分２１２がその上に重なる基板の部分に接続されることになる超小型電子素子の部分が、素子、パッケージ又はアセンブリが表面４２Ａ及び４２Ｂと接触することなく、領域２１０内に配置できるようにする。
構造体１０を製造するための本発明の更なる実施形態によるプロセスでは、実質的に誘電体材料からなる基板等の、あらかじめ形成された誘電体の塊を使用することができるとともに、モールド要素（図示せず）を用いて、ボンド要素２４を封止する封止要素４０の誘電体塊を形成することができる。このプロセスにおいて、基板１２の表面１４にあるパッド２６と接続されるボンド要素は、成形時に存在するものとすることができる。一実施形態では、要素４０を形成する誘電体の塊は、ボンド要素２４を覆うように成形することができ、このボンド要素２４は基板１２の表面１４上のトレース１８に接続される。
さらに、上記で説明され、図３に示したように、ボンド要素を封止して、封止されない部分を定め、上面４２とエッジ面４４及び４６とを有する封止要素としての役割を果たすあらかじめ形成された誘電体の塊は、硬化性接着剤又はエポキシ等の接着剤を用いて、別の類似の封止要素から横方向に間隔を置いて位置する、基板１２の表面１４の部分５０に設けることができる。
基板１２に封止要素が形成される前の構造体１０を製造する更なるステップでは、表面１４上に、導電性要素１８としてのトレース及びパッドをパターニングすることができる。例えば、表面１４の全体をめっきし、マスクし、選択的にエッチングをしてトレースを形成することができる。あるいは、表面１４をマスク材料で覆い、その後、選択的にレーザ照射をして、マスクを貫通した溝を切ることができる。マスクを覆うように、かつ溝の中にシード層を設け、その後、溝を除くあらゆる場所においてシード層がリフトオフされるようにマスクが除去される。その後、その表面はめっき槽に曝され、それにより、シードが存在する溝みにおいてのみ金属が堆積する。誘電体本体上に金属機構を形成するための任意の他の技法を用いることもできる。
他の実施形態では、封止要素４０を形成するために用いられる流動性誘電体材料が、封止要素を基板１２に結合する接着剤としての役割を果たすことができる。
図７Ｂ、図７Ｃ及び図７Ｅを参照すると、本開示の実施形態によれば、基板と接続されたボンド要素を封止する、基板上の封止要素の代替の構成を用いて、超小型電子素子収容領域を得ることができる。例えば、１以上の封止要素３００を、例えば基板１２と同じような基板３１２の上面３０４上に、例えば、上面３０４上で互いに対してあるサイズ、形状及び配置を有するように形成し、領域２１０の場合に上記で説明したのと同じようにして、超小型電子素子、パッケージ又はアセンブリを収容することのできるサイズ及び形状の超小型電子素子収容領域３０２を形成することができる。図７Ｂを参照すると、４つの封止要素３００を配置して、基板３１２の上面３０４の上に重なり、水平方向に広がりを有する寸法Ｒ３及びＲ４を有する底部３０６を有する領域３０２を形成することができる。ただし、Ｒ４は、対向するエッジ面における要素３００Ａ及び３００Ｂの上側境界及び下側境界と構造体の厚さ方向においてそれぞれ位置合わせされている。Ｒ３は、対向するエッジ面における要素３００Ｃ及び３００Ｄの上側境界及び下側境界と構造体の厚さ方向においてそれぞれ位置合わせされている。図７Ｃを参照すると、封止要素３００は、その３辺が単一の要素によって定められる、長方形の底部３０６を有する領域３０２を定める単一の要素とすることができる。図７Ｅを参照すると、単一の封止要素４５０が、基板４５６の上面４５４に重なるようにして配置され、表面４５４の部分４５４Ａに重なる底部４５６を有する超小型電子素子収容領域４５２を定めることができる。要素４５０は、表面４５４の部分４５４Ｂに重なり、部分４５４Ｂは部分４５４Ａを完全に囲んでいる。その場合、要素４５０は、少なくとも、部分４５４Ａから離れるように垂直方向に広がりを有する収容領域４５２の部分において、領域４５２を完全に囲んでいる。
図５及び図７Ｄを参照すると、一実施形態では、構造体１０の構成要素と同様の構成要素を有する構造体４００は、単一の封止要素４００、又は複数の封止サブ要素４４０Ａ、４００Ｂ及び４４０Ｃを有するものとことができる。封止サブ要素は、ボンド要素４２４を封止し、基板から離れるように面するサブ要素４４０の表面４４２において、ボンド要素４２４の少なくとも端面４３４によって定められる封止されていない部分４５２をもたらすことができる。例えば、図７Ｄを参照すると、単一の要素４４０は、基板の上面４１４に重なり、底部４０６Ａ、４０６Ｂをそれぞれ有する複数の超小型電子収容領域４０２Ａ、４０２Ｂを形成することができる。あるいは、サブ要素４４０Ａ、４４０Ｂ及び４４０Ｃ（斜線を有しない要素４４０の部分として図７Ｄに示されている）は、図３及び図４Ａの要素４０Ａ及び４０Ｂと同じようにして、平行に、かつ互いに間隔を置いて配置し、領域４０２Ａ及び４０２Ｂを定めることができる。
図６を参照すると、一実施形態では、構造体１０と同様の構成を有する構造体５００は、基板１２の表面１４上に、領域２１０を定める封止要素４０Ａ及び４０Ｂを含むことができる。さらに、封止要素５４０が表面１６の部分５６０上に重なったものとすることができ、端面５３４及びエッジ面５３２の一部によって定められる、封止されていない部分５５０を設けつつ、部分５６０内のパッド５２２に接合されたボンド要素５２４を封止することができる。一実施形態では、封止要素５４０は、部分２１２がその上に重なる表面１４の部分に、少なくとも部分的に重なったものすることができる。幾つかの実施形態では、封止要素５４０は、表面１６に重なり、部分５６０から基板１２の対向するエッジ６４まで広がりを有する表面１６の部分５７４に重なる底部５７２を有する少なくとも１つの超小型電子素子収容領域５７０を定めることができる。
図１４及び図１５を参照すると、本開示の別の実施形態では、構造体１０１０は、ウェハーレベルにおいて設けられる、フィールドプログラマブルゲートアレイ等のアクティブダイ１０１２を含むことができる。ダイ１０１２は、電気回路１０１６及びボンドパッド１０１８を含むアクティブ表面１０１４を有することができる。ダイ１０１２は通常、厚さ７３０マイクロメートルのシリコンであり、電気回路１０１６は、任意の適切な従来の方法によって設けることができる。あるいは、ダイ１０１２は、例えば、ガリウムヒ素等の任意の他の適切な材料とすることができ、任意の適切な厚さからなることができる。誘電体材料からなる再分配層（redistribution layer）１０２０は、表面１０１４に沿って広がりを有するものとすることができる。トレース１０２２を層１０２０の表面１０１７にあるコンタクトパッド１０２４に電気的に接続することができる。表面１０１７は表面１０１４から離れており、トレース１０２２は再分配層１０２０の基板１０２６を貫通して表面１０１４にあるパッド１０１８まで広がりを有している。図２に示したような構造体１０と同じように、ボンド要素２４は、パッド１０２４のうちの少なくとも幾つかと、その基部において接合される場合があり、パッドは、トレース１０２２を通して表面１０１４の部分１０５０にあるパッド１０１８と接合される。再分配層１０２０が構造体から省かれる別の実施形態では、ボンド要素２４の基部２８は、半田要素（図示せず）によって、部分１０５０にあるパッド１０１８と接合することができる。
図１５を参照すると、構造体１０１０は封止要素１０４０Ａ及び１０４０Ｂを更に含むことができ、それら封止要素は、上記のようなアセンブリ１０内の封止要素４０と同じような機構を有し、基板１２の表面１０１４の部分１０５０上において誘電体材料から形成され、ダイ１０１２から離れて位置しており、かつ反対側を向いた上面１０４２を有している。要素１０４０の材料は、ボンド要素２４間の空間を満たし、ボンド要素２４の端部３０の少なくとも一部によって、封止されていない部分５２が定められる。さらに、封止要素１０４０Ａ及び１０４０Ｂはそれぞれ、上面１０４２に隣接して再分配層１０２０の表面１０１７まで下方に広がっているか、又は層１０２０が省かれる場合には、表面１０１４まで広がりを有する第１エッジ面１０４４Ａ及び１０４４Ｂを有することができる。面１０４４は、ダイ１０１２の周縁部１０６４の内側に位置する。要素１０４０Ａ及び１０４０Ｂはそれぞれ、基板１２まで広がりを有する要素４０の表面４６の場合に上記で説明したのと同じように、上面１０４２から層１０２０の表面１０１７まで、又はダイ１０１２の表面１０１４まで広がりを有する第２エッジ面１０４６Ａ及び１０４６Ｂを更に含むことができる。封止要素１０４０は、図４Ａ及び図４Ｂに示すような封止要素４０’及び１４０と同様に、ボンド要素２４を封止し、封止されない部分５２を覆わないように構成することができる。
幾つかの実施形態では、数多くの構造からなるダイが、ストリップ、テープ又はシート等の連続的又は半連続的な要素として設けられる。ダイ上に封止要素１０４０が形成された後に、構造体１０１０は、その後、図１５に示した構成を有する個々の構造体１０１０をもたらすために切断線に沿って切断され、構造体１０１０のダイ１０１２は、対向するエッジ１０６４間に広がりを有している。
代替的には、本開示の一実施形態は、図１６Ａに示すような構造体１０１０−１を含む。この構造体は、上記の構造体１０１０の構成要素に類似の構成要素を有している。図１６Ａを参照すると、構造体１０１０−１はワイヤボンド２４−１を含むことができる。そのうちの幾つかは、図４Ｃに示したものに類似の湾曲した部分、又は実質的に直線の部分を含むことができる。ワイヤボンド２４−１は封止要素１０４０Ａによって封止され、それぞれの端部３０−１は、その基部２８−１の真上に位置していない。これにより、構造体１０１０−１は、ダイ１０１２又は再分配層１０２０のレベルと比べ、ダイ１０１２から離れて位置する要素１０４０Ａのレベルにおいて異なったアレイを有することができる。要素１０４０Ａは、ダイ１０１２から離れて位置する要素１０４０Ａの表面１０４２から、表面１０４２よりもダイ１０１２の近くに位置する後退面１０４４へと広がりを有するキャビティ１０７０が形成されるように、エッチング除去されるか、成形されるか、又は別の方法で形成されたエリアを含むように構成することができる。ボンド要素２４−１は、後退面１０４４に沿ったエリア内でキャビティ１０７０において覆われていない場合がある。キャビティ１０７０は、キャビティ１０７０内に位置するボンド要素２４−１の端部３０−１における、封止されていない部分５２を電気的に接続できるようにするのに適した任意の形状を有することができる。一実施形態では、ボンド要素２４−１の封止されていない部分５２は、表面１０４４の上にあるとともに、表面１０４２から表面１０４４まで広がり、キャビティ１０７０を定める、封止要素１０４０Ａの次第に細くなる側壁１０４５間に存在するものとすることができる。
さらに、封止要素１０４０Ｂは、図４Ｃに示されるようなボンド要素１２４と同様に構成され、その基部１１２８において、再分配層１０２０の表面１０１７にあるか、又はダイ１０１２の表面１０１４にあるパッドと接続されたボンド要素１１２４を封止することができる。図１６Ａに示す例示的な実施形態では、ボンド要素１１２４は、封止要素１０４０Ｂのキャビティ１０７０内で、ボンド要素の端面１１３４と、エッジ面１１３２の一部とによって定まる封止されない部分１１５２を形成するために、封止要素１０４０Ｂによって覆われていない場合がある。一実施形態では、ポスト１１２４の基部１１２８が、スタッドバンプ１１６５によって、表面１０１７又は１０１４にあるパッドと接合される場合がある。さらに、図４Ｃに示されるようなキャビティ１７５に類似の構成を有するキャビティ１０７５が、封止要素１０４０Ｂ内に形成され、表面１０４２から表面１０１７まで、又は層１０２０が省かれる場合には表面１０１４まで広がったものとすることができる。ボンド要素１２４−２、１２４−３又は１２４−４に類似のボンド要素１１２４Ａが、キャビティ１１７５内に配置される端面１１３０Ａからキャビティ１１７５を通ってダイ１０１２又は層１０２０のパッドと接合される基部まで広がったものとすることができ、ボンド要素１１２４Ａの封止されていない部分１１５２Ａは、端面１１３０Ａと、端面１１３０Ａから広がっているエッジ面１１３２Ａとによって定められる。
図１６Ｂを参照すると、ボンド要素１１２４は、ボンド要素２４−１及び１１２４のそれぞれ封止されていない部分５２及び１１５２を封止するように、ボンド要素１１２４によって占有されていないキャビティ１０７０又はキャビティ１１７５の部分を満たすことができるようにすることにより、半田要素１１７０等による、別の導電性要素への接続を提供することができる。幾つかの実施形態では、半田要素１１７０を形成する材料は、キャビティ１０７０及び１１７５から広がっている表面１０４２の部分に形成することができる。別の実施形態では、ダイ１０１２から離れて位置する、半田要素１１７０の表面１１７２は、封止要素１０４０の平坦な表面１０４２と同じ平面内に存在するものとすることができる。
別の実施形態では、構造体１０１０−２（図１６Ｃを参照）は、以下の違いを除いて、構造体１０１０−１に類似の構成要素及び構成を有することができる。ボンド要素２４−１は、要素２４−１の端面３４−１のみが封止されていない部分５２を画定し、端面３４−１が表面１０４４と同一平面をなすように、封止要素１０４０Ａによって封止される場合がある。さらに、封止されていない部分１１５２を有するボンド要素１１２４は、要素１１２４の端面１１３４のみが封止されていない部分１１５２を定め、端面１１３４が表面１０４４と同一平面をなすように、封止要素１０４０Ｂによって封止される場合がある。さらに、ボンド要素１１２４Ａは、端面１１３４Ａのみが封止されていない部分１１５２Ａを定め、端面１１３４Ａが表面１０４４と同一平面をなすように、封止要素１０４０Ｂによって封止される場合がある。図１６Ｄを参照すると、図１６Ｃを参照しながら説明されたのと同様に、半田要素１１７０は、ボンド要素２４−１及び１１２４のそれぞれ封止されていない部分５２及び１１５２を封止するように、ボンド要素１１２４によって占有されていないキャビティ１０７０又はキャビティ１１７５の部分を満たすことができる。
幾つかの実施形態では、上記のような基板１０（図３及び図４Ａ〜図４Ｄを参照）の場合等の、基板１１２に重なる封止要素は、図１６Ａ〜図１６Ｄに示したような構造体１０１０の実施形態において、ダイ１０１２に重なる封止要素と同様に、ボンド要素を封止し、封止されない部分５２を覆わないように構成することができる。
図１５及び図７Ｅを参照すると、構造体１０の場合に上記で説明されたのと同様に、封止要素１０４０Ａ及び１０４０Ｂは超小型電子素子収容領域１２１０を定めることができる。この超小型電子素子収容領域１２１０は、要素１０４０Ａ及び１０４０Ｂの側方に位置するとともに、領域１２１０の底部１２１２がその上に重なる表面１０１４の部分にあるダイ１０１２のパッドと電気的に接続される、半導体チップ単体、超小型電子アセンブリ、又は少なくとも１つのチップを含む超小型電子パッケージ等の超小型電子素子を収容するために所定のサイズ及び所定の形状からなる。例えば、図７Ｅを参照すると、封止要素１０４０Ａ及び１０４０Ｂは、要素４５０に類似の構成を有する、単一の一体型封止要素１０４０の形をとることができる。この封止要素は、領域１２１０が定められるように、ダイ１０１２のエリアに重なり、表面１０１４又は１０１７のエリア１０１４Ａ又は１０１７Ａを完全に囲んでいる。領域１２０１は領域４５２に類似の構成を有し、ダイ１０１２に隣接する、底部４５６に類似の部分１２１２を含むことができる。領域１２１０は、ダイ１０１２の表面１０１４上の封止要素１０４０のサイズ、形状及び位置決めに基づく所定のサイズ及び形状からなり、それ自体、又はパッケージ若しくはアセンブリ内で、部分１２１２が上に重なるダイの部分に接続されることになる超小型電子素子の部分が、素子、パッケージ又はアセンブリが面１０４２Ａ及び１０４２Ｂと接触することなく、領域１２１０内に配置できるようにする。
図８を参照すると、パッケージアセンブリ６００は本開示の構造体を含むことができる。この構造体は、構造体の超小型電子素子領域において超小型電子素子、パッケージ又はアセンブリに接続される。パッケージアセンブリ６００は、例えば、超小型電子素子６０２に接続される、上記のような構造体１０を含むことができる。超小型電子素子又はチップ６０２は、対向する表面６０５、６０７を含むことができ、表面６０５が基板１２の表面１４に面するように、領域２１２内で基板１２に対して「下向きに」位置するようにすることができる。表面６０５にあるコンタクト６０４は、半田要素６０９によって、表面１４にある導電性要素６１８に接続することができる。領域２１０の底部２１２は導電性要素６１８の上にある。コンタクト６０４は、端子３１であって、この端子からトレース３３が基板１２の表面１６上に広がっている、端子３１と、基板１２にあるトレース１９、又は基板１２を貫通して広がりを有する導電性ビア２２のような電気回路を経て、要素４０Ａ及び４０Ｂ内のボンド要素２４とに電気的に接続することができる。アセンブリ６００は、端子３１において形成される、半田ボール等の半田要素６２５を、構造体１０の端子３１のパターンに対応するパターンに配置された、プリント回路基板等の外部構成要素６９０の対面する表面６９２上のコンタクト（不図示）に電気的に接続することにより、構成要素６９０に接合することができる。
一実施形態では、領域２１０は、超小型電子素子６０２が基板１２に結合されるときに、エッジ面４４Ａ及び４４Ｂにそれぞれ面する超小型電子素子６０２の対向するエッジ面６１３Ａ及び６１３Ｂがエッジ面４４Ａ及び４４Ｂから少なくとも約２００ミクロンの距離だけ離れて位置するように構成することができる。幾つかの実施形態では、離間距離により、対面する表面６１３Ａと４４Ａとの間に、かつ対面する表面６１３Ｂと４４Ｂとの間に誘電体材料、例えばアンダーフィルを設けることを可能にすることができる。別の実施形態では、離間距離により、表面６１３Ａと６１３Ｂとの間に広がりを有する超小型電子素子６０２の上面６０７の上に誘電体材料を成形できるようにすることができる。
上記で説明した基板１２の上方に封止要素の誘電体塊を形成するために説明された技法のいずれかを用いること等によって、領域２１０の底部２１２の上に誘電体の塊又はオーバーモールド６２６が形成される。誘電体の塊６２６は、表面１４から離れて位置する上面６２８を有する。この上面６２８は、封止要素４０Ａ及び４０Ｂのそれぞれのエッジ面４４Ａ及び４４Ｂに向かって水平方向Ｈ１及びＨ２に、超小型電子素子６０２の上方で、かつ表面１４の上方で素子６０２から離れるように広がりを有している。一実施形態では、上面６２８はエッジ面４４Ａ及び４４Ｂまで広がり、エッジ面６２８Ａ及び６２８Ｂは、それぞれエッジ面４４Ａ及び４４Ｂの少なくとも一部に面して、そして実施形態によっては、少なくとも一部に沿って、かつ接触しながら、上面から基板１２へと下方に広がっている。その場合、誘電体の塊６２６は、第１の誘電体材料から形成することができ、封止要素４０は第１の誘電体材料とは異なる第２の誘電体材料から形成することができる。幾つかの実施形態では、誘電体の塊６２６は、その上面６２８が封止要素４０の表面４２の一部の上方に広がるように設けることができる。誘電体の塊６２６は、封止要素４０Ａ及び４０Ｂから離れるように、かつ表面１４の露出した部分及び表面１４上のトレース６１８に沿って、水平方向Ｈ１及びＨ２においてエッジ面６２８Ａ及び６２８Ｂから広がっている底面６３０を更に有する。
一実施形態では、Ｈ１及びＨ２に直交するアセンブリ６００の厚さ方向Ｔにおける封止要素４０の厚さ（ｈ）は、表面１４から離れるように上方に広がり、方向Ｔにおける超小型電子素子６０２の厚さと同じであるか、それよりも厚いか、又は薄い。別の実施形態では、要素４０のうちの少なくとも１つの要素の厚さ（ｈ）は、その中に超小型電子素子６０２が封止されている誘電体の塊６２６の方向Ｔにおける厚さである。
アセンブリ６００は、基板１２の表面１４の上にある超小型電子パッケージ２２００と接合することができる。パッケージ２２００は、第２表面２２１０から離れた第１表面２２０８を有する基板２２０６を含むことができる。第１表面２２０８は、封止要素４０の表面４２と、塊６２６の表面６２８とに面している。導電性要素２２１２は、表面２２０８及び２２１０に沿って広がりを有するものとすることができる。さらに、超小型電子素子２２１４は、表面２２１０に面するように「下向き」に位置決めされ、超小型電子素子２２１４のコンタクト（不図示）は、半田要素（図示せず）により表面２２１０上の導電性要素２２１２に結合される。さらに、表面２２０８上の導電性要素２２１２は、ボンド要素２４の封止されていない部分５２のパターンに対応したパターンに配置することができる。半田要素２２１５は、そのような要素２２１２を封止されていない部分５２と電気的に接続することができる。誘電体塊を形成するために説明された技法のいずれかを用いること等によって、誘電体塊２２２０を、超小型電子素子２２１４と、表面２２１０の覆われていない部分との上に形成し、要素２２０２と、基板２２０６の表面２２１０とを封止することができる。基板２２０６から離れている、塊２２２０の表面２２２２は、超小型電子素子２２１４と、該素子２２１４に隣接する表面２２１０の部分との上にある。その場合、ボンド要素２４は、パッケージ２２００の導電性要素を、アセンブリ６００の導電性要素と、外部構成要素６９０の導電性要素とに電気的に相互接続することができる。
図９を参照すると、別の実施形態では、パッケージアセンブリ６００’は、ボンド要素２４の端面３４が表面４２と同一平面をなし、チップ６０２がワイヤリード６２２によって基板上のトレース６１８に接合され、アセンブリ６００’が再分配層６５４を更に含むことを除いて、図８に示したアセンブリ６００と類似の構成を有することができる。例えば、チップ６０２の表面６０７は、接着層６１１によって部分２１２が上に重なる層１４の部分に取り付けることができ、ワイヤリード６２２は、コンタクト６０４から、チップ６０２の表面６０７及びエッジ面６１３を越えて、トレース６１８まで広がったものとすることができる。さらに、層６５４は、誘電体材料から形成することができ、封止要素４０のうちの少なくとも１つの封止要素の表面４２の一部に沿って、又は塊６２６の表面６２８の一部に沿って広がったものとすることができる。一実施形態では、再分配層６５４は、基板１０の部分５０の上にのみ重なることができる。代替の実施形態では、部分２１２は、再分配層６５４の一部の上に重なることができる。トレース６５８は、ボンド要素２４の端面３４に電気的に接続される内側コンタクトパッド６６１に電気的に接続され、再分配層６５４の基板６５６を貫通して、基板６５６の表面６６２にあるコンタクトパッド６６０まで広がったものとすることができる。その後、別の超小型電子アセンブリが、半田塊等によって、コンタクトパッド６６０に接続される場合がある。再分配層６５４は実質的にはファンアウト層として知られているものとしての役割を果たす。このファンアウト層により、アセンブリ６００’を、そうでなければアレイが接続を許されていた、部分５０内の導電性要素２６のアレイとは異なる構成のアレイに接続できるようにすることができる。
更なる実施形態では、アセンブリ６００’を、再分配層６５４の上に重なる、上記のようなパッケージ２２００（図８を参照）等の超小型電子パッケージと接合することができる。パッケージ２２０２の表面２２０８は、層６５４の表面６６２に面することができ、表面２２０８にあるパッケージ２２０の導電性要素２２１２は、層６５４の表面６６２にあるコンタクトパッド６６０のパターンに対応したパターンに配置することができる。半田要素２２１５は、そのような要素２２１２をコンタクトパッド６６０と電気的に接続することができる。その場合、パッケージ２２００の導電性要素は、再分配層の導電性要素と、ボンド要素２４とを通して、アセンブリ６００’の導電性要素と、外部構成要素６９０の導電性要素とに電気的に接続することができる。
本開示によれば、超小型電子素子又は超小型電子パッケージは、ワイヤボンド、ボールボンド又は他の既知の接続技法によって、本開示による構造体の基板の表面（例えば、１４、１６）、又はそのような構造を含むパッケージアセンブリと接合される外部構成要素の表面（例えば、６９２）等の表面に「上向き」又は「下向き」に取り付けて、結合できることを理解されたい。
図１０Ａを参照すると、別の実施形態では、パッケージアセンブリ７００は、複数の超小型電子素子と接合される、本開示による構造体を含むことができ、超小型電子素子のうちの幾つかは超小型電子パッケージの一部とすることができる。図１０Ａを参照すると、アセンブリ７００は、上記のような構造体１０と、表面１６に面し、表面１６にある導電性要素２０のパッド２５に電気的に接続されるコンタクト７０３を有する超小型電子素子７０２とを含むことができる。誘電体の塊７０４が超小型電子素子７０２及び表面１６の上方に形成され、素子７０２及び表面１６の上に重なる表面７０６を有する。塊７０４は、図８の場合に素子６０２及び表面１４の上方に形成される誘電体塊６２６に関して上記で説明されたのと同様に、超小型電子素子７０２及び表面１６を覆っている。
さらに、パッケージアセンブリ７００は、表面１４にある導電性要素と接続される超小型電子素子７３２を含むことができる。超小型電子素子７３２は、超小型電子素子６０２と同様に、表面７３５が基板１２の表面１４に面するようにして、領域７１０内の基板１２の表面１４に対して「下向きに」位置決めすることができる。表面７３５にあるコンタクト７３６は、半田要素によって、表面１４にある導電性要素７３８に結合することができる。領域７１０の底部７１２は、導電性要素７３８の上に重なる。コンタクト７３６は、基板１２内の電気的相互接続と、要素４０Ａ及び４０Ｂ内に封止されたボンド要素２４とを通して、コンタクト７３６と電気的に接続される他の導電性構成要素又は素子と電気的に接続することができる。
さらに、誘電体材料７４８の塊を、オーバーモールド６２８の場合に上記で論じられたのと同様に、領域７１０の部分７１２の上方に形成することができる。誘電体塊７４８は表面１４から離れた表面７５０を有する。この表面７５０は、封止要素４０Ａ及び４０Ｂのそれぞれエッジ面４４Ａ及び４４Ｂに向かって水平方向Ｈ１及びＨ２に、超小型電子素子７３２の上方に、かつ表面１４の上方に素子７３２から離れるように広がりを有している。一実施形態では、表面７５０は、エッジ面４４Ａ及び４４Ｂから離間して配置される場合があり、塊７４８は、それぞれエッジ面４４Ａ及び４４Ｂに面し、かつエッジ面４４Ａ及び４４Ｂから離間して位置する、表面７５０から基板１２まで下方に広がりを有するエッジ面７５２Ａ及び７５２Ｂを含む。別の実施形態では、エッジ面７５２Ａ等の、エッジ面７５２のうちの１つは、エッジ面４４Ａのうちの一部と少なくとも部分的に接触することができる。誘電体塊７４８は、第１の誘電体材料から形成することができ、封止要素４０は、第１の誘電体材料とは異なる第２の誘電体材料から形成することができる。誘電体塊７４８は、表面１４の露出した部分及び表面１４にあるトレース７３８に沿って水平方向Ｈ１及びＨ２に広がり、封止要素４０Ａ及び４０Ｂから離間して配置される底面７５４を更に含む。
図１１を参照すると、表面１４の方向において視認されるアセンブリ７００の実施形態の平面図である。封止された超小型電子ユニット７５５を形成するためにその中に封止された超小型電子素子７３２を有する塊７４８は、水平方向Ｈ１においてＲ１未満の所定の長さＬ１だけ、水平方向Ｈ１及びＨ２に対して直交しかつ表面１４に対して平行な方向においてＲ２未満の所定の長さＷ１だけ広がりを有している。さらに、図１０Ａを参照すると、塊７４８は、方向Ｔにおいて所定の厚さＨ２以下の厚さを有する。所定の厚さは、表面１４から、ボンド要素２４が半田要素７９４によって端面３４において電気的に相互接続される外部構成要素７９０の対面する表面７９２までの厚さ方向Ｔにおける距離であり、半田要素７９４の想定される厚さ未満である。例えば、塊７４８は、表面７５４において、Ｗ１及びＬ１の最大寸法を有する水平エリアにわたって広がったものとすることができ、厚さ方向Ｔにおいて所定の形状を有することができ、最大でもＨ３に等しい、表面１４から表面７５０まで広がった厚さを有することができる。それにより、要素４０の表面４２における端面３４は、外部構成要素７９０の表面７９２上のパッド（図示せず）と、アセンブリ７００の厚さ方向において位置合わせすることができ、塊７５０は、領域７１０内にある要素４０、構成要素７９０又は他の構成要素と接触することなく領域７１０内に存在する。
幾つかの実施形態では、図１０Ａに示したような超小型電子ユニット７５５を備えたアセンブリ７００は、領域７１０内に配置されている超小型電子パッケージ８００に接続することもでき、部分７１２が上にある導電性要素１８の端子２７に接続することできる。パッケージ８００は、第２表面８１０から離れて位置する第１表面８０８を有する基板８０６を含むことができる。第１表面８０８は表面１４に面し、導電性要素８１２は、表面８０８及び８１０に沿って広がっている。さらに、超小型電子素子８１４は、表面８１０に面して「下向き」になるように位置決めされ、超小型電子素子８１４のコンタクト（図示せず）は、半田要素（図示せず）によって表面８１０上の導電性要素８１２に接続される。さらに、表面８０８上の導電性要素８１２は、半田要素８１５によって、表面１４にある端子２７に電気的に接続される。誘電体の塊８２０は、誘電体の塊を形成するために説明した技法のいずれかを用いること等によって、超小型電子素子８１４と基板８０６の表面８１０の一部と表面８０８と８１０との間に広がる対向したエッジ８１９との上方に形成され、要素８０２と基板８０６の一部とを封止している。基板８０６から離れている、塊８２０の表面８２２は、超小型電子素子８１４と、素子８１４に隣接する表面８１０の部分との上にある。
図１１を更に参照すると、パッケージ８００は所定のサイズ及び構成を有し、要素４０及びユニット７５５と接触しないように、方向Ｈ１に沿って超小型電子ユニット７５５から離れて位置し、かつ方向Ｈ２に沿って要素４０Ｂから離れて位置する、表面１４上の所定位置に配置されている。ユニット７５５と同様に、パッケージ８００は、表面８０８にあるパッド（図示せず）が表面１４にある端子２７のうちの対応する端子と厚さ方向Ｔにおいて位置合わせされるようにして、表面１４の上方に位置決めすることができ、それにより、部分７１２はパッケージ８００の上に重なっている。パッケージ８００は、水平方向Ｈ１においてＲ１未満の所定の長さＬ２だけ、水平方向Ｈ１及びＨ２に対して直交しかつ表面１４に対して平行な表面においてＲ２未満の所定の長さＷ２だけ広がりを有している。
さらに、幾つかの実施形態では、超小型電子パッケージ８００’を、領域７１０において、該領域７１０内の他の構成要素から間隔を置いて配置することができる。例えば、図１０及び図１１を参照すると、パッケージ８００’は、パッケージ８００と同じ又は類似の構成及び構成要素を有することができ、要素４０Ｂとパッケージ８００との間に間隔を置いて配置することができ、水平方向Ｈ１においてＲ１未満の所定の長さＬ３だけ、水平方向Ｈ１及びＨ２に対して直交しかつ表面１４に対して平行な方向においてＲ２未満の所定の長さＷ３だけ広がりを有するものとすることができる。パッケージ８００’は、外部構成要素７９０の表面７９２に面する表面８０８と、表面７９２上にあるパッド（図示せず）のうちの対応するパッドと接続される表面８０８上の端子８１２とを有することができる。パッケージ８００と同様に、パッケージ８００’は、アセンブリ７００の厚さ方向において、Ｈ２以下の厚さを有する。
その場合、封止された超小型電子ユニットの一部、部分７１２が上に重なる表面１４にある導電性要素に接続される超小型電子パッケージ、又は外部構成要素のパッドに接続される超小型電子パッケージ等の、領域７１０内の任意の超小型電子素子は、アセンブリ７００の厚さ方向Ｔにおいて、ボンド要素２４の端面のアレイが外部構成要素７９０の導電性要素のうちの対応する導電性要素と接続できるようにする高さを有する。一実施形態では、超小型電子素子７０２はロジックとすることができ、領域７１２内に配置される超小型電子素子はメモリとすることができる。
幾つかの実施形態では、領域７１０内の超小型電子素子及びパッケージは、Ｒ１及びＲ２未満の寸法を有する水平エリアにわたって広がりを有する者とすることができ、厚さ方向Ｔにおいて所定の形状を有することができ、最大でもＨ２に等しい、表面１４から表面７９２まで延びる厚さを有することができる。それにより、ボンド要素２４の端面、及びパッケージ８００’の端子は、外部構成要素７９０の表面７９２上のパッド（図示せず）と、アセンブリ７００の厚さ方向において位置合わせすることができ、パッケージ８００及び８００’並びに超小型電子素子７５２は、互いに、かつ封止要素４０と接触することなく、領域７１２内に存在している。半田要素７９４が、ボンド要素２４を構成要素７９０の対応するコンタクトと電気的に相互接続することができ、パッケージ８００’の導電性要素と構成要素７９０の対応するコンタクトと電気的に相互接続することができる。
別の実施形態では、パッケージ８００’は、方向Ｔにおいて、表面８２２が表面１４に隣接し、実施形態によっては、表面１４と少なくとも部分的に接触するか、又は接着剤で表面１４に取り付けられるような厚さを有する。
図１０Ｂを参照すると、更なる実施形態では、パッケージアセンブリ７００’は、超小型電子素子７０２及び誘電体の塊７０４の代わりに、上記のパッケージ２２００（図８を参照）等の超小型電子パッケージが構造体１０の表面１６に重なることを除いて、パッケージアセンブリ７００（図１０Ａを参照）と類似の構成を有することができる。パッケージ２２０２の表面２２０８は、基板１２の表面１６に面することができ、表面２２０８にあるパッケージ２２００の導電性要素２２１２は、表面１６にある導電性要素２０のパターンに対応したパターンに配置することができる。半田要素２２１５が、そのような要素２２１２を導電性要素２０に電気的に接続することができる。その場合、パッケージ２２００の導電性要素は、基板１２内にあるか、又は基板１２の表面にある導電性要素を通して、パッケージ８００及び８００’、ユニット７５５並びに外部構成要素７９０の導電性要素と電気的に接続することができる。
図１２を参照すると、別の実施形態では、パッケージアセンブリ８５０が、基板４１２の表面４１４の一部４５０に重なる封止サブ要素４４０Ａ、４４０Ｂ及び４４０Ｃを有する、構造体４００（図５を参照）に類似の構造体４００’を有することができる。要素４４０Ａ、４４０Ｂ及び４４０Ｃは、上部４０６Ａ及び４０６Ｂをそれぞれ有する複数の超小型電子収容領域４０２Ａ及び４０２Ｂを定めている。超小型電子素子７０２が、基板４１２の表面４１６の上方において誘電体の塊７０４によって封止され、表面４１６は、アセンブリ７００の場合と同様に、超小型電子素子収容領域を定める表面４１４の反対側に位置する。超小型電子パッケージ８００は、図１０Ａのアセンブリ７００の場合に説明されたのと同じようにして部分４０６Ａが上に重なる表面４０４にある導電性要素に接続され、要素４４０Ａ及び４４０Ｃと接触しないように、領域４０２Ａ内に配置されている。さらに、封止された超小型電子ユニット７５５は、図１０Ａのアセンブリ７００の場合に説明されたのと同じようにして部分４０６Ｂが上に重なる表面４０４にある導電性要素に接続され、要素４４０Ａ及び４４０Ｃと接触しないように、領域４０２Ｂ内に配置されている。パッケージ８００及びユニット７５５は所定の形状を有し、その形状は、アセンブリ８００の厚さ方向において、図１０Ａに関して上記で説明されたのと同様に、ボンド要素４２４の端面が要素４４０の表面４４２に面する外部構成要素の表面上のパッドの対応するパッドと電気的に接続できるような高さを有している。
図１７及び図１８を参照すると、別の実施形態では、パッケージアセンブリ１６００は、その超小型電子素子領域１２１０において超小型電子素子、パッケージ又はアセンブリに接続される、本開示の構造体１０１０（図１５を参照）を含むことができる。一実施形態では、パッケージアセンブリ１６００は、構造体１０１０を含むことできる。この構造体１０１０は、ＤＲＡＭ等の超小型電子素子１６０２に接続されている。超小型電子素子１６０２は、対向した表面１６０５、１６０７を有しており、表面１６０５がダイ１０１２の表面１０１４に面するようにして、領域１２１２内のダイ１０１２に対して「下向き」となるように位置決めされる。表面１６０５にあるコンタクト１６０４は、半田要素１６０９によって、再分配層１０２０の表面１０１７にあるトレース１０２４’に接続することができるか、又は層１０２０が構造体１０１０から省かれる場合には、ダイ１０１２の表面１０１４にあるパッド１０１８’に接続することができる。領域１２１０の底部１２１２は、トレース１０２４’及びパッド１０１８’の上に重なっている。コンタクト１６０４は、ダイ１０１２のトレース１０２４’と、パッド１０１８’及び１０１８と、ダイ１０１２内の電気回路（図示せず）とを通して、要素１０４０内のボンド要素２４と電気的に接続することができる。
モールド６２６（図８を参照）に類似の構造を有する誘電体の塊又はオーバーモールド１６２６を、領域１２１０の底部１２１２の上方に形成することができる。誘電体の塊１６２６は、表面１０１４から離れて位置する表面１６２８を有する。表面１６２８は、封止要素１０４０Ａ及び１０４０Ｂのそれぞれエッジ面１０４４Ａ及び１０４４Ｂに向かって水平方向Ｈ１及びＨ２において、超小型電子素子１６０２の上方に、かつ表面１０１４の上方にて素子１６０２から離れるように広がりを有している。一実施形態では、表面１６２８は、エッジ面１０４４Ａ及び１０４４Ｂまで広がり、エッジ面１６２８Ａ及び１６２８Ｂはそれぞれ、エッジ面１０４４Ａ及び１０４４Ｂの少なくとも一部に面し、実施形態によっては、少なくとも一部に沿って、かつ接触しながら、その表面から層１０２０又はダイ１２まで下方に広がっている。誘電体の塊１６２６は第１の誘電体材料から形成することができ、封止要素１０４０は塊１６２６の誘電体材料とは異なる第２の誘電体材料から形成することができる。誘電体の塊１６２６は、封止要素１０４０Ａ及び１０４０Ｂから離れるように、かつ表面１０１７又は１０１４の露出した部分及びそれぞれその上のトレース１０２４’又はパッド１０１８’に沿って、水平方向Ｈ１及びＨ２においてエッジ面１６２８Ａ及び１６２８Ｂから広がる底面１６３０を更に有している。
図１８を参照すると、アセンブリ１６００は、ボンド要素２４の封止されていない部分５２が表面７９０に面し、半田要素７９４によって、アセンブリ１６００内の構造体１０１０の封止されていない部分５２に対応したパターンに配置される表面７９２上のコンタクト（図示せず）に電気的に接続されるようにして、構成要素７９０（図１０Ａを参照）のような外部構成要素に対して、「下向き」又は「フリップアセンブリ」の向きに位置決めすることができる。誘電体の塊１７２６を超小型電子素子１６０２の上方に形成することができる。誘電体塊１７２６は、表面１６２８と、封止要素１０４０の表面１０４２とに沿って広がる表面１７２８から、塊１６２６から離れ、反対側に位置する表面１７３０へと広がりを有するものとすることができる。表面１７３０は、方向Ｈ１及びＨ２においてエッジ１０４６Ａ及び１０４６Ｂとそれぞれ位置合わせされるように、又はエッジ１０４６Ａ及び１０４６Ｂの向こう側まで広がるように、方向Ｈ１及びＨ２において表面１７２８に沿って広がったものとすることができる。塊１７２６の対向するエッジ面１７３５Ａ及び１７３５Ｂは、表面７９２及び１０４２に対して垂直な方向に、又は角度を成して、表面７９２からそれぞれ表面１０４６Ａ及び１０４６Ｂまで広がったものとすることができる。塊１７２６の誘電体材料は、ボンド要素２４の封止されていない部分５２と、半田要素７９４と、アセンブリ１６００の反対側に位置する表面７９２上の導電性要素とを封止するように、構成要素７９０と塊１６２６及び封止要素１０４０のそれぞれとの間の任意の空いた空間を満たすものとすることができる。その場合、図１０Ａに示したようなアセンブリ７００と構成要素７９０との接続と同様に、アセンブリ１６００は、構成要素７９０の導電性要素に電気的に接続することができ、厚さ方向Ｔにおけるアセンブリ１６００の高さによって、ボンド要素２４の端面のアレイが、外部構成要素７９０の導電性要素のうちの対応する導電性要素と接続できるようになる。さらに、外部構成要素は、表面７９２の反対側に位置し、かつ表面７９２から離れて位置する表面７９４上にトレース（図示せず）を含むことができる。このトレースに半田要素７９６を接合して、ボンド要素２４と、基板７９０上及び基板７９０内の導電性要素とを通して、ダイ１０１２及び超小型電子素子１６０２と、更に別の外部構成要素（図示せず）との間の電気的接続を提供することができる。
アセンブリ１６００（図１８を参照）の場合等の幾つかの実施形態では、塊１６２６、塊１７２６及び封止要素１０４０はそれぞれ異なる誘電体材料から形成することができる。図１９に示すような更なる実施形態では、上記のような塊１６２６及び塊１７２６の構成を有する、同じ誘電体材料からなる誘電体塊１８００が、超小型電子素子１６０２と、ボンド要素の封止されない部分５２と、表面７９２上にある導電性要素とを封止することを除いて、アセンブリ１６００は、図１８に示されるのと同じようにして、外部構成要素と接合することができる。しかし、塊１８００は、封止要素１０４０とは異なる誘電体材料から形成される。
図２０を参照すると、別の実施形態では、パッケージアセンブリ１８００は構造体１９００を含むことができる。構造体１９００は、複数の超小型電子収容領域４０２を定めるために、図７Ｄに示したように基板の上にある封止要素４５０と同様に構成される、ダイ１０１２の上にある単一の封止要素１８４０を有している。要素１８４０は、図７Ｄに示したものと同様に複数の超小型電子収容領域４０２Ａ及び４０２Ｂを定める部分１８４０Ａ、１８４０Ｂ及び１８４０Ｃを有する。超小型電子収容領域４０２Ａ及び４０２Ｂは部分４０６Ａ及び４０６Ｂを有し、部分４０６Ａ及び４０６Ｂはそれぞれ層１０２０の部分１０１７Ａ及び１０１７Ｂの上にあり、部分１０１７Ａ及び１０１７Ｂは更にダイ１０１２の表面１０１４の部分１０１４Ａ及び１０１４Ｂの上にある。図１０Ａのアセンブリ７００の場合と同様に、超小型電子パッケージ８００を領域４０２Ａ内に配置し、部分４０６Ａが上に重なる表面１０１７Ａにある導電性要素に接続することができ、領域４０２Ａを定める封止要素１８４０の隣接する部分１８４０Ａ及び１８４０Ｃとは接触していない。さらに、同じく図１０Ａに示されるのと同様に、超小型電子パッケージ８００’を部分１８４０Ｃ及び１８４０Ｂから間隔を置いて、領域４０２Ｂ内に配置し、表面７９２において構成要素７９０に接続することができる。パッケージ８００及び８００’は所定の形状を有することができ、その形状は、構造１９００の厚さ方向において、図１０Ａに関して上記で説明されたのと同様に、ボンド要素２４の端面が、ダイ１０１２から離れて位置する要素１８４０の表面１８４２にあるボンド要素２４の封止されていない部分５２に面する外部構成要素の表面上にあるパッドのうちの対応するパッドと電気的に接続できるような高さを有する。
図２１を参照すると、別の実施形態では、パッケージアセンブリ２０００は、領域４０２Ａ及び４０２Ｂ内に配置され、それぞれその領域の部分４０６Ａ及び４０６Ｂの上に重なる超小型電子素子２１０２Ａ及び２１０２Ｂに接続された構造体１９００（図２０を参照）を含むことができる。図１８の超小型電子素子１６０２と同様に、超小型電子素子２１０１Ａ及び２１０１Ｂのパッドがそれぞれ、半田要素１６０９によって、部分１０１７Ａ及び１０１７Ｂにあるトレースに接合されている。誘電体の塊２０２６Ａ及び２０２６Ｂは、超小型電子素子２１０１Ａ及び２１０１Ｂの上に重なるように形成され、図１８に示したような塊１６２６に類似の構成を有し、それぞれの対向したエッジ面２０２８Ａ及び２０２８Ｂが、少なくとも、要素１８４０の対面するエッジ面１８４４の部分に面し、幾つかの実施形態では接触している。例えば、対向するエッジ面２０２８Ａの部分はそれぞれ、対面するエッジ面１８４４Ａ及び１８４４Ｃの部分と接触することができ、対向するエッジ面２０２８Ｂの部分はそれぞれ、対面するエッジ面１８４４Ｃ及び１８４４Ｂの部分と接触することができる。誘電体の塊２０２６Ａ及び２０２６Ｂは同じ誘電体材料又は異なった誘電体材料から形成することができ、塊２０２６の材料は、封止要素１８４０の誘電体材料とは異なる。
上記で論じられたアセンブリは、様々な電子システムの構成において利用することができる。例えば、本発明の更なる実施形態によるシステム９００（図１３）は、他の電子構成要素９０８及び９１０とともに、アセンブリ８５０等の第１パッケージアセンブリ９０２と、アセンブリ２０００等の第２パッケージアセンブリ９０４とを含む。図示される例では、構成要素９０８は半導体チップであるのに対し、構成要素９１０はディスプレイ画面であるが、任意の他の構成要素を用いてもよい。当然、明確に図示するために、図１３には２つの更なる構成要素しか示していないが、このシステムは任意の数のそのような構成要素を含むことができる。パッケージアセンブリ９０２及び９０４、並びに構成要素９０８及び９１０は、破線で示すように、共通のハウジング９０１に取り付けられ、所望の回路を形成するために、必要に応じて互いに電気的に相互接続される。図示される例示的なシステムでは、そのシステムは、フレキシブルプリント回路基板又は硬質のプリント回路基板等の回路パネル９０７を含む。回路パネルは、構成要素を互いに相互接続する多数の導体９０９を含み、図１３にはそのうちの１つのみを示している。基板の外部のコネクタが、構成要素９１０を回路パネルに接続する。しかし、これは例示にすぎない。電気的接続を形成するのに適した任意の構造を用いることができる。ハウジング９０１は、例えば、セルラー電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示されており、画面９１０は、ハウジングの表面に露出している。ここでもまた、図１３に示される簡略化されたシステムは例示にすぎない。上記で説明したパッケージを用いて、デスクトップコンピュータ、ルータ等の固定構造と一般に見なされるシステムを含む他のシステムを形成することもできる。
上記で論じた特徴のこれらの及び他の変形形態及び組合せが、本発明から逸脱することなく利用することができるので、好ましい実施形態の上記の説明は、特許請求の範囲によって規定される本発明の制限としてではなく例証として考えられるべきである。

Claims (74)

  1. 対向した第１表面及び第２表面と、前記第１表面にある複数の導電性要素とを有する基板と、
    前記第１表面の第１部分にある複数の前記導電性要素の各々に接合された基部と、前記基板及び前記基部から離れて位置する端面とを有する複数のボンド要素であって、各ボンド要素は前記基部から前記端面まで延びている、複数のボンド要素と、
    前記基板の前記第１表面の前記第１部分にあるとともに該第１部分から広がりを有している誘電体封止要素であって、該封止要素により複数の前記ボンド要素が互いに別個のものとなるように該封止要素が複数の前記ボンド要素間の空間を満たしており、該封止要素は、前記基板の前記第１表面から離れた側にある第３表面と、該第３表面から前記第１表面に向かって広がるエッジ面とを有し、少なくとも、前記第３表面において前記封止要素により覆われていない前記ボンド要素の端面の部分により、前記ボンド要素の封止されていない部分が形成されている、誘電体封止要素と
    を備え、
    前記封止要素により前記第１表面の第２部分が少なくとも部分的に形成されており、該第２部分は、前記第１表面における前記第１部分以外の部分であって、超小型電子素子の全体を収容できるサイズのエリアを有し、前記第１表面にある前記導電性要素の少なくとも幾つかは、前記第２部分にあって前記超小型電子素子と接続するためのものである、構造体。
  2. 前記ボンド要素は、ワイヤボンドとマイクロピラーとワイヤとのうちの少なくとも１つを含む、請求項１に記載の構造体。
  3. 少なくとも１つの前記ボンド要素の基部及び端面の少なくとも一方にある半田を更に備えた請求項１に記載の構造体。
  4. 少なくとも１つの前記ボンド要素の端面における前記半田が前記第３表面にある、請求項３に記載の構造体。
  5. 前記半田が、少なくとも１つの前記ボンド要素の端面から前記封止要素の一部を貫通して前記第３表面へと広がりを有している、請求項３に記載の構造体。
  6. 少なくとも１つの前記ボンド要素において、該ボンド要素の端面に隣接する少なくとも一部が、前記第３表面に対して垂直である、請求項１に記載の構造体。
  7. 少なくとも１つの前記ボンド要素が、該ボンド要素の端面に接合されたスタッドバンプを有している、請求項１に記載の構造体。
  8. 少なくとも１つの前記ボンド要素が、該ボンド要素の基部と封止されていない部分との間で実質的に真っ直ぐな線に沿って広がりを有しており、前記実質的に真っ直ぐな線は、前記基板の前記第１表面に対して９０度未満の角度をなしている、請求項１に記載の構造体。
  9. 少なくとも１つの前記ボンド要素が、該ボンド要素の基部と端面との間において実質的に湾曲した部分を有している、請求項１に記載の構造体。
  10. 前記第３表面は、前記基板の第１表面から第１距離にある第１表面部分と、前記基板の第１表面から、前記第１距離未満である第２距離にある第２表面部分とを有し、
    少なくとも１つの前記ボンド要素における前記封止されていない部分は、前記第２表面部分において前記封止要素により覆われていないものである、請求項１に記載の構造体。
  11. 前記封止要素は、該封止要素に形成され、前記第３表面から前記基板に向かって広がりを有するキャビティを備え、１つの前記ボンド要素における前記封止されていない部分は前記キャビティ内に位置している、請求項１に記載の構造体。
  12. 少なくとも１つの前記ボンド要素が、銅と金とアルミニウムと半田とのうちの少なくとも１つを含むものである、請求項１に記載の構造体。
  13. 複数の前記ボンド要素がそれぞれ接合されている複数の前記導電性要素の各々が、所定の第１配列を有する第１アレイに配置されており、
    複数の前記導電性要素の各々が接合されている前記ボンド要素の前記封止されていない部分が、所定の前記第１配列とは異なる所定の第２配列を有する第２アレイに配置されている、請求項１に記載の構造体。
  14. 所定の前記第１配列が第１のピッチを有し、前記第２配列が前記第１のピッチより細かい第２のピッチを有している、請求項１３に記載の構造体。
  15. 前記ボンド要素の端面は第１構成要素に接続するためのものである、請求項１に記載の構造体。
  16. 前記基板の前記第１表面における前記第２部分は、第１の超小型電子素子及び第２の超小型電子素子のそれぞれ全体を収容できるサイズのエリアを有する第１サブ部分及び第２サブ部分を有し、
    前記第１表面にある少なくとも幾つかの前記導電性要素は、前記第２部分における前記第１サブ部分及び前記第２サブ部分にあって、前記第１の超小型電子素子及び前記第２の超小型電子素子とそれぞれ接続できるように構成されている、請求項１に記載の構造体。
  17. 前記封止要素は、互いに間隔を置いて配置された複数の封止サブ要素を有し、前記第１サブ部分及び前記第２サブ部分の少なくとも一方のエリアは、複数の前記封止サブ要素のうちの第１封止サブ要素及び第２封止サブ要素によって少なくとも部分的に形成されている、請求項１６に記載の構造体。
  18. 前記基板の前記第２表面にある複数の第２導電性要素と、
    前記第２表面の第１部分にある複数の前記第２導電性要素の各々に接合された基部と、前記基板及び前記基部から離れて位置する端面とを有する複数の第２ボンド要素であって、該第２ボンド要素の各々が、該第２ボンド要素の基部から端面まで広がりを有している、複数の第２ボンド要素と、
    前記第２表面の前記第１部分にあるとともに該第１部分から広がりを有している第２誘電体封止要素であって、該第２誘電体封止要素は、複数の前記第２ボンド要素が該第２封止要素により互いに別個のものとなるように複数の前記第２ボンド要素間の空間を満たしており、該第２封止要素は、前記第２表面とは反対側の第４表面と、該第４表面から前記基板の前記第２表面に向かって広がるエッジ面とを有し、該第２ボンド要素の封止されていない部分が、少なくとも、前記第４表面において該第２封止要素により覆われていない前記第２ボンド要素の端面の部分により形成されている、第２誘電体封止要素と
    を更に備えた請求項１に記載の構造体。
  19. 前記第２封止要素により、前記第２表面の第２部分が少なくとも部分的に形成されており、前記第２表面の前記第２部分は、前記第２表面の前記第１部分以外の部分であって、別の超小型電子素子の全体を収容できるサイズのエリアを有し、前記第２表面にある少なくとも幾つかの前記第２導電性要素は、前記第２表面の前記第２部分にあって、前記別の超小型電子素子と接続するためのものである、請求項１８に記載の構造体。
  20. 前記第２表面にあって、第１の構成要素に接続するための複数の第１端子を更に備え、少なくとも幾つかの前記第１端子は前記導電性要素に電気的に接続されている、請求項１に記載の構造体。
  21. 請求項１に記載の構造体と、
    前記第２部分に位置し、複数の前記導電性要素のうちの幾つかのうちの少なくとも１つに電気的に接続されている第１の超小型電子素子と、
    前記第１の超小型電子素子と、前記第２部分の少なくとも一部とを覆う誘電体の塊であって、該誘電体の塊により、前記第１表面から離れているとともに該第１表面とは反対側にある第４表面が形成されており、該第４表面の少なくとも一部は、前記超小型電子素子及び前記第２部分の上方に広がっており、該誘電体の塊により、前記エッジ面の少なくとも一部に面する第２エッジ面が形成されている、誘電体の塊と
    を更に備え、前記誘電体の塊が前記封止要素とは異なる、パッケージアセンブリ。
  22. 前記エッジ面の少なくとも一部が、前記第２エッジ面の少なくとも一部と接触している、請求項２１に記載のパッケージアセンブリ。
  23. 前記エッジ面及び前記第２エッジ面のいずれか又は両方における少なくとも一部が平坦である、請求項２２に記載のパッケージアセンブリ。
  24. 前記誘電体の塊の、前記基板の前記第２表面からの厚さは、前記封止要素の、前記基板の前記第２表面からの厚さ未満である、請求項２１に記載のパッケージアセンブリ。
  25. 前記第１の超小型電子素子が対向した第５表面及び第６表面を有し、前記第５表面は前記第１表面に面し、前記第１の超小型電子素子は、前記第５表面及び前記第６表面の少なくとも一方にある複数の第１導電性要素の幾つかのうちの少なくとも１つと電気的に接続されている、請求項２１に記載のパッケージアセンブリ。
  26. 前記第６表面から広がりを有しているボンドワイヤにより、前記第１の超小型電子素子が、複数の前記導電性要素の幾つかのうちの少なくとも１つと電気的に接続されている、請求項２５に記載のパッケージアセンブリ。
  27. 前記第１の超小型電子素子の前記第５表面にあるコンタクトが、複数の前記第１導電性要素の幾つかのうちの少なくとも１つと電気的に接続されている、請求項２５に記載のパッケージアセンブリ。
  28. 前記第３表面及び前記第４表面のいずれか又は両方における少なくとも一部に沿って広がりを有する再分配層を更に備え、
    該再分配層は、前記第３表面及び前記第４表面の少なくとも一方に隣接する第５表面と、該第５表面から離れて位置する第６表面とを有する再分配基板と、該再分配基板の前記第５表面にあって、複数の前記ボンド要素の前記封止されていない部分の各々と位置合わせされ、かつ機械的に接続された第１導電性パッドと、前記再分配基板の前記第６表面にあって、前記第１導電性パッドに電気的に接続された第２導電性パッドとを有している、請求項２１に記載のパッケージアセンブリ。
  29. 請求項１に記載の構造体と、
    前記基板の前記第２表面に配置され、該第２表面にある複数の第２導電性要素のうちの少なくとも１つを通して複数の前記導電性要素のうちの少なくとも１つと電気的に接続されている第１の超小型電子素子と、
    前記第１の超小型電子素子と、該第１の超小型電子素子から離れるように広がる前記第２表面の少なくとも一部とを覆う誘電体の塊であって、該誘電体の塊により、前記第２表面から離れて位置し、かつ該第２表面とは反対側にある第４表面が形成されている、誘電体の塊と
    を更に備えたパッケージアセンブリ。
  30. 前記第１の超小型電子素子が対向した第５表面及び第６表面を有し、前記第５表面は前記第２表面に面し、前記第１の超小型電子素子は、前記第５表面及び前記第６表面の少なくとも一方において複数の前記第２導電性要素のうちの少なくとも１つと電気的に接続されている、請求項２９に記載のパッケージアセンブリ。
  31. 前記第６表面から広がりを有しているボンドワイヤにより、前記第１の超小型電子素子が複数の前記第２導電性要素のうちの少なくとも１つと電気的に接続されている、請求項３０に記載のパッケージアセンブリ。
  32. 前記第１の超小型電子素子の前記第５表面にあるコンタクトが、複数の前記第２導電性要素のうちの少なくとも１つと電気的に接続されている、請求項３０に記載のパッケージアセンブリ。
  33. 前記第２部分に配置され、複数の前記導電性要素のうちの少なくとも１つと電気的に接続された少なくとも１つの第２の超小型電子素子を更に備えた請求項２９に記載のパッケージアセンブリ。
  34. 前記第２の超小型電子素子は対向した第７表面及び第８表面を有し、前記第７表面は前記第１表面に面し、前記第２の超小型電子素子は、前記第７表面及び前記第８表面の少なくとも一方において、複数の前記導電性要素のうちの少なくとも幾つかと電気的に接続されている、請求項３３に記載のパッケージアセンブリ。
  35. 前記第８表面から広がりを有するボンドワイヤにより、前記第２の超小型電子素子が少なくとも幾つかの第１導電性要素のうちの１つと電気的に接続されている、請求項３４に記載のパッケージアセンブリ。
  36. 前記第２の超小型電子素子の前記第７表面にあるコンタクトが、少なくとも幾つかの前記導電性要素のうちの１つと電気的に接続されている、請求項３４に記載のパッケージアセンブリ。
  37. 前記第２の超小型電子素子が超小型電子パッケージの一部であり、
    前記超小型電子パッケージは、対向した第７表面及び第８表面を有する第２基板を有し、前記第２の超小型電子素子は前記第８表面に位置し、前記第２基板上に導電性要素があり、前記第２基板上の導電性要素は前記第７表面にある端子を含み、前記第２の超小型電子素子は前記第２基板上の導電性要素のうちの少なくとも１つと電気的に接続され、
    前記第７表面は前記第１表面に面し、前記超小型電子パッケージの端子は各半田要素により前記構造体の導電性要素と電気的に接続されている、請求項３３に記載のパッケージアセンブリ。
  38. 前記第２の超小型電子素子は、表面に端子を有する超小型電子パッケージの一部であり、
    前記第２の超小型電子素子は、幾つかの前記導電性要素のうちの少なくとも１つと、前記超小型電子パッケージの端子及び複数の前記ボンド要素の少なくとも１つが電気的に接続されている外部構成要素の導電性要素を通して電気的に接続されている、請求項３３に記載のパッケージアセンブリ。
  39. 少なくとも１つの前記第２の超小型電子素子は、複数の前記第２の超小型電子素子を含み、前記第２の超小型電子素子の少なくとも１つは、前記構造体の導電性要素のうちの少なくとも幾つかと電気的に接続された超小型電子パッケージの一部である、請求項３３に記載のパッケージアセンブリ。
  40. 前記第２の超小型電子素子のうちの１つは超小型電子パッケージの一部であり、該超小型電子パッケージはその表面に端子を有し、該端子は、各半田要素により前記構造体の導電性要素のうちの幾つかと電気的に接続され、
    前記第２の超小型電子素子のうちの別の第２の超小型電子素子は超小型電子パッケージの一部であり、該超小型電子パッケージはその表面に端子を有し、該端子は、前記導電性要素のうちの幾つかと、前記第２の超小型電子パッケージのうちの別の第２の超小型電子パッケージの端子及び複数の前記ボンド要素のうちの少なくとも１つが電気的に接続されている外部構成要素の導電性要素を通して電気的に接続されている、請求項３９に記載のパッケージアセンブリ。
  41. 前記基板の前記第１表面の前記第２部分は第１サブ部分及び第２サブ部分を有し、該第１サブ部分及び該第２サブ部分がそれぞれ、前記第２の超小型電子素子のうちの第１の超小型電子素子の全体と、前記第２の超小型電子素子のうちの別の超小型電子素子を含む超小型電子パッケージの全体とを収容できるサイズのエリアを有し、
    前記第１表面にある導電性要素のうちの少なくとも幾つかは、前記第２部分における前記第１サブ部分及び前記第２サブ部分にあって、前記第２の超小型電子素子のうちの前記第１の超小型電子素子と、前記超小型電子パッケージとにそれぞれ接続できるように構成されている、請求項３９に記載のパッケージアセンブリ。
  42. 前記封止要素は、前記基板の前記第１表面の前記第１部分から前記第３表面に向かって少なくとも１５０マイクロメートルの長さの広がりを有している、請求項１に記載の構造体。
  43. 前記基板の前記第１表面における、前記封止要素がある前記第１部分は、前記基板の前記第１表面における前記第２部分を完全に囲んでいる、請求項１に記載の構造体。
  44. 基板上に誘電体封止要素を形成するステップであって、前記基板は、対向した第１表面及び第２表面と、前記第１表面にある複数の導電性要素とを有し、前記第１表面の第１部分にある複数の前記導電性要素の各々に複数のボンド要素の各基部が接合されており、該ボンド要素の端面が前記基板及び前記基部から離れて位置し、各ボンド要素は前記基部から前記端面まで延びている、ステップを含み、
    前記誘電体封止要素は、前記基板の前記第１表面の前記第１部分にあるとともに該第１部分から広がりを有するように形成され、該封止要素により複数の前記ボンド要素が互いに別個のものとなるように該封止要素が複数の前記ボンド要素間の空間を満たしており、該封止要素は、前記基板の前記第１表面から離れた側にある第３表面と、該第３表面から前記第１表面に向かって広がるエッジ面とを有し、少なくとも、前記第３表面において前記封止要素により覆われていない前記ボンド要素の端面の部分により、前記ボンド要素の封止されていない部分が形成されており、
    前記封止要素により前記第１表面の第２部分が少なくとも部分的に形成されており、該第２部分は、前記第１表面における前記第１部分以外の部分であって、超小型電子素子の全体を収容できるサイズのエリアを有し、前記第１表面にある前記導電性要素の少なくとも幾つかは、前記第２部分にあって前記超小型電子素子と接続するためのものである、構造体を作製する方法。
  45. 前記ボンド要素は、ワイヤボンドとマイクロピラーとワイヤとのうちの少なくとも１つを含むものである、請求項４４に記載の方法。
  46. 前記ボンド要素は、前記封止要素が前記基板上に形成される前に、複数の前記導電性要素のうちの１つにその基部が半田付けされる少なくとも１つのワイヤを含むものである、請求項４４に記載の方法。
  47. 前記封止要素を形成した後に、第１の超小型電子素子と前記第２部分の少なくとも一部とを覆う誘電体の塊を形成するステップを更に含み、
    前記第１の超小型電子素子は、前記第２部分の上方に位置するとともに複数の前記導電性要素のうちの少なくとも幾つかと電気的に接続され、前記誘電体の塊により、前記第１表面から離れかつその反対側にある第４表面が形成されており、該第４表面の少なくとも一部は、前記超小型電子素子及び前記第２部分の上方に広がりを有しており、前記誘電体の塊により前記エッジ面の少なくとも一部に面する第２エッジ面が形成され、
    前記誘電体の塊は前記封止要素以外のものである、請求項４４に記載の方法。
  48. 前記エッジ面の少なくとも一部が、前記第２エッジ面の少なくとも一部と接触している、請求項４７に記載の方法。
  49. 第１の超小型電子素子と、該第１の超小型電子素子から離れるように広がりを有する前記第２表面の少なくとも一部とを覆う誘電体の塊を形成するステップを更に含み、
    前記第１の超小型電子素子は、前記基板の前記第２表面に配置されているとともに、複数の前記導電性要素の少なくとも１つと、前記第２表面にある複数の第２導電性要素のうちの少なくとも１つを通して電気的に接続されている、請求項４４に記載の方法。
  50. 少なくとも１つの第２の超小型電子素子を、前記基板の前記第１表面の前記第２部分にある複数の前記導電性要素のうちの幾つかと電気的に接続するステップを更に含む請求項４９に記載の方法。
  51. 少なくとも１つの前記第２の超小型電子素子が複数の前記第２の超小型電子素子を含み、複数の前記第２の超小型電子素子のうちの少なくとも１つが、複数の前記第１導電性要素のうちの少なくとも幾つかと電気的に接続されている超小型電子パッケージの一部である、請求項５０に記載の方法。
  52. 前記第２の超小型電子素子のうちの１つは超小型電子パッケージの一部であり、該超小型電子パッケージは、前記構造体における幾つかの前記導電性要素に対して各半田要素により電気的に接続される端子をその表面に有し、
    前記第２の超小型電子素子のうちの別の第２の超小型電子素子は超小型電子パッケージの一部であり、該超小型電子パッケージは、前記第１表面にある幾つかの前記導電性要素に、外部構成要素の導電性要素を通して電気的に接続される端子をその表面に有し、前記外部構成要素に、第２の超小型電子パッケージのうちの別の第２の超小型電子パッケージの端子と少なくとも１つの前記ボンド要素とが電気的に接続されている、請求項５０に記載の方法。
  53. 対向した第１表面及び第２表面と、前記第１表面にある複数の導電性要素とを有するアクティブダイと、
    前記第１表面の第１部分にある複数の前記導電性要素の各々に接合された基部と、前記ダイ及び前記基部から離れて位置する端面とを有する複数のボンド要素であって、各ボンド要素は前記基部から前記端面まで延びている、複数のボンド要素と、
    前記ダイの前記第１表面の前記第１部分にあるとともに該第１部分から広がりを有している誘電体封止要素であって、該封止要素により複数の前記ボンド要素が互いに別個のものとなるように該封止要素が複数の前記ボンド要素間の空間を満たしており、該封止要素は、前記ダイの前記第１表面から離れた側にある第３表面と、該第３表面から前記第１表面に向かって広がるエッジ面とを有し、少なくとも、前記第３表面において前記封止要素により覆われていない前記ボンド要素の端面の部分により、前記ボンド要素の封止されていない部分が形成されている、誘電体封止要素と
    を備え、
    前記封止要素により前記第１表面の第２部分が少なくとも部分的に形成されており、該第２部分は、前記第１表面における前記第１部分以外の部分であって、超小型電子素子の全体を収容できるサイズのエリアを有し、前記第１表面にある前記導電性要素の少なくとも幾つかは、前記第２部分にあって前記超小型電子素子と接続するためのものである、構造体。
  54. 前記ダイがフィールドプログラマブルゲートアレイである、請求項５３に記載の構造体。
  55. 前記第３表面は、前記ダイの第１表面から第１距離にある第１表面部分と、前記ダイの第１表面から、前記第１距離未満である第２距離にある第２表面部分とを有し、
    少なくとも１つの前記ボンド要素における前記封止されていない部分は、前記第２表面部分において前記封止要素により覆われていないものである、請求項５３に記載の構造体。
  56. 前記封止要素は、該封止要素に形成され、前記第３表面から前記ダイに向かって広がりを有するキャビティを備え、１つの前記ボンド要素における前記封止されていない部分は前記キャビティ内に位置している、請求項５３に記載の構造体。
  57. 請求項５３に記載の構造体と、
    前記第２部分に位置し、複数の前記導電性要素のうちの幾つかのうちの少なくとも１つに電気的に接続されている第１の超小型電子素子と、
    前記第１の超小型電子素子と、前記第２部分の少なくとも一部とを覆う誘電体の塊であって、該誘電体の塊により、前記第１表面から離れているとともに該第１表面とは反対側にある第４表面が形成されており、該第４表面の少なくとも一部は、前記超小型電子素子及び前記第２部分の上方に広がっており、該誘電体の塊により、前記エッジ面の少なくとも一部に面する第２エッジ面が形成されている、誘電体の塊と
    を更に備え、前記誘電体の塊が前記封止要素とは異なる、パッケージアセンブリ。
  58. 前記エッジ面の少なくとも一部は、前記第２エッジ面の少なくとも一部と接触している、請求項５７に記載のパッケージアセンブリ。
  59. 前記エッジ面及び前記第２エッジ面のいずれか又は両方における少なくとも一部が平坦である、請求項５８に記載のパッケージアセンブリ。
  60. 前記誘電体の塊は、前記ボンド要素の前記封止されていない部分を封止しているとともに、前記封止要素の前記第３表面にある、請求項５７に記載のパッケージアセンブリ。
  61. 前記誘電体の塊の前記第４表面と前記封止要素の前記第３表面との上に位置し、前記ボンド要素の前記封止されていない部分を封止する第２の誘電体の塊を更に備え、
    前記第２の誘電体の塊は、前記封止要素及び前記誘電体の塊とは異なるものである、請求項５７に記載のパッケージアセンブリ。
  62. 前記ダイの前記第１表面における前記第２部分は、第１の超小型電子素子及び第２の超小型電子素子のそれぞれ全体を収容できるサイズのエリアを有する第１サブ部分及び第２サブ部分を有し、
    前記第１表面にある少なくとも幾つかの前記導電性要素は、前記第２部分における前記第１サブ部分及び前記第２サブ部分にあって、前記第１の超小型電子素子及び前記第２の超小型電子素子とそれぞれ接続できるように構成されている、請求項５７に記載の構造体。
  63. 請求項６２に記載の構造体と、
    前記第１サブ部分及び前記第２サブ部分にそれぞれ配置され、幾つかの前記導電性要素のうちの少なくとも１つと電気的に接続されている前記第１の超小型電子素子及び前記第２の超小型電子素子と、
    前記第１の超小型電子素子と前記第１サブ部分のうちの少なくとも一部とを覆う第１の誘電体の塊であって、該第１の誘電体の塊により前記第１表面から離れて位置しかつその反対側にある第４表面が形成され、該第４表面の少なくとも一部は前記第１の超小型電子素子及び前記第１サブ部分の上方に広がりを有し、該第１の誘電体の塊により前記エッジ面の少なくとも一部に面する第２エッジ面が形成されている、第１の誘電体の塊と、
    前記第２の超小型電子素子と、前記第２サブ部分のうちの少なくとも一部とを覆う第２の誘電体の塊であって、該第２の誘電体の塊により前記第１表面から離れて位置しかつその反対側にある第５表面が形成され、該第５表面の少なくとも一部は前記第２の超小型電子素子及び前記第２サブ部分の上方に広がりを有し、該第２の誘電体の塊により前記エッジ面の少なくとも一部に面する第２エッジ面が形成されている、第２の誘電体の塊と
    を更に備え、
    前記第１の誘電体の塊及び前記第２の誘電体の塊はそれぞれ前記封止要素とは異なるものである、パッケージアセンブリ。
  64. 前記エッジ面の少なくとも一部が、前記第１の誘電体の塊及び前記第２の誘電体の塊の少なくとも一方における第２エッジ面の少なくとも一部と接触している、請求項６３に記載のパッケージアセンブリ。
  65. 請求項６２に記載の構造体と前記第１の超小型電子素子及び前記第２の超小型電子素子とを備えたパッケージアセンブリであって、
    前記第１の超小型電子素子は第１の超小型電子パッケージの一部であり、該第１の超小型電子パッケージは、前記第１サブ部分に配置され、前記第２表面にある少なくとも１つの前記導電性要素と電気的に接続され、
    前記第２の超小型電子素子は第２の超小型電子パッケージの一部であり、該第２の超小型電子パッケージは、前記第２サブ部分に配置されているとともに、前記第２表面にある少なくとも１つの前記導電性要素に外部構成要素の導電性要素を通して電気的に接続され、前記外部構成要素に、前記第２のパッケージの端子と少なくとも１つの前記ボンド要素とが電気的に接続されている、パッケージアセンブリ。
  66. ウェハーレベルに設けられたアクティブダイ上に誘電体封止要素を形成するステップであって、前記ダイは、対向した第１表面及び第２表面と、前記第１表面にある複数の導電性要素とを有し、前記第１表面の第１部分にある複数の前記導電性要素の各々に複数のボンド要素の各基部が接合されており、該ボンド要素の端面が前記基板及び前記基部から離れて位置し、各ボンド要素は前記基部から前記端面まで延びている、ステップを含み、
    前記誘電体封止要素は、前記ダイの前記第１表面の前記第１部分にあるとともに該第１部分から広がりを有するように形成され、該封止要素により複数の前記ボンド要素が互いに別個のものとなるように該封止要素が複数の前記ボンド要素間の空間を満たしており、該封止要素は、前記ダイの前記第１表面から離れた側にある第３表面と、該第３表面から前記第１表面に向かって広がるエッジ面とを有し、少なくとも、前記第３表面において前記封止要素により覆われていない前記ボンド要素の端面の部分により、前記ボンド要素の封止されていない部分が形成されており、
    前記封止要素により前記第１表面の第２部分が少なくとも部分的に形成されており、該第２部分は、前記第１表面における前記第１部分以外の部分であって、超小型電子素子の全体を収容できるサイズのエリアを有し、前記第１表面にある前記導電性要素の少なくとも幾つかは、前記第２部分にあって前記超小型電子素子と接続するためのものである、構造体を作製する方法。
  67. 前記封止要素を形成した後に、第１の超小型電子素子と前記第２部分の少なくとも一部とを覆う誘電体の塊を形成するステップを更に含み、
    前記第１の超小型電子は、前記第２部分の上方に位置するとともに複数の前記導電性要素のうちの少なくとも幾つかと電気的に接続され、前記誘電体の塊により、前記第１表面から離れかつその反対側にある第４表面が形成されており、該第４表面の少なくとも一部は、前記超小型電子素子及び前記第２部分の上方に広がりを有しており、前記誘電体の塊により前記エッジ面の少なくとも一部に面する第２エッジ面が形成され、
    前記誘電体の塊は前記封止要素以外のものである、請求項６６に記載の方法。
  68. 前記エッジ面の少なくとも一部は、前記第２エッジ面の少なくとも一部と接触している、請求項６７に記載の方法。
  69. 前記誘電体の塊は、前記ボンド要素の前記封止されていない部分を封止しているとともに、前記封止要素の前記第３表面にある、請求項６７に記載の方法。
  70. 前記誘電体の塊の前記第４表面と前記封止要素の前記第３表面との上にあり、前記ボンド要素の前記封止されていない部分を封止する第２の誘電体の塊を形成するステップを更に含み、
    前記第２の誘電体の塊は、前記封止要素及び前記誘電体の塊とは異なるものである、請求項６７に記載の方法。
  71. 少なくとも１つの超小型電子素子を、前記ダイの前記第１表面の前記第２部分にある幾つかの前記導電性要素と電気的に接続するステップを更に含む請求項６６に記載の方法。
  72. 前記ダイの前記第１表面の前記第２部分における第１サブ部分にある少なくとも１つの第１の超小型電子素子と、前記ダイの前記第１表面の前記第２部分における第２サブ部分にある少なくとも１つの第２の超小型電子素子とを電気的に接続するステップを更に含み、
    前記第１サブ部分及び前記第２サブ部分はそれぞれ、前記第１の超小型電子素子及び前記第２の超小型電子素子の全体を収容できるサイズのエリアを有し、前記第１表面にある複数の前記導電性要素のうちの少なくとも幾つかは、前記第２部分の前記第１サブ部分及び前記第２サブ部分にあって、前記第１の超小型電子素子及び前記第２の超小型電子素子とそれぞれ接続できるように構成されている、請求項６６に記載の方法。
  73. 前記第１の超小型電子素子と前記第１サブ部分のうちの少なくとも一部とを覆う第１の誘電体の塊であって、該第１の誘電体の塊により前記第１表面から離れて位置しかつその反対側にある第４表面が形成され、該第４表面の少なくとも一部は前記第１の超小型電子素子及び前記第１サブ部分の上方に広がりを有し、該第１の誘電体の塊により前記エッジ面の少なくとも一部に面する第２エッジ面が形成されている、第１の誘電体の塊を形成するステップと、
    前記第２の超小型電子素子と、前記第２サブ部分のうちの少なくとも一部とを覆う第２の誘電体の塊であって、該第２の誘電体の塊により前記第１表面から離れて位置しかつその反対側にある第５表面が形成され、該第５表面の少なくとも一部は前記第２の超小型電子素子及び前記第２サブ部分の上方に広がりを有し、該第２の誘電体の塊により前記エッジ面の少なくとも一部に面する第２エッジ面が形成されている、第２の誘電体の塊を形成するステップと
    を更に含み、
    前記第１の誘電体の塊及び前記第２の誘電体の塊はそれぞれ前記封止要素とは異なるものである、請求項７２に記載の方法。
  74. 前記第１の超小型電子素子は第１の超小型電子パッケージの一部であり、該第１の超小型電子パッケージは、前記第１サブ部分に配置され、前記第２表面にある少なくとも１つの前記導電性要素と電気的に接続され、
    前記第２の超小型電子素子は第２の超小型電子パッケージの一部であり、該第２の超小型電子パッケージは、前記第２サブ部分に配置されているとともに、前記第２表面にある少なくとも１つの前記導電性要素に外部構成要素の導電性要素を通して電気的に接続され、前記外部構成要素に、前記第２のパッケージの端子と少なくとも１つの前記ボンド要素とが電気的に接続されている、請求項７２に記載の方法。

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