TWI613823B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種具有包括電晶體等的半導體元件的電路的半導體裝置以及其製造方法。例如，本發明關於一種電子裝置，其中作為部件安裝有包括安裝在電源電路中的功率裝置、記憶體、閘流電晶體、轉換器、影像感測器等的半導體積體電路、以液晶顯示面板為代表的電光學裝置和具有發光元件的發光顯示裝置中的任何一種。
注意，在本說明書中半導體裝置是指能夠利用半導體特性而工作的所有裝置，因此電光裝置、發光顯示裝置、半導體電路以及電子裝置都是半導體裝置。
以液晶顯示裝置為代表的形成在玻璃基板等上的電晶體由非晶矽、多晶矽等構成。使用非晶矽的電晶體雖然場效應遷移率低，但是可以對應於玻璃基板的大面積化。此外，使用多晶矽的電晶體雖然效應遷移率高，但是不適於玻璃基板的大面積化。
與使用矽的電晶體相比，將使用氧化物半導體製造的 電晶體用於電子裝置或光學裝置的技術受到注目。例如，專利文獻1和專利文獻2公開一種技術，其中作為氧化物半導體使用氧化鋅、In-Ga-Zn類氧化物製造電晶體，並將其用於顯示裝置的像素的切換元件等。
專利文獻3公開一種技術，其中在使用氧化物半導體的交錯型電晶體(staggered transistor)中，藉由將含有具有高導電性的氮的氧化物半導體設置在源極區和源極電極之間以及汲極區和汲極電極之間作為緩衝層，來降低氧化物半導體與源極電極及汲極電極之間的接觸電阻。
另外，作為利用自對準製程形成使用氧化物半導體的電晶體的源極區及汲極區的方法非專利文獻1公開一種方法，其中藉由使氧化物半導體的表面露出，並對其表面進行氬電漿處理，來降低該部分的氧化物半導體的電阻率。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]日本專利申請公開第2010-135774號公報
[非專利文獻1]S. Jeon et al. “180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Application” (閘極長度為180nm的非晶InGaZnO薄膜電晶體在高密度影像感測器的應用)，IEDM Tech. Dig., p.504, 2010。
本發明的目的之一在於提供能夠進行高速工作的半導體裝置。
另外，本發明的目的之一在於提供不容易發生因短通道效應導致的電特性的變動的半導體裝置。
另外，本發明的目的之一在於提供利用自對準製程形成源極區及汲極區來容易實現微型化的半導體裝置。
另外，本發明的目的之一在於提供藉由形成與通道部分相比電阻低的源極區及汲極區，來降低與源極電極及汲極電極之間的接觸電阻，而增加導通電流的半導體裝置。
本發明的目的之一在於提供可靠性高的半導體裝置。
本發明的一個實施例的半導體裝置，包括：具有結晶性的氧化物半導體層；閘極絕緣層；以及閘極電極，其中，氧化物半導體層包括第一氧化物半導體區以及一對第二氧化物半導體區，一對第二氧化物半導體區以夾持第一氧化物半導體區的方式形成，並且，第一氧化物半導體區隔著閘極絕緣層重疊於閘極電極。
另外，本發明的一個實施例的半導體裝置，包括：具有結晶性的氧化物半導體層；閘極絕緣層；以及閘極電極，其中，氧化物半導體層包括第一氧化物半導體區、一對第二氧化物半導體區以及一對第三氧化物半導體區，一對第三氧化物半導體區以夾持第一氧化物半導體區的方式形成，一對第二氧化物半導體區以夾持一對第三氧化物半導體區的方式形成，並且，第一氧化物半導體區隔著閘極 絕緣層重疊於閘極電極。
將非單晶半導體用於氧化物半導體層。
第一氧化物半導體區具有CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸取向結晶氧化物半導體)。CAAC-OS包括結晶部分，在該結晶部分中，c軸在平行於CAAC-OS的被形成面的法向向量或表面的法向向量的方向一致，並且從垂直於ab面的方向看時具有三角形狀或六角形狀的原子排列，而從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
第二氧化物半導體區包括第15族元素中的至少一種元素，該元素的濃度為5×1019atoms/cm3以上且1×1022atoms/cm3以下。此外，也可以使第二氧化物半導體區具有纖鋅礦型晶體結構。
第三氧化物半導體區包括第15族元素中的至少一種元素，該元素的濃度為5×1018atoms/cm3以上且低於5×1019atoms/cm3。此外，也可以使第三氧化物半導體區具有纖鋅礦型晶體結構。
第二氧化物半導體區及第三氧化物半導體區可以採用與第一氧化物半導體區不同的晶體結構。在該情況下，上述半導體裝置所具有的氧化物半導體層具有異質結。藉由將具有異質結的氧化物半導體用於電晶體的半導體層，可以期待導通電流得到提高的效果。此外，還可以期待截止電流降低的效果。
氧化物半導體可以包括選自In、Ga、Sn以及Zn中的兩種以上的元素。
第一氧化物半導體區成為電晶體的通道形成區，一對第二氧化物半導體區成為電晶體的源極區及汲極區，並且一對第三氧化物半導體區成為電晶體的低濃度區。
在頂閘結構的電晶體中，源極區及汲極區可以藉由將閘極電極用作掩模並對氧化物半導體層添加摻雜物來形成。藉由將閘極電極用作掩模形成源極區及汲極區，不使源極區及汲極區與閘極電極重疊，從而可以降低寄生電容。因為可以降低寄生電容，所以可以使電晶體進行高速工作。
另外，在頂閘結構的電晶體中，可以藉由如下步驟在通道形成區和源極區及汲極區之間形成低濃度區：首先，將閘極電極用作掩模來對氧化物半導體層添加用來形成低濃度區的摻雜物；然後在閘極電極的側面上形成側壁；將閘極電極和該側壁用作掩模來對氧化物半導體層添加用來形成源極區及汲極區的摻雜物。
在底閘結構的電晶體中，源極區及汲極區可以藉由將通道保護層用作掩模對氧化物半導體層添加摻雜物來形成。為了保護活性層的背通道部分形成該通道保護層，並且，該通道保護層使用選自氧化矽、氮化矽、氧化鋁、氮化鋁等中的材料的單層或疊層來形成較佳。
作為用來電晶體的源極區、汲極區以及低濃度區的摻雜物的添加方法，可以使用離子摻雜法或離子植入法等。 作為摻雜物可以使用氮(N)或磷(P)等第15族(第5B族)元素中的一種或多種。另外，當使用離子摻雜法或離子植入法對氧化物半導體層添加摻雜物時，藉由以穿過絕緣層的方式將摻雜物添加到氧化物半導體層中，可以減輕當添加摻雜物時氧化物半導體層受到的過度的損傷。此外，還可以保持氧化物半導體層與絕緣層的介面的清潔狀態，從而電晶體的特性和可靠性得到提高。此外，還可以容易控制摻雜物的添加深度(添加區域)，從而可以將摻雜物準確地添加到氧化物半導體層中。
當所添加的摻雜物的濃度高時，可以增加氧化物半導體區的載子濃度。然而，如果所添加的摻雜物的濃度太高，則載子的遷移被阻擋，而導致導電性降低。
藉由將添加有摻雜物的氧化物半導體用於源極區及汲極區，可以使沒有添加摻雜物的通道形成區的能帶邊緣的彎曲平緩。然而，如果將金屬材料用於源極區及汲極區，則有時氧化物半導體區的通道的能帶邊緣彎曲到不能忽略的程度，而實效的通道長度變短。電晶體的通道長度越短，該傾向越明顯。
另外，藉由形成添加有摻雜物的氧化物半導體區作為電晶體的源極區及汲極區，可以增加電晶體的導通電流，而不增加電晶體的截止電流。
另外，將第三氧化物半導體區的電阻率設定為比第二氧化物半導體區的電阻率高。藉由設置第三氧化物半導體區，可以緩和在第一氧化物半導體區和第二氧化物半導體 區之間產生的電場，而可以減輕電晶體特性的劣化。此外，還可以抑制因短通道效應而導致的臨界值電壓的負漂移。
在成為電子給體(施體)的水分或氫等雜質減少而高純度化的氧化物半導體(purified OS)中，藉由在後面對該氧化物半導體供應氧而減少氧化物半導體中的氧缺陷，可以實現i型(本徵半導體)或無限趨近於i型的(實際上實現i型化的)氧化物半導體。因此，將i型或實際上實現i型化的氧化物半導體用於形成通道的半導體層的電晶體具有截止電流極低的特性。明確而言，藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的該氧化物半導體的氫濃度值為低於5×1018/cm3，較佳為1×1018/cm3以下，更佳為5×1017/cm3以下，特佳為1×1016/cm3以下。此外，藉由霍爾效應測量可以測量的i型或實際上實現i型化的氧化物半導體層的載子密度低於1×1014/cm3、低於1×1012/cm3較佳，低於1×1011/cm3更佳。另外，氧化物半導體的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。藉由使用將i型或實際上實現i型化的氧化物半導體用於形成通道的半導體層，可以降低電晶體的截止電流。
在此，提到氧化物半導體中的氫濃度的SIMS分析。在SIMS分析中，已知由於其原理而難以得到樣品表面附近或與材質不同的膜之間的疊層介面附近的準確資料。因此，當使用SIMS來分析膜中的厚度方向上的氫濃度分佈 時，採用在物件的膜所存在的範圍中沒有值的極端變動而可以得到大致一定的值的區域中的平均值作為氫濃度。另外，當成為測量物件的膜的厚度小時，有時因受到相鄰的膜內的氫濃度的影響而找不到可以得到大致一定的值的區域。此時，採用該膜所存在的區域中的氫濃度的最大值或最小值作為該膜中的氫濃度。再者，當在存在該膜的區域中不存在具有最大值的山形峰值、具有最小值的谷形峰值時，採用拐點的值作為氫濃度。
根據本發明的一個實施例，可以提供具有良好的電特性且容易實現微型化的使用氧化物半導體的半導體裝置。
另外，可以提供不容易發生因短通道效應而導致的電特性的變動的半導體裝置。
另外，藉由以穿過絕緣層的方式將摻雜物添加到氧化物半導體中，可以防止氧化物半導體的薄層化，還可以保持氧化物半導體與絕緣層的介面的清潔狀態，因此可以提高半導體裝置的特性和可靠性。
100‧‧‧電晶體
101‧‧‧基板
102‧‧‧基底層
103‧‧‧氧化物半導體層
104‧‧‧閘極絕緣層
105‧‧‧閘極電極
106‧‧‧摻雜物
107‧‧‧絕緣層
108‧‧‧絕緣層
109‧‧‧接觸孔
111‧‧‧側壁
112‧‧‧通道保護層
113‧‧‧絕緣層
115‧‧‧背閘極電極
140‧‧‧電晶體
150‧‧‧電晶體
160‧‧‧電晶體
170‧‧‧電晶體
180‧‧‧電晶體
190‧‧‧電晶體
1100‧‧‧儲存單元
1110‧‧‧儲存單元陣列
1111‧‧‧佈線驅動電路
1112‧‧‧電路
1113‧‧‧佈線驅動電路
1120‧‧‧儲存單元陣列
1130‧‧‧儲存單元
1131‧‧‧電晶體
1132‧‧‧電容元件
1140‧‧‧儲存單元陣列
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群
1150‧‧‧儲存單元
1151‧‧‧電晶體
1152‧‧‧電晶體
1153‧‧‧電晶體
1154‧‧‧電晶體
1155‧‧‧電晶體
1156‧‧‧電晶體
1160‧‧‧電晶體
1161‧‧‧電晶體
1162‧‧‧電晶體
1163‧‧‧電晶體
1164‧‧‧電晶體
1170‧‧‧儲存單元
1171‧‧‧電晶體
1172‧‧‧電晶體
1173‧‧‧電容元件
1180‧‧‧儲存單元
1181‧‧‧電晶體
1182‧‧‧電晶體
1183‧‧‧電容元件
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧定時控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排界面
1199‧‧‧ROM
103a‧‧‧源極區
103b‧‧‧汲極區
103c‧‧‧通道形成區
103d‧‧‧低濃度區
103e‧‧‧低濃度區
105a‧‧‧閘極電極
105b‧‧‧閘極電極
110a‧‧‧源極電極
110b‧‧‧汲極電極
在圖式中：圖1A和圖1B是說明本發明的一個實施例的俯視圖及剖面圖；圖2A和圖2B是說明本發明的一個實施例的俯視圖及剖面圖；圖3A至圖3D是說明本發明的一個實施例的剖面 圖；圖4A和圖4B是說明本發明的一個實施例的剖面圖；圖5A和圖5B是說明本發明的一個實施例的俯視圖及剖面圖；圖6A和圖6B是說明本發明的一個實施例的俯視圖及剖面圖；圖7A和圖7B是說明本發明的一個實施例的剖面圖；圖8是說明本發明的一個實施例的剖面圖；圖9A和圖9B是說明氧化物半導體及金屬材料的帶結構的圖；圖10A和圖10B是說明本發明的一個實施例的電路圖；圖11是說明本發明的一個實施例的電路圖；圖12A和圖12B是說明本發明的一個實施例的電路圖；圖13A和圖13B是說明本發明的一個實施例的電路圖；圖14A至圖14C是示出CPU的具體例子的方塊圖及其一部分的電路圖；圖15A至圖15E是說明氧化物材料的晶體結構的圖；圖16A至圖16C是說明氧化物材料的晶體結構的 圖；圖17A至圖17C是說明氧化物材料的晶體結構的圖；以及圖18A和圖18B是說明氧化物材料的晶體結構的圖。
使用圖式詳細地說明本發明的實施例。但是，所屬技術領域的普通人員可以很容易地理解一個事實，就是本發明不侷限於以下的說明，其方式及詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。注意，在以下說明的本發明的結構中，在不同的圖式之間共同使用同一圖式標記來表示同一部分或具有同一功能的部分，而省略其重複說明。
注意，為了便於理解，圖式等所示的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，所公開的發明不一定侷限於在圖式等中公開的位置、大小及範圍等。
另外，本說明書中使用的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混同而附記的，而不是為了在數目方面上限定。因此，也可以將“第一”適當地調換為“第二”或“第三”等來進行說明。
電晶體是半導體裝置的一個模式，且可以實現電流及電壓的放大、控制導通或非導通的開關工作等。本說 明書中的電晶體包括IGFET(Insulated Gate Field Effect Transistor：絕緣閘場效應電晶體)、薄膜電晶體(TFT：Thin Film Transistor)。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，“源極”及“汲極”的功能有時被互相調換。因此，在本說明書中，“源極”及“汲極”可以被互相調換。
另外，在本說明書中，“電極”或“佈線”不在功能上限定這些構成要素。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
實施例1
在本實施例中，使用圖1A至圖4B說明將氧化物半導體用於通道的電晶體以及其製造方法。
圖1A是說明半導體裝置的結構的一個模式的電晶體100的結構的俯視圖，圖1B是說明沿圖1A的虛線A1-A2所示的部分的疊層結構的剖面圖。另外，在圖1A中，基板和絕緣層未圖示。
在圖1A和圖1B所示的電晶體100中，在基板101上形成有基底層102，在基底層102上形成有氧化物半導體層103。此外，在氧化物半導體層103上形成有閘極絕緣層104，在閘極絕緣層104上形成有閘極電極105。另外，在閘極電極105上形成有絕緣層107和絕緣層108， 在絕緣層108上形成有源極電極110a及汲極電極110b。源極電極110a及汲極電極110b藉由設置在閘極絕緣層104、絕緣層107以及絕緣層108中的接觸孔109與氧化物半導體層103電連接。
氧化物半導體層103具有隔著閘極絕緣層104重疊於閘極電極105的通道形成區103c、電連接於源極電極110a的源極區103a以及電連接於汲極電極110b的汲極區103b。
另外，閘極電極105具有連接於閘極絕緣層104的閘極電極105a以及層疊於閘極電極105a的閘極電極105b。
另外，圖1A示出在源極區103a及汲極區103b上分別設置多個接觸孔109的例子，但是也可以採用在源極區103a及汲極區103b上分別設置一個接觸孔109的結構。此外，為了降低源極電極110a和源極區103a的接觸電阻以及汲極電極110b和汲極區103b的接觸電阻，較佳的是，將接觸孔109儘量設定為大，並增加接觸孔109的數量。
圖2A和圖2B所示的電晶體140在電晶體100的基礎上還具有閘極電極105的側面上的側壁111、氧化物半導體層103的重疊於側壁111的區域中的低濃度區103d及低濃度區103e。低濃度區103d設置在通道形成區103c和源極區103a之間，低濃度區103e設置在通道形成區103c和汲極區103b之間。圖2A是說明電晶體140的結構的俯視圖，圖2B是沿圖2A的虛線B1-B2所示的部分 的疊層結構的剖面圖。
藉由設置低濃度區103d及低濃度區103e，可以抑制電晶體特性的劣化或因短通道效應而導致的臨界值電壓的負漂移。
電晶體100及電晶體140是頂閘結構的電晶體的一個模式。
接著，使用圖3A至圖4B說明圖1A和圖1B所示的電晶體100的製造方法。另外，圖3A至圖4B相當於沿圖1A的虛線A1-A2所示的部分的疊層結構的剖面。
首先，在基板101上形成基底層102。該基底層102的厚度為50nm以上且300nm以下，較佳為100nm以上且200nm以下。基板101可以使用玻璃基板、陶瓷基板、具有足以耐受本製造製程的處理溫度的耐熱性的塑膠基板等。在基板不需要具有透光性的情況下，可以使用不鏽合金等的金屬基板的表面上設置有絕緣層的基板。作為玻璃基板，例如可以使用如鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鋁矽酸鹽玻璃等的無鹼玻璃基板。除此之外，還可以使用石英基板、藍寶石基板等。另外，也可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等，並且也可以將在這些基板上設置有半導體元件的基板用於基板101。
基底層102可以使用選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氮化矽、氧化矽、氮氧化矽或氧氮化矽中的材料的單層或疊層來形成。並且，基底層102具有防止 來自基板101的雜質元素擴散的功能。注意，在本說明書中，氮氧化物是指在其組成中氮的含量多於氧的含量的物質，而氧氮化物是指在其組成中氧的含量多於氮的含量的物質。另外，例如可以使用盧瑟福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)等來測量各元素的含量。
基底層102可以適當地使用濺射法、CVD法、塗敷法、印刷法等形成。在本實施例中，作為基底層102使用氮化矽和氧化矽的疊層。明確而言，在基板101上形成厚度為50nm的氮化矽，並在該氮化矽上形成厚度為150nm的氧化矽。另外，也可以將磷(P)或硼(B)摻雜到基底層102中。
另外，藉由使基底層102含有氯、氟等鹵族元素，可以更加提高防止來自基板101的雜質元素擴散的功能。基底層102所含有的鹵族元素的濃度藉由利用SIMS(二次離子質譜分析儀)的分析測量，其濃度峰值為1×1015/cm3以上且1×1020/cm3以下，即可。
另外，基底層102也可以使用藉由加熱釋放出氧的材料。“藉由加熱釋放出氧”是指利用TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)分析換算為氧原子的氧的釋放量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。
在此，以下說明利用TDS分析換算為氧原子的氧的釋放量的測量方法。
當進行TDS分析時的氣體的釋放量與光譜的積分值成正比。因此，從絕緣層的光譜的積分值以及在標準樣品的基準值所占的比例，可以計算出氣體的釋放量。標準樣品的基準值是指含有所定的原子的樣品的在光譜的積分值中原子密度所占的比例。
例如，從對標準樣品的含有所定密度的氫的矽晶片的TDS分析結果及對絕緣層的TDS分析結果，使用算式1可以算出絕緣層中的氧分子的釋放量(No2)。在此，假定利用TDS分析來得到的被檢出為質量數32的所有光譜都是源自氧分子。作為質量數為32的氣體，有CH3OH，但是CH3OH存在的可能性低，所以在此不加考慮。另外，因為含有氧原子同位素的質量數為17的氧原子及質量數為18的氧原子的氧分子在自然界中的存在比例極微量，所以不加考慮。
NO2=NH2/SH2×SO2×α (算式1)
NH2是以密度換算從標準樣品脫離的氫分子的值。SH2是當對標準樣品進行TDS分析時的光譜的積分值。在此，將標準樣品的基準值設定為NH2/SH2。SO2是當對絕緣層進行TDS分析時的光譜的積分值。α是影響到TDS分析中的光譜強度的係數。關於算式1的詳細情況，參照日本專利申請公開平6-275697號公報。另外，上述絕緣層的氧釋放量是使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W以含有1×1016atoms/cm3的氫原子的矽晶片為標準樣品來測量的。
此外，在TDS分析中，氧的一部分作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的離子化比率算出。另外，因為上述α包括氧分子的離子化比率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
注意，NO2是氧分子的釋放量。在絕緣層中，當換算為氧原子時的氧釋放量成為氧分子的釋放量的兩倍。
在上述結構中，藉由加熱釋放出氧的絕緣層也可以是氧過剩的氧化矽(SiOx(X>2))。氧過剩的氧化矽(SiOx(X>2))是指每單位體積的氧原子數多於矽原子數的兩倍的氧化矽。每單位體積的矽原子數及氧原子數為藉由盧瑟福背散射光譜學法測定的值。
藉由基底層將氧供應到氧化物半導體中，可以降低基底層及氧化物半導體之間的介面能階。其結果，可以抑制由於電晶體的工作而有可能產生的電荷等在上述基底層和氧化物半導體之間的介面被俘獲，而可以獲得電特性的劣化少的電晶體。
並且，有時因氧化物半導體的氧缺陷而產生電荷。一般來說，氧化物半導體中的氧缺陷的一部分成為施體，而產生成為載子的電子。其結果，電晶體的臨界值電壓漂移到負方向。該傾向在背通道的一側產生的氧缺陷中明顯。注意，在本說明書中的背通道是指氧化物半導體中的基底層的介面近旁。藉由從基底層將氧充分釋放到氧化物半導體中，可以補償降低造成臨界值電壓漂移到負方向的主要原因的氧化物半導體中的氧缺陷。
就是說，當在氧化物半導體中產生氧缺陷時，難以抑制在基底層和氧化物半導體之間的介面電荷被俘獲。但是，藉由在基底層中設置藉由加熱釋放出氧的絕緣層，可以降低氧化物半導體和基底層之間的介面能階以及氧化物半導體中的氧缺陷，且可以減小氧化物半導體和基底層之間的介面中的電荷俘獲的影響。
另外，作為基底層102，也可以使用含有與在後面形成的氧化物半導體相同種類的成分的絕緣材料。在層疊不同的層來形成基底層102的情況下，作為接觸於氧化物半導體的層使用含有與氧化物半導體相同種類的成分的絕緣材料，即可。這是因為這種材料與氧化物半導體匹配性好，因此藉由將這種材料用於基底層102，可以保持與氧化物半導體的介面的良好狀態。在此，“與氧化物半導體相同種類的成分”意味著選自氧化物半導體的構成元素中的一種或多種的元素。例如，在氧化物半導體由In-Ga-Zn類的氧化物半導體材料構成的情況下，作為含有與氧化物半導體相同種類的成分的絕緣材料可以舉出氧化鎵等。
接著，在基底層102上形成氧化物半導體。注意，較佳的是，作為預處理藉由在成膜裝置的預熱室內對基板101進行預熱處理，來使吸附到基板101或基底層102上的氫、水分等雜質脫離而進行排氣，以便儘量不使氧化物半導體含有氫、羥基以及水分。另外，設置在預熱室中的排氣單元使用低溫泵較佳。另外，可以省略該預熱處理。另外，也可以在形成基底層102之前對基板101進行同樣 的預熱處理。
氧化物半導體至少含有銦(In)或鋅(Zn)較佳。尤其是含有In及Zn較佳。此外，作為用來降低使用該氧化物半導體而成的電晶體的電特性的不均勻性的穩定劑，除了上述元素以外還含有鎵(Ga)較佳。此外，作為穩定劑含有錫(Sn)較佳。另外，作為穩定劑含有鉿(Hf)較佳。此外，作為穩定劑含有鋁(Al)較佳。
此外，作為其他穩定劑，也可以含有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用如下材料：氧化銦、氧化錫、氧化鋅；二元類金屬氧化物諸如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元類金屬氧化物諸如In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；或者四元類金屬氧化物諸如 In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
氧化物半導體層較佳為含有In的氧化物半導體，更佳為含有In及Ga的氧化物半導體。
在此，例如，In-Ga-Zn類氧化物是指具有銦(In)、鎵(Ga)、鋅(Zn)的氧化物，對In、Ga、Zn的比率沒有限制。此外，也可以含有In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體層可以使用以化學式InMO3(ZnO)m(m>0)表示的薄膜。在此，M表示選自Sn、Zn、Ga、Al、Mn和Co中的一種或多種金屬元素。另外，作為氧化物半導體，也可以使用表示為In3SnO5(ZnO)n(n>0)的材料。
例如，可以使用原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或近於該組成的氧化物。或者，較佳的是，使用原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或近於該組成的氧化物。
但是不侷限於此，而只要根據所需要的半導體特性(遷移率、臨界值、不均勻性等)使用具有適當的組成的材料，即可。此外，為了得到所需要的半導體特性，較佳的是，採用適當的載子密度、雜質濃度、缺陷密度、金屬元 素和氧的原子數比、原子間鍵距離、密度等。
例如，當使用In-Sn-Zn類氧化物時，可以較容易得到高遷移率。但是，當使用In-Ga-Zn類氧化物時，也可以藉由降低塊中的缺陷密度來提高遷移率。
注意，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成近於原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2
Figure TWI613823BD00001
r2的關係。例如將r設定為0.05，即可。在使用其他氧化物的情況下也與此相同。
氧化物半導體可以為單晶或非單晶。在採用後者時，可以採用非晶或多晶。另外，可以採用在非晶中包括具有結晶性的部分的結構或不是非晶的結構。
非晶狀態的氧化物半導體由於可以比較容易地得到平坦的表面，所以當使用該氧化物半導體製造電晶體時可以減少介面散射，並可以比較容易得到較高的遷移率。
另外，當使用具有結晶性的氧化物半導體時，可以進一步降低塊中的缺陷，並藉由提高表面的平坦性，可以得到非晶狀態的氧化物半導體以上的遷移率。為了提高表面的平坦性，在平坦的表面上形成氧化物半導體較佳。明確而言，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。另外，可以利用原子力顯微鏡(AFM：Atomic Force Microscope)來對Ra進行評價。
作為具有結晶性的氧化物半導體，使用CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸取向結晶氧化物半導體)較佳。CAAC-OS既不是完全的單晶，又不是完全的非晶。CAAC-OS是在該非晶相具有結晶部分的結晶-非晶多相結構的氧化物半導體。另外，在很多情況下該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體的尺寸。另外，在利用透射電子顯微鏡(TEM：Transmission Electron Microscope)進行觀察來得到的觀察影像中，CAAC-OS所包括的非晶部分與結晶部分的邊界不明確。並且，在CAAC-OS中利用TEM觀察不到晶界(也稱為晶粒邊界(grain boundary))。因此，在CAAC-OS中，起因於晶界的電子遷移率的降低被抑制。
在CAAC-OS所包括的結晶部分中，c軸在平行於CAAC-OS的被形成面的法向向量或CAAC-OS的表面的法向向量的方向一致，並且從垂直於ab面的方向看時具有三角形狀或六角形狀的原子排列，而從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶之間可以a軸及b軸的方向不同。在本說明書中，當只記載“垂直”時，包括85°以上且95°以下的範圍。另外，當只記載“平行”時，包括-5°以上且5°以下的範圍。
另外，CAAC-OS的結晶部分可以不均勻地分佈。例如，在CAAC-OS的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長的情況下，有時在表面的附近中結晶部分所占的比例高於被形成面的附近。此外，在對 CAAC-OS添加雜質的情況下，有時該雜質添加區的結晶部分成為非晶。
由於CAAC-OS所包括的結晶部分的c軸在平行於CAAC-OS的被形成面的法向向量或CAAC-OS的表面的法向向量的方向一致，因此有時根據CAAC-OS的形狀(被形成面的剖面形狀或表面的剖面形狀)c軸朝向不同的方向。另外，結晶部分的c軸的方向為平行於形成CAAC-OS時的被形成面的法向向量或CAAC-OS的表面的法向向量的方向。結晶部分藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。
CAAC-OS根據其組成等而成為導體、半導體或絕緣體。另外，CAAC-OS根據其組成等而呈現對可見光的透明性或不透明性。另外，也可以將氮取代CAAC-OS的一部分。
使用CAAC-OS的電晶體可以降低由可見光或紫外光引起的電特性的變動。因此，這種電晶體的可靠性高。
參照圖15A至圖17C詳細地說明CAAC-OS所包括的晶體結構的一個例子。另外，在沒有特別的說明時，在圖15A至圖17C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖15A至圖15E中，由圓圈包圍的O表示四配位O，由雙圈包圍的O表示三配位O。
圖15A示出具有一個六配位In以及靠近In的六個四 配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖15A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖15A的上一半及下一半分別具有三個四配位O。圖15A所示的小組的電荷為0。
圖15B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖15B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖15B所示的結構。圖15B所示的小組的電荷為0。
圖15C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖15C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖15C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖15C所示的小組的電荷為0。
圖15D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖15D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖15D所示的小組的電荷為+1。
圖15E示出包括兩個Zn的小組。在圖15E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖15E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組 的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖15A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖15B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖15C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖16A示出構成In-Sn-Zn類氧化物的層結構的中組的模型圖。圖16B示出由三個中組構成的大組。另外，圖16C示出從c軸方向上觀察圖16B的層結構時的原子排列。
在圖16A中，為了容易理解，省略三配位O，只示出四配位O的個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖16A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖16A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖16A中，構成In-Sn-Zn類氧化物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為 +3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖15E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖16B所示的大組來可以得到In-Sn-Zn類氧化物的結晶(In2SnZn3O8)。注意，能夠得到的In-Sn-Zn類氧化物的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖17A示出構成In-Ga-Zn類氧化物的層結構 的中組的模型圖。
在圖17A中，構成In-Ga-Zn類氧化物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖17B示出由三個中組構成的大組。另外，圖17C示出從c軸方向上觀察圖17B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn類氧化物的層結構的中組不侷限於圖17A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖17B所示的大組，可以得到In-Ga-Zn類氧化物的結晶。另外，能夠得到的In-Ga-Zn類氧化物的層結構可以由InGaO3(ZnO)n(n是自然數)的組成式表示。
當n=1(InGaZnO4)時，例如有可能具有圖18A所示的晶體結構。注意，在圖18A所示的晶體結構中，因為如圖 15B所說明，Ga及In採用五配位，所以也有可能具有將Ga置換為In的結構。
此外，當n=2(InGaZn2O5)時，例如有可能具有圖18B所示的晶體結構。注意，在圖18B所示的晶體結構中，因為如圖15B所說明，Ga及In採用五配位，所以也有可能具有將Ga置換為In的結構。
在本實施例中，首先在基底層102上藉由濺射法形成厚度為1nm以上且10nm以下的第一氧化物半導體。將形成第一氧化物半導體時的基板溫度設定為200℃以上且400℃以下。
下面，對用來形成氧化物半導體的濺射裝置進行詳細說明。
較佳的是，將形成氧化物半導體的沉積室的洩漏率設定為1×10-10Pa．m3/秒以下，由此當藉由濺射法進行成膜時可以減少混入到膜中的雜質。
為了降低洩漏率，不僅需要降低外部洩漏，還需要降低內部洩漏。外部洩漏是指：由於微小的孔或密封不良，氣體從真空系統的外部流入的現象。內部洩漏起因於從真空系統中的閥門等分隔物洩漏的氣體或從內部構件釋放的氣體。為了將洩漏率成為1×10-10Pa．m3/秒以下，對外部洩漏及內部洩漏都需要採取措施。
為了降低外部洩漏，使用金屬墊片密封沉積室的開關部分較佳。金屬墊片使用由氟化鐵、氧化鋁或氧化鉻等包覆的金屬材料較佳。金屬墊片的密合性比O形環高，因此 可以降低外部洩漏。另外，藉由使用由處於鈍態的氟化鐵、氧化鋁或氧化鉻等包覆的金屬材料，可以抑制從金屬墊片釋放的含有氫的氣體，還可以降低內部洩漏。
作為構成沉積室的內壁的構件，使用包括氫的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以將上述材料覆蓋包括鐵、鉻以及鎳等合金材料而使用。包括鐵、鉻以及鎳等合金材料具有剛性和熱耐性，並且該材料適於加工。在此，藉由對表面的凹凸進行拋光處理等來減少其表面積，可以降低釋放氣體。或者，也可以由處於鈍態的氟化鐵、氧化鋁、氧化鉻等包覆上述成膜裝置的構件。
再者，較佳的是，在沉積室跟前設置濺射氣體的精製器。此時，將精製器到沉積室的管道的長度設定為5m以下，設定為1m以下較佳。藉由將管道的長度設定為5m以下或1m以下，可以根據長度而降低從管道釋放的氣體的影響。
較佳的是，沉積室的排氣適當地組合乾燥泵等粗真空泵和濺射離子泵、渦輪分子泵以及低溫泵等高真空泵來進行。另外，為了去除殘留在沉積室內的水分，使用吸附型的真空泵較佳，諸如低溫泵、離子泵、鈦昇華泵。渦輪分子泵適於尺寸大的分子的排氣，而對氫或水的排氣能力低。於是，組合對水的排氣能力高的低溫泵和對氫的排氣能力高的濺射離子泵而使用是有效的。此外，也可以使用具備冷阱的渦輪泵。在使用低溫泵等吸附型的真空泵來進行排氣的沉積室中，例如由於氫原子或水(H2O)等含有氫 原子的化合物(更佳為含有碳原子的化合物)等被排出，因此可以降低在該沉積室中形成的氧化物半導體層所包括的雜質的濃度。
存在於沉積室的內側的吸附物由於吸附在內壁因此對沉積室的壓力不造成影響，但是它會成為當對沉積室進行排氣時的釋放氣體的原因。所以，雖然洩漏率與排氣速度沒有相關，但是重要的是：使用排氣能力高的泵來儘量使存在於沉積室內的吸附物脫離，以便預先進行排氣。另外，為了促進吸附物的脫離，也可以對沉積室進行烘烤。藉由進行烘烤，可以將吸附物的脫離速度提高到十倍左右。烘烤處理以100℃以上且450℃以下進行，即可。此時，藉由在添加惰性氣體的情況下進行去除吸附物，可以更加提高僅藉由排氣製程不容易脫離的水等的脫離速度。
在濺射法中，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
當作為氧化物半導體藉由濺射法形成In-Ga-Zn類氧化物材料時，作為用來形成該材料的In-Ga-Zn類氧化物靶材，例如可以使用具有In2O3：Ga2O3：ZnO=1：1：1：[莫耳數比]的組成比的靶材。另外，還可以使用具有如下組成比的靶材：In2O3：Ga2O3：ZnO=1：1：：2[莫耳數比]的靶材；In2O3：Ga2O3：ZnO=1：1：4[莫耳數比]的靶材；或者In2O3：Ga2O3：ZnO=2：1：8[莫耳數比]的靶材。此外，還可以使用其原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的 In-Ga-Zn類氧化物靶材。藉由使用具有所述原子數比的In-Ga-Zn類氧化物靶材形成氧化物半導體，容易形成多晶或CAAC-OS。
另外，也可以將In-Sn-Zn類氧化物稱為ITZO。另外，當作為氧化物半導體藉由濺射法形成In-Sn-Zn類氧化物時，使用其原子數比為In：Sn：Zn=1：1：1、2：1：3、1：2：2：或20：45：35的In-Sn-Zn類氧化物靶材較佳。藉由使用具有所述原子數比的In-Sn-Zn類氧化物靶材形成氧化物半導體，容易形成多晶或CAAC-OS。
另外，用來形成氧化物半導體的金屬氧化物靶材的相對密度為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由使用具有高相對密度的金屬氧化物靶材，可以形成緻密的膜。
另外，濺射氣體適當地使用稀有氣體(典型的是氬)氣圍、氧氣圍或稀有氣體和氧的混合氣體。此外，作為濺射氣體使用去除了氫、水、羥基或氫化物等雜質的高純度氣體較佳。例如，當作為濺射氣體使用氬時，使用一種氬較佳，其中純度為9N，露點為-121℃，H2O的含量為0.1ppb以下，H2的含量為0.5ppb以下。當作為濺射氣體使用氧的時，使用一種氬較佳，其中純度為8N，露點為-112℃，H2O的含量為1ppb以下，H2的含量為1ppb以下。
另外，成膜時的基板溫度為150℃以上且450℃以下，較佳為200℃以上且350℃以下。藉由在將基板加熱 到150℃以上且450℃以下，較佳為加熱到200℃以上且350℃以下的情況下進行成膜，可以防止水分(包括氫)等混入到膜中。
藉由在對基板進行加熱的情況下進行成膜，可以降低被形成的氧化物半導體所含有的氫、水分、氫化物或氫氧化物等雜質的雜質濃度。此外，還可以減輕因濺射而導致的損傷。於是，在去除沉積室內的殘留水分的同時添加去除了氫及水分的濺射氣體並使用上述靶材，來形成厚度為1nm以上且10nm以下，較佳為2nm以上且5nm以下的第一氧化物半導體。
在本實施例中，在如下條件下形成厚度為5nm的第一氧化物半導體：作為氧化物半導體用靶材使用In-Ga-Zn類氧化物半導體用靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為250℃；壓力為0.4Pa；直流(DC)電源為0.5kW；在氧氣圍下、在氬氣圍下或在含有氬及氧的氣圍下。
接著，在將配置有基板的沉積室內的氣圍設定為氮或乾燥空氣的情況下，進行第一加熱處理。將第一加熱處理的溫度設定為400℃以上且750℃以下。藉由進行第一加熱處理，使第一氧化物半導體引起晶化，而使其成為第一結晶氧化物半導體。
雖然根據第一加熱處理的溫度而不同，但是，藉由進行第一加熱處理，從膜表面引起晶化，從膜表面向內部進行結晶生長，而得到c軸取向的結晶。藉由進行第一加熱 處理，較多鋅及氧聚集在膜表面，在其最外表面形成單層或多層的其上平面呈六角形的由鋅及氧構成的石墨烯的二維晶體，該結晶在膜厚度方向上生長並重疊而成為疊層。當提高加熱處理的溫度時，先從表面向內部再從內部向底部進行晶體生長。
藉由進行第一加熱處理，將基底層102中的氧擴散到基底層102與第一結晶氧化物半導體之間的介面或其附近(離介面有±5nm)，來降低第一結晶氧化物半導體的氧缺陷。因此，較佳的是，在基底層102中，基底層102中(塊(bulk)中)或第一結晶氧化物半導體與基底層102的介面存在超過化學計量比的含量的氧。
接著，在第一結晶氧化物半導體上形成厚於10nm的第二氧化物半導體。第二氧化物半導體藉由濺射法形成，並且將該成膜時的基板溫度設定為200℃以上且400℃以下。藉由將成膜時的基板溫度設定為200℃以上且400℃以下，在以與第一結晶氧化物半導體的表面上接觸的方式形成的氧化物半導體中發生前驅物(precursor)的排列，可以實現具有所謂秩序性。
在本實施例中，在如下條件下形成厚度為25nm的第二氧化物半導體：作為氧化物半導體用靶材使用In-Ga-Zn類氧化物半導體用靶材(In2O3：Ga2O3：ZnO=1：1：2[莫耳數比])；基板與靶材之間的距離為170mm；基板溫度為400℃；壓力為0.4Pa；直流(DC)電源為0.5kW；在氧氣圍下、在氬氣圍下或在含有氬及氧的氣圍下。
接著，藉由將配置有基板的沉積室內的氣圍設定為氮或乾燥空氣，進行第二加熱處理。將第二加熱處理的溫度設定為400℃以上且750℃以下。藉由進行第二加熱處理，形成第二結晶氧化物半導體。藉由在氮氣圍下、氧氣圍下或氮和氧的混合氣圍下進行第二加熱處理，實現第二結晶氧化物半導體的高密度化及缺陷數的減少。藉由進行第二加熱處理，以第一結晶氧化物半導體為晶核，結晶生長在膜厚度方向上，即從底部向內部進展，而形成第二結晶氧化物半導體。在此，第一結晶氧化物半導體與第二結晶氧化物半導體由同一元素構成的現象稱為同質生長(homo-growth)。另外，第一結晶氧化物半導體的元素與第二結晶氧化物半導體由至少一種以上的不同元素構成的現象稱為異質生長(hetero-growth)。
如上所述，在氧化物半導體的形成製程中，藉由調節沉積室的壓力、沉積室的洩漏率等來儘量抑制雜質的混入，從而可以抑制氫及水分等雜質混入到氧化物半導體中。氧化物半導體所含有的氫與結合於金屬元素的氧起反應而成水，同時在氫被脫離的格子(或者氫被脫離的部分)中形成缺陷。
因此，在氧化物半導體的形成製程中，藉由使雜質極少，可以減少氧化物半導體的缺陷。據此，藉由將由儘量去除雜質而實現高純度化的CAAC-OS構成的氧化物半導體用於通道區，對於電晶體的發射光時或BT試驗前後的臨界值電壓的變化量被降低，從而可以使電晶體具有穩定 的電特性。
另外，較佳的是，在進行第二加熱處理之後，在保持溫度的情況下切換為氧化氣圍，而進一步進行加熱處理。藉由在氧化氣圍下進行加熱處理，可以降低氧化物半導體中的氧缺陷。
另外，可以用於氧化物半導體的金屬氧化物的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。如上所述，藉由使用具有寬能隙的金屬氧化物，可以降低電晶體的截止電流。
另外，較佳的是，不接觸大氣地連續進行形成基底層102的製程到第二加熱處理的製程。形成基底層102的製程到進行第二加熱處理的製程在幾乎不包括氫及水分的氣圍(惰性氣圍、減壓氣圍、乾燥空氣氣圍等)下進行較佳，例如，採用水分的露點為-40℃以下，較佳為-50℃以下的乾燥氮氣圍。
接著，對由第一結晶氧化物半導體和第二結晶氧化物半導體構成的氧化物半導體的疊層進行加工來形成島狀的氧化物半導體層103(參照圖3A)。
作為氧化物半導體的加工，可以在氧化物半導體上形成所希望的形狀的掩模之後對該氧化物半導體進行蝕刻。上述掩模可以藉由光微影製程等的方法形成。或者，也可以使用噴墨法或印刷法等的方法形成掩模。
此外，氧化物半導體的蝕刻可以採用乾蝕刻法或濕蝕刻法。當然，也可以組合乾蝕刻法和濕蝕刻法而使用。
另外，根據上述製造方法而得到的第一結晶氧化物半導體及第二結晶氧化物半導體的特徵之一在於具有C軸取向。但是，第一結晶氧化物半導體及第二結晶氧化物半導體的結構既不是單晶結構又不是非晶結構，而具有包含C軸取向的結晶氧化物半導體(CAAC-OS)。
另外，不侷限於在第一結晶氧化物半導體上形成第二結晶氧化物半導體的雙層結構，也可以在形成第二結晶氧化物半導體之後反復進行用來形成第三結晶氧化物半導體的成膜和加熱處理的步驟來形成三層以上的疊層結構。
如氧化物半導體層103那樣，藉由將第一結晶氧化物半導體和第二結晶氧化物半導體的疊層用於電晶體，可以實現具有穩定的電特性和高可靠性的電晶體。
接著，在氧化物半導體層103上形成閘極絕緣層104。閘極絕緣層104可以使用選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氮化矽、氧化矽、氮氧化矽、氧氮化矽、氧化鉭、氧化鑭中的材料的單層或疊層。
另外，作為閘極絕緣層104，藉由使用如矽酸鉿(HfSiOx(x>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))、氧化鉿、氧化釔等的high-k材料，可以加厚物理上的閘極絕緣膜的厚度而不改變實質上的(例如，換算為氧化矽的)閘極絕緣層的厚度，從而可以降低閘極洩漏。再者，也可以採用high-k材料與氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁、氧化鎵中的任何一 種的疊層結構。閘極絕緣層104的厚度設定為1nm以上且300nm以下，較佳為5nm以上且50nm以下。藉由將閘極絕緣層104的厚度設定為5nm以上，可以降低閘極洩漏。
閘極絕緣層104使用濺射法、CVD法等形成。除了濺射法和電漿CVD法以外，還可以使用微波(例如頻率為2.45GHz)的高密度電漿CVD法形成閘極絕緣層104。另外，閘極絕緣層104不侷限於單層而可以採用不同的層的疊層。另外，閘極絕緣層104較佳為其接觸於氧化物半導體層103的部分含有氧的絕緣層，更佳為藉由加熱釋放出氧的氧化物絕緣層。例如，將氧化矽用於閘極絕緣層104，可以將氧擴散到氧化物半導體層103中並降低氧化物半導體層103中的氧缺陷，因而可以使電晶體的特性良好。
在本實施例所示的結構中，在基板上造成凹凸的結構物只有氧化物半導體層103，幾乎沒有閘極絕緣層104的臺階部分，因此可以降低起因於閘極絕緣層104的洩漏電流，還可以提高絕緣層104的耐壓。因而，即使將閘極絕緣層104減薄到5nm左右也可以使電晶體進行工作。另外，藉由減薄閘極絕緣層104，可以降低短通道效應，還可以提高電晶體的工作速度。
另外，在形成閘極絕緣層104之前，也可以藉由將氧化物半導體層103的表面暴露於氧、臭氧、一氧化二氮等氧化氣體的電漿，來將氧化物半導體層103的表面氧化而 降低氧缺陷。在本實施例中，作為閘極絕緣層104，在氧化物半導體層103上形成厚度為100nm的氧化矽。
接著，在閘極絕緣層104上使用濺射法、真空蒸鍍法或鍍敷法形成導電層，在該導電層上形成掩模，並對該導電層選擇性地進行蝕刻來形成閘極電極105。形成在導電層上的掩模藉由適當地使用印刷法、噴墨法、光微影法形成。閘極電極105具有接觸於閘極絕緣層104的閘極電極105a以及層疊在閘極電極105a上的閘極電極105b。
作為形成閘極電極105a的材料，使用如下物質較佳：含有氮的銦鎵鋅氧化物(In-Ga-Zn-O)；含有氮的銦錫氧化物(In-Sn-O)；含有氮的銦鎵氧化物(In-Ga-O)；含有氮的銦鋅氧化物(In-Zn-O)；含有氮的錫氧化物(Sn-O)；含有氮的銦氧化物(In-O)；金屬氮化物(InN、ZnN等)。
這種材料的功函數為5eV以上，較佳為5.5eV以上。藉由將閘極電極105a設置在閘極電極105b與閘極絕緣層104之間，並使閘極電極105a隔著閘極絕緣層104重疊於氧化物半導體層103，可以使電晶體的電特性的臨界值電壓向正方向漂移，從而可以實現所謂常截止的切換元件。例如，當將含有氮的In-Ga-Zn-O用於閘極電極105a時，使用其氮濃度至少高於氧化物半導體層103的氮濃度的In-Ga-Zn-O，明確而言，使用其氮濃度為7原子%以上的In-Ga-Zn-O。
作為形成閘極電極105b的材料，可以使用如下物質：選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬 (Mo)、鎢(W)、釹(Nd)、鈧(Sc)中的金屬元素；以上述金屬元素為成分的合金；組合上述金屬元素的合金；上述金屬元素的氮化物等。此外，也可以使用選自錳(Mn)、鎂(Mg)、鋯(Zr)、鈹(Be)中的一種或多種的金屬元素。
另外，閘極電極105b可以具有單層結構或兩層以上的疊層結構。例如可以舉出如下結構：使用含有矽的鋁的單層結構；在鋁上層疊有鈦的雙層結構；在氮化鈦上層疊有鈦的雙層結構；在氮化鈦上層疊有鎢的雙層結構；在氮化鉭上層疊有鎢的雙層結構；在Cu-Mg-Al合金上層疊有Cu的雙層結構；在鈦上層疊有鋁，且在其上形成有鈦的三層結構。
另外，閘極電極105b也可以使用如下具有透光性的導電性材料：銦錫氧化物；含有氧化鎢的銦氧化物；含有氧化鎢的銦鋅氧化物；含有氧化鈦的銦氧化物；含有氧化鈦的銦錫氧化物；銦鋅氧化物；添加有氧化矽的銦錫氧化物等。此外，也可以採用上述具有透光性的導電性材料和上述金屬元素的疊層結構。
在本實施例中，作為閘極電極105a使用含有氮的銦鎵鋅氧化物。另外，作為閘極電極105b使用在氮化鈦上層疊有鎢的雙層結構(參照圖3B)。另外，當將所形成的閘極電極105的端部形成為錐形時，可以提高在後面形成的層的覆蓋性，所以是較佳的。
接著，利用自對準製程形成源極區103a及汲極區103b。明確而言，將閘極電極105用作掩模藉由離子摻雜 法或離子植入法將摻雜物106添加到氧化物半導體層103中。作為摻雜物106可以使用氮(N)或磷(P)等第15族(第5B族)元素中的一種或多種的元素。
另外，由於閘極電極105用作掩模，因此氧化物半導體層103的與閘極電極105重疊的區域沒有被添加摻雜物106，並且該區域成為通道形成區103c。
添加有摻雜物106的源極區103a及汲極區103b成為n型氧化物半導體，所以與通道形成區103c相比，其電阻率降低。因此，源極區103a及汲極區103b的電阻值變低，所以可以使電晶體100進行高速工作。再者，藉由使用自對準製程幾乎不使源極區103a及汲極區103b與閘極電極105重疊，可以降低寄生電容，從而可以進一步使電晶體100進行高速工作。
另外，也可以藉由如下步驟形成源極區103a及汲極區103b：將閘極電極105用作掩模，並去除成為源極區及汲極區的氧化物半導體層103上的閘極絕緣層104來露出氧化物半導體層103；並且，對被露出的氧化物半導體層103添加摻雜物106。當去除氧化物半導體層103上的閘極絕緣層104時，以氧化物半導體層103不容易被蝕刻的條件進行去除。
當對被露出的氧化物半導體層103添加摻雜物106時，不僅可以藉由離子摻雜法或離子植入法來進行添加，還可以在含有所添加的元素的氣體氣圍下產生電漿，來對氧化物半導體層103的被露出的部分進行電漿處理來進行 添加。此時，較佳的是，對基板101施加偏壓。藉由增大施加到基板的偏壓，可以對氧化物半導體層103更深地添加摻雜物106。作為上述產生電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備或高密度電漿CVD體裝置等。
然而，如果藉由電漿處理進行添加，則氧化物半導體有可能被蝕刻而被減薄。因此，當對被露出的氧化物半導體層103添加摻雜物106時，藉由離子摻雜法或離子植入法來進行添加較佳。
另外，當去除成為源極區103a及汲極區103b的氧化物半導體層103上的閘極絕緣層104時，有可能該部分的氧化物半導體也同時被蝕刻，而源極區103a及汲極區103b的厚度減薄。結果，源極區103a及汲極區103b的電阻增大，此外，伴隨薄層化的過蝕刻所帶來的不良品的發生率也容易增加。
當採用氧化物半導體層103與閘極絕緣層104的選擇比沒有足夠大的乾蝕刻法時，上述現象變得明顯。一般而言，為了製造通道長度短的電晶體，需要採用加工精度低的乾蝕刻，因此容易導致源極區及汲極區的薄層化。
當然，如果氧化物半導體層103具有足夠的厚度則不成問題，但是當將通道長度形成為200nm以下時，在防止短通道效應的觀點上，需要將成為通道的部分的氧化物半導體層的厚度為20nm以下，較佳為10nm以下。在對這種較薄的氧化物半導體進行處理時，上述薄層化不是較佳的。
因此，當藉由離子摻雜法或離子植入法對氧化物半導體層103添加摻雜物106時，較佳的是，在殘留閘極絕緣層104的情況下進行添加，而不使氧化物半導體層103露出。藉由以穿過閘極絕緣層104的方式將摻雜物106添加到氧化物半導體層103中，可以減輕氧化物半導體層103受到的過度的損傷。此外，由於還可以保持氧化物半導體層103和閘極絕緣層104的介面的清潔狀態，因此電晶體的特性和可靠性得到提高。此外，還可以容易控制摻雜物106的添加深度(添加區域)，而可以將摻雜物106準確地添加到氧化物半導體層103中。
在本實施例中，作為摻雜物106使用氮(N)，藉由離子植入法以穿過閘極絕緣層104的方式將氮添加到氧化物半導體層103中。另外，將藉由添加氮來形成的源極區103a及汲極區103b中的氮濃度設定為5×1019atoms/cm3以上，1×1022atoms/cm3以下，較佳為1×1020atoms/cm3以上，低於7原子%(參考圖3C)。
接著，在如下條件下進行加熱處理：在減壓氣圍下、在氮或稀有氣體等的惰性氣體氣圍下、在氧氣體氣圍下或在超乾燥空氣(使用CRDS(光腔衰蕩光譜法)方式的露點計進行測定時的水分量為20ppm(露點換算為-55℃)以下，較佳為1ppm以下，更佳為10ppb以下的空氣)氣圍下，將溫度設定為300℃以上且600℃以下。在本實施例中，使用加熱處理裝置之一的電爐，在氮氣圍下以450℃進行1小時的加熱處理。
注意，加熱處理裝置不侷限於電爐，也可以具備利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用從鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等的燈發射的光(電磁波)的輻射來對被處理物進行加熱的裝置。GRTA裝置是使用高溫氣體進行加熱處理的裝置。作為高溫氣體使用不因加熱處理而與被處理物產生反應的惰性氣體，諸如氬等稀有氣體或氮等。
例如，作為加熱處理，也可以進行如下GRTA：即將基板移動而放入加熱到高溫的惰性氣體中，在加熱幾分鐘之後，將基板移動而從加熱到高溫的惰性氣體中取出。
當在氮或稀有氣體等的惰性氣體氣圍下或在超乾燥空氣氣圍下進行加熱處理時，較佳的是，不使這種氣圍含有水、氫等。另外，較佳的是，將添加到加熱處理裝置中的氮、氧或稀有氣體的純度設定為6N(99.9999%)以上，設定為7N(99.99999%)以上較佳(即，將雜質濃度設定為1ppm以下，設定為0.1ppm以下較佳)。
藉由進行上述加熱處理，可以使源極區103a及汲極區103b具有纖鋅礦型晶體結構。此外，也可以使低濃度區103d及低濃度區103e具有纖鋅礦型晶體結構。另外，只要在添加摻雜物106後，任何時候都可以進行上述加熱 處理。
此外，當使用離子摻雜法或離子植入法等添加摻雜物106時，藉由在對基板進行加熱的情況下進行添加，可以實現纖鋅礦型晶體結構，而不進行後面的加熱處理。
接著，藉由濺射法、CVD法等以覆蓋氧化物半導體層103及閘極電極105的方式形成絕緣層107及絕緣層108。絕緣層107及絕緣層108可以使用選自氮化鋁、氧化鋁、氮氧化鋁、氧氮化鋁、氮化矽、氧化矽、氮氧化矽或氧氮化矽中的材料來形成。
絕緣層107及絕緣層108的厚度為50nm以上，較佳為200nm以上且500nm以下。在本實施例中，作為絕緣層107形成厚度為300nm的氧化矽，並且作為絕緣層108形成厚度為100nm的氧化鋁。
絕緣層108使用氮化矽或氧化鋁形成較佳，以便防止從外部雜質等侵入。在本實施例中，作為絕緣層108形成厚度為100nm的氧化鋁(參照圖3D)。另外，也可以省略絕緣層107和絕緣層108中的一方或兩者。
在形成絕緣層108之後，根據需要可以在幾乎不含有氫或水分的氣圍下(氮氣圍、氧氣圍、乾燥空氣氣圍(例如，水分的露點為-40℃以下，較佳為-60℃以下)等)進行加熱處理(溫度範圍為150℃以上且650℃以下，較佳為200℃以上且500℃以下)。
接著，藉由在絕緣層108上形成掩模，使用該掩模對閘極絕緣層104、絕緣層107、絕緣層108的一部分選擇 性地進行蝕刻，使源極區103a及汲極區103b的一部分露出，來形成接觸孔109(參照圖4A)。
接著，藉由在絕緣層108上形成導電層，在該導電層上形成掩模，對該導電層選擇性地進行蝕刻來形成源極電極110a及汲極電極110b(參照圖4B)。用來形成源極電極110a及汲極電極110b的導電層可以使用與閘極電極105b相同的材料。
在本實施例中，作為用來形成源極電極110a及汲極電極110b的導電層，使用在Cu-Mg-Al合金上層疊有Cu的導電層。藉由以與絕緣層108接觸的方式形成Cu-Mg-Al合金材料，可以提高導電層的密合性。
另外，電晶體100的通道長度相當於圖1B中的夾持在源極區103a和汲極區103b之間的通道形成區103c的長度。此外，電晶體100的通道長度大致相等於閘極電極105的寬度。
藉由如上製程，即使使電晶體微型化而縮小通道長度，也可以製造電特性好且可靠性高的使用氧化物半導體的電晶體100。
電晶體140具有氧化物半導體層103中的低濃度區103d及低濃度區103e。藉由對電晶體100的製程追加側壁111的製程，並將對氧化物半導體層103添加摻雜物106的製程分為多次進行，可以形成電晶體140。
低濃度區103d及低濃度區103e可以藉由利用將閘極電極105用作掩模的自對準製程形成。明確而言，在形成 閘極電極105之後，將該閘極電極105用作掩模，使用與電晶體100同樣的方法將摻雜物106添加到氧化物半導體層103中(也稱為第一摻雜製程)。作為藉由第一摻雜製程添加到氧化物半導體層103中的摻雜物106，可以使用與電晶體100中使用的摻雜物106相同的元素。在第一摻雜製程中，以使氧化物半導體層103中的摻雜物106的濃度為5×1018atoms/cm3以上且低於5×1019atoms/cm3的方式進行添加。
接著，在閘極電極105的側面上形成側壁111。側壁111可以藉由已知的方法來形成。
接著，將閘極電極105及側壁111用作掩模，將摻雜物106添加到氧化物半導體層103中(也稱為第二摻雜製程)。作為藉由第二摻雜製程添加到氧化物半導體層103中的摻雜物106，可以使用與電晶體100中使用的摻雜物106相同的元素。在第二摻雜製程中，將氧化物半導體層103中的摻雜物106的濃度為5×1019atoms/cm3以上且1×1022atoms/cm3以下，較佳為1×1020atoms/cm3以上且低於7原子%。
藉由如上製程，可以將源極區103a、汲極區103b、低濃度區103d以及低濃度區103e形成在電晶體140中。與源極區103a及汲極區103b相比，低濃度區103d及低濃度區103e的摻雜物濃度低，而且其電阻率高。
藉由設置低濃度區103d及低濃度區103e，可以抑制電晶體特性的劣化或因短通道效應而導致的臨界值電壓的 負漂移，而可以製造可靠性更高的電晶體。
另外，電晶體140的通道長度相當於圖2B中的夾持在低濃度區103d和低濃度區103e之間的通道形成區103c的長度。此外，電晶體140的通道長度大致相等於閘極電極105的寬度。
本實施例可以與其他實施例適當地組合而實施。
實施例2
在本實施例中，說明具有與實施例1所公開的電晶體不同的結構的電晶體的一個例子。
圖5A是說明電晶體150的結構的俯視圖，圖5B是說明沿圖5A的虛線C1-C2所示的部分的疊層結構的剖面圖。另外，在圖5A中，基板和絕緣層未圖示。
圖5B所示的電晶體150與實施例1所示的電晶體100的不同點在於源極電極110a及汲極電極110b的疊層位置。在電晶體150中，在基底層102上形成有源極電極110a及汲極電極110b，並且在基底層102、源極電極110a以及汲極電極110b上形成有氧化物半導體層103。
由於電晶體150採用源極電極110a及汲極電極110b不藉由接觸孔109而連接到氧化物半導體層103的源極區103a及汲極區103b的結構，因此可以容易增大接觸面積，還可以容易降低接觸電阻。
另外，電晶體150的通道長度相當於圖5B中的夾持在源極區103a和汲極區103b之間的通道形成區103c的 長度。此外，電晶體150的通道長度大致相等於閘極電極105的寬度。
圖6A和圖6B所示的電晶體160在電晶體150的基礎上還具有閘極電極105的側面上的側壁111以及氧化物半導體層103的重疊於側壁111的區域中的低濃度區103d及低濃度區103e。低濃度區103d設置在通道形成區103c和源極區103a之間，低濃度區103e設置在通道形成區103c和汲極區103b之間。圖6A是說明電晶體160的結構的俯視圖，圖6B是說明沿圖6A的虛線D1-D2所示的部分的疊層結構的剖面圖。
藉由在氧化物半導體層103中設置低濃度區103d或低濃度區103e，可以緩和在通道形成區103c與源極區103a或汲極區103b之間產生的電場，而可以減輕電晶體特性的劣化。尤其是，在通道形成區103c與汲極區103b之間產生的電場的緩和對減輕電晶體特性的劣化有效。此外，藉由設置低濃度區103d或低濃度區103e，可以抑制伴隨電晶體的微型化的短通道效應。
另外，電晶體160的通道長度相當於圖6B中的夾持在低濃度區103d和低濃度區103e之間的通道形成區103c的長度。此外，電晶體160的通道長度大致相等於閘極電極105的寬度。
圖7A所示的電晶體170是底閘結構的電晶體的一個模式。
圖7A示出電晶體170的剖面結構。在電晶體170 中，在基板101上形成有閘極電極105，在閘極電極105上形成有閘極絕緣層104。閘極電極105具有在閘極電極105b上層疊有閘極電極105a的結構。還可以在基板101和閘極電極105之間設置實施例1所說明的基底層。
另外，在閘極絕緣層104上形成有氧化物半導體層103，並且在氧化物半導體層103上形成有通道保護層112、源極電極110a以及汲極電極110b。氧化物半導體層103具有重疊於通道保護層112的通道形成區103c、電連接於源極電極110a的源極區103a以及電連接於汲極電極110b的汲極區103b。
通道保護層112可以使用與閘極絕緣層104同樣的材料及方法來形成。將通道保護層112的厚度設定為10nm以上且500nm以下較佳，為100nm以上且300nm以下更佳。
源極區103a及汲極區103b可以藉由將通道保護層112用作掩模，與電晶體100同樣形成。
另外，在通道保護層112、源極電極110a以及汲極電極110b上形成有絕緣層108。絕緣層108也可以是多個絕緣層的疊層。
另外，電晶體170的通道長度相當於圖7A中的夾持在源極區103a和汲極區103b之間的通道形成區103c的長度。此外，電晶體170的通道長度大致相等於通道保護層112的寬度。
圖7B示出電晶體180的剖面結構。電晶體180具有 在電晶體100上設置有背閘極電極115及絕緣層113的結構。在電晶體180中，基底層102上形成有背閘極電極115，並且在背閘極電極115上形成有絕緣層113。另外，電晶體180的氧化物半導體層103隔著絕緣層113重疊於背閘極電極115。
背閘極電極115以由閘極電極105與背閘極電極115夾持氧化物半導體層103的通道形成區103c的方式配置。背閘極電極115由導電層形成，並且可以使其發揮與閘極電極105同樣的功能。另外，藉由使背閘極電極115的電位變化，可以使電晶體的臨界值電壓變化。
背閘極電極115可以使用與閘極電極105b同樣的材料及方法形成。此外，可以在背閘極電極115和絕緣層113之間設置與閘極電極105a相同的層。
絕緣層113可以使用與閘極絕緣層104同樣的材料及方法形成。此外，也可以不形成基底層102而將絕緣層113兼作基底層102。
另外，電晶體180的通道長度相當於圖7B中的夾持在源極區103a和汲極區103b之間的通道形成區103c的長度。此外，電晶體180的通道長度大致相等於閘極電極105的寬度。
本實施例可以與其他實施例適當地組合而實施。
實施例3
在本實施例中，說明實施例1所示以外的由CAAC- OS構成的氧化物半導體膜的製造方法。
首先，在基底層102上形成厚度為1nm以上且50nm以下的氧化物半導體膜。
成膜時的基板溫度為150℃以上且450℃以下，較佳為200℃以上且350℃以下。藉由在將基板加熱到150℃以上且450℃以下，較佳為加熱到200℃以上且350℃以下的情況下進行成膜，可以防止水分(包括氫)等混入到膜中。此外，還可以形成具有結晶性的氧化物半導體膜的CAAC-OS。
再者，較佳的是，在形成氧化物半導體後，藉由對基板101進行加熱處理，在使氧化物半導體更加釋放氫的同時，將包含在基底層102中的氧的一部分擴散到氧化物半導體中和基底層102中的氧化物半導體的介面附近。另外，藉由進行該加熱處理，可以形成具有結晶性更高的CAAC-OS的氧化物半導體。
較佳的是，將該加熱處理的溫度設定為在使氧化物半導體釋放氫的同時，釋放包含在基底層102中的氧的一部分並將其擴散到氧化物半導體中的溫度。典型的溫度為200℃以上且低於基板101的應變點，較佳為250℃以上且450℃以下。藉由將氫擴散到氧化物半導體中，可以降低氧化物半導體中的氧缺陷。
此外，該加熱處理可以使用RTA(快速熱退火Rapid Thermal Anneal)裝置。藉由使用RTA裝置，只要在短時間內，可以以基板的應變點以上的溫度進行加熱處理。因 此，可以縮短形成結晶區的比率高於非晶區的氧化物半導體的時間。
加熱處理可以在惰性氣體氣圍下進行，典型地，該加熱處理在氦、氖、氬、氙、氪等稀有氣體氣圍下，或者氮氣圍下進行較佳。此外，也可以在氧氣圍下或在減壓氣圍下進行。將處理時間設定為3分鐘至24小時。隨著處理時間的延長，可以提高相對於非晶區的結晶區的比率，但是超過24小時的加熱處理會降低生產效率，所以不是較佳的。
藉由上述方法，可以形成由CAAC-OS構成的氧化物半導體。
本實施例可以與其他實施例適當地組合而實施。
實施例4
在本實施例中，使用能帶圖說明對於實施例1及實施例2所示的使用氧化物半導體的電晶體的電特性的影響。
圖8是具有與圖1A和圖1B所示的電晶體100同等的結構的電晶體的剖面圖。圖9A和圖9B示出沿圖8所示的X1-X2的剖面的能帶圖(示意圖)。並且，圖9B示出將源極和汲極之間的電壓設定為等電位(VD=0V)的情況。圖8所示的電晶體包括：具有第一氧化物半導體區(稱為OS1)及一對第二氧化物半導體區(稱為OS2)的氧化物半導體層；以及源極電極及汲極電極(稱為金屬(metal))。
圖8所示的電晶體的通道形成區由OS1形成。該OS1 由一種氧化物半導體構成：即藉由從膜中儘量去除、脫離水分(包括氫)等雜質來實現高純度化，且藉由降低膜中的氧缺陷來實現本徵(i型)或無限趨近於本徵的氧化物半導體。由此，可以使費米能階(Ef)成為本徵費米能階(Ei)同等的能階。
此外，圖8所示的電晶體的源極區及汲極區由一對OS2形成。該OS2藉由如下步驟形成：與OS1同樣，藉由從膜中儘量去除、脫離水分(包括氫)等雜質而實現高純度化，並藉由降低膜中的氧缺陷，來實現本徵(i型)或無限趨近於本徵的氧化物半導體；然後，對該氧化物半導體添加選自氮、磷或砷等第15族元素中的至少一種的元素。藉由上述步驟，可以使OS2的載子密度高於OS1，從而其費米能階的位置接近於傳導帶。
圖9A示出真空能階(稱為Evac)、第一氧化物半導體區(稱為OS1)、第二氧化物半導體區(稱為OS2)以及源極電極和汲極電極(metal)的帶結構的關係。其中，IP表示電離電位，Ea表示電子親和力，Eg表示能隙，並且Wf表示功函數。另外，Ec表示傳導帶的下端，Ev表示價帶的上端，並且Ef表示費米能階。注意，關於各符號的末尾的記號，1表示OS1，2表示OS2，並且m表示金屬(metal)。在此，作為金屬(metal)假設Wf_m為4.1eV的物質(鈦等)。
OS1是實現i型或實際上實現i型化的氧化物半導體，由於其載子密度極低，因此Ef_1大致位於Ec和Ev 的中間。此外，OS2是載子密度高的n型氧化物半導體，因此Ec_2和Ef_2大致一致。
一般地，由OS1表示的氧化物半導體的能隙(Eg)為3.15eV，電子親和力(Ea)為4.3eV。在由OS2表示的氧化物半導體中，根據摻雜物的添加量可以使其能隙(Eg)低於3.15。另外，在該情況下，電離電位幾乎沒有變化，結果電子親和力及功函數變大。圖9A和圖9B示出OS2的Eg比OS1的Eg小的情況(即Eg_1>Eg_2)。
如圖9B所示，當通道形成區的OS1與源極區及汲極區的OS2接觸時，載子產生移動，以使費米能階趨向一致，於是，OS1的能帶邊緣彎曲。再者，當OS2與源極電極及汲極電極的金屬(metal)接觸時，載子也產生移動，以使費米能階趨向一致，於是，OS2的能帶邊緣彎曲。
如上所述，藉由在成為通道形成區的OS1與成為源極電極及汲極電極的金屬(metal)之間形成n型的氧化物半導體的OS2，可以使氧化物半導體與金屬之間的接觸成為歐姆接觸，此外，還可以降低接觸電阻。結果可以提高電晶體的導通電流。另外，由於可以使OS1的能帶邊緣的彎曲平緩，因而可以抑制電晶體的短通道效應。
本實施例可以與其他實施例適當地組合而實施。
實施例5
圖10A示出構成半導體裝置的記憶元件(以下也稱為儲存單元)的電路圖的一個例子。儲存單元由將氧化物半 導體以外的材料用於通道形成區的電晶體1160及將氧化物半導體用於通道形成區的電晶體1162構成。
將氧化物半導體用於通道形成區的電晶體1162可以根據實施例1製造。
如圖10A所示，電晶體1160的閘極電極與電晶體1162的源極電極和汲極電極中的一方電連接。另外，第一佈線(1st Line：也稱為源極線)與電晶體1160的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體1160的汲極電極電連接。另外，第三佈線(3rd Line：也稱為第一信號線)與電晶體1162的源極電極和汲極電極中的另一方電連接，第四佈線(4th Line：也稱為第二信號線)與電晶體1162的閘極電極電連接。
由於將氧化物半導體以外的材料例如單晶矽用於通道形成區的電晶體1160可以進行充分的高速工作，所以藉由使用電晶體1160可以進行高速的儲存內容的讀出等。此外，將氧化物半導體用於通道形成區的電晶體1162具有其截止電流比電晶體1160小的特徵。因此，藉由使電晶體1162成為截止狀態，可以在極長時間保持電晶體1160的閘極電極的電位。
藉由有效地利用能夠保持閘極電極的電位的特徵，可以如下所述那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入及保持進行說明。首先，藉由將第四佈線的電位設定為使電晶體1162成為導通狀態的電位，使電晶體1162成為導通狀態。由此，將第三佈線的 電位施加到電晶體1160的閘極電極(寫入)。然後，藉由將第四佈線的電位設定為使電晶體1162成為截止狀態的電位，使電晶體1162成為截止狀態，而保持電晶體1160的閘極電極的電位(保持)。
因為電晶體1162的截止電流比電晶體1160小，所以在長時間保持電晶體1160的閘極電極的電位。例如，在電晶體1160的閘極電極的電位為使電晶體1160成為導通狀態的電位的情況下，在長時間保持電晶體1160的導通狀態。另外，在電晶體1160的閘極電極的電位為使電晶體1160成為截止狀態的電位的情況下，在長時間保持電晶體1160的截止狀態。
接著，對資訊的讀出進行說明。如上所述，當在保持電晶體1160的導通狀態或截止狀態的狀態下將指定的電位(低電位)施加到第一佈線時，第二佈線的電位根據電晶體1160的導通狀態或截止狀態而取不同的值。例如，在電晶體1160處於導通狀態的情況下，第二佈線的電位相對於第一佈線的電位降低。另外，在電晶體1160處於截止狀態的情況下，第二佈線的電位不發生變化。
如上所述，藉由在保持資訊的狀態下對第二佈線的電位和指定的電位進行比較，可以讀出資訊。
接著，對資訊的改寫進行說明。資訊的改寫與上述資訊的寫入和保持同樣地進行。換言之，藉由將第四佈線的電位設定為使電晶體1162成為導通狀態的電位，使電晶體1162成為導通狀態。由此，對電晶體1160的閘極電極 施加第三佈線的電位(有關新的資訊的電位)。然後，藉由將第四佈線的電位設定為使電晶體1162成為截止狀態的電位，使電晶體1162成為截止狀態，而處於保持新的資訊的狀態。
如上所述，根據所公開的發明的儲存單元可以藉由再次進行資訊的寫入而直接改寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，並且，可以抑制起因於擦除工作的工作速度的降低。就是說，可以實現具有儲存單元的半導體裝置的高速工作。
此外，圖10B示出應用圖10A的儲存單元的電路圖的一個例子。
圖10B所示的儲存單元1100包括第一佈線SL(源極線)、第二佈線BL(位元線)、第三佈線S1(第一信號線)、第四佈線S2(第二信號線)、第五佈線WL(字線)、電晶體1164(第一電晶體)、電晶體1161(第二電晶體)以及電晶體1163(第三電晶體)。在電晶體1164及電晶體1163中，將氧化物半導體以外的材料用於通道形成區，在電晶體1161中，將氧化物半導體用於通道形成區。
在此，電晶體1164的閘極電極與電晶體1161的源極電極和汲極電極中的一方電連接。另外，第一佈線SL與電晶體1164的源極電極電連接，並且電晶體1164的汲極電極與電晶體1163的源極電極電連接。另外，第二佈線BL與電晶體1163的汲極電極電連接，第三佈線S1與電晶體1161的源極電極和汲極電極中的另一方電連接，第 四佈線S2與電晶體1161的閘極電極電連接，並且第五佈線WL與電晶體1163的閘極電極電連接。
以下，具體說明電路的工作。
在將資料寫入到儲存單元1100時，將第一佈線SL設定為0V，將第五佈線WL設定為0V，將第二佈線BL設定為0V，並且將第四佈線S2設定為2V。在寫入資料“1”時，將第三佈線S1設定為2V，而在寫入資料“0”時，將第三佈線S1設定為0V。此時，電晶體1163處於截止狀態，電晶體1161處於導通狀態。另外，在資料寫入結束時，在第三佈線S1的電位變化之前，將第四佈線S2設定為0V，而使電晶體1161處於截止狀態。
其結果是，在寫入資料“1”之後，連接到電晶體1164的閘極電極的節點(以下，稱為節點A)的電位成為2V左右，而在寫入資料“0”之後，節點A的電位成為0V左右。在節點A中儲存根據第三佈線S1的電位的電荷，電晶體1161的截止電流比將單晶矽用於通道形成區的電晶體小，從而在長時間保持電晶體1164的閘極電極的電位。
接著，在從儲存單元讀出資料時，將第一佈線SL設定為0V，將第五佈線WL設定為2V，將第四佈線S2設定為0V，並且將第三佈線S1設定為0V，使連接於第二佈線BL的讀出電路處於工作狀態。此時，電晶體1163處於導通狀態，電晶體1161處於截止狀態。
在資料為“0”，即節點A大約處於0V的狀態下， 電晶體1164處於截止狀態，因此第二佈線BL與第一佈線SL之間的電阻處於高電阻狀態。另一方面，在資料為“1”，即節點A處於2V左右的狀態下，電晶體1164處於導通狀態，因此第二佈線BL與第一佈線SL之間的電阻處於低電阻狀態。在讀出電路中可以根據儲存單元的電阻狀態的不同而讀出資料“0”或“1”。另外，雖然在寫入時將第二佈線BL設定為0V，但是也可以使第二佈線處於浮動狀態或充電到高於0V的電位。雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線處於浮動狀態或充電到高於0V的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體1164處於截止狀態且在資料為“1”時使電晶體1164處於導通狀態的方式、在寫入時使電晶體1161處於導通狀態且在寫入時以外使電晶體1161處於截止狀態的方式以及在讀出時電晶體1163處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
在本實施例中，為了清楚地理解而說明了最小儲存單位(1位元)的儲存單元，但是儲存裝置的結構不侷限於此。也可以藉由適當地連接多個儲存單元而構成更高度的半導體裝置。例如，可以使用多個上述儲存單元而構成NAND型或NOR型的半導體裝置。佈線的結構也不侷限於圖10A或圖10B，而可以適當地進行改變。
圖11示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的方塊電路圖。
圖11所示的半導體裝置包括：m個第五佈線及第四佈線；n個第二佈線及第三佈線；將多個儲存單元1100(1、1)至1100(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣狀的儲存單元陣列1110；以及週邊電路如第二佈線及第三佈線的佈線驅動電路1111、第四佈線及第五佈線的佈線驅動電路1113以及讀出電路1112。作為其他週邊電路，也可以設置有刷新電路等。
作為各儲存單元，以儲存單元1100(i、j)為典型例進行考慮。在此，儲存單元1100(i、j)(i為1以上且m以下的整數，j為1以上且n以下的整數)分別連接於第二佈線BL(j)、第三佈線S1(j)、第五佈線WL(i)、第四佈線S2(i)以及第一佈線。將第一佈線電位Vs施加到第一佈線。另外，第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)連接於第二佈線及第三佈線的佈線驅動電路1111及讀出電路1112，而第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)連接於第四佈線及第五佈線的佈線驅動電路1113。
以下，說明圖11所示的半導體裝置的工作。在本結構中，按每個列進行寫入及讀出。
在對第i列的儲存單元1100(i、1)至1100(i、n)進行寫入時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為0V，將第二佈線BL(1)至BL(n)設定為0V，並且將第四佈線S2(i)設定為2V。此時，電晶體1161成 為導通狀態。在寫入資料“1”的行中將第三佈線S1(1)至S1(n)設定為2V，而在寫入資料“0”的行中將第三佈線S1(1)至S1(n)設定為0V。另外，在資料寫入結束時，在第三佈線S1(1)至S1(n)的電位變化之前將第四佈線S2(i)設定為0V，而使電晶體1161處於截止狀態。另外，將所未選擇的第五佈線WL設定為0V，並且將所未選擇的第四佈線S2設定為0V。
其結果是，在寫入有資料“1”的儲存單元中，與電晶體1164的閘極電極連接的節點(以下稱為節點A)的電位成為2V左右，而在寫入有資料“0”的儲存單元中，節點A的電位成為0V左右。另外，未選擇的儲存單元的節點A的電位不變。
在進行第i列的儲存單元1100(i、1)至1100(i、n)的讀出時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為2V，將第四佈線S2(i)設定為0V，將第三佈線S1(1)至S1(n)設定為0V，並使連接於第二佈線BL(1)至BL(n)的讀出電路處於工作狀態。在讀出電路中例如可以根據儲存單元的電阻狀態的不同而讀出資料“0”或“1”。另外，將所未選擇的第五佈線WL設定為0V，並且將所未選擇的第四佈線S2設定為0V。另外，雖然在寫入時將第二佈線BL設定為0V，但是也可以使第二佈線BL處於浮動狀態或充電到0V以上的電位。雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體1164處於截止狀態且在資料為“1”時使電晶體1164處於導通狀態的方式、在寫入時使電晶體1161處於導通狀態且在寫入時以外使電晶體1161處於截止狀態的方式以及在讀出時電晶體1163處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
本實施例可以與其他實施例適當地組合而實施。
實施例6
在本實施例中示出具有電容元件的儲存單元的電路圖的一個例子。圖12A所示的儲存單元1170包括第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體1171(第一電晶體)、電晶體1172(第二電晶體)以及電容元件1173。在電晶體1171中將氧化物半導體以外的材料用於通道形成區，而在電晶體1172中，將氧化物半導體用於通道形成區。
在此，電晶體1171的閘極電極、電晶體1172的源極電極和汲極電極中的一方以及電容元件1173的一方的電極是電連接著的。另外，第一佈線SL與電晶體1171的源極電極電連接，第二佈線BL與電晶體1171的汲極電極電連接，第三佈線S1與電晶體1172的源極電極和汲極電極中的另一方電連接，第四佈線S2與電晶體1172的閘極 電極電連接，並且第五佈線WL與電容元件1173的另一方的電極電連接。
以下，具體說明電路的工作。
在將資料寫入到儲存單元1170時，將第一佈線SL設定為0V，將第五佈線WL設定為0V，將第二佈線BL設定為0V，並且將第四佈線S2設定為2V。在寫入資料“1”時，將第三佈線S1設定為2V，在寫入資料“0”時，將第三佈線S1設定為0V。此時，電晶體1172成為導通狀態。另外，在資料寫入結束時，在第三佈線S1的電位變化之前，將第四佈線S2設定為0V，而使電晶體1172處於截止狀態。
其結果是，在寫入資料“1”之後，連接到電晶體1171的閘極電極的節點(以下，稱為節點A)的電位成為大約2V，而在寫入資料“0”之後，節點A的電位成為0V左右。
在從儲存單元1170讀出資料時，將第一佈線SL設定為0V，將第五佈線WL設定為2V，將第四佈線S2設定為0V，並且將第三佈線S1設定為0V，使連接於第二佈線BL的讀出電路處於工作狀態。此時，電晶體1172處於截止狀態。
以下，說明將第五佈線WL設定為2V時的電晶體1171的狀態。用來決定電晶體1171的狀態的節點A的電位取決於第五佈線WL與節點A之間的電容C1和電晶體1171的閘極與源極及汲極之間的電容C2。
另外，雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。
關於寫入時的第三佈線S1的電位，在寫入後電晶體1172處於截止狀態且在第五佈線WL的電位為0V時電晶體1171處於截止狀態的範圍分別選擇資料“1”或資料“0”的電位，即可。關於讀出時的第五佈線WL的電位，以在資料“0”時電晶體1171處於截止狀態而在資料“1”時電晶體1171處於導通狀態的方式選擇電位，即可。另外，電晶體1171的臨界值電壓也只是一個例子。只要在不改變上述電晶體1171的狀態的範圍，就可以採用任何臨界值。
此外，使用圖12B說明使用儲存單元的NOR型半導體儲存裝置的例子，該儲存單元包括具有第一閘極電極及第二閘極電極的選擇電晶體以及電容元件。
圖12B所示的根據本發明的一個實施例的半導體裝置具備儲存單元陣列，該儲存單元陣列具有排列為I列(I為2以上的自然數)和J行(J為自然數)的矩陣狀的多個儲存單元。
圖12B所示的儲存單元陣列具有：排列為i列(i為3以上的自然數)和j行(j為3以上的自然數)的矩陣狀的多個儲存單元1180；i個字線WL(字線WL_1至字線WL_i)；i個電容線CL(電容線CL_1至電容線CL_i)；i個 閘極線BGL(閘極線BGL_1至閘極線BGL_i)；j個位元線BL(位元線BL_1至位元線BL_j)；以及源極線SL。
再者，多個儲存單元1180的每一個(也稱為儲存單元1180(M，N)(但是，M為1以上且i以下的自然數，N為1以上且j以下的自然數))具備電晶體1181(M，N)、電容元件1183(M，N)以及電晶體1182(M，N)。
此外，在半導體儲存裝置中，電容元件由第一電容電極、第二電容電極以及重疊於第一電容電極及第二電容電極的介電層構成。在電容元件中根據施加到第一電容電極與第二電容電極之間的電壓積累電荷。
電晶體1181(M，N)為n通道型電晶體，並具有源極電極、汲極電極、第一閘極電極以及第二閘極電極。此外，在本實施例的半導體儲存裝置中，電晶體1181不一定需要為n通道型電晶體。
電晶體1181(M，N)的源極電極和汲極電極中的一方與位元線BL_N連接，電晶體1181(M，N)的第一閘極電極與字線WL_M連接，電晶體1181(M，N)的第二閘極電極與閘極線BGL_M連接。藉由採用電晶體1181(M，N)的源極電極和汲極電極中的一方與位元線BL_N連接的結構，可以在每個儲存單元選擇性地讀出資料。
電晶體1181(M，N)在儲存單元1180(M，N)中具有選擇電晶體的功能。
作為電晶體1181(M，N)，可以使用將氧化物半導體用於通道形成區的電晶體。
電晶體1182(M，N)為P通道型電晶體。此外，在本實施例的半導體儲存裝置中，電晶體1182不一定需要為P通道型電晶體。
電晶體1182(M，N)的源極電極和汲極電極中的一方與源極線SL連接，電晶體1182(M，N)的源極電極和汲極電極中的另一方與位元線BL_N連接，電晶體1182(M，N)的閘極電極與電晶體1181(M，N)的源極電極和汲極電極中的另一方連接。
電晶體1182(M，N)在儲存單元1180(M，N)中具有輸出電晶體的功能。作為電晶體1182(M，N)，例如可以使用將單晶矽用於通道形成區的電晶體。
電容元件1183(M，N)的第一電容電極與電容線CL_M連接，電容元件1183(M，N)的第二電容電極與電晶體1181(M，N)的源極電極和汲極電極中的另一方連接。另外，電容元件1183(M，N)具有儲存電容器的功能。
字線WL_1至字線WL_i的每個電壓例如由使用解碼器的驅動電路控制。
位元線BL_1至位元線BL_j的每個電壓例如由使用解碼器的驅動電路控制。
電容線CL_1至電容線CL_i的每個電壓例如由使用解碼器的驅動電路控制。
閘極線BGL_1至閘極線BGL_i的每個電壓例如使用閘極線驅動電路控制。
閘極線驅動電路例如由具備二極體及第一電容電極與二極體的陽極及閘極線BGL電連接的電容元件的電路構成。
藉由調節電晶體1181的第二閘極電極的電壓，可以調節電晶體1181的臨界值電壓。從而，可以調節用作選擇電晶體的電晶體1181的臨界值電壓，而可以將流在截止狀態下的電晶體1181的源極電極和汲極電極之間的電流極小。因此，可以延長儲存電路中的資料保持期間。此外，由於可以使寫入及讀出資料時需要的電壓比現有的半導體裝置低，所以可以降低耗電量。
本實施例可以與其他實施例適當地組合而實施。
實施例7
在本實施例中，參照圖13A和圖13B說明使用上述實施例所示的電晶體的半導體裝置的例子。
圖13A示出具有相當於所謂DRAM(動態隨機存取記憶體Dynamic Random Access Memory)的結構的半導體裝置的一個例子。圖13A所示的儲存單元陣列1120具有將多個儲存單元1130排列為矩陣狀的結構。另外，儲存單元陣列1120具有m個第一佈線以及n個第二佈線。注意，在本實施例中將第一佈線稱為位元線BL，將第二佈線稱為字線WL。
儲存單元1130具有電晶體1131和電容元件1132。電晶體1131的閘極電極與第一佈線(字線WL)連接。另 外，電晶體1131的源極電極和汲極電極中的一方與第二佈線(位元線BL)連接，電晶體1131的源極電極和汲極電極中的另一方與電容元件的一方的電極連接。另外，電容元件的另一方的電極與電容線CL連接，並施加有一定的電壓。作為電晶體1131使用上述實施例所示的電晶體。
與將單晶矽用於通道形成區的電晶體相比，將上述實施例所示的氧化物半導體用於通道形成區的電晶體的截止電流低。因此，如果將該電晶體用於所謂DRAM的圖13A所示的半導體裝置，則可以得到實質上的不揮發性儲存裝置。
圖13B示出具有相當於所謂SRAM(Static Random Access Memory：靜態隨機存取記憶體)的結構的半導體裝置的一個例子。圖13B所示的儲存單元陣列1140可以採用將多個儲存單元1150排列為矩陣狀的結構。此外，儲存單元陣列1140具有多個第一佈線(字線WL)、多個第二佈線(位元線BL)以及多個第三佈線(反相位元線/BL)。
儲存單元1150具有第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155以及第六電晶體1156。第一電晶體1151和第二電晶體1152用作選擇電晶體。另外，第三電晶體1153和第四電晶體1154中，一方為n通道型電晶體(在此為第四電晶體1154)，另一方為p通道型電晶體(在此為第三電晶體1153)。換言之，由第三電晶體1153和第四電晶體1154構成CMOS電路。同樣地，由第五電晶體1155和第六電 晶體1156構成CMOS電路。
第一電晶體1151、第二電晶體1152、第四電晶體1154、第六電晶體1156為n通道型電晶體，作為這些電晶體可以使用上述實施例所示的電晶體。第三電晶體1153和第五電晶體1155為p通道型電晶體，將氧化物半導體以外的材料(例如，單晶矽等)用於這些電晶體的通道形成區。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
本實施例可以與其他實施例適當地組合而實施。
實施例8
可以至少在其一部分使用將氧化物半導體用於通道形成區的電晶體來構成CPU(Central Processing Unit：中央處理單元)。
圖14A是示出CPU的具體結構的方塊圖。圖14A所示的CPU在其基板1190上具有：運算邏輯單元(ALU：Arithmetic logic unit)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排界面(匯流排I/F)1198、能夠重寫的ROM1199以及ROM介面(ROM I/F)1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖14A所示的CPU只不過是簡化其 結構而所示的一個例子，所以實際的CPU根據其用途具有各種各樣的結構。
藉由匯流排界面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195根據被解碼的指令而進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在進行CPU的程式時，根據其優先度或掩模的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而進行處理該要求。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，定時控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將該時脈信號CLK2供應到上述各種電路。
在圖14A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196的記憶元件可以使用實施例5所示的記憶元件。
在圖14A所示的CPU中，暫存器控制器1197根據 ALU1191的指令來選擇暫存器1196中的保持工作。換言之，暫存器控制器1197選擇在暫存器1196所具有的記憶元件中：由倒相元件(phase-inversion element)保持資料，還是由電容元件保持資料。在選擇由倒相元件保持資料的情況下，對暫存器1196中的記憶元件供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶元件供應電源電壓。
如圖14B或圖14C所示，電源的停止藉由在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來可以進行。以下對圖14B及圖14C的電路進行說明。
圖14B及圖14C示出儲存電路的結構的一個例子，其中作為用來控制對記憶元件供應電源電位的切換元件使用將氧化物半導體用於通道形成區的電晶體。
圖14B所示的儲存裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。明確而言，作為各記憶元件1142可以使用實施例5所示的記憶元件。記憶元件群1143所具有的各記憶元件1142藉由切換元件1141施加有高位準的電源電位VDD。並且，記憶元件群1143所具有的各記憶元件1142施加有信號IN的電位和低位準的電源電位VSS。
在圖14B中，作為切換元件1141使用將氧化物半導體用於通道形成區的電晶體，並且該電晶體的開關受控於 施加到其閘極電極的信號SigA。
另外，雖然圖14B中示出切換元件1141只具有一個電晶體的結構，但是不限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
另外，在圖14B中，雖然由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142供應高位準的電源電位VDD，但是也可以由切換元件1141控制供應低位準的電源電位VSS。
另外，圖14C示出儲存單元的一個例子，其中藉由切換元件1141對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。可以由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。
即使在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件，來暫時停止CPU的動作而停止供應電源電壓，也能夠保持資料，而可以降低耗電量。明確而言，例如即使個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊，也可以停止CPU的工作，因此可以降低耗電量。
在此，雖然以CPU為例子來說明，但是也可以將上述電晶體應用於DSP(Digital Signal Processor：數位信號處理器)、定制LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施例可以與上述實施例適當地組合而實施。
100‧‧‧電晶體
101‧‧‧基板
102‧‧‧基底層
103‧‧‧氧化物半導體層
103a‧‧‧源極區
103b‧‧‧汲極區
103c‧‧‧通道形成區
104‧‧‧閘極絕緣層
105‧‧‧閘極電極
105a‧‧‧閘極電極
105b‧‧‧閘極電極
107‧‧‧絕緣層
108‧‧‧絕緣層
109‧‧‧接觸孔
110a‧‧‧源極電極
110b‧‧‧汲極電極
A1-A2‧‧‧虛線

Claims (7)

  1. 一種半導體裝置，包含：包括通道形成區、源極區和汲極區的氧化物半導體層，其中：該氧化物半導體層包含鋅、銦和鎵；該通道形成區包括晶體；該源極區和該汲極區包含纖鋅礦型晶體結構，以及該源極區和該汲極區各者的晶體結構是不同於該通道形成區的晶體結構。
  2. 一種半導體裝置，包含：包括通道形成區、源極區和汲極區的氧化物半導體層，其中：該氧化物半導體層包含鋅和銦；該通道形成區包括晶體；該源極區和該汲極區包含纖鋅礦型晶體結構，以及該源極區和該汲極區各者的晶體結構是不同於該通道形成區的晶體結構。
  3. 一種半導體裝置，包含：包括通道形成區、源極區和汲極區的氧化物半導體層，其中：該氧化物半導體層包含鋅和銦； 該通道形成區包括晶體；該源極區和該汲極區包含纖鋅礦型晶體結構；該通道形成區的能隙大於該源極區和該汲極區每一個的能隙；該通道形成區的該能隙為2.5eV或更大，以及該源極區和該汲極區各者的晶體結構是不同於該通道形成區的晶體結構。
  4. 根據申請專利範圍第1、2或3項之半導體裝置，更包含在該氧化物半導體層下方的絕緣層，其中：當氧的量轉換成氧原子時，在熱吸收頻譜中，從該絕緣層釋出的該氧的量大於或等於3.0×1020atoms/cm3，該絕緣層包含氧且可供應氧至該氧化物半導體層，以及該絕緣層包含SiOX，其中x大於2。
  5. 根據申請專利範圍第1、2或3項之半導體裝置，更包含在該氧化物半導體層上方的閘極電極，其中相對於該閘極電極，該源極區和該汲極區藉由自配向製程形成。
  6. 根據申請專利範圍第1、2或3項之半導體裝置，更包含電連接至該源極區的源極電極，其中：該通道形成區的工作函數大於該源極區的工作函數；以及該源極區的該工作函數大於該源極電極的工作函數。
  7. 根據申請專利範圍第3項之半導體裝置，其中該通道形成區的該能隙為3eV或更大。
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