JP2006019433A5 - - Google Patents

Claims (52)

1. 平板状の配線体と、
   前記配線体の一方の面に設けられた第一の半導体素子と、
   前記一方の面および前記第一の半導体素子の側面を被覆する封止樹脂と、
   前記配線体の他方の面に設けられた第二の半導体素子と、を有し、
   前記配線体は、
   配線層と、
   前記配線層を支持する支持層と、
   前記配線層および前記支持層を貫通する貫通電極と、を備え、
   前記配線体を介して前記第一の半導体素子と前記第二の半導体素子とが電気的に接続されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、前記支持層の材料は、線膨張係数が０．５ｐｐｍ／℃以上５ｐｐｍ／℃以下であることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、前記支持層が、シリコン、セラミック、および珪ホウ酸ガラスからなる群から選択される一種以上の材料からなることを特徴とする半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、前記支持層は、能動素子が形成されたシリコン層であることを特徴とする半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置において、前記配線体は、絶縁膜と、前記支持層と、前記配線層とがこの順に積層された構成を有し、前記第一の半導体素子が前記配線層に接続され、前記第二の半導体素子が前記絶縁膜に接続されていることを特徴とする半導体装置。
6. 平板状の配線体と、
   前記配線体の一方の面に設けられた第一の半導体素子と、
   前記一方の面および前記第一の半導体素子の側面を被覆する封止樹脂と、
   前記配線体の他方の面に設けられた第二の半導体素子と、を有し、
   前記配線体は、平板状の絶縁体と、前記絶縁体を貫通する導電体と、を有する配線層を備え、
   前記導電体を介して前記第一の半導体素子と前記第二の半導体素子とが電気的に接続されていることを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記導電体は、前記絶縁体のいずれかの面に設けられた接続電極を含み、
   前記接続電極の側面が前記絶縁体中に埋設されるとともに、
   前記接続電極の少なくとも一つの面の全体が前記絶縁体から露出していることを特徴とする半導体装置。
8. 請求項６または７に記載の半導体装置において、
   前記導電体は、前記絶縁体のいずれかの面に接して設けられた配線を含み、
   前記配線の側面の少なくとも一部および前記配線の一つの面の全体が前記絶縁体から露出していることを特徴とする半導体装置。
9. 請求項６乃至８いずれかに記載の半導体装置において、前記導電体の最小間隔が５０μｍ以下であることを特徴とする半導体装置。
10. 請求項１乃至９いずれかに記載の半導体装置において、前記封止樹脂を貫通する貫通プラグを備えることを特徴とする半導体装置。
11. 請求項１乃至１０いずれかに記載の半導体装置において、基板上に前記配線体が形成され、前記配線体上に前記第一の半導体素子が接続され、前記第一の半導体素子の側面および前記配線体の露出面が前記封止樹脂により被覆された後に、前記基板を除去することにより得られることを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置において、前記基板の線膨張係数が０．５ｐｐｍ／℃以上５ｐｐｍ／℃以下であることを特徴とする半導体装置。
13. 請求項１１または１２に記載の半導体装置において、前記基板がシリコン基板であることを特徴とする半導体装置。
14. 請求項１乃至１３いずれかに記載の半導体装置において、前記配線層が多層配線層であることを特徴とする半導体装置。
15. 請求項１乃至１４いずれかに記載の半導体装置において、前記第一の半導体素子が前記封止樹脂に埋設されていることを特徴とする半導体装置。
16. 基板上に配線層を準備する工程と、
    前記配線層上に第一の半導体素子を接続する工程と、
    前記配線層の表面および前記第一の半導体素子の側面を封止樹脂により被覆する工程と、
    前記基板の前記配線層の形成面の裏面から前記基板を薄化する工程と、
    前記配線層を介して第二の半導体素子を前記第一の半導体素子に対向させて接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
17. 請求項１６に記載の半導体装置の製造方法において、基板を薄化する前記工程は、前記基板を除去し、前記配線層の表面を露出させる工程を含むことを特徴とする半導体装置の製造方法。
18. 請求項１７に記載の半導体装置の製造方法において、
    配線層を準備する前記工程は、
    表面に絶縁膜と前記配線層を支持する支持層とがこの順に積層された前記基板を準備する工程と、
    前記支持層上に前記配線層を設ける工程と、
    を含むことを特徴とする半導体装置の製造方法。
19. 請求項１乃至５いずれかに記載の半導体装置において、前記貫通電極は、前記配線体の前記他方の面に対し凸状に張り出していることを特徴とする半導体装置。
20. 請求項１乃至５および１９いずれかに記載の半導体装置において、前記貫通電極は、複数の導電体を積層して形成されていることを特徴とする半導体装置。
21. 請求項６乃至９いずれかに記載の半導体装置において、前記絶縁体を貫通する前記導電体は前記配線体の前記他方の面に対し凸状に張り出していることを特徴とする半導体装置。
22. 請求項６乃至９および２１いずれかに記載の半導体装置において、絶縁体を貫通する前記導電体は、複数の導電体を積層して形成されていることを特徴とする半導体装置。
23. 請求項６乃至９、２１および２２いずれかに記載の半導体装置において、前記第一の半導体素子は前記第二の半導体素子よりも厚いことを特徴とする半導体装置。
24. 請求項６乃至９および２１乃至２３いずれかに記載の半導体装置において、前記第一または第二の半導体素子は、複数の半導体素子を相互接続した積層体であることを特徴とする半導体装置。
25. 請求項６乃至９および２１乃至２４いずれかに記載の半導体装置において、前記第一および第二の半導体素子の一方はメモリ素子であり、他方はロジック素子であることを特徴とする半導体装置。
26. 基板上に支持層を持たない配線層を形成する工程と、
    前記配線層上に第一の半導体素子を搭載する工程と、
    前記基板を前記配線層から除去する工程と、
    第二の半導体素子を、前記配線層を介して前記第一の半導体素子に対向するように、前記配線層上に搭載する工程と、
    を含むことを特徴とする半導体装置の製造方法。
27. 請求項２６に記載の半導体装置の製造方法において、基板を配線層から除去する前記工程が、剥離により前記基板を前記配線層から除去する工程であることを特徴とする半導体装置の製造方法。
28. 請求項２６に記載の半導体装置の製造方法において、基板を配線層から除去する前記工程が、薄化により前記基板を前記配線層から除去する工程であることを特徴とする半導体装置の製造方法。
29. 請求項２６乃至２８いずれかに記載の半導体装置の製造方法において、
    配線層を形成する前記工程は、
    開口部が設けられた絶縁層を前記基板上に形成する工程と、
    前記開口部を埋めるように導電体を形成する工程と、
    前記導電体と接して前記絶縁層上に延在する配線を形成する工程と、
    を含み、
    基板を除去する前記工程が、前記基板を除去することにより前記導電体を露出させる工程を含み、
    第二の半導体素子を搭載する前記工程において、露出した前記導電体上に前記第二の半導体素子を搭載することを特徴とする半導体装置の製造方法。
30. 請求項２９に記載の半導体装置の製造方法において、基板を除去する前記工程で露出した前記導電体上に、外部への接続用としての電極端子を設ける工程をさらに含むことを特徴とする半導体装置の製造方法。
31. 請求項２９または３０に記載の半導体装置の製造方法において、
    配線層を形成する前記工程は、前記基板と前記絶縁層との間にシード層を形成する工程をさらに含み、
    導電体を形成する前記工程において、前記シード層を利用して前記開口部を前記導電体で充填することを特徴とする半導体装置の製造方法。
32. 請求項３１に記載の半導体装置の製造方法において、配線層を形成する前記工程は、基板を除去する前記工程の後、前記シード層を除去する工程をさらに含むことを特徴とする半導体装置の製造方法。
33. 絶縁層、複数の電極および複数の配線を有する平板状の配線体と、
    前記配線体上に搭載された半導体素子と、
    を備え、
    前記複数の電極が、第一および第二の電極群を含み、
    前記第一の電極群は、前記配線体の前記半導体素子が搭載された側の面から露出していて前記半導体素子の電極にそれぞれ接続されており、
    前記第二の電極群は、前記複数の配線を介して前記第一の電極群にそれぞれ接続されているとともに前記配線体の前記半導体素子が搭載された側の面から露出していることを特徴とする半導体装置。
34. 請求項３３に記載の半導体装置において、前記第一および第二の電極群の各々は、前記配線体の前記半導体素子が搭載された側の面からの露出面の大きさと実質的に同じ大きさを持って前記絶縁層内を伸びる部分を有することを特徴とする半導体装置。
35. 請求項３３に記載の半導体装置において、前記第一および第二の電極群の各々は、前記配線体の前記半導体素子が搭載された側の面からの露出面の大きさと実質的に同じ大きさを持って前記絶縁層内を伸びて前記配線に接続されたヴィアプラグとして形成されていることを特徴とする半導体装置。
36. 請求項３３に記載の半導体装置において、前記第一および第二の電極群の各々は、前記配線体の前記半導体素子が搭載された側の面からの露出面の大きさと実質的に同じ大きさを持って前記絶縁層の途中まで伸びる接続電極と、該接続電極に接し前記接続電極よりも小さな断面幅を持って前記絶縁層内を伸びて前記配線に接続されたヴィアプラグとを含むことを特徴とする半導体装置。
37. 請求項３３乃至３６のいずれかに記載の半導体装置において、前記配線体の前記半導体素子が搭載された側とは反対側の面に搭載された他の半導体素子をさらに備えることを特徴とする半導体装置。
38. 請求項３７に記載の半導体装置において、前記配線体は複数の貫通電極をさらに有し、二つの前記半導体素子が前記貫通電極を介して電気的に接続されていることを特徴とする半導体装置。
39. 請求項３８に記載の半導体装置において、前記複数の貫通電極の各々は、前記配線体からの露出面の大きさと実質的に同じ大きさを持って前記絶縁層内に伸びる部分を有することを特徴とする半導体装置。
40. 請求項３８に記載の半導体装置において、前記複数の貫通電極の各々は、前記配線体からの露出面の大きさと実質的に同じ大きさを持って前記絶縁層内に伸びるヴィアプラグを有することを特徴とする半導体装置。
41. 請求項３８に記載の半導体装置において、前記複数の貫通電極の各々は、前記配線体からの露出面の大きさと実質的に同じ大きさを持って前記絶縁層の途中まで延びる接続電極と該接続電極に接し前記接続電極よりも小さい断面幅を持って前期絶縁層内にさらに伸びるヴィアプラグとを有することを特徴とする半導体装置。
42. 請求項３３乃至４１いずれかに記載の半導体装置において、
    前記配線体の前記半導体素子が搭載された側とは反対側の面に搭載された他の半導体素子と、
    前記他の半導体素子の側面を被覆する封止樹脂と、
    をさらに備えることを特徴とする半導体装置。
43. 基板上に、絶縁層と、第一および第二の電極群を含む複数の電極と、前記第一および第二の電極群間を接続する複数の配線とを有する配線体を形成する工程と、
    前記配線体から基板を除去して前記第一および第二の電極群を前記配線体の表面に露出させる工程と、
    前記第一の電極群に第一の半導体素子の電極群をそれぞれ接続する工程と、
    を含むことを特徴とする半導体装置の製造方法。
44. 請求項４３に記載の半導体装置の製造方法において、
    配線体を形成する前記工程は、
    前記基板上に、前記複数の電極として複数のヴィアプラグを有する絶縁樹脂膜を形成する工程と、
    前記絶縁樹脂膜上に前記複数の配線を形成する工程と、
    を含み、
    前記第一および第二の電極群の前記配線体からの露出面の大きさは、前記ヴィアプラグの大きさと実質的に同じであることを特徴とする半導体装置の製造方法。
45. 請求項４４に記載の半導体装置の製造方法において、
    絶縁樹脂膜を形成する前記工程は、
    複数の開口部が設けられた前記絶縁樹脂膜を前記基板上に形成する工程と、
    前記開口部を埋めるように導電体を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
46. 請求項４３に記載の半導体装置の製造方法において、
    配線体を形成する前記工程は、
    前記基板上に複数の接続電極を形成する工程と、
    前記接続電極上に、前記接続電極よりも小さい断面幅を持って設けられたヴィアプラグを有する絶縁樹脂膜を形成する工程と、
    前記絶縁樹脂膜上に前記複数の配線を形成する工程と、
    を含み、
    前記複数の電極が前記複数の接続電極および前記ヴィアプラグを含み、
    前記第一および第二の電極群の前記配線体からの露出面の大きさは、前記接続電極の大きさと実質的に同じであることを特徴とする半導体装置の製造方法。
47. 請求項４６に記載の半導体装置の製造方法において、
    ヴィアプラグを有する絶縁樹脂膜を形成する前記工程は、
    前記接続電極に対応する位置に開口部が設けられた前記絶縁樹脂膜を、前記基板上に形成する工程と、
    前記開口部を埋めるように導電体を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
48. 請求項４３乃至４６のいずれかに記載の半導体装置の製造方法において、配線体を形成する前記工程において、前記基板の表面にシード層を形成し、前記シード層上に前記配線体を形成することを特徴とする半導体装置の製造方法。
49. 請求項４８に記載の半導体装置の製造方法において、第一および第二の電極群を配線体の表面に露出させる前記工程は、前記配線体から基板を除去した後、シード層を配線体から除去する工程を含むことを特徴とする半導体装置の製造方法。
50. 請求項４３乃至４９いずれかに記載の半導体装置の製造方法において、
    前記配線体から前記基板を除去する前に、前記配線体の前記第一の半導体素子が接続される側と反対側の面に第二の半導体素子を搭載する工程をさらに含むことを特徴とする半導体装置の製造方法。
51. 請求項５０に記載の半導体装置の製造方法において、
    前記配線体が、複数の貫通電極をさらに有し、
    第二の半導体素子を搭載する前記工程において、前記第一および第二の半導体素子が、前記貫通電極を介して接続されることを特徴とする半導体装置の製造方法。
52. 請求項５０または５１に記載の半導体装置の製造方法において、前記第二の半導体素子の側面を封止樹脂で被覆する工程をさらに含むことを特徴とする半導体装置の製造方法。