CN106816421B - 集成有功率传输芯片的封装结构的封装方法 - Google Patents

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Abstract

本发明提供一种集成有功率传输芯片的封装结构的封装方法，所述封装结构包括用电芯片及连接于所述用电芯片下方的功率传输芯片；所述功率传输芯片用于将外部电源的电压转换成所述用电芯片所需的多个电压，并提供多条对接所述用电芯片的供电轨道。本发明的封装方法利用所述功率传输芯片3作为有源2.5D中介板，通过微凸块或其它凸块结构将用电芯片5集成在有源2.5D中介板上，得到三维堆叠芯片结构。整个系统电路板的功率传输系统由所述功率传输芯片实现，可以消除封装基板上的寄生电阻，从而提高功率传输效率，改善功率控制的响应时间，提高保真度。

Description

集成有功率传输芯片的封装结构的封装方法
技术领域
本发明属于半导体封装技术领域，涉及一种集成有功率传输芯片的封装结构的封装方法。
背景技术
所有的计算和通信系统都需要功率传输系统。功率传输系统会将电源的高电压转换成系统中离散器件所需的许多不同的低电压。功率传输系统的效率决定了向下转换的电力损失，而功率传输轨数决定了可支持的离散电压供应或器件的数量。
目前的功率传输技术面临着如下挑战：
一、随着工艺节点的收缩，器件电压减小，功率传输的效率会随之降低，使功率消耗更大。
二、添加更多的功率传输轨道需要复制更多的功率传输组件，会增加元件数量、增大电路板尺寸、增加电路板的层数、加大系统体积、成本和重量。
三、由于再布线层的线距、线宽的限制，需要增加封装尺寸。
因此，如何提高功率传输效率，增加不同电压轨道的可用数量，已成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成有功率传输芯片的封装结构的封装方法，用于解决现有功率传输系统的功率传输效率低，不同电压轨道的可用数量少的问题。
为实现上述目的及其他相关目的，本发明提供一种集成有功率传输芯片的封装结构的封装方法，所述封装结构包括用电芯片及连接于所述用电芯片下方的功率传输芯片；所述功率传输芯片用于将外部电源的电压转换成所述用电芯片所需的多个电压，并提供多条对接所述用电芯片的供电轨道；所述封装方法包括如下步骤：
提供一载体，并在所述载体上形成粘附层；
将所述功率传输芯片的有源元件与无源元件放置于所述粘附层上，其中，所述有源元件及无源元件具有焊盘的一面与所述粘附层接触；
在所述粘附层上形成覆盖所述有源元件与无源元件的塑封层，并对所述塑封层进行研磨，以减薄所述塑封层；
去除所述载体及粘附层，暴露出所述焊盘；
形成多个上下贯穿所述塑封层的通孔，并在所述通孔中填充导电材料，得到导电柱；
在所述塑封层与所述焊盘相同一侧的表面上形成所述功率传输芯片的再布线层；所述再布线层的导电部分与所述导电柱及所述焊盘连接，实现所述有源元件与无源元件之间的电连接，并提供多条对接所述用电芯片的供电轨道；
通过多个第一凸块结构将所述用电芯片与所述再布线层连接，实现所述用电芯片与多条所述供电轨道的对接；
在所述塑封层与所述焊盘相对一侧的表面上形成多个与所述导电柱连接的第二凸块结构。
可选地，所述外部电源的电压高于所述用电芯片所需的电压。
可选地，所述有源元件包括控制器及降压变换器；所述无源元件包括电容、电感和电阻。
可选地，通过多个第一凸块结构将所述用电芯片与所述再布线层连接之后，还包括通过底部填充胶填满所述用电芯片与所述在布线层之间间隙的步骤，以及通过塑封材料将所述用电芯片周围包裹的步骤。
可选地，所述再布线层包括介电层及形成于所述介电层中的至少一层金属连线及至少一层导电栓；所述金属连线通过所述导电栓实现与所述有源元件、无源元件及导电柱的电连接，且当所述介电层中形成有多层金属连线时，多层金属连线之间通过所述导电栓实现层间电连接。
可选地，所述第一凸块结构包括微凸块。
可选地，所述第二凸块结构包括球栅阵列焊球。
可选地，所述用电芯片为专用集成电路。
可选地，形成所述塑封层的方法包括压缩成型、传递模塑、液封成型、真空层压、旋涂中的任意一种或多种。
可选地，形成所述通孔的方法包括激光打孔、机械钻孔、反应离子刻蚀、纳米压印中的任意一种或多种。
可选地，形成所述导电柱的方法包括电镀、化学镀、丝印、引线键合中的一种或多种。
如上所述，本发明提供了一种新的封装方法，使用三维芯片堆叠技术将用电芯片与功率传输芯片集成在一个封装结构内，具有以下有益效果：
(1)采用现有的有源元件和无源元件形成有源2.5D中介板，然后通过微凸块或其它凸块结构将用电芯片集成在有源2.5D中介板上，得到三维堆叠结构；其中，所述用电芯片可以是专用集成电路(Application Specific Integrated Circuit，简称ASIC)。
(2)在三维堆叠结构中，有源2.5D中介板作为功率传输功率芯片，紧密集成于在用电芯片下方，解决了功率传输的问题。
(3)整个系统电路板的功率传输系统由所述功率传输芯片实现，所述功率传输芯片包括控制器、降压变换器(buck converter)、电容器(CAP(3T))，电感(L(2T))和电阻，从而消除了系统板上所有的无源元件。
(4)所述功率传输芯片中的降压变换器可以产生成千上万低电压功率传输轨道(供电轨道)，这些低电压功率传输轨道通过微凸块对接用电芯片。
(5)本发明的封装结构由于集成了包含无源元件的功率传输芯片，可以消除封装基板例如PCB板上的寄生电阻，从而提高了功率传输效率，改善了功率控制的响应时间。
(6)通过减少压降和噪声提高了保真度，从而改善了响应时间。由于需要更少的设计余量，可以获得更好的保真度性能改善。
附图说明
图1显示为本发明的集成有功率传输芯片的封装结构的封装方法的工艺流程图。
图2显示为本发明的集成有功率传输芯片的封装结构的封装方法提供一载体的示意图。
图3显示为本发明的集成有功率传输芯片的封装结构的封装方法在所述载体上形成粘附层的示意图。
图4显示为本发明的集成有功率传输芯片的封装结构的封装方法将所述功率传输芯片的有源元件与无源元件放置于所述粘附层上的示意图。
图5显示为本发明的集成有功率传输芯片的封装结构的封装方法在所述粘附层上形成塑封层的示意图。
图6显示为本发明的集成有功率传输芯片的封装结构的封装方法去除所述载体及粘附层的示意图。
图7显示为本发明的集成有功率传输芯片的封装结构的封装方法在所述塑封层中形成导电柱的示意图。
图8显示为本发明的集成有功率传输芯片的封装结构的封装方法形成所述功率传输芯片的再布线层的示意图。
图9显示为本发明的集成有功率传输芯片的封装结构的封装方法通过多个第一凸块结构将所述用电芯片与所述再布线层连接，并通过底部填充胶填满所述用电芯片与所述在布线层之间间隙的示意图。
图10显示为本发明的集成有功率传输芯片的封装结构的封装方法通过塑封材料将所述用电芯片周围包裹的示意图。
图11显示为本发明的集成有功率传输芯片的封装结构的封装方法形成多个与所述导电柱连接的第二凸块结构的示意图。
元件标号说明
S1～S8 步骤
1 载体
2 粘附层
3 功率传输芯片
301 有源元件
302 无源元件
3021 电容
3022 电感
303 焊盘
304 塑封层
305 导电柱
306 再布线层
3061 介电层
3062 金属连线
3063 导电栓
4 第一凸块结构
5 用电芯片
6 底部填充胶
7 塑封材料
8 第二凸块结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种集成有功率传输芯片的封装结构的封装方法。请参阅图11，所述封装结构包括用电芯片5及连接于所述用电芯片5下方的功率传输芯片3；所述功率传输芯片3用于将外部电源的电压转换成所述用电芯片5所需的多个电压，并提供多条对接所述用电芯片5的供电轨道。本发明的封装方法利用所述功率传输芯片3作为有源2.5D中介板，通过微凸块或其它凸块结构将用电芯片5集成在有源2.5D中介板上，得到三维堆叠芯片结构。整个系统电路板的功率传输系统由所述功率传输芯片实现，可以消除封装基板上的寄生电阻，从而提高功率传输效率，改善功率控制的响应时间，提高保真度。
本实施例中，所述功率传输芯片包括有源元件301、无源元件302、塑封层304、导电柱305以及再布线层306。
请参阅图1，显示为本发明的集成有功率传输芯片的封装结构的封装方法的工艺流程图，包括如下步骤：
S1：提供一载体，并在所述载体上形成粘附层；
S2：将所述功率传输芯片的有源元件与无源元件放置于所述粘附层上，其中，所述有源元件及无源元件具有焊盘的一面与所述粘附层接触；
S3：在所述粘附层上形成覆盖所述有源元件与无源元件的塑封层，并对所述塑封层进行研磨，以减薄所述塑封层；
S4：去除所述载体及粘附层，暴露出所述焊盘；
S5：形成多个上下贯穿所述塑封层的通孔，并在所述通孔中填充导电材料，得到导电柱；
S6：在所述塑封层与所述焊盘相同一侧的表面上形成所述功率传输芯片的再布线层；所述再布线层的导电部分与所述导电柱及所述焊盘连接，实现所述有源元件与无源元件之间的电连接，并提供多条对接所述用电芯片的供电轨道；
S7：通过多个第一凸块结构将所述用电芯片与所述再布线层连接，实现所述用电芯片与多条所述供电轨道的对接；
S8：在所述塑封层与所述焊盘相对一侧的表面上形成多个与所述导电柱连接的第二凸块结构。
首先请参阅图2及图3，执行步骤S1：提供一载体1，并在所述载体1上形成粘附层2。
具体的，所述载体的材料可以选自玻璃、硅、氧化硅、金属或陶瓷中的一种或多种，或其他类似物。所述载体1可以为平板型，例如为具有一定厚度的玻璃圆形平板。
具体的，所述粘附层2的作用是粘附固定放置于其上的元件，后续去除所述载体1时，所述粘附层2也一并被去除。
作为示例，所述粘附层2可以是UV胶带或热材料，其中，所述UV胶带在特定波长的光照下，粘附强度会降低，使得载体易于剥离。所述热材料在一定加热温度下，粘附强度会降低，使得载体易于剥离。当然，所述粘附层2也可以采用UV胶与热材料的结合。
然后请参阅图4，执行步骤S2：将所述功率传输芯片3的有源元件301与无源元件302放置于所述粘附层2上，其中，所述有源元件301及无源元件302具有焊盘303的一面与所述粘附层接触。
通常，所述有源元件301具有焊盘303的一面称之为正面，与之相对的另一面称之为背面。对于所述无源元件302，也是如此。本实施例中，是将有源元件301及无源元件302正面朝下放置于所述粘附层2上，从而粘贴固定于所述载体上。
具体的，首先在包含多个裸片(Die)的晶片背面贴上粘片膜(Die Attach Film，简写DFA)，或者不贴粘片膜，然后划片得到多个独立的裸片(即所述有源元件301或无源元件302)，接着拾取裸片，放置于所述粘附层2上，使所述裸片临时固定于所述载体1上。粘片膜可以是UV膜，在切割晶片后采用特定波长的光照/对膜加热可以降低膜的粘附强度，使得芯片很容易从膜上取下。
具体的，所述功率传输芯片3的作用是将外部电源的电压转换成所述用电芯片5所需的多个电压，并提供多条对接所述用电芯片5的供电轨道。作为示例，所述外部电源的电压高于所述用电芯片所需的电压，以下将称外部电源的电压为高电压，称用电芯片所需的电压为低电压。
作为示例，所述有源元件301包括控制器及降压变换器；所述无源元件302包括电容3021、电感3021和电阻(未图示)。在所述功率传输芯片中，降压变换器可以高电压变换为成千上万的低电压，这些低电压可通过后续形成的导电柱、再布线层构成多个供电轨道，并通过后续形成的第一凸块结构与顶部用电芯片对接。
接着请参阅图5，执行步骤S3：在所述粘附层2上形成覆盖所述有源元件301与无源元件302的塑封层304，并对所述塑封层进行研磨，以减薄所述塑封层。
具体的，形成所述塑封层304的方法包括压缩成型、传递模塑、液封成型、真空层压、旋涂中的任意一种或多种，或其它适宜的方法。塑封材料包括环氧类树脂、液体型热固性环氧树脂、塑料等合适的材料。
本实施例中，在形成所述塑封层之后，减薄所述塑封层直至露出所述有源元件及无源元件的背面。由于所述有源元件及无源元件的背面没有焊盘，也可以在有源元件及无源元件的背面保留一定厚度的塑封材料，此处不应过分限制本发明的保护范围。
作为示例，研磨过程可以采用机械研磨工艺、化学抛光工艺、蚀刻工艺、其任意组合和/或类似工艺。
再请参阅图6，执行步骤S4：去除所述载体1及粘附层2，暴露出所述焊盘303。
具体的，可以采用机械研磨、化学抛光、刻蚀、紫外线剥离、机械剥离中的一种或多种去除所述载体1；优选地，本实施例中，可以通过去除所述粘附层2以剥离所述载体1。
再请参阅图7，执行步骤S5：形成多个上下贯穿所述塑封层的通孔，并在所述通孔中填充导电材料，得到导电柱305。
具体的，所述通孔(Through Active-interposer Via，简称TAV)可以通过激光打孔、机械钻孔、反应离子刻蚀、纳米压印中的任意一种或多种，或其他适宜的方法制作。通孔填充材料可以是焊料或铜。TAV填充可通过电镀、化学镀、丝印、引线键合中的任意一种或多种，或其他合适的金属沉积工艺形成。
再请参阅图8，执行步骤S6：在所述塑封层304与所述焊盘303相同一侧的表面上形成所述功率传输芯片3的再布线层306；所述再布线层306的导电部分与所述导电柱305及所述焊盘303连接，实现所述有源元件301与无源元件302之间的电连接，并提供多条对接所述用电芯片5的供电轨道。
具体的，所述再布线层包括介电层3061及形成于所述介电层中的至少一层金属连线3062及至少一层导电栓3063；所述金属连线3062通过所述导电栓3063实现与所述有源元件301、无源元件302及导电柱305的电连接，且当所述介电层3061中形成有多层金属连线3062时，多层金属连线3062之间通过所述导电栓3063实现层间电连接。
作为示例，所述金属连线3062的材料包括Cu、Al、Ag、Au、Sn、Ni、Ti、Ta中的一种或多种，或其他适合的导电金属材料。例如，所述金属连线3062可以为Cu线，制作Cu线的种子层可以为Ti/Cu层。形成所述金属连线182的方法可以包括电解镀、化学镀、丝网印刷中的一种或多种，或其他适合的金属沉积工艺。可以先通过激光钻孔、机械钻孔、反应离子刻蚀、纳米压印或其他适合的开孔方法在所述介电层3061内形成通孔，然后再所述通孔内填充金属材料即可形成所述导电栓3063；所述导电栓3063的材料可以为焊料或Cu，填充方法可以为电解镀、化学镀、丝网印刷、引线键合或其他适合在通孔中填充导电材料的方法。
再请参阅图9，执行步骤S7：通过多个第一凸块结构4将所述用电芯片5与所述再布线层连接，实现所述用电芯片5与多条所述供电轨道的对接。
具体的，所述用电芯片包括但不限于专用集成电路裸芯(ASIC Die)。所述第一凸块结构4可以采用微凸块(mico-bump)或其他合适的凸块结构。
作为示例，可以采用超声键合、热压键合或普通的回流焊等工艺将所述用电芯片5经由多个第一凸块结构4焊接于所述再布线层306上。
本实施例中，通过多个第一凸块结构将所述用电芯片与所述再布线层连接之后，还包括通过底部填充胶填满所述用电芯片5与所述在布线层306之间间隙的步骤。底部填充胶简单来说就是底部填充之义，常规定义是一种用化学胶水(主要成份是环氧树脂)对芯片进行底部填充，利用加热的固化形式，将芯片底部空隙大面积(一般覆盖80％以上)填满，从而达到加固的目的，增强封装结构的抗跌落性能。
作为示例，底部填充方法可以为毛细填充(capillary underfill)或成型填充(Molding UnderFill，简称MUF)。其中，毛细填充是利用毛细作用使得胶水迅速流过芯片底部，其毛细流动的最小空间是10um。这也符合了焊接工艺中焊盘和焊锡球之间的最低电气特性要求，因为胶水是不会流过低于4um的间隙，所以保障了焊接工艺的电气安全特性。
再请参阅图10，还包括通过塑封材料7将所述用电芯片5周围包裹的步骤。
最后请参阅图11，执行步骤S8：在所述塑封层与所述焊盘相对一侧的表面上形成多个与所述导电柱连接的第二凸块结构8。
作为示例，所述第二凸块结构包括球栅阵列(Ball Grid Array，BGA)焊球。
具体的，所述封装结构可以通过所述第二凸块结构与封装基板结合，所述封装基板可以是PCB板(Printed Circuit Board，印制电路板)或其它合适的封装件。外部电源电压可以通过所述封装基板施加到所述功率传输芯片上，并通过所述功率传输芯片转换成用电芯片所需的多个电压，这些转换后的电压进而通过所述功率传输芯片中的多条供电轨道施加到用电芯片上。本发明的封装结构由于集成了包含无源元件的功率传输芯片，可以消除封装基板例如PCB板上的寄生电阻，从而提高功率传输效率，改善功率控制的响应时间，提高保真度。
综上所述，本发明提供了一种新的封装方法，使用三维芯片堆叠技术将用电芯片与功率传输芯片集成在一个封装结构内，具有以下有益效果：(1)采用现有的有源元件和无源元件形成有源2.5D中介板，然后通过微凸块或其它凸块结构将用电芯片集成在有源2.5D中介板上，得到三维堆叠结构；其中，所述用电芯片可以是专用集成电路(ApplicationSpecific Integrated Circuit，简称ASIC)。(2)在三维堆叠结构中，有源2.5D中介板作为功率传输功率芯片，紧密集成于在用电芯片下方，解决了功率传输的问题。(3)整个系统电路板的功率传输系统由所述功率传输芯片实现，所述功率传输芯片包括控制器、降压变换器(buck converter)、电容器(CAP(3T))，电感(L(2T))和电阻，从而消除了系统板上所有的无源元件。(4)所述功率传输芯片中的降压变换器可以产生成千上万低电压功率传输轨道(供电轨道)，这些低电压功率传输轨道通过微凸块对接用电芯片。(5)本发明的封装结构由于集成了包含无源元件的功率传输芯片，可以消除封装基板例如PCB板上的寄生电阻，从而提高了功率传输效率，改善了功率控制的响应时间。(6)通过减少压降和噪声提高了保真度，从而改善了响应时间。由于需要更少的设计余量，可以获得更好的保真度性能改善。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种集成有功率传输芯片的封装结构的封装方法，其特征在于，所述封装结构包括用电芯片及连接于所述用电芯片下方的功率传输芯片；所述功率传输芯片用于将外部电源的电压转换成所述用电芯片所需的多个电压，并提供多条对接所述用电芯片的供电轨道；所述封装方法包括如下步骤：
提供一载体，并在所述载体上形成粘附层；
将所述功率传输芯片的独立的有源元件与无源元件分别放置于所述粘附层上，其中，所述有源元件及无源元件具有焊盘的一面与所述粘附层接触，所述有源元件包括控制器及降压变换器；
在所述粘附层上形成覆盖所述有源元件与无源元件的塑封层，并对所述塑封层进行研磨，以减薄所述塑封层；
去除所述载体及粘附层，暴露出所述焊盘；
形成多个上下贯穿所述塑封层的通孔，并在所述通孔中填充导电材料，得到导电柱；
在所述塑封层与所述焊盘相同一侧的表面上形成所述功率传输芯片的再布线层；所述再布线层的导电部分与所述导电柱及所述焊盘连接，实现所述有源元件与无源元件之间的电连接，并提供多条对接所述用电芯片的供电轨道；
通过多个第一凸块结构将所述用电芯片与所述再布线层连接，实现所述用电芯片与多条所述供电轨道的对接；
在所述塑封层与所述焊盘相对一侧的表面上形成多个与所述导电柱连接的第二凸块结构，所述封装结构通过所述第二凸块结构与封装基板结合，外部电源电压通过所述封装基板施加到所述功率传输芯片上，所述降压变换器用于将外部电源施加的高电压变换为多个低电压，这些低电压通过多条所述供电轨道施加到所述用电芯片上。
2.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：所述外部电源的电压高于所述用电芯片所需的电压。
3.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：所述无源元件包括电容、电感和电阻。
4.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：通过多个第一凸块结构将所述用电芯片与所述再布线层连接之后，还包括通过底部填充胶填满所述用电芯片底部与所述再布线层之间间隙的步骤，以及通过塑封材料将所述用电芯片周围包裹的步骤。
5.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：所述再布线层包括介电层及形成于所述介电层中的至少一层金属连线及至少一层导电栓；所述金属连线通过所述导电栓实现与所述有源元件、无源元件及导电柱的电连接，且当所述介电层中形成有多层金属连线时，多层金属连线之间通过所述导电栓实现层间电连接。
6.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：所述第一凸块结构包括微凸块；所述第二凸块结构包括球栅阵列焊球。
7.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：所述用电芯片为专用集成电路。
8.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：形成所述塑封层的方法包括压缩成型、传递模塑、液封成型、真空层压、旋涂中的任意一种或多种。
9.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：形成所述通孔的方法包括激光打孔、机械钻孔、反应离子刻蚀、纳米压印中的任意一种或多种。
10.根据权利要求1所述的集成有功率传输芯片的封装结构的封装方法，其特征在于：形成所述导电柱的方法包括电镀、化学镀、丝印、引线键合中的一种或多种。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106816421B (zh) * 2017-03-22 2019-11-15 中芯长电半导体（江阴）有限公司 集成有功率传输芯片的封装结构的封装方法
US10825696B2 (en) 2018-07-02 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Cross-wafer RDLs in constructed wafers
CN111199985B (zh) * 2018-11-20 2023-04-18 中芯集成电路（宁波）有限公司 摄像组件及其封装方法、镜头模组、电子设备
CN111370332B (zh) * 2018-12-26 2023-04-18 中芯集成电路（宁波）有限公司 摄像组件的封装方法
US11004758B2 (en) 2019-06-17 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
CN114631179B (zh) * 2019-10-31 2023-09-22 华为技术有限公司 芯片堆叠封装结构及其封装方法、电子设备
CN114664779A (zh) * 2020-12-24 2022-06-24 江苏长电科技股份有限公司 具有电感器件的封装结构及其制造方法
CN113511628A (zh) * 2021-08-10 2021-10-19 华天科技（西安）有限公司 一种基于研磨工艺mems产品的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996895A (zh) * 2009-08-12 2011-03-30 新科金朋有限公司 半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541655B1 (ko) * 2004-01-07 2006-01-11 삼성전자주식회사 패키지 회로기판 및 이를 이용한 패키지
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN102157393B (zh) * 2011-03-22 2013-08-28 南通富士通微电子股份有限公司 扇出高密度封装方法
US9209156B2 (en) * 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US8889484B2 (en) * 2012-10-02 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for a component package
US20160155723A1 (en) * 2014-11-27 2016-06-02 Chengwei Wu Semiconductor package
CN105118823A (zh) * 2015-09-24 2015-12-02 中芯长电半导体（江阴）有限公司 一种堆叠型芯片封装结构及封装方法
CN106531710A (zh) * 2017-01-11 2017-03-22 中芯长电半导体（江阴）有限公司 一种集成供电系统的封装件及封装方法
CN106816421B (zh) * 2017-03-22 2019-11-15 中芯长电半导体（江阴）有限公司 集成有功率传输芯片的封装结构的封装方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996895A (zh) * 2009-08-12 2011-03-30 新科金朋有限公司 半导体器件及其制造方法

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