FR3132977A1 - Dispositif électronique - Google Patents

Dispositif électronique Download PDF

Info

Publication number
FR3132977A1
FR3132977A1 FR2201573A FR2201573A FR3132977A1 FR 3132977 A1 FR3132977 A1 FR 3132977A1 FR 2201573 A FR2201573 A FR 2201573A FR 2201573 A FR2201573 A FR 2201573A FR 3132977 A1 FR3132977 A1 FR 3132977A1
Authority
FR
France
Prior art keywords
layer
chip
resin
stack
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR2201573A
Other languages
English (en)
Inventor
Younes BOUTALEB
Romain Coffy
Julien Cuzzocrea
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Grenoble 2 SAS
Original Assignee
STMicroelectronics Grenoble 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Grenoble 2 SAS filed Critical STMicroelectronics Grenoble 2 SAS
Priority to FR2201573A priority Critical patent/FR3132977A1/fr
Publication of FR3132977A1 publication Critical patent/FR3132977A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts

Abstract

Dispositif électronique La présente description concerne un dispositif (10) comprenant au moins une première puce (12, 14) et au moins une deuxième puce (16), la première puce étant située dans une première couche de résine (32) et la deuxième puce étant située dans une deuxième couche de résine (34), les première et deuxième couches de résine étant séparées par un ensemble (18, 20) d'au moins une première couche isolante (18) comprenant une piste conductrice (20). Figure pour l'abrégé : Fig. 1

Description

Dispositif électronique
La présente description concerne de façon générale les dispositifs électroniques et plus particulièrement les dispositifs comprenant au moins une puce dans un boitier.
Les puces électroniques sont généralement placées dans un boitier, permettant de protéger les puces et de simplifier la formation de connexions entre chaque puce et des circuits ou puces externes.
Un mode de réalisation pallie tout ou partie des inconvénients des boitiers de puces connus.
Un mode de réalisation prévoit un dispositif comprenant au moins une première puce et au moins une deuxième puce, la première puce étant située dans une première couche de résine et la deuxième puce étant située dans une deuxième couche de résine, les première et deuxième couches de résine étant séparées par un ensemble d'au moins une première couche isolante comprenant une piste conductrice.
Un autre mode de réalisation prévoit un procédé de fabrication d'un comprenant au moins une première puce et au moins une deuxième puce, le procédé comprenant la formation d'une première couche de résine dans laquelle est située la première puce et la formation d'une deuxième couche de résine, les première et deuxième couches de résine étant séparées par un ensemble d'au moins une première couche isolante comprenant une piste conductrice.
Selon un mode de réalisation, la première puce est fixée à une première face l'ensemble, la première puce étant séparée de l'ensemble par une deuxième couche isolante entourée latéralement par la première couche de résine.
Selon un mode de réalisation, la deuxième puce est fixée à une deuxième face de l'ensemble, la deuxième puce étant fixée à l'ensemble par des premières billes métalliques.
Selon un mode de réalisation, des éléments métalliques sont fixées sur une piste conductrice de l'ensemble, les éléments étant partiellement entourés par la première ou deuxième couche de résine, une portion de chaque élément étant découverte.
Selon un mode de réalisation, l'ensemble comprend une première couche isolante fixée à la première couche de résine et une autre première couche isolante fixée à la deuxième couche de résine, les premières couches isolantes étant fixées l'une à l'autre par au moins une deuxième bille métallique.
Selon un mode de réalisation, la deuxième bille métallique est en contact avec une piste conductrice de chacune desdites première couches isolantes.
Selon un mode de réalisation, au moins une parmi la première et deuxième couches de résine comprend une ouverture traversant ladite couche de résine, les parois de l'ouverture étant recouvertes d'une couche conductrice en contact avec une piste conductrice de l'ensemble, la couche conductrice recouvrant aussi une partie de la face de ladite couche de résine, une troisième bille conductrice étant fixée sur la couche conductrice.
Selon un mode de réalisation, l'une des premières couches conductrices est fixée à la troisième bille.
Selon un mode de réalisation, le procédé comprend la fixation de la au moins une première puce sur un premier support temporaire et la formation de la première couche de résine recouvrant la au moins une première puce.
Selon un mode de réalisation, le procédé comprend le retrait du premier support temporaire et la formation d'au moins une partie de l'ensemble sur une face de la première couche de résine.
Selon un mode de réalisation, le procédé comprend la fixation de la au moins une deuxième puce sur un deuxième support temporaire, la formation de la deuxième couche de résine recouvrant la au moins une deuxième puce, le retrait du deuxième support temporaire, la formation d'une partie de l'ensemble sur une face de la deuxième couche de résine, et la fixation des parties de l'ensemble l'une à l'autre.
Selon un mode de réalisation, le procédé comprend la fixation de la au moins une deuxième puce sur l'ensemble et la formation de la deuxième couche de résine.
Selon un mode de réalisation, les première et deuxième couches de résine sont formées par un procédé de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP).
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la représente un mode de réalisation d'un dispositif électronique ;
la représente une étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente un autre mode de réalisation d'un dispositif électronique ;
la représente une étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ;
la représente une autre étape d'un procédé de fabrication du mode de réalisation de la ; et
la représente un autre mode de réalisation d'un dispositif électronique.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La représente un mode de réalisation d'un dispositif électronique 10.
Le dispositif 10 comprend au moins deux puces. Dans l'exemple de la , le dispositif 10 comprend trois puces 12, 14 et 16. Les puces 12, 14, 16 comprennent par exemple des composants électroniques, de manière à former des circuits, par exemple des circuits électroniques ou optoélectroniques. Les puces 12, 14, 16 sont par exemple différentes les unes des autres. Autrement dit, les puces 12, 14, 16 comprennent par exemple des circuits différents et effectuent des fonctions différentes. Dans l'exemple de la , les puces 12, 14, 16 ont des dimensions identiques. En pratique, les puces 12, 14, 16 peuvent avoir des dimensions différentes.
Le dispositif 10 comprend un boitier dans lequel sont situées les puces. Le boitier comprend un empilement 18 de couches isolantes, dans lesquelles sont situées des pistes conductrices 20. L'empilement 18 comprend une face avant 18a et une face arrière 18b. La face arrière est la face opposée à la face avant.
Au moins une puce est fixée à chaque face avant et arrière de l'empilement 18. Ainsi, au moins une puce est fixée à la face avant 18a et au moins une puce est fixée à la face arrière 18b de l'empilement. Plus précisément, dans l'exemple de la , deux puces 12 et 14 sont fixées à la face avant 18a et une seule puce 16 est fixée à la face arrière 18b.
Les puces 12 et 14 sont chacune fixées à la face avant 18a de l'empilement 18 par l'intermédiaire d'une couche isolante 22, dans laquelle est située au moins une piste conductrice 24. Les puces 12 et 14 sont donc chacune séparées de l'empilement 18 par une couche isolante 22, dans laquelle est située au moins une piste conductrice 24. Ainsi, chaque puce 12, 14 repose sur, et de préférence est en contact avec, une couche 22 et au moins une piste conductrice 24. De préférence, les couches 22 et les pistes 24 sont uniquement situées entre une puce 12 ou 14 et l'empilement 18.
La puce 16 est reliée à la face arrière 18b de l'empilement 18 par l'intermédiaire de billes métalliques, par exemple des billes de soudure 26. Chaque bille de soudure 26 est en contact, d'un côté, avec une piste 20 de l'empilement 18, et, de l'autre côté, avec la puce 16. Ainsi, la puce 16 est fixée sur des pistes 20 par les billes 26. Dans l'exemple de la , les couches de l'empilement 18 situées entre la puce 16 et les pistes 20 auxquelles est fixée la puce comprennent des ouvertures dans lesquelles sont situées les billes de soudure 26, de manière à atteindre les pistes 20.
La puce 16 est par exemple fixée à l'empilement par un élément de fixation 28. La couche de fixation est située sur la face arrière 18b de l'empilement 18. L'élément 28 remplie par exemple les ouvertures dans lesquelles sont situées les billes. L'élément 28 recouvre par exemple au moins une partie de la face de la puce 16 la plus proche de l'empilement, par exemple recouvre entièrement les billes 26, la face de la puce 16 la plus proche de l'empilement et une partie des parois latérales de la puce 16. L'élément 28 recouvre ainsi la partie de la couche de l'empilement 18 la plus proche de la puce 16 située en regard de la puce 16. L'élément de fixation 28 est par exemple en une résine, par exemple une résine époxy avec un élément de silice.
Le dispositif 10 comprend des boules, ou éléments, métalliques 30. Les boules 30 sont situées du côté de la face arrière 18b de l'empilement 18. Plus précisément, les boules 30 sont chacune en contact avec, et fixées sur, une piste conductrice 20, de préférence une piste 20 affleurant la face 18b de l'empilement 18. Les boules 30 sont par exemple identiques. Les boules 30 ont donc par exemple des dimensions identiques. La distance entre un point de contact entre une boule et une piste 20 et le point de la boule le plus éloigné de l'empilement 18, correspondant au diamètre de la boule, est de préférence supérieure à la distance entre la face arrière de l'empilement 18 et la face arrière de la puce 16, c’est-à-dire la face de la puce 16 la plus éloignée de l'empilement 18. Autrement dit, le plan de la face arrière de la puce 16 est situé entre le plan de la face arrière 18b de l'empilement 18 et le plan comprenant le point de chaque boule 30 le plus éloigné de l'empilement 18.
Au moins certaines des puces sont par exemple reliées entre elles et/ou aux boules 30, par des pistes conductrices 20. Les pistes 20 forment donc des interconnexions entre les différentes puces du dispositif 10 et les boules 30. Les boules 30 sont destinées à formées des interconnexions entre les puces 12, 14, 16 et des éléments externes au dispositif 10. Dans l'exemple de la , la puce 12 est reliée, par des pistes 20 et 24 à une boule 30 et est reliée, par des pistes 20 et 24 et par une bille 26, à la puce 16. Similairement, dans l'exemple de la , la puce 14 est reliée, par des pistes 20 et 24 à une boule 30 et est reliée, par des pistes 20 et 24 et par une bille 26, à la puce 16.
Le dispositif 10 comprend en outre une couche 32 de résine. La couche 32 est par exemple uniquement en résine. La résine est de préférence une résine adaptée à la technologie de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP). La résine est par exemple une résine époxy dite "thermoset" ou thermodurcissable.
La couche 32 est située du côté de la face avant 18a de l'empilement 18. La couche 32 recouvre, de préférence entièrement, les puces 12, 14, les couches 22 et la face avant de l'empilement 18. La couche 32 est par exemple en contact avec la face avant 18a de l'empilement, avec les parois latérales de la couche 22, et avec les parois latérales et la face avant des puces 12, 14. Les parois latérales de la couche 32 sont par exemple coplanaires avec les parois latérales de l'empilement 18.
La hauteur de la couche 32, c’est-à-dire la distance entre la face de la couche 32 en contact avec l'empilement 18 et la face de la couche 32 la plus éloignée de l'empilement, est supérieure à la somme de la hauteur de la couche 22 et de l'une quelconque des puces 12, 14. Autrement dit, la hauteur de la couche 32 est supérieure ou égale à la distance entre la face avant 18a de l'empilement 18 et les faces avant des puces 12, 14.
Le dispositif 10 comprend une couche 34 de résine. La couche 34 est de préférence en le même matériau que la couche 32. La couche 34 est par exemple uniquement en résine. La résine est une résine de moulage. La résine est de préférence une résine adaptée à la technologie de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP). La résine est par exemple une résine époxy dite "thermoset".
La couche 34 est située du côté de la face arrière 18b de l'empilement 18. La couche 34 recouvre, de préférence entièrement, la puce 16, l'élément 28 et la face arrière de l'empilement 18. La couche 34 est par exemple en contact avec la face arrière 18b de l'empilement, avec les parois latérales de l'élément 28, et avec les parois latérales et la face avant de la puce 16. Les parois latérales de la couche 34 sont par exemple coplanaires avec les parois latérales de l'empilement 18.
La hauteur de la couche 34, c’est-à-dire la distance entre la face de la couche 34 en contact avec l'empilement 18 et la face de la couche 34 la plus éloignée de l'empilement, est supérieure à la distance entre la face arrière 18b de l'empilement 18 et la face arrière de la puce 16.
La couche 34 recouvre, en outre, les boules 30. De préférence, la couche 34 recouvre entièrement les boules 34 à l'exception d'une portion 30a. La portion 30a est par exemple une portion de chaque boule 30 située du côté opposé au côté en contact avec les pistes 20. La face arrière de la couche 34, c’est-à-dire la face opposée à la face en contact avec l'empilement 18, comprend des ouvertures 36 découvrant les portions 30a des boules 30.
Les portions 30a sont destinées à être en contact avec les plots de connexion de dispositifs externes au dispositif 10. Ainsi, il est possible de relier les puces 12, 14, 16 à des dispositifs externes par l'intermédiaires des pistes 20 et des boules 30, plus particulièrement des portions 30a.
Les figures 2 à 6 représentent des étapes, de préférence successives, d'un procédé de fabrication du mode de réalisation de la .
La représente une étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, des composants et circuits des puces 12 et 14 sont formés respectivement dans des plaques 40 et 41. Ainsi, les composants et circuits de la puce 12 sont formés dans une plaque 41 et les composants et circuits de la puce 14 sont formés dans une plaque 40. Les plaques 40 et 41 sont par exemple des plaques (wafer) semiconductrices. De préférence, les circuits des puces 12 et 14 sont agencés de la même manière que sur la .
Une face de la plaque 40, correspondant à la face de la puce 14 destinées à être la plus proche de l'empilement 18, est recouverte, de préférence entièrement, d'une couche isolante électriquement 42. Similairement, une face de la plaque 41, correspondant à la face de la puce 12 destinées à être la plus proche de l'empilement 18, est recouverte, de préférence entièrement, d'une couche isolante électriquement 43.
Des ouvertures 44 sont ensuite formées dans les couches 42 et 43. Les ouvertures 44 sont situées aux emplacements des pistes 24 de la .
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, les plaques 40 et 41 et les couches 42 et 43 sont découpées de manière à individualiser les puces 12 et 14 et les couches 22. Les couches 22 et les puces 12 et 14 sont fixées sur un support temporaire 46. Plus précisément, les puces 12 et 14 sont fixées au support 46 par les couches 22. Les ouvertures 44 forment ainsi des cavités entre les couches 22, les puces 12 et 14 et le support 46,
A titre de variante, les puces 12, 14 et les couches 22 peuvent être formées dans une même plaque.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, la couche 32 est formée. La couche 32 est formée sur le support 46 de manière à recouvrir les puces 12, 14 et les couches 22. Par exemple, la couche 32 est formée par un procédé de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP). Le support 46 est ensuite retiré.
Cette étape comprend ensuite la formation de l'empilement 18. La formation de l'empilement 18 et des pistes conductrices 20 comprend par exemple la formation de chaque couche de l'empilement, la gravure de ladite couche à l'emplacement de la piste et le remplissage dudit emplacement avec un matériau conducteur, par exemple un métal.
A titre de variante, la formation de l'empilement 18 et des pistes conductrices 20 comprend, par exemple niveau par niveau, la formation des pistes conductrices, par exemple par croissance du métal, puis le remplissage avec un matériau isolant.
L'empilement 20 est formé par exemple de telle manière que les pistes 20 destinées à être en contact avec les boules 30 de la et les billes de soudure 26 de la soient découvertes. Ainsi, dans l'exemple de la , l'empilement 18 comprend des cavités 48. Les cavités 48 traversent une partie de l'empilement 18 de manière à découvrir des pistes 20 destinées à être en contact avec les billes 26 de la .
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, les boules 30 et la puce 16 sont fixées aux pistes 20. De préférence, les boules 30 sont fixées aux pistes 20 avant la puce 16. Les boules 30 sont par exemple soudées aux pistes 20.
La puce 16 est formée avant l'étape de la . La puce 16 est par exemple formée indépendamment des puces 12 et 14. La puce 16 est fixée aux pistes 20 par les billes 26. L'élément 28 est ensuite déposé, de manière à améliorer la fixation de la puce 16 et de manière à protéger les connexions entre la puce 16 et les pistes 20. Le matériau de l'élément 28 est par exemple déposé sous forme liquide, qui sera solidifié par la suite, par exemple lors d'un recuit.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de cette étape, la couche 34 est formée. La couche 34 est formée sur l'empilement 18 de manière à recouvrir la puce 16, l'élément 28 et les boules 30. Par exemple, la couche 34 est formée par moulage de résine. Par exemple, la couche 34 est formée par un procédé de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP). L'épaisseur de la couche 34 est par exemple supérieure ou sensiblement égale au diamètre des boules 30.
Le procédé de fabrication du dispositif de la comprend par exemple une étape, postérieure à l'étape de la , comprenant la gravure de parties de la couche 34, de manière à découvrir les portions 30a.
La représente un autre mode de réalisation d'un dispositif électronique 50.
Le dispositif 50 comprend une première partie 52 et une deuxième partie 54. Les parties 52, 54 sont fixées l'une à l'autre, par exemple par au moins une bille de soudure 55.
La partie 54 comprend une puce 56. La puce 56 comprend par exemple des composants électroniques, de manière à former des circuits, par exemple des circuits électroniques ou optoélectroniques.
Une face avant de la puce 56, c’est-à-dire la face la plus proche de la partie 52, est recouverte d'une couche isolante 58. La couche 58 recouvre de préférence uniquement la face avant de la puce 56. La couche 58 comprend au moins une ouverture traversante remplie par une piste conductrice, par exemple métallique, 60. La piste 60 est en contact avec la puce 56, par exemple avec un plot, ou une région, de connexion de la puce 56. La face avant de la puce 56 est de préférence entièrement recouverte par la couche 58 et les pistes conductrice 60.
La partie 54 comprend en outre une couche 62 de résine. La couche 62 est par exemple uniquement en résine. La résine est de préférence une résine adaptée à la technologie de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP). La résine est par exemple une résine époxy dite "thermoset".
La couche 62 recouvre, au moins partiellement, de préférence entièrement, la face arrière de la puce 56, c’est-à-dire la face opposée à la face avant, et les faces latérales de la puce 56, c’est-à-dire les faces reliant les faces avant et arrière. La couche 62 recouvre de plus, au moins partiellement les faces latérales de la couche 58. De préférence, la face avant de la couche 62 est coplanaire avec la face avant de la couche 58.
La couche 62 est par exemple en contact avec au moins une partie de la face arrière de la puce 56, de préférence toute la face arrière de la puce 56, et avec au moins une partie des faces latérales de la puce 56, de préférence avec les faces latérales entières. La couche 62 est de plus en contact avec au moins une partie des faces latérales de la couche 58.
De préférence, la couche 62 ne recouvre pas et n'est pas en contact avec la face avant de la puce 56, avec les pistes 60 et/ou avec la face avant de la couche 58.
La partie 54 comprend un empilement 64 de couches isolantes dans lesquelles sont situées des pistes conductrices 66. L'empilement 64 et les pistes 66 recouvrent, de préférence entièrement, la face avant de la couche 62, la face avant de la couche 58, et la face avant des pistes 60.
Une couche 67 de l'empilement 64, correspondant à la couche de l'empilement 64 la plus éloignée de la puce 56 ne comprend pas de piste conductrice. La couche 67 comprend une ouverture 68. L'ouverture 68 traverse la couche 67. L'ouverture 68 découvre au moins une partie d'une piste conductrice 66.
La partie 52 comprend une puce 70. La puce 70 comprend par exemple des composants électroniques, de manière à former des circuits, par exemple des circuits électroniques ou optoélectroniques.
Une face avant de la puce 70, c’est-à-dire la face la plus proche de la partie 54, est recouverte d'une couche isolante 72.
La couche 72 recouvre de préférence uniquement la face avant de la puce 70. La couche 72 comprend au moins une ouverture traversante, par exemple au moins deux, remplie par une piste conductrice, par exemple métallique, 74. Dans l'exemple de la , la couche 72 comprend deux ouvertures remplies par des pistes 74. Les pistes 74 sont en contact avec la puce 70, par exemple avec un plot, ou une région, de connexion de la puce 70. La face avant de la puce 70 est de préférence entièrement recouverte par la couche 72 et les pistes conductrice 74.
La partie 52 comprend en outre une couche 76 de résine. La couche 76 est de préférence en le même matériau que la couche 62. La couche 76 est par exemple uniquement en résine. La résine est de préférence une résine adaptée à la technologie de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP). La résine est par exemple une résine époxy dite "thermoset".
La couche 76 recouvre, au moins partiellement, de préférence entièrement, la face arrière de la puce 70, c’est-à-dire la face opposée à la face avant, et les faces latérales de la puce 70, c’est-à-dire les faces reliant les faces avant et arrière. La couche 76 recouvre, de plus, au moins partiellement les faces latérales de la couche 72. De préférence, la face avant de la couche 76 est coplanaire avec la face avant de la couche 72.
La couche 76 est par exemple en contact avec au moins une partie de la face arrière de la puce 70, de préférence toute la face arrière de la puce 70, et avec au moins une partie des faces latérales de la puce 70, de préférence avec les faces latérales entières. La couche 76 est de plus en contact avec au moins une partie des faces latérales de la couche 72.
De préférence, la couche 76 ne recouvre pas et n'est pas en contact avec la face avant de la puce 70, avec les pistes 74 et/ou avec la face avant de la couche 72.
La partie 52 comprend un empilement 78 de couches isolantes dans lesquelles sont situées des pistes conductrices 80. L'empilement 78 et les pistes 80 recouvrent, de préférence entièrement, la face avant de la couche 76, la face avant de la couche 72, et la face avant des pistes 74.
Une couche 82 de l'empilement 78, correspondant à la couche de l'empilement 78 la plus éloignée de la puce 70 ne comprend pas de piste conductrice. La couche 82 comprend une ouverture 84. L'ouverture 84 traverse la couche 82. L'ouverture 84 découvre au moins une partie d'une piste conductrice 80.
La partie 52 comprend en outre une ouverture 86. L'ouverture est située dans la couche 76. L'ouverture 86 traverse la couche 76 de manière à atteindre la face arrière de l'empilement 78, autrement dit jusqu'à atteindre le plan de la face avant de la couche 72. De préférence, l'ouverture 86 atteint une piste 80.
Une couche conductrice 88, par exemple en métal, s'étend par exemple sur les parois latérales de l'ouverture 86, c’est-à-dire les parois latérales de la couche 76 dans l'ouverture 86. De préférence, les parois latérales de l'ouverture 86 sont entièrement recouvertes par la couche 88. Dans l'exemple de la , l'ouverture 86 n'est pas entièrement remplie par la couche 88.
La couche 88 s'étend sur une partie de la face arrière de la couche 76. Plus précisément, une portion de la couche 88 s'étend sur la face arrière de la couche 76, autour de l'ouverture 86. La couche 88 s'étend aussi sur la piste 80 découverte par l'ouverture 86. La couche 88 est ainsi électriquement reliée à une piste conductrice 80.
La partie 52 comprend une ou plusieurs billes de soudure 90, c’est-à-dire une ou plusieurs billes métalliques. Dans l'exemple de la , la partie 52 comprend une bille 90. La bille 90 est située sur, et en contact avec, la couche 88, par exemple la portion de la couche 88 recouvrant la face arrière de la couche 76. La bille 90 est fixée, par exemple par soudure, à ladite portion de la couche 88.
La bille 90 est destinée à être fixée à un plot de contact d'un dispositif externe. La puce 70 peut donc être reliée électriquement audit dispositif externe par l'intermédiaire des pistes 74, 80, de la couche 88 et de la bille 90.
La partie 52 comprend par exemple une couche de protection 92, par exemple en un matériau isolant électriquement. La couche 92 s'étend sur la face arrière de la couche 76. La couche 92 s'étend par exemple uniquement sur la face arrière de la couche 76. La couche 92 recouvre par exemple partiellement la portion de la couche 88 s'étendant sur la face arrière de la couche 76. La couche 92 ne recouvre pas entièrement la portion de la couche 88 s'étendant sur la face arrière de la couche 76. En particulier, la couche 92 ne recouvre pas la bille 90 et la portion de la couche 88 sur laquelle est fixée la bille 90.
Les parties 52 et 54 du dispositif sont fixées l'une à l'autre par l'intermédiaire des empilements 64 et 78. Plus précisément, les faces avant des empilements 64 et 78 sont fixées l'une à l'autre. Ainsi, les faces avant des empilements 64 et 78 sont en contact, de préférence sont en contact sur toute leur surface. Les parties 52 et 54 sont agencées de telles manière que les ouvertures 68 et 84 sont l'une en face de l'autre, de manière à former une cavité correspondant aux ouvertures 68 et 84. Les parois latérales des ouvertures 68 et 84 sont de préférence coplanaires.
La bille 55 est située dans la cavité formée par les ouvertures 68 et 84. La bille 55 est fixées aux pistes 66 et 80 découvertes dans ladite cavité, par exemple par soudure. Ainsi, lesdites pistes 66 et 80 sont reliées électriquement entre elles par la bille 55. Ainsi, les puces 70 et 56 sont reliées électriquement par l'intermédiaire des pistes 60, 66, 74, 80 et de la bille 55.
Bien que dans l'exemple de la le dispositif 50 ne comprend qu'une cavité correspondant à des ouvertures dans les couches 67 et 82, et qu'une seule bille 55, le dispositif peut en comprendre un plus grand nombre, de manière à assurer la fixation des parties 52 et 54 et de manière à former plusieurs connexions entre les puces 52, 54.
Les figures 8 à 11 représentent des étapes, de préférence successives, d'un procédé de fabrication du mode de réalisation de la . Les figures 8 à 10 comprennent deux vues illustrant chacune la formation d'une partie du dispositif 50. Ainsi, la vue 8A de la , la vue 9A de la et la vue 10A de la illustrent des étapes de préférence successives de fabrication de la partie 52 du dispositif 50. Similairement, la vue 8B de la , la vue 9B de la et la vue 10B de la illustrent des étapes de préférence successives de fabrication de la partie 54 du dispositif 50. La fabrication de la partie 52 et la fabrication de la partie 54 sont par exemple effectuées indépendamment l'une de l'autre.
La représente une étape d'un procédé de fabrication du mode de réalisation de la . La comprend une vue 8A illustrant une étape de fabrication de la partie 52 et une vue 8B illustrant une étape de fabrication de la partie 54.
Au cours de l'étape illustrée par la vue 8A, des composants et circuits de la puce 70 sont formés dans une plaque 100. La plaque 100 est par exemple une plaque (wafer) semiconductrice. De préférence, les circuits de la puce 70 sont agencés de la même manière que sur la .
Une face de la plaque 100, correspondant à la face de la puce 70 destinée à être la plus proche de l'empilement 78, est recouverte, de préférence entièrement, d'une couche isolante électriquement 102. La couche 102 est en le même matériau que la couche 72.
Des ouvertures 104 sont ensuite formées dans la couche 102. Les ouvertures 104 sont situées aux emplacements des pistes 74 de la .
Similairement, au cours de l'étape illustrée par la vue 8B, des composants et circuits de la puce 56 sont formés dans une plaque 106. La plaque 106 est par exemple une plaque (wafer) semiconductrice. De préférence, les circuits de la puce 56 sont agencés de la même manière que sur la .
Une face de la plaque 106, correspondant à la face de la puce 56 destinée à être la plus proche de l'empilement 64, est recouverte, de préférence entièrement, d'une couche isolante électriquement 108. La couche 108 est en le même matériau que la couche 58.
Des ouvertures 110 sont ensuite formées dans la couche 108. Les ouvertures 110 sont situées aux emplacements des pistes 60 de la .
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de l'étape illustrée par la vue 9A, la plaque 100 et la couche 102 sont découpées de manière à individualiser la puce 70 et la couche 72. La puce 70 et la couche 72 sont ensuite fixées sur un support temporaire 112. Plus précisément, la couche 72 est fixée au support 112. Un empilement comprenant, dans cet ordre, le support 112, la couche 72 et la puce 70 est ainsi formé. Les ouvertures 104 forment ainsi des cavités entre la couche 72, la puce 70 et le support 112.
Similairement, au cours de l'étape illustrée par la vue 9B, la plaque 106 et la couche 108 sont découpées de manière à individualiser la puce 56 et la couche 58. La puce 56 et la couche 58 sont ensuite fixées sur un support temporaire 114. Plus précisément, la couche 58 est fixée au support 114. Un empilement comprenant, dans cet ordre, le support 114, la couche 58 et la puce 56 est ainsi formé. Les ouvertures 110 forment ainsi des cavités entre la couche 58, la puce 56 et le support 114.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la .
Au cours de l'étape illustrée par la vue 10A, la couche 76 est formée. La couche 76 est formée sur le support 112 de manière à recouvrir la puce 70 et la couche 72. Par exemple, la couche 76 est formée par un procédé de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP). Le support 112 est ensuite retiré.
Cette étape comprend ensuite la formation de l'empilement 78 et des pistes conductrices 74, 80. La formation de l'empilement 78 et des pistes conductrices 74, 80 comprend le remplissage des ouvertures 104 par le matériau des pistes 74. La formation de l'empilement 78 et des pistes conductrices 74, 80 comprend par exemple la formation de chaque couche de l'empilement, la gravure de ladite couche à l'emplacement de la piste et le remplissage dudit emplacement avec un matériau conducteur, par exemple un métal.
A titre de variante, la formation de l'empilement 78 et des pistes conductrices 80 comprend, par exemple niveau par niveau, la formation des pistes conductrices, par exemple par croissance du métal, puis le remplissage avec un matériau isolant.
L'étape illustrée par la vue 10A comprend en outre la formation de l'ouverture 84 dans l'empilement 78. L'ouverture 84 est par exemple gravée dans l'empilement de manière à découvrir une piste 80.
Au cours de l'étape illustrée par la vue 10B, la couche 62 est formée. La couche 62 est formée sur le support 114 de manière à recouvrir la puce 56 et la couche 58. Par exemple, la couche 62 est formée par un procédé de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP). Le support 114 est ensuite retiré.
Cette étape comprend ensuite la formation de l'empilement 64 et des pistes conductrices 60, 66. La formation de l'empilement 64 et des pistes conductrices 60, 66 comprend le remplissage des ouvertures 110 par le matériau des pistes 60. La formation de l'empilement 64 et des pistes conductrices 60, 66 comprend par exemple la formation de chaque couche de l'empilement, la gravure de ladite couche à l'emplacement de la piste et le remplissage dudit emplacement avec un matériau conducteur, par exemple un métal.
A titre de variante, la formation de l'empilement 64 et des pistes conductrices 66 comprend par exemple la formation des pistes conductrices d'un niveau, par exemple par croissance du métal, puis le remplissage du niveau avec un matériau isolant.
L'étape illustrée par la vue 10B comprend en outre la formation de l'ouverture 68 dans l'empilement 64. L'ouverture 68 est par exemple gravée dans l'empilement de manière à découvrir une piste 66.
La partie 54 est ainsi formée.
La représente une autre étape d'un procédé de fabrication du mode de réalisation de la . Plus précisément, la représente une étape de fabrication de la partie 52 de la . L'étape de la est de préférence postérieure à l'étape de la vue 9A. L'étape de la est indépendante des étapes de fabrication de la partie 52, c’est-à-dire les étapes des vues 8A, 9A et 10A.
Au cours de cette étape, l'ouverture 86 est formée dans la couche 76. L'ouverture 86 traverse la couche 76 de la face avant à la face arrière, de manière à découvrir une partie de l'empilement 78, plus précisément de manière à découvrir une piste 80.
La couche 88 est ensuite formée, sur les parois de la couche 76 dans l'ouverture 86, sur des portions de la face arrière de la couche 76 et sur la partie découverte de la piste 80. La formation de la couche 88 comprend par exemple le dépôt d'une couche de germination non représentée. La couche 88 est ensuite formée par croissance sur la couche de germination. La couche 88 est formée de manière à être en contact avec la piste conductrice 80 découverte.
De plus, la couche isolante 92 est déposée sur la face arrière de la couche 76. La bille 90 est ensuite fixée à la couche 88.
Le procédé de fabrication du mode de réalisation de la comprend ensuite une étape de fixation des parties 52 et 54. Plus précisément, les faces avant des parties 52 et 54 sont fixées l'une à l'autre par la bille 55.
La représente un autre mode de réalisation d'un dispositif électronique 112.
Le dispositif 112 comprend les parties 52 et 54 décrites en relation avec la . Les parties 52 et 54 comprennent les éléments décrits en relation avec la , agencés de manière identiques. Ces éléments ne seront pas décrits de nouveau.
Le dispositif 112 diffère du dispositif 50 de la en ce que la face avant de la partie 54 est fixée sur la face arrière de la partie 52. Plus précisément, la face avant de l'empilement 64 est fixée sur la face arrière de la couche 92. La face avant de l'empilement 64 est par exemple en contact avec la face arrière de la couche 92.
L'ouverture 68 de la partie 54 est située en regard de la portion découverte de la couche 88, c’est-à-dire la portion de la couche 88 sur laquelle est située la bille 90. La bille 90 est ainsi en contact avec la couche 88 de la partie 52 et avec la piste 66 de la partie 54, dans l'ouverture 68. La bille 90 permet donc de fixer les parties 52, 54 entre elles. Les puces 70 et 56 sont reliées entre elles par les pistes 74, 80, la couche 88, la bille 90 et les pistes 60, 66.
La bille 55 est située dans l'ouverture 84 de la partie 52. La bille 55 est en contact avec une piste 80 de l'empilement 78. La bille 55 permet, dans le mode de réalisation de la , à relier le dispositif 112 à des circuits ou dispositifs externes au dispositif 112.
Selon un autre mode de réalisation, la partie 54 du dispositif 50 de la ou du dispositif 112 de la , peut être remplacée par un boitier, comprenant une puce, différent. Ledit boitier comprend alors une face fixée à la face arrière de la partie 52. Ledit boitier comprend une piste ou un plot conducteur, reliée à la puce contenue dans le boitier, en contact avec la bille 90.
Un avantage des modes de réalisation décrits précédemment est qu'ils permettent de former des boitiers comprenant plusieurs puces reliées entre elles.
Un autre avantage des modes de réalisation décrits précédemment est qu'ils permettent de former des boitiers plus compacts que les boitiers de puces existants.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, les boules 30 du mode de réalisation de la peuvent être remplacées par des éléments de connexion tels que décrits en relation avec la , chaque élément de connexion comprenant une ouverture dans une couche de résine, une conche conductrice s'étendant sur les parois de l'ouverture et sur une partie d'une face avant ou arrière de la couche de résine, et une bille fixée sur la couche conductrice. De même, l'ensemble de connexion des modes de réalisation des figures 7 et 12, comprenant l'ouverture 86, la couche 88 et la bille 90, peut être remplacé par une boule telle que les boules 30 du mode de réalisation de la .
De plus, bien que les modes de réalisation des figures 7 et 12 comprennent une unique puce dans chaque partie 52, 54, il est bien entendu que chaque partie comprend au moins une puce, et peut donc en comprendre un nombre quelconque.
En outre, les parties 52, 54 des modes de réalisation des figures 7 et 12 sont fixées l'une à l'autre par une bille métallique. Les deux parties 52, 54 peuvent être fixées l'une à l'autre sans bille métallique, par exemple par collage moléculaire, par exemple par collage hybride.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (15)

  1. Dispositif électronique (10, 50, 112) comprenant au moins une première puce (12, 14, 56, 70) et au moins une deuxième puce (16, 56, 70), la première puce étant située dans une première couche de résine (32, 62, 76) et la deuxième puce étant située dans une deuxième couche de résine (34, 62, 76), les première et deuxième couches de résine étant séparées par un ensemble (18, 20 ; 64, 66, 78, 80) d'au moins une première couche isolante (18 ; 64, 78) comprenant une piste conductrice (20 ; 66, 80).
  2. Dispositif selon la revendication 1, dans lequel la première puce (12, 14, 56, 70) est fixée à une première face l'ensemble (18, 20 ; 64, 66, 78, 80), la première puce étant séparée de l'ensemble par une deuxième couche isolante (22 ; 72) entourée latéralement par la première couche de résine (32, 62, 76).
  3. Dispositif selon la revendication 1 ou 2, dans lequel la deuxième puce (16) est fixée à une deuxième face de l'ensemble (18, 20), la deuxième puce étant fixée à l'ensemble par des premières billes métalliques (26).
  4. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel des éléments métalliques (30) sont fixées sur une piste conductrice (20 ; 66, 80) de l'ensemble, les éléments étant partiellement entourés par la première (32, 62, 76) ou deuxième (34, 62, 76) couche de résine, une portion (30a) de chaque élément étant découverte.
  5. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel l'ensemble (64, 66, 78, 80) comprend une première couche isolante (64) fixée à la première couche de résine (62) et une autre première couche isolante (78) fixée à la deuxième couche de résine (76), les premières couches isolantes étant fixées l'une à l'autre par au moins une deuxième bille métallique (55).
  6. Dispositif selon la revendication 5, dans lequel la deuxième bille métallique (55) est en contact avec une piste conductrice (66, 80) de chacune desdites première couches isolantes (64, 78).
  7. Dispositif selon l'une quelconque des revendications 1 à 6, dans lequel au moins une parmi la première (32, 62, 76) et deuxième (34, 62, 76) couches de résine comprend une ouverture (86) traversant ladite couche de résine, les parois de l'ouverture étant recouvertes d'une couche conductrice (88) en contact avec une piste conductrice (80) de l'ensemble, la couche conductrice recouvrant aussi une partie de la face de ladite couche de résine, une troisième bille conductrice (90) étant fixée sur la couche conductrice (88).
  8. Dispositif ou procédé selon la revendication 7, dans lequel l'une des premières couches conductrices (64) est fixée à la troisième bille (90).
  9. Procédé de fabrication d'un dispositif électronique (10, 50, 112) comprenant au moins une première puce (12, 14, 56, 70) et au moins une deuxième puce (16, 56, 70), le procédé comprenant la formation d'une première couche de résine (32, 62, 76) dans laquelle est située la première puce et la formation d'une deuxième couche de résine (34, 62, 76) dans laquelle est située la deuxième puce, les première et deuxième couches de résine étant séparées par un ensemble (18, 20 ; 64, 66, 78, 80) d'au moins une première couche isolante (18 ; 64, 78) comprenant une piste conductrice (20 ; 66, 80).
  10. Procédé de fabrication selon la revendication 9, appliqué à la fabrication d'un dispositif selon l'une quelconque des revendications des revendications 1 à 8.
  11. Procédé selon la revendication 9 ou 10, comprenant la fixation de la au moins une première puce (12, 14, 70) sur un premier support temporaire (46, 112) et la formation de la première couche de résine (32, 76) recouvrant la au moins une première puce.
  12. Procédé selon la revendication 11, comprenant le retrait du premier support temporaire (46, 112) et la formation d'une première couche isolante (18 ; 78) de l'ensemble sur une face de la première couche de résine.
  13. Procédé selon la revendication 12, comprenant la fixation de la au moins une deuxième puce (56) sur un deuxième support temporaire (114), la formation de la deuxième couche de résine (62) recouvrant la au moins une deuxième puce, le retrait du deuxième support temporaire, la formation d'une première couche isolante (64) de l'ensemble sur une face de la deuxième couche de résine (62), et la fixation des premières couches isolantes (78; 64) de l'ensemble l'une à l'autre.
  14. Procédé selon la revendication 11, comprenant la fixation de la au moins une deuxième puce (16) sur l'ensemble (18, 20) et la formation de la deuxième couche de résine (34).
  15. Procédé selon l'une quelconque des revendications 9 à 14, dans lequel les première et deuxième couches de résine sont formées par un procédé de type boitier intégré dans une plaque (Panel Embedded Packaging, ou PEP).
FR2201573A 2022-02-22 2022-02-22 Dispositif électronique Pending FR3132977A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR2201573A FR3132977A1 (fr) 2022-02-22 2022-02-22 Dispositif électronique

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2201573 2022-02-22
FR2201573A FR3132977A1 (fr) 2022-02-22 2022-02-22 Dispositif électronique

Publications (1)

Publication Number Publication Date
FR3132977A1 true FR3132977A1 (fr) 2023-08-25

Family

ID=82594956

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2201573A Pending FR3132977A1 (fr) 2022-02-22 2022-02-22 Dispositif électronique

Country Status (1)

Country Link
FR (1) FR3132977A1 (fr)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060063312A1 (en) * 2004-06-30 2006-03-23 Nec Electronics Corporation Semiconductor device and method for manufacturing the same
US20130292846A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Semiconductor package
US20170062394A1 (en) * 2015-05-27 2017-03-02 Bridge Semiconductor Corporation Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060063312A1 (en) * 2004-06-30 2006-03-23 Nec Electronics Corporation Semiconductor device and method for manufacturing the same
US20130292846A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Semiconductor package
US20170062394A1 (en) * 2015-05-27 2017-03-02 Bridge Semiconductor Corporation Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same

Similar Documents

Publication Publication Date Title
EP2299515B1 (fr) Procédé d'encapsulation d'une batterie de type lithium-ion en couches minces directement sur le substrat
EP1715520B1 (fr) Dispositif de protection d'un circuit électronique
EP1715518B1 (fr) Dispositif de protection de circuit électronique
FR2644964A1 (fr) Substrat en ceramique avec interconnexions entre couches remplies de metal pour microcircuits hybrides et procede de fabrication
EP0923130A1 (fr) Circuit électronique, notamment pour un dispositif médical implantable actif tel qu'un stimulateur ou défibrillateur cardiaque, et son procédé de réalisation
FR2963478A1 (fr) Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication.
EP3089211A1 (fr) Composant electronique resistant a l'humidite et procede d'encapsulation d'un circuit electronique pour former un tel composant
FR2851374A1 (fr) Boitier-semi-conducteur a puce de circuits integres portee par les pattes de connexion electrique
EP4092730A2 (fr) Fabrication de puces électroniques
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
FR3132977A1 (fr) Dispositif électronique
EP3764756A1 (fr) Composant electronique resistant a l'humidite et procede de realisation d'un tel composant
FR2974234A1 (fr) Assemblage de dispositifs a composants semiconducteurs empiles
FR3104315A1 (fr) Procédé de fabrication de puces électroniques
FR3104316A1 (fr) Procédé de fabrication de puces électroniques
EP2162908B1 (fr) Procédé de réalisation d'un dispositif électronique reconstitué et dispositif électronique reconstitué correspondant
FR2818804A1 (fr) Procede de realisation d'un module multi-composants enterres et module obtenu par ce procede
FR3113775A1 (fr) Puce électronique
FR3085576A1 (fr) Couvercle pour boitier de circuit integre
FR3132978A1 (fr) Dispositif électronique à dissipateur de chaleur
WO2003081669A1 (fr) Module de circuits integres et procede de fabrication correspondant
EP4195246A1 (fr) Procédé de fabrication d'un via
FR3133516A1 (fr) Condensateur
FR3131802A1 (fr) Support de puce
EP4152373A2 (fr) Procede de fabrication d'un circuit electronique pour auto-assemblage a un autre circuit electronique

Legal Events

Date Code Title Description
PLSC Publication of the preliminary search report

Effective date: 20230825

RX Complete rejection

Effective date: 20231213