WO2014118833A1 - 積層型半導体装置 - Google Patents

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electrode
semiconductor device
stacked
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茂史 土肥
赤星　年隆
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パナソニック株式会社
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    • H01L2924/351—Thermal stress

Definitions

  • the present disclosure relates to a stacked semiconductor device in which another electronic component is stacked on a semiconductor chip.
  • Patent Document 1 is provided in a first semiconductor chip in which a photoelectric conversion region is formed and a region in which no photoelectric conversion region is formed on the first semiconductor chip, and is electrically connected to the first semiconductor chip.
  • Disclosed is a semiconductor module comprising a heat conducting member for thermally connecting packages. Since this semiconductor module is provided with a heat conductive member that thermally connects the second semiconductor chip and the package, heat generated from the second semiconductor chip can be radiated to the package via the heat conductive member. Is possible. By setting it as such a structure, it can suppress that the heat
  • Patent Literature 1 in order to provide a connection electrode with the second semiconductor chip and a connection electrode with the substrate on which the first semiconductor chip is mounted outside the photoelectric conversion region on the first semiconductor chip, The planar size of the first semiconductor chip is increased, and the number of chips obtained per wafer is reduced.
  • an upper and lower chip including a terminal for taking out a converted signal in order to electrically connect the second semiconductor chip to the first semiconductor chip in which the photoelectric conversion area is formed and transfer the signal from the photoelectric conversion area to the outside. Therefore, the circuit design becomes complicated.
  • the stacked semiconductor device enables downsizing of the first semiconductor chip in a configuration in which electronic components such as the second semiconductor chip are arranged on the first semiconductor chip, and circuit design of upper and lower chips. This is effective in preventing complications.
  • the stacked semiconductor device includes a first semiconductor element having a photoelectric conversion region on a main surface, an extended part extended outward from a side end face of the first semiconductor element, and a first of the extended part
  • the redistribution layer formed on the surface and the first surface of the first semiconductor element are arranged from the outside of the photoelectric conversion region to the extended portion, and are electrically connected to the first semiconductor element and the redistribution layer.
  • a first electrode pad formed in the rewiring layer and electrically connected to the second semiconductor element through the rewiring layer.
  • the stacked semiconductor device according to the present disclosure is effective in avoiding functional failures and chip design restrictions caused by stacking the upper semiconductor element while suppressing the planar size of the lower semiconductor element including the photoelectric conversion region. It is.
  • FIG. 1A is a diagram showing the configuration of the stacked semiconductor device according to the first embodiment, and is a cross-sectional view taken along line Ia-Ia shown in FIG. 1B.
  • FIG. 1B is a plan view showing the configuration of the stacked semiconductor device according to the first embodiment.
  • FIG. 2 is a block diagram showing internal circuits and operations of the first and second semiconductor elements in the stacked semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing another configuration of the stacked semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a configuration example of the rewiring layer of the stacked semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view illustrating a configuration example of a rewiring layer of the stacked semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view illustrating a configuration example of the rewiring layer of the stacked semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view illustrating a configuration example of a redistribution layer of the stacked semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view showing a configuration of a stacked semiconductor device according to Modification 1 of the first embodiment.
  • FIG. 9 is a cross-sectional view showing another configuration of the stacked semiconductor device according to the first modification of the first embodiment.
  • FIG. 10A is a diagram showing a configuration of a stacked semiconductor device according to Modification 2 of the first embodiment, and is a cross-sectional view taken along line Ia-Ia shown in FIG. 10B.
  • FIG. 10B is a plan view showing the configuration of the stacked semiconductor device according to Modification 2 of the first embodiment.
  • FIG. 11 is a cross-sectional view showing another configuration of the stacked semiconductor device according to the second modification of the first embodiment.
  • FIG. 12 is a cross-sectional view illustrating another configuration of the stacked semiconductor device according to the second modification of the first embodiment.
  • FIG. 13A is a diagram showing a configuration of a stacked semiconductor device according to a modification of the second embodiment, and is a cross-sectional view taken along line Ia-Ia shown in FIG. 13B.
  • FIG. 13B is a plan view showing a configuration of a stacked semiconductor device according to a modification of the second embodiment.
  • (First embodiment) 1A and 1B are a cross-sectional view and a plan view schematically showing the configuration of the stacked semiconductor device according to the present embodiment.
  • a stacked semiconductor device 100 shown in FIG. 1A includes a first semiconductor element 1, an extended portion 2 that extends outward from a side end surface of the first semiconductor element 1, and a first semiconductor element 1 and an extended portion 2. And a package 4 for sealing the first semiconductor element 1 and the second semiconductor element 3.
  • the package 4 includes a base 5, a side wall portion 6 formed on the base 5, and a translucent cover 7 disposed so as to cover the main surface of the first semiconductor element 1.
  • the base 5 may be a wiring substrate such as a resin substrate or a ceramic substrate.
  • the side wall 6 is formed so as to surround the first semiconductor element 1 and the second semiconductor element 3.
  • the side wall portion 6 may be formed integrally with the base 5 or may be formed independently.
  • the manufacturing process can be simplified because the side wall portion 6 is also made of ceramic and is integrally fired.
  • the most suitable material can be selected for each. For example, if it is formed of resin, it is easy to process.
  • the translucent cover 7 is plate-shaped, and the material is translucent resin or glass, for example.
  • the translucent cover 7 is fixed to the side wall portion 6 with an adhesive or the like.
  • the first semiconductor element 1 is a semiconductor element (semiconductor chip) in which a circuit is formed on a silicon substrate, and includes a photoelectric conversion region 8 in which photoelectric conversion circuits are arranged in a matrix on the main surface. In the photoelectric conversion region 8, incident light that has passed through the translucent cover 7 is received and converted into an electrical signal.
  • the back surface of the first semiconductor element 1 is fixed to the base 5 via an adhesive layer 9.
  • the adhesive layer 9 is, for example, a metal paste.
  • the extended portion 2 is formed by extending outward from the side end face of the first semiconductor element 1, and a suitable material is a resin such as epoxy that can be easily molded and processed.
  • a rewiring layer 10 including a rewiring and a protective film covering the rewiring is formed from the main surface of the first semiconductor element 1 to the first surface of the extension portion 2. Since the rewiring is generally formed by electroplating using photolithography, the wiring can be formed with a thickness of about 3 to 5 ⁇ m and an arbitrary width. It is characterized by a large size and a small electrical resistance compared to the wiring inside the semiconductor chip. For rewiring, copper that can be formed by a simple process such as electroplating and has excellent electrical conductivity is suitable. When a resin such as polyimide (PI) or polybenzoxazole (PBO) is applied to the protective film, processing is easy and a high protective effect is achieved.
  • PI polyimide
  • PBO polybenzoxazole
  • the redistribution layer 10 includes a first electrode disposed in the region of the first semiconductor element 1 and a second electrode disposed in the region of the extension portion in the mounting region of the second semiconductor element 3. It is formed. In addition, an electrode pad 11 is arranged on the outer periphery from the mounting region of the second semiconductor element 3.
  • the electrode pad 11 is connected to the electrode pad 13 of the base 5 via the first connecting member 12.
  • the electrode pad 11 of the rewiring layer 10 may be formed of copper or nickel, or may be a laminated structure of copper / solder or nickel / gold.
  • the composition of the solder includes, for example, tin-silver, tin-copper, tin-bismuth, and tin-indium alloys having excellent mechanical properties.
  • the first connection member 12 is a conductive member, such as a copper wire or a gold wire.
  • the photoelectric conversion region 8 of the first semiconductor element 1 is exposed from the opening of the rewiring layer 10. If the electrode pad 11 on the rewiring layer 10 connected to the electrode pad 13 of the base 5 is outside the mounting region of the second semiconductor element 3, not only the region of the extension portion 2 but also the first pad It may also be arranged in the region of the semiconductor element 1.
  • the second semiconductor element 3 is a semiconductor element (semiconductor chip) in which a circuit is formed on a silicon substrate, and has a circuit that performs electrical exchange with the first semiconductor element 1 on the main surface.
  • a driving circuit that drives the photoelectric conversion unit of the first semiconductor element 1 and an analog front end (AFE: Analog Front End) circuit that converts an analog image electric signal from the first semiconductor element 1 into a digital signal.
  • AFE Analog Front End
  • the second semiconductor element 3 is arranged from the peripheral edge portion of the first semiconductor element 1 to the extended portion 2 so as to avoid the photoelectric conversion area 8 so as not to prevent the light condensing to the photoelectric conversion area 8.
  • the third electrode and the fourth electrode are arranged on the main surface of the second semiconductor element 3, the third electrode is in the region of the first semiconductor element 1, and the fourth electrode is in the region of the extension part 2. It is mounted so as to face each other. At this time, the third electrode is connected to the first electrode of the rewiring layer 10 via the bonding member, and the fourth electrode is connected to the second electrode of the rewiring layer 10 via the bonding member.
  • the joining member is a conductive member, for example, a metal bump.
  • An adhesive layer 14 may be formed in the gap between the second semiconductor element 3 and the main surface of the first semiconductor element 1 and the first surface of the extension portion 2 to reinforce the joint portion.
  • the adhesive layer 14 is, for example, an underfill material that is an adhesive strength enhancer, and can be adopted from a liquid epoxy resin, a resin sheet, an anisotropic conductive film (ACF: Anisotropic Conductive Film), or the like.
  • the region where the second semiconductor element 3 is disposed and the region where the electrode pad 11 is disposed can be secured on the first surface of the extension portion 2. That is, in the first semiconductor element 1, it is not necessary to secure an area for a connection terminal with the base 5 in the outer peripheral portion of the photoelectric conversion area 8, and the area where the second semiconductor element 3 is mounted is also reduced. it can. That is, it is not necessary to increase the planar chip size of the first semiconductor element 1 for external connection, and deterioration of manufacturing cost can be prevented.
  • the second semiconductor element 3 can be disposed at a position sufficiently away from the photoelectric conversion region 8 formed in the first semiconductor element 1. Thereby, it can prevent that the optical path between the translucent cover 7 and the photoelectric conversion area
  • the electrical lead-out from the second semiconductor element 3 to the outside is performed by the extension portion 2, the circuit design of the first semiconductor element 1 and the second semiconductor element 3 accordingly. Therefore, the chip design period and design cost can be prevented from deteriorating.
  • the effect of the present disclosure becomes more prominent when the first semiconductor element 1 has a higher pixel count. That is, even when the circuit size of the second semiconductor element 3 increases and the chip size increases with the increase in the number of pixels, the mounting area of the second semiconductor element 3 is secured by adjusting the area of the extension portion 2. Therefore, the size of the first semiconductor element 1 can be kept small. Further, even if the number of terminals of the second semiconductor element 3 is increased, the arrangement of the electrodes can be adjusted so as to secure the joint portion on the extended portion 2 side.
  • FIG. 2 is a block diagram schematically showing an example of an internal circuit and an example of the operation of the first semiconductor element 1 and the second semiconductor element 3 in the stacked semiconductor device 100.
  • Each photoelectric conversion unit 15 photoelectrically converts incident light to generate a signal charge.
  • the vertical transfer unit 16a reads the signal charge generated by each photoelectric conversion circuit 15 and transfers it to the horizontal transfer unit 16b.
  • the horizontal transfer unit 16 b transfers the transferred signal charge to the output circuit unit 17 in the same first semiconductor element 1.
  • the output circuit unit 17 converts the transferred signal charge into an analog image electrical signal and outputs it to the second semiconductor element 3.
  • the second semiconductor element 3 includes a drive circuit 18, an AFE circuit 19, and a timing generator (TG: Timing Generator) 20.
  • the drive circuit 18 generates a drive pulse based on the timing signal generated by the TG 20 and outputs it to the first semiconductor element 1.
  • the drive pulse includes a drive pulse for driving each of the vertical transfer unit 16a, the horizontal transfer unit 16b, and the output circuit unit 17.
  • a series of operations from reading of the signal charge generated by the photoelectric conversion circuit 15 as described above to outputting of the electrical image signal from the output circuit unit 17. Is done.
  • the AFE circuit 19 converts the analog image electrical signal output from the output circuit unit 17 into a digital signal (ADC: Analog Digital Converter) based on the timing signal generated by the TG 20. As pre-processing of the ADC, correlated double sampling (CDS: Correlated Double Sampling) and automatic gain adjustment (AGC: Auto Gain Control) may be performed. The converted digital signal is output to the outside of the second semiconductor element 3.
  • ADC Analog Digital Converter
  • the image electrical signal output from the first semiconductor element 1 to the second semiconductor element 3 is sent from the first electrode of the rewiring layer 10 to the third electrode of the second semiconductor element.
  • the digital signal output from the second semiconductor element 3 is sent from the fourth electrode of the second semiconductor element 3 to the second electrode of the redistribution layer 10 and then electrically connected to the second electrode.
  • the electrode pad 11 connected to the electrode 4 is sent to the electrode pad 13 of the package 4 through the first connecting member 12. Thereafter, the signal is output to the outside of the stacked semiconductor device 100 via an external terminal (not shown) of the package 4.
  • the first semiconductor element 1 is a CCD image sensor
  • a CMOS image sensor or an image sensor using another mechanism may be used.
  • Use of a CMOS image sensor is effective in suppressing power consumption.
  • any device that captures a subject image and generates image data may be used.
  • the circuit mounted on the second semiconductor element 3 is not limited to the drive circuit 18, the AFE circuit 19, and the TG 20 described above, and may be one that does not include them, or that has other functions. Also good.
  • any physical configuration may be used as long as it receives an electrical image signal and outputs a digital signal.
  • an electronic component other than the semiconductor element may be mounted instead of the second semiconductor element 3 or in addition to the second semiconductor element.
  • ADC is essential for the function of the AFE circuit 19, other functions can be selectively mounted.
  • the extension part 2 provided outside the first semiconductor element 1 is not limited to the form shown in FIGS. 1A and 1B described above, but is an electrode pad that is a mounting region of the second semiconductor element 3 and an external connection terminal. It is sufficient if 13 arrangement areas can be secured.
  • the extension part 2 provided outside the first semiconductor element 1 is not limited to the form shown in FIGS. 1A and 1B described above, but is an electrode pad that is a mounting region of the second semiconductor element 3 and an external connection terminal. It is sufficient if 13 arrangement areas can be secured.
  • the extension part 2 provided outside the first semiconductor element 1 is not limited to the form shown in FIGS. 1A and 1B described above, but is an electrode pad that is a mounting region of the second semiconductor element 3 and an external connection terminal. It is sufficient if 13 arrangement areas can be secured.
  • the extended portion 2b that covers the side surface and back surface of the first semiconductor element 1b as shown in FIG. It may be configured.
  • the back surface of the extended portion 2b is fixed to the base 5 via the adhesive layer 9b
  • the extended portion 2b is provided continuously from the side surface to the back surface of the first semiconductor element 1b, so that the extended semiconductor element including the first semiconductor element 1b and the extended portion 2b is formed.
  • the extension portion 2 is not necessarily formed on the four side surfaces of the first semiconductor element 1 as shown in FIG. 1B, and may be formed only on a pair of opposite side surfaces. For example, when the number of electrode pads 13 to be drawn out is small or can be arranged with a narrow pitch, the area of the extension portion 2 can be minimized to reduce the size of the stacked semiconductor device 100.
  • a lens layer composed of a plurality of microlenses corresponding to each photoelectric conversion circuit 15 may be disposed on the photoelectric conversion region 8 of the first semiconductor element 1 (not shown).
  • the microlens is for efficiently condensing light that has passed through the translucent cover 7 and entered the semiconductor device 100 onto each photoelectric conversion circuit 15.
  • the lens layer may be one in which hemispherical minute lenses are arranged in an array, or may be a digital microlens in which minute rings having a specific refractive index distribution are arranged concentrically.
  • the pitch of the junction part by a 1st electrode and a 3rd electrode is the pitch of the junction part by a 2nd electrode and a 4th electrode. It is desirable that the pitch is narrower than that.
  • Example of the rewiring layer of the first embodiment A configuration example of the rewiring layer 10 in the above-described stacked semiconductor device 100 will be described with reference to FIGS. 4 to 7 schematically showing the rewiring layer 10.
  • a rewiring layer 10a including a rewiring 21a and a protective film 22a covering the rewiring 21a on the main surface of the first semiconductor element 1 and the first surface of the extension portion 2.
  • the protective film 22a is continuously formed across the boundary from the first semiconductor element 1 to the extended portion 2. More specifically, the rewiring layer 10a is disposed on the electrode 23 formed on the main surface of the first semiconductor element 1 and the insulating film 24 that exposes a part of the electrode 23 and covers the main surface.
  • the rewiring 21 a is connected to the electrode 23 exposed from the opening of the insulating film 24 and is connected to the first electrode 26 exposed from the opening 25 a of the protective film 22 a.
  • a rewiring 21a and a protective film 22a are also formed on the first surface of the extended portion 2.
  • the second electrode 27 is connected to the rewiring 21a exposed from the opening 28a of the protective film 22a, and the electrode pad 11 is formed to be connected to the rewiring 21a exposed from the opening 29a of the protective film 22a.
  • the first electrode 26 and the second electrode 27 are electrodes joined to the third electrode and the fourth electrode, respectively, provided in the second semiconductor element 3, and are output from the second semiconductor element 3. The signal is extracted to the electrode pad 11 through the second electrode 27 and the rewiring 21a.
  • the rewiring layer 10 b is not formed in a region near the interface between the first semiconductor element 1 and the extension portion 2. That is, the redistribution layer 10b is divided and arranged on the main surface of the first semiconductor element 1 and the first surface of the extension portion 2, and the protective film 22b is also formed between the first semiconductor element 1 and the extension portion 2. Does not cross the boundary. This is different from the example shown in FIG. With the above configuration, disconnection of the rewiring layer 10b due to thermal stress in the vicinity of the interface between the first semiconductor element 1 and the extended portion 2 can be prevented.
  • the rewiring 21c and the protective film 22c are continuously formed across the boundary from the first semiconductor element 1 to the extended portion 2. Specifically, the rewiring 21c connected to the first electrode 26 in the opening 25c is drawn to just below the second electrode 27 across the boundary between the first semiconductor element 1 and the extended portion 2, and the opening It is connected to the second electrode 27 at 28c. In addition, although not shown, the rewiring 21c may be pulled out to directly below the electrode pad 11 and connected to the electrode pad 11. With the above configuration, the rewiring 21c having a size larger than that of the wiring inside the first semiconductor element 1 and having a smaller electric resistance can be preferentially used as a transmission path, so that more stable electric signal transfer is possible.
  • the number of rewiring layers 10d is two.
  • the first protective film 22d of the rewiring layer 10d is formed on the insulating film 24 that exposes a part of the electrode 23 and covers the main surface of the first semiconductor element 1.
  • the protective film 22d opens along the opening of the insulating film 24 exposing the electrode 23, and the rewiring 21d is connected to the electrode 23 in this opening.
  • the protective film 22d is formed on the first surface of the extension part 2 across the boundary between the first semiconductor element 1 and the extension part 2.
  • the rewiring 21d formed on the protective film 22d is also pulled out to just below the second electrode 27 across the boundary between the first semiconductor element 1 and the extended portion 2.
  • a second protective film 22e is formed on the first protective film 22d and the rewiring 21d.
  • the second protective film 22e has an opening 25d exposing the rewiring 21d in the region of the first semiconductor element 1, and the first electrode 26 and the rewiring 21d are connected in the opening 25d.
  • an opening 28d that exposes the rewiring 21d is provided in the area of the extended portion 2, and the second electrode 27 and the rewiring 21d are connected in the opening 28d.
  • the number of rewiring layers is not limited to one or two, and three or more layers can be formed.
  • the rewiring 21d since the rewiring 21d does not directly straddle the boundary between the first semiconductor element 1 and the extended portion 2, the rewiring 21c is disconnected due to thermal stress in the vicinity of the interface between the first semiconductor element 1 and the extended portion 2. Can be prevented.
  • the boundary between the first semiconductor element 1 and the extended portion 2 is used.
  • the rewiring 21 may be thicker or wider than other regions.
  • the electrode pad 11 of the rewiring layer 10 is connected to the electrode pad 13 of the base 5 by a wire-like first connecting member 12.
  • the electrode pad 11 and the electrode pad 13 need to be spaced apart from each other in the horizontal direction so that wire connection can be made, which affects the planar size of the stacked semiconductor device 100.
  • FIG. 8 is a cross-sectional view schematically showing the configuration of the stacked semiconductor device according to Modification 1 of the first embodiment.
  • the stacked semiconductor device 120 shown in FIG. 8 has a second surface opposite to the first surface of the extension portion 2 as means for connecting the electrode pad 11e of the rewiring layer 10e and the electrode pad 13e of the base 5.
  • the through electrode 29 is provided to penetrate to the end.
  • the through electrode 29 is connected to the electrode pad 11e of the redistribution layer 10e on the first surface side of the extension portion 2, and the electrode pad of the base 5 via the second connection member 30 on the second surface side. 13e.
  • the through electrode 29 is formed by filling the through hole formed in the extended portion 2 with a conductor, or by coating the inner wall of the through hole with a conductive material by a technique such as plating.
  • the second connection member 30 is a conductive member, such as a metal bump or ACF.
  • the electrode pad 11e of the rewiring layer 10e is The second semiconductor element 3 so as to overlap the mounting region. That is, in the region of the extended portion 2, the second electrode 27 and the electrode pad 11e may be formed to overlap above and below the rewiring layer 10e.
  • the package is smaller than the wire connection type stacked semiconductor devices 100 and 110 described above. Can be achieved.
  • a glass 31 covering the photoelectric conversion region 8 of the first semiconductor element 1 is bonded with a transparent adhesive 32 or the like instead of the translucent cover 7. You can also.
  • the stacked semiconductor device 130 is a chip size package (CSP: Chip Size Package) of an extended semiconductor chip composed of the first semiconductor element 1 and the extended portion 2, for example, a module using the second connection member 30 as an external terminal. It can also be mounted on the mother board as it is.
  • CSP Chip Size Package
  • the rewiring layer 10 is formed on the first semiconductor element 1 and the extension portion 2.
  • the interface between the first semiconductor element 1 and the extended portion 2 becomes a concentrated point of thermal stress due to the difference in thermal expansion and contraction between the material of the extended portion 2 and the material of the first semiconductor element 1. May cause damage or disconnection.
  • 10A and 10B are a cross-sectional view and a plan view schematically showing the configuration of the stacked semiconductor device according to the second modification of the first embodiment.
  • a stacked semiconductor device 140 shown in FIG. 10A includes a redistribution layer 10 f disposed on the first surface of the extended portion 2, avoiding the main surface of the first semiconductor element 1.
  • the redistribution layer 10 f is disposed outside the second electrode 27, which is connected to the fourth electrode of the second semiconductor element 3, and is mounted on the base via the first connection member 12. 5 electrode pads 11 connected to the five electrode pads 13.
  • the image electrical signal output from the first semiconductor element is sent from the electrode formed on the main surface of the first semiconductor element to the third electrode of the second semiconductor element 3 through the bonding member.
  • the digital signal A / D converted by the second semiconductor element 3 is sent from the fourth electrode to the second electrode of the rewiring layer 10f, and further through the electrode pad 11 to the electrode pad 13 of the base 5. Forwarded to
  • the rewiring layer 10f does not straddle the boundary between the first semiconductor element 1 and the extended portion 2 that are concentrated portions of thermal stress, the electrical image output from the first semiconductor element 1 Since the signal is transferred to the extension unit 2 through the second semiconductor element 3 as a path and transferred to the package 4 side, the signal can be stabilized and the image quality can be improved, and the reliability of the semiconductor device can be improved. I can do it.
  • the boundary between the first semiconductor element 1 and the extended portion 2 is drawn flush with the inner end of the rewiring layer 10f.
  • the rewiring layer 10f is the first semiconductor element. It is sufficient that the boundary between 1 and the extended portion 2 is not straddled, and the end portion of the rewiring layer 10f may be formed closer to the extended portion 2.
  • the electrodes on the main surface of the first semiconductor element 1 are connected to the third electrode and the fourth electrode of the second semiconductor element 3, respectively, depending on the presence or absence of the rewiring layer 10f. It is necessary to consider the difference in height that occurs between the second electrodes of the redistribution layer 10f.
  • the second electrode 27 is higher than the electrode on the main surface of the first semiconductor element 1 with respect to the height of the bonding surface with the bonding member, the bonding due to the height difference of the electrodes occurs when the same bonding member is used. Reliability may be reduced.
  • the thickness of the electrode formed on the main surface of the first semiconductor element 1 is adjusted to correct the difference in height, and the second electrode 27 of the rewiring layer 10g It is formed to be the same height.
  • the height of the fifth electrode 33 g connected to the electrode 23 of the first semiconductor element 1 at the opening of the insulating film 24 is set to be the same as the height of the second electrode 27.
  • the planar size of the second electrode 27 of the rewiring layer 10h is formed large so as to adjust the height of the joining member during reflow.
  • the planar size of the second electrode 27h is made larger than the planar size of the fifth electrode 33h, and the height of the fifth electrode 33h is kept lower than that of the second electrode 27h.
  • the first electrode may be formed thicker than the second electrode, and the planar size of the second electrode may be formed larger than that of the first electrode to ensure bonding reliability.
  • (Second Embodiment) 13A and 13B are a cross-sectional view and a plan view schematically showing the configuration of the stacked semiconductor device according to the present embodiment.
  • the description is simplified or omitted.
  • a stacked semiconductor device 200 shown in FIG. 13A includes a first semiconductor element 1, a second semiconductor element 3 placed on the main surface of the first semiconductor element 1, the first semiconductor element 1, and the second semiconductor element 2.
  • the extended portion 2c extended outward from the side end surface of the semiconductor element 3 and the package 4 for sealing the first semiconductor element 1 and the second semiconductor element 3 are provided.
  • the second semiconductor element 3 is arranged so as to protrude from the peripheral edge of the first semiconductor element 1 to the outside from the side end face, avoiding the photoelectric conversion area 8 so as not to prevent the light condensing to the photoelectric conversion area 8.
  • the main surface of the second semiconductor element 3 includes a first region in which the third electrode is disposed and a second region in which the fourth electrode is disposed. The first region is joined to the electrode on the main surface of the first semiconductor element 1, and the second region is covered with the extension 2c except for the fourth electrode.
  • An adhesive layer 14 may be formed in the gap between the main surface of the first semiconductor element 1 and the first region of the second semiconductor element 3 to reinforce the joint.
  • the extended portion 2c is extended outward from both the side end face of the first semiconductor element 1 and the side end face of the second semiconductor element 3, and is formed integrally.
  • a through electrode 29b that is connected to the fourth electrode of the second semiconductor element 3 and penetrates to the back surface of the extended portion 2c is formed.
  • the through electrode 29 b is connected to the electrode pad 13 e of the base 5 through the second connection member 30.
  • the extended portion 2c is formed on the four sides of the first semiconductor element 1.
  • the extended portion 2c mainly serves as an external lead from the second semiconductor element 3 by the through electrode 29b. It is not limited to. For example, it may be formed only along two opposing sides where the second semiconductor element 3 is disposed, or may be formed partially rather than from side to side. Further, in FIG. 13B, there is a gap between the extended portion 2c and the side wall portion 6, but the extended portion 2c and the side wall portion 6 may be in contact with each other for further downsizing of the package.
  • the second semiconductor element 3 overlaps only the first region connected to the first semiconductor element 1, and the rest is outside the first chip. You can jump out and place it. That is, the chip size of the first semiconductor element 1 only needs to secure a desired photoelectric conversion region 8, and it is not necessary to secure a region for a connection terminal with the base 5 in the outer peripheral portion of the photoelectric conversion region 8, Since the area on which the second semiconductor element 3 is mounted can also be reduced, the size can be reduced. That is, it is not necessary to increase the planar chip size of the first semiconductor element 1 for external connection, and deterioration of manufacturing cost can be prevented.
  • the second semiconductor element 3 can be disposed at a position sufficiently away from the photoelectric conversion region 8 formed in the first semiconductor element 1. Thereby, it can prevent that the optical path between the translucent cover 7 and the photoelectric conversion area
  • the circuit design of the first semiconductor element 1 and the second semiconductor element 3 is facilitated accordingly, and the chip design is performed. Deterioration of the period and design cost can be prevented.
  • the through electrode 29b formed in the extended portion 2c can be connected to the electrode pad 13e of the base 5 directly below the fourth electrode of the second semiconductor element 3, it accompanies external lead-out from the second semiconductor element 3.
  • the size increase in the horizontal direction does not occur, and the stacked semiconductor device 200 can be further reduced in size.
  • the advantages compared to the first embodiment and its modifications are as follows. Since the electrical signal from the first semiconductor element 1 can be taken out via the second semiconductor element 3 and the through electrode 29b, it is not necessary to form a redistribution layer, which can simplify the process and reduce the manufacturing cost. can get. In addition, since it is possible to avoid electrode pad and bump formation displacement caused by mask misalignment in the rewiring formation process, it is possible to increase the number of bumps that can be arranged by reducing the bump pitch. Therefore, it is more effective in reducing the size and manufacturing cost of the image sensor chip having a high pixel.
  • glass 31 covering the photoelectric conversion region 8 of the first semiconductor element 1 can be bonded with a transparent adhesive 32 or the like instead of the translucent cover 7 as in FIG. . That is, it can be realized as a chip size package (CSP: Chip Size Package) in which the package 4 is omitted from the stacked semiconductor device 200, and further miniaturization can be achieved.
  • CSP Chip Size Package
  • the first embodiment, the modified example, and the second embodiment have been described as examples of the technology disclosed in the present application.
  • the technology in the present disclosure is not limited to this, and can also be applied to an embodiment in which changes, replacements, additions, omissions, and the like are appropriately performed.
  • the number of the second semiconductor elements 3 placed on the first semiconductor element 1 is not limited to two, and may be one or three or more. When three or more second semiconductor elements 3 are mounted, it is possible to obtain a heat dissipation effect by providing a heat conducting member extending from each second semiconductor element to the package 4. Further, when the number of the second semiconductor elements is one, the area of the photoelectric conversion region 8 formed in the first semiconductor element 1 can be expanded correspondingly. When the photoelectric conversion region 8 is not expanded, one side of the first semiconductor element 1 can be reduced to reduce the chip size.
  • the planar shape of the first semiconductor element 1 and the second semiconductor element 3 is not limited to a rectangle and is not particularly limited. However, a rectangle is efficient in order to increase the number of wafers that can be taken per wafer.
  • the bonding member is not limited to a bump formed of gold or solder, and other bonding methods such as surface active bonding can also be adopted. It is.
  • the first semiconductor element 1 is not limited to an image sensor chip including the photoelectric conversion region 8.
  • the configuration of the present disclosure can also be applied to a semiconductor module including a light receiving element such as an optical pickup and a light emitting element such as an LED element or a semiconductor laser element.
  • a semiconductor module including a light emitting element will be described as an example.
  • a semiconductor chip in which a light emitting element is formed is the first semiconductor element 1, and a semiconductor chip in which a driving circuit for driving the light emitting element is formed is a second. Each corresponds to a semiconductor chip.
  • the external terminals of the package 4 may be formed in a peripheral or area shape on the back surface of the base 5, or may be arranged as external lead wires on the side surface.
  • the shape of the external lead wire is not particularly limited.
  • the base 5 is not limited to a wiring board but may be a lead frame. In that case, the first semiconductor element 1 is mounted on a die pad. Instead of the electrode pad 13, the inner lead is electrically connected to the electrode of the second semiconductor element 3 through the first connection member 12 and the electrode pad 11, or the second connection member 30 and the through electrode 29.
  • the present disclosure is applicable to a stacked semiconductor device in which electronic components are stacked on a surface side having a light receiving or light emitting region.
  • it is effective for an imaging semiconductor device, an imaging module, and the like provided with an image sensor chip.

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Abstract

　積層型半導体装置は、主面に光電変換領域を備えた第１の半導体素子と、第１の半導体素子の側端面より外方に拡張された拡張部と、拡張部の第１の面に形成された再配線層と、第１の半導体素子の主面の、光電変換領域外から拡張部に亘って配置され、第１の半導体素子および再配線層と電気的に接続された第２の半導体素子と、再配線層に形成され、再配線層を介して第２の半導体素子と電気的に接続する第１の電極パッドを備える。

Description

積層型半導体装置
　本開示は、半導体チップ上に他の電子部品を積層した積層型半導体装置に関する。
　特許文献１は、光電変換領域が形成された第１の半導体チップと、第１の半導体チップ上における光電変換領域が形成されていない領域に設けられ、第１の半導体チップと電気的に接続された第２の半導体チップと、第１の半導体チップ、第２の半導体チップを収容するとともに、少なくとも光電変換領域と対向する領域が透光性材料で形成されたパッケージと、第２の半導体チップとパッケージを熱的に連結する熱伝導部材とを備える半導体モジュールを開示する。この半導体モジュールは、第２の半導体チップとパッケージを熱的に連結する熱伝導部材が設けられているため、第２の半導体チップからの発熱を、熱伝導部材を介してパッケージに放熱することが可能である。このような構成とすることで、第２の半導体チップで発生した熱が光電変換部側へ移動するのを抑制することができる。
特開２０１２－１２４３０５号公報
　特許文献１に開示された技術では、第１の半導体チップ上における光電変換領域外に、第２の半導体チップとの接続電極および第１の半導体チップを搭載する基板との接続電極を設けるため、第１の半導体チップの平面サイズが大きくなり、ウエハ当たりのチップ取れ数が減少する。また、光電変換領域を形成した第１の半導体チップに第２の半導体チップを電気的に接続し、光電変換領域からの信号を外部に転送するため、変換した信号の取り出し端子を含めた上下チップの協調設計が必要になり、回路設計が煩雑になる。
　本開示の積層型半導体装置は、第１の半導体チップ上に第２の半導体チップ等の電子部品を配置する構成において、第１の半導体チップの小型化を可能にし、また、上下チップの回路設計の複雑化を防止することに有効である。
　本開示における積層型半導体装置は、主面に光電変換領域を備えた第１の半導体素子と、第１の半導体素子の側端面より外方に拡張された拡張部と、拡張部の第１の面に形成された再配線層と、第１の半導体素子の主面の、光電変換領域外から拡張部に亘って配置され、第１の半導体素子および再配線層と電気的に接続された第２の半導体素子と、再配線層に形成され、再配線層を介して第２の半導体素子と電気的に接続する第１の電極パッドを備える。
　本開示における積層型半導体装置は、光電変換領域を備えた下側の半導体素子の平面サイズを抑制しつつ、上側の半導体素子を積層することにより生じる機能障害やチップ設計制約を回避するのに有効である。
図１Ａは、第１の実施形態に係る積層型半導体装置の構成を示した図であり、図１Ｂに示すＩａ－Ｉａ線に沿った断面図である。 図１Ｂは、第１の実施形態に係る積層型半導体装置の構成を示した平面図である。 図２は、第１の実施形態に係る積層型半導体装置における、第１、第２の半導体素子の内部回路と動作を示したブロック図である。 図３は、第１の実施形態に係る積層型半導体装置の他の構成を示した断面図である。 図４は、第１の実施形態に係る積層型半導体装置の再配線層の構成例を示した断面図である。 図５は、第１の実施形態に係る積層型半導体装置の再配線層の構成例を示した断面図である。 図６は、第１の実施形態に係る積層型半導体装置の再配線層の構成例を示した断面図である。 図７は、第１の実施形態に係る積層型半導体装置の再配線層の構成例を示した断面図である。 図８は、第１の実施形態の変形例１に係る積層型半導体装置の構成を示した断面図である。 図９は、第１の実施形態の変形例１に係る積層型半導体装置の他の構成を示した断面図である。 図１０Ａは、第１の実施形態の変形例２に係る積層型半導体装置の構成を示した図であり、図１０Ｂに示すＩａ－Ｉａ線に沿った断面図である。 図１０Ｂは、第１の実施形態の変形例２に係る積層型半導体装置の構成を示した平面図である。 図１１は、第１の実施形態の変形例２に係る積層型半導体装置の他の構成を示した断面図である。 図１２は、第１の実施形態の変形例２に係る積層型半導体装置の他の構成を示した断面図である。 図１３Ａは、第２の実施形態の変形例に係る積層型半導体装置の構成を示した図であり、図１３Ｂに示すＩａ－Ｉａ線に沿った断面図である。 図１３Ｂは、第２の実施形態の変形例に係る積層型半導体装置の構成を示した平面図である。
　以下、本開示の積層型半導体装置について図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　（第１の実施形態）
　図１Ａおよび図１Ｂは、本実施形態にかかる積層型半導体装置の構成を模式的に示す断面図と平面図である。
　図１Ａに示す積層型半導体装置１００は、第１の半導体素子１と、第１の半導体素子１の側端面から外方に拡張された拡張部２と、第１の半導体素子１と拡張部２とに亘って載置された第２の半導体素子３と、第１の半導体素子１および第２の半導体素子３を封止するパッケージ４とを有する。
　パッケージ４は、基台５と、基台５上に形成された側壁部６と、第１の半導体素子１の主面を覆うように配置された透光性カバー７とを備える。基台５は、樹脂基板やセラミック基板などの配線基板であってもよい。側壁部６は、図１Ｂに示すように、第１の半導体素子１および第２の半導体素子３の周囲を囲むように形成される。側壁部６は、基台５と一体に形成されても、独立して形成されてもよい。例えば、セラミック基板を採用する場合は、側壁部６もセラミック製で一体に焼成されるため製造工程が簡略化できる。独立して形成される場合は、各々に最適な材質を選択することができる。例えば樹脂によって形成すると加工が容易である。透光性カバー７は板状であり、材料は例えば透光性樹脂やガラスである。透光性カバー７は接着剤等で側壁部６に固着される。
　第１の半導体素子１は、シリコン基板に回路が形成されて成る半導体素子（半導体チップ）であり、主面に、光電変換回路が行列状に配置された光電変換領域８を備える。光電変換領域８では、透光性カバー７を通過した入射光を受光して電気信号に変換する。第１の半導体素子１の裏面は、接着層９を介して基台５に固着されている。接着層９は、例えば金属ペーストである。
　拡張部２は、第１の半導体素子１の側端面から外方に拡張されて成り、材料は、例えば成型、加工が容易なエポキシ等の樹脂が適している。第１の半導体素子１の主面から拡張部２の第１の面に亘っては、再配線と、再配線を覆う保護膜とを含む再配線層１０が形成されている。再配線は、一般的にはフォトリソグラフィーを用いた電気めっきにより形成するため、配線厚みは約３～５μｍ程度、幅は任意で作成可能である。半導体チップ内部の配線と比較して寸法が大きく、電気抵抗が小さいのが特徴である。再配線には、電気めっきなど簡易な工程で形成可能で、電気伝導性にも優れた銅が適している。保護膜には、ポリイミド（ＰＩ：Ｐｏｌｙｉｍｉｄｅ）やポリベンゾオキサゾール（ＰＢＯ：ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等の樹脂を適用すると、加工が容易であり、高い保護効果を果たす。
　再配線層１０には、第２の半導体素子３の搭載領域において、第１の半導体素子１の領域に配置された第１の電極と、拡張部の領域に配置された第２の電極とが形成される。また、第２の半導体素子３の搭載領域より外周には電極パッド１１が配置される。
　図１Ａに示すように、電極パッド１１は第１の接続部材１２を介して基台５の電極パッド１３に接続される。再配線層１０の電極パッド１１は、銅やニッケルにより形成されてもよいし、銅／はんだやニッケル／金などの積層構造であってもよい。はんだの組成は、例えば機械的特性に優れた錫－銀系、錫－銅系、錫－ビスマス系、錫－インジウム系の合金がある。第１の接続部材１２は、導電性の部材であり、例えば銅ワイヤや金ワイヤである。
　図１Ｂに示すように、第１の半導体素子１の光電変換領域８は再配線層１０の開口部より露出している。また、基台５の電極パッド１３と接続される再配線層１０上の電極パッド１１は、第２の半導体素子３の搭載領域外であれば、拡張部２の領域だけでなく、第１の半導体素子１の領域にも配置されていてもよい。
　第２の半導体素子３は、シリコン基板に回路が形成されて成る半導体素子（半導体チップ）であり、主面に第１の半導体素子１と電気的なやりとりを行う回路を有する。例えば、第１の半導体素子１の光電変換部を駆動する駆動回路や、第１の半導体素子１からのアナログの画像電気信号をデジタル信号に変換するアナログフロントエンド（ＡＦＥ：Ａｎａｌｏｇ　Ｆｒｏｎｔ　Ｅｎｄ）回路を含む。
　第２の半導体素子３は、光電変換領域８への集光を妨げないよう、光電変換領域８を避けて、第１の半導体素子１の周縁部から拡張部２に亘って配置される。第２の半導体素子３の主面には第３の電極と第４の電極が配置され、第３の電極が第１の半導体素子１の領域に、第４の電極が拡張部２の領域に向かい合うよう搭載される。このとき、第３の電極は接合部材を介して再配線層１０の第１の電極と、第４の電極は接合部材を介して再配線層１０の第２の電極と、それぞれ接続される。接合部材は導電性の部材であり、例えば金属バンプである。第２の半導体素子３と第１の半導体素子１の主面および拡張部２の第１の面との隙間には、接合部の補強のために接着層１４が形成されてもよい。接着層１４は、例えば接着力強化剤であるアンダーフィル材であり、その材料としては、液状エポキシ樹脂、樹脂シート、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）等から採用できる。
　以上、本実施形態の積層型半導体装置１００では、第２の半導体素子３を配置する領域や電極パッド１１を配置する領域を、拡張部２の第１の面で確保できる。すなわち、第１の半導体素子１においては、光電変換領域８の外周部において、基台５との接続端子のための領域を確保する必要がなくなり、第２の半導体素子３を搭載する領域も縮小できる。すなわち、外部接続のために第１の半導体素子１の平面チップサイズを大きくする必要が無く、製造コストの悪化を防止することが出来る。
　また、第２の半導体素子３を第１の半導体素子１に形成された光電変換領域８から十分離れた位置に配置することが出来る。これにより、透光性カバー７と光電変換領域８との間の光路が、第２の半導体素子３や、接続部を保護する樹脂やフィルムなどにより遮られるのを防止することができる。さらに、第２の半導体素子３の発熱や、製造過程で第１の半導体素子１と第２の半導体素子３を局所的に加熱して接合する際の熱が、光電変換領域８へ伝わりにくくなるため、熱による機能障害を防止することができる。
　さらに、電極パッド１１の配置など、第２の半導体素子３からの外部への電気的な引き出しは拡張部２で行うため、その分第１の半導体素子１および第２の半導体素子３の回路設計が容易になり、チップ設計期間や設計コストの悪化を防止することができる。
　なお、本開示の効果は、第１の半導体素子１が高画素化するとより顕著になる。すなわち、高画素化に伴い第２の半導体素子３の回路規模が増大し、チップサイズが大きくなった場合も、拡張部２の領域を調整することで第２の半導体素子３の搭載領域を確保できるため、第１の半導体素子１のサイズは小さく保つことができる。また、第２の半導体素子３の端子数が増加しても、拡張部２側に接合部を確保するよう電極の配置を調整できるため、簡易な回路設計で対応できる。
　図２は、積層型半導体装置１００における第１の半導体素子１と第２の半導体素子３の内部回路の一例、および動作の一例を模式的に示すブロック図である。
　第１の半導体素子１の光電変換領域８には、行列状に配置された複数の光電変換回路１５と、光電変換回路１５の列毎に対応して設けられた垂直転送部１６ａと、水平転送部１６ｂとが配置される。各光電変換部１５は、入射光を光電変換して信号電荷を生成する。垂直転送部１６ａは、各光電変換回路１５で生成された信号電荷を読み出し、水平転送部１６ｂに転送する。水平転送部１６ｂは、転送された信号電荷を同じ第１の半導体素子１内の出力回路部１７に転送する。出力回路部１７は、転送された信号電荷をアナログの画像電気信号に変換して第２の半導体素子３に出力する。
　第２の半導体素子３は、駆動回路１８と、ＡＦＥ回路１９と、タイミングジェネレータ（ＴＧ：Ｔｉｍｉｎｇ　Ｇｅｎｅｒａｔｏｒ）２０とを備える。駆動回路１８は、ＴＧ２０で生成されるタイミング信号に基づいて駆動パルスを生成し、第１の半導体素子１に出力する。ここで、駆動パルスには、垂直転送部１６ａ、水平転送部１６ｂおよび出力回路部１７のそれぞれを駆動する駆動パルスが含まれる。第１の半導体素子１では、これらの駆動パルスにもとづいて、上述のような光電変換回路１５で生成された信号電荷の読み出しから、出力回路部１７からの画像電気信号の出力までの一連の動作が行われる。ＡＦＥ回路１９は、ＴＧ２０で生成されるタイミング信号に基づいて、出力回路部１７から出力されたアナログの画像電気信号を、デジタル信号に変換（ＡＤＣ：Ａｎａｌｏｇ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）する。ＡＤＣの前処理として、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）、自動利得調整（ＡＧＣ：Ａｕｔｏ　Ｇａｉｎ　Ｃｏｎｔｒｏｌ）を行ってもよい。変換されたデジタル信号は、第２の半導体素子３の外部に出力される。
　第１の半導体素子１から第２の半導体素子３に出力される画像電気信号は、再配線層１０の第１の電極から第２の半導体素子の第３の電極へ送られる。また、第２の半導体素子３から出力されるデジタル信号は、第２の半導体素子３の第４の電極から再配線層１０の第２の電極へ送られた後、第２の電極と電気的に接続された電極パッド１１から第１の接続部材１２を介してパッケージ４の電極パッド１３に送られる。その後、パッケージ４の外部端子（図示せず）を介して積層型半導体装置１００の外部に出力される。
　前述の内部回路の一例では、第１の半導体素子１がＣＣＤイメージセンサの場合を説明したが、ＣＭＯＳイメージセンサや、その他のメカニズムによるイメージセンサであってもよい。ＣＭＯＳイメージセンサを用いれば、消費電力の抑制に有効である。要するに、被写体像を撮像して画像データを生成するものであればよい。また、第２の半導体素子３に実装する回路は、前述の駆動回路１８、ＡＦＥ回路１９、ＴＧ２０に限らず、それらを含まないものであっても、もしくはその他の機能を備えたものであってもよい。要するに、画像電気信号を受けてデジタル信号を出力するものであれば、物理的にどのように構成してもよい。
　また、第２の半導体素子３の代わりに、もしくは第２の半導体素子に加えて、半導体素子以外の電子部品を搭載してもよい。また、ＡＦＥ回路１９の機能は、ＡＤＣは必須だが、その他の機能は選択的に搭載できる。
　なお、第１の半導体素子１の外側に設けられる拡張部２は、前述の図１Ａおよび図１Ｂの形態に限らず、第２の半導体素子３の搭載領域、外部との接続端子である電極パッド１３の配置領域を確保できればよい。例えば、図１Ａの積層型半導体装置１００では、第１の半導体素子１の側面のみを覆っているが、図３のように第１の半導体素子１ｂの側面および裏面を覆う拡張部２ｂのように構成してもよい。このとき、拡張部２ｂの裏面が接着層９ｂを介して基台５と固着されている。図３に示す積層型半導体装置１１０では、第１の半導体素子１ｂの側面から裏面に連続して拡張部２ｂを備えることにより、第１の半導体素子１ｂと拡張部２ｂからなる拡張型半導体素子にかかる熱応力が安定し、反りが改善する。ひいては、製造工程上の歩留が良好になり、製品信頼性も向上するという効果が得られる。また、拡張部２は図１Ｂのように第１の半導体素子１の側面四方に形成されることが必須ではなく、対向する一対の側面にのみ形成されてもよい。例えば、引き出すべき電極パッド１３の数が少ない場合や、狭ピッチで配置できる場合は拡張部２の領域も最小限にして積層型半導体装置１００としての小型化を図ることもできる。
　また、第１の半導体素子１の光電変換領域８上には、各光電変換回路１５に対応した複数のマイクロレンズからなるレンズ層が配置されてもよい（図示せず）。マイクロレンズは、透光性カバー７を通過して半導体装置１００内に入射した光を、各光電変換回路１５に効率よく集光するためのものである。レンズ層は、半球状の微細なレンズをアレイ状に配置したものであってもよく、特定の屈折率分布を有する微細なリングを同心円状に配置したデジタルマイクロレンズであってもよい。
　また、第１の半導体素子１と第２の半導体素子３の接合部において、第１の電極と第３の電極による接合部のピッチは、第２の電極と第４の電極による接合部のピッチよりも狭ピッチであることが望ましい。
　（第１の実施形態の再配線層の例）
　前述の積層型半導体装置１００における再配線層１０の構成例を、再配線層１０を模式的に示した図４～７を用いて説明する。
　図４に示す例では、第１の半導体素子１の主面上と拡張部２の第１の面上には、再配線２１ａと、再配線２１ａを覆う保護膜２２ａとを含む再配線層１０ａが形成され、保護膜２２ａは、第１の半導体素子１から拡張部２に亘って境界を跨いで連続的に形成されている。より詳しくは、第１の半導体素子１の主面に形成された電極２３、および電極２３の一部を露出して主面を覆う絶縁膜２４の上に、再配線層１０ａが配置される。再配線２１ａは、絶縁膜２４の開口部から露出した電極２３に接続する一方、保護膜２２ａの開口部２５ａから露出して第１の電極２６と接続する。拡張部２の第１の面にも、再配線２１ａと保護膜２２ａが形成される。第２の電極２７は、保護膜２２ａの開口部２８ａから露出した再配線２１ａと接続し、電極パッド１１は保護膜２２ａの開口部２９ａから露出した再配線２１ａと接続するよう形成される。第１の電極２６、第２の電極２７はそれぞれ、第２の半導体素子３に設けられた第３の電極、第４の電極と接合される電極であり、第２の半導体素子３からの出力信号は、第２の電極２７と再配線２１ａを介して電極パッド１１へ引き出される。
　図５に示す例では、第１の半導体素子１と拡張部２の界面近傍の領域には再配線層１０ｂを形成しない。すなわち、再配線層１０ｂは第１の半導体素子１の主面上と拡張部２の第１の面上に分断されて配置され、保護膜２２ｂも、第１の半導体素子１と拡張部２の境界を跨がない。この点で図４に示す例とは異なる。上記構成により、第１の半導体素子１と拡張部２の界面近傍の熱応力による再配線層１０ｂの断線を防止することができる。
　図６に示す再配線層１０ｃでは、再配線２１ｃと保護膜２２ｃが、第１の半導体素子１から拡張部２に亘って境界を跨いで連続的に形成されている。詳しくは、開口部２５ｃにおいて第１の電極２６と接続された再配線２１ｃが、第１の半導体素子１と拡張部２との境界を跨いで第２の電極２７の真下まで引き出され、開口部２８ｃにおいて第２の電極２７と接続される。また、図示しないが、再配線２１ｃを電極パッド１１の直下まで引き出して電極パッド１１と接続させる構成にしてもよい。上記構成により、第１の半導体素子１内部の配線より寸法が大きく電気抵抗が小さい再配線２１ｃを伝送経路として優先的に用いることができるため、より安定した電気信号の転送が可能となる。
　図７に示す例では、再配線層１０ｄの層数を２層にする。詳しくは、電極２３の一部を露出して第１の半導体素子１の主面を覆う絶縁膜２４の上に、再配線層１０ｄの１層目の保護膜２２ｄを形成する。保護膜２２ｄは、電極２３を露出する絶縁膜２４の開口部に沿って開口し、この開口において再配線２１ｄが電極２３と接続する。保護膜２２ｄは第１の半導体素子１と拡張部２との境界を跨いで拡張部２の第１の面上にまで形成される。保護膜２２ｄ上に形成された再配線２１ｄも、第１の半導体素子１と拡張部２との境界を跨いで第２の電極２７の真下まで引き出される。１層目の保護膜２２ｄおよび再配線２１ｄ上に、２層目の保護膜２２ｅが形成される。２層目の保護膜２２ｅは、第１の半導体素子１の領域において再配線２１ｄを露出する開口部２５ｄを有し、開口部２５ｄにおいて、第１の電極２６と再配線２１ｄが接続される。また、拡張部２の領域において再配線２１ｄを露出する開口部２８ｄを有し、開口部２８ｄにおいて、第２の電極２７と再配線２１ｄが接続される。なお、再配線層の層数は１層、２層に限られるものではなく、３層以上形成することもできる。
　上記構成により、第１の半導体素子１と拡張部２の境界を再配線２１ｄが直接跨ぐことがないため、第１の半導体素子１と拡張部２の界面近傍の熱応力による再配線２１ｃの断線を防止することができる。
　また、図示しないが、第１の半導体素子１と拡張部２の界面近傍の熱応力による再配線層１０の断線を防止する他の構成例として、第１の半導体素子１と拡張部２の境界において、他の領域よりも再配線２１の厚みを厚く、もしくは線幅を広くしてもよい。
　（第１の実施形態の変形例１）
　図１Ａおよび図１Ｂに示した積層型半導体装置１００では、再配線層１０の電極パッド１１は、ワイヤ状の第１の接続部材１２によって、基台５の電極パッド１３と接続されている。この構成では、電極パッド１１と電極パッド１３は、ワイヤ接続を行えるだけの間隔を水平方向にとる必要があり、積層型半導体装置１００としての平面サイズに影響する。
　図８は、第１の実施形態の変形例１にかかる積層型半導体装置の構成を模式的に示す断面図である。
　図８に示す積層型半導体装置１２０は、再配線層１０ｅの電極パッド１１ｅと、基台５の電極パッド１３ｅを接続する手段として、拡張部２の第１の面から反対側の第２の面まで貫通する貫通電極２９を備える。
　貫通電極２９は、拡張部２の第１の面側において、再配線層１０ｅの電極パッド１１ｅと接続され、第２の面側において、第２の接続部材３０を介して基台５の電極パッド１３ｅと接続される。貫通電極２９は拡張部２に形成された貫通孔を導電体で充填するか、または貫通孔の内壁を、めっき等の手法により導電性材料で被覆して形成する。第２の接続部材３０は導電性部材であり、例えば金属バンプやＡＣＦである。
　第１の半導体素子１の電極パッド１１ｅとパッケージ４の電極パッド１３ｅとの接続を、ワイヤではなく拡張部２に形成した貫通電極２９を介して行うため、再配線層１０ｅの電極パッド１１ｅは、第２の半導体素子３の搭載領域とオーバーラップするように配置できる。すなわち、拡張部２の領域において、第２の電極２７と電極パッド１１ｅは再配線層１０ｅの上と下にオーバーラップして形成してもよい。
　上記構成によれば、拡張部２の直下で第１の半導体素子１とパッケージ４とを接合することができるため、前述のワイヤ接続タイプの積層型半導体装置１００、１１０に比してパッケージの小型化を図ることが出来る。
　本変形例の他の態様として、図９に示すように、透光性カバー７の代わりに、第１の半導体素子１の光電変換領域８を覆うガラス３１を透明接着剤３２などで張り合わせることもできる。すると、透光性カバー７を載置する側壁部６や側壁部６を固着する基台５が不要になるため、パッケージ４を省いた積層型半導体装置１３０として構成することもでき、さらなる小型化を図ることが出来る。積層型半導体装置１３０は、第１の半導体素子１と拡張部２とから成る拡張型半導体チップのチップサイズパッケージ（ＣＳＰ：Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）となり、例えば第２の接続部材３０を外部端子として、モジュールのマザー基板にそのまま搭載することも可能である。
　（第１の実施形態の変形例２）
　図１Ａおよび図１Ｂに示した積層型半導体装置１００では、再配線層１０は第１の半導体素子１および拡張部２に形成されている。この構成では、第１の半導体素子１と拡張部２との界面は、拡張部２の材料と第１の半導体素子１の材料の熱膨張収縮差による熱応力の集中箇所となり、再配線層１０の損傷や断線を引き起こすおそれがある。
　図１０Ａおよび図１０Ｂは、第１の実施形態の変形例２にかかる積層型半導体装置の構成を模式的に示す断面図と平面図である。
　図１０Ａに示す積層型半導体装置１４０は、第１の半導体素子１の主面を避けて、拡張部２の第１の面上に配置された再配線層１０ｆを備える。
　再配線層１０ｆは、第２の半導体素子３の第４の電極と接続される第２の電極２７と、第２の電極２７の外側に配置され、第１の接続部材１２を介して基台５の電極パッド１３と接続される電極パッド１１を有する。第１の半導体素子から出力された画像電気信号は、第１の半導体素子の主面に形成された電極から接合部材を介して第２の半導体素子３の第３の電極へと送られる。また、第２の半導体素子３でＡ／Ｄ変換されたデジタル信号は、第４の電極から再配線層１０ｆの第２の電極に送られ、さらに電極パッド１１を経て基台５の電極パッド１３に転送される。
　上記構成により、熱応力の集中箇所となる第１の半導体素子１と拡張部２の境界を再配線層１０ｆが跨らずに形成されるため、第１の半導体素子１から出力された電気画像信号は第２の半導体素子３を経路にして拡張部２に転送され、パッケージ４側に転送されるため、信号の安定化および画質の向上、さらに半導体装置としての信頼性の向上を図ることが出来る。
　図１０Ｂでは、第１の半導体素子１と拡張部２の境界が再配線層１０ｆの内側の端部と面一に描いているが、本変形例２では再配線層１０ｆは第１の半導体素子１と拡張部２の境界を跨がなければよく、再配線層１０ｆの端部が拡張部２寄りに形成されていてもよい。
　本変形例２の構成では、再配線層１０ｆの有無により、第２の半導体素子３の第３の電極と第４の電極とにそれぞれ接続する、第１の半導体素子１の主面の電極と再配線層１０ｆの第２の電極間で生じる高さの差を考慮する必要がある。接合部材との接合面の高さについて、第２の電極２７の方が第１の半導体素子１の主面の電極よりも高くなると、同じ接合部材を用いた際に、電極の高低差により接合信頼性が低下するおそれがある。
　この課題に対し、図１１に示す構成では、高さの差を是正するため第１の半導体素子１の主面に形成する電極の厚みを調整し、再配線層１０ｇの第２の電極２７と同じ高さになるよう形成している。具体的には、絶縁膜２４の開口部で第１の半導体素子１の電極２３と接続する第５の電極３３ｇの高さを、第２の電極２７の高さと同じにしている。上記構成により、同じ接合部材を用いた場合も、電極の高低差による不具合が生じず、第１の半導体素子１と第２の半導体素子３の接合信頼性が確保できる。
　また、図１２では、リフロー時に接合部材の高さを調整するよう、再配線層１０ｈの第２の電極２７の平面サイズを大きく形成している。具体的には、第２の電極２７ｈの平面サイズを第５の電極３３ｈの平面サイズより大きくし、第５の電極３３ｈの高さは第２の電極２７ｈよりも低いままとした。上記構成により、例えば接合部材にはんだなどを用いて接続する際に、平面サイズが大きい分、第２の電極２７ｈにおける溶融はんだの濡れ広がりが大きくなり、接合部材自体の高さが低くなるため、第５の電極３３ｈと第２の電極２７ｈの高さの差を吸収することになり、接合信頼性が確保できる。
　なお、図１１と図１２の特徴を組み合わせてもよい。すなわち、第１の電極を第２の電極より厚く形成し、かつ第２の電極の平面サイズを第１の電極のそれより大きく形成して接合信頼性を確保してもよい。
　（第２の実施形態）
　図１３Ａおよび図１３Ｂは、本実施形態にかかる積層型半導体装置の構成を模式的に示す断面図と平面図である。以下、第１の実施形態およびその変形例との相違点を中心に説明するため、説明を簡略化したり、省略したりする構成もある。
　図１３Ａに示す積層型半導体装置２００は、第１の半導体素子１と、第１の半導体素子１の主面に載置された第２の半導体素子３と、第１の半導体素子１および第２の半導体素子３の側端面から外方に拡張された拡張部２ｃと、第１の半導体素子１および第２の半導体素子３を封止するパッケージ４とを有する。
　第２の半導体素子３は、光電変換領域８への集光を妨げないよう、光電変換領域８を避けて、第１の半導体素子１の周縁部から側端面より外側に飛び出して配置される。第２の半導体素子３の主面には、第３の電極が配置された第１の領域と、第４の電極が配置された第２の領域がある。第１の領域が第１の半導体素子１の主面の電極と接合され、第２の領域は第４の電極を除いて拡張部２ｃに覆われる。第１の半導体素子１の主面と第２の半導体素子３の第１の領域の隙間には、接合部の補強のために接着層１４が形成されてもよい。
　拡張部２ｃは、第１の半導体素子１の側端面および第２の半導体素子３の側端面の両方から外方に拡張され、一体に形成されて成る。拡張部２ｃには、第２の半導体素子３の第４の電極と接続し、拡張部２ｃの裏面まで貫通する貫通電極２９ｂが形成される。貫通電極２９ｂは第２の接続部材３０を介して基台５の電極パッド１３ｅと接続する。
　図１３Ｂでは、拡張部２ｃは第１の半導体素子１の四方に形成しているが、拡張部２ｃは貫通電極２９ｂによる第２の半導体素子３からの外部引き出しを主な役割とするため、これに限られるものではない。例えば、第２の半導体素子３が配置された対向する２辺に沿ってのみ形成されてもよいし、辺の端から端までではなく、部分的に形成されても構わない。また、図１３Ｂにおいて、拡張部２ｃと側壁部６との間に空隙を有するが、よりパッケージの小型化のために拡張部２ｃと側壁部６とが接触していてもよい。
　以上、本実施の形態の積層型半導体装置２００では、第２の半導体素子３は、第１の半導体素子１と接続する第１の領域のみオーバーラップし、それ以外は第１のチップから外側に飛び出して配置することができる。すなわち、第１の半導体素子１のチップサイズは所望の光電変換領域８を確保できればよく、光電変換領域８の外周部に、基台５との接続端子のための領域を確保する必要がなくなり、第２の半導体素子３を搭載する領域も縮小できるため小型化が可能である。すなわち、外部接続のために第１の半導体素子１の平面チップサイズを大きくする必要が無く、製造コストの悪化を防止することが出来る。
　また、第２の半導体素子３を第１の半導体素子１に形成された光電変換領域８から十分離れた位置に配置することが出来る。これにより、透光性カバー７と光電変換領域８との間の光路が、第２の半導体素子３や、接続部を保護する樹脂やフィルムなどにより遮られるのを防止することができる。さらに、第２の半導体素子３の発熱や、製造過程で第１の半導体素子１と第２の半導体素子３を局所的に加熱して接合する際の熱が、光電変換領域８へ伝わりにくくなるため、熱による機能障害を防止することができる。
　さらに、第２の半導体素子３からの外部への電気的な引き出しは拡張部２ｃで行うため、その分第１の半導体素子１および第２の半導体素子３の回路設計が容易になり、チップ設計期間や設計コストの悪化を防止することができる。
　さらに、拡張部２ｃに形成した貫通電極２９ｂにより第２の半導体素子３の第４の電極の直下で基台５の電極パッド１３ｅと接続できるため、第２の半導体素子３からの外部引き出しに伴う水平方向のサイズ拡大が生じず、積層型半導体装置２００のさらなる小型化が図れる。
　また、第１の実施形態およびその変形例と比しての効果は以下がある。第１の半導体素子１からの電気信号を第２の半導体素子３と貫通電極２９ｂを介して取り出すことが出来るため、再配線層の形成が不要となり、工程の簡易化と製造コスト削減の効果が得られる。また、再配線の形成工程においてマスクの合わせズレ要因で発生する電極パッドやバンプの形成ズレを回避できるため、バンプのピッチ縮小によるバンプ配置可能数を増加させることも可能になる。したがって、高画素のイメージセンサチップの小型化や製造コスト削減により効果的である。
　本実施形態の他の態様として、図９と同様、透光性カバー７の代わりに、第１の半導体素子１の光電変換領域８を覆うガラス３１を透明接着剤３２などで張り合わせることもできる。すなわち、積層型半導体装置２００からパッケージ４を省いたチップサイズパッケージ（ＣＳＰ：Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）として実現することが可能であり、さらなる小型化を図ることが出来る。
　（他の態様）
　以上、本出願において開示する技術の例示として、第１の実施形態およびその変形例、第２の実施形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記第１の実施の形態および変形例、第２の実施形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
　以下、他の態様の例をまとめて説明する。
　第１の半導体素子１に載置される第２の半導体素子３の個数は２基に限定されず、１基でも、３基以上であってもよい。第２の半導体素子３を３基以上載置する場合は、各第２の半導体素子からパッケージ４に亘る熱伝導部材を設けることで、放熱効果を得ることが可能である。また、第２の半導体素子の個数を１基とする場合には、その分、第１の半導体素子１に形成される光電変換領域８の面積を拡張することができる。光電変換領域８を拡張しない場合には、第１の半導体素子１の一辺を縮小し、チップサイズを小さくすることが可能である。
　第１の半導体素子１、第２の半導体素子３の平面形状は矩形に限らず、特に限定されるものではない。ただし、ウエハ１枚あたりの取れ数を増やすために、矩形が効率的である。
　第２の半導体素子３の第１の半導体素子１へのフリップチップ接続について、接合部材は金やはんだで形成されたバンプに限定されず、表面活性接合など他の接合方法を採用することも可能である。
　第１の半導体素子１は、光電変換領域８を備えるイメージセンサチップに限定されるものではない。例えば、光ピックアップ等の受光素子や、ＬＥＤ素子や半導体レーザ素子等の発光素子を備える半導体モジュールにおいても、本開示の構成を適用することができる。また、光電変換領域８に代えて、光学系以外のセンサ構造を備えた半導体チップ（ＭＥＭＳ等）であってもよい。発光素子を備える半導体モジュールを例に具体的に説明すると、発光素子が形成されている半導体チップが第１の半導体素子１に、発光素子を駆動する駆動回路が形成された半導体チップが第２の半導体チップに、それぞれ相当する。
　パッケージ４の外部端子は、基台５の裏面にペリフェラル又はエリア状に形成してもよいし、側面に外部リード線として配置してもよい。また、外部リード線の形状は特に限定されるものではない。
　基台５は、配線基板に限らず、リードフレームであってもよい。その場合、第１の半導体素子１はダイパッドに搭載される。電極パッド１３の代わりにインナーリードが第１の接続部材１２と電極パッド１１、または第２の接続部材３０と貫通電極２９を介して第２の半導体素子３の電極と電気的に接続する。
　なお、前述の全ての実施形態およびその変形例において、サイズや位置関係について「同じ」という言葉で表記したものは、製造上の誤差を担保するものであり、多少の誤差があっても実質的に同じ範囲を含むものである。
　以上のように、本開示における技術の例示として、添付図面および詳細な説明により実施の形態および変形例を説明した。添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態および変形例は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、受光または発光領域を備えた面側に電子部品を積層する積層型半導体装置に適用可能である。特に、イメージセンサチップを備えた撮像半導体装置および撮像モジュールなどに有効である。
　１，１ｂ　第１の半導体素子
　２，２ｂ，２ｃ　拡張部
　３　第２の半導体素子
　４　パッケージ
　７　透光性カバー
　８　光電変換領域
　１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ　再配線層
　１１，１１ｅ，１３，１３ｅ　電極パッド
　２１ａ，２１ｃ，２１ｄ　再配線
　２６　第１の電極
　２７，２７ｈ　第２の電極
　２９，２９ｂ　貫通電極

Claims (20)

  1. 　主面に光電変換領域を備えた第１の半導体素子と、
    　前記第１の半導体素子の側端面より外方に拡張された拡張部と、
    　前記拡張部の第１の面に形成された再配線層と、
    　前記第１の半導体素子の主面の、前記光電変換領域外から前記拡張部に亘って配置された電子部品と
    　前記再配線層に形成された第１の電極パッドと
    　を備え、
    　前記電子部品は、前記第１の半導体素子および前記再配線層と電気的に接続し、
    　前記第１の電極パッドは前記再配線層を介して前記電子部品と電気的に接続することを特徴とする積層型半導体装置。
  2. 　前記第１の半導体素子の主面上で、前記電子部品と対向する領域に配置された第１の電極と、
    　前記拡張部の前記再配線層において、前記電子部品と対向する領域に配置された第２の電極と、
    　前記電子部品の、前記第１の半導体素子の主面および前記拡張部の第１の面と対向する面に配置された第３、第４の電極とをさらに備え、
    　前記第１の電極と前記第３の電極が接続され、前記第２の電極と前記第４の電極とが接続されることにより、前記電子部品は前記第１の半導体素子および拡張部にフリップチップ接続されることを特徴とする請求項１記載の積層型半導体装置。
  3. 　前記再配線層は、前記第１の半導体素子の主面の、前記電子部品と対向する領域から前記拡張部の第１の面に亘って形成されることを特徴とする請求項２記載の積層型半導体装置。
  4. 　前記再配線層は、前記第１の半導体素子と前記拡張部との境界を跨ぎ、連続的に形成されることを特徴とする請求項３記載の積層型半導体装置。
  5. 　前記再配線層は、再配線と保護膜とを有し、前記再配線が前記第１の半導体素子と前記拡張部との境界を跨ぎ、前記第１の電極と第２の電極とを接続していることを特徴とする請求項３記載の積層型半導体装置。
  6. 　前記第１の電極と第２の電極とを接続する再配線と、前記第１の半導体素子の主面および拡張部の第１の面との間には、前記保護膜が配置されていることを特徴とする請求項５記載の積層型半導体装置。
  7. 　前記再配線は、前記第１の半導体素子と前記拡張部の境界近傍における厚みが他の領域の配線厚みと比して厚いことを特徴とする請求項５または６記載の積層型半導体装置。
  8. 　前記再配線は、前記第１の半導体素子と前記拡張部の境界近傍における幅が他の領域の配線幅と比して広いことを特徴とする請求項５または６記載の積層型半導体装置。
  9. 　前記再配線層は、前記第１の半導体素子と前記拡張部との境界を避けて、断続的に形成されることを特徴とする請求項３記載の積層型半導体装置。
  10. 　前記第１の電極は、前記再配線層に形成されることを特徴とする請求項３～９のいずれか１項記載の積層型半導体装置。
  11. 　前記第１の電極は、前記第２の電極よりも厚く形成されることを特徴とする請求項１０記載の積層型半導体装置。
  12. 　前記第２の電極は、前記第１の電極よりも平面サイズが大きく形成されることを特徴とする請求項１０記載の積層型半導体装置。
  13. 　前記再配線層は、前記第１の半導体素子の主面を避けて形成されることを特徴とする請求項１または２記載の積層型半導体装置。
  14. 　前記第１の半導体素子を搭載する基台を含むパッケージと、
    　前記基台の、前記第１の半導体素子の搭載面に形成された第２の電極パッドと、
    　前記再配線層の第１の電極パッドと、前記基台の第２の電極パッドとを接続する接続部材と
    をさらに備えることを特徴とする請求項１～１３のいずれか１項記載の積層型半導体装置。
  15. 　前記接続部材はボンディングワイヤであり、
    　前記第２の電極パッドは前記拡張部よりも外側に配置されることを特徴とする請求項１４記載の積層型半導体装置。
  16. 　前記接続部材は、前記拡張部を第１の面から反対側の面まで貫通する貫通電極と、前記拡張部と前記基台との間に配置されたバンプとを含み、
    　前記第２の電極パッドは前記拡張部の直下に配置されることを特徴とする請求項１４記載の積層型半導体装置。
  17. 　主面に光電変換領域を備えた第１の半導体素子と、
    　前記第１の半導体素子の主面の、前記光電変換領域外に配置され、前記第１の半導体素子の主面と対向する第１の領域と、前記第１の半導体素子側端面より外側に飛び出した第２の領域とを有する電子部品と、
    　前記第１の半導体素子の側端面および前記電子部品の側端面より外方に拡張された拡張部と
    　前記拡張部を、前記電子部品の第２の領域の真下から裏面まで貫通する貫通電極と
    　前記拡張部の裏面において前記貫通電極と接続する接続部材と
    　を備え、
    　前記電子部品は、前記第１の領域において、前記第１の半導体素子と電気的に接続することを特徴とする積層型半導体装置。
  18. 　前記第１の半導体素子の主面に形成された前記光電変換領域と対向する位置に、透光性部材が配置されることを特徴とする請求項１～１７のいずれか１項記載の積層型半導体装置。
  19. 　前記電子部品は第２の半導体素子であることを特徴とする請求項１～１８のいずれか１項記載の積層型半導体装置。
  20. 　前記拡張部は樹脂材料により形成されることを特徴とする請求項１～１９のいずれか１項記載の積層型半導体装置。
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