KR101787886B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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방동현
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Abstract

본 발명은 복수의 반도체 칩 및 소자들이 몰디드 기판의 상하면에 탑재된 후 몰딩되는 등 3층 몰딩 구조를 갖는 새로운 구조의 시스템 인 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 복수층의 도전성 금속패턴들이 몰딩 수지로 몰딩된 저가의 몰디드 기판을 이용하여 시스템 인 패키지를 제조함으로써, 시스템 인 패키지의 제조 비용을 절감할 수 있고, 몰디드 기판의 상면 및 저면 모두에 반도체 소자들을 부착한 후 몰딩 수지로 몰딩하여 봉지함으로써, 전체 시스템 인 패키지의 수평방향 사이즈를 줄일 수 있도록 한 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩 및 소자들이 몰디드 기판의 상하면에 탑재된 후 몰딩되는 등 3층 몰딩 구조를 갖는 새로운 구조의 시스템 인 패키지 및 이의 제조 방법에 관한 것이다.
최근에는 높은 집적도를 갖는 시스템 구성 및 다기능화의 요구에 따라, 종류가 다른 이종의 반도체 소자들을 하나의 패키지 안에 집적하는 시스템-인-패키지(System in Package; SIP)가 제조되고 있다.
상기 시스템 인 패키지는 반도체 칩과 다수의 수동소자들을 하나의 패키지 안에 집적시킨 패키지로서, 하나 이상의 반도체 칩과 수동소자들, 그 밖에 커넥터나 안테나들을 제조사의 표준 패키지 포맷이나 고객의 요구에 맞춘 특정 패키지 포맷으로 제공되는 패키지를 말하며, RF/무선 장치(앰프나 스위치/필터 모듈, 발진기, GPS나 블루투스 모듈 등), 네트워킹/컴퓨팅 하드웨어 장치(라우터나 스위치의 주문형 반도체 및 메모리 집적 모듈 등), 이미지 센서 등의 다양한 분야에 널리 적용되고 있다.
여기서, 종래의 시스템 인 패키지 및 그 제조 공정을 첨부한 도 1을 참조로 간략하게 살펴보면 다음과 같다.
상기 시스템 인 패키지를 제조하기 위한 기판으로서, 고가의 인쇄회로기판(10)이 사용된다.
먼저, 상기 인쇄회로기판(10) 위에 복수의 반도체 소자(20)들이 부착된다.
이때, 상기 반도체 소자(20)는 에이직 칩(Asic chip), 수동소자(레지스터, 커패시터 등), 오실레이터, 메모리 칩 등을 포함한다.
이어서, 상기 인쇄회로기판(10)의 상면에 몰딩 컴파운드 수지(12, 이하 몰딩 수지로 약칭함)를 오버몰딩하는 공정을 진행하여, 반도체 소자(20)들이 몰딩 수지(12)에 의하여 봉지되어 외부로부터 보호되는 상태가 된다.
다음으로, 상기 인쇄회로기판(10)의 저면에 형성된 볼랜드에 솔더볼과 같은 입출력단자(14)를 융착함으로써, 종래의 시스템 인 패키지가 완성된다.
그러나, 종래의 시스템 인 패키지는 다음과 같은 단점이 있다.
첫째, 시스템 인 패키지를 제조하기 위한 기판을 고가의 인쇄회로기판을 사용함에 따라, 시스템 인 패키지의 제조 비용이 크게 증가하는 단점이 있다.
둘째, 인쇄회로기판의 상면에 복수의 반도체 소자들이 집중적으로 탑재됨에 따라, 대면적의 인쇄회로기판이 사용될 수 밖에 없고, 그에 따라 반도체 패키지를 보다 작게 제조하는 추세에 역행하여 시스템 인 패키지의 수평방향 크기가 과도하게 커지는 단점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 복수층의 도전성 금속패턴들이 몰딩 수지로 몰딩된 저가의 몰디드 기판을 이용하여 시스템 인 패키지를 제조함으로써, 시스템 인 패키지의 제조 비용을 절감할 수 있고, 몰디드 기판의 상면 및 저면 모두에 반도체 소자들을 부착한 후 몰딩 수지로 몰딩하여 봉지함으로써, 전체 시스템 인 패키지의 수평방향 사이즈를 줄일 수 있도록 한 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 복수층의 도전성 금속패턴들이 제1몰딩 수지로 몰딩된 몰디드 기판; 상기 몰디드 기판의 저면에 부착되되, 최하층 도전성 금속패턴과 도전 가능하게 연결되며 부착되는 제1반도체 소자 및 신호전달수단; 상기 몰디드 기판의 저면에 몰딩되어, 제1반도체 소자 및 신호전달수단을 봉지하는 제2몰딩 수지; 상기 몰디드 기판의 상면에 부착되되, 최상층 도전성 금속패턴과 도전 가능하게 연결되며 부착되는 복수의 제2반도체 소자; 상기 몰디드 기판의 상면에 몰딩되어, 제2반도체 소자들을 봉지하는 제3몰딩 수지; 및 상기 제2몰딩 수지의 표면을 통해 외부로 노출되는 신호전달수단의 외표면에 도전 가능하게 융착되는 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게는, 상기 신호전달수단은 몰디드 기판의 저면에서 테두리 영역에 부착되고, 상기 제1반도체 소자는 신호전달수단에 의하여 둘러싸이는 포섬 구조를 이루면서 몰디드 기판의 저면 중앙영역에 부착된 것을 특징으로 한다.
특히, 상기 몰디드 기판의 저면에 몰딩되는 제2몰딩 수지는 신호전달수단의 외표면을 외부로 노출시키기 위하여 필름 어시스트 몰딩 방식에 의하여 몰딩된 것을 특징으로 한다.
또는, 상기 몰디드 기판의 저면에 몰딩되는 제2몰딩 수지는 오버 몰딩 방식으로 몰딩된 후, 신호전달수단의 외표면이 외부로 노출되도록 그라인딩된 것임을 특징으로 한다.
바람직하게는, 상기 신호전달수단은 솔더볼 또는 구리포스트로 채택된 것임을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: ⅰ) 복수층의 도전성 금속패턴들이 제1몰딩 수지로 몰딩된 몰디드 기판 제조 단계; ⅱ) 상기 몰디드 기판의 저면을 통해 노출된 최하층 도전성 금속패턴에 제1반도체 소자 및 신호전달수단을 도전 가능하게 부착하는 단계; ⅲ) 상기 제1반도체 소자 및 신호전달수단을 봉지하기 위한 제2몰딩 수지를 몰디드 기판의 저면에 몰딩하는 단계; ⅳ) 상기 몰디드 기판의 상면을 통해 노출된 최상층 도전성 금속패턴에 복수의 제2반도체 소자를 도전 가능하게 부착하는 단계; ⅴ) 상기 제2반도체 소자들을 봉지하기 위한 제3몰딩 수지를 몰디드 기판의 상면에 몰딩하는 단계; 및 ⅵ) 상기 제2몰딩 수지의 표면을 통해 외부로 노출되는 신호전달수단의 외표면에 입출력단자를 도전 가능하게 융착하는 단계; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
상기 ⅰ) 단계에서, 몰디드 기판은 도전성 금속패턴이 3층 이상 적층된 구조로 제작되되, 소정의 배선 배열을 갖는 도전성 금속패턴을 몰딩수지로 몰딩하여 봉지하는 과정과, 몰딩수지의 상면을 도전성 금속패턴의 표면이 노출될 때까지 그라인딩하는 과정을 반복하여 제작되는 것을 특징으로 한다.
상기 ⅰ) 단계에서, 몰디드 기판은 몰디드 기판은 도전성 금속패턴이 3층 이상 적층된 구조로 제작되되, 도금을 위한 시드레이어 제공 과정과, 시드레이어를 통해 소정의 배선 배열을 갖는 도전성 금속패턴을 도금하는 과정과, 시드레이어 제거 과정과, 도전성 금속패턴을 몰딩수지로 몰딩하는 과정과, 몰딩수지의 상면을 도전성 금속패턴의 표면이 노출될 때까지 그라인딩하는 과정을 반복하여 제작되는 것을 특징으로 한다.
상기 ⅱ) 단계에서, 상기 신호전달수단은 몰디드 기판의 저면에서 테두리 영역에 부착되고, 상기 제1반도체 소자는 신호전달수단에 의하여 둘러싸이는 포섬 구조를 이루면서 몰디드 기판의 저면 중앙영역에 부착되는 것을 특징으로 한다.
상기 ⅱ) 단계에서, 상기 신호전달수단을 부착하는 단계는 기판의 최하층 도전성 금성패턴에 솔더볼을 융착하거나, 기판의 최하층 도전성 금속패턴에 도금 공정에 의한 구리포스트를 형성하여 이루어지는 것을 특징으로 한다.
상기 ⅲ) 단계에서, 상기 제2몰딩 수지는 신호전달수단의 외표면을 외부로 노출시키기 위하여 필름 어시스트 몰딩 방식에 의하여 몰딩되는 것을 특징으로 한다.
상기 ⅲ) 단계에서, 상기 제2몰딩 수지는 오버 몰딩 방식으로 몰딩된 후, 신호전달수단의 외표면이 외부로 노출되도록 그라인딩되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 3층 이상의 도전성 금속패턴들이 몰딩 수지로 몰딩된 저가의 몰디드 기판을 이용하여 시스템 인 패키지를 제조함으로써, 시스템 인 패키지의 제조 비용을 절감할 수 있다.
둘째, 몰디드 기판의 상면 및 저면 모두에 반도체 소자들을 부착한 후 몰딩 수지로 몰딩하여 봉지함으로써, 기존 대비 전체 시스템 인 패키지의 수평방향 사이즈를 줄일 수 있다.
셋째, 몰디드 기판의 상면 및 저면 모두에 반도체 소자들을 부착하더라도, 각 반도체 소자들의 전기적 신호 패스를 몰디드 기판에 포함된 3층 이상의 도전성 금속패턴에서 용이하게 충족시킬 수 있다.
도 1은 종래의 시스템 인 패키지를 도시한 개략도,
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 시스템 인 패키지 및 그 제조 공정을 도시한 단면도,
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 시스템 인 패키지 및 그 제조 공정을 도시한 단면도,
도 4a 내지 도 4g는 본 발명의 제3실시예에 따른 시스템 인 패키지 및 그 제조 공정을 도시한 단면도,
도 5 및 도 6은 본 발명에 따른 시스템 인 패키지용 몰디드 기판 제조 방법을 도시한 개략도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
제1실시예
첨부한 도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 시스템 인 패키지 및 그 제조 공정을 도시한 단면도를 나타낸다.
먼저, 복수층의 도전성 금속패턴(102)들이 제1몰딩 수지(104)로 몰딩된 몰디드 기판(100)이 제공된다(도 2a 참조).
상기 몰디드 기판(Molded substrate)은 기존의 고가인 인쇄회로기판에 비하여 저가 구조이면서 다수의 반도체 소자를 위한 전기적 신호 패스를 원활하게 제공할 수 있게 제조된 것으로서, 도전성 금속패턴이 3층 이상 적층되고, 각 도전성 금속패턴들이 제1몰딩 수지로 몰딩된 구조로 제작된다.
상기 몰디드 기판(100)을 제조하는 하나의 방법으로서, 소정의 배선 배열을 갖는 박판 구조의 도전성 금속패턴을 몰딩수지로 몰딩하여 봉지하는 과정과, 몰딩수지의 상면을 도전성 금속패턴의 표면이 노출될 때까지 그라인딩하는 과정을 반복함으로써, 3층 이상 적층된 도전성 금속패턴(102)들이 제1몰딩 수지(104)로 몰딩된 몰디드 기판(100)이 제조된다.
도 5를 참조하면, 소정의 배선 배열을 갖는 최하층 도전성 금속패턴(102)을 제1몰딩 수지(104)로 몰딩하여 봉지하는 과정과, 제1몰딩 수지(104)의 상면을 최하층 도전성 금속패턴(102)의 표면이 노출될 때까지 그라인딩하는 과정과, 노출된 최하층 도전성 금속패턴(102)의 표면에 중간층 도전성 금속패턴(102)을 도전 가능하게 적층하는 과정과, 중간층 도전성 금속패턴(102)을 제1몰딩 수지(104)로 몰딩하여 봉지하는 과정과, 제1몰딩 수지(104)의 상면을 중간층 도전성 금속패턴(102)의 표면이 노출될 때까지 그라인딩하는 과정과, 노출된 중간층 도전성 금속패턴(102)의 표면에 최상층 도전성 금속패턴(102)을 도전 가능하게 적층하는 과정과, 최상층 도전성 금속패턴(102)을 제1몰딩 수지(104)로 몰딩하여 봉지하는 과정과, 제1몰딩수지의 상면을 최상층 도전성 금속패턴(102)의 표면이 노출될 때까지 그라인딩하는 과정을 통하여, 3층 이상 적층된 도전성 금속패턴(102)들이 제1몰딩 수지(104)로 몰딩된 몰디드 기판(100)이 제조된다.
도 6을 참조하면, 상기 몰디드 기판(100)을 제조하는 다른 방법으로서, 도금을 위한 시드레이어(106) 제공 과정과, 시드레이어(106)를 통해 소정의 배선 배열을 갖는 도전성 금속패턴(102)을 도금하는 과정과, 도전성 금속패턴(102)을 제외한 시드레이어(106) 제거 과정과, 도전성 금속패턴(102)을 제1몰딩 수지(104)로 몰딩하는 과정과, 제1몰딩 수지(104)의 상면을 도전성 금속패턴(102)의 표면이 노출될 때까지 그라인딩하는 과정을 반복함으로써, 3층 이상 적층된 도전성 금속패턴(102)들이 제1몰딩 수지(104)로 몰딩된 몰디드 기판(100)이 제조된다.
다음으로, 상기 몰디드 기판(100)을 그 저면이 위쪽을 향하도록 소정의 다이에 안착시킨 후, 상기 몰디드 기판(100)의 저면을 통해 외부로 노출된 최하층 도전성 금속패턴(102)에 제1반도체 소자(110) 및 신호전달수단(112)을 도전 가능하게 부착한다(도 2b 참조).
본 발명의 제1실시예에 따르면, 상기 신호전달수단(112)은 솔더볼로 채택되고, 상기 제1반도체 소자(110)는 에이직 칩 또는 메모리 칩으로 채택된다.
이에, 상기 솔더볼로 채택된 신호전달수단(112)은 몰디드 기판(100) 저면의 사방 테두리 영역에 노출된 최하층 도전성 금속패턴(102)에 도전 가능하게 연결되며 융착되고, 상기 제1반도체 소자(110)는 몰디드 기판(100)의 저면 중앙영역을 통하여 노출된 최하층 도전성 금속패턴(102)에 도전성 범프 등을 매개로 전기적 신호 전달 가능하게 부착된다.
이때, 상기 제1반도체 소자(110)에 비하여 솔더볼로 채택된 신호전달수단(112)의 높이가 더 높게 형성된다.
따라서, 상기 제1반도체 소자(110)가 몰디드 기판(100)의 저면 중앙영역에 부착된 상태에서 신호전달수단(112)에 의하여 둘러싸이며 보호되는 포섬 구조를 이이루게 된다.
이어서, 상기 몰디드 기판(100)의 저면에 대하여 제2몰딩 수지(114)를 오버 몰딩함으로써, 제1반도체 소자(110) 및 솔더볼로 채택된 신호전달수단(112)이 봉지되는 상태가 된다(도 2c 참조).
연이어, 상기 제2몰딩 수지(114)는 위와 같이 오버 몰딩 방식으로 몰딩된 후, 신호전달수단(112)의 외표면이 외부로 노출되도록 통상의 그라인딩 장비를 이용하여 그라인딩됨으로써, 제2몰딩 수지(114)의 표면과 신호전달수단(112)의 외표면이 동일 평면을 이루게 된다(도 2d 참조).
다음으로, 상기 몰디드 기판(100)을 뒤집어서, 몰디드 기판(100)의 상면이 위쪽을 향하도록 한 후, 몰디드 기판(100)의 상면을 통해 노출된 최상층 도전성 금속패턴(102)에 복수의 제2반도체 소자(120)를 도전 가능하게 부착한다(도 2e 참조).
상기 제2반도체 소자(120)는 에이직 칩, 수동소자, 오실레이터, 메모리 칩 등을 포함하여 구성되며, 이러한 각 제2반도체 소자(120)는 몰디드 기판(100)의 상면을 통해 노출된 최상층 도전성 금속패턴(102)에 도전 가능하게 연결되며 부착된다.
이어서, 상기 제2반도체 소자(120)들을 봉지하기 위한 제3몰딩 수지(122)를 몰디드 기판(100)의 상면에 오버몰딩함으로써, 에이직 칩, 수동소자, 오실레이터, 메모리 칩 등을 포함하는 제2반도체 소자(120)들이 한꺼번에 봉지되어 외부로부터 보호되는 상태가 된다(도 2f 참조).
마지막으로, 상기 몰디드 기판(100)을 다시 뒤집어서, 몰디드 기판(100)의 저면이 위쪽을 향하도록 한 후, 제2몰딩 수지(114)의 표면을 통해 외부로 노출된 신호전달수단(112)의 외표면에 솔더볼과 같은 입출력단자(130)를 융착함으로써, 본 발명의 제1실시예에 따른 시스템 인 패키지가 완성된다(도 2g 참조).
이와 같이, 3층 이상의 도전성 금속패턴(102)들이 몰딩 수지로 몰딩된 저가의 몰디드 기판(100)을 이용하여 시스템 인 패키지를 제조함으로써, 시스템 인 패키지의 제조 비용을 절감할 수 있다.
또한, 상기 몰디드 기판(100)의 저면에 제1반도체 소자(110) 및 신호전달수단(112)을 부착한 후 제2몰딩 수지(114)로 몰딩하고, 몰디드 기판(100)의 상면에 제2반도체 소자(120)들을 부착하여 제3몰딩 수지(122)로 몰딩함으로써, 기존의 인쇄회로기판을 이용한 시스템 인 패키지(도 1 참조) 대비 전체 시스템 인 패키지의 수평방향 사이즈를 크게 줄일 수 있다.
즉, 반도체 소자들을 몰디드 기판(100)의 일면이 아닌 양면에 부착함으로써, 기존에 인쇄회로기판의 일면에 반도체 소자들을 모두 탑재하는 것과 비교하여, 시스템 인 패키지의 수평방향 사이즈를 크게 줄일 수 있다.
또한, 몰디드 기판(100)에 3층 이상의 도전성 금속패턴(102)이 적층 구성됨에 따라, 각 반도체 소자들의 전기적 신호 패스를 충분하게 확보할 수 있다.
즉, 몰디드 기판(100)의 상면 및 저면 모두에 반도체 소자들을 부착하더라도, 각 반도체 소자들의 전기적 신호 패스가 3층 이상의 도전성 금속패턴에 의하여 충족될 수 있다.
제2실시예
첨부한 도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 시스템 인 패키지 및 그 제조 공정을 도시한 단면도를 나타낸다.
먼저, 복수층의 도전성 금속패턴(102)들이 제1몰딩 수지(104)로 몰딩된 몰디드 기판(100)이 제공된다(도 3a 참조).
상기 몰디드 기판(100)은 상기한 제1실시예에서 첨부한 도 5 및 도 6을 참조로 전술한 바와 같이, 기존의 고가인 인쇄회로기판에 비하여 저가 구조이면서 다수의 반도체 소자를 위한 전기적 신호 패스를 원활하게 제공할 수 있게 제조된 것으로서, 도전성 금속패턴이 3층 이상 적층되고, 각 도전성 금속패턴(102)들이 제1몰딩 수지(104)로 몰딩된 구조로 제작된다.
다음으로, 상기 몰디드 기판(100)을 그 저면이 위쪽을 향하도록 소정의 다이에 안착시킨 후, 상기 몰디드 기판(100)의 저면을 통해 외부로 노출된 최하층 도전성 금속패턴(102)에 제1반도체 소자(110) 및 신호전달수단(112)을 도전 가능하게 부착한다(도 3b 참조).
본 발명의 제2실시예에 따르면, 상기 신호전달수단(112)은 범핑 또는 도금 공정에 의한 구리 포스트로 채택되고, 상기 제1반도체 소자(110)는 에이직 칩 또는 메모리 칩으로 채택된다.
이에, 상기 구리포스트로 채택된 신호전달수단(112)은 몰디드 기판(100) 저면의 사방 테두리 영역에 노출된 최하층 도전성 금속패턴(102)에 도전 가능하게 연결되며 융착되고, 상기 제1반도체 소자(110)는 몰디드 기판(100)의 저면 중앙영역을 통하여 노출된 최하층 도전성 금속패턴(102)에 도전성 범프 등을 매개로 전기적 신호 전달 가능하게 부착된다.
이때, 상기 제1반도체 소자(110)에 비하여 구리포스트로 채택된 신호전달수단(112)의 높이가 더 높게 형성된다.
따라서, 상기 제1반도체 소자(110)가 몰디드 기판(100)의 저면 중앙영역에 부착된 상태에서 구리포스트로 채택된 신호전달수단(112)에 의하여 둘러싸이며 보호되는 포섬 구조를 이이루게 된다.
이어서, 상기 몰디드 기판(100)의 저면에 대하여 제2몰딩 수지(114)를 필름 어시스트 몰딩 방식으로 몰딩함으로써, 제1반도체 소자(110) 및 구리포스트로 채택된 신호전달수단(112)이 봉지되는 상태가 된다(도 3c 참조).
좀 더 상세하게는, 상기 몰딩 금형(140)의 캐비티 표면에 필름(142)을 부착하여 구리포스트의 외표면이 맞닿게 한 다음, 캐비티내에 제2몰딩 수지(114)를 주입함으로써, 제1반도체 소자(110) 및 구리포스트로 채택된 신호전달수단(112)이 제2몰딩 수지(114)에 의하여 감싸여지되, 구리포스트의 외표면은 제외된다.
따라서, 상기 몰딩 금형(140)으로부터 몰디드 기판(100)을 탈형하게 되면, 신호전달수단(112)의 외표면 즉, 구리포스트의 외표면이 외부로 노출되는 상태가 된다.
다음으로, 상기 몰디드 기판(100)을 뒤집어서, 몰디드 기판(100)의 상면이 위쪽을 향하도록 한 후, 몰디드 기판(100)의 상면을 통해 노출된 최상층 도전성 금속패턴(102)에 복수의 제2반도체 소자(120)를 도전 가능하게 부착한다(도 3d 참조).
상기 제2반도체 소자(120)는 에이직 칩, 수동소자, 오실레이터, 메모리 칩 등을 포함하여 구성되며, 이러한 각 제2반도체 소자(120)는 몰디드 기판(100)의 상면을 통해 노출된 최상층 도전성 금속패턴(102)에 도전 가능하게 연결되며 부착된다.
이어서, 상기 제2반도체 소자(120)들을 봉지하기 위한 제3몰딩 수지(122)를 몰디드 기판(100)의 상면에 오버몰딩함으로써, 에이직 칩, 수동소자, 오실레이터, 메모리 칩 등을 포함하는 제2반도체 소자(120)들이 한꺼번에 봉지되어 외부로부터 보호되는 상태가 된다(도 3e 참조).
마지막으로, 상기 몰디드 기판(100)을 다시 뒤집어서, 몰디드 기판(100)의 저면이 위쪽을 향하도록 한 후, 제2몰딩 수지(114)의 표면을 통해 외부로 노출된 신호전달수단(112)의 외표면 즉, 구리포스트의 외표면에 솔더볼과 같은 입출력단자(130)를 융착함으로써, 본 발명의 제2실시예에 따른 시스템 인 패키지가 완성된다(도 3f 참조).
이와 같이, 본 발명의 제2실시예의 경우에도 3층 이상의 도전성 금속패턴(102)들이 몰딩 수지로 몰딩된 저가의 몰디드 기판(100)을 이용하여 시스템 인 패키지를 제조함으로써, 시스템 인 패키지의 제조 비용을 절감할 수 있고, 기존의 인쇄회로기판을 이용한 시스템 인 패키지(도 1 참조) 대비 전체 시스템 인 패키지의 수평방향 사이즈를 크게 줄일 수 있으며, 또한 몰디드 기판(100)에 3층 이상의 도전성 금속패턴(102)이 적층 구성됨에 따라, 각 반도체 소자들의 전기적 신호 패스를 충분하게 확보할 수 있다.
제3실시예
첨부한 도 4a 내지 도 4g는 본 발명의 제3실시예에 따른 시스템 인 패키지 및 그 제조 공정을 도시한 단면도를 나타낸다.
본 발명의 제3실시예는 상기한 제1실시예의 구조 및 제조 공정이 동일하고, 단지 신호전달수단(112)을 제1실시예에서는 솔더볼을 사용한 것에 반해, 제3실시예에서는 구리포스트를 사용한 점에 차이가 있다.
이에, 본 발명의 제3실시예는 제1실시예와 동일한 구조를 이루게 되고, 그 제조 공정 또한 동일하게 진행되므로, 자세한 설명은 상기한 제1실시예로 대체하기로 한다.
10 : 인쇄회로기판
12 : 몰딩 컴파운드 수지
14 : 입출력단자
20 : 반도체 소자
100 : 몰디드 기판
102 : 도전성 금속패턴
104 : 제1몰딩 수지
106 : 시드레이어
110 : 제1반도체 소자
112 : 신호전달수단
114 : 제2몰딩 수지
120 : 제2반도체 소자
122 : 제3몰딩 수지
130 : 입출력단자
140 : 몰딩 금형
142 : 필름

Claims (14)

  1. 복수층의 도전성 금속패턴들이 제1몰딩 수지로 몰딩된 몰디드 기판;
    상기 몰디드 기판의 저면에 부착되되, 최하층 도전성 금속패턴과 도전 가능하게 연결되며 부착되는 제1반도체 소자 및 신호전달수단;
    상기 몰디드 기판의 저면에 몰딩되어, 제1반도체 소자 및 신호전달수단을 봉지하는 제2몰딩 수지;
    상기 몰디드 기판의 상면에 부착되되, 최상층 도전성 금속패턴과 도전 가능하게 연결되며 부착되는 복수의 제2반도체 소자;
    상기 몰디드 기판의 상면에 몰딩되어, 제2반도체 소자들을 봉지하는 제3몰딩 수지; 및
    상기 제2몰딩 수지의 표면을 통해 외부로 노출되는 신호전달수단의 외표면에 도전 가능하게 융착되는 입출력단자;
    를 포함하고,
    상기 몰디드 기판은 도전성 금속패턴이 3층 이상 적층된 구조로 이루어지며, 소정의 배선 배열을 갖는 도전성 금속패턴을 단층의 몰딩수지로 몰딩하여 봉지하는 과정과, 몰딩수지의 상면을 도전성 금속패턴의 표면이 노출될 때까지 그라인딩하는 과정을 반복하여 제작되는 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 신호전달수단은 몰디드 기판의 저면에서 테두리 영역에 부착되고, 상기 제1반도체 소자는 신호전달수단에 의하여 둘러싸이는 포섬 구조를 이루면서 몰디드 기판의 저면 중앙영역에 부착된 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 몰디드 기판의 저면에 몰딩되는 제2몰딩 수지는 신호전달수단의 외표면을 외부로 노출시키기 위하여 필름 어시스트 몰딩 방식에 의하여 몰딩된 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 몰디드 기판의 저면에 몰딩되는 제2몰딩 수지는 오버 몰딩 방식으로 몰딩된 후, 신호전달수단의 외표면이 외부로 노출되도록 그라인딩된 것임을 특징으로 하는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 신호전달수단은 솔더볼 또는 구리포스트로 채택된 것임을 특징으로 하는 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 제1반도체 소자는 에이직 칩 또는 메모리 칩이고, 제2반도체 소자는 에이직 칩, 수동소자, 오실레이터, 메모리 칩으로 구성된 것을 특징으로 하는 반도체 패키지.
  7. ⅰ) 복수층의 도전성 금속패턴들이 제1몰딩 수지로 몰딩된 몰디드 기판 제조 단계;
    ⅱ) 상기 몰디드 기판의 저면을 통해 노출된 최하층 도전성 금속패턴에 제1반도체 소자 및 신호전달수단을 도전 가능하게 부착하는 단계;
    ⅲ) 상기 제1반도체 소자 및 신호전달수단을 봉지하기 위한 제2몰딩 수지를 몰디드 기판의 저면에 몰딩하는 단계;
    ⅳ) 상기 몰디드 기판의 상면을 통해 노출된 최상층 도전성 금속패턴에 복수의 제2반도체 소자를 도전 가능하게 부착하는 단계;
    ⅴ) 상기 제2반도체 소자들을 봉지하기 위한 제3몰딩 수지를 몰디드 기판의 상면에 몰딩하는 단계; 및
    ⅵ) 상기 제2몰딩 수지의 표면을 통해 외부로 노출되는 신호전달수단의 외표면에 입출력단자를 도전 가능하게 융착하는 단계;
    를 포함하고,
    상기 ⅰ) 단계에서, 몰디드 기판은 도전성 금속패턴이 3층 이상 적층된 구조로 제작되되, 소정의 배선 배열을 갖는 도전성 금속패턴을 몰딩수지로 몰딩하여 봉지하는 과정과, 몰딩수지의 상면을 도전성 금속패턴의 표면이 노출될 때까지 그라인딩하는 과정을 반복하여 제작되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 삭제
  9. 삭제
  10. 청구항 7에 있어서,
    상기 ⅱ) 단계에서, 상기 신호전달수단은 몰디드 기판의 저면에서 테두리 영역에 부착되고, 상기 제1반도체 소자는 신호전달수단에 의하여 둘러싸이는 포섬 구조를 이루면서 몰디드 기판의 저면 중앙영역에 부착되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 청구항 7에 있어서,
    상기 ⅱ) 단계에서, 상기 신호전달수단을 부착하는 단계는 기판의 최하층 도전성 금성패턴에 솔더볼을 융착하거나, 기판의 최하층 도전성 금속패턴에 도금 공정에 의한 구리포스트를 형성하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 청구항 7에 있어서,
    상기 ⅲ) 단계에서, 상기 제2몰딩 수지는 신호전달수단의 외표면을 외부로 노출시키기 위하여 필름 어시스트 몰딩 방식에 의하여 몰딩되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 청구항 7에 있어서,
    상기 ⅲ) 단계에서, 상기 제2몰딩 수지는 오버 몰딩 방식으로 몰딩된 후, 신호전달수단의 외표면이 외부로 노출되도록 그라인딩되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 청구항 7에 있어서,
    상기 제1반도체 소자를 부착하는 단계는 에이직 칩 또는 메모리 칩을 부착하여 이루어지고, 상기 제2반도체 소자를 부착하는 단계는 에이직 칩, 수동소자, 오실레이터, 메모리 칩을 부착하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2004342839A (ja) * 2003-05-15 2004-12-02 Fujitsu Ltd 電子回路装置の製造方法
JP2006019433A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法

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