TW544881B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW544881B
TW544881B TW090128941A TW90128941A TW544881B TW 544881 B TW544881 B TW 544881B TW 090128941 A TW090128941 A TW 090128941A TW 90128941 A TW90128941 A TW 90128941A TW 544881 B TW544881 B TW 544881B
Authority
TW
Taiwan
Prior art keywords
semiconductor element
wafer
semiconductor device
lead
patent application
Prior art date
Application number
TW090128941A
Other languages
English (en)
Inventor
Hajime Hasebe
Tadatoshi Danno
Yukihiro Satou
Original Assignee
Hitachi Ltd
Hitachi Hokkai Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Hokkai Semiconductor filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW544881B publication Critical patent/TW544881B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Description

544881 A7 _ B7 五、發明説明（’） (請先閱讀背面之注意事項再填寫本頁) 本發明係關於，使用引線框架之樹脂封裝型半導體裝 置之製造技術，特別是關於，應用在製造，例如S Ο N ( Small Outline Non-Leaded Package) 、Q F N ( Quad Flat Non-Leaded Package )，可以不必刻意令外部電極端子突出 封裝體之側方，而露出在安裝側面之半導體裝置（無引線 型半導體裝）時，很有用之技術。 製造樹脂封裝型半導體裝置時使用引線框架。引線框 架係藉由精密壓機沖穿金屬板或藉由鈾刻金屬板刻形成所 希望之圖案而製成。引線框架具有固定半導體元件（半導 體晶片）用之被稱作晶片焊墊（tab、die pad等）之支持部 ’或則卩而（內端）臨近上述支持部周圍之多數引線。上述 晶片焊墊係由從引線框架之框部分延伸之吊掛晶片焊墊用 引線所支持。 經濟部智慧財產局員工消賈合作扫矸製 使用這種引線框架製造樹脂封裝型半導體裝置時，係 先將半導體晶片固定在上述引線框架之晶片焊墊，同時， 以導電性之導線連接上述半導體晶片之電極與上述引線之 前端，然後以絕緣性之樹脂封裝包含導線或半導體晶片之 引線內端側，形成封裝體（package)，接著，切斷去除不 需要之引線框架部分，同時，切斷從封裝體突出之引線或 吊掛晶片焊墊用引線。 另一方面，使用引線框架製造之習知之樹脂封裝型半 導體裝置之一，係在引線框架之一面側實施單面模塑以形 成封裝體，令外部端子之引線露出在封裝體之一面，不刻 意使引線從封裝體之周面突出之半導體裝置構造（無引線 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） -4 - 544881 A7 B7 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 型半導體裝置）。習知之這種半導體裝置有，令引線露出 在封裝體之一面之兩側緣之S〇N，或令引線露出在封裝 體之一面之四邊側之Q F N。 習知之防止塑模溢料（bleed )之技術之一個例子，係 如日本國特開平1 1 - 3 4 5 8 9 7號公報記載之技術。 此技術揭示，爲了防止A g糊紫之溢出，施加s ο 1 d e r r e s i s t dam、噴砂（blast)處理（砥粒硏磨）等加工之構造之 Fan- out- BGA。 另一方面，在特開2 0 0 0 - 1 9 6 0 0 6號公報則 揭示，在Q F P ( Quad Flat Package)型半導體裝置，以提 高焊墊與封裝體之樹脂之密接性及i i性之目的，在焊墊 側面配設突向封裝樹脂體內之突起之構造。此半導體裝置 之焊墊之背面係從樹脂封裝體露出。 經濟部智慧財產局員工消費合作社印製 同時，在特開平1 1 - 2 5 1 4 9 4號公報記載有， 以半導體元件搭載部做爲接地之攜帶式電話等使用之導線 構造呈羽毛型之高頻元件。本技術因爲除了用導線連接半 導體元件之電極與引線以外，以焊墊做爲接地，因此以導 線連接半導體元件之電極與半導體元件搭載部。該文獻將 此稱做下向焊接（down bond )。因爲要下向焊接，半導體 元件搭載部較半導體元件大，而在安裝狀態下，半導體元 件搭載部突出在半導體元件之外側。 從半導體裝置之小型化、防止成爲外部電極端子之引 線發生彎曲等之觀點，目前使用單面塑模之SON或 Q F N等之無引線型半導體裝置。無引線型半導體裝置由 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ ^ -5- 544881 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（3) 於露出在封裝體之一面之引線面成爲安裝面，因此，較之 從封裝體之側面露出引線之S〇P ( small Outline Package )或QFP等之半導體裝置，其安裝面積較小。 在露出晶片焊墊構造之無引線型半導體裝置，尤其是 在高頻元件系列，以提高電氣特性爲目的，用導線連接半 導體元件（半導體晶片）之電極，與搭載上述晶片之晶片 焊墊之所謂下向焊接構造之需求強烈。因此，開發一面可 以確保高可靠度，同時可以因應下向焊接之封裝體構造成 爲當前之要務。 在晶片焊墊較晶片大之無引線型半導體裝置，很容易 發生搭載晶片之晶片焊墊表面（主面）與構成封裝體之樹 月曰之剝離。引起此項剝離之原因是，起因於晶片焊塾表面 (主面）接觸到樹脂，其他之晶片焊墊背面由樹脂露出之 構造’以及’各構件之熱膨脹係數α不相同引起之熱應力所 造成。 例如其一個例子爲，半導體元件由矽 (α = 3 . 0 X 1 0 — 5 /t )形成，晶片焊墊、引線則由 Cu (α = 1 · 7xl〇- 5/°c)形成。連接半導體元件與 晶片焊墊之接合劑係環氧樹脂形成之A g糊漿 (α-3 . 5xlO~5/°C)，連接在半導體元件之導線係 A u導線（a = 2 . 6 3 X 1 〇 - 5 /。(：），構成封裝體之樹 脂係聯二苯（biphenyl)系樹脂 2 0 °c 而’搭載無引線型半導體裝置之安裝基板，亦即母板 本紙張尺度適用中國國家標準（〇阳）八4規格（2丨〇^〇7八教 N 4 (請先閱讀背面之注意事項再填寫本頁) 加 -6 - 544881 A7 __ B7 五、發明説明（4) 等之安裝基板，例如F R - 4時α係1 . 5 X 1 0 — 5 °C。 (請先閲讀背面之注意事項再填寫本頁) 如此，因構成無引線型半導體裝置之各構件之熱膨脹 係數之差異，或安裝時之安裝基板之熱膨脹係數之差異， 使晶片焊墊表面與樹脂介面作用有強力之內部應力，而容 易發生晶片焊墊從樹脂（封裝體）剝離。 同時，對應下向焊接時，由於要在晶片焊墊表面連接 金線構成之導線（A u導線）而需要施加A g電鍍，因爲 有此電鍍膜之存在，晶片焊墊表面與樹脂之密接性進一步 受到阻礙，成爲容易剝離之狀態。 同時，在固定晶片時，使用A g糊漿等接合劑，但在 晶片焊墊表面直接焊接A g導線之構造，會因接合劑內所 含之液狀成分之滲出（bleeding -塑模溢料），在A g膜上 形成膜，阻礙A u導線之接合，成爲連接強度降低或引起 剝離之原因。再者，此塑模溢料現象引起之導線連接強度 降低不只是A u導線、A g膜，其他導線或其他電鍍膜也 同樣會發生。 經濟部智慧財產局員工消費合作社印製 如此，因爲晶片焊墊表面與樹脂之剝離而產生空隙。 此空隙成爲從封裝體外部之水分之通路，下向焊接接合部 之可靠性會降低。尤其是，在晶片焊墊外露型式之封裝體 ，晶片焊墊之兩面未用樹脂封閉，因此要確保與樹脂之密 接強度很困難。同時，由於晶片焊墊未用樹脂封閉，在焊 錫回流等之安裝過程，因爲從加熱器加熱，晶片焊墊之溫 度會很高，積存在晶片焊墊表面與樹脂之剝離部分之水分 之膨脹使封裝體被破壞之可能性增加。這種問題在介由焊 本紙張尺度適用中國國家標準(CNS ) A4規格（21〇:乂297公釐) ~~ 544881 A7 B7 五、發明説明（5) 錫連接晶片焊墊之背面與配線基板上之電極時，會更顯著 〇 (讀先閱讀背面之注意事項再填寫本頁) 本發明之目的在提供，導線之連接可靠性很高之半導 體裝置及無引線型半導體裝置。 本發明之其他目的在提供，下向焊接接合部之可靠性 很高之半導體裝置及無引線型半導體裝置。 本發明之其他目的在提供，可防止晶片焊墊表面與構 成封裝體之樹脂剝離之半導體裝置及無引線型半導體裝置 〇 本發明之其他目的在提供，搭載半導體元件之晶片焊 墊，與構成封裝體之樹脂之密接性高，耐濕性高之半導體 裝置及無引線型半導體裝置。 本發明之上述及其他目的以及新潁之特徵，可以從本 說明書之記述及附圖獲得進一步之暸解。 茲簡單說明本案所揭示之發明中具代表性者之槪要如 下。 (1)一種半導體裝置，具備有： 經濟部智慧財產局員工消費合作社印製 由絕緣性樹脂構成之封裝體； 將背面露出在上述封裝體之安裝面，在上述背面之相 反側之表面有半導體元件固定領域及導線連接領域之晶片 焊墊； 露出在上述封裝體之安裝面，連在上述晶片焊墊之吊 掛晶片焊墊用引線； 將背面露出在上述封裝體安裝面之多數引線； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8 - 544881 A7 B7 五、發明説明（6) (請先閱讀背面之注意事項再填寫本頁) 位於上述封裝體內，介由接合劑在上述晶片焊墊之表 面固定於上述半導體固定領域上’使其背面面對上述晶片 焊墊之表面之半導體元件； 形成在上述半導體元件之主面上之多數電極； 以電氣方式連接上述多數電極，上述引線之表面之導 電性導線；以及， 以電氣方式連接上述半導體元件之電極，與上述晶片 焊墊之導線連接領域之導電性導線；其特徵在於， 上述晶片焊墊較上述半導體元件爲大，其外周緣位於 上述半導體元件之外周緣之外側， 上述半導體固定領域與上述導線連接領域間之上述晶 片焊墊表面設有溝。 經濟部智慧財產局員工消費合作社印製 上述溝圍繞著上述半導體元件固定領域之全周。上述 接合劑不接合在上述晶片焊墊之導線連接領域。在上述晶 片焊墊之導線連接領域及引線之表面選擇性形成電鍍膜， 在上述電鍍膜上連接上述導線。上述晶片焊墊之表面之面 積較上述晶片焊墊之背面之面積大。上述晶片焊墊之截面 呈倒立台形。上述接合劑也接合在上述溝之內部，上述半 導體元件較上述半導體元件固定領域大，也介由上述接合 劑固定在上述溝上。上述溝係對應連接上述導線之領域選 擇性配設之。上述晶片焊墊呈四方形，上述溝不設在上述 晶片焊墊之4個角落，係相互獨立選擇性配設之。上述晶 片焊墊呈四方形，上述溝係沿上述四方形之各邊相互獨立 選擇性配設之。上述引線設有溝，上述導線連接在上述引 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) — 一 "~ -9- 544881 A7 B7 五、發明説明（7) 線表面上之較上述溝接近上述半導體元件之部分。 (請先閱讀背面之注意事項再填寫本頁) 依據上述（1 )之手段時，（a )因爲晶片焊墊較上 述半導體元件爲大，其外周緣位於上述半導體元件之外周 緣之外側，因此，不論半導體元件之電極在任何位置，均 可連接（下向焊接）在附近之晶片焊墊之表面。這時，因 爲晶片焊墊表面部分存在於半導體元件全周之外側，因此 下向焊接之導線長度最短。下向焊接時係令接地電極連接 於成爲共同接地之晶片焊墊表面，但因半導體元件之任何 接地電極均能連接到附近之晶片焊墊表面部分，因此，半 導體元件是高頻元件時，可以使電路之接地電位穩定化。 經濟部智慧財產局員工消費合作社印製 (b )固定半導體元件之半導體元件固定領域，與連 接下向焊接用之導線之導線連接領域間之晶片焊墊表面， 設有圍繞著半導體元件固定領域之溝。因此，可以令用以 將晶片固定在晶片焊墊之接合劑，亦即A g糊漿內之樹脂 成分滲出到晶片焊墊表面而到達導線連接領域之塑模溢料 現象在溝部分停下來，不會越過溝到達導線連接部分。亦 即，溝外側不會有接合劑。其結果，導線不會像傳統者連 接在樹脂成分上，而是連接在A g電鍍膜上，因此可以牢 靠固定導線，提高導線連接之可靠性。亦即，可以提高下 向焊接之可靠性。 (c )依上述（b ) ’從A g糊漿滲出之樹脂成分之 滲出長度會在上述溝停下來，其結果，樹脂成分之滲出面 積會較傳統者小很多，可以抑制晶片焊墊與樹脂之接合力 降低。其結果，較不容易發生晶片焊墊與樹脂之剝離’可 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） -10- 544881 A7 B7 五、發明説明（8) 以提高封裝體之耐濕性。 (請先閲讀背面之注意事項再填寫本頁) (d )因形成封裝體之樹脂會進入上述溝內，晶片焊 墊與樹脂之接合面積（密接面積）會較傳統者寬，晶片焊 墊與樹脂之接合力變高，其結果，較不容易發生晶片焊墊 與樹脂之剝離，可以提高封裝體之耐濕性。 (e )由於有上述溝之存在，在例如塗抹A g糊漿之 部分，或施加有A g電鍍之部分等，晶片焊墊與樹脂之界 面之內部應力大且接合強度低之部分發生剝離時，可以防 止，剝離傳播，成爲很大之空隙，促進水分侵入之問題。 設有溝部，藉此防止塑模溢料之構造，較之藉由其他 方法防止塑模溢料時，不僅從材料之金屬板製造引線框架 較容易，又不需要確保晶片搭載部分與溝部之平面布置上 之邊際，同時，甚至於可以將溝之一部分配置在晶片下面 ，可實現晶片焊墊之小型化，特別是在將引線配置在晶片 焊墊周圍之型式之封裝體，可以實現封裝體之小型化。 經濟部智慧財產局員工消費合作社印製 (f )晶片焊墊之截面呈倒立台形，固定半導體元件 之晶片焊墊之表面之面積較晶片焊墊之背面之面積大。因 此，晶片焊墊之前端呈尖形之截面形狀，可以成爲插入樹 脂內之狀態，因此，晶片焊墊不會從封裝體剝離。 (g )使晶片焊墊成倒立台形，並在晶片焊墊表面形 成溝之構造不會在晶片焊墊表面形成突起部。由於採用如 此在晶片搭載領域（半導體元件固定領域）之周圍無突起 部之晶片焊墊之形狀，可以使導線環較小。特別是使導線 環之長度較小，便可以將引線配置在晶片焊墊之附近’藉 本紙張尺度適用中國國家標準 ( CNS ) A4規格（210X297公釐） -11 - 544881 A7 B7 五、發明説明（9) 此得以實現封裝體之小型化。同時，使導線環之高度較小 ，便可以使封裝體之高度較低，可以實現封裝體之薄型化 (請先閱讀背面之注意事項再填寫本頁) 〇 (h )因爲引線設有溝，與樹脂之接合面積較傳統者 大，引線較不容易從樹脂剝離。同時，因樹脂會進入設在 引線之溝內，引線較插入構造更不容易從樹脂剝離。同時 ，由於有溝之存在，從封裝體周面經引線之表面進入內部 之水分之路徑變長，可以抑制連接在引線之導線被水分腐 餓。 (i )因爲在引線之導線連接領域形成有A g電鍍膜 ，導線係連接在此A g電鍍膜上，因此可以提高導線之連 接強度。 (j )因於可以抑制導線之連接部分之剝離，防止晶 片焊墊與樹脂之剝離，因此，依據本發明時，可以提高製 造時之產能，可以降低半導體裝置之製造成本。 經濟部智慧財產局員工消費合作社印製 茲參照附圖，詳細說明本發明之實施形態如下。再者 ，在用以說明發明之實施形態之所有圖式，具有同一功能 者標示同一記號，省略重複之說明。 (實施形態1 ) 第1圖至第1 7圖係本發明一實施形態（實施形態1 )之半導體裝置，特別是關於無引線型半導體裝置及其製 造方法之圖。本實施形態1係說明將本發明應用在，晶片 焊墊及連在此晶片焊墊之吊掛晶片焊墊用引線以及引線露 本紙張尺度適用中國國家標率（CNS ) A4規格（210X 297公釐） -12- 544881 A 7 B7 五、發明説明（id 出在四方形之封裝體背面之Q F N型半導體裝置之例子。 (請先閲讀背面之注意事項再填寫本頁) Q F N型之半導體裝置1係如第1圖至第4圖所示， 備有由扁平之四方形體（矩形體）構成之絕緣性樹脂形成 之封裝體2。在封裝體2之內部埋設有半導體元件（半導 體晶片：晶片）。此半導體晶片係用接合劑5固定在四方 形之晶片焊墊4之表面（主面）（參照第2圖）° 如第4圖所示，封裝體2之背面（下面）成爲安裝面 。封裝體2之背面成爲露出晶片焊墊4及吊掛晶片焊墊用 引線6以及引線7之一個面（安裝面1 4 )之構造。此等 晶片焊墊4及吊掛晶片焊墊用引線6以及引線7 ，係由形 成圖案之一片銅製之引線框架形成。因此’本實施形態1 之此等晶片焊墊4、吊掛晶片焊墊用引線6及引線7之厚 度相同。 經濟部智慧財產局員工消費合作社印製 如第4圖所示，晶片焊墊4之4個角落連在放射狀延 伸之吊掛晶片焊墊用引線6，在引線框架之狀態時成爲支 持晶片焊墊4之構件。同時，在晶片焊墊4之周邊，沿四 方形之封裝體2之各邊，以一定間隔配置多數內端接近逼 片焊墊4之引線7。吊掛晶片焊墊用引線6及引線7之外 端延伸到封裝體2之周緣。 封裝體2呈扁平之四方形體，同時，對其角落部施加 圓弧形加工而成斜面1 0。一處斜面1 0係連在形成封裝 體2時注入樹脂之閘口之部位，同時，另外3處斜面1 〇 係連在形成封裝體2時令空氣逸出之通風口部位。 同時，封裝體2之側面呈傾斜面1 1。此傾斜面1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 544881 經濟部智慧財產局員工消費合作社印製 A7 _ B7五、發明説明（U) 係爲了在從塑模之金屬模具抽出封裝體時，使其抽出較容 易而使模腔之側面呈傾斜面之結果形成者。因此，如第1 圖所示，封裝體2之上面13較背面（下面）12大。上 述吊掛晶片焊墊用引線6之外端露出在上述封裝體2之斜 面10 (參照第3圖及第4圖）。 如第1圖及第2圖所示，在引線7及吊掛晶片焊墊用 引線6之被封裝體2覆蓋之一面，引線7及吊掛晶片焊墊 用引線6從封裝體2之豎立邊緣2 a稍向外側突出。這是 因爲切斷引線7及吊掛晶片焊墊用引線6時，從離開封| 體2處切斷引線7及吊掛晶片焊墊用引線6之結果，例如 ，有從豎立邊緣2a至〇.1mm以下之位置之長度。 又如第3圖及第4圖所示，在各引線7間及引線7與 吊掛晶片焊墊用引線6間有樹脂毛邊9存在，但此樹脂毛 邊9也會以鑄模及沖頭切斷，因此在封裝體2之周緣，樹 脂毛邊9之邊緣與引線7及吊掛晶片焊墊用引線6之外端 不會有凹凸，而成爲一直線。樹脂毛邊9係豎立邊緣2 a 外側之樹脂部分，與引線7之厚度相同或稍薄。 在本實施形態1 ，樹脂毛邊9之厚度較引線7爲薄。 這是因爲在傳遞塑模之單面塑模，係在塑模用模具之上下 模具間展開樹脂製之薄片，使引線框架之一面接觸於此薄 片以進行塑模，因爲在引線間此薄片會插入引線間，因此 ，樹脂毛邊9變薄。在封裝體之背面與引線或晶片焊墊之 間產生稍許之台階差（參照第1圖及第2圖）。不使用薄 片時，樹脂毛邊9之厚度與引線7之厚度相同，因餘隙之 本紙張尺度適用中國國家標準( CNS ) A4規格（210X297公釐） " 一 -14- (請先閱讀背面之注意事項再填寫本頁) ▼裝_
、1T .Ρ 544881 A7 _____ B7 五、發明説明（12) 程度有時會較厚。 (請先閱讀背面之注意事項再填寫本頁) 同時’因爲在傳遞塑模之單面塑模後，要在引線7及 吊掛晶片焊墊用引線6之表面形成電鍍膜，因此，由於此 電鍍膜之存在’使封裝體2之背面1 2與引線7及晶片焊 墊4之台階差更大。 如此’引線7或吊掛晶片焊墊用引線6之背面之安裝 面1 4偏移之構造，在安裝基板等之配線基板進行半導體 裝置1之表面安裝時，焊錫所沾上之領域被特定，因此有 焊接安裝良好之特長。 經濟部智慧財產局員工消費合作社印製 另一方面，如第5圖也有表示，在封裝體2內之晶片 焊墊4之表面（主面）介由接合劑5固定有半導體元件3 。接合劑5使用例如A g糊漿。A g糊漿因爲其樹脂成分 容易滲出，爲了要停止其樹脂成分之滲出，以圍繞固定半 導體元件3之半導體元件固定領域狀設有溝2 0。此溝 2 0係藉由鈾刻形成，其深度約爲晶片焊墊4厚度之一半 。亦即藉由半蝕刻形成溝2 0。接合劑5係如第2圖所示 ，停在溝2 0之內側。要如此需調整供給半導體固定領域 之A g糊漿之量。量多時，A g糊漿之樹脂成分會滲出而 進入溝2 0內，但幾乎不會越過溝2 0縊出到溝2 0之外 側。這是因爲溝2 0是圍繞半導體元件固定領域之無端狀 之長溝之關係。惟，如在後述之實施例所說明，以斷續方 式圍繞半導體元件固定領域之架構，只要選擇其配置位置 ，仍可以充分抑制樹脂成分滲出到晶片焊墊4之溝2 0之 外側領域。同時，將溝2 0配置成圍繞晶片焊墊4與焊接 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -15- 544881 A7 B7 五、發明説明（id 線相連接之導線連接領域，也可以防止a g糊漿滲出到導 線連接領域。 (請先閱讀背面之注意事項再填寫本頁) 再者，溝2 0也可以用壓製加工形成。以壓製加工形 成V溝時，V溝周邊會變形而隆起。此隆起量會受到V溝 之深度、寬度之影響，但一般是5 //m前後。由於存在有 此隆起部分，焊接晶片時之A g糊漿之樹脂成分之滲出會 停止下來。可以防止導線連接領域之污染（塑模溢料現象 )° 同時，因爲有溝2 0存在，與構成晶片焊墊4及封裝 體2之聯二苯系樹脂之接觸面積（密接面積）會增加。同 時，由於是樹脂侵入晶片焊墊4之溝2 0之構造，因此晶 片焊墊4不易從樹脂剝離。 經濟部智慧財產局員工消費合作社印製 晶片焊墊4係如第1 0圖所示，呈倒立台形截面，埋 進構成封裝體2之樹脂內之晶片焊墊表面2 1之面積較露 出封裝體2之晶片焊墊背面2 2之面積大。因此’晶片焊 墊4之周緣之三角形狀截面之突出部分2 3會插入封裝體 2內，進一步防止晶片焊墊4之從封裝體2剝離，晶片焊 墊4與樹脂之密接性可以進一步提高。 再者，要使晶片焊墊4成爲倒立台形，亦即’要使晶 片焊墊4之周緣成三角形狀截面之突出部分2 3時’可以 在施加兩面蝕刻時，令表面之抗蝕刻圖案較背面之抗蝕亥iJ 圖案大便可以形成。例如採用表面之抗鈾刻圖案較背面之 抗鈾刻圖案之外周大〇 . 1 m m之圖案’便可以形成如第 1 ◦圖所示之突出部分2 3。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公董Ί -16- 544881 A7 B7 五、發明説明（w (請先閱讀背面之注意事項再填寫本頁) 在半導體元件3之上面沿著其四方形之各邊設有電極 (未圖示）。此電極連接導線2 5之一端。導線2 5之另 一端連接在引線7之內端部分之表面。同時，部分導線 2 5係連接在溝2 0外側之晶片焊墊4表面（下向焊接） 。此項下向焊接係以晶片焊墊4作爲共同接地。從電路之 穩定性，高頻系列之元件要求能在很多處所接地’從這一 點來講，下向焊接十分理想。在上述引線7及晶片焊墊4 之導線連接領域選擇性形成有電鍍膜2 6，藉此使其與導 線有良好之連接。電鍍膜2 6係採用，例如A g電鍍膜。 藉此可以提高導線之連接強度。同時，連接在溝2 0外側 之晶片焊墊表面之導線2 5，因爲固定半導體元件3之接 合劑5之樹脂成分不存在於晶片焊墊表面之導線連接領域 ，因此導線之連接強度很大，而且，也不會發生因爲樹脂 成分存在之結果發生之導線之剝離。 經濟部智慧財產局員工消費合作社印製 同時，在上述引線7之靠近內端處，設有沿寬度方向 之溝2 7。封裝體2之導線連接領域係此溝2 7與內端間 之領域。由於存在有上述溝2 7，引線7與樹脂之接合面 積（密接面積）增大，同時，由於樹脂侵入溝2 7，引線 7與封裝體2之連接強度提高，引線7不容易從封裝體2 剝離。 弟6圖及弟7圖係將半導體裝置1安裝在由配線基板 構成之安裝基板3 0之截面圖。在安裝基板3 0之一面， 對應成爲上述半導體裝置1之外部電極端子之引線7或吊 掛晶片焊墊用引線6，設有焊盤3 1。而在此焊盤3 1上 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -17- 544881 A7 B7 五、發明説明（15) (請先閱讀背面之注意事項再填寫本頁) 重疊成爲上述半導體裝置1之外部電極端子之引線7或吊 掛晶片焊墊用引線6，且經由焊錫等之接合材3 2以電氣 方式連接在一*起。焊盤3 1係如弟7圖所不’以配線3 3 之一部分形成。 在本實施形態1 ，因考慮可靠性，爲了加寬晶片焊墊 表面與形成封裝體之樹脂之接觸面積，採晶片焊墊表面在 封裝體內之架構。同時，因考慮散熱性’爲了要將晶片產 生之熱量傳至較大面積，採晶片焊墊較晶片大之架構。同 時，考慮晶片焊墊與樹脂之密接性，爲了使晶片焊墊之邊 緣插入樹脂內，晶片焊墊採倒立台形狀。 在此舉半導體裝置1之各部分之尺寸之一個例子如下 。引線框架（晶片焊墊4、吊掛晶片焊墊用引線6、引線 7)之厚度爲〇 . 2mm、晶片3之厚度爲0 . 28mm 、半導體裝置1之厚度爲1.Omm、引線7之寬度爲 0 . 2 m m、引線7之長度爲0 · 5 m m、引線7之導線 連接領域係從引線7之內端起0 . 2〜0 . 3 m m、晶片 焊墊4之導線連接處所（點）係從搭載之晶片3之端起 經濟部智慧財產局員工消費合作社印製 1 · 0 m m、設在晶片焊墊4之溝2 0之寬度爲0 . 1 5 m m、從溝2 0之外緣至導線連接處所（點）之距離爲 〇 . 1 5 m m、導線連接處所（點）至晶片焊墊4之外周 緣之距離爲0 _ 1 0 m m。而，晶片焊墊4之突出部分 2 3前端與引線7內端之間隔爲0 . 2 m m。 因此，下向焊接部導線之平面尺寸較其他導線可以縮 短約0 · 8 m m。藉此，在特別是被要求有良好高頻特性 本紙張尺度適用中國國家標準·（ CNS ) A4規格（210X297公釐） " -18- 544881 A7 B7 五、發明説明（y 之半導體裝置，有防止電氣特性劣化之效果。 (請先閱讀背面之注意事項再填寫本頁) 同時，由於使晶片焊墊之截面形狀呈倒立台形狀，可 以使晶片焊塾露出部端 與引線內端之距離較晶片焊墊4之突出部分2 3之前 端與引線7內端大。，因此，安裝在基板時對與引線7之 短路之餘裕度較大。亦即，較之晶片焊墊之截面形狀不是 倒立台形狀時，可以使封裝體縮小相當於晶片焊墊上面與 晶片焊墊露出面之尺寸差分〇. 2 mm。 其次再參照第8圖至第1 7圖，說明本實施形態1之 半導體裝置1之製造方法。第8圖係製造本實施形態1之 Q F N型半導體裝置1時使用之矩陣架構之引線框架4 0 之模式平面圖。 引線框架4 0係沿X方向配置2 0行之單位引線圖案 4 1 ，沿Y方向配置4列單位引線圖案4 1 ，可從1片引 線框架4 0製造8 0個半導體裝置1。在引線框架4 0之 兩側設有運送引線框架4 0或定位等時所用之引導孔4 2 a 〜4 2 c 〇 經濟部智慧財產局員工消費合作社印製 在傳遞模塑時，澆道位於各列之左側。在該處設有藉 由排出梢從引線框架4 0剝離澆道硬化樹脂時，供排出梢 貫穿之排出梢孔4 3。並設有，藉由排出梢從引線框架 4 0剝離從此澆道分支流向模腔之部分硬化之樹脂時’供 排出梢貫穿之排出梢孔4 4。 第9圖係表示單位引線框圖案4 1之一部分之平面圖 。單位引線圖案4 1係實際製造時使用之圖案’因此不一 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐） -19- 544881 A7 B7 五、發明説明（17) 定與模式圖之第1圖至第6圖相一致。 (請先閲讀背面之注意事項再填寫本頁) 單位引線圖案4 1有矩形框狀之框部4 5。從此框部 4 5之4個角落延伸出吊掛晶片焊墊用引線6 ，成爲支持 中央之晶片焊墊4之圖案。從框部4 5各邊之內側向內方 延伸多數引線7，其內端接近晶片焊墊4之外周緣。晶片 焊墊4及引線7之表面有溝2 0、2 7，在溝2 0外側之 導線連接領域及引線7內端側之導線連接領域設有電鍍膜 2 6 (在第9圖有小點之領域），以及晶片焊墊4呈倒立 台形截面之各點（參照第1 0圖）是相同。第9圖內之以 一點虛線所示之矩形部係由絕緣性樹脂形成之封裝體2之 外輪廓緣。 第1 1圖至第1 4圖係引線7之變形例子，若如第 1 2圖及第1 3圖所示使引線7之截面之埋設在封裝體2 內之一側，亦即使引線7之表面較寬，成爲安裝面1 4之 面較狹窄，則可與上述晶片焊墊4時同樣，使引線7較不 易從封裝體2脫出。 經濟部智慧財產局員工消費合作社印製 使用這種引線框架4 0製造半導體裝置1時，係如第 1 5圖所示，開始時，在晶片焊墊4之溝2 0之內側之半 導體元件固定領域塗抹一定量之接合劑5之A g糊漿。然 後，在上述A g糊漿上將半導體元件3定位。接著’烘烤 上述A g糊漿令其硬化，將半導體元件3固定在晶片焊墊 4之表面（主面）。在此製程要精密控制A g糊漿之供應 量。其結果，A g糊漿或從A g糊漿滲出之樹脂成分不會 越過溝2 0到達晶片焊墊4之導線連接領域。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 544881 A7 ____ B7 ___ 五、發明説明（d (請先閱讀背面之注意事項再填寫本頁) 其次，如第1 6圖所示，進行半導體元件3之電極與 引線7間之導線焊接，及半導體元件3之電極與溝2 0外 側之晶片焊墊4之導線連接領域之晶片焊墊表面間之導線 焊接。連接在半導體元件3之電極與晶片焊墊4間之導線 成爲下向焊接。因爲在上述封裝體2及晶片焊墊4之導線 連接領域設有由A g電鍍膜形成之電鍍膜2 6 ，因此’導 線之連接強度很高。 又因A g糊漿或從A g糊漿滲出之樹脂成分不會越過 溝2 0到達晶片焊墊4之導線連接領域，可以保持晶片焊 墊4之導線連接領域之淸淨。因此，此下向焊接之連接性 良好，下向連接強度很高，導線不會從晶片焊墊4之導線 連接領域剝離。 經濟部智慧財產局員工消費合作社印製 其次，如第1 7圖所示，藉常用之傳遞模塑在一定領 域進行單面模塑，形成由絕緣性樹脂構成之封裝體2。然 後，，進行鍍焊錫處理之結果，在晶片焊墊4、吊掛晶片 焊墊用引線6及引線7之表面形成鑛焊錫膜4 6。並且， 切斷不需要之引線框架部分，製成該圖所示之半導體裝置 1 〇 依據本實施形態時，可以收到下述效果。 (1 )因爲晶片焊墊4較半導體元件（晶片）3大， 其外周緣位於半導體元件3外周緣之外側，因此，不論晶 片3位於那一位置，均可連接（下向焊接）到就近之晶片 焊墊表面。這時，因爲晶片焊墊表面部分存在於晶片3全 周 之外側，下向焊接之導線長度也可以最短。下向焊接 本紙張尺度適用巾國國家標率（ CNS ) A4規格（210X297公釐) _ '— -21 - 544881 A7 B7 五、發明説明（19> (請先閲讀背面之注意事項再填寫本頁) 係將接地用電極連接到共同接地之晶片焊墊表面’但因晶 片3之任一接地用電極均可連接到就近之晶片焊墊表面’ 因此，半導體元件是高頻元件時，可以使電路之接地電位 穩定。 (2 )在固定晶片3之半導體元件固定領域’與連接 下向焊接之導線2 5之導線連接領域間之晶片焊墊表面’ 設有圍繞半導體元件固定領域之溝2 0。因此’可以使’ 因爲將晶片3固定於晶片焊墊4用之接合劑5 ’亦即’ A g糊漿內之樹脂成分滲出晶片焊墊表面，到達導線連接 領域之模塑溢料現象，在溝2 0部分停止下來，不會越過 溝2 0到達導線連接領域。亦即，接合劑5不會存在於溝 2 0之外側。其結果，導線2 5不會如傳統連接在樹脂成 分上而是連接在A g電鍍膜上，導線2 5可牢固連接，可 以提高導線2 5之連接可靠性。亦即，可以提高下向焊接 之可靠性。 經濟部智慧財產局員工消費合作社印製 (3 )從上述（2 )，由A g糊漿滲出之樹脂成分之 長度會停止在上述溝2 0，其結果，樹脂成分之滲出面積 較傳統者小，可以抑制晶片焊墊4與樹脂（封裝體2 )之 接合力之降低。其結果，不容易發生晶片焊墊4從樹脂剝 離，可提高封裝體2之耐濕性。 (4 )形成封裝體2之樹脂會進入溝2 0內， 因此 ’晶片焊墊4與封裝體2之接合面積（密接面積）會較傳 統者大，晶片焊墊4與樹脂之接合力提高之結果，不容易 發生晶片焊墊4從封裝體（樹脂）剝離，可提高封裝體2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' -- - 22- 544881 A7 B7 五、發明説明（ 之耐濕性。 (請先閱讀背面之注意事項再填寫本頁) (5 )由於有上述溝2 0之存在，可以防止，例如 在塗抹A g糊漿之部分，或施加A g電鍍之部分等，晶片 焊墊4與樹脂之界面之內部應力大且接合強度低之部分發 生剝離時，剝離傳播，形成很大空隙，促進水分侵入之問 題。 配設溝部藉此防止模塑溢料之構造，較之以其他方法 防止模塑溢料時，不僅從材料之金屬板製造引線框架很容 易’又不需要確保晶片搭載部分與溝部之平面布置上之邊 際’甚至於可以將溝之一部分配置在晶片下面，可實現晶 片焊墊之小型化，特別是將引線配置在晶片焊墊周圍之型 式之封裝體，可以實封裝體之小型化。 (6 )晶片焊墊4之截面呈倒立台形，固定晶片3之 晶片焊墊4之表面之面積較晶片焊墊背面之面積大。因此 ，晶片焊墊4之前端成爲尖形之截面形狀（突出部分2 3 )，可以成爲插入樹脂內之狀態，因此，晶片焊墊4不會 從封裝體2剝離。 經濟部智慧財產局員工消費合作社印製 (7 )使晶片焊墊4成倒立台形，並在晶片焊墊4表 面形成溝2 0之構造不會在晶片焊墊表面形成突起部。由 於採用如此，在晶片搭載領域（半導體元件固定領域）之 周圍無突起部之晶片焊墊之形狀，可以使導線環較小。特 別是使導線環之長度較小，可以將引線7配置在晶片焊墊 4之附近，藉此得以實現封裝體2之小型化。同時’使導 線環之尚度較小，便可以使封裝體2之尚度較低’可以貫 本紙張尺度適用中國國家標準·（ CNS ) A4規格（210X29?公釐） -23- 544881 A7 B7 五、發明説明（21) 現封裝體2之薄型化。 (請先閲讀背面之注意事項再填寫本頁) (8 )因爲引線7設有溝2 7，與樹脂之接合面積較 傳統者大，引線7較不容易從樹脂剝離。同時，因樹脂會 進入設在引線7之溝2 7內，引線7較插入構造更不容易 從樹脂剝離。同時，由於有溝2 7之存在，從封裝體周面 經引線7之表面進入內部之水分之路徑變長，可以抑制連 接在引線7之導線2 5被水分腐触。 (9 )因爲在引線2 5之導線連接領域形成有A g電 鍍膜（電鍍膜2 6 )，導線2 5係連接在此A g電鍍膜上 ，因此可以提高導線2 5之連接強度。 (1 0 )因爲可以抑制導線之連接部分之剝離，防止 晶片焊墊4從樹脂剝離，因此，依據本發明時，可以提高 製造時之產能，因此可以達成半導體裝置之製造成本。 (1 1 )因爲能夠縮小晶片焊墊4之突出部分2 3 前端與引線7內端之間隔，因此可以縮小封裝體2之尺寸 ，達成半導體裝置1之小型化。 經濟部智慧財產局員工消費合作社印製 (實施形態2 ) 第1 8圖及第1 9圖係本發明之其他實施形態（實施 形態2 )之無引線型半導體裝置之圖，第1 8圖係無引線 型半導體裝置之模式截面圖，第1 9圖係晶片焊墊之模式 放大截面圖。 本實施形態2係在實施形態1之半導體裝置1 ’採加 寬形成在晶片焊墊4之晶片焊墊表面之溝2 0 ’同時’令 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24- 544881 A7 B7 五、發明説明（22) 其插入到半導體元件固定領域內之構造。本實施形態2之 半導體裝置1 ，引線7未配設溝，當然可以設溝。 本實施形態2之架構係將溝2 0之寬度加大’同時’ 令其插入到半導體元件固定領域內，因此，較之實施形態 1之在半導體元件固定領域與導線連接領域間配設獨立之 溝之架構，可以縮小晶片焊墊4之大小。 同時，本實施形態2係如第1 9圖所不’因考慮導線 連接之穩定性，上述溝2 0不設在四方形之角落部。亦即 ，沿四方形之各邊分別獨立延伸之架構。由晶片焊墊4介 由A g糊漿層支持晶片3之4個角落，則可提高其熱傳導 性，同時，可以穩定固定晶片，因此可以獲得提局導線牽 引強度之穩定效果。 同時，就引線框架來講，由於不在角落部設溝2 0 ’ 可以在溝2 0中斷之晶片焊墊表面介由接合劑5支持晶片 焊墊4，因此，搭載之晶片大小不受限制，成爲廣汎使用 性很高之引線框架。 溝2 0中斷之角落部係未配導線之領域，係接合劑5 之樹脂成分滲出到吊掛晶片焊墊用引線6方向也沒有關係 之領域。 在本實施形態2，溝2 0之圖案不特定爲第1 9圖之 圖案。亦即，本實施形態2係不在角落部設溝2 0之構造 ，但也可以令幾條溝2 0是延伸至一定之角落部，另幾條 溝2 0則不延伸至一定之角落部，藉此以穩定狀態搭載晶 片。同時，也可以對連接各導線之部位配置溝2 0，以防 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -25- 544881 A7 B7 五、發明説明（23) 止模塑溢料現象。 (請先閱讀背面之注意事項再填寫本頁) (實施形態3 ) 第2 0圖係本發明之其他實施形態（實施形態3 )之 無引線型半導體裝置之模式截面圖。 本實施形態3之半導體裝置1係在晶片焊墊4外周部 之導線連接領域以外之部分，配設較搭載之晶片3之晶片 尺寸爲大之底部平坦之凹部5 0之架構。本例係以接合劑 5將晶片3固定在凹部5 0之平坦之底部，因此，如果選 擇凹部5 0之深度及接合劑5之厚度，便可以使晶片3之 底面越過晶片焊墊表面之高度進入凹部5 0之底側，使半 導體裝置1之高度h較實施形態1之半導體裝置1之高度 Η低。 因此，本實施形態3之半導體裝置1可以降低安裝之 高度。其結果，可以達成裝配此半導體裝置1之高頻半導 體裝置、數位照像機及碟片製品之控制器及模組等之薄型 化。 經濟部智慧財產局員工消費合作社印製 A g糊漿構成之接合劑5之厚度較厚，例如2 0〜 3 0 // m左右時，具有緩衝材之作用，有緩和熱膨脹係數 差造成之應力之效果。 问時’爲了將晶片3穩定固定在凹部5 0之底部，也 可以使用厚度一定之薄片（雙面接合片）取代接合劑。 (實施形態4 ) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26- 544881 Α7 Β7 五、發明説明（24) 第2 1圖至第2 3圖係本發明之其他實施形態（實施 \ (請先閱讀背面之注意事項再填寫本頁) 形態4 )之無引線型半導體裝置之圖。第2 1圖係切除一 部分之半導體裝置之平面圖，第2 2圖係沿第2 1圖之E - E線之放大截面圖。 實施形態4之半導體裝置1 ，係以貫穿晶片焊墊4之 開縫（長孔）6 0，取代實施形態1之半導體裝置1之溝 (溝 2 0 )。 因爲開縫6 0是貫穿孔，要配置成圍繞方形之半導體 晶片3 (半導體元件固定領域）之全周，因爲無法支持半 導體元件固定領域，因此不可能。因之，本實施形態4係 分別獨立配設，沿四方形之半導體元件固定領域（半導體 晶片3 )各邊延伸之直線之開縫6 0。 經濟部智慧財產局員工消費合作社印製 而晶片焊墊4係成爲，晶片焊墊背面之周圍被半蝕刻 而台階狀變薄，一部分之晶片焊墊背面2 2從封裝體2露 出之構造。亦即，第2 1圖及第2 2圖所示，僅晶片焊墊 4之中央部分露出在封裝體2之背面1 2，其周邊部分則 埋沒在封裝體2內。上述露出部分具有縱g、橫η之尺寸 。此項尺寸當然可以自由設定。再者，開縫6 0係設在晶 片焊墊4之較薄部分。 其他部分在圖上將電鍍膜等省略掉，但是與實施形態 1之半導體裝置1相同，其製造方法也與實施形態1相同 〇 雖不特別限定，但將本實施形態之半導體裝置1在第 2 1圖所示之尺寸之一個例子列示如下。從平面示之，半 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -27- 544881 A7 _____B7 ____ 五、發明説明（ 導體裝置1之封裝體2或晶片焊墊4係呈正方形。從一面 之引線7之前端至相反面之引線7之前端之長度a爲 6 . 20mm、封裝體2之外形尺寸b爲6 · 00mm、 晶片焊墊4之一邊之長度c爲4 . 6 0 m m、開縫6 0之 長度爲3 . 4 0mm、開縫60之寬度爲0 · 20mm、 與引線7或吊掛晶片焊墊用引線6之寬度相同。而，從開 縫6 0之外緣至晶片焊墊4之邊緣之距離f爲0，3 0 mm ° 本實施形態4之半導體裝置1之架構是，將實施形態 1之半導體裝置1之設在半導體元件固定領域與導線連接 領域間之溝2 0 ，改成貫穿晶片焊墊4之開縫6 0。因此 ，具有與設溝2 0時同樣之作用效果。 亦即，依據本實施形態4時，（a )可以縮短下向焊 接之導線長度。因此，若半導體元件是高頻元件時，可以 使電路之接地電位穩定。 (b )可以藉由開縫6 0防止導線連接領域之起因於 接合劑5之污染，可以提高下向焊接之可靠性。 (c )由於配設開縫6 0，可以減小接合劑5之樹脂 成分之滲出長度，使其不容易發生晶片焊墊4從樹脂剝離 ，可提高封裝體2之耐濕性。 (d )由於是晶片焊墊4之表面之面積較晶片焊墊背 面之面積大之構造，因此，晶片焊墊4插入樹脂內，晶片 焊墊4不憶容易從封裝體2剝離。 (e )因爲晶片焊墊表面無突起物，可以使導線環低 本紙張尺度適用中國國家標準* ( CNS ) A4規格（2丨0><297公釐） 衣-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -28- 544881 A7 B7 五、發明説明（ 且小，因此可以實現封裝體2之薄型化及小型化。 (請先閲讀背面之注意事項再填寫本頁) (f )因爲引線7設有溝2 7，引線7較不容易從樹 脂剝離，同時，從封裝體周面經引線7之表面進入內部之 水分之路徑變長，可以抑制連接在引線7之導線2 5被水 分腐蝕。 (g )導線2 5係連接在此A g電鍍膜上，因此可以 提高導線2 5之連接強度。 (h )因爲可以抑制導線之連接部分之剝離，防止晶 片焊墊4從樹脂剝離，因此可以提高製造時之產能，可以 降低半導體裝置之製造成本。 經濟部智慧財產局員工消費合作社印製 同時，由於本實施形態4之半導體裝置1在半導體元 件固定領域與導線連接領域間配設開縫6 0，沿晶片焊墊 4之各邊之導線連接領域之兩端部分’係由離開開縫6 0 之端部之晶片焊墊部分支持。因此在產生，起因於垂直於 開縫6 0之方向之樹脂構成之封裝體2，及以金屬構成之 晶片焊墊4之熱膨脹係數差之熱應力時，沿開縫6 〇延伸 之導線連接領域在垂直於開縫6 0之方向能夠與樹脂一起 移動，因此，導線2 5不容易從晶片焊墊4之導線連接領 域剝離，導線焊接之可靠性增加。 同時，由於本實施形態4之半導體裝置1在半導體元 件固定領域與導線連接領域間配設貫穿晶片焊墊4之開縫 6 0，同時，設有此開縫6 0之晶片焊墊4部分較薄’且 此較薄部分係位於封裝體2之內部。因此’具有位於開縫 6 0外側之導線連接領域之晶片焊墊部分之上下左右全周 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29- 544881 A7 B7 五、發明説明（2) 被構成封裝體2之樹脂所圍，因此樹脂與晶片焊墊4之接 合力增加，晶片焊墊4不容易從封裝體2剝離。 同時，本實施形態4之半導體裝置1係將晶片焊墊4 加工，使晶片焊墊4有露出在封裝體2背面1 2之部分， 及埋沒在封裝體2內之部分。因此，可以在對應此埋沒在 封裝體2內之部分之安裝基板設計配線。 亦即，第2 3圖係表示本實施形態4之無引線型半導 體裝置之安裝基板之晶片焊墊之專用面積等之模式平面圖 。如第2 3圖所示，在安裝基板3 0之半導體裝置固定領 域配置有，對應露出在半導體裝置1之封裝體2之背面 1 2之引線7之安裝面1 4之焊盤3 1。焊盤係沿四方形 之各邊排列，因此焊盤列之內側成爲四方形領域。而在此 四方形領域之中央設有連接上述晶片焊墊4之晶片焊墊背 面2 2之焊盤3 1 a。爲了以導電性之接合材3 2確實連 接晶片焊墊4之晶片焊墊背面2 2與焊盤3 1 a，焊盤 3 1 a較晶片焊墊背面2 2之尺寸（縱g、橫h )稍大。 此晶片焊墊背面2 2能以確保焊盤3 1 a與焊盤3 1不會 引起短路之尺寸（t )爲條件自由選擇其大小。第2 3圖 之畫有斜線之四方形領域係令晶片焊墊4之晶片焊墊背面 2 2露出最大時之尺寸，相當於焊盤3 1 a之最大之尺寸 〇 因此，晶片焊墊4之晶片焊墊背面2 2爲縱g、橫h 時，第2 3圖之施加斜線之四方形領域P係絕緣性之樹脂 構成之封裝體2之背面1 2佔有之領域。其結果，可以在 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -30-
i、發明説明（ 安裝基板3 0之此四方形領域p配置配線3 3或通孔3 4 ’可以提高安裝基板3 0之配線之布置設計之自由度。 (請先閱讀背面之注意事項再填寫本頁) 第2 4圖係切除本實施形態4之變形例子之無引線型 半導體裝置之一部分之平面圖。此變形例子係在半導體元 件固定領域與沿晶片焊墊4各邊之導線連接領域間成一歹ij ’斷續狀配置多數開縫6 0之例子。本變形例子係斷續狀 配置成一列之兩條開縫6 0之例子。如此，由於斷續狀配 tt開縫6 0，較之實施形態4之1條長條形開縫時，可以 收到能提高垂直於晶片焊墊4邊緣之導線連接領域之開縫 6 0方向之剛性之效果。 (實施形態5 ) 第2 5圖係切除本發明其他實施形態（實施形態5 ) 之變形例子之無引線型半導體裝置之一部分之平面圖。本 實施形態5係在實施形態4之半導體裝置1 ，於開縫6 0 之兩端部分設有從開縫6 0向晶片焊墊4外周之開縫6 1 經濟部智慧財產局員工消費合作社印製 。此開縫6 1係呈貫穿晶片焊墊4之構造。因此，若此開 縫6 1之前端到達晶片焊墊4邊緣便無法支持導線連接領 域，因此是呈開縫6 1不到達晶片焊墊4之邊緣之構造。 在上述構造，沿晶片焊墊4之各邊之導線連接領域成 爲，以開縫6 1切斷起因於晶片焊墊4與樹脂（封裝體2 )之熱膨脹係數差之熱變形之架構’連接在導線連接領域 之導線2 5可以與開縫6 1間之樹脂一起移動，導線2 5 便不容易從導線連接領域剝離。此開縫6 1可緩和開縫 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -31 - 544881 A7 B7 五、發明説明（29) (請先閱讀背面之注意事項再填寫本頁) 6 0之延伸方向之熱變形，其效果較開縫6 0之效果低， 但可以發揮類似開縫6 0之緩和垂直於開縫6 0方向之熱 變形效果之效果。 第2 6圖係切除本實施形態5之變形例子之無引線型 半導體裝置之一部分之平面圖。此變形例子係沿著晶片焊 墊4之各邊成一列配置多數（兩條）開縫6 0 ，同時，在 此等各開縫6 0之兩端配置上述開縫6 1之例子。依據此 便形例子時，因爲配置多數開縫6 1 ，因此，上述熱變形 之緩和效果更高。 本實施形態5係呈藉由開縫6 0及從開縫6 0延伸之 開縫6 1圍繞上述導線連接領域之一部分之架構。因此， 這種架構也可以期待，會具有能防止用以將半導體晶片3 固定在晶片焊墊4之接合劑5 (糊漿），迂迴直線延伸之 開縫6 0兩端外側之晶片焊墊4表面流進導線連接領域之 效果。其結果，連接在導線連接領域之導線2 5之焊接性 良好，半導體裝置1之可靠性也可以提高。 經濟部智慧財產局員工消費合作社印製 再者，爲了獲得上述熱變形緩和效果，也可以從晶片 焊墊4之外周緣向內側配設1至數條之開縫。 (實施形態6 ) 第2 7圖係切除本發明其他實施形態（實施形態6 ) 之變形例子之無引線型半導體裝置之一部分之斜視圖。本 實施形態6係在沿著晶片焊墊4之各邊配設之半導體元件 固定領域與導線連接領域間之開縫6 0之兩端配設有底之 本紙張尺度適用中國國家標參（CNS ) A4規格（210X297公釐） -32- 544881 A7 B7 五、發明説明（3C) 溝7 0取代上述開縫6 1之例子。亦即，從開縫6 0向晶 片焊墊4之外周設有1條乃至數條之溝7 0之例子。 (請先閲讀背面之注意事項再填寫本頁) 本例因有溝7 0之存在，因此與開縫不同，縱使到達 晶片焊墊4之邊緣，仍可支持導連接領域，因此不會有問 題。 本實施形態6之效果也是較貫穿晶片焊墊4之開縫時 之效果低，但因溝7 0之存在，可在晶片焊墊4之表層部 分之沿晶片焊墊4各邊之導線連接領域，切斷起因於晶片 焊墊4與樹脂（封裝體2 )之熱膨脹係數差之熱變形’連 接在導線連接領域之導線2 5可以與溝7 0間之樹脂一起 移動，導線2 5便很不容易從導線連接領域剝離。 本實施形態6係成爲開縫6 0及從開縫6 0延伸之溝 7 0圍繞上述導線連接領域之一部分之架構。因此，這種 架構也可以期待，或具有能防止，用以將半導體晶片3固 定在晶片焊墊4之接合劑5 (糊漿），迂迴直線延伸之開 經濟部智慧財產局員工消費合作社印製 縫6 0兩端外側之晶片焊墊4表面流進導線連接領域之效 果。其結果，連接在導線連接領域之導線2 5之焊接性良 好，半導體裝置1之可靠性也可以提高。同時，如上述令 從上述開縫6 0延伸之溝7 0到達晶片焊墊4之邊緣，仍 可以獲得與第2 7圖所示之構造同樣之效果。 再者，爲了要獲得上述之熱變形緩和效果，也可以從 晶片焊墊4之外周向內側設溝1條乃至數條。 以上，依據實施形態具體說明本發明人所完成之發明 ，但本發明不限定如上述實施形態，當然可以在不脫離其 本紙張尺度適用中國國家標秦（CNS ) A4規格（2丨0'〆297公釐） -33- 544881 A7 B7 五、發明説明（31) 主旨之範圍內做各種變更。 (請先閱讀背面之注意事項再填寫本頁) 上述實施形態係說明將本發明應用以製造Q F N型之 半導體裝置之例子，但例如S ON型之半導體裝置也可以 應用本發明，而獲得同樣之效果。而且，本發明也不限定 於無引線型半導體裝置，其他構造之半導體裝置也同樣可 以適用，具有同樣之效果。 再簡單說明可以從本案所揭示之發明中具代表性者獲 #之效果如下。本發明不限定在能夠達成記載於此之所有 效果之架構，僅能達成記載於此之部分效果之架構，也包 含在本發明內。 (1 )可以提供導線之連接可靠性高之半導體裝置及 無引線型半導體裝置。 (2 )可以提供下向焊接接合部之可靠性高之半導體 裝置及無引線型半導體裝置。 (3 )可以提供下向焊接接合部之可靠性高之半導體 裝置及無引線型半導體裝置。 經濟部智慧財產局員工消費合作社印製 (4 )可以提供搭載半導體元件之晶片焊墊，與構成 封裝體之樹脂之密接性高之半導體裝置及無引線型半導體 裝置。 (5 )可以提供能夠防止晶片焊墊表面與構成封裝體 樹脂之剝離之半導體裝置及無引線型半導體裝置。 (6 )因爲令其成爲晶片焊墊之中央部分從封裝體露 出，周圍位於封裝體內之半導體裝置構造，藉此可以提高 安裝此半導體裝置之安裝基板之配線設計之自由度。 本紙張尺度適用中國國家標奉（CNS ) A4規格（210X297公釐） -34- 544881 A7 B7 五、發明説明（ 圖式之簡單說明 (請先閱讀背面之注意事項再填寫本頁) 第1圖係本發明一實施形態（實施形態1 )之無引線 型半導體裝置之模式截面圖。 第2圖係表示上述無引線型半導體裝置之一部分之放 大截面圖。 第3圖係上述無引線型半導體裝置之平面圖。 第4圖係上述無引線型半導體裝置之底面圖。 第5圖係表示上述無引線型半導體裝置之內部架構之 模式圖。 第6圖係表示本實施形態1之無引線型半導體裝置之 安裝狀態之模式截面圖。 第7圖係表示本實施形態1之無引線型半導體裝置之 安裝狀態之模式平面圖。 第8圖係本實施形態1之無引線型半導體裝置在製造 時使用之引線框之模式平面圖。 第9圖係表示上述引線框之單位引線框圖案之一部分 之平面圖。 經濟部智慧財產局員工消費合作社印製 第1 0圖係上述引線框之晶片焊墊之放大截面圖。 第1 1圖係表示本實施形態1之變形例子之引線框之 一條引線部分之放大平面圖。 第1 2圖係沿第1 1圖之A — A線之截面圖。 第1 3圖係沿第1 1圖之B - B線之截面圖。 第1 4圖係沿第1 1圖之C 一 C線之截面圖。 第1 5圖係表示在製造本實施形態1之無引線型半導 本紙張尺度適用中國國家標奉（CNS ) A4規格（210X 297公釐） -35- 544881 A7 B7 五、發明説明（y 體裝置時，在晶片焊墊之主面搭載半導體晶片之狀態之引 線框之一部分之放大截面圖。 (請先閱讀背面之注意事項再填寫本頁) 第1 6圖係表示在製造本實施形態1之無引線型半導 體裝置時，實施線焊接之引線框之一部分之放大截面圖。 第1 7圖係表示在製造本實施形態1之無引線型半導 體裝置時，實施樹脂封裝，切除不需要之引線框部分之半 導體裝置之放大截面圖。 第1 8圖係本發明之其他實施形態（實施形態2 )之 無引線型半導體裝置之模式截面圖。 第1 9圖係本實施形態2之無引線型半導體裝置之晶 片焊墊之模式放大截面圖。 第2 0圖係本發明之其他實施形態（實施形態3 )之 無引線型半導體裝置之模式截面圖。 第2 1圖係本發明之其他實施形態（實施形態4 )之 無引線型半導體裝置之模式截面圖。 第2 2圖係沿第2 1圖之E - E線之截面圖。 經濟部智慧財產局員工消費合作社印製 第2 3圖係本實施形態4之無引線型半導體裝置之安 裝基板之晶片焊墊之專用面積等之模式平面圖。 第2 4圖係切除本實施形態4之變形例子之無引線型 半導體裝置之一部分之平面圖。 第2 5圖係切除本發明其他實施形態（實施形態5 ) 之無引線型半導體裝置之一部分之平面圖。 第2 6圖係切除本實施形態5之變形例子之無引線型 半導體裝置之一部分之平面圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -36- 544881 A7 B7 五、發明説明（ 第2 7圖係表示本發明其他實施形態（實施形態6 ) 之無引線型半導體裝置之晶片焊墊之一部分之斜視圖。 (請先閲讀背面之注意事項再填寫本頁) 主要元件對照表 1 半導體裝置 2 封裝體 2 a 聲緣 3 半導體元件 4 晶片焊墊 5 接合劑 6 吊掛晶片焊墊用引線 7 引線 9 樹脂毛邊 1 〇 斜面 1 1 傾斜面 1 2 背面（下面） 1 3 上面 1 4 安裝面 2 〇 溝 2 1 晶片焊墊表面 2 2 晶片焊墊背面 2 3 突出部分 2 5 導線 2 6 電鍍膜 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） - 37- 544881 A7 B7 五、發明説明（ 經濟部智慧財度局員工消費合作社印製 2 7 溝 3 〇 安 裝 基 板 3 1、 ‘3 1 a 焊盤 3 2 接 合材 3 3 配 線 3 4 通 孔 4 0 引 線 框 架 4 1 單 位 引 線圖案 4 3、 ‘4 4 排出梢孔 4 5 框 部 4 6 鍍 焊 錫 膜 5 〇 凹 處 6 〇' 、6 1 開 縫 7 〇 溝 (請先閲讀背面之注意事項再填寫本頁) ，裝- 訂 ip 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） -38-

Claims (1)

  1. 544881 A8 B8 C8 D8 、申請專利乾圍 附件1 第901 28941號專利申請案 中文申請專利範圍修正本 民國91年12月4·日修正 1·一種半導體裝置，具備有： 由絕緣性樹脂構成之封裝體； 將背面露出在上述封裝體之安裝面，在上述背面之相 反側之表面有半導體元件固定領域，及導線連接領域之晶 片焊墊； 露出在上述封裝體之安裝面，連在上述晶片焊墊之吊 掛晶片焊墊用引線； 將背面露出在上述封裝體安裝面之多數引線； 位於上述封裝體內，介由接合劑在上述晶片焊墊之表 面，固定於上述半導體固定領域上，使其背面面對上述晶 片焊墊之表面之半導體元件； 形成在上述半導體元件之主面上之多數電極； 以電氣方式連接上述多數電極與上述引線之表面之導 電性導線；以及， 以電氣方式連接上述半導體元件之電極與上述晶片焊 墊之導線連接領域之導電性導線；其特徵在於， 上述晶片焊墊較上述半導體元件爲大，其外周緣位於 上述半導體元件之外周緣之外側， 上述半導體固定領域，與上述導線連接領域間之上述 晶片焊墊表面設有溝。 ‘ 2 .如申請專利範圍第1項之半導體裝置，其中’上 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 $ 經濟部智慧財產局員工消費合作社印製 544881 A8 B8 C8 D8____ 六、申請專利範圍 述溝圍繞著上述半導體元件固定領域之全周。 (請先閱讀背面之注意事項再填寫本頁) 3 ·如申請專利範圍第1項之半導體裝置，其中，上 述接合劑不接合在上述晶片焊墊之導線連接領域。 4 ·如申請專利範圍第丨項之半導體裝置，其中，在 上述晶片焊墊之導線連接領域及引線之表面選擇性形成電 鍍膜，在上述電鍍膜上連接上述導線。 5 ·如申請專利範圍第1項之半導體裝置，其中，上 述晶片焊墊之表面之面積較上述晶片焊墊之背面之面積大 〇 6 ·如申請專利範圍第5項之半導體裝置，其中，上 述晶片焊墊之截面呈倒立台形。 7 .如申請專利範圍第1項之半導體裝置，其中，上 述接合劑也接合在上述溝之內部，上述半導體元件較上述 半導體元件固定領域大，也介由上述接合劑固定在上述溝 上。 8 .如申請專利範圍第1項之半導體裝置，其中，上 述溝係對應連接上述導線之領域選擇性配設之。 經濟部智慧財產局員工消費合作社印製 9 ·如申請專利範圍第1項之半導體裝置，其中，上 述晶片焊墊呈四方形，上述溝不設在上述晶片焊墊之4個 角落，係相互獨立選擇性配設之。 _ 1 〇 ·如申請專利範圍第1項之半導體裝置，其中， 上述晶片焊墊呈四方形，上述溝係沿上述四方形之各邊相 互獨立選擇性配設之。 · 1 1 ·如申請專利範圍第1項之半導體裝置，其中， 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -2 · 544881 A8 B8 C8 D8 六、申請專利範圍 ^ — 上述引線設有溝，上述導線連接在上述引線表面上之較上 述溝接近上述半導體元件之部分。 (請先閲讀背面之注意事項再填寫本頁) 1 2 ·如申請專利範圍第1項之半導體裝置，其中， 上述溝係藉由擠壓加工形成。 1 3 一種半導體裝置，具備有： 由絕緣性樹脂構成之封裝體； 將背面露出在上述封裝體之安裝面，在上述背面之相 反側之表面有半導體兀件固定領域，及導線連接領域之晶 片焊墊； 露出在上述封裝體之安裝面，連在上述晶片焊墊之吊 掛晶片焊墊用引線； 將背面露出在上述封裝體安裝面之多數引線； 位於上述封裝體內，介由接合劑在上述晶片焊墊之表 面固定於上述半導體固定領域上，使其背面面對上述晶片 焊墊之表面之半導體元件； 形成在上述半導體元件之主面上之多數電極； 經濟部智慧財產局員工消費合作社印製 以電氣方式連接上述多數電極，與上述引線之表面之 導電性導線；以及， 以電氣方式連接上述半導體元件之電極，與上述晶片 焊墊之導線連接領域之導電性導線；其特徵在玲， 上述晶片焊墊較上述半導體元件爲大， 在上述晶片焊墊之導線連接領域及引線之表面選擇性 形成電鍍膜，在上述電鍍膜上連接上述導線。 · 14.一種半導體裝置，具備有： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ： 544881 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 由絕緣性樹脂構成之封裝體； 將背面露出在上述封裝體之安裝面，在上述背面之相 反側之表面有半導體元件固定領域及導線連接領域之晶片 焊墊； 露出在上述封裝體之安裝面，連在上述晶片焊墊之吊 掛晶片焊墊用引線； 將背面露出在上述封裝體安裝面之多數引線； 位於上述封裝體內，介由接合劑在上述晶片焊墊之表 面固定於上述半導體固定領域上，使其背面面對上述晶片 焊墊之表面之半導體元件； 形成在上述半導體元件之主面上之多數電極； 以電氣方式連接上述多數電極，與上述引線之表面之 導電性導線；以及， 以電氣方式連接上述半導體元件之電極，與上述晶片 焊墊之導線連接領域之導電性導線；其特徵在於， 上述晶片焊墊較上述半導體元件爲大， 上述引線設有溝，上述導線連接在上述引線表面上之 較上述溝接近上述半導體元件之部分。 1 5 . —種半導體裝置，具備有： 半導體元件； ， 在其一面上固定上述半導體元件之晶片焊墊； 在上述晶片焊墊之周緣形成之內端接近之相互獨立之 多數引線； · 以電氣方式連接上述半導體元件之電極，與上述晶片 (請先聞讀背面之注意事項再填寫本頁) 訂 0 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） -4- 544881 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 焊墊之導線；以及， 覆蓋上述半導體元件、上述晶片焊墊、上述導線及上 述引線之內端側之由絕緣性樹脂構成之封裝體；其特徵在 於， 上述晶片焊墊較上述半導體元件爲大，其外周緣位於 上述半導體元件之外周緣之外側， 固定上述半導體元件之半導體元件固定領域，與連接 上述導線之導線連接領域間之上述晶片焊墊表面設有溝， 在連接上述導線之晶片焊墊及引線之表面領域，選擇 性形成有電鍍膜，上述導線連接在上述電鍍膜上。 1 6 ·如申請專利範圍第1 5項之半導體裝置，其中 ，上述溝圍繞著上述半導體元件固定領域之全周。 1 7 ·如申請專利範圍第1 5項之半導體裝置，其中 ，上述溝之外側不存在有上述接合劑。 1 8 ·如申請專利範圍第1 5項之半導體裝置，其中 ，上述晶片焊墊之固定上述半導體元件之晶片焊墊表面之 面積較上述晶片焊墊背面之面積大。 1 9 ·如申請專利範圍第1 5項之半導體裝置，其中 ，上述晶片焊墊之截面呈倒立台形。 2 〇 ·如申請專利範圍第1 9項之半導筒裝置，其中 ，上述半導體元件固定領域較上述半導體元件爲小。 2 1 ·如申請專利範圍第1 5項之半導體裝置，其中 ，上述溝係對應連接上述導線之領域選擇性配設之。 2 2 .如申請專利範圍第1 5項之半導體裝置，其中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 5 - (請先閱讀背面之注意事項再填寫本頁)
    544881 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 ，上述晶片焊墊呈四方形，上述溝不設在上述晶片焊墊之 4個角落，係相互獨立選擇性配設之。 2 3 ·如申請專利範圍第1 5項之半導體裝置，其中 ，上述晶片焊墊呈四方形，上述溝係沿上述四方形之各邊 相互獨立選擇性配設之。 2 4 如申請專利範圍第1 5項之半導體裝置，其中 ，上述引線設有溝，上述導線連接在上述溝外側之引線前 端側。 2 5 .如申請專利範圍第1 5項之半導體裝置，其中 ，上述溝係藉由擠壓加工形成。 26·—種半導體裝置，具備有： 由絕緣性樹脂構成之封裝體； 將背面露出在上述封裝體之安裝面，在上述背面之相 反側之表面有半導體元件固定領域及導線連接領域之晶片 焊墊； 露出在上述封裝體之安裝面，連在上述晶片焊墊之吊 掛晶片焊墊用引線； 將背面露出在上述封裝體安裝面之多數引線； 位於上述封裝體內，介由接合劑在上述晶片焊墊之表 面固定於上述半導體固定領域上，使其背面面對上述晶片 焊墊之表面之半導體元件； 形成在上述半導體元件之主面上之多數電極； 以電氣方式連接上述多數電極，與上述引線之表面之 導電性導線；以及， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - (請先閲讀背面之注意事項再填寫本頁)
    544881 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 ^_六、申請專利範圍 以電氣方式連接上述半導體元件之電極，與1 ^ ^曰θ 焊墊之導線連接領域之導電性導線；其特徵在於’ 上述晶片焊墊較上述半導體元件爲大，其外周^ Μ 較上述半導體元件之外周緣之外側， 上述晶片焊墊之表面設有較上述半導體元件大t 113 ^ ， 上述半導體元件固定領域位於上述凹部內， 上述半導體元件係介由接合劑固定在上述凹部t ® ^ 〇 2 7 ·如申請專利範圍第2 6項之半導體裝置’係在 上述晶片焊墊之導線連接領域及引線之表面選擇性形成電 鍍膜，在上述電鍍膜上連接上述導線。 2 8 .如申請專利範圍第2 6項之半導體裝置，其中 ，上述晶片焊墊之固定上述半導體元件之一側之晶片焊墊 表面之面積，較上述晶片焊墊背面之面積大。 2 9 ·如申請專利範圍第2 8項之半導體裝置，其中 ’上述晶片焊墊之截面呈倒立台形。 3 0 ·如申請專利範圍第2 6項之半導體裝置，其中 ’上述引線設有溝，上述導線連接在上述引線表面上之較 上述溝接近上述半導體元件之部分。 . 3 1 ·如申請專利範圍第1 、1 3、1 4、2 6項中 任一項之半導體裝置，其中，上述晶片焊墊，吊掛晶片焊 墊用引線、及多數引線係由金屬形成。 - 3 2 _如申請專利範圍第1 、1 3、1 4、2 6項中 本紙張尺度適用中國國家標準（CNS ) Μ規格（21〇χ297公釐） •飞- (請先閲讀背面之注意事項再填寫本頁) 、1Τ Φ 8 8 8 8 ABCD 544881 六、申請專利範圍 任一項之半導體裝置，其中，上述晶片焊墊，吊掛晶片焊 墊用引線、及多數引線係由相同之金屬材料形成。 (請先閲讀背面之注意事項再填寫本頁) 3 3 .如申請專利範圍第1 、1 3 、1 4、2 6項中 任一項之半導體裝置，其中，上述多數引線配置在上述晶 片焊墊之周圍，上述引線與晶片焊墊間以上述封裝體塡充 之。 3 4 ·如申請專利範圍第1項之半導體裝置，其中， 上述晶片焊墊之導線連接領域係經由多數導線，以電氣方 式連接在上述半導體元件之電源電位用之多數電極。 3 5 ·如申請專利範圍第1項之半導體裝置，其中， 上述溝圍繞著上述導線連接領域之全周。 3 6 . —種半導體裝置之製造方法，其特徵在於，包 含有： 經濟部智慧財產局員工消費合作社印製 (a )準備具有；多數之引線部分、有半導體元件固 定領域及導線連接領域之晶片焊墊、連接在上述晶片焊墊 之多數吊掛晶片焊墊用引線、形成在上述半導體元件固定 領域與上述導線連接領域間之溝部、及連結上述多數引線 及上述多數吊掛晶片焊墊用引線之框部之引線框架之製程 (b )介由接合劑將半導體元件搭載於上述半導體元 件固定領域上之製程； (c )介由焊接線以電氣方式連接，上述半導體元件 與上述多數引線部分，及上述半導體元件與上述導線連接 領域之製程； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8 - 544881 A8 B8 C8 D8 六、申請專利範圍 (d )形成，封裝上述半導體元件、焊接線，且以上 述晶片焊墊、多數吊掛晶片焊墊用引線、多數引線部分之 背面露出在安裝面側之方式覆蓋上述晶片焊墊、多數吊掛 晶片焊墊用引線、多數引線之一部分之樹脂封裝體之製程 (e )從上述框部，分離多數引線部分及吊掛晶片焊 墊用引線之製程。 37.—種半導體裝置之製造方法，其特徵在於，在 申請專利範圍第3 6項之半導體裝置之製造方法，進一步 包含有： (f )準備，在分別面對露出在上述樹脂封裝體之安 裝面側之晶片焊墊及多數引線部分之位置有電極之配線基 板之製程； (g )介由焊錫糊漿，使上述配線基板上之電極，與 上述晶片焊墊及多數引線部分成面對面之製程； (h )藉施加熱處理使焊錫糊漿溶融，而以電氣方式 連接上述晶片焊墊及多數引線部分，與上述配線基板上之 電極之製程。 3 8 ·如申請專利範圍第3 7項之半導體裝置之製造 方法’其中，面對上述晶片焊墊之配線基板上之電極係供 應電源電位用之電極。 3 9 ·如申請專利範圍第3 6項之半導體裝置之製造 方法，其中，上述（a )製程準備之引線框架，·在上述導 線連接領域及上述多數引線部分之至少一部分施加有電鍍 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 9 - (請先閱讀背面之注意事項再填寫本頁) 訂 $ 經濟部智慧財產局員工消費合作社印製 544881 A8 B8 C8 D8 六、申請專利範圍 〇 40,一種半導體裝置，具備有： 由絕緣性樹脂構成之封裝體； 將背面露出在上述封裝體之安裝面，在上述背面之相 反側之表面有半導體元件固定領域及導線連接領域之晶片 焊墊； 露出在上述封裝體之安裝面，連在上述晶片焊墊之吊 掛晶片焊墊用引線； 將背面露出在上述封裝體安裝面之多數引線； 位於上述封裝體內，介由接合劑在上述晶片焊墊之表 面固定於上述半導體固定領域上，使其背面面對上述晶片 焊墊之表面之半導體元件； 形成在上述半導體元件之主面上之多數電極； 以電氣方式連接上述多數電極，與上述引線之表面之 導電性導線；以及， 以電氣方式連接上述半導體元件之電極，與上述晶片 焊墊之導線連接領域之導電性導線；其特徵在於， 上述晶片焊墊較上述半導體元件爲大’其外周緣位於 上述半導體元件之外周緣之外側， 上述半導體元件固定領域與上述導線連接領域間之上 述晶片焊墊部分之一部分設有貫穿上述晶片焊墊之開縫。 4 1 .如申請專利範圍第4 0項之半導體裝置’其中 ，上述半導體元件固定領域呈四方形’上述開縫係沿著上 述半導體元件固定領域之邊配置一條’或斷續狀成一列配 本紙張尺度適用中國國家樣準（CNS ) A4規格（210 X 297公釐） -1 〇 _ (請先閱讀背面之注意事項再填寫本頁) 訂 .t. 經濟部智慧財產局員工消費合作社印製 544881 A8 B8 C8 D8 六、申請專利範圍 置多條。 4 2 ·如申請專利範圍第4 1項之半導體裝置，配設 有，從上述開縫向上述晶片焊墊之外周，且未到達上述晶 片焊墊邊緣之一條乃至多條開縫。 4 3 ·如申請專利範圍第4 2項之半導體裝置，由上 述開縫及從上述開縫延伸之一條乃至多條開縫，圍繞上述 導線連接領域之一部分。 4 4 ·如申請專利範圍第4 1項之半導體裝置，從上 述開縫向上述晶片焊墊之外周配設有一條至多條之溝。 4 5 ·如申請專利範圍第4 4項之半導體裝置，由上 述開縫及從上述開縫延伸之一條至多條之溝，圍繞上述導 線連接領域之一部分。 4 6 .如申請專利範圍第4 0項之半導體裝置，上述 接合劑不接合在上述晶片焊墊之導線連接領域。 4 7 .如申請專利範圍第4 0項之半導體裝置，在上 述晶片焊墊之導線連接領域及引線之表面選擇性形成電鍍 膜，在上述電鍍膜上連接上述導線。 4 8 .如申請專利範圍第4 0項之半導體裝置，其中 ，上述晶片焊墊之表面之面積較上述晶片焊墊之背面之面 積大。 4 9 .如申請專利範圍第4 0項之半導體裝置，其中 ，上述晶片焊墊呈四方形，上述開縫不設在上述晶片焊墊 之4個角落，係相互獨立選擇性配設之。 · 5 〇 .如申請專利範圍第4 0項之半導體裝置’其中 (請先閱讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -11 - 544881 A8 B8 C8 D8 六、申請專利範圍 ，上述引線設有溝，上述導線連接在上述引線表面上之較 上述溝接近上述半導體元件之部分。 (請先閱讀背面之注意事項再填寫本頁) 5 1 .如申請專利範圍第4 0項之半導體裝置，其中 ，上述晶片焊墊，吊掛晶片焊墊用引線、及多數引線係由 相同之金屬材料形成。 5 2 .如申請專利範圍第4 0項之半導體裝置，其中 ，上述多數引線配置在上述晶片焊墊之周圍，上述引線與 晶片焊墊之間以上述封裝體塡充之。 5 3 ·如申請專利範圍第4 0項之半導體裝置，其中 ，上述晶片焊墊之導線連接領域係經由多數導線，以電氣 方式連接在上述半導體元件之電源電位用之多數電極。 54·—種半導體裝置之製造方法，其特徵在於，包 含有： 經濟部智慧財產局員工消費合作社印製 (a )準備具有；多數之引線部分、有半導體元件固 定領域及導線連接領域之晶片焊墊、連接在上述晶片焊墊 之多數吊掛晶片焊墊用引線、形成在上述半導體元件固定 領域及上述導線連接領域間之開縫，或開縫及與之連繫之 溝、連結上述多數引線及上述多數吊掛晶片焊墊用引線之 框部之引線框架之製程； (b )介由接合劑將半導體元件搭載於上述半導體元 件固定領域上之製程； C c )介由焊接線以電氣方式連接，上述半導體元件 與上述多數引線部分，及上述半導體元件與上述導線連接 領域之製程； 本紙張尺度適用中國國家標準（CNS )八4祕（21GX297公釐) .1?- ' " 544881 A8 B8 C8 D8 六、申請專利範圍 (d )形成，封裝上述半導體元件、焊接線，且以上 述晶片焊墊、多數吊掛晶片焊墊用引線、多數引線部分之 背面露出在安裝面側之方式覆蓋上述晶片焊墊、多數吊掛 晶片焊墊用引線、多數引線之一部分之樹脂封裝體之製程 (e )從上述框部，分離多數引線部分及吊掛晶片焊 墊用引線之製程。 55 .—種半導體裝置之製造方法，其特徵在於，在 申請專利範圍第5 4項之半導體裝置之製造方法，進一步 包含有： (f )準備，在分別面對露出在上述樹脂封裝體之安 裝面側之晶片焊墊及多數引線部分之位置有電極之配線基 板之製程； (g )介由焊錫糊漿使上述配線基板上之電極，與上 述晶片焊墊及多數引線部分成面對面之製程； (h )藉施加熱處理使焊錫糊漿溶融，而以電氣方式 連接上述晶片焊墊及多數引線部分，與上述配線基板上之 電極之製程。 5 6 ·如申請專利範圍第5 5項之半導體裝置之製造 方法’其中，面對上述晶片焊墊之配線基板上之電極係供 給電源電位用之電極。 5 7 .如申請專利範圍第5 5項之半導體裝置之製造 方法，其中，上述（a )製程準備之引線框架，.在上述導 線連接領域及上述多數引線部分之至少一部分施加有電鍍 本紙張尺度適用中國國家樣準（CNS ) A4祕（210X297公楚)「13 - " · ~ (請先聞讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 544881 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 〇 5 8 . —種半導體裝置之製造方法，其特徵係具有 準備備有各擁有表面及背面之複數之引線部分、半導 體元件固定領域及導線連接領域之引線框的工程， 和準備擁有主面，和形成於前述主面上之複數接地電 極的半導體元件的工程， 和將前述半導體元件，於前述半導體元件固定領域之 表面上，藉由黏著材加以固定的工程， 和將前述半導體元件，藉由第1之複數之接合導線’ 與前述複數之引線部分之表面電氣性連接，且將前述複數 之接地電極，藉由第2之複數之接合導線，與前述導線連 接領域之表面電氣性連接的工程， 和形成具有安裝面，於前述安裝面上，露出前述複數 之導線部分之各背面、前述導線連接領域之背面及前述7半 導體元件固定領域之背面、且封閉前述半導體元件、前述 第1及第2之複數之接合導線、前述複數之引線部分之表 面，前述導線連接領域之表面，及前述半導體元件固定領 域之表面的樹脂封閉體的工程； 前述複數之接地電極間係藉由前述導線連接領域電氣 性連接， . 前述導線連接領域係配置於前述複數之引線部分和前 述半導體元件固定領域間， 前述引線框係於前述導線連接領域和前述半導體元件 工程領域間，具有溝部者。 _ -一 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） -14 - (請先閲讀背面之注意事項存填寫本買) 訂 .t. 544881 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 5 9 .如申請專利範圍第5 8項之半導體裝置之製造 方法，其中，前述導線框更具有框部，前述複數之引線部 分，半導體元件固定領域及導線連接領域係藉由前述框部 連結者。 6 0 _如申請專利範圍第5 8項之半導體裝置之製造 方法’其中，固定前述半導體元件之工程係具有 將前述半導體元件，於前述半導體元件固定領域之主 面上，塗佈糊狀之黏著劑的工程， 和將前述半導體元件，於前述半導體元件固定領域之 主面上，藉由前述糊狀之黏著劑加以配置的工程， 和硬化前述糊狀之黏著材，將前述半導體元件，固定 於前述半導體元件固定領域之主面上的工程。 6 1 .如申請專利範圍第5 8項之半導體裝置之製造 方法，其中，前述半導體元件之主面爲四方形， 前述導線連接領域係於前述四方形之主面之各邊外側 ，沿各邊加以配置， 前述半導體元件係具有沿前述四方形之主面之各邊加 以排列的複數之接地電極， 沿前述四方形之主面之各邊排列的接地電極係華由各 配置於對應之各邊之外側的導線連接領域，和前述第2之 複數之導線電氣性加以連接。 6 2 · —種半導體裝置之製造方法，其特徵係具有 準備備有各擁有表面及背面之複數之引線部分 '半導 體元件固定領域及導線連接領域之引線框的工程， (請先閲讀背面之注意事項再填寫本頁)
    本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15 - C8 D8
    544881 - 六、申請專利範圍 和準備擁有主面，和形成於前述主面上之複數接地電 極的半導體元件的工程， 和將前述半導體元件，於前述半導體元件固定領域之 表面上，藉由黏著材加以固定的工程， 和將前述半導體元件，藉由第1之複數之接合導線’ 與前述複數之引線部分之表面電氣性連接’且將前述複數 之接地電極，藉由第2之複數之接合導線，與前述導線連 接領域之表面電氣性連接的工程， 和形成具有安裝面，於前述安裝面上，露出前述複數 之導線部分之各背面、前述導線連接領域之背面及前述半 導體元件固定領域之背面、且封閉前述半導體元件、前述 第1及第2之複數之接合導線、前述複數之引線部分之表 面，前述導線連接領域之表面，及前述半導體元件固定領 域之表面的樹脂封閉體的工程； 前述複數之接地電極間係藉由前述導線連接領域電氣 性連接， 則述導線連接領域係配置於前述複數之引線部分和前 述半導體兀件固定領域間， 前述引線框係於前述導線連接領域和前述半導體元件 工程領域間，具有狹縫者。 6 3 ·如申請專利範圍第6 2項之半導體裝置之製造 方法’其中，前述導線框更具有框部，前述複數之引線部 分’半導體元件固定領域及導線連接領域係藉由前述框部 連糸吉者° 本紙張尺度適用中國國家標準（CNS ) M規格（加乂撕公釐） _ 16 _ (請先閲讀背面之注意事項再填寫本頁) 訂 •Γ. 經濟部智慧財產局員工消費合作社印製 544881 A8 B8 C8 D8 六、申請專利範圍 6 4 ·如申請專利範圍第6 2項之半導體裝置之製造 方法，其中’固定前述半導體元件之工程係具有 (請先閲讀背面之注意事項再填寫本頁) 將前述半導體元件，於前述半導體元件固定領域之主 面上，塗佈糊狀之黏著劑的工程， 和將前述半導體元件，於前述半導體元件固定領域之 主面上，藉由前述糊狀之黏著劑加以配置的工程， 和硬化前述糊狀之黏著材，將前述半導體元件，固定 於前述半導體元件固定領域之主面上的工程。 6 5 ·如申請專利範圍第6 2項之半導體裝置之製造 方法，其中，前述半導體元件之主面爲四方形， 訂 前述導線連接領域係於前述四方形之主面之各邊外側 ，沿各邊加以配置， 前述半導體元件係具有沿前述四方形之主面之各邊加 以排列的複數之接地電極， 沿前述四方形之主面之各邊排列的接地電極係華由各 配置於對應之各邊之外側的導線連接領域，和前述第2之 複數之導線電氣性加以連接。 經濟部智慧財產局員工消費合作社印製 6 6 ·如申請專利範圍第6 5項之半導體裝置之製造 方法，其中，前述導線連接領域係以對應於前述四方形之 主面之角部的部分，與前述半導體元件固定領域連結者。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17 -
TW090128941A 2000-12-28 2001-11-22 Semiconductor device TW544881B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000401933 2000-12-28
JP2001301355A JP3895570B2 (ja) 2000-12-28 2001-09-28 半導体装置

Publications (1)

Publication Number Publication Date
TW544881B true TW544881B (en) 2003-08-01

Family

ID=26607130

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090128941A TW544881B (en) 2000-12-28 2001-11-22 Semiconductor device

Country Status (4)

Country Link
US (9) US6713849B2 (zh)
JP (1) JP3895570B2 (zh)
KR (1) KR100884668B1 (zh)
TW (1) TW544881B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI474455B (zh) * 2008-08-21 2015-02-21 Advanced Semiconductor Eng 先進四方扁平無引腳封裝結構
TWI480993B (zh) * 2009-10-20 2015-04-11 Rohm Co Ltd Semiconductor device and method for manufacturing semiconductor device

Families Citing this family (202)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354689A (ja) * 1998-06-04 1999-12-24 Oki Electric Ind Co Ltd フレーム状基板とその製造方法及び半導体装置の製造方法
US8330270B1 (en) * 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US6847103B1 (en) * 1999-11-09 2005-01-25 Amkor Technology, Inc. Semiconductor package with exposed die pad and body-locking leadframe
JP2002076228A (ja) 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
JP3895570B2 (ja) 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
JP5183583B2 (ja) * 2000-12-28 2013-04-17 ルネサスエレクトロニクス株式会社 半導体装置
JP4308528B2 (ja) * 2001-01-31 2009-08-05 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6882048B2 (en) * 2001-03-30 2005-04-19 Dainippon Printing Co., Ltd. Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
US7034382B2 (en) * 2001-04-16 2006-04-25 M/A-Com, Inc. Leadframe-based chip scale package
US20070108609A1 (en) * 2001-07-19 2007-05-17 Samsung Electronics Co., Ltd. Bumped chip carrier package using lead frame and method for manufacturing the same
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
US6661102B1 (en) * 2002-01-18 2003-12-09 Advance Micro Devices, Inc. Semiconductor packaging apparatus for controlling die attach fillet height to reduce die shear stress
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7135760B2 (en) * 2002-09-30 2006-11-14 St Assembly Test Services Ltd. Moisture resistant integrated circuit leadframe package
US7164192B2 (en) * 2003-02-10 2007-01-16 Skyworks Solutions, Inc. Semiconductor die package with reduced inductance and reduced die attach flow out
JP2004260364A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体装置及び高出力電力増幅装置並びにパソコンカード
JP4467903B2 (ja) * 2003-04-17 2010-05-26 大日本印刷株式会社 樹脂封止型半導体装置
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning
JP4357885B2 (ja) * 2003-06-17 2009-11-04 大日本印刷株式会社 Ｉｃカードモジュール用のメタルサブストレート部材とｉｃカードモジュールの作製方法
JP4451298B2 (ja) * 2004-12-20 2010-04-14 大日本印刷株式会社 Ｉｃカードモジュール体
US20040262781A1 (en) * 2003-06-27 2004-12-30 Semiconductor Components Industries, Llc Method for forming an encapsulated device and structure
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
US7153724B1 (en) * 2003-08-08 2006-12-26 Ns Electronics Bangkok (1993) Ltd. Method of fabricating no-lead package for semiconductor die with half-etched leadframe
JP2005086014A (ja) * 2003-09-09 2005-03-31 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
JP2005093616A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 半導体装置およびその製造方法
JP4919801B2 (ja) * 2003-09-26 2012-04-18 アルザ・コーポレーシヨン 高い薬剤配合量を提供する薬剤コーティング及びそれを提供する方法
US7060535B1 (en) 2003-10-29 2006-06-13 Ns Electronics Bangkok (1993) Ltd. Flat no-lead semiconductor die package including stud terminals
JP2005159103A (ja) * 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置およびその製造方法
WO2005055320A1 (en) * 2003-12-03 2005-06-16 Koninklijke Philips Electronics N.V. Integrated circuit package and leadframe
US20050133888A1 (en) * 2003-12-18 2005-06-23 Harvatek Corporation Semiconductor packaging substrate
JP2005191342A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法
TWI254437B (en) * 2003-12-31 2006-05-01 Advanced Semiconductor Eng Leadless package
US6894382B1 (en) * 2004-01-08 2005-05-17 International Business Machines Corporation Optimized electronic package
US7227245B1 (en) * 2004-02-26 2007-06-05 National Semiconductor Corporation Die attach pad for use in semiconductor manufacturing and method of making same
JP4070795B2 (ja) * 2004-03-24 2008-04-02 株式会社ルネサス柳井セミコンダクタ 発光装置の製造方法
US20050253159A1 (en) * 2004-04-28 2005-11-17 Creswick Steven B Semiconductor (LED) chip attachment
US7091581B1 (en) * 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
US7411289B1 (en) 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US20060006510A1 (en) * 2004-07-06 2006-01-12 Koduri Sreenivasan K Plastic encapsulated semiconductor device with reliable down bonds
TWI277192B (en) * 2004-07-08 2007-03-21 Siliconware Precision Industries Co Ltd Lead frame with improved molding reliability and package with the lead frame
US8105932B2 (en) * 2004-08-19 2012-01-31 Infineon Technologies Ag Mixed wire semiconductor lead frame package
US7179683B2 (en) * 2004-08-25 2007-02-20 Intel Corporation Substrate grooves to reduce underfill fillet bridging
JP2006080350A (ja) * 2004-09-10 2006-03-23 Denso Corp 半導体装置およびその実装構造
US7119448B1 (en) * 2004-10-18 2006-10-10 National Semiconductor Corporation Main power inductance based on bond wires for a switching power converter
US7358617B2 (en) * 2004-11-29 2008-04-15 Texas Instruments Incorporated Bond pad for ball grid array package
US7247937B2 (en) * 2005-01-06 2007-07-24 Via Technologies, Inc. Mounting pad structure for wire-bonding type lead frame packages
WO2006079866A1 (en) * 2005-01-27 2006-08-03 Infineon Technologies Ag Carriers for semiconductor packages, semiconductor packages and methods to assemble them
TWM276353U (en) * 2005-02-03 2005-09-21 Egbn Electronics Ltd Card edge connector
US20060181861A1 (en) * 2005-02-17 2006-08-17 Walker Harold Y Jr Etched leadframe for reducing metal gaps
JP2006294998A (ja) * 2005-04-13 2006-10-26 Rohm Co Ltd 半導体装置及びリードフレーム
US20060284290A1 (en) * 2005-06-17 2006-12-21 Joseph Cheng Chip-package structure and fabrication process thereof
EP1905077B1 (en) * 2005-07-08 2012-05-23 Nxp B.V. Semiconductor device
JP5000877B2 (ja) * 2005-10-07 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
US20070035019A1 (en) * 2005-08-15 2007-02-15 Semiconductor Components Industries, Llc. Semiconductor component and method of manufacture
JP4668729B2 (ja) * 2005-08-17 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
US7274089B2 (en) * 2005-09-19 2007-09-25 Stats Chippac Ltd. Integrated circuit package system with adhesive restraint
US8536689B2 (en) * 2005-10-03 2013-09-17 Stats Chippac Ltd. Integrated circuit package system with multi-surface die attach pad
JP2007142355A (ja) * 2005-10-18 2007-06-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
US7429790B2 (en) * 2005-10-24 2008-09-30 Freescale Semiconductor, Inc. Semiconductor structure and method of manufacture
JP5103731B2 (ja) * 2005-12-12 2012-12-19 三菱電機株式会社 モールドパッケージ
US7671463B2 (en) * 2006-03-30 2010-03-02 Stats Chippac Ltd. Integrated circuit package system with ground ring
JP4952233B2 (ja) * 2006-04-19 2012-06-13 日亜化学工業株式会社 半導体装置
CN101405752B (zh) * 2006-04-21 2012-05-09 松下电器产业株式会社 存储卡
JP4705881B2 (ja) * 2006-05-09 2011-06-22 パナソニック株式会社 リードフレーム及びそれを用いた半導体装置
JP4628996B2 (ja) * 2006-06-01 2011-02-09 新光電気工業株式会社 リードフレームとその製造方法及び半導体装置
WO2008003051A2 (en) * 2006-06-29 2008-01-03 Analog Devices, Inc. Stress mitigation in packaged microchips
US7556987B2 (en) * 2006-06-30 2009-07-07 Stats Chippac Ltd. Method of fabricating an integrated circuit with etched ring and die paddle
US20080029855A1 (en) * 2006-08-04 2008-02-07 Yi-Ling Chang Lead Frame and Fabrication Method thereof
TW200810044A (en) * 2006-08-04 2008-02-16 Advanced Semiconductor Eng Non-lead leadframe and package therewith
US7936055B2 (en) * 2006-08-23 2011-05-03 Stats Chippac Ltd. Integrated circuit package system with interlock
US20080083994A1 (en) * 2006-10-06 2008-04-10 Choon Hiang Lim Method for producing a semiconductor component and substrate for carrying out the method
JP4846515B2 (ja) * 2006-10-18 2011-12-28 株式会社東芝 光半導体装置及び光半導体装置の製造方法
JP5197953B2 (ja) 2006-12-27 2013-05-15 新光電気工業株式会社 リードフレーム及びその製造方法、及び半導体装置
US7694610B2 (en) * 2007-06-27 2010-04-13 Siemens Medical Solutions Usa, Inc. Photo-multiplier tube removal tool
JP5453713B2 (ja) * 2007-07-06 2014-03-26 日亜化学工業株式会社 半導体装置およびその形成方法
JP2009076658A (ja) * 2007-09-20 2009-04-09 Renesas Technology Corp 半導体装置及びその製造方法
US8293587B2 (en) * 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
US20090152683A1 (en) * 2007-12-18 2009-06-18 National Semiconductor Corporation Rounded die configuration for stress minimization and enhanced thermo-mechanical reliability
US7808089B2 (en) * 2007-12-18 2010-10-05 National Semiconductor Corporation Leadframe having die attach pad with delamination and crack-arresting features
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US7781899B2 (en) * 2008-02-27 2010-08-24 Infineon Technologies Ag Leadframe having mold lock vent
TWI422058B (zh) * 2008-03-04 2014-01-01 Everlight Electronics Co Ltd 發光二極體封裝結構與其製造方法
TWI364820B (en) * 2008-03-07 2012-05-21 Chipmos Technoligies Inc Chip structure
CN101533818B (zh) * 2008-03-12 2013-01-16 展晶科技(深圳)有限公司 集成电路元件的封装结构及其制造方法
US8115285B2 (en) * 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
DE202008005708U1 (de) * 2008-04-24 2008-07-10 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
JP5286948B2 (ja) * 2008-06-04 2013-09-11 株式会社デンソー 基板および電子装置の製造方法
JP2009302095A (ja) * 2008-06-10 2009-12-24 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
KR101438826B1 (ko) * 2008-06-23 2014-09-05 엘지이노텍 주식회사 발광장치
US8569872B2 (en) * 2008-07-01 2013-10-29 Stats Chippac Ltd. Integrated circuit package system with lead-frame paddle scheme for single axis partial saw isolation
JP5458517B2 (ja) * 2008-07-02 2014-04-02 オムロン株式会社 電子部品
US8525040B2 (en) * 2008-08-29 2013-09-03 Kyocera Corporation Circuit board and its wire bonding structure
JP2010062365A (ja) * 2008-09-04 2010-03-18 Hitachi Ltd 半導体装置およびその製造方法
US7838332B2 (en) * 2008-11-26 2010-11-23 Infineon Technologies Ag Method of manufacturing a semiconductor package with a bump using a carrier
US8406004B2 (en) 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
JP5595694B2 (ja) * 2009-01-15 2014-09-24 パナソニック株式会社 半導体装置
JP2010171181A (ja) * 2009-01-22 2010-08-05 Renesas Technology Corp 半導体装置
CN101834162A (zh) * 2009-03-12 2010-09-15 国碁电子(中山)有限公司 芯片封装结构及方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8133759B2 (en) * 2009-04-28 2012-03-13 Macronix International Co., Ltd. Leadframe
US8241965B2 (en) * 2009-10-01 2012-08-14 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
US8749074B2 (en) 2009-11-30 2014-06-10 Micron Technology, Inc. Package including an interposer having at least one topological feature
TW201128812A (en) 2009-12-01 2011-08-16 Lg Innotek Co Ltd Light emitting device
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
CN101814480B (zh) * 2010-04-16 2011-08-31 杭州矽力杰半导体技术有限公司 一种芯片封装结构及其封装方法
CN102270619B (zh) * 2010-06-04 2014-03-19 马维尔国际贸易有限公司 用于电子封装组件的焊盘配置
KR20120005341A (ko) * 2010-07-08 2012-01-16 주식회사 하이닉스반도체 반도체 칩 및 패키지
KR101674537B1 (ko) * 2010-07-23 2016-11-09 해성디에스 주식회사 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지
US8519525B2 (en) * 2010-07-29 2013-08-27 Alpha & Omega Semiconductor, Inc. Semiconductor encapsulation and method thereof
US8669654B2 (en) * 2010-08-03 2014-03-11 Stats Chippac Ltd. Integrated circuit packaging system with die paddle and method of manufacture thereof
CN102403295B (zh) * 2010-09-07 2014-08-06 万国半导体股份有限公司 金属键接的半导体封装及其方法
US8404524B2 (en) * 2010-09-16 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with paddle molding and method of manufacture thereof
US9029991B2 (en) * 2010-11-16 2015-05-12 Conexant Systems, Inc. Semiconductor packages with reduced solder voiding
EP2677539B1 (en) * 2011-02-15 2017-07-05 Panasonic Intellectual Property Management Co., Ltd. Process for manufacture of a semiconductor device
JP2012195497A (ja) * 2011-03-17 2012-10-11 Sumitomo Electric Ind Ltd 半導体装置及び半導体装置の製造方法
JP5815976B2 (ja) * 2011-04-21 2015-11-17 トランスフォーム・ジャパン株式会社 半導体装置
KR101255930B1 (ko) * 2011-07-04 2013-04-23 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
JP5706254B2 (ja) * 2011-07-05 2015-04-22 株式会社東芝 半導体装置
CN107256851B (zh) * 2011-07-18 2020-04-24 日月光半导体制造股份有限公司 半导体封装结构
JP5953703B2 (ja) * 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
JP5872320B2 (ja) * 2012-02-24 2016-03-01 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
KR101376758B1 (ko) 2012-03-26 2014-03-20 암페놀센싱코리아 유한회사 비접촉소자
JP5878054B2 (ja) * 2012-03-27 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
JP6048893B2 (ja) 2012-03-28 2016-12-21 パナソニックＩｐマネジメント株式会社 樹脂パッケージ
US8633575B1 (en) * 2012-05-24 2014-01-21 Amkor Technology, Inc. IC package with integrated electrostatic discharge protection
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
CN103515347B (zh) * 2012-06-29 2016-05-11 环旭电子股份有限公司 组装结构
DE102012215705B4 (de) 2012-09-05 2021-09-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Gehäuse für ein optisches bauelement, baugruppe, verfahren zum herstellen eines gehäuses und verfahren zum herstellen einer baugruppe
US8921994B2 (en) * 2012-09-14 2014-12-30 Freescale Semiconductor, Inc. Thermally enhanced package with lid heat spreader
US9159643B2 (en) 2012-09-14 2015-10-13 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package
JP5891157B2 (ja) * 2012-09-19 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103855040B (zh) * 2012-12-04 2016-12-21 讯忆科技股份有限公司 半导体芯片封装的导接线路的形成方法
US9676614B2 (en) 2013-02-01 2017-06-13 Analog Devices, Inc. MEMS device with stress relief structures
JP2014192518A (ja) * 2013-03-28 2014-10-06 Toyota Motor Corp 半導体装置およびその製造方法
JP2014203930A (ja) * 2013-04-03 2014-10-27 株式会社デンソー モールドパッケージ
TWI480995B (zh) * 2013-06-21 2015-04-11 矽品精密工業股份有限公司 四方扁平無接腳封裝件及其製法
CN104347570B (zh) 2013-07-26 2018-07-20 恩智浦美国有限公司 无引线型半导体封装及其组装方法
JP6210818B2 (ja) * 2013-09-30 2017-10-11 三菱電機株式会社 半導体装置およびその製造方法
USD734478S1 (en) * 2014-01-06 2015-07-14 Brainique Ag Medical device for noninvasive electrical brain stimulation
US9607933B2 (en) * 2014-02-07 2017-03-28 Dawning Leading Technology Inc. Lead frame structure for quad flat no-lead package, quad flat no-lead package and method for forming the lead frame structure
JP2015153987A (ja) * 2014-02-18 2015-08-24 株式会社デンソー モールドパッケージ
JP6370071B2 (ja) * 2014-03-19 2018-08-08 エイブリック株式会社 半導体装置及びその製造方法
JP2015185619A (ja) * 2014-03-20 2015-10-22 日立マクセル株式会社 半導体装置用基板、当該基板の製造方法、半導体装置、及び半導体装置の製造方法
DE102014104819A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung
US9601415B2 (en) * 2014-03-27 2017-03-21 Renesas Electronics Corporation Method of manufacturing semiconductor device and semiconductor device
JP2014143433A (ja) * 2014-03-31 2014-08-07 Mitsubishi Electric Corp 半導体装置
JP6277550B2 (ja) * 2014-04-07 2018-02-14 パナソニックＩｐマネジメント株式会社 電流計測器、分電盤用電流計測器、分電盤、電流計測器の製造方法
JP2015233114A (ja) * 2014-05-13 2015-12-24 株式会社デンソー 半導体装置
JP6483498B2 (ja) * 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
US10540723B1 (en) 2014-07-21 2020-01-21 State Farm Mutual Automobile Insurance Company Methods of providing insurance savings based upon telematics and usage-based insurance
US9219025B1 (en) * 2014-08-15 2015-12-22 Infineon Technologies Ag Molded flip-clip semiconductor package
JP6493952B2 (ja) * 2014-08-26 2019-04-03 大口マテリアル株式会社 リードフレーム及びその製造方法
JP2016058612A (ja) * 2014-09-11 2016-04-21 株式会社デンソー 半導体装置
US10167189B2 (en) 2014-09-30 2019-01-01 Analog Devices, Inc. Stress isolation platform for MEMS devices
US20160172275A1 (en) 2014-12-10 2016-06-16 Stmicroelectronics S.R.L. Package for a surface-mount semiconductor device and manufacturing method thereof
US9245865B1 (en) * 2014-12-15 2016-01-26 Xilinx, Inc. Integrated circuit package with multi-trench structure on flipped substrate contacting underfill
US9578744B2 (en) * 2014-12-22 2017-02-21 Stmicroelectronics, Inc. Leadframe package with pre-applied filler material
JP6398708B2 (ja) * 2014-12-26 2018-10-03 株式会社デンソー 電子装置、及びそれを用いた駆動装置
US9966326B2 (en) * 2015-03-16 2018-05-08 Unisem (M) Berhad Lead frames with wettable flanks
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US9728510B2 (en) 2015-04-10 2017-08-08 Analog Devices, Inc. Cavity package with composite substrate
CN104766843B (zh) * 2015-04-24 2017-10-10 南京晟芯半导体有限公司 一种可用smt工艺贴装的高功率半导体封装结构
CN205282448U (zh) * 2015-05-28 2016-06-01 意法半导体股份有限公司 表面安装类型半导体器件
US10131538B2 (en) 2015-09-14 2018-11-20 Analog Devices, Inc. Mechanically isolated MEMS device
JP6721346B2 (ja) 2016-01-27 2020-07-15 ローム株式会社 半導体装置
US9824959B2 (en) * 2016-03-23 2017-11-21 Texas Instruments Incorporated Structure and method for stabilizing leads in wire-bonded semiconductor devices
JP6678506B2 (ja) * 2016-04-28 2020-04-08 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及び半導体パッケージの製造方法
US10238571B2 (en) * 2016-06-22 2019-03-26 Toyota Motor Engineering & Manufacturing North America, Inc. Vision-assist devices and methods of calibrating image data of a vision-assist device
JP6867778B2 (ja) * 2016-10-27 2021-05-12 ローム株式会社 整流ｉｃ及びこれを用いた絶縁型スイッチング電源
US9847283B1 (en) 2016-11-06 2017-12-19 Nexperia B.V. Semiconductor device with wettable corner leads
JP2018098487A (ja) * 2016-12-14 2018-06-21 株式会社村田製作所 半導体モジュール
JP6857035B2 (ja) * 2017-01-12 2021-04-14 ローム株式会社 半導体装置
JP2018117049A (ja) * 2017-01-18 2018-07-26 株式会社ディスコ パッケージデバイスの製造方法
US10763194B2 (en) 2017-09-22 2020-09-01 Stmicroelectronics, Inc. Package with lead frame with improved lead design for discrete electrical components and manufacturing the same
US10892212B2 (en) 2017-11-09 2021-01-12 Stmicroelectronics, Inc. Flat no-lead package with surface mounted structure
JP6922674B2 (ja) * 2017-11-09 2021-08-18 トヨタ自動車株式会社 半導体装置
JP6652117B2 (ja) 2017-11-29 2020-02-19 日亜化学工業株式会社 樹脂パッケージおよび発光装置
WO2019110096A1 (en) 2017-12-06 2019-06-13 Osram Opto Semiconductors Gmbh Lead frame, method for manufacturing a lead frame and semiconductor device with a lead frame
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices
JP2019145625A (ja) 2018-02-19 2019-08-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6879262B2 (ja) * 2018-05-08 2021-06-02 日亜化学工業株式会社 発光装置
US10777489B2 (en) * 2018-05-29 2020-09-15 Katoh Electric Co., Ltd. Semiconductor module
US10600725B2 (en) * 2018-05-29 2020-03-24 Shindengen Electric Manufacturing Co., Ltd. Semiconductor module having a grooved clip frame
CN108845709B (zh) * 2018-06-30 2021-08-06 广州国显科技有限公司 纳米银线层的互连结构及其形成方法、触控装置
US20200043833A1 (en) * 2018-07-31 2020-02-06 Texas Instruments Incorporated Lead frame for a die
US11166363B2 (en) 2019-01-11 2021-11-02 Tactotek Oy Electrical node, method for manufacturing electrical node and multilayer structure comprising electrical node
JP7319517B2 (ja) 2019-02-06 2023-08-02 日亜化学工業株式会社 発光装置、パッケージ、及び、基部
US11264309B2 (en) * 2019-06-24 2022-03-01 Mediatek Inc. Multi-row QFN semiconductor package
JP2021044300A (ja) * 2019-09-06 2021-03-18 株式会社東芝 半導体装置
US11538768B2 (en) * 2019-10-04 2022-12-27 Texas Instruments Incorporated Leadframe with ground pad cantilever
US11417611B2 (en) 2020-02-25 2022-08-16 Analog Devices International Unlimited Company Devices and methods for reducing stress on circuit components
US11444012B2 (en) * 2020-03-26 2022-09-13 Texas Instruments Incorporated Packaged electronic device with split die pad in robust package substrate
JP7011685B2 (ja) * 2020-07-10 2022-01-27 マクセル株式会社 半導体装置
JP7256303B2 (ja) * 2020-07-10 2023-04-11 マクセル株式会社 半導体装置用基板および半導体装置
CN112820712A (zh) * 2020-12-31 2021-05-18 北京大学深圳研究生院 三维异质集成的扇出型封装结构及制造方法
DE112021005246T5 (de) * 2021-01-04 2023-07-20 Rohm Co., Ltd. Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4942454A (en) * 1987-08-05 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Resin sealed semiconductor device
JPH02292850A (ja) 1989-05-06 1990-12-04 Matsushita Electron Corp リードフレーム
JP2784235B2 (ja) 1989-10-16 1998-08-06 新光電気工業株式会社 リードフレーム及び半導体装置
US5237202A (en) 1989-10-16 1993-08-17 Shinko Electric Industries Co., Ltd Lead frame and semiconductor device using same
JPH0369248U (zh) 1989-11-10 1991-07-09
JPH0430494A (ja) 1990-05-25 1992-02-03 Toyo Ink Mfg Co Ltd 印刷配線板及びその製造法
JPH05152733A (ja) 1991-11-30 1993-06-18 Suzuki Motor Corp 表面実装用プリント配線基板
JPH0685132A (ja) * 1992-09-07 1994-03-25 Mitsubishi Electric Corp 半導体装置
JP3154579B2 (ja) 1993-02-23 2001-04-09 三菱電機株式会社 半導体素子搭載用のリードフレーム
JPH06302754A (ja) 1993-04-16 1994-10-28 Mitsui High Tec Inc リードフレームおよびその製造方法
JPH06338583A (ja) * 1993-05-31 1994-12-06 Kawasaki Steel Corp 樹脂封止型半導体装置及びその製造方法
DE19520700B4 (de) * 1994-06-09 2004-09-09 Samsung Electronics Co., Ltd., Suwon Halbleiterbausteinanordnung
US6054716A (en) * 1997-01-10 2000-04-25 Rohm Co., Ltd. Semiconductor light emitting device having a protecting device
JPH10229273A (ja) 1997-02-14 1998-08-25 Sony Corp プリント配線板及び該プリント配線板への部品のはんだ付法
JPH10247701A (ja) 1997-03-05 1998-09-14 Hitachi Ltd 半導体装置およびその製造に用いるリードフレーム
JPH10303352A (ja) * 1997-04-22 1998-11-13 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2915892B2 (ja) * 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US6025640A (en) * 1997-07-16 2000-02-15 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
JPH11251494A (ja) 1998-03-02 1999-09-17 Mitsui High Tec Inc 半導体装置
JP3285815B2 (ja) 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム，樹脂封止型半導体装置及びその製造方法
JP3562311B2 (ja) 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
JP4039738B2 (ja) 1998-06-02 2008-01-30 富士通株式会社 半導体装置
JP2000003981A (ja) 1998-06-12 2000-01-07 Hitachi Ltd 半導体装置およびその製造方法
JP3785820B2 (ja) * 1998-08-03 2006-06-14 豊田合成株式会社 発光装置
KR100298692B1 (ko) * 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
JP3606078B2 (ja) 1998-12-24 2005-01-05 松下電器産業株式会社 半導体装置およびその製造方法
JP2000208822A (ja) * 1999-01-11 2000-07-28 Matsushita Electronics Industry Corp 半導体発光装置
TW428295B (en) * 1999-02-24 2001-04-01 Matsushita Electronics Corp Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof
JP3535760B2 (ja) * 1999-02-24 2004-06-07 松下電器産業株式会社 樹脂封止型半導体装置，その製造方法及びリードフレーム
JP3062691B1 (ja) * 1999-02-26 2000-07-12 株式会社三井ハイテック 半導体装置
JP2000299423A (ja) * 1999-04-16 2000-10-24 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP3072291B1 (ja) * 1999-04-23 2000-07-31 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2000340732A (ja) 1999-05-27 2000-12-08 Sony Corp 半導体装置用リードフレーム及びこれを用いた半導体装置
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR100403142B1 (ko) * 1999-10-15 2003-10-30 앰코 테크놀로지 코리아 주식회사 반도체패키지
US6580159B1 (en) * 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP4417541B2 (ja) * 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US6348726B1 (en) * 2001-01-18 2002-02-19 National Semiconductor Corporation Multi row leadless leadframe package
US6661083B2 (en) * 2001-02-27 2003-12-09 Chippac, Inc Plastic semiconductor package
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
US6380048B1 (en) * 2001-08-02 2002-04-30 St Assembly Test Services Pte Ltd Die paddle enhancement for exposed pad in semiconductor packaging
JP2005079365A (ja) * 2003-09-01 2005-03-24 Oki Electric Ind Co Ltd 基板フレーム及びこれを用いた半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI474455B (zh) * 2008-08-21 2015-02-21 Advanced Semiconductor Eng 先進四方扁平無引腳封裝結構
TWI480993B (zh) * 2009-10-20 2015-04-11 Rohm Co Ltd Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US20090189260A1 (en) 2009-07-30
US8618642B2 (en) 2013-12-31
US10490486B2 (en) 2019-11-26
US10115658B2 (en) 2018-10-30
US8044509B2 (en) 2011-10-25
KR100884668B1 (ko) 2009-02-18
US9496204B2 (en) 2016-11-15
US20170033033A1 (en) 2017-02-02
KR20020055369A (ko) 2002-07-08
US7518156B2 (en) 2009-04-14
US20190027427A1 (en) 2019-01-24
US20110095412A1 (en) 2011-04-28
US20020084518A1 (en) 2002-07-04
US8581396B2 (en) 2013-11-12
US20120007225A1 (en) 2012-01-12
US6713849B2 (en) 2004-03-30
JP3895570B2 (ja) 2007-03-22
JP2002261187A (ja) 2002-09-13
US20040056337A1 (en) 2004-03-25
US20140084440A1 (en) 2014-03-27
US20120007224A1 (en) 2012-01-12
US7911054B2 (en) 2011-03-22

Similar Documents

Publication Publication Date Title
TW544881B (en) Semiconductor device
JP5688576B2 (ja) 半導体装置
JP2017028333A (ja) 半導体装置の製造方法
US8524531B2 (en) System and method for improving solder joint reliability in an integrated circuit package
KR20000048011A (ko) 반도체 장치
JP3664045B2 (ja) 半導体装置の製造方法
US6501160B1 (en) Semiconductor device and a method of manufacturing the same and a mount structure
JP2002026044A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006253732A (ja) 半導体装置
US6312976B1 (en) Method for manufacturing leadless semiconductor chip package
KR100658903B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
JP2002164496A (ja) 半導体装置およびその製造方法
JP3599566B2 (ja) 半導体装置の製造方法
JP2006216979A (ja) 半導体装置の製造方法
JP2004200719A (ja) 半導体装置
US20090001533A1 (en) Multi-chip packaging in a tsop package
JP2003273283A (ja) 半導体装置とその製造方法
KR20010037244A (ko) 반도체패키지 및 그 제조 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent