CN103855040B - 半导体芯片封装的导接线路的形成方法 - Google Patents
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Abstract
本发明是一种半导体芯片封装的导接线路的形成方法，包含：在芯片的焊垫表面上涂布一第一层介电质层并以曝光显影方式分别在各焊垫上形成一对应凹槽；再涂布一第二层介电质层并以曝光显影方式对应各焊垫及其凹槽分别形成一线路凹槽；再于各线路凹槽内填入导电金属质如利用银膏印刷以分别形成一导接线路；再涂布一第三层介电质层并以曝光显影方式在各导接线路的一端形成一对应凹槽可供填入导电金属质以分别形成一焊点以显露于外层介电质层外面；如此，可提升半导体芯片封装结构的精密度，并促进芯片上可布线空间的有效利用，以提高晶圆的使用效率并大幅提升封装制程的合格率。
Description
技术领域
本发明涉及一种半导体芯片封装的导接线路的形成方法，尤指一种针对半导体芯片上复数个焊垫分别形成一向外延伸的导接线路及一焊点，以使该半导体芯片可凭借各导接线路及焊点而电性连接并安装在一基板上。
背景技术
随着半导体制程的发展，半导体芯片封装结构（或称为半导体芯片装置）已有多种不同的制程及结构，如中国台湾发明专利公告第434848号「半导体芯片装置及其封装方法」及其四件追加专利案包括：公告第466715号（追加一）、公告第495933号（追加二）、公告第466716号（追加三）、公告第503534号（追加四），以及美国专利号US 6,239,488（本案是以中国台湾专利公告第434848号为优先权而申请的美国发明专利）、US5,990,546、US 6,143,991、US6,075,712、US6,114,754等。早期发展及使用的半导体芯片封装结构为一种TAB（Tape automated bonding，带式自动结合）技术，但TAB技术的封装结构中半导体芯片的焊垫表面（pad-mounting surface）上复数个焊垫（bonding die pad）所向外延伸的外导线部（outer lead portions）会造成较大的封装尺寸，不利于实现半导体芯片封装结构具有高密度（high density）的需求；而近期发展及使用的半导体芯片封装结构是属于一种chipscale package type（芯片尺寸封装型态），并已衍生多种不同的制程及结构，而此种chipscale package type（芯片尺寸封装型态）的制程及结构虽可解决TAB技术会造成较大封装尺寸的问题，但目前已知的各种不同制程及/或结构之间多少仍存在制程复杂、产品合格率降低、制造成本相对提高等问题，有待进一步改进。
以美国专利号US6,239,488（本案是以中国台湾专利公告第434848号为优先权的美国发明专利）为例说明：US6,239,488的申请专利范围包含下列二独立请求项：一为第1项（独立项）：1、一种半导体芯片装置，其是适于安装在一具有数个焊点（90）的基板（9）上，该半导体芯片装置包含：一半导体芯片（1），该半导体芯片（1）具有一焊垫安装表面（10）及数个设于焊垫安装表面（10）的焊垫（11），所述的这些焊垫的（11）位置是不对称于该基板（9）的焊点（90）的位置；及数个导电体（3），各导电体（3）具有一从该芯片（1）的对应的焊垫（11）的延伸出来作为电路轨迹的延伸部（300）及一位于该延伸部（300）的自由端且其的位置与该基板（9）的对应的焊点（90）的位置对应的电气连接部（301），该导电体（3）凭借下列步骤形成：提供一钢板（2）置于该芯片（1）的焊垫安装表面（10）上，该钢板（2）形成有数个用于暴露该芯片（1）的对应的焊垫（11）的一部分及该芯片1的焊垫安装表面（10）的预定部分的贯孔（20），在形成该钢板2的各贯孔（20）的孔壁与该芯片（1）的焊垫安装表面（10）之间是形成一导电体形成空间；及以导电金属胶为材料利用印刷手段于各导电体形成空间形成一导电体（3）参考US6,239,488的申请专利范围第1项及图式第一至七图；以及另一为第6项（独立项）：6、一种半导体芯片装置，其是适于安装在一具有数个焊点（90）的基板（9）上，该半导体芯片装置包含：一半导体芯片（1），该半导体芯片具有一焊垫安装表面（10）及数个设于焊垫安装表面（10）的焊垫（11），所述的这些焊垫（11）的位置是不对称于该基板（9）的焊点（90）的位置；一光阻层（7）是形成于该芯片（1）的焊垫安装表面（10）上，该光阻层（7）上并形成有导电体形成槽孔（70），每一导电体形成槽孔（70）包含一第一槽孔部用于暴露该芯片（1）的对应的焊垫（11）的一部分及第二槽孔部用于暴露该焊垫安装表面（10）的一部分并由第一槽孔部延伸至对应于基板（9）的安装表面上一个别焊点（90）的位置；及数个导电体（3）分别形成于对应的导电体形成槽孔（70）内，各导电体具有一延伸部（300）设在第一槽孔部以可从该芯片（1）的对应的焊垫（11）延伸出来而作为电路轨迹，及一电气连接部（301）设在第一槽孔部以位于该延伸部（300）的一端且其的位置是对应于基板（9）的安装表面上一个别焊点（90）的位置参考US6,239,488的申请专利范围第6项及图式第十四至十九图；由上可知，US6,239,488的导电体（3）是直接在焊垫安装表面（pad-mounding surface）（10）上形成，故导电体（3）与芯片的焊垫安装表面（10）之间并不存在一层介电质层，致容易影响该导电体（3）与焊垫安装表面（10）上其它焊垫（11）之间的绝缘效果，而相对降低产品制程的合格率；尤其，依US6,239,488所揭示的结构及制程，其无法重复进行导电体（3）的形成步骤，致使该导电体（3）只能具有单层结构而无法具有上、下层双层结构，相对降低芯片的焊垫安装表面（10）上可布线空间的有效利用；再者，US6,239,488也故意限定其封装结构中导电体（3）的形成方式（制程）及步骤如其申请专利范围第1项所述（特别利用一钢板（2）达成），主要目的乃使其引用的技术手段能进一步与其它现有技术如US5,990,546、US 6,143,991、US6,075,712、US6,114,754等半导体芯片装置之间进一步造成较大的差异性以利于能核准专利，然如此不但相对限缩其申请专利范围，也使其导电体（3）的形成方式及结构较为复杂而造成制造成本相对增加，故US6,239,488（即中国台湾专利公告第434848号）有进一步改进的空间。
发明内容
本发明主要目的乃在于提供一种半导体芯片封装的导接线路的形成方法，解决现有结构所存在的上述问题。
为实现上述目的，本发明采用的技术方案包括：
一种半导体芯片封装的导接线路的形成方法，该半导体芯片封装安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，包含：
一半导体芯片，其具有一焊垫表面且该焊垫表面上设有复数个焊垫；
至少一介电质层其被覆于该芯片的焊垫表面上；以及
至少一导接线路，其设置于该介电质层中，且各导接线路的一端分别与芯片上一焊垫电性连接，另一端则向外延伸并显露于该介电质层的外面，以形成一焊点，可供与一基板上所预先布设的一焊点电性连接，以使该半导体芯片安装结合在该基板上；
其特征在于，该导接线路的形成方法包含下列步骤：
在芯片的焊垫表面上涂布一第一层介电质层；
利用光阻剂并以曝光显影方式在该第一层介电质层上分别成形一对应于焊垫表面上各焊垫的凹槽，使各焊垫能够经由各凹槽向外裸露；
在第一层介电质层及各焊垫上涂布一第二层介电质层；
利用光阻剂以曝光显影方式在该第二层介电质层上分别成形与各焊垫及其凹槽连结的线路凹槽，其中各线路凹槽埋陷在该第二层介电质层中；
在各线路凹槽内填入导电金属质，以分别形成一导接线路；
在第二层介电质层及各导接线路上涂布一第三层介电质层；
利用光阻剂以曝光显影方式于该第三层介电质层上分别成形与各导接线路的一端连接的凹槽；
在各凹槽内填入导电金属质以分别形成一焊点，该焊点显露于第三层介电质层的外面，可供分别电性连结至芯片的各焊垫。
所述的导接线路的形成方法，其中：该第一、二、三层介电质层的涂布方式为旋涂方式。
所述的导接线路的形成方法，其中：在进行涂布第二层介电质层步骤之前，进一步包括对各凹槽中所裸露的各焊垫上涂布一层可导电金属层以当作各焊垫的保护层的步骤。
所述的导接线路的形成方法，其中：该线路凹槽及凹槽内填入导电金属质的方式选择自银膏印刷、溅镀、化学气相沉积、溅镀与电镀、或化学气相沉积与电镀中的一种。
所述的导接线路的形成方法，其中：该显露于介电质层外面的焊点形成一凸出于介电质层的外表面的半球形状。
为实现上述目的，本发明采用的技术方案还包括：
一种半导体芯片封装的导接线路的形成方法，该半导体芯片封装安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，包含：
一半导体芯片，其具有一焊垫表面，该焊垫表面上设有复数个焊垫；
至少一介电质层，其被覆于该芯片的焊垫表面上；以及
至少一导接线路，其设置于该介电质层中，且各导接线路的一端分别与芯片上一焊垫电性连接，另一端则向外延伸并显露于该介电质层的外面，以形成一焊点，可供与一基板上所预先布设的一焊点电性连接，以使该半导体芯片安装结合在该基板上；
其特征在于，该导接线路的形成方法包含下列步骤：
在芯片焊垫表面上涂布一第一层介电质层；
利用光阻剂并以曝光显影方式在该第一层介电质层上分别成形一对应于焊垫表面上各焊垫的凹槽，使各焊垫能够经由各凹槽向外裸露；
在第一层介电质层及各焊垫上涂布一第二层介电质层；
利用光阻剂并以曝光显影方式在该第二层介电质层成形分别与各焊垫及其凹槽连结的线路凹槽或凹槽，其中一部分的焊垫及其凹槽分别成形一线路凹槽，而其余部分的焊垫及其凹槽分别成形一凹槽，其中各线路凹槽及各凹槽埋陷在该第二层介电质层中；
在各线路凹槽及各凹槽内填入导电金属质，以分别形成一下层导接线路；
在第二层介电质层及各下层导接线路上涂布一第三层介电质层；
利用光阻剂并以曝光显影方式在该第三层介电质层上分别成形出与各下层导接线路的一端连接的凹槽；
在第三层介电质层及各凹槽上涂布一第四层介电质层；
利用光阻剂并以曝光显影方式在该第四层介电质层上分别成形与各下层导接线路的一端连结的线路凹槽或凹槽，其中一部分的下层导接线路当其在第二层介电质层中形成于线路凹槽中时则分别成形一凹槽，而其余部分的下层导接线路当其在第二层介电质层中形成于凹槽中时则分别成形一线路凹槽，其中各线路凹槽及各凹槽埋陷在该第四层介电质层中；
在第四层介电质层中各线路凹槽及各凹槽内填入导电金属质以分别形成一上层导接线路；
在第四层介电质层及各上层导接线路上涂布一第五层介电质层；
利用光阻剂并以曝光显影方式在该第五层介电质层上分别成形与各上层导接线路的一端连接的凹槽；
在第五层介电质层的各凹槽内填入导电金属质以分别形成一焊点，该焊点显露于第五层介电质层的外面，可供分别电性连结至芯片的各焊垫。
所述的导接线路的形成方法，其中：该第一、二、三、四、五层介电质层的涂布方式为旋涂方式。
所述的导接线路的形成方法，其中：在进行涂布第二层介电质层步骤之前，进一步包括对各凹槽中所裸露的各焊垫上涂布一层可导电金属层以当作各焊垫的保护层的步骤。
所述的导接线路的形成方法，其中：在进行涂布第五层介电质层步骤之前，进一步包括对各上层导接线路涂布一层可导电金属层以当作各焊垫的保护层的步骤。
所述的导接线路的形成方法，其中：该线路凹槽及凹槽内填入导电金属质的方式选择自银膏印刷、溅镀、化学气相沉积、溅镀与电镀、或化学气相沉积与电镀中的一种。
所述的导接线路的形成方法，其中：该显露于介电质层外面的焊点形成一凸出于介电质层的外表面的半球形状。
与现有技术相比较，本发明具有的有益效果是：本发明可提升半导体芯片封装结构的精密度，并促进芯片的焊垫表面上布线空间的有效利用，以提高晶圆的使用效率并同时大幅提升封装制程的合格率。
本发明的半导体芯片封装结构进一步具有上、下层的双层导接线路结构，以进一步增进芯片的焊垫表面上布线空间的有效利用，以提高晶圆的使用效率并同时大幅提升封装制程的合格率。
附图说明
图1（A）-（L）是本发明半导体芯片封装的导接线路（具有单层式导接线路）的形成方法一实施例的流程示意图；
图2（A）-（N）是本发明半导体芯片封装的导接线路（具有双层式导接线路）的形成方法另一实施例的流程示意图。
具体实施方式
为使本发明更加明确详实，兹列举较佳实施例并配合下列图示，将本发明的结构及其技术特征详述如后：
＜第一实施例＞
请参考图1（A）-图1（L）所示，其分别是本发明半导体芯片封装及其导接线路的形成方法一实施例（具有单层式导接线路）的流程示意图。本发明的半导体芯片封装1如图1（L）所示，包含：一半导体芯片（die）10，其具有一焊垫表面（pad-mounting surface）12，而该焊垫表面12上设有复数个焊垫（bonding pad）11；至少一介电质层（dielectric layer）20，其被覆于该芯片10的焊垫表面12上；及至少一导接线路30设置于该介电质层20中，使各导接线路30的一端分别与芯片10上一焊垫11电性连接，另一端则向外延伸并显露于该介电质层20的外面以形成一焊点（solder point）31可供与一基板（图未示）上所预先布设的一焊点电性连接，以使该半导体芯片10安装结合在该基板上；一般而言，当半导体芯片10的焊垫表面12上设有N个焊垫11时，在该介电质层20中即妥善布设形成相互分离的N条导接线路30，以使N条导接线路30的一端分别与芯片10上一焊垫11电性连接，N条导接线路30的另一端则向外延伸并显露于该介电质层20的外面以形成相互分离的N个焊点31可供与一基板（图未示）上所预先布设的N个焊点电性连接。
参考图1（A）-图1（L）所示，本发明半导体芯片封装的导接线路30的形成方式，包含下列步骤：
参考图1（A）所示，本实施例的半导体芯片封装结构1是以一晶圆（wafer）上二相邻芯片（die）10为例说明，而二相邻芯片10之间可设一切割道（saw street）10a如图中央处的点线所示；又在各芯片（die）10上一般布设有复数个焊垫（bounding pad或称电极electrode）11，在本实施例图中各芯片（die）10是以其中一焊垫11代表说明但不限制；又该焊垫11在表示时可凸出或齐平（如图所示）于芯片10的焊垫表面（pad-mounding surface）12但不限制；
参考图1（B）：先在芯片10的焊垫表面（pad-mounding surface）12上涂布一层介电质层（dielectric layer）20a，其为本发明半导体芯片封装结构中介电质层（dielectriclayer）20的一部分，为容易区别在此称为第一层介电质层（1st dielectric layer）20a；该第一层介电质层20a的涂布方式可为旋涂（spin coating）方式，由于其为一现有技术故在此不另赘述；
参考图1（C）：再利用光阻剂（photo resist）如环氧树脂（epoxy）或其它树脂，以曝光显影方式（exposure and development）于该第一层介电质层（1st dielectric layer）20a上成形出一对应于焊垫表面12上各焊垫11的凹槽21，使各焊垫11可向外裸露；
参考图1（D）：再对各凹槽21中所裸露的各焊垫11上涂布一层可导电的金属层（ENIG plating）如镍金材料，以当作各焊垫11的保护层11a同时也是导电层；
参考图1（E）：再于第一层介电质层（1st dielectric layer）20a及各焊垫11的保护层11a上涂布一层介电质层（dielectric layer）20b，其也为本发明半导体芯片封装结构中介电质层（dielectric layer）20的一部分，为容易区别在此称为第二层介电质层（2nddielectric layer）20b；该第二层介电质层20b的涂布方式可为旋涂（spin coating）方式；
参考图1（F）：再利用光阻剂（photo resist）如环氧树脂（epoxy）或其它树脂，以曝光显影方式（exposure and development）于该第二层介电质层（2nd dielectric layer）20b上分别成形出与各焊垫11及其凹槽21连结的线路凹槽22；其中，各线路凹槽22埋陷在该第二层介电质层（2nd dielectric layer）20b中，也就是该线路凹槽22的上方开口是与第二层介电质层20b的表面齐平；
参考图1（G）：再于各线路凹槽22内利用各种现有方式填入导电金属质以分别形成一导接线路30；其中，该现有方式包含银膏印刷（silver paste printing）、溅镀（sputter）、化学气相沉积（Chemical Vapor Deposition,CVD）、溅镀与电镀（plating）、或化学气相沉积与电镀等多种方式；又由于各线路凹槽22埋陷在该第二层介电质层20b中，也就是各线路凹槽22的上方开口是与第二层介电质层20b的表面齐平，因此当各线路凹槽22内分别填入导电金属质如银膏（silver paste）时，针对超出第二层介电质层20b的表面的导电金属质可利用磨平（grind）加工作业予以磨平，以使所形成的导接线路30与第二层介电质层20b的表面齐平；
参考图1（H）：再于各导接线路30上涂布一层可导电的金属层（ENIG plating）如镍银材料，以当作各导接线路30的保护层30a同时也是导电层；此步骤类同于图2（D）中保护层11a的形成步骤；
参考图1（I）：再于第二层介电质层20b及各导接线路30（即保护层30a）上涂布一层介电质层（dielectric layer）20c，其也为本发明半导体芯片封装结构中介电质层（dielectric layer）20的一部分，为容易区别在此称为第三层介电质层（3rd dielectriclayer）20c；第三层介电质层（3rd dielectric layer）20c的涂布方式可为旋涂（spincoating）方式；再利用光阻剂如环氧树脂（epoxy）或其它树脂，以曝光显影方式（exposureand development）于该第三层介电质层20c上分别成形出与各导接线路30（即及其保护层30a）的一端连接的凹槽23；此步骤类同于图1（E）、1（F）的步骤；
参考图1（J）：再于各凹槽23内利用各种现有方式填入导电金属质以分别形成一焊点31并显露于介电质层20（即第三层介电质层20c）的外面，使裸露位于介电质层20外面（即第三层介电质层20c）上的焊点31可电性连结至芯片10的焊垫11；上述的现有方式包含银膏印刷（silver paste printing）、溅镀（sputter）、化学气相沉积（Chemical VaporDeposition,CVD）、溅镀与电镀（plating）、或化学气相沉积与电镀等方式；各焊点31与其相连通的导接线路30即构成本发明半导体芯片封装结构1中设在半导体芯片10的焊垫表面12上的导接用线路，使各导接线路30的一端分别与芯片10上一焊垫11电性连接，另一端则向外延伸并显露于该介电质层20的外面而形成一焊点（solder point）31，使裸露位于介电质层20（即第三层介电质层20c）外面的各焊点31可分别电性连结至芯片10的各焊垫11，并可与一基板（substrate）（图未示）上所预先布设的一焊点电性连接，以使该半导体芯片10安装结合在该基板上；又该焊点31的形状可为凸出于第三层介电质层20c的外表面的半球状状态如图1（J）所示，也可为与第三层介电质层20c的外表面齐平的金属层状态，也就是该焊点31的形状并不限制，可配合基板上相对应焊点的安装需要而设计；
参考图1（K）：再由切割道（saw street）10a如图中央处点线所示，将二相邻芯片（die）10加以分割，而分别形成一具有本发明半导体芯片封装结构的芯片（die）10如图1（L）所示。
再参考图1（A）～1（L）所示可知，当半导体芯片10的焊垫表面12上设有N个焊垫11时，在该介电质层20中即妥善布设形成相互分离的N条导接线路30，以使N条导接线路30的一端分别与芯片10上一焊垫11电性连接，N条导接线路30的另一端则向外延伸并显露于该介电质层20的外面以形成相互分离的N个焊点31可供与一基板（图未示）上所预先布设的N个焊点电性连接；以本实施例而言，本实施例的介电质层20由第一层介电质层20a、第二层介电质层20b及第三层介电质层20c所形成，且各层介电质层20a、20b、20c（即介电质层20）的厚度不限制，可随结构需要或制程设备而设定；又本实施例的各导接线路30如N条导接线路30布设于该介电质层20中同一水平位置处如图1（G）所示，也就是各导接线路30如N条设置于同一高度处，故可视为单层式导接线路30结构。
由于本发明半导体芯片封装的制程，尤其各导接线路30的形成步骤相当明确且可达成相当的精密度，故可促进芯片的焊垫表面上布线空间的有效利用，以提高晶圆的使用效率并同时大幅提升封装制程的合格率。
＜第二实施例＞
参考图2（A）-2（N）所示，其分别是本发明半导体芯片封装及其导接线路的形成方法另一实施例（具有双层式导接线路）的流程示意图。本实施例的半导体芯片封装结构2如图2（N）所示，包含：一半导体芯片10，其具有一焊垫表面12，而该焊垫表面12上设有复数个焊垫11；至少一介电质层20，其被覆于该芯片10的焊垫表面12上；及至少一导接线路30设置于该介电质层20中，使各导接线路30的一端分别与芯片10上一焊垫11电性连接，另一端则向外延伸并显露于该介电质层20的外面以形成一焊点（solder point）31可供与一基板（图未示）上所预先布设的一焊点电性连接，以使该半导体芯片10安装结合在该基板上；本实施例的半导体芯片封装结构2与第一实施例的半导体芯片封装结构1大体相同，主要不同点在于第一实施例的半导体芯片封装结构1具有单层式导接线路30，也就是第一实施例的各导接线路30如N条布设于介电质层20中的同一高度处，故视为单层式导接线路30结构，而本第二实施例的半导体芯片封装结构2则具有双层式导接线路30，也就是各导接线路30如N条布设于介电质层20中的下、上层二不同高度处30b、30c如图2（N）所示，故视为双层式导接线路结构；而本第二实施例具有双层式导接线路30（30b、30c）的优点在于：在介电质层20中欲布设相互分离（绝缘）的N条导接线路30时，当焊垫表面12的面积过小而难以布局时或制程及设备难以配合制造时，即可将N条导接线路30中一部分（如N/2条导接线路30）先布局于该介电质层20中一水平位置处（即同一高度处）以形成一层导接线路30，在此称为下层导接线路30b；再将N条导接线路30中另一部分（如其余N/2条导接线路30）再凭借形成步骤布局于该介电质层20中另一水平位置处（即另一高度处）以形成另一层导接线路30，在此称为上层导接线路30c，并使各导接线路30（30b、30c）的末端焊点31可显露于介电质层20（即最外层介电质层）的外面，使裸露位于介电质层20外面上的各焊点31可分别电性连结至芯片10上的各焊垫11，则凭借介电质层20中形成上、下层的双层式导接线路30（30c、30b）结构，可进一步增进芯片的焊垫表面上布线空间的有效利用。
参考图2（A）-2（N）所示，本实施例半导体芯片封装的双层式导接线路（30b、30c）的形成方式，包含下列步骤：
参考图2（A）所示，本实施例的半导体芯片封装结构2是以一芯片10为例说明，又芯片10上一般布设有复数个焊垫（bounding pad或称电极electrode）11，本实施例以芯片10上相邻二焊垫11（左侧）、11’（右侧）为例说明但不限制；又该焊垫11、11’在表示时可凸出或齐平（如图所示）于芯片10的焊垫表面（pad-mounding surface）12但不限制；而此步骤如同图1（A）所示的步骤；
参考图2（B）：先在芯片10的焊垫表面12上涂布一层介电质层20a，其为本发明半导体芯片封装结构中介电质层20的一部分，在此称为第一层介电质层20a；该第一层介电质层20a的涂布方式可为旋涂（spin coating）方式；而此步骤如同图1（B）所示的步骤；
参考图2（C）：再利用光阻剂如环氧树脂或其它树脂，以曝光显影方式于该第一层介电质层20a上成形出一对应于焊垫表面12上各焊垫11、11’的凹槽21，使各焊垫11、11’可向外裸露；而此步骤如同图1（C）所示的步骤；
参考图2（D）：再对各凹槽21中所裸露的各焊垫11、11’上涂布一层可导电的金属层（ENIG plating）如镍金材料，以当作各焊垫11、11’的保护层11a同时也是导电层；而此步骤如同图1（D）所示的步骤；
参考图2（E）：再于第一层介电质层20a及各焊垫11、11’的保护层11a上涂布一层介电质层20b，其也为本发明半导体芯片封装结构中介电质层20的一部分，在此称为第二层介电质层20b；该第二层介电质层20b的涂布方式可为旋涂方式；并再利用光阻剂如环氧树脂或其它树脂，以曝光显影方式于该第二层介电质层20b上分别成形出与各焊垫11、11’及其凹槽21或其中一部分连结的线路凹槽22；本实施例中针对一部分焊垫11’及其凹槽21（以图中右侧的焊垫11’为代表）各分别成形一线路凹槽22，而针对另一部分焊垫11及其凹槽21（以图中左侧的焊垫11为代表）各分别只成形一凹槽21（即延伸原有的凹槽21）以减少其在第二层介电质层20b上所占空间；如此，可增进焊垫表面12上布线空间的有效利用，也就是凭借减少各凹槽21所占空间以增进其中各线路凹槽22的布局空间；又各线路凹槽22及各凹槽21埋陷在该第二层介电质层20b中，也就是该线路凹槽22及各凹槽21的上方开口是与第二层介电质层20b的表面齐平；而此步骤如同图1（E）、1（F）所示的步骤；
参考图2（F）：再于各线路凹槽22及各凹槽21内利用各种现有方式填入导电金属质以分别形成一导接线路30b（30），此即为下层导接线路30b，其中该凹槽21内所填入的导电金属质也当作导接线路30b；该现有方式包含银膏印刷、溅镀、化学气相沉积、溅镀与电镀、或化学气相沉积与电镀等多种方式；又由于各线路凹槽22及各凹槽21埋陷在该第二层介电质层20b中，也就是各线路凹槽22及各凹槽21的上方开口是与第二层介电质层20b的表面齐平，因此当各线路凹槽22及各凹槽21内分别填入导电金属质如银膏（silver paste）时，针对超出第二层介电质层20b的表面的导电金属质可利用磨平加工作业予以磨平，以使所形成的导接线路30b（30）与第二层介电质层20b的表面齐平；而此步骤如同图1（G）所示的步骤；
参考图2（G）：再于第二层介电质层20b及各导接线路30b上涂布一层介电质层20c，其也为本发明半导体芯片封装结构中介电质层20的一部分，在此称为第三层介电质层20c；第三层介电质层）20c的涂布方式可为旋涂方式；而此步骤如同图1（I）所示的前段步骤；
参考图2（H）：再利用光阻剂如环氧树脂（epoxy）或其它树脂，以曝光显影方式（exposure and development）于该第三层介电质层20c上分别成形出与各导接线路30b的一端连接的凹槽21；而此步骤如同图1（I）所示的后段步骤；
参考图2（I）：再于第三层介电质层20c及各凹槽21上涂布一层介电质层20d，其也为本发明半导体芯片封装结构中介电质层20的一部分，在此称为第四层介电质层20d；该第四层介电质层20d的涂布方式可为旋涂方式；而此步骤如同图2（E）所示的前段步骤；
参考图2（J）：再利用光阻剂如环氧树脂或其它树脂，以曝光显影方式于该第四层介电质层20d上分别成形出与各导接线路30b的一端连结的线路凹槽22及凹槽21；本实施例中针对一部分的导接线路30b（以图中右侧的焊垫11’及其所连接的导接线路30b为代表）分别各只成形一凹槽21（即延伸原有的凹槽21）以减少其在第四层介电质层20d上所占空间；而针对另一部分导接线路30b（以图中左侧的焊垫11及其所连接的导接线路30a为代表）分别各成形一线路凹槽22；如此，可增进第四层介电质层20d上布线空间的有效利用，也就是凭借减少其中各凹槽21所占空间以增进其中各线路凹槽22的布局空间；又各线路凹槽22及各凹槽21埋陷在该第四层介电质层20d中，也就是各线路凹槽22及各凹槽21的上方开口是与第四层介电质层20d的表面齐平；而此步骤如同图2（E）所示的后段步骤；
参考图2（K）：再于第四层介电质层20d中各线路凹槽22及各凹槽21内利用各种现有方式填入导电金属质以分别形成一导接线路30c（30），此即为上层导接线路30c，其中该凹槽21内所填入的导电金属质也当作导接线路30c；该现有方式包含银膏印刷、溅镀、化学气相沉积、溅镀与电镀、或化学气相沉积与电镀等多种方式；又由于各线路凹槽22及各凹槽21埋陷在该第四层介电质层20d中，也就是各线路凹槽22及各凹槽21的上方开口是与第四层介电质层20d的表面齐平，因此当各线路凹槽22及各凹槽21内分别填入导电金属质如银膏（silver paste）时，针对超出第四层介电质层20d的表面的导电金属质可利用磨平加工作业予以磨平，以使所形成的上层导接线路30c（30）与第四层介电质层20d的表面齐平；而此步骤如同图1（G）或2（F）所示的步骤；
参考图4（L）：再于各上层导接线路30c上涂布一层可导电的金属层（ENIGplating）如镍银材料，以当作各上层导接线路30c的保护层30a同时也是导电层；此步骤类同于图2（D）中保护层11a的形成步骤；而此步骤如同图2（H）所示的步骤；
参考图2（M）：再于第四层介电质层20d及各上层导接线路30c（即保护层30a）上涂布一层介电质层20e，其也为本发明半导体芯片封装结构中介电质层20的一部分，在此称为第五层介电质层20e；第五层介电质层20e的涂布方式可为旋涂（spin coating）方式；并再利用光阻剂如环氧树脂或其它树脂，以曝光显影方式于该第五层介电质层20e上分别成形与各上层导接线路30c的一端连接的凹槽23；此步骤类同于图1（E）、1（F）的步骤；
参考图2（N）：再于第五层介电质层20e的各凹槽23内利用各种现有方式填入导电金属质以分别形成一焊点31并显露于介电质层20（即第五层介电质层20e的外面，使裸露位于介电质层20外面（即第五层介电质层20e）上的各焊点31可分别电性连结至芯片10上的各焊垫11、11’；上述的现有方式包含银膏印刷、溅镀（sputter）、化学气相沉积（ChemicalVapor Deposition,CVD）、溅镀与电镀（plating）、或化学气相沉积与电镀等方式；各焊点31与其所连通的导接线路30b、30c即构成本实施例半导体芯片封装结构2中设在半导体芯片10的焊垫表面12上的导接用线路，使各导接线路30（30b、30c）的一端可分别与芯片10上一焊垫11（11’）电性连接，另一端则向外延伸并显露于该介电质层20的外面而形成一焊点（solder point）31，使裸露位于介电质层20（即第五层介电质层20e）外面的各焊点31可电性连结至芯片10的各焊垫11（11’），并凭借各焊点31以分别与一基板（substrate）（图未示）上所预先布设的各焊点电性连接，以使该半导体芯片10安装结合在该基板上；又各焊点31的形状可为凸出于介电质层20（即第五层介电质层20e）的外表面的半球形状态如图2（N）所示2，或为与第五层介电质层20e的外表面齐平的金属层状态，也就是该焊点31的形状并不限制，可配合基板上相对应焊点的电性连接的安装需要而设计。
再参考图2（A）～2（N）所示，当半导体芯片10的焊垫表面12上设有N个焊垫11、11’时，在该介电质层20中即妥善布局形成相互分离（绝缘）的N条导接线路30，而本实施例进一步将N条导接线路30分成下层导接线路30b及上层导接线路30c两部分，并使各导接线路30（30b、30c）的末端的焊点31可显露于介电质层20（即最外层介电质层）的外面，以使N条导接线路30（30b、30c）的一端分别各与芯片10上一焊垫11、11’电性连接，另一端则延伸并显露于该介电质层20的外面以形成相互分离的N个焊点31可供与一基板（图未示）上所预先布设的N个焊点电性连接；以本实施例而言，本实施例的介电质层20由第一、二、三、四、五层介电质层20a、20b、20c、20d、20e所形成，且各层介电质层20a-20e（即介电质层20）的厚度不限制，可随结构需要或制程设备而设定；又本实施例的各导接线路30（30b、30c）布设于该介电质层20中二不同水平位置处如图2（N）所示，也就是各导接线路30（30b、30c）设置于不同高度处，故可视为双层导接线路结构。
由上所述，本发明半导体芯片封装的制程，尤其各导接线路30（30b、30c）的形成步骤，是相当明确且可达成相当的精密度，且依据相同的形成步骤进一步可形成上、下层双层导接线路结构以增进芯片的焊垫表面上布线空间的有效利用，故以可提高晶圆的使用效率并同时大幅提升封装制程的合格率。
以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离权利要求所限定的精神和范围的情况下，可作出许多修改、变化或等效，但都将落入本发明的保护范围之内。
Claims (11)
1.一种半导体芯片封装的导接线路的形成方法，该半导体芯片封装安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，包含：
一半导体芯片，其具有一焊垫表面且该焊垫表面上设有复数个焊垫；
至少一介电质层其被覆于该芯片的焊垫表面上；以及
至少一导接线路，其设置于该介电质层中，且各导接线路的一端分别与芯片上一焊垫电性连接，另一端则向外延伸并显露于该介电质层的外面，以形成一焊点，可供与一基板上所预先布设的一焊点电性连接，以使该半导体芯片安装结合在该基板上；
其特征在于，该导接线路的形成方法包含下列步骤：
在芯片的焊垫表面上涂布一第一层介电质层；
利用光阻剂并以曝光显影方式在该第一层介电质层上分别成形一对应于焊垫表面上各焊垫的凹槽，使各焊垫能够经由各凹槽向外裸露；
在第一层介电质层及各焊垫上涂布一第二层介电质层；
利用光阻剂以曝光显影方式在该第二层介电质层上分别成形与各焊垫及其凹槽连结的线路凹槽，其中各线路凹槽埋陷在该第二层介电质层中；
在各线路凹槽内填入导电金属质，以分别形成一导接线路；
在第二层介电质层及各导接线路上涂布一第三层介电质层；
利用光阻剂以曝光显影方式于该第三层介电质层上分别成形与各导接线路的一端连接的凹槽；
在各凹槽内填入导电金属质以分别形成一焊点，该焊点显露于第三层介电质层的外面，可供分别电性连结至芯片的各焊垫。
2.根据权利要求1所述的导接线路的形成方法，其特征在于：该第一、二、三层介电质层的涂布方式为旋涂方式。
3.根据权利要求1所述的导接线路的形成方法，其特征在于：在进行涂布第二层介电质层步骤之前，进一步包括对各凹槽中所裸露的各焊垫上涂布一层可导电金属层以当作各焊垫的保护层的步骤。
4.根据权利要求1所述的导接线路的形成方法，其特征在于：该线路凹槽及凹槽内填入导电金属质的方式选择自银膏印刷、溅镀、化学气相沉积、溅镀与电镀、或化学气相沉积与电镀中的一种。
5.根据权利要求1所述的导接线路的形成方法，其特征在于：该显露于介电质层外面的焊点形成一凸出于介电质层的外表面的半球形状。
6.一种半导体芯片封装的导接线路的形成方法，该半导体芯片封装安装结合在一基板上以与该基板上所布设的复数个焊点电性连接，包含：
一半导体芯片，其具有一焊垫表面，该焊垫表面上设有复数个焊垫；
至少一介电质层，其被覆于该芯片的焊垫表面上；以及
至少一导接线路，其设置于该介电质层中，且各导接线路的一端分别与芯片上一焊垫电性连接，另一端则向外延伸并显露于该介电质层的外面，以形成一焊点，可供与一基板上所预先布设的一焊点电性连接，以使该半导体芯片安装结合在该基板上；
其特征在于，该导接线路的形成方法包含下列步骤：
在芯片焊垫表面上涂布一第一层介电质层；
利用光阻剂并以曝光显影方式在该第一层介电质层上分别成形一对应于焊垫表面上各焊垫的凹槽，使各焊垫能够经由各凹槽向外裸露；
在第一层介电质层及各焊垫上涂布一第二层介电质层；
利用光阻剂并以曝光显影方式在该第二层介电质层成形分别与各焊垫及其凹槽连结的线路凹槽或凹槽，其中一部分的焊垫及其凹槽分别成形一线路凹槽，而其余部分的焊垫及其凹槽分别成形一凹槽，其中各线路凹槽及各凹槽埋陷在该第二层介电质层中；
在各线路凹槽及各凹槽内填入导电金属质，以分别形成一下层导接线路；
在第二层介电质层及各下层导接线路上涂布一第三层介电质层；
利用光阻剂并以曝光显影方式在该第三层介电质层上分别成形出与各下层导接线路的一端连接的凹槽；
在第三层介电质层及各凹槽上涂布一第四层介电质层；
利用光阻剂并以曝光显影方式在该第四层介电质层上分别成形与各下层导接线路的一端连结的线路凹槽或凹槽，其中一部分的下层导接线路当其在第二层介电质层中形成于线路凹槽中时则分别成形一凹槽，而其余部分的下层导接线路当其在第二层介电质层中形成于凹槽中时则分别成形一线路凹槽，其中各线路凹槽及各凹槽埋陷在该第四层介电质层中；
在第四层介电质层中各线路凹槽及各凹槽内填入导电金属质以分别形成一上层导接线路；
在第四层介电质层及各上层导接线路上涂布一第五层介电质层；
利用光阻剂并以曝光显影方式在该第五层介电质层上分别成形与各上层导接线路的一端连接的凹槽；
在第五层介电质层的各凹槽内填入导电金属质以分别形成一焊点，该焊点显露于第五层介电质层的外面，可供分别电性连结至芯片的各焊垫。
7.根据权利要求6所述的导接线路的形成方法，其特征在于：该第一、二、三、四、五层介电质层的涂布方式为旋涂方式。
8.根据权利要求6所述的导接线路的形成方法，其特征在于：在进行涂布第二层介电质层步骤之前，进一步包括对各凹槽中所裸露的各焊垫上涂布一层可导电金属层以当作各焊垫的保护层的步骤。
9.根据权利要求6所述的导接线路的形成方法，其特征在于：在进行涂布第五层介电质层步骤之前，进一步包括对各上层导接线路涂布一层可导电金属层以当作各焊垫的保护层的步骤。
10.根据权利要求6所述的导接线路的形成方法，其特征在于：该线路凹槽及凹槽内填入导电金属质的方式选择自银膏印刷、溅镀、化学气相沉积、溅镀与电镀、或化学气相沉积与电镀中的一种。
11.根据权利要求6所述的导接线路的形成方法，其特征在于：该显露于介电质层外面的焊点形成一凸出于介电质层的外表面的半球形状。
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