CN103021969B - 基板、半导体封装件及其制法 - Google Patents

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Abstract

一种基板、半导体封装件及其制法，该半导体封装件包括：表面具有多个开孔的介电层、包覆于介电层内且外露出该开孔的图案化线路层、多个形成于介电层上并连接该第一开孔中的图案化线路层的第一重布线路层，且该第一重布线路层具有多个第一连接垫、形成于该介电层上且电性连接该第一连接垫的芯片、覆盖部分该第一重布线路层的封装胶体。借由第一重布线路层的设计，使该图案化线路无需配合芯片的电性连接垫数量，所以可提高线路设计的弹性化。

Description

基板、半导体封装件及其制法
技术领域
本发明涉及一种半导体封装件，尤指一种薄型的半导体封装件及其制法。
背景技术
传统以导线架作为芯片承载件的半导体封件的型态及种类繁多，如现有四边形平面(Quad Flat package，QFP)半导体封装件中用以与外界电性连接的外导脚，当外导脚间距小于0.65mm以下时，外导脚容易弯曲。因此为了解决外导脚变形的问题，新发展出了一种新的四边扁平无导脚(Quad Flat Non-leaded，QFN)封装结构，如此，将得以缩小半导体封装件的尺寸。
请参阅图1A，其为第6,281,568号美国专利所揭示的QFN半导体封装件1，其主要于导线架11上设置芯片14并通过焊线15电性连接芯片14及导脚112的上侧，还进行封装模压工艺以形成封装胶体16，然后再植设焊球17于该导脚112的下侧。
然而伴随半导体产品轻薄短小的发展趋势，传统QFN半导体封装件1因具有导线架11，而增加其封装胶体16的厚度，导致无法进一步缩小封装件的整体高度，且传统的QFN容易有掉脚的问题，因此，业界便发展出一种半导体封装件，借此减低现有的导线架厚度，以令其整体厚度得以较传统导线架式封装件更为轻薄且具有更高可靠性。
请参阅图1B，其为第2011/0057301号美国专利所揭示的QFN半导体封装件1’，其主要将金属箔层11’进行图案化工艺，使金属箔层11’具有芯片座110及作为导脚的线路111，再以介电层10包覆该金属箔层11’，并于该介电层10上形成多个开孔100以外露出该线路111的部分上、下表面，以供作为焊垫111a，接着，于芯片座110上方的介电层10表面设置芯片14并通过焊线15电性连接芯片14及焊垫111a，还形成封装胶体16，以包覆芯片14。其中，该焊垫111a的设置数目大致因应布设于芯片14的作用面上的电性连接垫(图未示)数目。
然而，现有QFN半导体封装件1’中，因该线路111作为导脚，再借由开孔100以定义出焊垫111a位置，所以限制了该线路111的设计弹性(design flexible)，而无法随意设计该线路111的布设。
此外，当芯片发展出具有数量更多或密度更高的电性连接垫时，欲使用高度集成化(Highly Integrated)的芯片，因该线路111的面积有限，而无法形成足够的开孔100，以致于无法满足高度集成化芯片的需求，导致无法使半导体封装件满足多脚数(high pin count)、高密度线路的需求。
因此，如何克服现有技术的种种问题，实为一重要课题。
发明内容
为克服现有技术的种种缺失，本发明的主要目的在于提供一种，基板、半导体封装件及其制法，以使该图案化线路无需配合芯片的电性连接垫数量，所以可提高线路设计的弹性化。
本发明所提供的半导体封装件，包括：具有相对的第一表面及第二表面的介电层，该第一及第二表面上分别具有多个第一及第二开孔；图案化线路层，其包覆于该介电层内，且该图案化线路层的部分表面外露出该第一及第二开孔；第一重布线路层，其设于该介电层的第一表面上且连接该第一开孔中的图案化线路层，并具有多个第一连接垫；设于该介电层的第一表面上的芯片，且电性连接该第一连接垫；以及形成于该介电层的第一表面上的封装胶体，以覆盖部分该第一重布线路层。
本发明还提供一种半导体封装件的制法，其包括：提供一金属板；图案化该金属板，以形成图案化线路层；形成介电层，以包覆该图案化线路层，且该介电层具有相对的第一表面及第二表面；形成多个第一开孔及第二开孔于该介电层的第一表面及第二表面上，以令该图案化线路层的部分表面外露出该第一及第二开孔；形成第一重布线路层于该介电层的第一表面上且连接该第一开孔中的图案化线路层，该第一重布线路层具有多个第一连接垫；设置芯片于该介电层的第一表面上，且令该芯片电性连接该第一连接垫；以及形成封装胶体于该介电层的第一表面上，以覆盖部分该第一重布线路层。
前述的半导体封装件及其制法中，可包括第二重布线路层及导电组件，该第二重布线路层形成于该介电层的第二表面上，且连接该第二开孔中的图案化线路层，并具有第二连接垫，该导电组件设于该第二连接垫上。其中该导电组件可为焊球。
前述的半导体封装件及其制法中，该金属板可为铜板，所以该图案化线路层的材质可为铜材。
前述的半导体封装件及其制法中，该介电层为防焊层。
前述的半导体封装件及其制法中，该第一或第二重布线路层可以电镀方式制作，且该第一或第二重布线路层的材质可为镍钯金(Ni/Pd/Au)。
前述的半导体封装件及其制法中，该芯片可以打线方式或覆晶方式电性连接该第一连接垫。
由上可知，本发明的半导体封装件及其制法，其借由第一重布线路层的设计，使该图案化线路无需作为导脚，因而无需配合芯片的电性连接垫数量，所以可提高线路设计的弹性化。
此外，借由第一重布线路层的设计，可任意调整该第一连接垫的数量，以满足高度集成化芯片的需求，以达到使半导体封装件具有多脚数(high pin count)、高密度线路的目的。
附图说明
图1A为第6,281,568号美国专利的QFN半导体封装件的剖面示意图；
图1B为第2011/0057301号美国专利的无承载件的QFN半导体封装件的剖面示意图；以及
图2A至图2G为本发明半导体封装件的制法的剖面示意图；其中，图2G’及图2G”为图2G的其它实施例。
主要组件符号说明
1，1’        QFN半导体封装件
10          介电层
100         开孔
11          导线架
11’        金属箔层
110         芯片座
111         线路
111a        焊垫
112         导脚
14，24，24’芯片
15，25      焊线
16，26，26’封装胶体
17          焊球
2，2’      半导体封装件
20          介电层
20a         第一表面
20b         第二表面
200a        第一开孔
200b        第二开孔
201         第一介电材
21          图案化线路层
21a         金属板
22          第一重布线路层
220，220’  第一连接垫
23          第二重布线路层
230         第二连接垫
25’        焊球
27          导电组件。
具体实施方式
以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“内”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，也当视为本发明可实施的范畴。
请参阅图2A至图2G，其为本发明的半导体封装件2的制法的剖面示意图。于本实施例中，所述的半导体封装件2为无芯片承载件(carrierless)。
如图2A所示，于一金属板21a上形成第一介电材201。于本实施例中，该金属板21a为铜板，于其它实施例，该金属板21a也可为其它金属材。
如图2B所示，经图案化工艺，使该金属板21a形成一图案化线路层21。于本实施例中，该图案化工艺可为由光阻曝光显影蚀刻等工法以形成图案化线路层21，也可为其它具相同功效的实施方式，而该图案化线路层21不具有置晶垫，但其它实施例可具有置晶垫(图略)。
如图2C所示，形成一第二介电材(图略)于该第一介电材201上，使该第一介电材201及第二介电材经加工合成一介电层20，以包覆该图案化线路层21，且该介电层20具有相对的第一表面20a及第二表面20b。于本实施例中，该介电层20为防焊层(即业界俗称的绿漆，此为较佳的实施方式)，也可为光阻材、油墨或胶带等其它可达相同功效的材质。
如图2D所示，分别形成多个第一开孔200a及多个第二开孔200b于该介电层20的第一表面20a及第二表面20b上，以令该图案化线路层21的部分表面外露出该些第一及第二开孔200a，200b，形成开孔的方式可借由曝光、显影、蚀刻、激光钻孔或借由屏蔽印刷等方式。
如图2E所示，电镀形成第一重布线路层22于该介电层20的第一表面20a上，且该第一重布线路层22具有多个第一连接垫220，200’，且部分的第一连接垫220由该第一重布线路层22连接位于该些第一开孔200a中的图案化线路层21并延伸至预定与芯片连接的焊接位置上，而部分的第一连接垫220’位于该些第一开孔200a中的图案化线路层21上。并电镀形成第二重布线路层23于该介电层20的第二表面20b上，且该第二重布线路层23具有多个第二连接垫230，且该第二连接垫230由该第二重布线路层23连接位于该些第二开孔200b中的图案化线路层21并延伸至预定与电路板连接的焊接位置上。该第一、第二重布线路层也可由无电电镀(Electroless plating)、溅镀(Sputtering)或电镀等类似工法形成。
于本实施例中，该第一及第二重布线路层22，23的材质为镍钯金(Ni/Pd/Au)的金属层，也可以依照焊接材质具有较佳连接性与可靠性选用不同的金属层。
如图2F所示，设置一芯片24于该介电层20的第一表面20a上，且进行打线工艺，使该芯片24借由多个焊线25电性连接该第一连接垫220，220’再形成封装胶体26于该第一重布线路层22及该介电层20的第一表面20a上，以包覆该芯片24、焊线25与第一重布线路层22。
于本实施例中，该芯片24下方的介电层20中没有置晶垫，所以可弹性布设图案化线路层，以提高线路设计的弹性化。
此外，借由该第一重布线路层22的设计，经由第一重布线路层22连接该图案化线路21作为线路布局弹性化设计，提高线路设计的弹性化。
如图2G所示，形成导电组件27于该些第二连接垫230上，以接置如电路板的电子装置(图未示)。于本实施例中，该些导电组件27为焊球(如图所示)或焊针(图未示)。
于其它实施例中，如图2G’所示，芯片24’以覆晶方式设于该介电层20的第一表面20a上，使该芯片24’借由多个焊球25’电性连接该第一连接垫220，220’，再形成封装胶体26于该第一重布线路层22及该介电层20的第一表面20a上，以包覆该芯片24’、焊球25’与第一重布线路层22。
或者，如图2G”所示，于覆晶工艺之后，可令该封装胶体26’作为底胶以形成于该芯片24’与该介电层20的第一表面20a之间，而包覆该焊球25’与部分第一重布线路层22。
当欲使用高度集成化(Highly Integrated)的芯片时，即该芯片24，24’具有数量较多或密度较高的电性连接垫(图未示)，借由第一重布线路层22的设计，可弹性增加该介电层20的第一表面20a上的第一连接垫220的数量，而非仅限于第一开孔200a处的第一连接垫220’，使该高度集成化的芯片24，24’可有效地被设置，以使该半导体封装件2具有多脚数(high pin count)、高密度线路。
本发明还提供一种半导体封装件2，包括：具有相对的第一表面20a及第二表面20b的介电层20、包覆于该介电层20内的图案化线路层21、设于该介电层20的第一表面20a上的第一重布线路层22、设于该介电层20的第一表面20a上的芯片24，24’、以及形成于该介电层20的第一表面20a上的封装胶体26。
所述的介电层20的第一及第二表面20a，20b上分别具有多个第一开孔200a及多个第二开孔200b。其中，该介电层20为防焊层。
所述的图案化线路层21的部分表面外露出该些第一及第二开孔200a，200b，且该图案化线路层21的材质为铜材。
所述的第一重布线路层22具有多个第一连接垫220，且部分的第一连接垫220’位于该些第一开孔200a中的图案化线路层21上。其中，该第一重布线路层22的材质为镍钯金(Ni/Pd/Au)。
所述的芯片24，24’借由焊线25电性连接该第一连接垫220，220’，也可借由焊球25’电性连接该第一连接垫220，220’。
所述的封装胶体26覆盖部分该第一重布线路层22，且依需求包覆该芯片24与焊线25(或焊球25’)。
另外，所述的半导体封装件2还包括设于该介电层20的第二表面20b上的第二重布线路层23，具有多个字于该第二开孔200b中的图案化线路层21的第二连接垫230，以结合例如焊球的导电组件27。其中，该第二重布线路层23的材质为镍钯金(Ni/Pd/Au)。
综上所述，本发明的半导体封装件及其制法，借由第一重布线路层的设计，不仅得以因应芯片的集成化程度弹性地布设，且有效达到多脚数、高密度线路的设计需求。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (15)

1.一种半导体封装件，其特征在于，包括：
介电层，其具有相对的第一表面及第二表面，该第一及第二表面上分别具有多个第一及第二开孔；
图案化线路层，其包覆于该介电层内，且该图案化线路层的部分表面外露出该第一及第二开孔；
第一重布线路层，其设于该介电层的第一表面上，且连接该第一开孔中的图案化线路层，并具有多个第一连接垫；
芯片，其设于该介电层的第一表面上，且电性连接该第一连接垫；以及
封装胶体，其形成于该介电层的第一表面上，以覆盖该第一重布线路层。
2.根据权利要求1所述的半导体封装件，其特征在于，该介电层为防焊层。
3.根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括第二重布线路层，其设于该介电层的第二表面上，且连接该第二开孔中的图案化线路层，并具有多个第二连接垫。
4.根据权利要求3所述的半导体封装件，其特征在于，该半导体封装件还包括导电组件，设于该第二连接垫上。
5.根据权利要求3所述的半导体封装件，其特征在于，该第一或第二重布线路层的材质为镍钯金。
6.一种半导体封装件的制法，其特征在于，包括：
提供一金属板；
图案化该金属板，以形成图案化线路层；
形成介电层，以包覆该图案化线路层，且该介电层具有相对的第一表面及第二表面；
形成多个第一开孔及第二开孔于该介电层的第一表面及第二表面上，以令该图案化线路层的部分表面外露出该第一及第二开孔；
形成第一重布线路层于该介电层的第一表面上，且连接该第一开孔中的图案化线路层，该第一重布线路层具有多个第一连接垫；
设置芯片于该介电层的第一表面上，且令该芯片电性连接该第一连接垫；以及
形成封装胶体于该介电层的第一表面上，以覆盖部分该第一重布线路层。
7.根据权利要求6所述的半导体封装件的制法，其特征在于，该介电层为防焊层。
8.根据权利要求6所述的半导体封装件的制法，其特征在于，该第一重布线路层以电镀方式制作。
9.根据权利要求6所述的半导体封装件的制法，其特征在于，该制法还包括：形成第二重布线路层于该介电层的第二表面上，且连接该第二开孔中的图案化线路层，该第二重布线路层具有第二连接垫。
10.根据权利要求9所述的半导体封装件的制法，其特征在于，该第二重布线路层以电镀方式制作。
11.根据权利要求9所述的半导体封装件的制法，其特征在于，该半导体封装件还包括形成导电组件于该第二连接垫上。
12.根据权利要求9所述的半导体封装件的制法，其特征在于，该第一或第二重布线路层的材质为镍钯金。
13.一种基板，其特征在于，包括：
介电层，其具有相对的第一表面及第二表面，该第一及第二表面上分别具有多个第一及第二开孔；
图案化线路层，其包覆于该介电层内，且该图案化线路层的部分表面外露出该第一及第二开孔；
第一重布线路层，其设于该介电层的第一表面上，且连接该第一开孔中的图案化线路层，并具有多个第一连接垫；以及
第二重布线路层，其设于该介电层的第二表面上，且连接该第二开孔中的图案化线路层，并具有多个第二连接垫。
14.根据权利要求13所述的基板，其特征在于，该介电层为防焊层。
15.根据权利要求13所述的基板，其特征在于，该第一或第二重布线路层的材质为镍钯金。
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