JPH11354689A - フレーム状基板とその製造方法及び半導体装置の製造方法 - Google Patents

フレーム状基板とその製造方法及び半導体装置の製造方法

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JPH11354689A
JPH11354689A JP10156476A JP15647698A JPH11354689A JP H11354689 A JPH11354689 A JP H11354689A JP 10156476 A JP10156476 A JP 10156476A JP 15647698 A JP15647698 A JP 15647698A JP H11354689 A JPH11354689 A JP H11354689A
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frame
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Takahiro Oka
▲隆▼弘 岡
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 配線基板領域とフレーム領域との間の段差が
原因で生じるワイヤボンディング時の強度不足の問題、
薄バリの発生の問題等を無くすこと、及び配線基板領域
への連続部を設けることで、フレーム領域から配線基板
領域が脱落するのを効果的に防止し、歩留りの向上、製
造コストの低下等を図ることを課題とする。 【解決手段】 絶縁基板１上の半導体素子搭載部分１０
の周囲に形成した配線パターン１１及びその配線パター
ンに電気的に接続した接続電極を含む少なくとも一つの
配線基板領域９と、その配線基板領域９の周囲に連続す
るフレーム領域１ｆとを有し、配線基板領域９の周囲を
取り囲むフレーム領域１ｆ部分に、打ち抜き後に戻した
プッシュバック領域１２と、配線基板領域をフレーム領
域に支持させるための連続部１３として残したプッシュ
バック未実施領域とを設ける。そして、このフレーム状
基板を用いて樹脂封止型半導体装置を製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、樹脂封止型半導
体装置のパッケージを構成するフレーム状基板とその製
造方法、及びそのフレーム状基板を用いた樹脂封止型半
導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、広く採用されている樹脂封止型
半導体装置の断面図を図１４に示す。この図は、一般例
として、ＢＧＡ（Ball Grid Array）と呼ばれるパッケ
ージ形態を示している。
【０００３】図１４に示す構造のＢＧＡパッケージは、
銅張積層板等から構成されたプリント配線基板等の絶縁
基板からなる基板１の素子搭載部に、半導体素子２が樹
脂等の接着剤等で固着され、次に、半導体素子２上の電
極３と基板上に設けられたインナーリード部４が金線等
の金属細線５で配線される。
【０００４】さらに、必要部分をエポキシ樹脂等によっ
て樹脂封止され、パッケージ部分６が形成され基板裏面
にアウターリードとして半田ボール７を形成し、パッケ
ージングが完了する。図示しないが、インナーリード部
分とアウターリード部分は配線、及びスルーホール等に
よって、基板内で接続されている。
【０００５】樹脂封止の方式としては、ポッティング方
式やトランスファモールド方式が採用されているが、そ
の量産性やコストの点から、トランスファモールド方式
が採用されることが多くなっている。
【０００６】また、基板は個片状態、あるいは、いくつ
か連ねた、いわゆる、フレーム状態で供給されている
が、トランスファモールドによる樹脂封止に使用される
基板は、ほとんどがフレーム状態で供給されている。
【０００７】トランスファモールドによる樹脂封止の一
例の断面図を図１５及び図１６に示す。トランスファモ
ールド方式では、図１５に示すように、半導体素子２を
搭載し、配線が完了した基板１をトランスファモールド
用の金型８によって、上下方向から挟み込む。その後
に、モールド用の樹脂を温度と圧力を加えて注入し、図
１６のように、パッケージ部分（樹脂封止体）６を形成
する。
【０００８】ところで、近年、周知の通り、電子機器の
小型化が進んでおり、半導体素子に対して搭載するパッ
ケージの外形サイズを極力小型化することが強く要求さ
れてきている。その結果、図１４に示すように、基板１
の端面からパッケージ部分（樹脂封止部分）６の端面ま
での距離ｄを小さくする、または同―面にすることが必
要となってきている。
【０００９】しかし、トランスファモールド方式では、
上記の通り、半導体素子２を搭載した基板１をトランス
ファモールド用金型８で上下から挟み込む必要があるた
め、金型８で基板１を充分に挟み込んで保持するための
エリアが必要となる。つまり、パッケージ部分６の端面
から基板１の端面までの距離が必要となり、そのままで
は、パッケージ部分６の端面と基板１の端面を一致させ
ることは困難であった。
【００１０】そのため、製品を個片にする段階におい
て、所望の外形寸法に合わせて、基板１を金型等を使っ
てプレス方式等によって打ち抜くか、または、その他の
機械的な加工を施し、パッケージ部分６の端面と基板１
の端面を同一面にしていることが多かった。また、特開
平９―２５２０６５号公報に記載のように、配線基板領
域をプッシュバック方式により一度打ち抜いて元に戻し
た基板フレームを採用して、この問題を解決する方法も
多くとられていた。
【００１１】
【発明が解決しようとする課題】しかしながら、上記方
式では、以下に示す問題があった。 （１） 配線基板領域をプッシュバックしているため、
基板のフレーム領域部分と配線基板領域に１０〜２０ミ
クロンレベルの段差が容易に発生してしまうことがあっ
た。製造方法から、配線基板領域が基板のフレーム領域
より上側に突出する段差ができてしまうことが多い。ま
た、その量をコントロールすることが困難であるため、
組立工程での歩留りを低下させてしまうことがあった。
例えば、段差があることで、ワイヤボンド時にボンデイ
ング強度が得られず不完全となる。また、段差があるた
めに、トランスファモールド時に、薄バリが発生してし
まう等の不具合が発生することがあり、特に、配線基板
領域の周辺部に薄バリが発生しやすかった。 （２） 配線基板領域をプッシュバックしているため、
配線基板領域がフレームから脱落しやすかった。搬送時
に脱落してしまった場合には、搭載された半導体素子が
不良となってしまうことがあった。また、特に、トラン
スファモールド後にゲートを除去する際には、脱落しや
すく、脱落した場合、フレーム状態で、その後の半田ボ
ール付け工程等に搬送できなくなり、製品を救うために
は、特別な組立工程を設ける必要が生じていた。 （３） 上記（１）、（２）いずれの場合も組立歩留り
に影響を及ぼすため、結果として、コストアップの要因
となっていた。
【００１２】よって、本発明は、配線基板領域以外の部
分を一部分残して打ち抜き後にプッシュバックし、実質
的に配線基板領域をプッシュバックしない考え方を採用
することで、配線基板領域とそれを支持するフレーム領
域との間に段差が生じないようにし、これにより、段差
が原因で生じるワイヤボンディング時の強度不足の問
題、薄バリの発生の問題等を無くすことができる技術を
提供することを課題とする。
【００１３】さらに、本発明は、プッシュバック未実施
領域による配線基板領域への連続部を設けることで、フ
レーム領域から配線基板領域が脱落するのを効果的に防
止し、全体として、歩留りの向上、製造コストの低下等
を図ることができる技術を提供することを課題とする。
【００１４】
【課題を解決するための手段】前記課題を解決するた
め、本発明では、トランスファモールドによる樹脂封止
型半導体装置のパッケージを構成するフレーム状基板で
あって、絶縁基板上の半導体素子搭載部分の周囲に形成
した配線パターン及びその配線パターンに電気的に接続
した接続電極を含む少なくとも一つの配線基板領域と、
その配線基板領域の周囲に連続するフレーム領域とを有
し、前記配線基板領域の周囲を取り囲むフレーム領域部
分に、打ち抜き後に戻したプッシュバック領域と、前記
配線基板領域をフレーム領域に支持させるための連続部
として残したプッシュバック未実施領域とを設けた構成
とした。このプッシュバック未実施領域の存在により、
配線基板領域とそれを支持するフレーム領域との間に段
差が生じたり、配線基板領域が脱落したりするのを防止
することが可能になる。
【００１５】ここで、連続部を形成するプッシュバック
未実施領域としては、フレーム領域上に位置するトラン
スファモールド樹脂注入ゲート部分に該当する領域に設
定するのが大変好適である。なぜなら、その樹脂注入ゲ
ート部分に該当する領域には、注入樹脂が残存し、連続
部を補強する形態となるからである。
【００１６】また、この連続部を形成するプッシュバッ
ク未実施領域は、一つの配線基板領域に対してそれぞれ
複数設けられ、そのうちの一つが樹脂注入ゲート部分に
該当する領域である構成とすることもできる。連続部を
複数設けることで、連続部の機能を確実に発揮させるこ
とができる他、連続部を複数設けた分だけ細くすること
も可能になる。
【００１７】また、連続部を形成するプッシュバック未
実施領域は、配線基板領域に対してそれぞれ複数設けら
れ、そのうちの何れも樹脂注入ゲート部分に該当しない
領域である構成とすることもできる。それは、連続部が
複数あるので、ゲート部分に残存する樹脂で特別に補強
する必要もないからである。
【００１８】また、配線基板領域が平面四角形であり、
その平面四角形の対角線方向にプッシュバック未実施領
域が延びている構成とするのが大変好ましい。なぜな
ら、その対角線方向は樹脂注入ゲート部分に該当する領
域に対応する利点に加え、連続部を設けるのに制約を受
けにくいこと、連続部の長さを確保しやすいことなどの
利点が得られるからである。
【００１９】また、連続部を形成するプッシュバック未
実施領域は、配線基板領域側に連続する部分とフレーム
領域側に連続する部分とを有し、配線基板領域側に連続
する部分の幅寸法ａが、フレーム領域側に連続する部分
の幅寸法ｂよりも小さい構成とすることもできる。こう
することで、その連続部を配線基板領域との境界部分か
ら除去する際に容易に除去することができるからであ
る。
【００２０】一方、本発明の製造方法では、トランスフ
ァモールドによる樹脂封止型半導体装置のパッケージを
構成するフレーム状基板の製造方法であって、配線パタ
ーン及びその配線パターンに電気的に接続した接続電極
を含む配線基板領域を絶縁基板上に複数個連ねてフレー
ム状に形成する工程と、配線基板領域の周囲を取り囲む
絶縁基板部分に、その絶縁基板に対して配線基板領域部
分を支持させるために必要な連続部を残して打ち抜く工
程と、打ち抜いた絶縁基板部分を元に戻すプッシュバッ
ク工程とを含む方法とした。この製造方法によれば、従
来のように配線基板領域をプッシュバックして得るフレ
ーム状基板の製造方法と同様の工程で得ることができ、
特別な工程を必要とすることもない。
【００２１】また、本発明では、トランスファモールド
による樹脂封止型半導体装置の製造方法であって、配線
パターン及びその配線パターンに電気的に接続した接続
電極を含む配線基板領域を絶縁基板上に複数個連ねてフ
レーム状に形成する工程と、配線基板領域の周囲を取り
囲む絶縁基板部分に、その絶縁基板に対して配線基板領
域部分を支持させるために必要な連続部分を残して打ち
抜く工程と、打ち抜いた絶縁基板部分を元に戻すプッシ
ュバック工程と、配線基板領域の素子搭載部分に半導体
素子を搭載し、その半導体素子上の電極を配線パターン
に電気的に接続する工程と、トランスファモールドによ
り配線基板領域上に樹脂封止体を形成する工程と、プッ
シュバック領域部分及び連続部を同時に又は別々に取り
除く工程とを含む方法とした。この製造方法により、基
板製作時に基板の段差を発生させないために実施してい
た特別な管理を不要にし、ワイヤーボンディング強度の
確保、薄バリ発生の防止、配線基板領域の脱落防止等を
可能にする。これにより組立歩留りの向上、コスト低減
並びに品質向上等を図ることができる。
【００２２】ここで、プッシュバック領域部分を取り除
いた後に、連続部を取り除くこともできる。連続部を後
で取り除く場合、取り除くための別途の工程を必要とす
るが、連続部は充分に細くできるので、いつでも容易に
取り除くことができる。
【００２３】また、樹脂封止体を形成する工程では、形
成される樹脂封止体の端面が基板端面に接する程度に又
は基板端面までの寸法が０．２ｍｍ以下となるように設
定することもできる。そうすれば、極小の半導体装置を
製造するのに大変好適な形態となる。
【００２４】
【発明の実施の形態】図１は本発明の第１の実施形態を
示すフレーム状基板を上面から見た図であり、（ａ）は
そのプッシュバック処理実施前のフレーム状基板の平面
図、（ｂ）はプッシュバック処理実施後のフレーム状基
板の平面図である。
【００２５】基板１は、図１（ａ）に示す通り、平面四
角形状の配線基板領域９と、その配線基板領域９の周囲
に連続したフレーム領域１ｆとを有し、ここでは配線基
板領域９が３個間隔をおいて連なったたフレーム状のも
のである。配線基板領域９は、半導体素子搭載（アイラ
ンド）部分１０と配線パターン（インナーリード）部分
１１からなっており、所望のパターンが設計され、製作
される。この場合の配線基板領域９は、可能な限り小型
になるように設定している。
【００２６】なお、裏面の配線パターンや外部接続用端
子、又、基板の内部構造等については、図示しない。ま
た、フレーム状の基板を組立の際に、搬送する場合や固
定する場合に使用する位置決め用の穴や基板の反りを防
止するためのスリット等については、必要に応じて設け
ることは言うまでもないため、図では省略している。
【００２７】次に、図１（ｂ）に示す通り、配線基板領
域９の任意の位置の１区画を残してプッシュバック領域
１２を設定している。図１（ｂ）の場合は、左下コーナ
ー部分にあるプッシュバック未実施領域（連続部）１３
を残している。このプッシュバック未実施領域による連
続部１３は、配線基板領域９側に連続する部分と、その
外側の絶縁基板（フレーム領域）１ｆ側に連続する部分
とを有する。この連続部１３は、本実施の形態では同一
幅で、平面四角形の配線基板領域９の対角線方向に延び
ている。そして、プッシュバック領域１２は、配線基板
領域９の外側に合致するように設けられる。
【００２８】プッシュバック領域１２の寸法、特に配線
基板領域９の外側にあたる長さとプッシュバック未実施
領域１３の残し寸法については、プッシュバック加工が
施せる寸法であり、かつ、基板のフレーム寸法、及び、
配線基板領域９の連数から決定する配線基板領域９のピ
ッチとのかねあいから可能な設定範囲と上記位置決め
穴、又は反り対策用のスリットを設ける等寸法余裕を考
慮しつつ、プッシュバック領域が脱落しない強度を確保
できる寸法から決定すればよい。図１（ｂ）に示す例で
は、（１．０〜１．３ｍｍ）程度に設定している。
【００２９】又、基板の厚みについては、配線基板領域
９の大きさにもよるが、０．２５〜０．４５ｍｍ程度が
広く使用されている。ここで言う区画とは、配線基板領
域９のコーナー部のみでなく、配線基板領域９の任意の
外周部分すべてを示しており、以下すべてこの定義とし
て使用する。
【００３０】以上のように、第１の実施形態によれば、 （１） 配線基板領域９の外側を打ち抜いてプッシュバ
ックする際に、プッシュバック未実施領域１３を残すこ
とで、実質的には配線基板領域９をプッシュバックしな
いようにしているため、基板のフレーム領域１ｆと配線
基板領域９は同一の高さが確保されることとなる。した
がって、基板製作時に基板の段差を発生させない目的で
実施していた特別な管理をする必要はなくなり、さら
に、組立工程での歩留りを低下させてしまうこともな
い。つまり、配線基板領域９に段差がないために、ワイ
ヤボンド時にボンデイング強度が不完全となることはな
く、また、トランスファモールド時に、薄バリが発生し
てしまう等の不具合の発生を抑制できる。 （２） 配線基板領域９をプッシュバックしていないた
め、配線基板領域９がフレーム領域１ｆから脱落するこ
とはない。従って、充分な組立歩留りを確保可能とな
り、結果として、コストアップの要因を抑制し、品質の
高い装置を提供することが可能となる。
【００３１】（第２の実施形態）図２は本発明の第２の
実施形態を示すフレーム状基板を上面から見た図であ
り、（ａ）はプッシュバック処理実施後の平面図、
（ｂ）はトランスファモールドによる樹脂封止後の平面
図、（ｃ）はトランスファモールド後にプッシュバック
領域を除去した後の平面図である。特に、この場合は、
トランスファモールド時の樹脂注入口（ゲート）ｇに該
当する部分をプッシュバックせずに残しているのが特徴
である。また、ここでは連続部１３の平面形状に関し、
配線基板領域９に連続する部分に向かってその幅が次第
に狭くなるように設定している。その他は、第１の実施
形態と同一のため、同一符号を付してその説明を省略す
る。
【００３２】以上のように、第２の実施形態によれば、 （１） 配線基板領域９をプッシュバックしていないた
め、基板のフレーム領域１ｆと配線基板領域９は同一の
高さが確保されることとなり、基板製作時に基板の段差
を発生させないために実施していた特別な管理をする必
要はなくなり、さらに、組立工程での歩留りを低下させ
てしまうことはない。つまり、配線基板領域９に段差が
ないために、ワイヤボンド時にボンデイング強度が不完
全となることはなく、また、トランスファモールド時
に、樹脂注入口（ゲート）ｇ部分と配線基板領域９部分
が同一高さとなっているため、薄バリが発生してしまう
等の不具合の発生を抑制できる。特に、この場合は、配
線基板領域９の周辺部分への薄バリの抑制効果が高くな
る。 （２） 配線基板領域９をプッシュバックしていないた
め、配線基板領域９がフレーム領域１ｆから脱落するこ
とはない。また、樹脂注入口（ゲート）ｇ部分がプッシ
ュバックされずに残っているため、この部分が補強部分
として機能し、これにより、配線基板領域９を分離する
ことなく、プッシュバック領域１２のみを容易に除去可
能となる。したがって、充分な組立歩留りを確保可能と
なり、結果として、コストアップの要因を抑制し、品質
の高い装置を提供することが可能となる。
【００３３】（第３の実施形態）図３は本発明の第３の
実施形態を示すフレーム状基板の平面図である。特に、
この場合は、トランスファモールド時の樹脂注入口（ゲ
ート）ｇ部分と、その対向する部分の２区画をプッシュ
バックせずに残した連続部１３、１３としているのが特
徴である。この連続部１３、１３は、配線基板領域９の
対角線方向に延びている。その他は、第２の実施形態と
同一のため、同一符号を付して省略する。以上のよう
に、第３の実施形態によれば、 （１） 配線基板領域９をプッシュバックしていないた
め、基板のフレーム領域１ｆと配線基板領域９は同―の
高さが確保されることとなり、基板製作時に基板の段差
を発生させないために実施していた特別な管理をする必
要はなくなり、さらに、組立工程での歩留りを低下させ
てしまうことはない。つまり、配線基板領域９に段差が
ないために、ワイヤボンド時にボンデイング強度が不完
全となることはなく、また、トランスファモールド時
に、樹脂注入口（ゲート）ｇ部分と配線基板領域９部分
が同一高さとなっているため、薄バリが発生してしまう
等の不具合の発生を抑制できる。特に、この場合は、配
線基板領域９の周辺部分への薄バリの抑制効果が高くな
る。 （２） また、樹脂注入口（ゲート）ｇ部分の対向する
部分も残っており、段差がないため、トランスファモー
ルド時に、圧力を加えて発生する空気の逃げを妨げるこ
とがなくなり、良好な成型が可能となる。さらに、配線
基板領域９のサイズが大きい場合に、このように２箇所
の連続部１３、１３を設けることで、基板のフレーム領
域に安定支持させることができる。 （３） 配線基板領域９をプッシュバックしていないた
め、配線基板領域９がフレームから脱落することはな
い。また、樹脂注入口（ゲート）ｇ部分とそれに対向す
る部分がプッシュバックされずに残っているため、配線
基板領域９を分離することなく、プッシュバック領域１
２のみを容易に除去可能となる。従って、充分な組立歩
留りを確保可能となり、結果として、コストアップの要
因を抑制し、品質の高い装置を提供することが可能とな
る。
【００３４】（第４の実施形態）図４は本発明の第４の
実施形態を示すフレーム状基板の平面図である。特に、
この場合は、トランスファモールド時の樹脂注入口（ゲ
ート）ｇ部分に該当しない、対向する部分の２区画をプ
ッシュバックせずに残した連続部１３、１３としている
のが特徴である。その他は、第２の実施形態と同―のた
め同一符号を付してその説明を省略する。
【００３５】以上のように、第４の実施形態によれば、 （１） 配線基板領域９をプッシュバックしていないた
め、基板のフレーム領域１ｆと配線基板領域９は同―の
高さが確保されることとなり、基板製作時に基板の段差
を発生させないために実施していた特別な管理をする必
要はなくなり、さらに、組立工程での歩留りを低下させ
てしまうことはない。例えば、ワイヤボンド時にボンデ
イング強度が不完全となったり、トランスファモールド
時に、薄バリが発生してしまう等の不具合の発生を抑制
できる。 （２） 配線基板領域９をプッシュバックしていないた
め、配線基板領域９がフレームから脱落することはな
い。また、樹脂注入口（ゲート）ｇ部分はプッシュバッ
クを施されているため、その後に形成される樹脂注入口
（ゲート）ｇ部分の残留樹脂を比較的少ないストレスに
よって、除去することが可能となる。従って、充分な組
立歩留りを確保可能となり、結果として、コストアップ
の要因を抑制し、品質の高い装置を提供することが可能
となる。
【００３６】（第５の実施形態）図５は本発明の第５の
実施形態を示すフレーム状基板の平面図である。特に、
この場合は、トランスファモールド時の樹脂注入口（ゲ
ート）ｇ部分を含んだ任意の３区画をプッシュバックせ
ずに残した連続部１３、１３、１３としているのが特徴
である。その他は、第２の実施形態と同一のため、同一
符号を付してその説明を省略する。
【００３７】以上のように、第５の実施形態によれば、 （１） 配線基板領域９をプッシュバックしていないた
め、基板のフレーム領域１ｆと配線基板領域９は同一の
高さが確保されることとなり、基板製作時に基板の段差
を発生させないために実施していた特別な管理をする必
要はなくなり、さらに、組立工程での歩留りを低下させ
てしまうことはない。つまり、配線基板領域９に段差が
ないために、ワイヤボンド時にボンデイング強度が不完
全となることはなく、また、トランスファモールド時
に、樹脂注入口（ゲート）ｇ部分と配線基板領域９部分
が同一高さとなっているため、薄バリが発生してしまう
等の不具合の発生を抑制できる。特に、この場合は、配
線基板領域９の周辺部分への薄バリの抑制効果が高くな
る。 （２） また、樹脂注入口（ゲート）ｇ部分の対向する
部分も含めて３区画が残っていて、段差がないため、ト
ランスファモールド時に、圧力を加えて発生する空気の
逃げを妨げることがなくなり、良好な成型が可能とな
る。即ち、段差が少ないほど空気の逃げが良くなり、そ
れに伴って成形精度も向上する。 （３） 配線基板領域９をプッシュバックしていないた
め、配線基板領域９がフレームから脱落することはな
い。また、樹脂注入口（ゲート）ｇ部分がプッシュバッ
クされずに残っているため、配線基板領域９を分離する
ことなく、プッシュバック領域１２のみを容易に除去可
能となる。従って、充分な組立歩留りを確保可能とな
り、結果として、コストアップの要因を抑制し、品質の
高い装置を提供することが可能となる。
【００３８】（第６の実施形態）図６は本発明の第６の
実施形態を示すフレーム状基板の平面図である。特に、
この場合は、トランスファモールド時の樹脂注入口（ゲ
ート）ｇ部分に該当しない、他の３区画をプッシュバッ
クせずに残した連続部１３、１３、１３としているのが
特徴である。その他は、第１の実施形態と同一のため、
同一符号を付してその説明を省略する。
【００３９】以上のように、第６の実施形態によれば、 （１） 配線基板領域９をプッシュバックしていないた
め、基板のフレーム領域１ｆと配線基板領域９は同一の
高さが確保されることとなり、基板製作時に基板の段差
を発生させないために実施していた特別な管理をする必
要はなくなり、さらに、組立工程での歩留りを低下させ
てしまうことはない。例えば、ワイヤボンド時にボンデ
イング強度が不完全となったり、トランスファモールド
時に、薄バリが発生してしまう等の不具合の発生を抑制
できる。 （２） 配線基板領域９をプッシュバックしていないた
め、配線基板領域９がフレームから脱落することはな
い。また、樹脂注入口（ゲート）ｇ部分はプッシュバッ
クを施されているため、樹脂注入口（ゲート）ｇ部分を
比較的少ないストレスによって、除去することが可能と
なる。従って、充分な組立歩留りを確保可能となり、結
果として、コストアップの要因を抑制し、品質の高い装
置を提供することが可能となる。
【００４０】（第７の実施形態）の説明 図７は本発明の第７の実施形態を示すフレーム状基板の
平面図である。特に、この場合は、トランスファモール
ド時の樹脂注入口（ゲート）ｇ部分を含む、すべての４
区画をプッシュバックせずに残した連続部１３、１３、
１３、１３としているのが特徴である。各連続部１３
は、いずれも平面四角形の配線基板領域９の対角線方向
に延びている。その他は、第１の実施形態と同一のため
同一符号を付してその説明を省略する。
【００４１】以上のように、第７の実施形態によれば、 （１） 配線基板領域９をプッシュバックしていないた
め、基板のフレーム領域１ｆと配線基板領域９は同―の
高さが確保されることとなり、基板製作時に基板の段差
を発生させないために実施していた特別な管理をする必
要はなくなり、さらに、組立工程での歩留りを低下させ
てしまうことはない。例えば、ワイヤボンド時にボンデ
ィング強度が不完全となったり、トランスファモールド
時に、薄バリが発生してしまう等の不具合の発生を抑制
できる。特に、この場合は、配線基板領域９の周辺部分
への薄バリの抑制効果が高くなる。 （２） また、樹脂注入口（ゲート）ｇ部分の対向する
部分を含む４区画も残っており、段差がないため、トラ
ンスファモールド時に圧力を加えて発生する空気の逃げ
を妨げることがなくなり、良好な成型が可能となる。し
かも、配線基板領域９は連続部１３によって、いわゆる
四隅を４点支持されるので、支持の安定性が高く、した
がって、サイズが大きい場合に有効であるだけでなく、
各連続部１３をより細くすることも可能になる。 （２）配線基板領域９をプッシュバックしていないた
め、配線基板領域９がフレームから脱落することはな
い。また、樹脂注入口（ゲート）ｇ部分がプッシュバッ
クされずに残っているため、配線基板領域９を分離する
ことなく、プッシュバック領域１２のみを容易に除去可
能となる。従って、充分な組立歩留りを確保可能とな
り、結果として、コストアップの要因を抑制し、品質の
高い装置を提供することが可能となる。
【００４２】（第８の実施形態）図８は本発明の第８の
実施形態を示すフレーム状基板の平面図であり、（ａ）
は、任意の１区画をプッシュバックをせずに残した場合
の平面図、（ｂ）は、すべての４区画をプッシュバック
をせずに残した場合の平面図である。ここでの特徴は、
配線基板領域９に接する部分の残し寸法ａとこれと反対
方向の残し寸法ｂをｂ＞ａの関係にすることが特徴であ
る。例えば、ａをｌｍｍ、ｂを３ｍｍ程度にすることが
多い。その他は、第１〜第７の実施形態と同一のため、
同一符号を付してその説明を省略する。
【００４３】以上のように、第８の実施形態によれば、
プッシュバック領域１２の脱落防止に効果があるととも
に、プッシュバック領域１２、及び、プッシュバックを
実施していない領域である連続部１３を除去して、最終
形態とする際に、配線基板領域９に加わる機械的ストレ
スを最小とすることが可能となる。その他の効果につい
ては、第１〜第７の実施形態との組み合わせとなるた
め、上記第１〜第７の実施形態の効果で代用する。
【００４４】（第９の実施形態）図９は本発明の第１〜
８の実施形態のフレーム状基板の製造方法を示す工程断
面図である。図９（ａ）は、配線パターンの印刷、及
び、積層、等の処理が完了したフレーム状基板１の状態
図、（ｂ）は、その基板１をプッシュバック加工するた
めに下側を受けダイ１４の上に載せた状態図、（ｃ）
は、基板１を上から上側ポンチ１５によって、荷重を加
えて、第１〜８の実施形態で説明した通り、配線基板領
域９以外の部分に、内側を配線基板領域９の外側に合致
させた上、所望の寸法に設定したプッシュバック領域１
２を打ち抜いたところの状態図、（ｄ）は、その後、再
び、プッシュバック領域１２を元の位置に下側から、下
側ポンチ１６によって戻したとことの状態図、（ｅ）
は、プッシュバック処理が完了した基板１の状態図であ
る。こうして、図９（ａ）〜（ｅ）の工程を経て、第１
〜８の実施形態のフレーム状基板は製造を完了する。
【００４５】以上のように、第９の実施形態によれば、
第１〜８の実施形態のフレーム状基板の製造が可能とな
り、上記第１〜第８の実施形態の効果が得られる。同製
造方法によれば、連続部１３を残して打ち抜くのに必要
な形のダイ１４や上側ポンチ１５等を準備するだけで済
み、従来に加えて特別な工程を必要とすることもない効
果がある。また、受けダイにセットする基板の方向
（上、下）は、どちらとすることも可能であるが、トラ
ンスファモールド薄バリ抑制効果があるため半導体素子
搭載側を上にすることが多い。
【００４６】（第１０の実施形態）図１０及び図１１は
本発明の第１〜８の実施形態に係るフレーム状基板を用
いた樹脂封止型半導体装置の製造方法を示す工程断面図
である。図１０（ａ）は、プッシュバックまでの処理が
完了したフレーム状基板１の状態図、（ｂ）は、その基
板１上のアイランド部分に、半導体素子２を接着剤等に
よって固着し、半導体素子１上の電極３と基板１上のイ
ンナーリード４を金属細線５で接続した後にトランスフ
ァモールド用金型８で上下から挟み込んだ所の状態図、
（ｃ）は、トランスファモールドによって樹脂を注入
し、パッケージ部分６を成型したところの状態図、
（ｄ）は、基板１の裏面に半田ボール７を形成した所の
状態図、（ｅ）は、プッシュバック領域１２を除去した
所の状態図を示している。
【００４７】図１１（ａ）、（ｂ）は、図１０（ａ）、
（ｂ）とほぼ同一だが、異なっているのは、プッシュバ
ック領域１２が図の左側には施されていないことであ
る。この図では、より具体的には、プッシュバック領域
１２が施されていない部分が、トランスファモールド時
の樹脂注入口（ゲート）ｇ部分に相当する。
【００４８】図１１（ａ）は、プッシュバックまでの処
理が完了したフレーム状基板１の状態図、（ｂ）は、そ
の基板１上のアイランド部分に、半導体素子２を接着剤
等によって固着し、半導体素子１上の電極３と基板１上
のインナーリード４を金属細線５で接続した後の状態図
を示している。（ｃ）はトランスファモールドによって
樹脂を注入し、パッケージ部分６を成型した後の状態
図、（ｄ）は、基板１の裏面に半田ボール７を形成した
所の状態図、（ｅ）は、プッシュバック領域１２を除去
するとともに、プッシュバック未実施領域（樹脂注入口
（ゲート））部分１７も基板１の不要部分と一緒に除去
した所の状態図を示している。
【００４９】プッシュバック領域１２を除去する工程と
プッシュバック未実施領域（連続部）１３を除去する工
程は、同時でも、別々でも良く、又、トランスファモー
ルド工程完了後のどの時期でもかまわない。方法として
は、上方向、または下方向からポンチ等を使用して機械
的に除去することで容易に可能である。
【００５０】図１２（ａ）〜（ｃ）は、図１１（ｃ）〜
（ｅ）とほぼ同―だが、異なっているのは、プッシュバ
ック領域１２が図の左側、すなわち、トランスファモー
ルド時の樹脂注入口（ゲート）ｇ部分に施されているこ
とである。
【００５１】（ａ）はトランスファモールドによって樹
脂を注入し、パッケージ部分６を成型した後の状態図、
（ｂ）は、基板１の裏面に半田ボール７を形成した所の
状態図、（ｃ）は、プッシュバック領域１２を除去した
所の状態図を示している。この場合、樹脂注入口（ゲー
ト）ｇ部分１７もプッシュバック領域１２となっている
ため、比較的少ない機械的ストレスによって、除去可能
となる。
【００５２】以上のように、第１０の実施形態によれ
ば、第１〜８の実施形態のフレーム状基板を使用して組
み立てることが可能であり、上記第１〜第８の実施形態
の効果が得られる。勿論、この例でも、従来に加えて特
別な工程を必要とすることがない効果が得られる。
【００５３】（第１１の実施形態）図１３は本発明の第
１〜８の実施形態のフレーム状基板を使用して、半導体
素子を組立てパッケージングした後の半導体装置の構造
を示す断面図である。図示の通り、比較的容易に、基板
１の端面とパッケージ部分６を―致させる、又は、基板
１の端面とパッケージ部分６の距離ｃを０．２０ｍｍ程
度までの範囲とした半導体装置が提供できる。この場
合、ＢＧＡ（Ball Grid Array ）を図示しているが、半
田ボールを除いたＬＧＡ（Land Grid Array ）等の構造
にも適用可能であることは言うまでもない。
【００５４】なお、半導体素子２の電気信号は、電極３
から金属細線５を介して基板状の配線パターン（インナ
ーリード４）に接続され、さらに、基板内の配線を通っ
て、外部端子（半田ボール７）に至り、外部へ伝わる。
【００５５】以上のように、第１１の実施形態によれ
ば、第１〜８の実施形態のフレーム状基板を使用した構
造の半導体装置を得ることが可能であり、上記第１〜第
８の実施形態の効果が得られるとともに、基板１の端面
とパッケージ部分６の端面とがほぼ一致した非常に小型
な半導体装置を供給可能となる。
【００５６】なお、以上の各実施形態では、配線基板領
域を３個吊られたフレーム状基板を用いる例を示した
が、配線基板領域が一つの場合、２つの場合、あるいは
３つ以上の場合についても本発明を提供できることは言
うまでもない。
【００５７】
【発明の効果】本発明によれば、配線基板領域以外の部
分を一部分残して打ち抜き後にプッシュバックし、実質
的に配線基板領域をプッシュバックしない考え方を採用
することによって、配線基板領域とそれを支持するフレ
ーム領域との間に段差が生じないようにし、これによ
り、段差が原因で生じるワイヤボンディング時の強度不
足の問題、薄バリの発生の問題等を無くすことができ
る。
【００５８】また、プッシュバック未実施領域による配
線基板領域への連続部を設けることによって、フレーム
領域から配線基板領域が脱落するのを効果的に防止し、
全体として、歩留りの向上、製造コストの低下等を図る
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフレーム状基板
を工程順に示す平面図である。
【図２】本発明の第２の実施形態に係るフレーム状基板
を工程順に示す平面図である。
【図３】本発明の第３の実施形態に係るフレーム状基板
を示す平面図である。
【図４】本発明の第４の実施形態に係るフレーム状基板
を示す平面図である。
【図５】本発明の第５の実施形態に係るフレーム状基板
を示す平面図である。
【図６】本発明の第６の実施形態に係るフレーム状基板
を示す平面図である。
【図７】本発明の第７の実施形態に係るフレーム状基板
を示す平面図である。
【図８】本発明の第８の実施形態に係るフレーム状基板
を示す平面図である。
【図９】本発明の第９の実施形態に係るフレーム状基板
の製造方法を示す工程断面図である。
【図１０】本発明の第１０の実施形態に係る樹脂封止型
半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第１０の実施形態に係る樹脂封止型
半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の第１０の実施形態に係る樹脂封止型
半導体装置の製造方法を示す工程断面図である。
【図１３】本発明の第１１の実施形態に係る樹脂封止型
半導体装置を示す断面図である。
【図１４】従来のフレーム状基板を用いた樹脂封止型半
導体装置の断面図である。
【図１５】従来のフレーム状基板を用いた樹脂封止型半
導体装置の製造方法を示す断面図である。
【図１６】従来のフレーム状基板を用いた樹脂封止型半
導体装置の製造方法を示す断面図である。
【符号の説明】
１ 基板（フレーム状基板） １ｆ フレーム領域（絶縁基板） ２ 半導体素子 ３ 電極 ４ インナーリード部 ５ 金属細線 ６ パッケージ部分 ７ 半田ボール ８ トランスファモールド用金型 ９ 配線基板領域 １０ 半導体素子搭載部分 １１ 配線パターン部分 １２ プッシュバック領域 １３ プッシュバック未実施領域（連続部） １４ 受ダイ １５ 上側ポンチ １６ 下側ポンチ ｇ 樹脂注入口（ゲート）部分

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 トランスファモールドによる樹脂封止型
    半導体装置のパッケージを構成するフレーム状基板であ
    って、絶縁基板上の半導体素子搭載部分の周囲に形成し
    た配線パターン及びその配線パターンに電気的に接続し
    た接続電極を含む少なくとも一つの配線基板領域と、そ
    の配線基板領域の周囲に連続するフレーム領域とを有
    し、前記配線基板領域の周囲を取り囲むフレーム領域部
    分に、打ち抜き後に戻したプッシュバック領域と、前記
    配線基板領域をフレーム領域に支持させるための連続部
    として残したプッシュバック未実施領域とを設けたこと
    を特徴とする、フレーム状基板。
  2. 【請求項２】 前記連続部を形成するプッシュバック未
    実施領域は、前記フレーム領域上に位置するトランスフ
    ァモールド樹脂注入ゲート部分に該当する領域であるこ
    とを特徴とする、請求項１記載のフレーム状基板。
  3. 【請求項３】 前記連続部を形成するプッシュバック未
    実施領域は、一つの配線基板領域に対して複数設けら
    れ、そのうちの一つが前記樹脂注入ゲート部分に該当す
    る領域であることを特徴とする、請求項２記載のフレー
    ム状基板。
  4. 【請求項４】 前記連続部を形成するプッシュバック未
    実施領域は、前記配線基板領域に対してそれぞれ複数設
    けられ、そのうちの何れも前記樹脂注入ゲート部分に該
    当しない領域であることを特徴とする、請求項１記載の
    フレーム状基板。
  5. 【請求項５】 前記配線基板領域が平面四角形であり、
    その平面四角形の対角線方向に前記プッシュバック未実
    施領域が延びていることを特徴とする、請求項１〜４の
    いずれかに記載のフレーム状基板。
  6. 【請求項６】 前記連続部を形成するプッシュバック未
    実施領域は、前記配線基板領域側に連続する部分と前記
    フレーム領域側に連続する部分とを有し、配線基板領域
    側に連続する部分の幅寸法ａが、フレーム領域側に連続
    する部分の幅寸法ｂよりも小さいことを特徴とする、請
    求項１〜５のいずれかに記載のフレーム状基板。
  7. 【請求項７】 トランスファモールドによる樹脂封止型
    半導体装置のパッケージを構成するフレーム状基板の製
    造方法であって、配線パターン及びその配線パターンに
    電気的に接続した接続電極を含む配線基板領域を絶縁基
    板上に複数個連ねてフレーム状に形成する工程と、前記
    配線基板領域の周囲を取り囲む絶縁基板部分を、その絶
    縁基板に対して前記配線基板領域部分を支持させるため
    に必要な連続部を残して打ち抜く工程と、打ち抜いた絶
    縁基板部分を元に戻すプッシュバック工程とを含む、フ
    レーム状基板の製造方法。
  8. 【請求項８】 トランスファモールドによる樹脂封止型
    半導体装置の製造方法であって、配線パターン及びその
    配線パターンに電気的に接続した接続電極を含む配線基
    板領域を絶縁基板上に複数個連ねてフレーム状に形成す
    る工程と、前記配線基板領域の周囲を取り囲む絶縁基板
    部分を、その絶縁基板に対して前記配線基板領域部分を
    支持させるために必要な連続部を残して打ち抜く工程
    と、打ち抜いた絶縁基板部分を元に戻すプッシュバック
    工程と、前記配線基板領域の素子搭載部分に半導体素子
    を搭載し、その半導体素子上の電極を配線パターンに電
    気的に接続する工程と、トランスファモールドにより前
    記配線基板領域上に樹脂封止体を形成する工程と、前記
    プッシュバック領域部分及び連続部を同時に又は別々に
    取り除く工程とを含む、樹脂封止型半導体装置の製造方
    法。
  9. 【請求項９】 前記プッシュバック領域部分を取り除い
    た後に、前記連続部を取り除くことを特徴とする、請求
    項８記載の樹脂封止型半導体装置の製造方法。
  10. 【請求項１０】 前記樹脂封止体を形成する工程では、
    形成される樹脂封止体の端面が基板端面に接する程度に
    又は基板端面までの寸法が０．２ｍｍ以下となるように
    設定することを特徴とする、請求項８又は９に記載の樹
    脂封止型半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098551A (ja) * 2016-12-09 2018-06-21 太陽誘電株式会社 無線モジュール及び無線モジュールの製造方法
US10714822B2 (en) 2016-12-01 2020-07-14 Taiyo Yuden Co., Ltd. Wireless module and method for manufacturing wireless module

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW544894B (en) * 2002-04-10 2003-08-01 Siliconware Precision Industries Co Ltd Chip carrier with dam bar
JP2005286273A (ja) * 2004-03-31 2005-10-13 Sohki:Kk 回路基板、回路基板の製造方法、電子デバイス、電子デバイスの製造方法
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60257546A (ja) * 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US4816427A (en) * 1986-09-02 1989-03-28 Dennis Richard K Process for connecting lead frame to semiconductor device
JPH04259520A (ja) * 1991-02-13 1992-09-16 Nippon Steel Corp 樹脂成形金型及びフレキシブルテープ
US6111306A (en) * 1993-12-06 2000-08-29 Fujitsu Limited Semiconductor device and method of producing the same and semiconductor device unit and method of producing the same
TW344109B (en) * 1994-02-10 1998-11-01 Hitachi Ltd Methods of making semiconductor devices
JP2616565B2 (ja) * 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
JP3170182B2 (ja) * 1995-08-15 2001-05-28 株式会社東芝 樹脂封止型半導体装置及びその製造方法
JP3561821B2 (ja) * 1995-12-01 2004-09-02 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
US5691242A (en) * 1996-02-26 1997-11-25 Motorola, Inc. Method for making an electronic component having an organic substrate
JP3170199B2 (ja) * 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
US6100598A (en) * 1997-03-06 2000-08-08 Nippon Steel Semiconductor Corporation Sealed semiconductor device with positional deviation between upper and lower molds
JP3398580B2 (ja) * 1997-09-13 2003-04-21 株式会社東芝 半導体装置の製造方法及び基板フレーム
JP4161399B2 (ja) * 1998-03-12 2008-10-08 沖電気工業株式会社 半導体装置用樹脂基板及び半導体装置
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714822B2 (en) 2016-12-01 2020-07-14 Taiyo Yuden Co., Ltd. Wireless module and method for manufacturing wireless module
JP2018098551A (ja) * 2016-12-09 2018-06-21 太陽誘電株式会社 無線モジュール及び無線モジュールの製造方法
US10601106B2 (en) 2016-12-09 2020-03-24 Taiyo Yuden Co., Ltd. Wireless module and method for manufacturing the same

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