KR100884668B1 - 반도체 장치 - Google Patents

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KR100884668B1
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단노타다토시
사토유키히로
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가부시키가이샤 히타치세이사쿠쇼
가부시끼가이샤 르네사스 기따 니혼 세미컨덕터
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L2224/4943—Connecting portions the connecting portions being staggered
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

다운본드를 포함하는 와이어 접속의 신뢰성을 높임과 동시에, 반도체 소자를 고정하는 탭과 패키지를 구성하는 수지와의 박리를 억제한다.
밀봉체의 한 면에 노출하는 탭, 탭 현수리드 및 복수의 리드와, 밀봉체 내에 위치하여 탭의 표면에 접착제로 고정되는 반도체 소자와, 반도체 소자의 전극과 리드를 전기적으로 접속하는 도전성의 와이어와, 반도체 소자의 전극과 반도체 소자에서 벗어난 탭의 표면부분을 전기적으로 접속하는 도전성의 와이어를 갖는 논리드형 반도체 장치로서, 탭은 그 외주연(外周緣)이 반도체 소자의 외주연보다도 외측에 위치하도록 반도체 소자보다도 크게 되며, 반도체 소자가 고정되는 반도체 소자 고정영역과, 와이어가 접속되는 와이어 접속영역과의 사이의 상기 탭 표면에는, 반도체 소자 고정영역을 둘러싸도록 홈이 설치되어 있다. 탭은 그 단면이 역사다리꼴로 되며, 주연(周緣)은 패키지 내에 침입하고 있다.
다운본드, 와이어, 탭, 현수리드, 반도체 장치, 수지, 리드프레임

Description

반도체 장치{A SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일실시형태(실시형태 1)인 논리형 반도체 장치의 모식적 단면도,
도 2는 상기 논리드형 반도체 장치의 일부를 나타내는 확대단면도,
도 3은 상기 논리드형 반도체 장치의 평면도,
도 4는 상기 논리드형 반도체 장치의 저면도,
도 5는 상기 논리드형 반도체 장치의 내부구성을 나타내는 모식도,
도 6은 본 실시형태 1의 논리드형 반도체 장치의 실장상태를 나타내는 모식적 단면도,
도 7은 본 실시형태 1의 논리드형 반도체 장치의 실장상태를 나타내는 모식적 평면도,
도 8은 본 실시형태 1의 논리드형 반도체 장치의 제조에서 사용하는 리드프레임의 모식적 평면도,
도 9는 상기 리드프레임의 단위 리드프레임 패턴의 일부를 나타내는 평면도,
도 10은 상기 리드프레임 탭의 확대단면도,
도 11은 본 실시형태 1의 변형예에 의한 리드프레임에서의 1개의 리드부분을 나타내는 확대평면도,
도 12는 도 11의 A-A선에 따른 단면도,
도 13은 도 11의 B-B선에 따른 단면도,
도 14는 도 11의 C-C선에 따른 단면도,
도 15는 본 실시형태 1의 논리드형 반도체 장치의 제조에 있어서, 탭의 주면(主面)에 반도체 칩이 탑재된 상태를 나타내는 리드프레임 일부의 확대단면도,
도 16은 본 실시형태 1의 논리드형 반도체 장치의 제조에 있어서, 와이어 본딩이 행해진 리드프레임 일부의 확대단면도,
도 17은, 실시형태 1의 논리드형 반도체 장치의 제조에 있어서, 수지밀봉이 행해져 불필요한 리드프레임 부분이 절단 제거된 반도체 장치의 확대단면도,
도 18은 본 발명의 다른 실시형태(실시형태 2)인 논리드형 반도체 장치의 모식적 단면도,
도 19는 본 실시형태 2의 논리드형 반도체 장치에서의 탭의 모식적 확대평면도,
도 20은 본 발명의 다른 실시형태(실시형태 3)인 논리드형 반도체 장치의 모식적 단면도,
도 21은 본 발명의 다른 실시형태(실시형태 4)인 논리드형 반도체 장치의 일부를 잘라낸 평면도,
도 22는 도 21의 E-E선에 따른 확대단면도,
도 23은 본 실시형태 4의 논리드형 반도체 장치의 실장기판에서의 탭의 전유면적 등을 나타내는 모식적 평면도,
도 24는 본 실시형태 4의 변형예인 논리드형 반도체 장치의 일부를 잘라낸 평면도,
도 25는 본 발명의 다른 실시형태(실시형태 5)인 논리드형 반도체 장치의 일부를 잘라낸 평면도,
도 26은 본 실시형태 5의 변형예인 논리드형 반도체 장치를 나타내는 일부를 잘라낸 평면도,
도 27은 본 발명의 다른 실시형태(실시형태 6)인 논리드형 반도체 장치에서의 탭의 일부를 나타내는 사시도이다.
[부호의 설명]
1...반도체 장치 2...밀봉체(패키지)
2a...상승연(緣) 3...반도체 소자(반도체 칩:칩)
4... 탭 5...접착제
6...탭 현수리드 7...리드
9...수지버(burr) 10...사면
11...경사면 12...이면(하면)
13...상면 14...실장면
20...홈 21...탭 표면
22...탭 표면 23...돌출부분
25...와이어 26...도금막
27...홈 30...실장기판
31, 31a...랜드 32...접합재
33...배선 34...스루홀
40...리드프레임 41...단위 리드프레임 패턴
43, 44...이젝터핀 홀 45...프레임부
46...땜납 도금막 50...홈
60, 61...슬릿 70...홈
본 발명은 리드프레임을 이용한 수지밀봉형 반도체 장치의 제조기술에 관한 것으로, 특히, SON(Small Outline Non-Leaded Package), QFN(Quad Flat Non-Leaded Package)와 같이, 패키지측 쪽에 의도적으로 외부 전극단자를 돌출시키지 않고 실장측 면에 노출시키는 반도체 장치(논리드형 반도체 장치)의 제조에 적용하는 유효한 기술에 관한 것이다.
수지밀봉형 반도체 장치는, 그 제조에서 리드프레임이 사용된다. 리드프레임은, 금속판을 정밀 프레스에 의한 관통이나 에칭에 의해 소망 패턴에 형성함으로써 제조된다. 리드프레임은 반도체 소자(반도체 칩)를 고정하기 위한 탭, 다이패드 등이라 호칭되는 지지부나, 상기 지지부의 주위에 선단(내단)을 향하게 하는 복수의 리드를 갖는다. 상기 탭은 리드프레임의 프레임 부분에서 연장하는 탭 현수리드로 지지되어 있다.
이와 같은 리드프레임을 사용하여 수지밀봉형 반도체 장치를 제조할 경우, 상기 리드프레임의 탭에 반도체 칩을 고정함과 동시에, 상기 반도체 칩의 전극과 상기 리드의 선단(先端)을 도전성의 와이어로 접속하고, 그 후 와이어나 반도체 칩을 포함하는 리드 내단측을 절연성의 수지(resin)로 밀봉하여 밀봉체(패키지)를 형성하며, 이어서 불필요한 리드프레임 부분을 절단 제거함과 동시에 패키지에서 돌출하는 리드나 탭 현수리드를 절단한다.
한편, 리드프레임을 이용하여 제조하는 수지밀봉형 반도체 장치의 하나로서, 리드프레임의 한 면측에 편면모듈을 행하여 패키지를 형성하고, 패키지의 한 면에 외부 전극단자인 리드를 노출시켜 패키지의 주면(周面)에서 의도적으로 리드를 돌출시키지 않는 반도체 장치구조(논리드형 반도체 장치)가 알려져 있다. 이 반도체 장치는, 패키지 한 면의 양측연(both side edges)에 리드를 노출시키는 SON이나, 사각형 모양의 패키지 한 면의 4변측에 리드를 노출시키는 QFN이 알려져 있다.
브리드(bleeding)방지 기술로서는, 일본특허공개 평 11-345897호 공보 기재의 기술이 알려져 있다. 이 기술은, Ag페이스트(paste)의 브리딩 방지(bleeding preventing)를 위해, 솔더레지스트 댐(solder regist dam), 블라스트(blasting) 처리(지립연마(abrasive polishing)) 등의 가공을 행한 구조의 Fan-out-BGA가 개시되어 있다.
한편, 일본특허공개 평 2000-196006호 공보에는, QFP(Quad Flat Package)형 반도체 장치에 있어서, 다이패드(die pad)와 밀봉수지체 수지와의 밀착성 및 내습성을 향상할 목적으로, 다이패드 측면에 밀봉수지체 내로 향하는 돌기를 설치한 구 조가 개시되어 있다. 이 반도체 장치는 다이패드의 이면은 밀봉수지체로 노출하는 구조로 되어 있다.
또한, 일본특허공개 평 11-251494호 공보에는, 반도체 소자 탑재부를 그라운드로 하는 휴대전화 등에 이용되는 와이어 구조가 걸윙(gull wing)형이 되는 고주파 장치에 대하여 기재되어 있다. 이 기술에서는, 반도체 소자의 전극과 리드를 와이어로 접속하는 이외에, 다이패드를 그라운드로 하기 위해, 반도체 소자의 전극과 반도체 소자 탑재부를 와이어로 접속하고 있다. 동문헌에서는, 이것을 다운본드(down bonding)라 호칭하고 있다. 다운본드 하기 위해, 반도체 소자 탑재부는 반도체 소자보다도 크고, 또 실장상태에서는, 반도체 소자의 외측에 반도체 소자 탑재부가 돌출하고 있다.
반도체 장치의 소형화, 외부 전극단자가 되는 리드의 리드 휘어짐 방지 등의 관점에서 편면몰드에 의한 SON이나 QFN 등의 논리드형 반도체 장치가 사용되고 있다. 논리드형 반도체 장치는 패키지의 한 면에 노출하는 리드면이 실장면이 되므로, 패키지의 측면에서 리드를 돌출시키는 SOP(Small Outline Package)나 QFP 등의 반도체 장치와 비교하여 실장면적이 작다.
탭 노출구조의 논리드형 반도체 장치에서는, 특히 고주파 장치계에서 전기특성 향상의 목적으로, 반도체 소자(반도체 칩)의 전극과, 상기 칩을 탑재하는 탭을 와이어로 접속하는 소위 다운본드 구조의 요구가 강하다. 이 때문에, 높은 신뢰성을 확보하면서, 다운본드 대응을 가능하게 하는 패키지 구조의 개발이 급선무로 되 어 있다.
탭이 칩보다도 큰 논리드형 반도체 장치에서는, 칩을 탑재하는 탭 표면(주면)과, 패키지를 구성하는 수지와의 박리가 발생하기 쉽다. 이 박리는 탭의 표면(주면)이 수지에 접촉하고, 다른 탭 이면은 수지에서 노출하는 편면몰드 구조에 의한 것과, 각 부재의 열팽창계수 α의 차이에 의한 열 스트레스(열왜곡)에 의한다.
예컨대, 일예를 들자면, 반도체 소자는 실리콘(α=3.0×10-6/℃)으로 형성되며, 탭, 리드는 Cu(α=1.7×10-5/℃)로 형성되어 있다. 반도체 소자와 탭을 접속하는 접착제는 에폭시계 수지로 이루어지는 Ag페이스트(paste)(α=3.5×10-5/℃)이고, 반도체 소자의 전극에 접속되는 와이어는 Au와이어(α=2.63×10-5/℃)이며, 패키지를 구성하는 수지는 비페닐(biphenyl)계 수지(α=1.2×10-5/℃)이다.
또, 논리드형 반도체 장치가 탑재되는 실장기판, 즉, 마더보드(mother-board) 등의 실장기판, 예컨대, FR-4의 경우 α는 1.5×10-5/℃이다.
이와 같이 논리드형 반도체 장치를 구성하는 각 부재의 열팽창계수의 차이나, 실장된 경우의 실장기판의 열팽창계수의 차이에서 탭 표면과 수지 계면에는 강한 내부응력이 작용하고, 탭의 수지(패키지)에서의 박리가 발생하기 쉬워진다.
또, 다운본드 대응에서는, 탭 표면에 금선으로 이루어지는 와이어(Au와이어)를 접속하기 위해 Ag도금을 행할 필요가 있지만, 이 도금막의 존재에 의해 탭 표면 과 수지의 밀착성은 더 저해되며, 박리가 발생하기 쉬운 상태가 된다.
또, 칩의 탑재(고정)에는, Ag페이스트 등의 접착제가 사용되지만, 탭 표면에 직접 Au와이어를 접속하는 구조에서는, 접착제에 포함되는 액상성분이 스며나옴(브리드 현상)에 의해, Ag도금상에 막을 형성해 버리고, 이것이 Au와이어의 접합(접속)을 저해하며, 접속강도 저하나 박리를 일으키는 원인이 된다. 또한, 이 브리드(bleed) 현상에 의한 와이어 접속강도 저하는, Au와이어, Ag도금에 한정되지 않고, 다른 와이어나 다른 도금막에서도 동일하게 발생한다.
이와 같이, 탭 표면과 수지와의 박리에 의해 간극이 발생한다. 이 간극은 패키지 외부에서 수분의 통과로(버스)가 되며, 다운본드 접합부의 신뢰성이 저하한다. 특히, 탭이 노출하는 타입의 패키지에 있어서는, 탭의 양면을 수지로 밀봉하고 있지 않기 때문에, 수지와의 밀착강도의 확보가 곤란하게 된다. 또, 탭이 수지로 덮고 있지 않기 때문에, 땜납 리플로우(reflow) 등에 의한 실장공정시에 히터에서의 가열에 의해, 탭의 온도가 매우 높아지므로, 탭 표면과 수지와의 박리부분에 있던 수분의 팽창에 의해, 패키지의 파괴에 의한 우려가 커진다. 이와 같은 문제는, 탭의 이면과 배선기판상의 전극을, 땜납을 통하여 접속하는 경우보다 현저하게 된다.
본 발명의 목적은, 와이어 접속의 신뢰성이 높은 반도체 장치 및 논리드형 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은, 다운본드 접합부 접속의 신뢰성이 높은 반도체 장치 및 논리드형 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은, 탭 표면과 패키지를 구성하는 수지와의 박리를 방지할 수 있는 반도체 장치 및 논리드형 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은, 반도체 소자를 탑재하는 탭과, 패키지를 구성하는 수지와의 밀착성이 높고 내습성이 높은 반도체 장치 및 논리드형 반도체 장치를 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에서 명확해질것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 절연성수지로 이루어지는 밀봉체와,
상기 밀봉체의 실장면에 이면을 노출하고 있고, 상기 이면과 반대측의 표면에 반도체 소자 고정영역과, 와이어 접속영역을 가지고 있는 탭과,
상기 밀봉체의 실장면에 노출하고 있고, 상기 탭에 이어지는 탭 현수리드와,
상기 밀봉체의 실장면에 이면을 노출하는 복수의 리드와,
상기 밀봉체 내에 위치하고, 상기 탭의 표면에 접착제를 통하여 이면이 상기 탭의 표면에 대향하도록, 상기 반도체 소자 고정영역상에 고정되는 반도체 소자와,
상기 반도체 소자의 주면(主面)상에 형성된 복수의 전극과,
상기 복수의 전극과 상기 리드의 표면을 전기적으로 접속하는 도전성의 와이어와,
상기 반도체 소자의 전극과 상기 탭의 와이어 접속영역을 전기적으로 접속하는 도전성의 와이어를 갖는 반도체 장치로서,
상기 탭은 그 외주연(外周緣)이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 상기 반도체 소자보다도 크게 되며,
상기 반도체 소자 고정영역과, 상기 와이어 접속영역과의 사이의 상기 탭 표면에는 홈이 설치되어 있는 것을 특징으로 한다.
상기 홈은 상기 반도체 소자 고정영역 모든 둘레를 둘러싸고 있다. 상기 접착제는 상기 탭의 와이어 접속영역에는 접착되지 않는다. 상기 탭의 와이어 접속영역 및 리드의 표면에는 도금막이 선택적으로 형성되고, 상기 도금막상에 상기 와이어가 접속되어 있다. 상기 탭 표면의 면적이 상기 탭 이면의 면적보다도 크다. 상기 탭은 그 단면이 역사다리꼴로 되어 있다. 상기 접착제는, 상기 홈의 내부에도 접착하고 있고, 상기 반도체 소자는, 상기 반도체 소자 고정영역보다도 크며, 상기 홈상에도 상기 접착제를 통하여 고정되어 있다. 상기 홈은 상기 와이어가 접속되는 영역에 대응하여 선택적으로 설치되어 있다. 상기 탭은 사각형이며, 상기 홈은 상기 탭의 4개 모퉁이에는 설치되지 않고, 서로 독립하여 선택적으로 설치되어 있다. 상기 홈은 상기 사각형의 각 변을 따라 서로 독립하여 선택적으로 설치되어 있다. 상기 리드에는 홈이 설치되며, 상기 와이어는, 상기 리드 표면상의 상기 홈보다도 상기 반도체 소자에 가까운 부분에 접속되어 있다.
상기 (1)의 수단에 의하면, (a)탭은 그 외주연(外周緣)이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 상기 반도체 소자보다도 크게 되어 있으므로, 반도체 소자의 전극은 어느 한 쪽의 위치로서도 가깝게 탭 표면에 접속(다운본드)할 수 있다. 이 경우, 반도체 소자의 모든 둘레의 외측에 탭 표면부분이 존재하므로, 다운본드의 와이어 길이도 가장 짧게 할 수도 있다. 다운본드는, 그라운드 전극을 공통 그라운드가 되는 탭 표면에 접속하지만, 반도체 소자 중 어느 것의 그라운드 전극도 가깝게 탭 표면 부분에 접속할 수 있으므로, 반도체 소자가 고주파 장치일 경우, 회로의 그라운드 전위의 안정화가 도모된다.
(b) 반도체 소자가 고정되는 반도체 소자 고정영역과, 다운본드를 위한 와이어가 접속되는 와이어 접속영역과의 사이의 탭 표면에는, 반도체 소자 고정영역을 둘러싸도록 홈이 설치되어 있다. 따라서, 탭을 탭에 고정하는 접착제, 즉, Ag페이스트 내의 수지성분이 탭 표면에 스며나와 와이어 접속영역까지 도달하는 브리드 현상을 홈 부분에서 정지시켜, 홈을 넘어 와이어 접속부분에 도달시키지 않게 할 수 있다. 즉, 접착제는 홈의 외측에는 존재하지 않게 된다. 이 결과, 와이어는 종래와 같이 수지성분상에 접속되지 않고 Ag도금막상에 접속되므로, 와이어의 강고한 접속이 가능해지며, 와이어 접속의 신뢰성이 높아진다. 즉, 다운본드 접속의 신뢰성이 높아진다.
(c) 상기 (b)에서 Ag페이스트(paste)에서의 수지성분이 스며나오는 길이는, 상기 홈에서 정지되는 결과, 수지성분이 스며나온 면적이 종래와 비교하여 작아지며, 탭과 수지와의 접착력 저하를 억제할 수 있다. 이 결과, 탭과 수지와의 박리가 발생하기 어려워지며, 패키지의 내습성이 높아진다.
(d) 상기 홈에는 패키지를 형성하는 수지가 들어가므로, 탭과 패키지와의 접 착면적(밀착면적)이 종래와 비교하여 넓어지고, 탭과 수지와의 접착력이 높아지는 결과, 탭과 패키지(레진)와의 박리가 발생하가 어려워지며, 패키지의 내습성이 높아진다.
(e) 상기 홈이 존재함으로써, 예컨대 Ag페이스트가 도포된 부분이나, Ag도금이 행해진 부분 등, 탭과 수지의 계면에서의 내부응력이 커진 후에 접착강도가 낮게 되어 있는 부분에서 박리가 발생했을 경우에, 박리가 전파하여, 큰 간극이 되어 수분의 침입을 촉진하고 마는 문제를 방지할 수 있다.
홈부에 의해 브리드(bleeding)를 방지하는 구조를 설치하는 경우에는, 다른 방법에 의해 브리드를 방지하는 경우와 비교하여 리드프레임의 재료가 되는 금속판에서의 제조가 용이할 뿐만 아니라, 칩 탑재부분과 홈부와의 평면 레이아웃상의 마진의 확보가 불필요하고, 또 칩하에 홈의 일부를 배치하는 것마저 가능하므로, 탭의 소형화, 특히 탭의 주위에 리드를 배치하는 타입의 패키지에 있어서는 패키지의 소형화를 실현할 수 있다.
(f) 탭은 그 단면이 역사다리꼴이 되며, 탭의 반도체 소자를 고정하는 탭 표면의 면적이 탭 이면의 면적보다도 크게 되어 있다. 따라서, 탭의 단(端)은 선(先)이 돌출한 단면형상이 되고, 수지내에 침입하여 매장되는 상태가 되므로, 탭이 패키지에서 박리하기 어려워진다.
(g) 탭을 역사다리꼴로 하고, 또 탭의 표면에 홈을 형성한 구조에서는 탭 표면에 돌기부를 형성하지 않는다. 이와 같이 칩 탑재영역(반도체 소자 고정영역)의 주위에 돌기부가 없는 탭의 형상을 채용함으로써, 와이어 루프(wire loop)를 작게 할 수 있다. 특히 와이어 루프의 길이를 작게 함으로써 리드를 탭의 근방에 배치할 수 있고, 이것에 의해 패키지의 소형화를 실현할 수 있다. 또, 와이어 루프의 높이를 작게 함으로써, 밀봉체의 높이를 작게 할 수 있고, 패키지의 박형화를 실현할 수 있다.
(h) 리드에는 홈이 설치되어 있으므로, 수지와의 접착면적이 종래에 비해 커지며, 리드가 수지에서 박리하기 어려워진다. 또, 수지가 리드에 설치된 홈 내에 들어가기 때문에, 침입구조에서 더욱 리드가 수지에서 박리하기 어려워진다. 또, 홈이 존재하므로, 패키지 주면(周面)에서 리드의 표면을 전하여 내부에 진입하는 수분의 경로(버스)가 길어지며, 리드에 접속되는 와이어의 수분에 의한 부식을 억제할 수 있다.
(i) 리드의 와이어 접속영역에는 Ag도금막이 형성되며, 와이어는 이 Ag도금막상에 고정되므로, 와이어 접속강도의 향상을 도모할 수 있다.
(j) 와이어 접속부분의 박리억제, 탭과 수지와의 박리방지에 의해, 본 발명의 구조에 의하면, 그 제조에서 수율 향상을 도모할 수 있으므로 반도체 장치의 제조비용의 저감을 달성할 수 있다.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다. 또한, 발명의 실시형태를 설명하기 위한 전도면에 있어서, 동일기능을 갖는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
도 1 내지 도 17은 본 발명의 일실시형태(실시형태 1)인 반도체 장치, 특히 논리드형 반도체 장치 및 그 제조방법에 관한 도면이다. 본 실시형태 1에서는 사각형 패키지의 이면에 탭 및 이 탭에 이어지는 탭 현수리드 및 탭이 노출하는 QFN형의 반도체 장치에 본 발명을 적용한 예에 대하여 설명한다.
QFN형의 반도체 장치(1)는, 도 1 내지 도 4에 나타내는 바와 같이, 편평한 사각형체(구형체)로 이루어지는 절연성수지로 형성되는 밀봉체(패키지)(2)를 가지고 있다. 패키지(2)의 내부에는 반도체 소자(반도체 칩:칩)가 매립되어 있다. 이 반도체 칩(3)은 사각형 탭(4)의 탭 표면(주면(主面))에 접착제(5)에 의해 고정되어 있다(도 2 참조).
도 4에 나타내는 바와 같이, 패키지(2)의 이면(하면)은 실장되는 면측(실장면)이 된다. 패키지(2)의 이면에는 탭(4) 및 탭 현수리드(6) 및 리드(7)의 한 면(실장면 14)이 노출하는 구조로 되어 있다. 이들 탭(4) 및 탭 현수리드(6) 및 리드(7)는, 패터닝한 한 개의 동제(銅製)의 리드프레임으로 형성된다. 따라서, 본 실시형태 1에서는 이들 탭(4) 및 탭 현수리드(6) 및 리드(7)의 두께는 같게 되어 있다.
도 4에 나타내는 바와 같이, 탭(4)의 4개 모퉁이는 방사상으로 연장하는 탭 현수리드(6)로 이어지며, 리드프레임의 상태에서는 탭(4)을 지지하는 부재(部材)로 되어 있다. 또, 탭(4)의 주변에는, 내단을 탭(4)에 근접시키는 리드(7)가 사각형의 패키지(2)의 각 변에 따라 소정 간격으로 복수개 배치되어 있다. 탭 현수리드(6) 및 리드(7)의 외단은 패키지(2)의 주연(周緣)까지 연장하고 있다.
패키지(2)는 편평한 사각형체로 되어 있음과 동시에, 각 부(모퉁이부)는 모퉁이를 파낸(chamfered)가공이 행해져 사면(斜面)(10)으로 되어 있다. 한 개소의 사면(10)은 패키지(2) 형성시의 수지를 주입한 게이트에 이어져 있던 개소이며, 또, 다른 3개소의 사면(5)은 패키지(2)의 성형시 공기가 나가는 에어밴트(air vent) 개소에 이어져 있던 개소이다.
또, 패키지(2)의 측면은 경사면(11)으로 되어 있다. 이 경사면(11)은, 몰드금형의 홀(cavity)에서 패키지를 적출할 때, 적출을 용이하게 하기 위해 홀의 측면을 경사면으로 한 결과에 의한 것이다. 따라서, 도 1에 나타내는 바와 같이 패키지(2) 이면(12)의 크기와 비교하여 상면(13)은 작게 되어 있다. 상기 탭 현수리드(6)의 외단은 상기 패키지(2)의 사면(10)에서 노출하고 있다(도 3 및 도 4 참조).
도 1 및 도 2에 나타내는 바와 같이, 리드(7) 및 탭 현수 리드(6)의 패키지(2)로 덮게 되는 면에서는, 패키지(2)의 상승연(緣)(2a)에서 외측으로 약간 리드(7) 및 탭 현수리드(6)가 돌출한다. 이것은, 리드(7) 및 탭 현수리드(6)를 절단할 때, 패키지(2)에서 벗어난 리드(7)와 탭 현수리드(6)의 부분에서 절단하는 결과이며, 예컨대, 상승이 연(2a)에서 0.1mm이하 위치의 길이로 되어 있다.
또, 도 3 및 도 4에 나타내는 바와 같이, 각 리드(7)의 사이 및 리드(7)와 탭 현수리드(6)와의 사이에는 수지버(burr)(9)가 존재하지만, 이 수지버(9)도 다이(die)와 펀치(punch)에 의해 절단되므로, 패키지(2)의 주연(周緣)에서는, 수지 버(9)의 연(緣)과 리드(7) 및 탭 현수리드(6)의 외단이 요철(凹凸)하는 것 없이 직 선적으로 된다. 수지버(9)는 상승하여 연(2a) 외측의 수지부분이고, 리드(4)의 두께와 같거나 또는 작으며 얇은 두께로 되어 있다.
본 실시형태 1에서는 수지버(9)는 리드(7)의 두께보다도 얇은 구조로 되어 있다. 이것은, 트랜스퍼 몰드(transfer molding)에서의 편면몰드에 있어서, 몰드 금형의 상하형 사이에 수지제의 시트(sheet)를 펴고, 이 수지에 리드프레임의 한 면이 접촉하도록 하여 몰드를 행하므로 시트가 리드 사이에서 리드 사이로 침입하게 되므로, 수지버(9)는 얇아지고, 패키지의 이면과 리드나 탭과의 사이에서 조금 단차가 발생한다(도 1 및 도 2 참조). 시트를 사용하지 않은 경우는 수지버(9)의 두께와 리드(7)의 두께는 같고, 또는 클리어런스(clearance)의 정도에 의해 두꺼워진다.
또, 트랜스퍼 몰드에 의한 편면몰드 후, 리드(7) 및 탭 현수리드(6)의 표면에 도금막을 형성하므로, 이 도금막의 존재에 의해 더욱 패키지(2)의 이면(12)과 리드(7) 및 탭(4)과의 단차는 커진다.
이와 같이 리드(7)나 탭 현수리드(6)의 이면인 실장면(14)이 오프셋 된 구조에서는 실장기판 등의 배선기판에 반도체 배치(1)를 표면실장할 경우, 땜납의 도포영역이 특정되므로 반도체 실장이 양호해지는 특징이 있다.
한편, 도 5에 나타내는 바와 같이, 패키지(2)내의 탭(4)의 표면(주면)에는 접착제(5)를 통하여 반도체 소자(3)가 고정되어 있다. 접착제(5)는 예컨대, Ag페이스트가 사용되어 있다. Ag페이스트는 그 수지성분이 스며나오기 쉬우므로, 그 수지성분이 스며나옴을 정지시키기 위해, 반도체 소자(3)를 고정하는 반도체 소자 고정 영역을 둘러싸도록 홈(20)이 설치되어 있다. 이 홈(20)은, 에칭에 의해 형성되며, 탭(4) 두께의 약 1/2의 깊이로 되어 있다. 즉, 할프에칭(half etching)에 의해 홈(20)은 형성되어 있다. 접착제(5)는, 도 2에 나타내는 바와 같이, 홈(20)의 내측에서 정지하고 있다. 이와 같이 하는데는, 반도체 소자 고정영역에 공급하는 Ag페이스트의 양을 조정한다. 양이 많을 경우에는 Ag페이스트의 수지성분은 스며나와 홈(2)내에 들어갈뿐이며, 홈(20)을 초과하여 홈(20)의 외측까지는 나오는 것은 거의 없다. 이것은, 홈(20)이 반도체 소자 고정영역을 둘러싸는 무단상(無端狀)의 긴 홈인 것에 의한다. 그러나, 이것은 후술하는 다른 실시형태에서 설명하는 바와 같이, 반도체 소자 고정영역을 단속적으로 둘러싸는 구성이라도, 그 배치 위치를 선택하면, 충분히 탭(4) 홈(20)의 외측영역인 와이어 접속영역으로의 수지성분이 스며나옴을 억제할 수 있다. 또, 탭(4)과 본딩 와이어가 접속하는 와이어 접속영역을 둘러싸도록 홈(20)을 배치해도, Ag페이스트에서 와이어 접속영역으로의 수지성분이 스며나옴을 방지할 수 있다.
또한, 홈(20)은 프레스 가공에 의해 형성해도 된다. 프레스 가공에서 V홈을 형성한 경우, V홈 주변은 변형하여 솟아오른다. 이 솟아오른 양은 V홈 깊이, 폭에 의해 영향을 받지만, 일반적으로는 5㎛ 정도로 된다. 이 융기부의 존재에 의해, 칩 본딩시의 Ag페이스트의 수지성분이 스며나옴이 정지되고, 와이어 접속영역의 오염(브리드 현상)을 방지할 수 있다.
또, 홈(20)의 존재에 의해, 탭(4)과 패키지(2)를 구성하는 비페닐계 수지(resin)와의 접착면적(밀착면적)이 증대한다. 또, 탭(4)의 홈(20)에 수지가 침 입하는 구조로 되는 것도 있어서 탭(4)이 수지에서 박리하기 어려워진다.
탭(4)은, 도 10에 나타내는 바와 같이, 역사다리꼴 단면이 되며, 패키지(2)를 구성하는 수지내에 매몰하는 탭 표면(21)의 면적이 패키지(2)에서 노출하는 탭 이면(22)의 면적보다도 크게 되어 있다. 따라서, 탭(4) 주연(周緣)의 삼각형 모양 단면의 돌출부분(23)은 패키지(2)내에 칩입하는 것으로 되며, 탭(4)의 패키지(23)에서의 박리를 한층 방지할 수 있고, 탭(4)과 수지의 밀착성은 더욱 향상한다.
또한, 탭(4)을 역사다리꼴로 하기 때문에, 즉, 탭(4)의 주연을 삼각형 모양 단면의 돌출부분(23)으로 하는데는, 양면 에칭을 행할 때에, 표면측의 에칭 레지스트 패턴이 이면측의 에칭 레지스트 패턴보다도 크게 함으로써 형성할 수 있다. 예컨대 표면측의 에칭 패턴이 이면측보다 0.1mm 외주의 큰 패턴을 채용함으로써, 도 10에 나타내는 돌출부분(23)을 형성할 수 있다.
반도체 소자(3)의 상면에는 도시하지 않지만 그 사각형의 각 변에 따라 전극이 설치되어 있다. 이 전극에는 와이어(25)의 하나의 단(端)이 접속되어 있다. 와이어(25)의 타단(他端)은, 리드(7) 내단부의 표면에 접속된다. 또, 일부의 와이어(25)는 홈(20) 외측의 탭(4) 표면에 접속된다(다운본드). 이 다운본드는 탭(4)을 공통 그라운드로 하는 것이다. 고주파계의 장치는, 회로의 안정성에서 많은 개소에서 그라운드로 접지하려는 요구가 있고, 다운본드는 이 점에서 바람직하다. 상기 리드(7) 및 탭(4)의 와이어 접속영역에는, 선택적으로 도금막(26)이 형성되어 있어서, 와이어와의 접속을 양호하게 하고 있다. 예컨대, 도금막(26)은 Ag도금막으로 되어 있다. 이것에 의해, 와이어의 접속강도는 향상한다. 또, 홈(20) 외 측의 탭 표면에 접속되는 와이어(25)는, 반도체 소자(3)를 고정하는 접착제(5)의 수지성분이 탭 표면의 와이어 접속영역상에 존재하지 않으므로, 와이어 접속강도는 높은 것으로 됨과 동시에 수지성분이 개재하는 결과를 발생하는 와이어 박리도 일어나지 않게 된다.
또, 상기 리드(7)의 내단 근처의 표면에는, 그 폭원(幅員) 방향에 따라 홈(27)이 설치되어 있다. 패키지(2)의 와이어 접속영역은 이 홈(27)과 내단과의 사이의 영역이 된다. 상기 홈(27)의 존재에 의해, 리드(7)와 수지와의 접착면적(밀착면적)이 증대하는 것과, 수지의 홈(27)으로의 침입에 의해, 리드(7)와 패키지(2)와의 접속강도가 향상하고, 리드(7)가 패키지(2)에서 박리하기 어려워진다.
도 6 및 도 7은 반도체 장치(1)를 배선기판으로 이루어지는 실장기판(30)에 실장한 단면도이다. 실장기판(30)의 한 면에는, 상기 반도체 장치(1)의 외부 전극단자가 되는 리드(7)나 탭 현수리드(6)에 대응하여, 전극(land)(31)이 설치되어 있다. 그리고, 이들 랜드(31)상에 반도체 장치(1)의 외부 전극단자가 되는 리드(7)나 탭 현수리드(6)가 중첩되며, 또한 땜납 등에 의한 접합재(32)를 통하여 전기적으로 접속되어 있다. 랜드(31)는, 도 7에 나타내는 바와 같이, 배선(33)의 일부에 형성되어 있다.
본 실시형태(1)에서는, 신뢰성을 고려하여, 탭 표면과 패키지를 형성하는 수지(resin)와의 접촉면적을 넓게 하기 위해, 탭 표면은 패키지 내에 존재하는 구성으로 했다. 또, 방열성을 고려하여 칩에서 발생하는 열을 넓은 면적에 걸쳐 전하기 위해, 탭은 칩보다 큰 구성으로 했다. 또, 탭과 수지와의 밀착성을 고려하여 탭의 연(緣)이 수지내에 덮는 모양으로 침입하도록 하기 위해, 탭을 역사다리꼴 단면구조로 했다.
여기서, 반도체 장치(1) 각 부의 치수의 일예를 든다. 리드프레임(탭(4), 탭 현수리드(6), 리드(7))의 두께는 0.2㎜, 칩(3)의 두께는 0.28㎜, 반도체 장치(1)의 두께 1.0㎜, 리드(7)의 폭은 0.2㎜, 리드(7)의 길이는 0.5㎜, 리드(7)의 와이어 접속영역은 리드(7)의 내단에서 0.2㎜~0.3㎜, 탭(4)의 와이어 접속개소(점)는 탑재된 칩(3)의 단에서 1.0㎜, 탭(4)의 표면에 설치되는 홈(20)의 폭은 0.15㎜, 홈(20)의 외연(外緣)에서 와이어 접속개소(점)까지의 거리는 0.15㎜, 와이어 접속개소(점)에서 탭(4)의 외주연(外周緣)까지의 거리는 0.10㎜이다. 또, 탭(4)의 돌출부분(23)의 선단과 리드(7)의 내단과의 간격은 0.2㎜이다.
따라서, 다운본드부 와이어는, 다른 와이어에 비해 평면치수로 약 0.8㎜단축 가능하다. 이것에 의해, 특히 고주파 특성이 요구되는 반도체 장치에서는, 전기특성 열화방지 효과가 있다.
또, 탭 단면형상을 역사다리꼴로 함으로써, 탭 노출부 단(端)과 리드내단과의 거리는, 탭(4)의 돌출부분(23)의 선단과 리드(7)의 내단에 비해 크게 취할수 있으므로, 기판 실장시의 리드(7)와의 단락에 비하여 여유도가 커진다. 즉, 탭 단면형상을 역사다리꼴로 하지 않았던 경우에 비해, 탭 상면과 탭 노출면의 치수차분 0.2㎜만, 패키지를 소형으로 하는 것이 가능하게 된다.
다음에, 본 실시형태 1의 반도체 장치(1)의 제조방법에 대하여 도 8 내지 도 17을 참조하면서 설명한다. 도 8은 본 실시형태 1에 의한 QFN형의 반도체 장치(1) 를 제조할 때 사용하는 매트릭스 구성의 리드프레임(40)의 모식적 평면도이다.
이 리드프레임(40)은, 단위 리드프레임 패턴(41)이 X방향에 따라 20행, Y방향에 따라 4열 배치되고, 1개의 리드프레임(40)에서 80개의 반도체 장치(1)를 제조할 수 있다. 리드프레임(40)의 양측에는, 리드프레임(40)의 반송이나 위치결정 등에 사용하는 가이드 홀(42a~42c)이 설치되어 있다.
또, 각 열의 좌측에는, 트랜스퍼 몰드(transfer molding)시, 런너(runner)가 위치한다. 그래서 런너 경화수지를 이젝터핀(ejector pins)의 돌출에 의해 리드프레임(25)에서 벗겨내기 위한, 이젝터핀이 관통할 수 있는 이젝터핀 홀(43)이 설치되어 있다. 또, 이 런너에서 분기하고, 홀(cavity)에 흐르는 게이트 부분에서 경화한 게이트 경화수지를 이젝터핀의 돌출에 의해 리드프레임(40)에서 벗겨내기 위한, 이젝터핀이 관통할 수 있는 이젝터핀 홀(44)이 설치되어 있다.
도 9는 단위 리드프레임 패턴(41)의 일부를 나타내는 평면도이다. 단위 리드프레임 패턴(41)은, 실제로 제조하는 패턴이므로, 모식도인 도 1 내지 도 6과는 반드시 일정하지 않다는 것을 미리 알려두고자 한다.
단위 리드프레임 패턴(41)은 구형 프레임 모양의 프레임부(45)를 가지고 있다. 이 프레임부(45)의 4개 모퉁이에서 탭 현수리드(6)가 연장하고, 중앙의 탭(4)을 지지하는 패턴으로 되어 있다. 프레임부(45) 각 변의 내측에서 안쪽으로 향하여 복수의 리드(7)가 연장하고, 그 내단은 탭(4)의 외주연에 근접하고 있다. 탭(4) 및 리드(7)의 표면에 홈(20, 27)이 있는 것, 홈(20) 외측의 와이어 접속영역 및 리드(7) 내단측의 와이어 접속영역에 도금막(26)(도 9에서는 여기저기 흩어져 있는 영역)이 설치되어 있는 것, 탭(4)이 역사다리꼴 단면인 것(도 10 참조)과 같다. 도 9에서 나타내는 일점쇄선으로 표시되는 구형부분이 절연성수지로 형성되는 패키지(2)의 외곽선이다.
또, 도 11 내지 도 14는 리드(7)의 변형예이지만, 리드(7)의 단면을 도 12 및 도 13에 나타내는 바와 같이, 패키지(2)내에 매몰하는 측, 즉 리드(7)의 표면을 폭 넓게 하고, 실장면(14)이 되는 면을 좁게 하면, 상기 탭(4)의 경우와 동일하게 패키지(2)에서 리드(7)가 빠져나가기 어려워진다.
이와 같은 리드프레임(40)을 이용하여 반도체 장치(1)를 제조할 경우, 처음에 도 15에 나타내는 바와 같이, 탭(4) 홈(20)의 내측의 반도체 소자 고정영역에 접착제(5)로 하여 Ag페이스트가 소정량 도포된다. 그 후, 상기 Ag페이스트상에 상기 반도체 소자(3)가 위치 결정된다. 다음에 상기 Ag페이스트를 베이크(bake)하여 경화시켜, 탭(4)의 표면(주면)에 반도체 소자(3)를 고정한다. 이 공정에서는, Ag페이스트의 공급량이 정밀하게 제어된다. 이 결과, 홈(20)을 초과하여 탭(4)의 와이어 접속영역에 Ag페이스트나 Ag페이스트에서 스며나오는 수지성분이 도달하지 않게 된다.
다음에, 도 16에 나타내는 바와 같이, 반도체 소자(3)의 전극과 리드(7)와의 사이의 와이어 본딩 및 반도체 소자(3)의 전극과 홈(20) 외측의 탭(4) 와이어 접속영역의 탭 표면과의 사이의 와이어 본딩이 행해진다. 반도체 소자(3)의 전극과 탭(4)과의 사이에 접속되는 와이어가 다운본드가 된다. 상기 패키지(2) 및 탭(4)의 와이어 접속영역에는 Ag도금막으로 이루어지는 도금막(26)이 설치되어 있으므로, 와이어의 접속강도는 높은 것으로 된다.
또, 상술한 바와 같이, 탭(4)의 홈(20)을 초과하여 탭(4)의 와이어 접속영역에 Ag페이스트나 Ag페이스트에서 스며나오는 수지성분이 도달하지 않으므로, 탭(4)의 와이어 접속영역은 청정하게 유지된다. 따라서, 이 다운본드의 접속성은 양호해지고, 다운본드 강도는 높은 것으로 되며, 와이어 탭(4)의 와이어 접속영역에서의 박리는 발생하지 않게 된다.
다음에, 도 17에 나타내는 바와 같이, 상용의 트랜스퍼 몰드에 의해 소정영역에 편면몰드가 행해지고, 절연성수지로 구성되는 패키지(2)가 구성된다. 그 후, 땝납 도금처리가 행해지는 결과, 탭(4) 및 탭 현수리드(6) 및 리드(7)의 표면에는 땜납 도금막(46)이 형성된다. 또한, 불필요한 리드프레임 부분이 절단되며, 동도면에 기재되는 반도체 장치(1)가 제조된다.
본 실시형태 1에 의하면 이하의 효과를 갖는다.
(1) 탭(4)은 그 외주연이 반도체 소자(칩)(3)의 외주연보다도 외측에 위치하도록 칩(3)보다도 크게 되어 있으므로, 칩(3)의 전극은 어느 쪽의 위치로서도 가깝게 탭 표면에 접속(다운본드)할 수 있다. 이 경우, 칩(3)의 모든 둘레의 외측에 탭 표면부분이 존재하므로, 다운본드의 와이어 길이도 가장 짧게 할 수도 있다. 다운본드는, 그라운드 전극을 공통 그라운드가 되는 탭 표면에 접속하지만, 칩(3) 중 어느 것의 그라운드 전극도 가깝게 탭 표면부분에 접속할 수 있으므로, 반도체 소자 고주파 장치인 경우, 회로의 그라운드 전위의 안정화가 도모된다.
(2) 칩(3)이 고정되는 반도체 소자 고정영역과, 다운본드를 위한 와이어가 접속되는 와이어 접속영역과의 사이의 탭 표면에는, 반도체 소자 고정영역을 둘러싸도록 홈(20)이 설치되어 있다. 따라서, 칩(3)을 탭(4)에 고정하는 접착제(5), 즉, Ag페이스트 내의 수지성분이 탭 표면에 스며나와 와이어 접속영역까지 도달하는 브리드(bleed)현상을 홈부분에서 정지시켜 홈(2)을 넘어 와이어 접속부분에 도달시키지 않게 할 수 있다. 즉, 접착제(5)는 홈(20)의 외측에는 존재하지 않게 된다. 이 결과, 와이어(25)는 종래와 같이 수지성분상에 접속되지 않고 Ag도금막상에 접속되므로, 와이어(25)의 강고한 접속이 가능해지며, 와이어(25) 접속의 신뢰성이 높아진다. 즉, 다운본드 접속의 신뢰성이 높아진다.
(3) 상기 (2)에서 Ag페이스트에서의 수지성분이 스며나온 길이는, 상기 홈(20)에서 정지되는 결과, 수지성분이 스며나온 면적이 종래에 비교하여 작아지며, 탭(4)과 수지(패키지(2))와의 접착력 저하를 억제할 수 있다. 이 결과, 탭(4)과 수지와의 박리가 발생하기 어려워지며, 패키지(2)의 내습성이 높아진다.
(4) 홈(20)에는 패키지(2)를 형성하는 수지가 들어가므로, 탭(4)과 패키지(2)와의 접착면적(밀착면적)이 종래에 비교하여 넓어지고, 탭(4)과 수지와의 접착력이 높아지는 결과, 탭(4)과 패키지(수지)와의 박리가 발생하기 어려워지며, 패키지(2)의 내습성이 높아진다.
(5) 상기 홈(20)이 존재함으로써, 예컨대 Ag페이스트가 도포된 부분이나, Ag도금이 행해진 부분 등, 탭(4)과 수지의 계면에서의 내부응력이 커진후에 접착강도가 낮게 되어 있는 부분에서 박리가 발생했을 경우에, 박리가 전파하고, 큰 간극이 되어 수분의 침입을 촉진하고 마는 문제를 방지할 수 있다.
홈부에 의해 브리드(bleed)를 방지하는 구조를 설치할 경우에는, 다른 방법에 의해 브리드를 방지하는 경우와 비교하여 리드프레임의 재료가 되는 금속판에서의 제조가 용이할 뿐만 아니라, 칩 탑재부분과 홈부와의 평면 레이아웃상의 마진의 확보가 불필요하고, 또 칩하에 홈의 일부를 배치하는 것마저 가능하므로, 탭의 소형화, 특히 탭의 주위에 리드를 배치하는 타입의 패키지에 있어서는 패키지의 소형화를 실현할 수 있다.
(6) 탭(4)은 그 단면이 역사다리꼴이 되며, 탭(4)의 칩(3)을 고정하는 탭 표면의 면적이 탭 이면의 면적보다도 크게 되어 있다. 따라서, 탭(4)의 단(端)은 선(先)이 돌출한 단면형상(돌출부분(23))이 되고, 수지내에 침입하여 파묻히는 상태가 되므로, 탭(4)이 패키지(2)에서 박리하기 어려워진다.
(7) 탭(4)을 역사다리꼴로 하며, 또 탭(4)의 표면에 홈(20)을 형성한 구조에서는, 탭 표면에 돌기부를 형성하는 것이 없다. 이와 같이 칩 탑재영역(반도체 소자 고정영역)의 주위에 돌기부가 없는 탭의 형상을 채용함으로써, 와이어 루프를 작게 할 수 있다. 특히 와이어 루프의 길이를 작게 함으로써 리드(7)를 탭(4)의 근방에 배치할 수 있고, 이것에 의해 패키지(2)의 소형화를 실현할 수 있다. 또, 와이어루프의 높이를 작게 함으로써, 밀봉체(2)의 높이를 작게 할 수 있고, 패키지(2)의 박형화를 실현할 수 있다.
(8) 리드(7)에는 홈(27)이 설치되어 있으므로, 수지와의 접착면적이 종래에 비해 커지고, 리드(7)가 수지에서 박리하기 어려워진다. 또, 수지가 리드(7)에 설치한 홈(27)내에 들어가므로, 침입구조에서 더욱 리드(7)가 수지에서 박리하기 어 려워진다. 또, 홈(27)이 존재하므로, 패키지 주면(周面)에서 리드(7)의 표면을 전하여 내부에 침입하는 수분의 경로(버스)가 길어지며, 리드(7)에 접속되는 와이어(25)의 수분에 의한 부식을 억제할 수 있다.
(9) 리드(25)의 와이어 접속영역에는 Ag도금막(도금막(26))이 형성되며, 와이어(25)는 이 Ag도금막상에 고정되므로, 와이어(25) 접속강도의 향상을 도모할 수 있다.
(10) 와이어 접속부분의 박리억제, 탭(4)과 수지와의 박리방지에 의해, 본 발명의 구조에 의하면, 그 제조에서 수율 향상을 도모할 수 있으므로 반도체 장치 제조비용의 저감을 달성할 수 있다.
(11) 탭(4)의 돌출부분(23)의 선단(先端)과 리드(7) 내단(內端)과의 간격을 좁게 할 수 있으므로, 패키지(2)의 사이즈를 작게 할 수 있고, 반도체 장치(1)의 소형화를 달성할 수 있다.
(실시형태 2)
도 18 및 도 19는 본 발명의 다른 실시형태(실시형태 2)인 논리드형 반도체 장치에 관한 도면으로서, 도 18은 논리드형 반도체 장치의 모식적 단면도, 도 19는 탭의 모식적 확대평면도이다.
본 실시형태 2에서는 실시형태 1 구성의 반도체 장치(1)에서, 탭(4)의 탭 표면에 형성되는 홈(20)을 폭 넓게 함과 동시에, 반도체 소자 고정영역내까지 침입시킨 구조로 되어 있다. 본 실시형태 2의 반도체 장치(1)에서는, 리드(7)에는 홈을 설치하지 않았지만, 설치해도 되는 것은 물론이다.
본 실시형태 2에서는, 홈(20)을 폭 넓게 함과 동시에, 반도체 소자 고정영역(칩 본딩영역)내에 침입하는 구성으로 하기 때문에, 실시형태 1과 같이 반도체 소자 고정영역과 와이어 접속영역과의 사이에 독립한 홈을 설치하는 구성과 비교하여 탭(4)의 크기를 작게 할 수 있다.
또, 본 실시형태 2에서는, 도 19에 나타내는 바와 같이, 상기 홈(20)은 와이어 접속의 안정성을 고려하여 사각형의 모퉁이부에는 설치하지 않은 패턴으로 되어 있다. 즉, 사각형의 각 변에 따라 각각 독립하여 연장하는 구성으로 되어 있다. 칩(3)의 4개 모퉁이를 탭(4)이 Ag페이스트 층을 통하여 지지함으로써 열전달성이 향상함과 동시에 칩(3)의 안정한 고정이 가능하게 됨으로써, 와이어 루프 강도의 안정향상 효과를 얻을 수 있다.
또, 리드프레임에 대하여 말하자면, 모퉁이부(corner부)에 홈(20)을 설치하지 않는 것으로, 홈(20)이 도절된 탭 표면에서 접착제(5)를 통하여 탭(4)을 지지할 수 있으므로, 탑재하는 칩 사이즈 제한을 없게 할 수 있고, 범용성이 높은 리드프레임이 된다.
홈(20)이 도절된 코너부는 와이어가 넓어지지 않는 영역이며, 접착제(5)의 수지성분이 탭 현수리드(6) 방향에 스며나와도 지장이 없는 영역이다.
본 실시형태 2에서는, 홈(20)의 패턴은 도 19에 특정되는 것이 아니다. 즉, 본 실시형태 2에서는 코너부에 홈(20)을 설치하지 않은 구조로 했지만, 몇개의 홈(20)은 소정의 코너까지 연장시켜, 몇개의 홈(20)은 소정의 코너부까지 연장하지 않도록 하고, 안정하게 칩을 탑재하도록 해도 된다. 또, 각 와이어가 접속되는 개 소에 대응하여 홈(20)을 배치하여 브리드 현상을 방지하도록 해도 된다.
(실시형태 3)
도 20은 본 발명의 다른 실시형태(실시형태 3)인 논리드형 반도체 장치의 모식적 단면도이다.
본 실시형태 3의 반도체 장치(1)는, 탭(4) 외주부(外周部)의 와이어 접속영역을 제외하여 탑재하는 칩(3)의 칩 사이즈보다도 큰 바닥(bottom)이 평탄하게 되는 홈(50)을 설치한 구성이다. 이 예에서는, 칩(3)이 홈(50)의 평탄한 바닥에 접착제(5)로 고정되므로, 홈(50)의 깊이와, 접착제(5)의 두께를 선택하면, 칩(3)의 저면이 탭 표면의 높이를 넘어 홈(50)의 바닥측에 들어가게 되며, 반도체 장치(1)의 높이(h)를 실시형태 1의 반도체 장치(1)인 경우의 높이(H)에 비해 낮게 할 수 있다.
따라서, 본 실시형태 3의 반도체 장치(1)는 실장높이를 낮게 할 수 있다. 이 결과, 이 반도체 장치(1)를 조립하는, 고주파 반도체 장치, 디지털 카메라 및 디스크 제품의 콘트롤러 및 모듈 등의 박형화를 달성할 수 있다.
Ag페이스트로 이루어지는 접착제(5)의 두께는, 예컨대, 20~30㎛ 정도로 두껍게 했을 경우에는, 완충재로서의 역할을 다하고, 열팽창계수차에 의해 발생하는 응력의 완화효과가 있다.
또, 칩(3)을 홈(50)의 바닥에 안정하게 고정하기 위해, 접착제로 대신하여 두께가 일정한 시트(양면 접착시트 등)를 사용해도 된다.
(실시형태 4)
도 21 내지 도 23은 본 발명의 다른 실시형태(실시형태 4)인 논리드형 반도체 장치에 관한 도면이다. 도 21은 일부를 잘라낸 반도체 장치의 평면도, 도 22는 도 21의 E-E선에 따른 확대단면도이다.
본 실시형태 4의 반도체 장치(1)는, 실시형태 1의 반도체 장치(1)에서의 홈(홈(20))에 대신하여 탭(4)을 관통하는 슬릿(장홀)(60)으로 한 것이다.
슬릿(60)은 관통홀이므로, 사각형의 반도체 칩(3)(반도체 소자 고정영역)의 모든 둘레를 둘러싸도록 배치하는 것은, 반도체 소자 고정영역이 지지할 수 없게 되므로 할 수 없다. 따라서, 본 실시형태 4에서는, 사각형의 반도체 소자 고정영역(반도체 칩(3))의 각 변에 따라 연장하는 똑바로 슬릿(60)을 각각 독립하여 설치하도록 하고 있다.
또, 탭(4)은 탭 이면(22)의 주위가 할프에칭(half etching), 또는 코이닝(coning)되어 단부(段付) 모양으로 얇아지며, 일부의 탭 이면(22)이 패키지(2)에서 노출하는 구조로 되어 있다. 즉, 도 21 및 도 22에 나타내는 바와 같이 탭(4)의 중앙부분만이 패키지(2)의 이면(12)에 노출하고, 그 주변부분은 패키지(2)내에 매몰한다. 상기 노출부분은, 종(g), 횡(n)이 되는 치수를 가지고 있다. 이 치수는 자유롭게 설정가능한 것은 물론이다. 또한, 슬릿(60)은 탭(4)의 얇은 부분에 설치되어 있다.
이것 이외의 부분은 도면에서 도금막 등을 생략하고 있음이 실시형태 1의 반도체 장치(1)와 동일하며, 그 제조방법도 실시형태 1과 동일하다.
여기서, 특히 한정되는 것은 아니지만, 본 실시형태 3의 반도체 장치(1)의 도 21에 나타내는 치수의 일예를 나타낸다. 반도체 장치(1)는 평면적으로 보아 패키지(2)나 탭(4)은 정방형이다. 한 면 리드(7)의 선단에서 반대면 리드(7)의 선단까지의 길이(a)는 6.20㎜, 패키지(2)의 외형치수(b)는 6.00㎜, 탭(4) 한 변의 길이(c)는 4.60㎜, 슬릿(60)의 길이는 3.40㎜, 슬릿(60)의 폭은 0.20㎜로 리드(7)나 탭 현수리드(6)의 폭과 같다. 또, 슬릿(60)의 외연(外緣)에서 탭(4)의 d연까지의 거리(f)는 0.30㎜이다.
본 실시형태 4의 반도체 장치(1)는, 실시형태 1의 반도체 장치(1)에서의 반도체 소자 고정영역과 와이어 접속영역과의 사이에 설치하는 홈(20)을, 탭(4)을 관통하는 슬릿(60)으로 바꾼 구성이다. 따라서, 홈(20)을 설치한 경우와 동일한 작용에 따른 효과를 가질 수 있다.
즉, 본 실시형태(4)에 의하면, (a)다운본드의 와이어 길이를 짧게 할 수 있다. 따라서, 고주파 장치에서는 회로의 그라운드 전위의 안정화가 도모된다.
(b) 슬릿(60)에 의해 와이어 접속영역에서의 접착제(5)에 기인하는 오염을 방지할 수 있고, 다운본드 접속의 신뢰성을 높일 수 있다.
(c) 슬릿(60)을 설치함으로써 접착제(5)의 수지성분이 스며나온 길이를 작게 할 수 있고, 탭(4)과 수지와의 박리를 일어나기 어렵게 할 수 있으며, 패키지(2)의 내습성을 높일 수 있다.
(d) 탭 표면의 면적이 탭 이면의 면적보다도 커지는 구조가 되므로, 탭(4)이 수지내에 침입, 탭(4)이 패키지(2)에서 박리하기 어려워진다.
(e) 탭 표면에 돌기부가 없으므로, 와이어 루프를 낮게 또한 작게 할 수 있 고, 패키지(2)의 박형화 및 소형화를 실현할 수 있다.
(f) 리드(7)에는 홈(27)이 설치되어 있으므로, 리드(7)가 수지에서 박리하기 어렵게 됨과 동시에, 리드(7)를 전하여 수분의 침입경로를 길게 할 수 있고, 리드(7)에 접속되는 와이어(25)의 수분에 의한 부식을 방지할 수 있다.
(g) 와이어(25)는 Ag도금막상에 고정되므로, 와이어(25) 접속강도의 향상을 도모할 수 있다.
(h) 와이어 접속부분의 박리억제, 탭(4)과 수지와의 박리방지에 의해, 반도체 장치의 제조수율 향상 및 제조비용의 저감을 달성할 수 있다.
또, 본 실시형태 4의 반도체 장치(1)에서는, 반도체 소자 고정영역과 와이어 접속영역과의 사이에 슬릿(60)을 설치하므로, 탭(4)의 각 변에 따른 와이어 접속영역은 그 양단부분을 슬릿(60)의 단(端)에서 벗어난 탭 부분에서 지지되는 것이 된다. 따라서, 슬릿(60)에 직교하는 방향에 수지로 구성되는 패키지(2)와, 금속으로 구성되는 탭(4)의 열팽창계수차에 기인하는 열응력(열왜곡)이 발생했을 경우, 슬릿(60)에 따라 연장하는 와이어 접속영역은 슬릿(60)에 직교하는 방향에서는 수지와 동시에 움직일 수 있으므로, 와이어(25)가 탭(4)의 와이어 접속영역에서 박리하기 어려워지며, 와이어 본딩의 신뢰성이 높아진다.
또, 본 실시형태 4의 반도체 장치(1)에서는, 반도체 소자 고정영역과 와이어 접속영역과의 사이에 탭(4)을 관통하는 슬릿(60)을 설치하고 있음과 동시에, 이 슬릿(60)이 설치되는 탭(4) 부분은 얇게 형성되며, 또한 이 얇은 부분은 패키지(2)에서 내부에 위치하고 있다. 따라서, 패키지(2)를 구성하는 수지에 의해 슬릿(60)의 외측에 위치하는 와이어 접속영역을 갖는 탭 부분은 상하 좌우 모든 둘레를 수지로 둘러싸기 때문에, 수지와 탭(4)과의 접착력이 커지며, 탭(4)이 패키지(2)에서 박리하기 어려워진다.
또, 본 실시형태 4의 반도체 장치(1)에서는, 탭(4)을 가공하여, 탭(4)의 이면을 패키지(2)의 이면(12)에 노출하는 부분과, 패키지(2)내에 매몰하는 부분을 갖는 구성으로 하고 있다. 따라서, 이 패키지(2)내에 매몰하는 부분에 대응하는 실장기판에서 배선설계가 가능하게 된다.
즉, 도 23은 본 실시형태 4의 논리드형 반도체 장치의 실장기판에서의 탭의 전유면적 등을 타나내는 모식적 평면도이다. 도 23에 나타내는 바와 같이, 실장기판(30) 반도체 장치 고정영역에는 반도체 장치(1) 패키지(2)의 이면(12)에 노출하는 리드(7)의 실장면(14)에 대응하여 랜드(31)가 배치되어 있다. 랜드는 사각형의 각 변에 따라 배열되므로, 랜드열의 내측은 사각형 영역이 된다. 또, 이 사각형 영역의 중앙에는, 상기 탭(4)의 탭 이면(22)과 접속되는 랜드(31a)가 설치되어 있다. 랜드(31a)는 탭 이면(22)과 랜드(31a)를 도전성의 접합재(32)로 확실하게 접속시키므로, 탭 이면(22)의 치수(종(g), 횡(n))보다도 조금 크게 되어 있다. 이 탭 이면(22)은 랜드(31a)와 랜드(31)가 단락을 일으키지 않기 위한 치수(t)를 확보하는 것을 조건으로 하여 그 크기를 자유롭게 선택할 수 있는 것이다. 도 23에서 펀칭을 행한 사각형 영역이, 탭(4)의 탭 이면(22)을 최대로 노출시킬 때의 크기이며, 랜드(31a) 최대의 크기이다.
따라서, 탭(4)의 탭 이면(22)을 종(g), 횡(n)으로 한 경우, 도 23의 패키지 를 행한 사각형 프레임영역(p)은 절연성의 수지로 형성되는 패키지(2)의 이면(12)이 점유하는 영역이 된다. 이 결과, 실장기판(30)의 이 사각형 프레임영역(p)에는 배선(33)이나 스루홀(34)을 배치할 수 있고, 실장기판(30) 배선의 레이아웃 설계의 자유도가 높아진다.
도 24는 본 실시형태 4의 변형예인 논리드형 반도체 장치의 일부를 잘라낸 평면도이다. 이 변형예에서는, 반도체 소자 고정영역과 탭(4)의 각 변에 따른 와이어 접속영역과의 사이에 일렬로 단속적으로 복수의 슬릿(60)을 배치한 예이다. 본 변형예에서는 단속적으로 2개의 슬릿(60)을 일렬로 배치한 것이다. 이와 같이, 슬릿(60)을 단속적으로 배치함으로써 탭(4)의 변에 따른 와이어 접속영역의 슬릿(60)에 직교하는 방향의 강성(剛性)이 실시형태 4의 긴 1개의 경우와 비교하여 높아지는 효과가 있다.
(실시형태 5)
도 25는 본 발명의 다른 실시형태(실시형태 5)인 논리드형 반도체 장치의 일부를 잘라낸 평면도이다. 본 실시형태 5는 실시형태 4의 반도체 장치(1)에서, 슬릿(60)의 양단부분에 슬릿(60)에서 탭(4)의 외주(外周)로 향하는 슬릿(61)을 설치하고 있다. 이 슬릿(61)은 탭(4)을 관통하는 구조가 된다. 따라서, 이 슬릿(61)의 선단은 탭(4)의 연(緣)에 도달하면 와이어 접속영역이 지지되지 않게 되므로, 슬릿(61)의 선단은 탭(4)의 연에 도달하지 않는 구조가 된다.
이 구조에서는, 탭(4)의 각 변에 따른 와이어 접속영역이, 탭(4)과 수지(패키지(2))의 열팽창계수차에 기인하는 열왜곡이 슬릿(61)에서 분단되는 구성이 되 고, 와이어 접속영역에 접속되는 와이어(25)가 슬릿(61) 사이의 수지와 동시에 이동가능하게 되며, 와이어(25)가 와이어 접속영역에서 박리하기 어려워진다. 이 슬릿(61)은 슬릿(60)의 연장방향에서의 열왜곡을 완화하고, 슬릿(60)에 의한 효과보다도 효과는 낮아지지만, 슬릿(60)의 슬릿(60)에 직교하는 방향의 열왜곡 완화효과와 비슷한 효과를 갖는 것으로 된다.
도 26은 본 실시형태 5의 변형예인 논리드형 반도체 장치를 나타내는 일부를 잘라낸 평면도이다. 이 변형예에서는 탭(4)의 각 변에 따라 복수(2개)의 슬릿(60)을 일렬로 배치함과 동시에, 이들 각 슬릿(60)의 양단에 상기 슬릿(61)을 배치한 예이다. 이 변형예에 의하면, 슬릿(61)이 복수배치되므로, 상술의 열왜곡의 완화효과는 더욱 높아지는 것이다.
본 실시형태 5에서는, 슬릿(60)과 슬릿(60)에서 연장하는 슬릿(61)에 의해 일부의 상기 와이어 접속영역이 둘러싸여지는 구성이 된다. 따라서, 이와 같은 구성에서는, 똑바로 연장하는 슬릿(60) 양단의 외측의 탭(4) 표면의 반도체 칩(3)을 탭(4)에 고정하기 위한 접착제(5)(paste재)가 우회하여 와이어 접속영역에 흘러들어가는 것을 방지하는 역할도 기대할 수 있다. 이 결과, 와이어 접속영역에 접속하는 와이어(25)의 본딩성이 양호하게 되며, 반도체 장치(1)의 신뢰성도 높아진다.
또한, 상술의 열왜곡 완화효과를 얻기 위해, 탭(4)의 외주연에서 내측으로 향하여 슬릿(1)을 1개 내지 복수개 설치해도 된다.
(실시형태 6)
도 27은 본 발명의 다른 실시형태(실시형태 6)인 논리드형 반도체 장치에서 의 탭의 일부를 나타내는 사시도이다. 본 실시형태 6에서는 탭(4)의 각 변에 따라 설치되는 반도체 소자 고정영역과 와이어 접속영역 사이의 슬릿(60)의 양단에 상기 슬릿(61)으로 바꾸어 바닥의 어떤 홈(70)을 설치하는 예이다. 즉, 슬릿(60) 탭(4)의 외주로 향하여 홈(70)이 1개 내지 복수개 설치한 예이다.
이 예에서는 홈(70)은 바닥이 존재하므로, 슬릿과는 다르며, 탭(4)의 연(緣)까지 도달해도 와이어 접속영역의 지지를 할 수 있으므로 특히 문제는 없다.
본 실시형태 6에서도 탭(4)을 관통하는 슬릿의 경우보다도 효과는 낮지만, 미시적으로 보면, 홈(70)의 존재에 의해 탭(4)의 표층부분은, 홈(70)의 존재에 의해 탭(4)의 각 변에 따른 와이어 접속영역이, 탭(4)과 수지(패키지(2))의 열팽창계수차에 기인하는 열왜곡이 분단되는 구성이 되며, 와이어 접속영역에 접속되는 와이어(25)가 홈(70) 사이의 수지와 동시에 이동가능하게 되고, 와이어(25)가 와이어 접속영역에서 박리하기 어려워진다.
본 실시형태 6에서는, 슬릿(60)과 슬릿(60)에서 연장하는 홈(70)에 의해 일부의 상기 와이어 접속영역이 둘러싸여지는 구성이 된다. 따라서, 이와 같은 구성에서는, 곧바로 연장하는 슬릿(60) 양단의 외측의 탭(4) 표면을 반도체 칩(3)을 탭(4)에 고정하기 위한 접착제(5)(paste재)가 우회하여 와이어 접속영역에 흘러들어가는 것을 방지하는 역할도 기대할 수 있다. 이 결과, 와이어 접속영역에 접속하는 와이어(25)의 본딩성이 양호해지며, 반도체 장치(1)의 신뢰성도 높아진다. 또, 상술과 같이 상기 슬릿(60)에서 연장하는 홈(70)을 탭(4)의 연(緣)까지 도달시켜도 도 27에 나타내는 구조와 동일의 효과를 얻을 수 있다.
또한, 상술의 열왜곡 완화효과를 얻기 위해, 탭(4)의 외주연에서 내측으로 향하여 홈을 1개 내지 복수개 설치해도 된다.
이상 본 발명에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 사용가능한 것을 말할 필요도 없다.
상기 실시형태에서는 QFN형의 반도체 장치의 제조에 본 발명을 적용한 예에 대하여 설명했지만, 예컨대 SON형 반도체 장치의 제조에 대해서도 본 발명을 동일하게 적용할 수 있고, 동일의 효과를 가질 수 있다. 또한, 본 발명은 논리드형 반도체 장치에 한정되는 것은 아니며, 다른 구조의 반도체 장치에도 동일하게 적용할 수 있고, 동일의 효과를 가질 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다. 본 발명은, 여기에 기재하는 모든 효과를 달성하는 구성으로 한정하는 것은 물론 아니며, 여기에 기재하는 효과의 일부를 달성하는 구성도 본 발명의 구성으로서 포함하는 것은 물론이다.
(1) 와이어 접속의 신뢰성이 높은 반도체 장치 및 논리드형 반도체 장치를 제공할 수 있다.
(2) 다운본드 접합부의 신뢰성이 높은 반도체 장치 및 논리드형 반도체 장치를 제공할 수 있다.
(3) 다운본드 접합부의 신뢰성이 높은 반도체 장치 및 논리드형 반도체 장치 를 제공할 수 있다.
(4) 반도체 소자를 탑재하는 탭과, 패키지를 구성하는 수지와의 밀착성이 높은 반도체 장치 및 논리드형 반도체 장치를 제공할 수 있다.
(5) 탭 표면과 패키지를 구성하는 수지와의 박리를 방지할 수 있는 반도체 장치 및 논리드형 반도체 장치를 제공할 수 있다.
(6) 탭의 중앙부분을 패키지에서 노출시켜 주위를 패키지내에 위치시키는 반도체 장치 구조로 함으로써, 이 반도체 장치를 실장하는 실장기판에서의 배선설계의 자유도가 향상한다.

Claims (95)

  1. 절연성수지로 이루어지는 밀봉체와,
    상기 밀봉체의 실장면에 이면을 노출하고 있고, 상기 이면과 반대측의 표면에 반도체 소자 고정영역과, 와이어 접속영역을 가지고 있는 탭과,
    상기 밀봉체의 실장면에 노출하고 있고, 상기 탭에 이어지는 탭 현수리드와,
    상기 밀봉체의 실장면에 이면을 노출하는 복수의 리드와,
    상기 밀봉체 내에 위치하며, 상기 탭의 표면에 접착제를 통하여, 이면이 상기 탭의 표면에 대향하도록, 상기 반도체 소자 고정영역상에 고정되는 반도체 소자와,
    상기 반도체 소자의 주면(主面)상에 형성된 복수의 전극과,
    상기 복수의 전극과 상기 리드의 표면을 전기적으로 접속하는 도전성의 와이어와,
    상기 반도체 소자의 전극과 상기 탭의 와이어 접속영역을 전기적으로 접속하는 도전성의 와이어를 갖는 반도체 장치로서,
    상기 탭은 그 외주연(外周緣)이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 상기 반도체 소자보다도 크게 되며,
    상기 반도체 소자 고정영역과, 상기 와이어 접속영역과의 사이의 상기 탭 표면에는 홈이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 홈은 상기 반도체 소자 고정영역의 모든 둘레를 둘러싸고 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 접착제는 상기 탭의 와이어 접속영역에는 접착되지 않는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 탭의 와이어 접속영역 및 리드의 표면에는 도금막이 선택적으로 형성되고, 상기 도금막상에 상기 와이어가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 탭 표면의 면적이 상기 탭 이면의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 탭은 그 단면이 역사다리꼴로 되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 접착제는, 상기 홈의 내부에도 접착하고 있고, 상기 반도체 소자는 상기 반도체 소자 고정영역보다도 크고, 상기 홈상에도 상기 접착제를 통하여 고정되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 홈은 상기 와이어가 접속되는 영역에 대응하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 탭은 사각형이며, 상기 홈은 상기 탭의 4개 모퉁이에는 설치되지 않고, 상기 사각형의 각 변을 따라 서로 독립하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 탭은 사각형이며, 상기 홈은 상기 사각형의 각 변에 따라 서로 독립하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 리드에는 홈이 설치되며, 상기 와이어는, 상기 리드 표면상의 상기 홈 보다도 상기 반도체 소자에 가까운 부분에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 홈은 프레스 가공에 의해 형성된 홈인 것을 특징으로 하는 반도체 장치.
  13. 절연성수지로 이루어지는 밀봉체와,
    상기 밀봉체의 실장면에 이면을 노출하고 있고, 상기 이면과 반대측의 표면에 반도체 소자 고정영역과, 와이어 접속영역을 가지고 있는 탭과,
    상기 밀봉체의 실장면에 노출하고 있고, 상기 탭에 이어지는 탭 현수리드와,
    상기 밀봉체의 실장면에 이면을 노출하는 복수의 리드와,
    상기 밀봉체 내에 위치하고, 상기 탭의 표면에 접착제를 통하여, 이면이 상기 탭의 표면에 대향하도록, 상기 반도체 소자 고정영역상에 고정되는 반도체 소자와,
    상기 반도체 소자의 주면상에 형성된 복수의 전극과,
    상기 복수의 전극과 상기 리드의 표면을 전기적으로 접속하는 도전성의 와이어와,
    상기 반도체 소자의 전극과 상기 탭의 와이어 접속영역을 전기적으로 접속하는 도전성의 와이어를 갖는 반도체 장치로서,
    상기 탭은 반도체 소자보다도 크게 되며,
    상기 탭의 와이어 접속영역 및 리드의 표면에는 도금막이 선택적으로 형성되고, 상기 도금막상에 상기 와이어가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 절연성수지로 이루어지는 밀봉체와,
    상기 밀봉체의 실장면에 이면을 노출하고 있고, 상기 이면과 반대측의 표면에 반도체 소자 고정영역과, 와이어 접속영역을 가지고 있는 탭과,
    상기 밀봉체의 실장면에 노출하고 있고, 상기 탭에 이어지는 탭 현수리드와,
    상기 밀봉체의 실장면에 이면을 노출하는 복수의 리드와,
    상기 밀봉체 내에 위치하고, 상기 탭의 표면에 접착제를 통하여, 이면이 상기 탭의 표면에 대향하도록, 상기 반도체 소자 고정영역상에 고정되는 반도체 소자와,
    상기 반도체 소자의 주면(主面)상에 형성된 복수의 전극과,
    상기 복수의 전극과 상기 리드의 표면을 전기적으로 접속하는 도전성의 와이와,
    상기 반도체 소자의 전극과 상기 탭의 와이어 접속영역을 전기적으로 접속하는 도전성의 와이어를 갖는 반도체 장치로서,
    상기 탭은 상기 반도체 소자보다도 크게 되며,
    상기 리드에는 홈이 설치되며, 상기 와이어는, 상기 리드 표면상의 상기 홈 보다도 상기 반도체 소자에 가까운 부분에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  15. 반도체 소자와,
    상기 반도체 소자가 그 한 면에 고정되는 탭과,
    상기 탭의 주연(周緣)에 내단(內端)을 근접시켜 서로 독립하여 형성된 복수의 리드와,
    상기 반도체 소자의 전극과 상기 리드의 내단부분을 전기적으로 접속하는 와이어와,
    상기 반도체 소자의 전극과 상기 탭을 전기적으로 접속하는 와이어와,
    상기 반도체 소자, 상기 탭, 상기 와이어 및 상기 리드의 내단측을 덮는 절연성수지로 이루어지는 밀봉체를 갖는 반도체 장치로서,
    상기 탭은 그 외주연(外周緣)이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 상기 반도체 소자보다도 크게 되며,
    상기 반도체 소자가 고정되는 반도체 소자 고정영역과, 상기 와이어가 접속되는 와이어 접속영역과의 사이의 상기 탭 표면에는 홈이 설치되며,
    상기 와이어를 접속하는 탭 및 리드의 표면영역에는 도금막이 선택적으로 형성되고, 상기 도금막상에 상기 와이어가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 홈은 상기 반도체 소자 고정영역의 모든 둘레를 둘러싸고 있는 것을 특징으로 하는 반도체 장치.
  17. 제 15항에 있어서,
    상기 홈의 외측에는 상기 접착제가 존재하고 있지 않는 것을 특징으로 하는 반도체 장치.
  18. 제 15항에 있어서,
    상기 탭의 상기 반도체 소자를 고정하는 탭 표면의 면적이 상기 탭 이면의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  19. 제 15항에 있어서,
    상기 탭은 그 단면이 역사다리꼴로 되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제 1항 또는 제 19항에 있어서,
    상기 반도체 소자 고정영역은 상기 반도체 소자보다도 작은 것을 특징으로 하는 반도체 장치.
  21. 제 15항에 있어서,
    상기 홈은 상기 와이어가 접속되는 영역에 대응하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제 15항에 있어서,
    상기 탭은 사각형이며, 상기 홈은 상기 탭의 4개 모퉁이에는 설치되지 않고, 상기 사각형의 각 변을 따라 서로 독립하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제 15항에 있어서,
    상기 탭은 사각형이며, 상기 홈은 상기 사각형의 각 변에 따라 서로 독립하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제 15항에 있어서,
    상기 리드에는 홈이 설치되며, 상기 홈 외측의 리드 선단측에 상기 와이어가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제 15항에 있어서,
    상기 홈은 프레스 가공에 의해 형성된 홈인 것을 특징으로 하는 반도체 장치.
  26. 절연성수지로 이루어지는 밀봉체와,
    상기 밀봉체의 실장면에 이면을 노출하고 있고, 상기 이면과 반대측의 표면에 반도체 소자 고정영역과, 와이어 접속영역을 가지고 있는 탭과,
    상기 밀봉체의 실장면에 노출하고 있고, 상기 탭에 이어지는 탭 현수리드와,
    상기 밀봉체의 실장면에 노출하는 복수의 리드와,
    상기 밀봉체 내에 위치하고, 상기 탭의 표면에 접착제를 통하여, 이면이 상기 탭의 표면에 대향하도록, 상기 반도체 소자 고정영역상에 고정되는 반도체 소자와,
    상기 반도체 소자의 주면(主面)상에 형성된 복수의 전극과,
    상기 복수의 전극과 상기 리드의 표면을 전기적으로 접속하는 도전성의 와이어와,
    상기 반도체 소자의 전극과 상기 탭의 와이어 접속영역을 전기적으로 접속하는 도전성의 와이어를 갖는 반도체 장치로서,
    상기 탭은 그 외주연이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 상기 반도체 소자보다도 크게 되며,
    상기 탭의 표면에는 상기 반도체 소자보다도 큰 홈(recess)이 설치되고,
    상기 반도체 소자 고정영역은, 상기 홈 중에 위치하고 있으며,
    상기 반도체 소자는 상기 홈의 바닥에 접착제를 통하여 고정되어 있는 것을 특징으로 하는 반도체 장치.
  27. 제 26항에 있어서,
    상기 탭의 와이어 접속영역 및 리드의 표면에는 도금막이 선택적으로 형성되고, 상기 도금막상에 상기 와이어가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제 26항에 있어서,
    상기 탭의 상기 반도체 소자를 고정하는 측의 탭 표면의 면적이 상기 탭 이면의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  29. 제 28항에 있어서,
    상기 탭은 그 단면이 역사다리꼴로 되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제 26항에 있어서,
    상기 리드에는 홈이 설치되며, 상기 와이어는, 상기 리드 표면상의 상기 홈보다도 상기 반도체 소자에 가까운 부분에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  31. 제1항, 제13항, 제14항, 제26항 중 어느 한 항에 있어서,
    상기 탭, 탭 현수리드 및 복수의 리드는 금속으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  32. 제 1항, 13항, 14항, 26항 중 어느 한 항에 있어서,
    상기 탭, 탭 현수리드 및 복수의 리드는 같은 금속재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  33. 제 1항, 13항, 14항, 26항 중 어느 한 항에 있어서,
    상기 복수의 리드는 상기 탭의 주위에 배치되어 있고, 상기 리드와 탭의 사이는 상기 밀봉체로 충전되어 있는 것을 특징으로 하는 반도체 장치.
  34. 제 1항에 있어서,
    상기 탭의 와이어 접속영역은 복수의 와이어를 통하여, 상기 반도체 소자의 전원전위용 복수의 전극과 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 장치.
  35. 제 1항에 있어서,
    상기 홈은, 상기 와이어 접속영역의 모든 둘레를 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  36. (a) 복수의 리드부분과, 반도체 소자 고정영역 및 와이어 접속영역을 갖는 탭과, 상기 탭에 이어지는 복수의 탭 현수리드와, 상기 반도체 소자 고정영역과 와이어 접속영역과의 사이에 형성된 홈부와, 상기 복수의 리드 및 상기 복수의 탭 현수 리드를 연결하는 프레임부를 갖는 리드프레임을 준비하는 공정과,
    (b) 상기 반도체 소자 고정영역상에, 접착제를 통하여 반도체 소자를 탑재하는 공정과,
    (c) 상기 반도체 소자와 상기 복수의 리드부분 및 상기 반도체 소자와 상기 와이어 접속영역을 본딩 와이어를 통하여 전기적으로 접속하는 공정과,
    (d) 상기 반도체 소자, 본딩 와이어를 밀봉하고, 또한 상기 탭, 복수의 탭 현수리드, 복수의 리드부분의 이면이 실장면측에 노출하도록 상기 탭, 복수의 탭 현수리드, 복수의 리드의 일부를 덮는 수지밀봉체를 형성하는 공정과,
    (e) 상기 프레임부에서 복수의 리드부분 및 탭 현수리드를 분리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  37. 제 36항에 있어서,
    (f) 상기 수지밀봉체의 실장면측에 노출한 탭 및 복수의 리드부분의 각각과 대향하는 위치에 전극을 갖는 배선기판을 준비하는 공정과,
    (g) 상기 배선기판상의 전극과, 상기 탭 및 복수의 리드부분을 땜납 페이스트(paste)를 통하여 대향시키는 공정과,
    (h) 열처리를 행함으로써 땜납 페이스트를 용융하고, 상기 탭 및 복수의 리드부분과, 상기 배선기판상의 전극을 전기적으로 접속하는 공정을 더 갖는 것을 특 징으로 하는 반도체 장치의 제조방법.
  38. 제 37항에 있어서
    상기 탭과 대향하는 배선기판상의 전극은 전원전위 공급용의 전극인 것을 특징으로 하는 반도체 장치의 제조방법.
  39. 제 36항에 있어서,
    상기 (a)공정에서 준비된 리드프레임은, 상기 와이어 접속영역 및 상기 복수의 리드부분의 적어도 일부에 도금이 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  40. 절연성수지로 이루어지는 밀봉체와,
    상기 밀봉체의 실장면에 이면을 노출하고 있고, 상기 이면과 반대측의 표면에 반도체 소자 고정영역과, 와이어 접속영역을 가지고 있는 탭과,
    상기 밀봉체의 실장면에 노출하고 있고, 상기 탭에 이어지는 탭 현수리드와,
    상기 밀봉체의 실장면에 이면을 노출하는 복수의 리드와,
    상기 밀봉체 내에 위치하고, 상기 탭의 표면에 접착제를 통하여, 이면이 상기 탭의 표면에 대향하도록, 상기 반도체 소자 고정영역상에 고정되는 반도체 소자와,
    상기 반도체 소자의 주면상에 형성된 복수의 전극과,
    상기 복수의 전극과 상기 리드의 표면을 전기적으로 접속하는 도전성의 와이어와,
    상기 반도체 소자의 전극과 상기 탭의 와이어 접속영역을 전기적으로 접속하는 도전성의 와이어를 갖는 반도체 장치로서,
    상기 탭은 그 외주연(外周緣)이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 상기 반도체 소자보다도 크게 되며,
    상기 반도체 소자 고정영역과, 상기 와이어 접속영역과의 사이의 상기 탭 부분에는 상기 탭을 관통하는 슬릿(slit)이 부분적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  41. 제 40항에 있어서,
    상기 반도체 소자 고정영역은 사각형이 되며, 상기 슬릿은 상기 반도체 소자 고정영역의 변에 따라 1개 또는 단속적으로 일렬로 복수개 배치되어 있는 것을 특징으로 하는 반도체 장치.
  42. 제 41항에 있어서,
    상기 슬릿에서 상기 탭의 외주(外周)로 향하는 동시에 상기 탭의 연(緣)까지 도달하지 않는 슬릿이 1개 내지 복수개 설치되어 있는 것을 특징으로 하는 반도체 장치.
  43. 제 42항에 있어서,
    상기 슬릿 및 상기 슬릿에서 연장하는 1개 내지 복수개의 슬릿으로 일부의 상기 와이어 접속영역이 둘러싸여져 있는 것을 특징으로 하는 반도체 장치.
  44. 제 41항에 있어서,
    상기 슬릿에서 상기 탭의 외주로 향하여 홈이 1개 내지 복수개 설치되어 있는 것을 특징으로 하는 반도체 장치.
  45. 제 44항에 있어서,
    상기 슬릿 및 상기 슬릿에서 연장하는 1개 내지 복수개의 홈에 의해 일부의 상기 와이어 접속영역이 둘러싸여져 있는 것을 특징으로 하는 반도체 장치.
  46. 제 40항에 있어서,
    상기 접착제는 상기 탭의 와이어 접속영역에는 접착되지 않는 것을 특징으로 하는 반도체 장치.
  47. 제 40항에 있어서,
    상기 탭의 와이어 접속영역 및 리드의 표면에는 도금막이 선택적으로 형성되고, 상기 도금막상에 상기 와이어가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  48. 제 40항에 있어서,
    상기 탭 표면의 면적이 상기 탭 이면의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  49. 제 40항에 있어서,
    상기 탭은 사각형이며, 상기 슬릿은 상기 탭의 4개 모퉁이(corner)에는 설치되지 않고, 상기 사각형의 각 변을 따라 서로 독립하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  50. 제 40항에 있어서,
    상기 리드에는 홈이 설치되며, 상기 와이어, 상기 리드 표면상의 상기 홈보다도 상기 반도체 소자에 가까운 부분에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  51. 제 40항에 있어서,
    상기 탭, 탭 현수리드 및 복수의 리드는 같은 금속재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  52. 제 40항에 있어서,
    상기 복수의 리드는 상기 탭의 주위에 배치되어 있고, 상기 리드와 탭의 사이에는 상기 밀봉체로 충전되어 있는 것을 특징으로 하는 반도체 장치.
  53. 제 40항에 있어서,
    상기 탭의 와이어 접속영역은 복수의 와이어를 통하여, 상기 반도체 소자의 전원전위용의 복수의 전극과 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 장치.
  54. (a) 복수의 리드부분과, 반도체 소자 고정영역 및 와이어 접속영역을 갖는 탭과, 상기 탭에 이어지는 복수의 탭 현수리드와, 상기 반도체 소자 고정영역과 와이어 접속영역과의 사이에 형성된 슬릿 또는 슬릿과 이것에 연결되는 홈과, 상기 복수의 리드 및 상기 복수의 탭 현수리드를 연결하는 프레임부를 갖는 리드프레임을 준비하는 공정과,
    (b) 상기 반도체 소자 고정영역상에, 접착제를 통하여 반도체 소자를 탑재하는 공정과,
    (c) 상기 반도체 소자와 상기 복수의 리드부분 및 상기 반도체 소자와 상기 와이어 접속영역을 본딩 와이어를 통하여 전기적으로 접속하는 공정과,
    (d) 상기 반도체 소자, 본딩 와이어를 밀봉하고, 또한 상기 탭, 복수의 탭 현수리드, 복수의 리드부분의 이면이 실장면측에 노출하도록 상기 탭, 복수의 탭 현수리드, 복수의 리드의 일부를 덮는 수지밀봉체를 형성하는 공정과,
    (e) 상기 프레임부에서 복수의 리드부분 및 탭 현수리드를 분리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  55. 제 54항에 있어서,
    (f) 상기 수지밀봉체의 실장면측에 노출한 탭 및 복수의 리드부분의 각각과 대향하는 위치에 전극을 갖는 배선기판을 준비하는 공정과,
    (g) 상기 배선기판상의 전극과, 상기 탭 및 복수의 리드부분을 땜납 페이스트를 통하여 대향시키는 공정과,
    (h) 열처리를 행함으로써 땜납 페이스트를 용융하고, 상기 탭 및 복수의 리드부분과, 상기 배선기판상의 전극을 전기적으로 접속하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  56. 제 55항에 있어서,
    상기 탭과 대향하는 배선기판상의 전극은 전원전위 공급용의 전극인 것을 특징으로 하는 반도체 장치의 제조방법.
  57. 제 55항에 있어서,
    상기 (a)공정에서 준비된 리드프레임은, 상기 와이어 접속영역 및 상기 복수의 리드부분의 적어도 일부에 도금이 행해져 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  58. 절연성 수지로 이루어진 밀봉체와,
    상기 밀봉체의 실장면의 이면을 노출하고, 상기 이면과 반대쪽의 이면에 바도체 소자 고정영역과 와이어 접속영역을 갖는 탭과,
    상기 밀봉체의 실장면의 이면을 노출한 복수의 리드와,
    상기 밀봉체내에 위치하고, 상기 탭의 표면에 접착제를 사이에 두고, 상기 반도체 소자 고정영역위에 고정되는 반도체소자와,
    상기 반도체 소자의 주면위에 형성된 복수의 전극과,
    상기 리드의 표면에 선택적으로 형성된 제1 도금막과,
    상기 복수의 전극과 상기 리드의 표면을, 상기 제1도금막을 사이에 두고, 전기적으로 접속하는 도전성의 제1 와이어와,
    상기 탭의 와이어 접속영역에 형성된 제2 도금막과,
    상기 반도체 소자의 전극과 상기 탭의 와이어 접속영역을, 상기 제2 금속막을 사이에 두고, 전기적으로 접속하는 도전성의 제2 와이어를 갖는 반도체 장치에 있어,
    상기 탭은 그 외주연이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 상기 반도체 소자보다도 커지고,
    상기 탭의 표면의 면적은 이면의 면적보다 크고,
    상기 복수 리드의 이면은 상기 밀봉체의 실장면으로부터 돌출하고,
    상기 복수 리드의 이면에는 제1구가 형성되어,
    상기 반도체 소자 고정영역과, 상기 와이어 접속영역과의 사이에 상기 탭 표면에는 제2구가 설치되고,
    상기 제2구는 상기 접착제와 제2 도금막과의 사이에 위치하고 있는 것을 특징으로 하는 QFN구조 또는 SON구조의 반도체 장치.
  59. 제58항에 있어서,
    상기 제2구는 상기 반도체 소자 고정영역의 모든 둘레를 둘러싸고 있는 것을 특징으로 하는 반도체 장치.
  60. 제58항에 있어서,
    상기 접착제와 상기 탭의 와이어 접속영역에는 접착되지 않는 것을 특징으로 하는 반도체 장치.
  61. 제58항에 있어서,
    상기 탭은 그 단면이 역사다리꼴로 되어 있는 것을 특징으로 하는 반도체 장치.
  62. 제58항에 있어서,
    상기 탭의 평면형상은 사각형이며, 상기 제2구는 상기 탭의 4개 모퉁이에는 설치되지 않고, 상기 사각형의 각 변을 따라 서로 독립하여 선택적으로 설치되는 것을 특징으로 하는 반도체 장치.
  63. 제58항에 있어서,
    상기 탭의 평면형상은 사각형이며,
    상기 제2구와 상기 사각형의 각 변에 따라 서로 독립하여 선택적으로 설치되어진 것을 특징으로 하는 반도체 장치.
  64. 제58항에 있어서,
    상기 제1 및 제2구는 프레스가공에 의해 형성된 구인 것을 특징으로 하는 반도체 장치.
  65. 절연수지로 형성된 밀봉체와,
    이면이 상기 밀봉체의 실장면에 노출된 탭과,
    상기 탭은 상기 이면의 반대측 표면상에 반도체 소자 고정영역 및 와이어 접속 영역들을 가지고,
    상기 실부재의 실장면에 노출되고, 상기 탭에 이어지는 탭 현수리드들과,
    상기 밀봉체 내에 위치하며, 상기 탭의 표면에 접착제를 통하여, 이면이 상기 탭의 표면에 대향하도록, 상기 반도체 소자 고정영역상에 고정되는 반도체 소자와,
    상기 반도체 소자의 주면(主面)상에 형성된 복수의 전극들과,
    상기 복수의 전극들과 상기 리드의 표면을 서로 전기적으로 접속하는 도전성의 와이어들과,
    상기 반도체 소자의 전극들과 상기 탭의 와이어 접속영역들을 전기적으로 접속하는 도전성의 와이어들을 갖는 반도체 장치로서,
    상기 탭은 그 외주연(外周緣)이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 상기 반도체 소자보다도 크게 형성되며,
    상기 반도체 소자 고정영역과 상기 와이어 접속영역들과의 사이에 위치되도록 상기 탭 표면상에 홈이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  66. 제65항에 있어서,
    상기 홈은 상기 반도체 소자 고정영역의 전체 둘레를 둘러싸고 있는 것을 특징으로 하는 반도체 장치.
  67. 제 65항에 있어서,
    상기 접착제는 상기 탭의 와이어 접속영역들에는 접착되지 않는 것을 특징으로 하는 반도체 장치.
  68. 제 65항에 있어서,
    상기 탭의 와이어 접속영역들 및 리드들의 표면들에는 도금막이 선택적으로 형성되고, 상기 도금막상에 상기 와이어들이 접속되어 있는 것을 특징으로 하는 반도체 장치.
  69. 제 65항에 있어서,
    상기 탭 표면의 면적이 상기 탭 이면의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  70. 제 69항에 있어서,
    상기 탭은 그 단면이 역사다리꼴로 되어 있는 것을 특징으로 하는 반도체 장치.
  71. 제 65항에 있어서,
    상기 접착제는, 상기 홈의 내부에도 접착하고 있고, 상기 반도체 소자는 상기 반도체 소자 고정영역보다도 크고, 상기 홈상에도 상기 접착제를 통하여 고정되어 있는 것을 특징으로 하는 반도체 장치.
  72. 제 65항에 있어서,
    상기 홈은 상기 와이어들이 접속되는 영역에 대응하여 선택적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  73. 제 65항에 있어서,
    상기 탭은 사각형이며, 상기 홈은 상기 탭의 4개 모퉁이에는 설치되지 않고, 상기 사각형의 각 변을 따라 서로 독립하여 선택적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  74. 제 65항에 있어서,
    상기 탭은 사각형이며, 상기 홈은 상기 사각형의 각 변들을 따라서 서로 독립하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  75. 제 65항에 있어서,
    상기 리드들의 표면들에는 각각 홈들이 형성되며, 상기 와이어들은, 상기 리드들 표면들상에 형성된 상기 홈들에 대해 상기 반도체 소자에 가까운 위치들에 접속되는 것을 특징으로 하는 반도체 장치.
  76. 제 65항에 있어서,
    상기 홈들은 프레스 가공에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  77. 절연성수지로 형성되는 밀봉체와,
    상기 밀봉체의 실장면에 이면을 노출하고 있고, 상기 이면과 반대측의 표면상에, 반도체 소자 고정영역과 와이어 접속영역들을 가지고 있는 탭과,
    상기 밀봉체의 실장면에 노출하고 있고, 상기 탭에 이어지는 탭 현수리드들과,
    상기 밀봉체의 실장면에 이면을 노출하는 복수의 리드들과,
    상기 밀봉체 내에 위치하고, 접착제를 통하여 이면이 상기 탭의 표면에 대향하도록, 상기 탭의 표면상에서의 상기 반도체 소자 고정영역으로 고정되는 반도체 소자와,
    상기 반도체 소자의 주면상에 형성된 복수의 전극들과,
    상기 복수의 전극들과 상기 리드들의 표면들을 서로 전기적으로 접속하는 도전성의 와이어들과,
    상기 반도체 소자의 전극들과 상기 탭의 와이어 접속영역들을 각각 전기적으로 접속하는 도전성의 와이어들을 갖는 반도체 장치로서,
    상기 탭은 그 외주연이 상기 반도체 소자의 외주연보다도 외측에 위치하도록 반도체 소자보다도 크게 되며,
    상기 탭을 관통하는 슬릿(Slit)이 상기 반도체 소자 고정 영역과 상기 와이어 접속 영역들 사이에 위치한 상기 탭 부분내에 부분적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  78. 제 77항에 있어서,
    상기 반도체 소자 고정영역은 사각형이 되며, 상기 슬릿은 상기 반도체 소자 고정영역의 변들을 따라 1개 또는 단속적으로 일렬로 복수개 형성되어 있는 것을 특징으로 하는 반도체 장치.
  79. 제 78항에 있어서,
    상기 슬릿은, 상기 슬릿으로부터 상기 탭의 외주(外周)로 향하는 동시에 상기 탭의 연(緣)까지 도달하지 않도록, 1개 내지 복수개 형성되어 있는 것을 특징으로 하는 반도체 장치.
  80. 제 79항에 있어서,
    상기 와이어 접속영역들은 상기 슬릿 및 상기 슬릿으로부터 연장된 1개 또는 복수개의 슬릿으로 부분적으로 둘러싸여져 있는 것을 특징으로 하는 반도체 장치.
  81. 제 78항에 있어서,
    1개 또는 복수개의 홈들이 상기 슬릿으로부터 상기 탭의 외주로 향하여 형성되어있는 것을 특징으로 하는 반도체 장치.
  82. 제 81항에 있어서,
    상기 와이어 접속영역들은 상기 슬릿 및 상기 슬릿으로부터 연장된 1개 내지 복수개의 홈들로 부분적으로 둘러싸여져 있는 것을 특징으로 하는 반도체 장치.
  83. 제 77항에 있어서,
    상기 접착제는 상기 탭의 와이어 접속영역들에는 접착되지 않는 것을 특징으로 하는 반도체 장치.
  84. 제 77항에 있어서,
    상기 탭의 와이어 접속영역 및 리드의 표면에는 도금막이 선택적으로 형성되고, 상기 도금막상에 상기 와이어가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  85. 제 77항에 있어서,
    상기 탭 표면의 면적이 상기 탭 이면의 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  86. 제 77항에 있어서,
    상기 탭은 사각형이며, 상기 슬릿은 상기 탭의 4개 모퉁이(corner)에는 설치되지 않고, 상기 사각형의 각 변을 따라 서로 독립하여 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  87. 제 77항에 있어서,
    상기 리드들 표면들에는 홈들이 설치되며, 상기 와이어들은 상기 리드들 표면들상에 형성된 상기 홈에 대해 상기 반도체 소자에 가까운 위치에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  88. 제 77항에 있어서,
    상기 탭, 탭 현수리드들 및 복수의 리드들은 같은 금속재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  89. 제 77항에 있어서,
    상기 복수의 리드들은 상기 탭의 주위에 배치되어 있고, 상기 리드와 탭의 사이의 공간은 상기 밀봉체로 채워져 있는 것을 특징으로 하는 반도체 장치.
  90. 제 77항에 있어서,
    상기 탭의 와이어 접속영역들은 복수의 와이어들를 통하여, 상기 반도체 소자의 전원공급전극용의 복수의 전극들에 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 장치.
  91. 절연성 수지로 형성된 밀봉체와,
    이면이 상기 밀봉체의 실장면에 노출되고, 상기 이면과 반대측의 표면에 반도체 칩 고정영역과 와이어 접속 영역들을 가지는 탭과,
    상기 탭에 이어지는 탭 현수리드들과,
    이면들이 상기 밀봉체의 실장면에 노출된 복수의 리드들과,
    상기 밀봉체내에 위치하며, 접착제를 통하여 그 이면이 상기 반도체 칩 고정 영역에 대향되도록 상기 반도체 칩 고정 영역상으로 고정되고, 그 주 표면상에 형성된 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 전극들과 리드들의 표면들을 전기적으로 접속하고, 상기 반도체 칩상의 전극들과 상기 탭상의 와이어 접속 영역들을 전기적으로 접속하는 도전성 와이어를 포함하는 반도체장치로서,
    상기 탭은 그 외주연이 상기 반도체 칩의 외주연보다도 외측에 위치하도록 상기 반도체 칩보다 더 크게 형성되고,
    상기 탭은 상기 반도체 칩 고정영역에 형성된 제1 측면들을 가지고, 상기 제1 측면들에 대향되고 상기 반도체칩 고정영역과 상기 와이어 접속 영역들사이에 형성된 제2 측면들을 가지는 것을 특징으로 하는 반도체 장치.
  92. 제91항에 있어서,
    상기 접착제는 상기 탭상의 와이어 접속영역에 접착되지 않는 것을 특징으로 하는 반도체 장치.
  93. 제91항에 있어서,
    상기 탭의 와이어 접속영역들 및 상기 리드들의 표면들상에 도금막이 선택적으로 형성되고, 상기 와이어들은 상기 도금막으로 접속되는 것을 특징으로 하는 반도체 장치.
  94. 제91항에 있어서,
    상기 탭은 사각형이며, 제1 측면들과 제2 측면들은 상기 사각형의 측면들을 따라 상호 독립적하여 선택적으로 형성되는 것을 특징으로 하는 반도체 장치.
  95. 제91항에 있어서,
    상기 탭 표면의 폭은 상기 탭의 이면의 폭보다 더 큰 것을 특징으로 하는 반도체 장치.
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