WO2011049128A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/485—Material
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/83444—Gold [Au] as principal constituent
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83455—Nickel [Ni] as principal constituent
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    • H01L2224/83948—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
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    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • solder balls in BGA Bit Grid Array
  • lead is used.
  • lead is used as an internal constituent material used inside the device, such as a bonding material between a semiconductor chip and a lead frame inside the package.
  • lead-free products with lead content below a certain ratio have been almost achieved through research on alternative materials.
  • lead-containing metals such as Pb-xSn-yAg (x and y are positive numbers) are used.
  • Bi easily reacts with metal elements such as Au, Ag, and Ni that are normally contained in the metal layer formed at the bonding portion of the semiconductor chip and the lead frame to the bonding material. Bi forms compounds with these metal elements or forms a eutectic composition. Therefore, if a metal element such as Au, Ag, or Ni is exposed on the outermost surface of the metal layer, when Bi is used as the bonding material, Bi comes into contact with the metal element, and Bi and the metal element The alloy layer (intermetallic compound) may be formed near the interface of the bonding material with the metal layer. Moreover, the bonding material may have a eutectic composition of Bi and the metal element as a whole.
  • the melting point of the eutectic composition of Bi and the above metal element is lower than the melting point of Bi alone.
  • the melting point of Bi alone is about 271 ° C.
  • the melting point of the eutectic composition of Bi and Au is about 241 ° C.
  • the melting point of the eutectic composition of Bi and Ag is about 262 ° C. is there. Therefore, the bonding material may be remelted during reflow (peak temperature is about 260 ° C.) when mounting the semiconductor device.
  • a semiconductor device capable of maintaining a high melting point of a layer and a method for manufacturing the same are provided.
  • a semiconductor device of the present invention includes a die pad having a surface made of Cu, a Cu layer forming a back surface, a semiconductor chip disposed to face the surface of the die pad, and the die pad.
  • the bonding layer for bonding the die pad and the semiconductor chip is made of the Cu alloy and Bi-based material not containing Pb, the bonding layer can be made lead-free. Further, the Bi-based material layer in the bonding layer is in contact with these alloy layers by being sandwiched by Cu alloy layers not containing Pb from both sides in the opposing direction of the die pad and the semiconductor chip.
  • the Bi-based material layer is in contact with the Cu alloy layer, Cu hardly reacts with Bi, so there is almost no risk of the melting point of the bonding layer being lowered or the temperature cycle resistance being lowered due to the contact between these layers. Absent. Further, even if a metal layer containing an inhibitory metal element such as Au, Ag, or Ni that may deteriorate the characteristics of the Bi-based material layer is formed on the die pad or the semiconductor chip, the Bi-based material is formed by the Cu alloy layer. Contact between the layer and the metal layer can be prevented. As a result, formation of an intermetallic compound of Bi and the inhibitory metal element and formation of a eutectic composition of Bi and the inhibitory metal element can be prevented. Therefore, the temperature cycle resistance of the bonding layer can be improved and the melting point of the bonding layer can be kept high.
  • the semiconductor device described above can be manufactured, for example, by the method for manufacturing a semiconductor device of the present invention. That is, the Cu layer is prepared through a step of preparing a semiconductor chip including a Cu layer on the back surface, and a bonding material containing a dissimilar metal not containing Cu and Pb and a Bi-based material on a die pad whose surface is made of Cu. And the bonding material can be manufactured by a method for manufacturing a semiconductor device, including a step of bonding the semiconductor chip and a step of heat-treating the die pad after bonding of the semiconductor chip.
  • the semiconductor chip is bonded to the die pad so that the Cu layer of the semiconductor chip and the bonding material are in contact with each other, and then the die pad is heat-treated.
  • each of Cu forming the Cu layer of the semiconductor chip and the surface of the die pad reacts with a dissimilar metal (metal not containing Cu and Pb) in the bonding material, and Cu is formed near the surface of the Cu layer and the die pad.
  • An alloy layer is formed.
  • components other than the dissimilar metal in the bonding material hardly react with Cu, they remain as Bi-based material layers sandwiched between these alloy layers.
  • the bonding layer In forming the bonding layer, components (Bi-based material and dissimilar metal) in the bonding material do not come into contact with metal elements other than Cu, and further, on both sides of the Bi-based material layer in the facing direction of the die pad and the semiconductor chip. An alloy layer is formed. Therefore, even if a metal layer containing an inhibitory metal element such as Au, Ag, or Ni is formed on the die pad or the semiconductor chip, contact between the Bi-based material layer and the inhibitory metal element can be prevented.
  • an inhibitory metal element such as Au, Ag, or Ni
  • At least one of the Cu alloy layers can be formed as a Cu—Sn alloy layer.
  • Zn is contained as a dissimilar metal in the bonding material
  • at least one of the Cu alloy layers can be formed as a Cu—Zn alloy layer.
  • Such Cu—Sn alloys and Cu—Zn alloys are not hard and brittle metals such as Bi—Au alloys and Bi—Ag alloys, but high strength metals. Therefore, the bonding strength between the semiconductor chip and the die pad and the bonding layer can be improved by these alloy layers.
  • the semiconductor chip includes a Si substrate having the Cu layer formed on the back surface side
  • a metal layer capable of ohmic contact with the Si semiconductor is formed between the Si substrate and the Cu layer. It is preferable. Thereby, the Cu layer and the Si substrate can be conducted through the metal layer. As a result, the Si substrate and the die pad can be electrically connected.
  • the semiconductor device of such an aspect is, for example, a metal layer capable of making ohmic contact with the Si semiconductor on the back surface of the Si substrate in the step of preparing the semiconductor chip of the semiconductor device manufacturing method of the present invention described above. It can manufacture by performing the process of forming, and the process of forming the said Cu layer on the said metal layer.
  • the die pad may constitute a lead frame in cooperation with leads arranged around the die pad. That is, the die pad may be a part of the lead frame.
  • the back surface of the lead frame is an exposed surface exposed from the resin package, and the surface of the lead frame is the resin package.
  • the die pad and / or the lead of the lead frame is formed by deforming the sealing surface by pressing a peripheral portion of the sealing surface from the sealing surface side.
  • it includes a deformed portion and a projecting portion formed on a side of the deformed portion and projecting from the side surface in the resin package.
  • the protruding portion protrudes from the side surface of the lead frame in the resin package that seals the side surface of the lead frame, and the protruding portion bites into the resin package. Therefore, when a force toward the package lower surface side (exposed surface side of the lead frame) is applied to the lead frame in the facing direction between the sealing surface (lead frame surface) and the exposed surface (back surface of the lead frame), the resin package The protruding part that bites into is caught. As a result, the lead frame can be prevented from coming off.
  • the entire sealing surface of the lead frame is not coplanar, and has a deformed portion at the peripheral edge. Therefore, depending on the shape of the deformed portion, when a force is applied to the lead frame in the lateral direction intersecting the opposing direction of the sealing surface and the exposed surface, the peripheral portion of the sealing surface has resistance to the lateral force. Become. As a result, the lateral displacement of the lead frame can be suppressed as compared with the case where the entire sealing surface of the lead frame is the same plane.
  • the deformable portion may be a recess formed by the sealing surface being recessed in the thickness direction of the lead frame.
  • the resin package since the recess is formed in the sealing surface, the resin package enters the recess, so that a part of the resin package is fitted in the recess. Therefore, when the lateral force is applied to the lead frame, the recess is caught on the resin package in the recess. As a result, the lateral displacement of the lead frame can be prevented.
  • the peripheral part of the said recessed part in the said sealing surface protrudes.
  • a part of the sealing surface is raised in the facing direction as the peripheral portion of the recess is raised. Therefore, when the lateral force is applied to the lead frame, the raised portion becomes a resistance against lateral displacement. As a result, the lateral displacement of the lead frame can be prevented more reliably.
  • a protrusion is formed in the recess.
  • the protrusion protrudes into the resin package in the recess.
  • the lead frame can be bitten into the resin package in the recess. Therefore, the fitting structure between the recess and the resin package can be complicated. As a result, the fitting strength of the resin package with respect to the recess can be improved.
  • the lead frame may be made of Cu.
  • the surface of the lead frame may be an uncoated surface that is not covered with a metal layer by a process such as plating or sputtering. That is, Cu constituting the lead frame may be exposed on the entire surface of the lead frame.
  • a die pad on which a semiconductor chip is mounted may have a laminated structure including a metal layer not containing Cu and a frame-side Cu layer, which are sequentially laminated toward the surface side.
  • the metal layer include an Ag layer, an Au layer, and a Ni layer.
  • the metal layer be exposed on the outermost surface of the lead.
  • the step of bonding the semiconductor chip may include bonding the semiconductor chip to the die pad of a lead frame including the die pad and a plurality of leads arranged around the die pad.
  • the process of carrying out may be included.
  • the semiconductor device manufacturing method of the present invention is executed prior to the step of bonding the semiconductor chip, and the peripheral portion of the surface is connected to the wire bonder from the die pad and / or the surface side of the lead of the lead frame.
  • the method may further include sealing the front surface side of the lead frame with a resin package so that the back surface of the lead frame is exposed after heat treatment of the frame.
  • the deformed portion and the protruding portion are formed by pressing the peripheral portion of the surface of the lead frame with the stamping tool. Therefore, even if the back surface of the lead frame (the surface that will be exposed from the resin package) is covered and it is difficult to etch from the back surface side, the protruding portion (prevention structure for preventing the lead frame) ) Can be reliably formed.
  • the lead frame is pressed by using a wire bonder capillary or a stamping tool that is attached to the wire bonder in place of the capillary, the lead frame can be easily and precisely deformed by focusing on the peripheral edge of the lead frame. it can.
  • an electrode pad may be formed on the surface of the semiconductor chip.
  • the electrode pad may be made of a metal material containing Al.
  • the metal layer formed between the Si substrate and the Cu layer may be an Au layer.
  • the thickness of the Si substrate may be 220 ⁇ m to 240 ⁇ m.
  • the lead frame is formed by a plating method. In that case, the thickness of the lead frame may be 10 ⁇ m to 50 ⁇ m.
  • the die pad may have a square shape in plan view, and the plurality of leads may be disposed so as to surround four sides of the die pad. That is, the semiconductor device of the present invention may be a semiconductor device to which QFN (Quad Flat Non-leaded) is applied. In this case, it is preferable that the die pad has a square shape larger than the semiconductor chip in plan view, and the peripheral portion of the sealing surface of the die pad surrounds the semiconductor chip.
  • QFN Quad Flat Non-leaded
  • the total thickness of the bonding layer which is the sum of the thickness of the Bi-based material layer and the thickness of the Cu alloy layer, may be 12 ⁇ m to 36 ⁇ m. Further, the thickness of the Bi-based material layer may be 10 ⁇ m to 30 ⁇ m.
  • the Cu alloy layer may have a thickness of 1 ⁇ m to 3 ⁇ m.
  • FIG. 1 is a schematic plan view of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor device according to the first embodiment of the present invention, showing a cross section taken along the line AA of FIG.
  • FIG. 3 is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • FIG. 4 is an enlarged view of a main part of a portion surrounded by a broken-line circle C in FIG.
  • FIG. 6B is a schematic cross-sectional view showing a step subsequent to FIG. 6A.
  • FIG. 6C is a schematic cross-sectional view showing a step subsequent to FIG. 6B.
  • FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6C.
  • FIG. 6E is a schematic cross-sectional view showing a step subsequent to FIG. 6D.
  • FIG. 6F is a schematic cross-sectional view showing a step subsequent to FIG. 6E.
  • FIG. 6G is a schematic cross-sectional view showing a step subsequent to FIG. 6F.
  • FIG. 7 is a view showing a first modification of the lead shown in FIG.
  • FIG. 8 is a view showing a second modification of the lead shown in FIG. FIG.
  • FIG. 9 is a diagram showing a third modification of the lead shown in FIG.
  • FIG. 10 is a view showing a fourth modification of the lead shown in FIG.
  • FIG. 11 is a diagram showing a modification of the arrangement of pin recesses shown in FIG.
  • FIG. 12 is a schematic plan view of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 13 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention, and shows a cross section taken along the line A′-A ′ of FIG.
  • FIG. 14 is a view showing a modification of the lead frame shown in FIG.
  • FIG. 15 is an enlarged view of a main part of a portion surrounded by a broken-line circle F in FIG.
  • FIG. 16 is an enlarged view of a main part of a portion surrounded by a broken-line circle G in FIG.
  • FIG. 1 is a schematic plan view of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor device according to the first embodiment of the present invention, showing a cross section taken along the line AA of FIG.
  • FIG. 3 is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • FIG. 4 is an enlarged view of a main part of a portion surrounded by a broken-line circle C in FIG.
  • FIG. 5 is an enlarged view of a main part of a portion surrounded by a broken-line circle D in FIG.
  • FIG. 1 shows a state where the resin package is removed.
  • the semiconductor device 1 is a semiconductor device to which QFN (Quad Flat Non-leaded) is applied.
  • the semiconductor device 1 includes a semiconductor chip 2 having a front surface 21 and a back surface 22, a die pad 3 on which the semiconductor chip 2 is mounted, a plurality of electrode leads 4 arranged around the die pad 3, and the semiconductor chip 2 and the electrode lead 4 And a resin package 6 for sealing them.
  • the semiconductor chip 2 includes a Si substrate 7 having a square shape in plan view (for example, a square of about 2.3 mm ⁇ 2.3 mm).
  • the thickness of the Si substrate 7 is, for example, 220 ⁇ m to 240 ⁇ m (preferably about 230 ⁇ m).
  • a multilayer wiring structure (not shown) is formed by laminating a plurality of wiring layers with an interlayer insulating film interposed therebetween.
  • the outermost surface of the multilayer wiring structure is a surface protective film (Not shown).
  • a plurality of pad openings 8 for exposing the uppermost wiring layer in the multilayer wiring structure are formed.
  • the pad openings 8 have a square shape in plan view, and the same number (4 in FIG. 1) is provided on each edge of the semiconductor chip 2.
  • the pad openings 8 are arranged at equal intervals along each side of the semiconductor chip 2. A part of the wiring layer is exposed from each pad opening 8 as an electrode pad 9 of the semiconductor chip 2.
  • the surface on which the pad opening 8 is formed forms the surface 21 of the semiconductor chip 2.
  • the uppermost wiring layer exposed as the electrode pad 9 is made of, for example, a metal material containing Al (aluminum), and specifically made of a metal material containing Al as a main component (for example, an Al—Cu alloy).
  • a back metal 10 is formed on the lower surface of the Si substrate 7 (the surface facing the die pad 3). The back metal 10 forms the back surface 22 of the semiconductor chip 2.
  • the back metal 10 has a three-layer structure in which an Au layer 11, a Ni layer 12, and a Cu layer 13 are laminated in this order from the Si substrate 7 side.
  • the Au layer 11 can make ohmic contact with the Si semiconductor and is in contact with the lower surface of the Si substrate 7.
  • the Ni layer 12 is formed closer to the Si substrate 7 than the Cu layer 13 that forms the outermost surface of the back metal 10, and prevents Si nodules from depositing Si in the Si substrate 7 on the outermost surface of the back metal 10. Layer.
  • the die pad 3 and the plurality of electrode leads 4 are formed as a lead frame 14 made of the same thin metal plate.
  • the lead frame 14 is formed by, for example, a plating method.
  • a metal material used for plating growth for example, a Cu-based material mainly containing Cu, specifically, high-purity copper having a purity of 99.9999% (6N) or more and a purity of 99.99% (4N) or more, An alloy of Cu and a dissimilar metal (for example, Cu—Fe—P alloy) and the like, for example, an Fe-based material such as 42 alloy (Fe—42% Ni), and the like can be mentioned.
  • the thickness of the lead frame 14 is, for example, less than 100 ⁇ m, and preferably 10 ⁇ m to 50 ⁇ m.
  • the die pad 3 has a square shape larger than that of the semiconductor chip 2 in plan view (for example, about 2.7 mm square in plan view), and a square annular peripheral portion 33 surrounds the semiconductor chip 2.
  • the surface 31 of the die pad 3 (sealing surface sealed by the resin package 6) is an uncoated surface that is not covered with a metal thin film by a process such as plating or sputtering, and the Cu-based material constituting the lead frame 14 is made of The entire surface 31 is exposed.
  • a plurality of minute pin recesses 34 (deformation portions) in which the surface 31 of the die pad 3 is recessed in the thickness direction of the lead frame 14 are formed in the peripheral portion 33 of the die pad 3.
  • the pin recesses 34 on the die pad 3 side are provided in the same number (six in FIG. 1) in each straight line portion of the peripheral edge portion 33.
  • the pin recesses 34 are arranged at equal intervals along each side of the peripheral edge 33.
  • Each pin recess 34 has a substantially bowl-like shape in a tapered cross section whose diameter is narrowed in the depth direction, and has a maximum diameter of 10 ⁇ m to 50 ⁇ m, for example, and a depth of 5 ⁇ m to 25 ⁇ m.
  • an annular peripheral surface 35 surrounding each pin recess 34 is raised with respect to the mounting surface 36 on which the semiconductor chip 2 is mounted.
  • the mounting surface 36 is a surface parallel to the back surface 32 (mounting surface on the wiring board) of the die pad 3.
  • a retaining portion 38 protruding portion that protrudes in a direction orthogonal to the thickness direction of the lead frame 14 is formed at each position facing each pin recess 34 of the peripheral edge portion 33. ing.
  • Each retaining portion 38 is formed on the upper side in the thickness direction of the lead frame 14 and is adjacent to each pin recess 34 in a cross-sectional view.
  • the semiconductor chip 2 and the die pad 3 are formed so that the lower surface 22 and the front surface 31 of the Si substrate 7 are opposed to each other as a bonding surface with the lower surface of the Si substrate 7 (the rear surface 22 of the semiconductor chip 2) and the front surface 31 (the mounting surface 36) of the die pad 3 They are joined to each other by interposing the joining layer 15 therebetween. Thereby, the semiconductor chip 2 is supported by the die pad 3 with the surface 21 facing upward.
  • the bonding layer 15 includes a Bi-based material layer 16 as a relatively thick main layer and Cu—Sn alloy layers 17 and 18 as relatively thin sublayers.
  • the Bi-based material layer 16 contains Bi as a main component, and may contain Sn, Zn, Co, or the like in an amount that does not affect the physical properties of Bi as a subcomponent.
  • the Cu—Sn alloy layers 17 and 18 are made of an alloy of Cu and Sn, which is a dissimilar metal not containing Cu and Pd, and contains Cu as a main component.
  • the Cu—Sn alloy layer 17 on the semiconductor chip 2 side is formed over the entire region in the vicinity of the interface between the back metal 10 and the Cu layer 13 in the bonding layer 15. Thereby, the Cu—Sn alloy layer 17 is in contact with the Cu layer 13 of the back metal 10.
  • the Cu—Sn alloy layer 17 has a laminated structure represented by Cu 6 Sn 5 / Cu 3 Sn from the Bi-based material layer 16 side toward the semiconductor chip 2 side in the facing direction of the die pad 3 and the semiconductor chip 2. ing.
  • the Cu—Sn alloy layer 18 on the die pad 3 side is formed over the entire region in the vicinity of the interface with the surface 31 of the die pad 3 in the bonding layer 15. Thereby, the Cu—Sn alloy layer 18 is in contact with the surface 31 of the die pad 3.
  • the Cu—Sn alloy layer 18 has, for example, a laminated structure represented by Cu 6 Sn 5 / Cu 3 Sn from the Bi-based material layer 16 side to the die pad 3 side in the facing direction of the die pad 3 and the semiconductor chip 2. Yes.
  • the Cu—Sn alloy layers 17 and 18 are partially formed in the vicinity of the interface with the surface 31 of the die pad 3 in the bonding layer 15 and in the vicinity of the interface with the Cu layer 13 of the back metal 10 in the bonding layer 15. May be.
  • the Bi-based material layer 16 and the Cu—Sn alloy layers 17 and 18 are formed between the die pad 3 and the semiconductor chip 2 between the surface 31 of the die pad 3 and the Cu layer 13 of the back metal 10.
  • a three-layer structure (Cu—Sn alloy layer 17 / Bi-based material layer 16 / Cu—Sn alloy layer 18) sandwiched between Cu—Sn alloy layers 17 and 18 is formed from both sides in the facing direction.
  • the melting point of the bonding layer 15 as described above is, for example, 260 ° C. to 265 ° C., preferably 265 ° C. to 271 ° C.
  • the total thickness T of the bonding layer 15 (the sum of the thickness of the Bi-based material layer 16 and the thickness of the Cu—Sn alloy layers 17 and 18) is, for example, , 12 ⁇ m to 36 ⁇ m.
  • the thickness of each layer for example, the thickness of the Bi-based material layer 16 is 10 ⁇ m to 30 ⁇ m, and the thickness of the Cu—Sn alloy layers 17 and 18 is 1 ⁇ m to 3 ⁇ m.
  • the back surface 32 (mounting surface on the wiring board) of the die pad 3 is exposed from the resin package 6.
  • a die pad back surface plating 19 made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed.
  • the electrode leads 4 are arranged around the die pad 3 by being provided on both sides in each direction orthogonal to the side surfaces 37 of the die pad 3.
  • the electrode leads 4 facing each side surface 37 of the die pad 3 are arranged at equal intervals in a direction parallel to the facing side surface 37.
  • Each electrode lead 4 is formed in a rectangular shape in plan view that is long in the direction orthogonal to the side surface 37 of the die pad 3 (the direction facing the die pad 3), and the length in the facing direction (the length on the back surface 42 side). ) Is, for example, about 450 ⁇ m.
  • the surface 41 of the electrode lead 4 (the connection surface of the bonding wire 5) is an uncoated surface that is not covered with a metal thin film by a process such as plating or sputtering, and the Cu constituting the lead frame 14.
  • the system material forms the entire surface 41.
  • the pin recess 44 on the electrode lead 4 side has a substantially bowl-like shape in cross section whose diameter is narrowed in the depth direction, and has, for example, a maximum diameter of 10 ⁇ m to 50 ⁇ m and a depth of 5 ⁇ m to 25 ⁇ m.
  • an annular peripheral surface 45 that surrounds each pin recess 44 is raised with respect to the connection surface 46 to which the bonding wire 5 is connected on the surface 41.
  • the connection surface 46 is a surface parallel to the back surface 42 (mounting surface on the wiring board) of the electrode lead 4.
  • a retaining portion 48 protruding portion that protrudes in a direction orthogonal to the thickness direction of the lead frame 14 is formed so as to surround the pin recess 44 of the edge portion 43 in plan view.
  • Each retaining portion 48 is formed on the upper side in the thickness direction of the lead frame 14 and is adjacent to the pin recess 44 in a sectional view.
  • the back surface 42 (mounting surface on the wiring board) of the electrode lead 4 is exposed from the resin package 6.
  • the exposed back surface 42 is formed with a lead back surface plating 20 made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag).
  • the bonding wire 5 is made of, for example, copper (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, and may contain a small amount of impurities). .
  • the bonding wire 5 connects one electrode pad 9 and one electrode lead 4 on a one-to-one basis.
  • the resin package 6 forms the outer shape of the semiconductor device 1 and is formed in a substantially rectangular parallelepiped shape.
  • the resin package 6 has a planar size of, for example, about 4 mm square and a thickness of, for example, about 0.85 mm.
  • Such a resin package 6 is made of, for example, a known mold resin such as an epoxy resin, covers the front surfaces 31 and 41 and the side surfaces 37 and 47 of the lead frame 14, and exposes the back surfaces 32 and 33.
  • the chip 2, the bonding wire 5 and the lead frame 14 are sealed.
  • the resin package 6 enters the pin recess 34 and the pin recess 44 at each of the peripheral edge 33 of the die pad 3 and the edge 43 of each electrode lead 4.
  • 6A to 6G are schematic cross-sectional views showing the manufacturing steps of the semiconductor device shown in FIGS. 1 and 2 in the order of steps.
  • the lead frame 14 is formed.
  • 6A to 6G the overall view of the lead frame 14 is omitted, and only one unit of the die pad 3 and electrode lead 4 necessary for mounting one semiconductor chip 2 is shown.
  • the stamping tool 24 is struck perpendicularly to the surface 41 on the edge 43 of the electrode lead 4 on the die pad 3 side.
  • the stamping tool 24 is attached to a wire bonder used for wire bonding, which will be described later, in exchange for a capillary.
  • a pin recess 44 on the electrode lead 4 side is formed at the edge 43 of the electrode lead 4 as a dent of the stamping tool 24.
  • the peripheral portion of the electrode recess 4 in the electrode lead 4 is pushed and spread to the stamping tool 24, so that the peripheral surface 45 of the electrode lead 4 surrounding the pin recess 44 is raised and the pin recess A retaining portion 48 protrudes from a side surface 47 of the electrode lead 4 adjacent to 44.
  • the load applied to the electrode lead 4 by the stamping tool 24 varies depending on the target depth of the pin recess 44, but is, for example, about 200 g to 400 g.
  • a stamping capillary for example, manufactured by TOTO, etc.
  • FIG. 6C the same steps as in FIG. 6B are performed on the remaining electrode leads 4, whereby pin recesses 44 are formed in the edge portions 43 of all the electrode leads 4.
  • the stamping tool 24 is sequentially struck along the respective sides of the peripheral portion 33 of the die pad 3 by the same process as in FIG. 6B.
  • the pin recess 34 on the die pad 3 side is formed, the peripheral surface 35 of the die pad 3 surrounding the pin recess 34 is raised, and the retaining portion 38 protrudes from the side surface 37 of the die pad 3 adjacent to the pin recess 34. .
  • the back metal 10 is formed by sequentially laminating the Au layer 11, the Ni layer 12, and the Cu layer 13 on the lower surface of the Si substrate 7. Thereby, the semiconductor chip 2 having the back metal 10 is prepared.
  • a bonding paste 25 as a bonding material made of a Bi-based material containing Sn is applied to the surface 31 of the die pad 3.
  • the content of Sn in the bonding paste 25 is preferably an amount that allows the entire amount to diffuse with respect to the Cu layer 13 of the back metal 10 and the Cu of the surface 31 of the die pad 3, for example, 4 wt% or less, It is 1 to 3 wt%, more preferably 1.5 to 2.5 wt%.
  • the bonding paste 25 is sandwiched between the semiconductor chip 2 and the die pad 3 so that the Cu layer 13 of the back metal 10 contacts the bonding paste 25 as shown in FIG. 6F.
  • reflow heat treatment
  • each of the Cu layer 13 of the back metal 10 and the Cu of the surface 31 of the die pad 3 reacts with the Sn in the bonding paste 25, and Cu is formed in the vicinity of the Cu layer 13 and the surface 31.
  • -Sn alloy layers 17 and 18 are formed.
  • Bi in the bonding paste 25 hardly reacts with Cu, it remains as a Bi-based material layer 16 sandwiched between the Cu—Sn alloy layers 17 and 18.
  • the electrode pads 9 of all the semiconductor chips 2 and the electrode leads 4 corresponding to the electrode pads 9 are connected by bonding wires 5.
  • the lead frame 14 is set in a molding die, and all the semiconductor chips 2 are sealed together with the lead frame 14 by the resin package 6.
  • the stainless steel substrate 23 and the lead frame 14 are peeled off.
  • the die pad back surface plating 19 is formed on the back surface 32 of the die pad 3 exposed from the resin package 6, and at the same time, the lead back surface plating 20 is formed on the back surface 42 of the electrode lead 4.
  • the lead frame 14 is cut into the size of each semiconductor device 1 together with the resin package 6 using a dicing saw, thereby obtaining the individual pieces of the semiconductor device 1 shown in FIG.
  • the bonding paste 25 applied to the surface 31 of the die pad 3 is sandwiched between the semiconductor chip 2 and the die pad 3 so as to come into contact with the Cu layer 13 of the back metal 10. Thereafter, by performing reflow (heat treatment), the bonding layer 15 including the Bi-based material layer 16 and the Cu—Sn alloy layers 17 and 18 is formed.
  • the components (Bi-based material and Sn) in the bonding paste 25 do not come into contact with a metal element other than Cu, and further, in the facing direction of the semiconductor chip 2 and the die pad 3, the Bi-based material.
  • Cu—Sn alloy layers 17 and 18 are formed on both sides of the layer 16.
  • the Bi-based material layer 16 is in contact with the Cu—Sn layers 17 and 18, since Cu hardly reacts with Bi, the melting point of the bonding layer 15 and the temperature cycle resistance are reduced by contact between these layers. There is almost no risk of decrease. Further, since the bonding layer 15 includes the Bi-based material layer 16 and the Cu—Sn alloy layers 17 and 18, the lead-free bonding layer 15 can be achieved.
  • the Cu—Sn alloy is not a hard and brittle metal such as a Bi—Au alloy or a Bi—Ag alloy, but a high strength metal. Therefore, the bonding strength between the semiconductor chip 2 and the lead frame 14 and the bonding layer 15 can be improved by the Cu—Sn alloy layers 17 and 18.
  • the Au layer 11 is in contact with the lower surface of the Si substrate 7, the Cu layer 13 and the Si substrate 7 can be conducted through the Au layer 11. Thereby, the Si substrate 7 and the die pad 3 can be electrically connected.
  • the lead frame 14 is manufactured in manufacturing the semiconductor device 1. Since it is not necessary to perform plating, sputtering, or the like, the cost can be reduced. Further, according to the configuration of the semiconductor device 1 according to this embodiment, the following problems can be solved.
  • a package for example, HQFN: Heat
  • HQFN Heat
  • a sinked quad flat non-leaded package has also been put into practical use.
  • the mounting surface of the lead frame that is packaged with the mold resin together with the semiconductor chip is exposed on the lower surface of the package. Therefore, there is a problem that the lead terminal and the die pad are easily removed from the package. For example, in a board bending test after package mounting, when an external force is applied to the package, the lead terminal or die pad may come off.
  • the side surfaces of the mold resin are bitten to prevent the lead terminal or die pad from coming off.
  • the cross-sectional shape as described above is obtained by, for example, etching the lead frame from the mounting surface side (back surface side) prior to packaging of the semiconductor chip and the lead frame, and removing a part of the side surface of the lead terminal or die pad. It is formed.
  • a metal thin plate of about 100 ⁇ m to 200 ⁇ m has been used as a lead frame, but in recent years, a lead frame formed by a plating method is being used.
  • a method of forming a lead frame by performing plating growth of a predetermined frame pattern on a substrate has been studied. In such a method, since the thickness of the lead frame can be precisely controlled, the package may be thinned by forming the lead frame thin.
  • the timing of peeling between the lead frame and the substrate is after the lead frame is packaged together with the semiconductor chip. Therefore, before packaging, the mounting surface of the lead frame (lead terminal and die pad) is covered with the substrate, so that it is difficult to etch the lead frame from the mounting surface side. On the other hand, after packaging, even if the substrate is peeled off, it is difficult to etch the side surface because the side surface of the lead frame is already covered with the mold resin.
  • each of the side surface 37 of the die pad 3 and the side surface 47 of the electrode lead 4 is sealed by the resin package 6, and the resin package 6 that seals the side surfaces 37, 47 includes the side surface 37.
  • a retaining portion 38 on the die pad 3 side and a retaining portion 48 on the electrode lead 4 side protrude from the side surface 47.
  • These retaining portions 38 and 48 bite into the resin package 6 in the lateral direction intersecting the thickness direction of the lead frame 14. For this reason, in the thickness direction of the lead frame 14, when a force toward the lower surface side (exposed surface side of the lead frame 14) of the resin package 6 is applied to the lead frame 14, the retaining portions 38 and 48 that bite into the resin package 6. Is caught. As a result, the lead frame 14 can be prevented from coming off.
  • the entire surface 31 of the die pad 3 is not coplanar, and a pin recess 34 is formed in the peripheral edge portion 33, and the resin package 6 enters the pin recess 34. Thereby, a part of the resin package 6 is fitted into the pin recess 34.
  • the surface 41 of the electrode lead 4 is not the same plane as the surface 31 of the die pad 3, and a pin recess 44 is formed at the edge 43, and the resin package 6 is placed in the pin recess 44. It has entered. Thereby, a part of the resin package 6 is fitted into the pin recess 44.
  • the pin recesses 34 and 44 are caught on the resin package 6 in the pin recesses 34 and 44.
  • the lateral displacement of the lead frame 14 can be prevented.
  • the peripheral surface 35 of the pin recess 34 is raised so that a part of the surface 31 is raised.
  • the peripheral surface 45 of the pin recess 44 is raised so that a part of the surface 41 is raised.
  • the stamping tool 24 is applied to the electrode lead 4 at the edge 43 of the surface 41 opposite to the back surface 42 exposed from the resin package 6.
  • the pin recess 44 and the retaining portion 48 are formed.
  • FIG. 6C like the electrode lead 4, a pin recess 34 and a retaining portion 38 are formed in the die pad 3.
  • the exposed surfaces (back surfaces 32, 42) of the lead frame 14 are covered with the stainless steel substrate 23, and etching processing from the back surfaces 32, 42 side is difficult. Even in this case, the retaining portions 38 and 48 (a retaining structure) can be reliably formed. Also, since the lead frame 14 is pressed by using a stamping tool 24 that can be replaced with a wire bonder capillary, the pin recesses 34 and 44 are simply formed by focusing on the peripheral edge 33 of the die pad 3 and the edge 43 of the electrode lead 4. And can be formed precisely.
  • the lead frame 14 is formed by a plating method, the lead frame 14 can be formed thin by controlling the plating growth time. As a result, the package can be thinned.
  • the deformed portion formed by deforming the electrode lead 4 by striking the stamping tool 24 is not limited to a minute circular pin recess, but is, for example, a linear recess. May be.
  • a capillary 26 (capillary 26 in which one minute hole 27 is formed in the center) is used at the edge 43 of the electrode lead 4 on the die pad 3 side. ) May be formed vertically to form a pin recess 29 having one protrusion 28 formed therein.
  • a stamping tool 51 in which a plurality of minute holes 50 are formed at the tip is vertically struck on the edge 43 on the die pad 3 side of the electrode lead 4.
  • a pin recess 53 having a plurality of protrusions 52 formed therein may be formed.
  • the protrusions 28 and 52 are formed in the pin recesses 29 and 53, the inside of the resin package 6 in the pin recesses 29 and 53.
  • the protrusions 28 and 52 are projected. With these protrusions 28 and 52, the electrode lead 4 (lead frame 14) can bite into the resin package 6 in the pin recesses 29 and 53. Therefore, the fitting structure between the pin recesses 29 and 53 and the resin package 6 can be complicated. As a result, the fitting strength of the resin package 6 with respect to the pin recesses 29 and 53 can be improved.
  • the pin recess does not need to have a tapered shape whose diameter is narrowed in the depth direction, and may be, for example, an inversely tapered shape whose diameter increases in the depth direction.
  • the stamping tool 24 is struck at an acute angle with respect to the surface 41 so that the surface 41 is not raised at the edge 43 on the die pad 3 side of the electrode lead 4, thereby spreading the electrode lead 4 toward the side surface 47.
  • the retaining portion 48 may be formed.
  • the stamp 41 of the stamping tool 24 does not remain on the surface 41 of the electrode lead 4.
  • An inclined surface 49 (deformed portion) can be formed.
  • the recess 54 can be formed on the surface 41 of the electrode lead 4 by largely adjusting the angle of the stamping tool 24 with respect to the surface 41.
  • the shapes of the first to fourth modifications of the lead shown in FIGS. 7 to 10 can also be applied to the case where the retaining portion 38 is formed on the side surface 37 of the die pad 3.
  • the number of pin recesses 44 formed in each electrode lead 4 is not limited to one and may be plural. In that case, the plurality of pin recesses 44 may be spaced apart from each other along each side of the edge 43 of each electrode lead 4, as shown as a modification in FIG.
  • the back metal 10 has a three-layer structure in which each of the Au layer 11, the Ni layer 12, and the Cu layer 13 is laminated one by one, the present invention is not limited to this. A plurality of at least one kind may be laminated. In that case, a plurality of layers may be laminated successively, or another kind of layer may be interposed between the plurality of layers.
  • the back metal 10 may include a layer different from the Au layer, the Ni layer, and the Cu layer. For example, an Ag layer, a Ti layer, or the like may be provided. Since the Ti layer can make ohmic contact with the Si semiconductor, it can be applied instead of the Au layer 11. Second Embodiment FIG.
  • FIG. 12 is a schematic plan view of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 13 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention, and shows a cross section taken along the line A′-A ′ of FIG. 12 and 13, the configuration described in the first embodiment is denoted by the same reference numeral, and the description thereof is omitted.
  • the semiconductor device 61 of the second embodiment has a lead frame 62 made of a thin metal plate.
  • the thin metal plate constituting the lead frame 62 is made of a Cu-based material mainly containing Cu. Specifically, for example, a high purity such as a purity of 99.9999% (6N) or more and a purity of 99.99% (4N) or more is used. Copper, an alloy of Cu and a dissimilar metal (for example, Cu—Fe—P alloy).
  • the metal thin plate may be, for example, an Fe-based material such as 42 alloy (Fe-42% Ni).
  • the thickness of the lead frame 62 (metal thin plate) is, for example, 190 ⁇ m to 210 ⁇ m (preferably about 200 ⁇ m).
  • the die pad 63 and the electrode lead 64 constituting the lead frame 62 are different from the first embodiment in that the surface 65 and the surface 66 are flat surfaces having no recesses.
  • Other configurations are the same as those of the first embodiment, and the operational effects are also the same.
  • the sublayer of the bonding layer 15 does not need to be the Cu—Sn alloy layers 17 and 18, and is, for example, a different metal that does not contain Cu and Cu and Pb. It may be a Cu—Zn alloy layer made of an alloy with Zn and containing Cu as a main component.
  • the surface of the lead frame 62 (the surface 65 of the die pad 63 and the surface 66 of the electrode lead 64) does not need to be an uncovered surface.
  • the coating layer 67 may be formed by performing plating or sputtering treatment.
  • the covering layer 67 has a two-layer structure in which an Ag layer 68 and a frame-side Cu layer 69 are laminated in this order from the die pad 63 side, as shown in FIG. By laminating the frame-side Cu layer 69 on the Ag layer 68, Cu can be exposed on the entire surface (front surface 65) of the die pad 63 facing the semiconductor chip 2.
  • the covering layer 67 has a single layer structure in which only the Ag layer 68 is formed, as shown in FIG. Thereby, Ag can be exposed to the whole connection surface of the bonding wire 5. Therefore, not only Cu wires but also various wires such as Au wires can be used as the bonding wires 5 connected to the electrode leads 4.
  • the frame side Cu layer 69 can be used as an example of the die pad of the present invention.
  • the lead frame 62 can be omitted (frameless).
  • this invention can also be implemented with another form.
  • the QFN type semiconductor device has been taken up in the above-described embodiments, the present invention is applied to other types of package type semiconductor devices such as QFP (Quad Flat Package), SOP (Small Outline Package), and the like. You can also.
  • SYMBOLS 1 ... Semiconductor device, 2 ... Semiconductor chip, 3 ... Die pad, 4 ... Electrode lead, 6 ... Resin package, 7 ... Si substrate, 9 ... Electrode pad, 10 * ..Back metal, 11 ... Au layer, 12 ... Ni layer, 13 ... Cu layer, 14 ... lead frame, 15 ... joining layer, 16 ... Bi-based material layer, 17 ... Cu-Sn alloy layer, 18 ... Cu-Sn alloy layer, 21 ... surface of (semiconductor chip), 22 ... back surface of (semiconductor chip), 24 ... stamping tool, ..Joint paste, 26... Capillary, 28... Projection, 29...
  • Pin recess 31... (Die pad) surface, 32. Peripheral edge, 34... Pin recess, 35. Peripheral surface, 37 ... (die pad) side surface, 38 ... (die pad) retaining part, 41 ... (electrode lead) surface, 42 ... (electrode lead) back surface, 43 ... -Edge of (electrode lead), 44 ... Pin recess, 45 ... Peripheral surface of (electrode lead), 47 ... Side surface of (electrode lead), 48 ... (Removal of electrode lead) , 49 ... inclined surface, 51 ... stamping tool, 52 ... projection, 53 ... pin recess, 54 ... recess, 61 ... semiconductor device, 62 ... lead frame, 63 ... Die pad, 64 ... Electrode lead, 65 ... (Die pad) surface, 66 ... (Electrode lead) surface, 67 ... Cover layer, 68 ... Ag layer, 69 ... ⁇ Frame side Cu layer

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Abstract

　本発明の半導体装置は、表面および裏面を有し、当該表面がＣｕからなるリードフレームと、表面および裏面を有し、当該裏面を形成するＣｕ層を含み、当該裏面が前記リードフレームの前記表面に対向するように配置された半導体チップと、前記リードフレームと前記半導体チップとの間に介在された接合層とを含み、前記接合層は、Ｂｉ系材料層と、当該Ｂｉ系材料層に対して前記リードフレームと前記半導体チップとの対向方向の両側から前記Ｂｉ系材料層を挟みこむＰｂを含まないＣｕ合金層とを含む積層構造を有する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置およびその製造方法に関する。
　従来、環境負荷の観点から、半導体装置における鉛の使用量の低減が要求されている。
　半導体装置では、たとえば、ＳＯＰ（Small Outline Package）、ＱＦＰ（Quad Flat Package）におけるアウターリードの外装めっき、ＢＧＡ（Ball Grid Array）における半田ボールなどのような、装置外部で使用される外部構成材に鉛が使用されている。また、パッケージ内部における半導体チップとリードフレームとの間の接合材などのような装置内部で使用される内部構成材に鉛が使用されている。
　外部構成材については、鉛の含有量を一定比率以下とする鉛フリー化が、代替材料の研究によってほぼ達成されている。これに対し、内部構成材については、代替に適した材料がない。そのため、たとえば、Ｐｂ－ｘＳｎ－ｙＡｇ（ｘおよびｙは正数）など、鉛を含有する金属が使用されている。
特開２００７－６７１５８号公報
　Ｂｉは、半導体チップおよびリードフレームにおける接合材に対する接合部分に形成されたメタル層が通常含有するＡｕ、Ａｇ、Ｎｉなどの金属元素と反応しやすい。Ｂｉは、これらの金属元素と化合物を形成したり、共晶組成を形成したりする。
　そのため、Ａｕ、Ａｇ、Ｎｉなどの金属元素がメタル層の最表面に露出していると、接合材としてＢｉを使用したとき、Ｂｉが上記金属元素に接触することにより、Ｂｉと上記金属元素との合金層（金属間化合物）が、接合材におけるメタル層との界面付近に形成される場合がある。また、接合材が、全体的にＢｉと上記金属元素との共晶組成になる場合がある。
　Ｂｉと上記金属元素との金属間化合物は、硬くて脆いため、半導体装置の温度サイクル試験（ＴＣＹ試験）時に、破壊の起点になるおそれがある。
　また、Ｂｉと上記金属元素との共晶組成物の融点は、Ｂｉ単体の融点よりも低い。たとえば、Ｂｉ単体の融点が約２７１℃であるのに対し、ＢｉとＡｕとの共晶組成物の融点は約２４１℃であり、ＢｉとＡｇとの共晶組成物の融点は約２６２℃である。そのため、半導体装置を実装するときのリフロー（ピーク温度が約２６０℃）時に、接合材が再溶融するおそれがある。
　本発明の目的は、半導体チップとリードフレームとの間の接合層にＢｉ系材料を用いることによって鉛フリー化を達成することができ、さらに、接合層の耐温度サイクル性を向上できながら、接合層の融点を高く維持することができる半導体装置およびその製造方法を提供することである。
　上記目的を達成するための本発明の半導体装置は、表面がＣｕからなるダイパッドと、裏面を形成するＣｕ層を含み、前記ダイパッドの前記表面に対向するように配置された半導体チップと、前記ダイパッドと前記半導体チップとの間に接合層とを含み、前記接合層は、Ｂｉ系材料層と、当該Ｂｉ系材料層に対して前記ダイパッドと前記半導体チップとの対向方向の両側から前記Ｂｉ系材料層を挟みこむＰｂを含まないＣｕ合金層とを含む。
　この構成によれば、ダイパッドと半導体チップとを接合する接合層が、Ｐｂを含まないＣｕ合金およびＢｉ系材料からなるので、接合層の鉛フリー化を達成することができる。
　また、接合層におけるＢｉ系材料層は、ダイパッドと半導体チップとの対向方向の両側から、Ｐｂを含まないＣｕ合金層により挟み込まれることによって、それらの合金層に接触している。
　Ｂｉ系材料層がＣｕ合金層に接触しているが、ＣｕはＢｉとほとんど反応しないので、これらの層同士の接触に起因する、接合層の融点低下や耐温度サイクル性の低下のおそれはほとんどない。
　また、ダイパッドや半導体チップに、Ｂｉ系材料層の特性を低下させるおそれのあるＡｕ、Ａｇ、Ｎｉなどの阻害金属元素を含むメタル層が形成されていても、上記Ｃｕ合金層により、Ｂｉ系材料層と上記メタル層との接触を防止することができる。その結果、Ｂｉと上記阻害金属元素との金属間化合物の形成およびＢｉと上記阻害金属元素との共晶組成物の形成を防止することができる。よって、接合層の耐温度サイクル性を向上できるとともに、接合層の融点を高く維持することができる。
　上記した半導体装置は、たとえば、本発明の半導体装置の製造方法により製造することができる。すなわち、裏面にＣｕ層を含む半導体チップを準備する工程と、表面がＣｕからなるダイパッドに、ＣｕおよびＰｂを含まない異種金属と、Ｂｉ系材料とを含有する接合材を介して、前記Ｃｕ層と前記接合材とが接触するように、前記半導体チップを接合する工程と、前記半導体チップの接合後、前記ダイパッドを熱処理する工程とを含む、半導体装置の製造方法により製造することができる。
　この方法によれば、半導体チップのＣｕ層と接合材とが接触するように、ダイパッドに半導体チップが接合され、その後、ダイパッドが熱処理される。これにより、半導体チップのＣｕ層およびダイパッドの表面を形成するＣｕのそれぞれと、接合材中の異種金属（ＣｕおよびＰｂを含まない金属）とが反応して、Ｃｕ層およびダイパッドの表面近傍にＣｕ合金層が形成される。一方、接合材中の異種金属以外の成分は、Ｃｕとほとんど反応しないので、合金層の間に、これらに挟まれたＢｉ系材料層として残存することとなる。
　接合層の形成にあたって、接合材中の成分（Ｂｉ系材料および異種金属）がＣｕ以外の金属元素と接触することがなく、さらに、ダイパッドと半導体チップとの対向方向におけるＢｉ系材料層の両側に合金層が形成される。そのため、ダイパッドや半導体チップにＡｕ、Ａｇ、Ｎｉなどの阻害金属元素を含むメタル層が形成されていても、Ｂｉ系材料層と上記阻害金属元素との接触を防止することができる。
　そして、接合材中の異種金属としてＳｎが含有されている場合、Ｃｕ合金層の少なくとも一つは、Ｃｕ－Ｓｎ合金層として形成することができる。また、接合材中の異種金属としてＺｎが含有されている場合、Ｃｕ合金層の少なくとも一つは、Ｃｕ－Ｚｎ合金層として形成することができる。
　このようなＣｕ－Ｓｎ合金およびＣｕ－Ｚｎ合金はいずれも、Ｂｉ－Ａｕ合金、Ｂｉ－Ａｇ合金などのように硬くて脆い金属ではなく、高強度な金属である。そのため、これらの合金層によって、半導体チップおよびダイパッドと接合層との接合強度を向上させることができる。
　また、前記半導体チップが、前記Ｃｕ層が裏面側に形成されたＳｉ基板を含む場合、前記Ｓｉ基板と前記Ｃｕ層との間には、Ｓｉ半導体に対してオーミック接触可能な金属層が形成されていることが好ましい。これにより、当該金属層を介してＣｕ層とＳｉ基板とを導通させることができる。その結果、Ｓｉ基板とダイパッドとを電気的に接続することができる。
　そして、このような態様の半導体装置は、たとえば、上記した本発明の半導体装置の製造方法の前記半導体チップを準備する工程において、前記Ｓｉ基板の裏面にＳｉ半導体に対してオーミック接触可能な金属層を形成する工程と、当該金属層上に前記Ｃｕ層を形成する工程とを実行することにより製造することができる。
　また、本発明の半導体装置では、前記ダイパッドは、その周囲に配置されたリードと協働して、リードフレームを構成していてもよい。つまり、ダイパッドがリードフレームの一部であってもよい。
　また、本発明の半導体装置が、樹脂パッケージを有する樹脂封止型の半導体装置である場合、前記リードフレームの裏面が前記樹脂パッケージから露出する露出面とされ、前記リードフレームの表面が前記樹脂パッケージにより封止されており、前記リードフレームの前記ダイパッドおよび／または前記リードは、前記封止面側から前記封止面の周縁部が押圧されることにより、前記封止面が変形して形成された変形部と、前記変形部の側方に形成され、前記樹脂パッケージ内においてその側面から突出した突出部とを含むことが好ましい。
　この構成によれば、リードフレームの側面を封止する樹脂パッケージ内には、リードフレームの側面から突出部が突出しており、この突出部が樹脂パッケージに食い込んでいる。そのため、封止面（リードフレームの表面）と露出面（リードフレームの裏面）との対向方向において、パッケージ下面側（リードフレームの露出面側）へ向かう力がリードフレームに加わったとき、樹脂パッケージに食い込んだ突出部が引っ掛かる。その結果、リードフレームの抜けを抑制することができる。
　また、リードフレームの封止面は、その全域が同一平面ではなく、その周縁部に変形部を有している。そのため、変形部の形状によっては、封止面と露出面との対向方向に交差する横方向において、リードフレームに力が加わったとき、封止面の周縁部がその横方向の力に対する抵抗となる。その結果、リードフレームの封止面の全域が同一平面である場合に比べて、リードフレームの横ずれを抑制することができる。
　すなわち、この構成により、樹脂パッケージからのリードフレームの抜けを防止しつつ、リードフレームの横ずれを抑制することができる半導体装置を提供することができる。
　前記変形部は、前記封止面が前記リードフレームの厚さ方向に凹むことにより形成された凹部であってもよい。この場合、封止面に凹部が形成されているので、凹部内に樹脂パッケージが入り込むことにより、樹脂パッケージの一部が凹部に嵌合されている。そのため、上記横方向の力がリードフレームに加わったとき、凹部内の樹脂パッケージに凹部が引っ掛かる。その結果、リードフレームの横ずれを防止することができる。
　また、前記封止面における前記凹部の周辺部は、隆起していることが好ましい。この場合、凹部の周辺部が隆起することにより、上記対向方向において、封止面の一部が盛り上がっている。そのため、上記横方向の力がリードフレームに加わったとき、その盛り上がった部分が、横ずれに対する抵抗となる。その結果、リードフレームの横ずれをより確実に防止することができる。
　また、前記凹部内には、突起が形成されていることが好ましい。この場合、凹部内に突起が形成されているため、凹部内における樹脂パッケージ内には、突起が突出している。この突起により、凹部内において、樹脂パッケージに対してリードフレームを食い込ませることができる。そのため、凹部と樹脂パッケージとの嵌合構造を複雑にすることができる。その結果、凹部に対する樹脂パッケージの嵌合強度を向上させることができる。
　また、前記リードフレームは、Ｃｕからなっていてもよい。その場合、リードフレームの表面は、めっきやスパッタなどの処理による金属層により被覆されていない非被覆面であってもよい。つまり、リードフレームを構成するＣｕが、リードフレームの表面全体に露出していてもよい。これにより、半導体装置の製造にあたって、リードフレームにめっきやスパッタなどの処理をする必要がないので、コストを低減することができる。
　また、Ｃｕからなるリードフレームにおいて、半導体チップが搭載されるダイパッドは、その表面側へ向かって順に積層されたＣｕを含まない金属層とフレーム側Ｃｕ層とを含む積層構造を有していてもよい。
　金属層としては、例えば、Ａｇ層、Ａｕ層、Ｎｉ層などが挙げられる。その場合、ダイパッドの周囲に配置された複数のリードでは、リードの最表面に金属層が露出していることが好ましい。金属層の種類を適切に選択することにより、リードに接続するボンディングワイヤとして、Ａｕワイヤ、Ｃｕワイヤなどさまざまなワイヤを利用することができる。
　また、本発明の半導体装置の製造方法では、前記半導体チップを接合する工程が、前記ダイパッドと、当該ダイパッドの周囲に配置された複数のリードとを含むリードフレームの前記ダイパッドに前記半導体チップを接合する工程を含んでいてもよい。
　その場合、本発明の半導体装置の製造方法は、前記半導体チップを接合する工程に先立って実行され、前記リードフレームの前記ダイパッドおよび／または前記リードの表面側から、前記表面の周縁部を、ワイヤボンダのキャピラリまたは前記ワイヤボンダに前記キャピラリと交換して装着されるスタンピングツールで押圧して前記表面を変形させることにより、変形部および前記リードフレームの側面から突出する突出部を形成する工程と、前記リードフレームの熱処理後、前記リードフレームの前記裏面が露出するように、前記リードフレームの前記表面側を樹脂パッケージにより封止する工程とをさらに含んでいてもよい。
　この方法によれば、リードフレームの表面の周縁部をスタンピングツールで押圧することにより、変形部および突出部が形成される。そのため、リードフレームの裏面（樹脂パッケージから露出することになる面）が覆われており、裏面側からのエッチング加工が困難な場合でも、リードフレームの抜けを抑制するための突出部（抜け止め構造）を確実に形成することができる。また、ワイヤボンダのキャピラリまたはワイヤボンダにキャピラリと交換して装着されるスタンピングツールを用いてリードフレームを押圧するため、リードフレームの周縁部に焦点を絞って、リードフレームを簡単かつ精密に変形させることができる。
　すなわち、この構成により、エッチングによりリードフレームに抜け止め構造を形成することが困難な場合でも、当該抜け止め構造を簡単かつ精密に形成することができる半導体装置の製造方法を提供することができる。
　また、本発明の半導体装置では、前記半導体チップの表面に、電極パッドが形成されていてもよい。この場合、前記電極パッドは、Ａｌを含む金属材料からなっていてもよい。
　また、本発明の半導体装置では、前記Ｓｉ基板と前記Ｃｕ層との間に形成された前記金属層が、Ａｕ層であってもよい。その場合、前記Ｓｉ基板と前記Ａｕ層との間に形成されたＮｉ層をさらに含んでいることが好ましい。また、Ｓｉ基板の厚さは、２２０μｍ～２４０μｍであってもよい。
　また、本発明の半導体装置では、前記リードフレームが、めっき法により形成されていることが好ましい。その場合、リードフレームの厚さは、１０μｍ～５０μｍであってよい。
　また、本発明の半導体装置では、前記ダイパッドが平面視四角状であり、前記複数のリードが、当該ダイパッドの四方を取り囲むように配置されていてもよい。すなわち、本発明の半導体装置は、ＱＦＮ（Quad Flat Non-leaded）が適用された半導体装置であってもよい。
　その場合、前記ダイパッドが、平面視で前記半導体チップよりも大きい四角状であり、前記ダイパッドの前記封止面の前記周縁部が、前記半導体チップを取り囲んでいることが好ましい。
　また、本発明の半導体装置では、前記Ｂｉ系材料層の厚さと前記Ｃｕ合金層の厚さとの合計である前記接合層の総厚さが、１２μｍ～３６μｍであってもよい。また、前記Ｂｉ系材料層の厚さは、１０μｍ～３０μｍであってもよい。また、前記Ｃｕ合金層の厚さが、１μｍ～３μｍであってもよい。
図１は、本発明の第１実施形態に係る半導体装置の模式平面図である。 図２は、本発明の第１実施形態に係る半導体装置の模式断面図であって、図１のＡ－Ａ切断面における断面を表している。 図３は、図２の破線円Ｂで囲まれた部分の要部拡大図である。 図４は、図２の破線円Ｃで囲まれた部分の要部拡大図である。 図５は、図２の破線円Ｄで囲まれた部分の要部拡大図である。 図６Ａは、図１および図２に示す半導体装置の製造工程の一部を示す模式断面図である。 図６Ｂは、図６Ａの次の工程を示す模式断面図である。 図６Ｃは、図６Ｂの次の工程を示す模式断面図である。 図６Ｄは、図６Ｃの次の工程を示す模式断面図である。 図６Ｅは、図６Ｄの次の工程を示す模式断面図である。 図６Ｆは、図６Ｅの次の工程を示す模式断面図である。 図６Ｇは、図６Ｆの次の工程を示す模式断面図である。 図７は、図３に示したリードの第１変形例を示す図である。 図８は、図３に示したリードの第２変形例を示す図である。 図９は、図３に示したリードの第３変形例を示す図である。 図１０は、図３に示したリードの第４変形例を示す図である。 図１１は、図１に示したピン凹部の配置形態の変形例を示す図である。 図１２は、本発明の第２実施形態に係る半導体装置の模式平面図である。 図１３は、本発明の第２実施形態に係る半導体装置の模式断面図であって、図１２のＡ´－Ａ´切断面における断面を表している。 図１４は、図１３に示したリードフレームの変形例を示す図である。 図１５は、図１４の破線円Ｆで囲まれた部分の要部拡大図である。 図１６は、図１４の破線円Ｇで囲まれた部分の要部拡大図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
　図１は、本発明の第１実施形態に係る半導体装置の模式平面図である。図２は、本発明の第１実施形態に係る半導体装置の模式断面図であって、図１のＡ－Ａ切断面における断面を表している。図３は、図２の破線円Ｂで囲まれた部分の要部拡大図である。図４は、図２の破線円Ｃで囲まれた部分の要部拡大図である。図５は、図２の破線円Ｄで囲まれた部分の要部拡大図である。なお、図１は、樹脂パッケージが取り外された状態を表している。
　半導体装置１は、ＱＦＮ（Quad Flat Non-leaded）が適用された半導体装置である。半導体装置１は、表面２１および裏面２２を有する半導体チップ２と、半導体チップ２が搭載されるダイパッド３と、ダイパッド３の周囲に配置された複数の電極リード４と、半導体チップ２と電極リード４とを電気的に接続するボンディングワイヤ５と、これらを封止する樹脂パッケージ６とを備えている。
　半導体チップ２は、平面視四角状（たとえば、２．３ｍｍ×２．３ｍｍ程度の四角形）のＳｉ基板７を備えている。Ｓｉ基板７の厚さは、たとえば、２２０μｍ～２４０μｍ（好ましくは、２３０μｍ程度）である。Ｓｉ基板７の上面には、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造（図示せず）が形成されており、その多層配線構造の最表面は、表面保護膜（図示せず）で覆われている。
　当該表面保護膜には、多層配線構造における最上の配線層を露出させるためのパッド開口８が複数形成されている。パッド開口８は、平面視四角状であり、半導体チップ２の各縁に同数ずつ（図１では、４つずつ）設けられている。各パッド開口８は、半導体チップ２の各辺に沿って等間隔に配置されている。そして、配線層の一部が、半導体チップ２の電極パッド９として、各パッド開口８から露出されている。なお、パッド開口８が形成された面が、半導体チップ２の表面２１を形成している。
　電極パッド９として露出する最上の配線層は、たとえば、Ａｌ（アルミニウム）を含む金属材料からなり、具体的には、Ａｌを主成分とする金属材料（たとえば、Ａｌ－Ｃｕ合金など）からなる。
　一方、Ｓｉ基板７の下面（ダイパッド３との対向面）には、裏メタル１０が形成されている。この裏メタル１０が半導体チップ２の裏面２２を形成している。
　裏メタル１０は、図３に示すように、Ｓｉ基板７の側から順に、Ａｕ層１１、Ｎｉ層１２およびＣｕ層１３が積層された３層構造を有している。Ａｕ層１１は、Ｓｉ半導体に対してオーミック接触可能であり、Ｓｉ基板７の下面に接触している。Ｎｉ層１２は、裏メタル１０の最表面をなすＣｕ層１３よりもＳｉ基板７側に形成されており、Ｓｉ基板７中のＳｉが裏メタル１０の最表面に析出するＳｉノジュールを防止するための層である。
　ダイパッド３および複数の電極リード４は、同一の金属薄板からなるリードフレーム１４として形成されている。リードフレーム１４は、たとえば、めっき法により形成されている。めっき成長に用いられる金属材料としては、たとえば、Ｃｕを主として含有するＣｕ系素材、具体的には、純度９９．９９９９％（６Ｎ）以上、純度９９．９９％（４Ｎ）以上といった高純度銅、Ｃｕと異種金属との合金（たとえば、Ｃｕ－Ｆｅ－Ｐ合金など）など、たとえば、４２アロイ（Ｆｅ－４２％Ｎｉ）などのＦｅ系素材などが挙げられる。また、リードフレーム１４の厚さは、たとえば、１００μｍ未満であり、好ましくは、１０μｍ～５０μｍである。
　ダイパッド３は、平面視で半導体チップ２よりも大きい四角状（たとえば、平面視で２．７ｍｍ角程度）であり、四角環状の周縁部３３が半導体チップ２を取り囲んでいる。
　ダイパッド３の表面３１（樹脂パッケージ６により封止される封止面）は、めっきやスパッタなどの処理による金属薄膜により被覆されていない非被覆面であり、リードフレーム１４を構成するＣｕ系素材が表面３１全体に露出している。
　ダイパッド３の周縁部３３には、図４に示すように、ダイパッド３の表面３１がリードフレーム１４の厚さ方向に凹んだ微小なピン凹部３４（変形部）が複数形成されている。
　このダイパッド３側のピン凹部３４は、周縁部３３の各直線部に同数ずつ（図１では、６つずつ）設けられている。各ピン凹部３４は、周縁部３３の各辺に沿って等間隔に配置されている。各ピン凹部３４は、深さ方向に向かって径が窄むテーパ状の断面視略椀状をなし、たとえば、１０μｍ～５０μｍの最大径、５μｍ～２５μｍの深さを有している。ダイパッド３の表面３１において、各ピン凹部３４を取り囲む平面視円環状の周辺面３５は、表面３１において半導体チップ２が搭載される搭載面３６に対して隆起している。搭載面３６は、ダイパッド３の裏面３２（配線基板への実装面）に対して平行な面である。
　また、ダイパッド３の側面３７には、周縁部３３の各ピン凹部３４と対向する各位置に、リードフレーム１４の厚さ方向と直交する方向に突出した抜け止め部３８（突出部）が形成されている。各抜け止め部３８は、リードフレーム１４の厚さ方向上側に形成され、断面視において、各ピン凹部３４に隣接している。
　そして、半導体チップ２およびダイパッド３は、Ｓｉ基板７の下面（半導体チップ２の裏面２２）およびダイパッド３の表面３１（搭載面３６）が接合面として互いに対向した状態で、裏面２２と表面３１との間に接合層１５を介在させることによって、互いに接合されている。これにより、半導体チップ２は、表面２１を上方に向けた姿勢でダイパッド３に支持されている。
　接合層１５は、図３に示すように、相対的に厚い主層としてのＢｉ系材料層１６と、相対的に薄い副層としてのＣｕ－Ｓｎ合金層１７，１８とを備えている。
　Ｂｉ系材料層１６は、主成分としてＢｉを含有しており、副成分として、Ｂｉの物性に影響を与えることのない程度の量のＳｎ、Ｚｎ、Ｃｏなどが含有されていてもよい。
　Ｃｕ－Ｓｎ合金層１７，１８は、Ｃｕと、ＣｕおよびＰｄを含まない異種金属であるＳｎとの合金からなり、Ｃｕが主成分として含有されている。
　半導体チップ２側のＣｕ－Ｓｎ合金層１７は、接合層１５における裏メタル１０のＣｕ層１３との界面近傍において、その全域にわたって形成されている。これにより、Ｃｕ－Ｓｎ合金層１７は、裏メタル１０のＣｕ層１３に接触している。Ｃｕ－Ｓｎ合金層１７は、たとえば、ダイパッド３と半導体チップ２との対向方向において、Ｂｉ系材料層１６の側から半導体チップ２側へ向かって、Ｃｕ６Ｓｎ５／Ｃｕ３Ｓｎで表される積層構造を有している。
　一方、ダイパッド３側のＣｕ－Ｓｎ合金層１８は、接合層１５におけるダイパッド３の表面３１との界面近傍において、その全域にわたって形成されている。これにより、Ｃｕ－Ｓｎ合金層１８は、ダイパッド３の表面３１に接触している。Ｃｕ－Ｓｎ合金層１８は、たとえば、ダイパッド３と半導体チップ２との対向方向において、Ｂｉ系材料層１６の側からダイパッド３側へ向かって、Ｃｕ６Ｓｎ５／Ｃｕ３Ｓｎで表される積層構造を有している。
　なお、Ｃｕ－Ｓｎ合金層１７，１８は、接合層１５におけるダイパッド３の表面３１との界面近傍および接合層１５における裏メタル１０のＣｕ層１３との界面近傍のそれぞれにおいて、それら部分的に形成されていてもよい。
　そして、Ｂｉ系材料層１６およびＣｕ－Ｓｎ合金層１７，１８は、ダイパッド３の表面３１と裏メタル１０のＣｕ層１３との間において、Ｂｉ系材料層１６をダイパッド３と半導体チップ２との対向方向の両側から、Ｃｕ－Ｓｎ合金層１７，１８で挟み込んだ３層構造（Ｃｕ－Ｓｎ合金層１７／Ｂｉ系材料層１６／Ｃｕ－Ｓｎ合金層１８）をなしている。
　上記のような接合層１５の融点は、たとえば、２６０℃～２６５℃、好ましくは、２６５℃～２７１℃である。また、半導体チップ２とダイパッド３とが接合された状態において、接合層１５の総厚さＴ（Ｂｉ系材料層１６の厚さとＣｕ－Ｓｎ合金層１７，１８の厚さとの合計）は、たとえば、１２μｍ～３６μｍである。各層の厚さは、たとえば、Ｂｉ系材料層１６の厚さが１０μｍ～３０μｍであり、Ｃｕ－Ｓｎ合金層１７，１８の厚さが１μｍ～３μｍである。
　ダイパッド３の裏面３２（配線基板への実装面）は、樹脂パッケージ６から露出されている。露出した裏面３２には、たとえば、錫（Ｓｎ）、錫－銀合金（Ｓｎ－Ａｇ）などの金属材料からなるダイパッド裏面めっき１９が形成されている。
　電極リード４は、図１に示すように、ダイパッド３の各側面３７と直交する各方向における両側に設けられることにより、ダイパッド３の周囲に配置されている。ダイパッド３の各側面３７に対向する電極リード４は、その対向する側面３７と平行な方向に等間隔に配置されている。各電極リード４は、ダイパッド３の側面３７と直交する方向（ダイパッド３との対向方向）に長尺な平面視長方形状に形成されており、その対向方向における長さ（裏面４２側の長さ）は、たとえば、４５０μｍ程度である。
　電極リード４の表面４１（ボンディングワイヤ５の接続面）は、図５に示すように、めっきやスパッタなどの処理による金属薄膜により被覆されていない非被覆面であり、リードフレーム１４を構成するＣｕ系素材が表面４１全体を形成している。
　各電極リード４におけるダイパッド３側の縁部４３には、電極リード４の表面４１（樹脂パッケージ６により封止される封止面）がリードフレーム１４の厚さ方向に凹んだ微小なピン凹部４４（変形部）が複数形成されている。
　この電極リード４側のピン凹部４４は、深さ方向に向かって径が窄む断面視略椀状をなし、たとえば、１０μｍ～５０μｍの最大径、５μｍ～２５μｍの深さを有している。電極リード４の表面４１において、各ピン凹部４４を取り囲む平面視円環状の周辺面４５は、表面４１においてボンディングワイヤ５が接続される接続面４６に対して隆起している。接続面４６は、電極リード４の裏面４２（配線基板への実装面）に対して平行な面である。
　また、電極リード４の側面４７には、平面視で縁部４３のピン凹部４４を取り囲むように、リードフレーム１４の厚さ方向と直交する方向に突出した抜け止め部４８（突出部）が形成されている。各抜け止め部４８は、リードフレーム１４の厚さ方向上側に形成され、断面視においてピン凹部４４に隣接している。
　電極リード４の裏面４２（配線基板への実装面）は、樹脂パッケージ６から露出されている。露出した裏面４２には、たとえば、錫（Ｓｎ）、錫－銀合金（Ｓｎ－Ａｇ）などの金属材料からなるリード裏面めっき２０が形成されている。
　ボンディングワイヤ５は、たとえば、銅（たとえば、純度９９．９９９９％（６Ｎ）以上、純度９９．９９％（４Ｎ）以上といった高純度銅などであり、微量の不純物を含む場合はある。）からなる。ボンディングワイヤ５は、一つの電極パッド９と一つの電極リード４とを１対１で接続している。
　樹脂パッケージ６は、半導体装置１の外形をなし、略直方体状に形成されている。樹脂パッケージ６の大きさは、その平面サイズが、たとえば、４ｍｍ角程度であり、その厚さが、たとえば、０．８５ｍｍ程度である。このような樹脂パッケージ６は、たとえば、エポキシ樹脂など公知のモールド樹脂からなり、リードフレーム１４の各表面３１，４１および各側面３７，４７を覆い、各裏面３２，３３を露出させるように、半導体チップ２、ボンディングワイヤ５およびリードフレーム１４を封止している。樹脂パッケージ６は、ダイパッド３の周縁部３３および各電極リード４の縁部４３のそれぞれにおいて、ピン凹部３４およびピン凹部４４に入り込んでいる。
　図６Ａ～図６Ｇは、図１および図２に示す半導体装置の製造工程を工程順に示す模式断面図である。
　上記した半導体装置１を製造するには、たとえば、図６Ａに示すように、めっき法により、ステンレス基板２３上に、リードフレーム１４の材料を、ダイパッド３および電極リード４を有するユニットを複数備えるパターンで成長させることにより、リードフレーム１４が形成される。なお、図６Ａ～図６Ｇでは、リードフレーム１４の全体図は省略し、半導体チップ２を１つ搭載するのに必要な１ユニット分のダイパッド３および電極リード４のみを示す。
　次いで、図６Ｂに示すように、スタンピングツール２４が、電極リード４のダイパッド３側の縁部４３に、表面４１に対して垂直に打ち付けられる。このスタンピングツール２４は、後述するワイヤボンディングに使用されるワイヤボンダに、キャピラリと交換して装着されるものである。スタンピングツール２４の打ち付けにより、電極リード４の縁部４３にスタンピングツール２４の打痕として、電極リード４側のピン凹部４４が形成される。また、ピン凹部４４の形成と同時に、電極リード４におけるピン凹部４４の周辺部分がスタンピングツール２４に押し広げられることにより、ピン凹部４４を取り囲む電極リード４の周辺面４５が隆起するとともに、ピン凹部４４に隣接する電極リード４の側面４７から抜け止め部４８が突出する。
　なお、スタンピングツール２４により電極リード４に印加される荷重は、目標とされるピン凹部４４の深さにより異なるが、たとえば、２００ｇ～４００ｇ程度である。また、スタンピングツール２４としては、たとえば、ワイヤなどを挿通する孔を持たないスタンピングキャピラリ（たとえば、ＴＯＴＯ社製など）などを適用することができる。
　その後は、図６Ｃに示すように、図６Ｂと同様の工程が残りの電極リード４にも行なわれることにより、全ての電極リード４の縁部４３にピン凹部４４が形成される。
　次いで、図６Ｃに示すように、図６Ｂと同様の工程により、ダイパッド３の周縁部３３に、その各辺に沿ってスタンピングツール２４が順に打ち付けられる。これにより、ダイパッド３側のピン凹部３４が形成されて、ピン凹部３４を取り囲むダイパッド３の周辺面３５が隆起するとともに、ピン凹部３４に隣接するダイパッド３の側面３７から抜け止め部３８が突出する。
　一方、図６Ｄに示すように、Ｓｉ基板７の下面にＡｕ層１１、Ｎｉ層１２およびＣｕ層１３が順に積層されることにより、裏メタル１０が形成される。これにより、裏メタル１０を有する半導体チップ２が準備される。
　次いで、図６Ｅに示すように、Ｓｎを含有するＢｉ系材料からなる接合材としての接合ペースト２５が、ダイパッド３の表面３１に塗布される。
　接合ペースト２５におけるＳｎの含有量は、たとえば、裏メタル１０のＣｕ層１３およびダイパッド３の表面３１のＣｕに対して全量が拡散できる量であることが好ましく、たとえば、４ｗｔ％以下、好ましくは、１～３ｗｔ％、さらに好ましくは、１．５～２．５ｗｔ％である。
　接合ペースト２５の塗布後、図６Ｆに示すように、裏メタル１０のＣｕ層１３が接合ペースト２５に接触するにように、半導体チップ２およびダイパッド３によって接合ペースト２５を挟み込む。続いて、たとえば、２９０℃～３００℃でリフロー（熱処理）が実行される。
　これにより、図６Ｇに示すように、裏メタル１０のＣｕ層１３およびダイパッド３の表面３１のＣｕのそれぞれと、接合ペースト２５中のＳｎとが反応して、Ｃｕ層１３および表面３１近傍にＣｕ－Ｓｎ合金層１７，１８が形成される。一方、接合ペースト２５中のＢｉは、Ｃｕとほとんど反応しないので、Ｃｕ－Ｓｎ合金層１７，１８の間に、これらに挟まれたＢｉ系材料層１６として残存することとなる。
　その後、全ての半導体チップ２の各電極パッド９と、各電極パッド９に対応する電極リード４とが、ボンディングワイヤ５によって接続される。
　全てのワイヤボンディング終了後、リードフレーム１４が成形金型にセットされ、全ての半導体チップ２がリードフレーム１４とともに、樹脂パッケージ６により一括して封止される。
　樹脂パッケージ６による封止後、ステンレス基板２３とリードフレーム１４とが剥離される。次いで、樹脂パッケージ６から露出するダイパッド３の裏面３２にダイパッド裏面めっき１９が形成され、同時に、電極リード４の裏面４２にリード裏面めっき２０が形成される。最後に、ダイシングソーを用いて、リードフレーム１４が樹脂パッケージ６とともに各半導体装置１のサイズに切断されることにより、図１に示す半導体装置１の個片が得られる。
　以上のように、上記の方法によれば、ダイパッド３の表面３１に塗布された接合ペースト２５は、裏メタル１０のＣｕ層１３に接触するにように、半導体チップ２およびダイパッド３によって挟み込まれる。その後、リフロー（熱処理）が実行されることによって、Ｂｉ系材料層１６およびＣｕ－Ｓｎ合金層１７，１８を有する接合層１５が形成される。
　接合層１５の形成にあたって、接合ペースト２５中の成分（Ｂｉ系材料およびＳｎ）がＣｕ以外の金属元素と接触することがなく、さらに、半導体チップ２とダイパッド３との対向方向において、Ｂｉ系材料層１６の両側にＣｕ－Ｓｎ合金層１７，１８が形成される。
　そのため、Ｂｉ系材料層１６の特性を低下させるおそれのある、裏メタル１０のＡｕ層１１中のＡｕやＮｉ層１２中のＮｉなどの阻害金属元素とＢｉ系材料層１６との接触を防止することができる。その結果、Ｂｉと上記阻害金属元素との金属間化合物の形成およびＢｉと上記阻害金属元素との共晶組成物の形成を防止することができる。よって、接合層１５の耐温度サイクル性を向上できるとともに、接合層１５の融点を高く維持することができる。
　一方、Ｂｉ系材料層１６がＣｕ－Ｓｎ層１７，１８に接触しているが、ＣｕはＢｉとほとんど反応しないので、これらの層同士の接触による、接合層１５の融点低下や耐温度サイクル性の低下のおそれはほとんどない。
　また、接合層１５が、Ｂｉ系材料層１６およびＣｕ－Ｓｎ合金層１７，１８からなるので、接合層１５の鉛フリー化を達成することができる。
　また、Ｃｕ－Ｓｎ合金は、Ｂｉ－Ａｕ合金、Ｂｉ－Ａｇ合金などのように硬くて脆い金属ではなく、高強度な金属である。そのため、Ｃｕ－Ｓｎ合金層１７，１８によって、半導体チップ２およびリードフレーム１４と、接合層１５との接合強度を向上させることができる。
　また、Ｓｉ基板７の下面にＡｕ層１１が接触しているので、このＡｕ層１１を介してＣｕ層１３とＳｉ基板７とを導通させることができる。これにより、Ｓｉ基板７とダイパッド３とを電気的に接続することができる。
　また、ダイパッド３の表面３１および電極リード４の表面４１のいずれもが、めっきやスパッタなどの処理による金属薄膜により被覆されていない非被覆面であるため、半導体装置１の製造にあたって、リードフレーム１４にめっきやスパッタなどの処理をする必要がないので、コストを低減することができる。
　また、この実施形態に係る半導体装置１の構成によれば、下記の課題を解決することができる。
　その課題とは、従来、半導体装置を配線基板上に高密度に実装するために、樹脂パッケージからのリードの延伸を排除し、パッケージ下面にリードフレームのリード端子（半導体チップと電気接続された端子部分）を露出させ、配線基板上への表面実装を可能とした高密度実装用のパッケージが用いられている。このような高密度実装用のパッケージとしては、たとえば、ＱＦＮ（Quad Flat Non-leaded Package）やＳＯＮ（Small Outlined Non-leaded Package）などのリードレスパッケージが知られている。
　このような半導体パッケージにおいて、さらに、半導体チップからの放熱性を高めるために、パッケージ下面に、リードフレームのダイパッド（半導体チップが搭載される支持部）を露出させる構造のパッケージ（たとえば、ＨＱＦＮ：Heat sinked Quad Flat Non-leaded Package）も実用化されている。
　これらの形態のパッケージでは、半導体チップとともにモールド樹脂でパッケージングされるリードフレームの実装面がパッケージ下面に露出する構成である。そのため、リード端子およびダイパッドがパッケージから抜けやすいという不具合がある。たとえば、パッケージ実装後の基板曲げ試験などにおいて、パッケージに外力が加わったときにリード端子やダイパッドが抜けるおそれがある。
　そこで、リード端子やダイパッドの断面形状を略逆テーパ状にすることによって、モールド樹脂にそれらの側面を食い込ませて、リード端子やダイパッドの抜け防止が図られている。
　上記のような断面形状は、たとえば、半導体チップおよびリードフレームのパッケージングに先立って、リードフレームを実装面側（裏面側）からエッチングし、リード端子やダイパッドの側面の一部を除去することによって形成される。
　リードフレームとして、従来から１００μｍ～２００μｍ程度の金属薄板が用いられているが、近年、めっき法により形成されるリードフレームが用いられつつある。たとえば、基板上に、所定のフレームパターンのめっき成長を行なうことにより、リードフレームを形成する方法が検討されている。このような方法では、リードフレームの厚さを精密に制御できるので、リードフレームを薄く形成することにより、パッケージの薄型化が図られるかもしれない。
　しかし、リードフレームと基板との剥離のタイミングは、リードフレームが半導体チップとともにパッケージングされた後である。そのため、パッケージング前においては、リードフレーム（リード端子およびダイパッド）の実装面が基板に覆われているので、リードフレームを実装面側からエッチング加工することが困難である。一方、パッケージング後においては、基板が剥離されても、リードフレームの側面がすでにモールド樹脂で覆われているので、側面をエッチング加工することが困難である。
　上記の理由から、めっき法によりリードフレームを形成する場合には、リードフレームの抜け止め構造を形成することが困難であるという不具合がある。
　また、従来のリードフレームは、実装面とは反対側の封止面全域が同一平面であり、モールド樹脂に対して平面状に接触しているため、モールド樹脂に対してリードフレームが横ずれしやすいという不具合もある。
　そこで、この実施形態では、ダイパッド３の側面３７および電極リード４の側面４７のそれぞれが樹脂パッケージ６により封止されており、側面３７，４７を封止する樹脂パッケージ６内には、側面３７からダイパッド３側の抜け止め部３８が、側面４７から電極リード４側の抜け止め部４８がそれぞれ突出している。
　これらの抜け止め部３８，４８は、リードフレーム１４の厚さ方向に交差する横方向において、樹脂パッケージ６に食い込んでいる。そのため、リードフレーム１４の厚さ方向において、樹脂パッケージ６の下面側（リードフレーム１４の露出面側）へ向かう力がリードフレーム１４に加わったとき、樹脂パッケージ６に食い込んだ抜け止め部３８，４８が引っ掛かる。その結果、リードフレーム１４の抜けを抑制することができる。
　また、ダイパッド３の表面３１は、その全域が同一平面ではなく、その周縁部３３にピン凹部３４が形成されており、ピン凹部３４内に樹脂パッケージ６が入り込んでいる。これにより、樹脂パッケージ６の一部がピン凹部３４に嵌合されている。また、電極リード４の表面４１は、ダイパッド３の表面３１と同様に、その全域が同一平面ではなく、その縁部４３にピン凹部４４が形成されており、ピン凹部４４内に樹脂パッケージ６が入り込んでいる。これにより、樹脂パッケージ６の一部がピン凹部４４に嵌合されている。
　そのため、上記横方向において、リードフレーム１４に力が加わったとき、ピン凹部３４，４４内の樹脂パッケージ６にピン凹部３４，４４が引っ掛かる。その結果、リードフレーム１４の横ずれを防止することができる。
　また、ダイパッド３の表面３１において、ピン凹部３４の周辺面３５が隆起することにより、表面３１の一部が盛り上がっている。また、電極リード４の表面４１において、ピン凹部４４の周辺面４５が隆起することにより、表面４１の一部が盛り上がっている。そのため、上記横方向の力がリードフレーム１４に加わったとき、盛り上がった周辺面３５，４５が、横ずれに対する抵抗となる。その結果、リードフレーム１４の横ずれをより確実に防止することができる。
　また、上記半導体装置１の製造方法によれば、図６Ｂに示すように、電極リード４に、樹脂パッケージ６から露出させる裏面４２とは反対側の表面４１の縁部４３にスタンピングツール２４を打ち付けることによって、ピン凹部４４および抜け止め部４８が形成される。また、図６Ｃに示すように、電極リード４と同様に、ダイパッド３にピン凹部３４および抜け止め部３８が形成される。
　そのため、たとえば、リードフレーム１４をめっき成長により形成するために、リードフレーム１４の露出面（裏面３２，４２）がステンレス基板２３で覆われており、裏面３２，４２側からのエッチング加工が困難な場合でも、抜け止め部３８，４８（抜け止め構造）を確実に形成することができる。
　また、ワイヤボンダのキャピラリと交換可能なスタンピングツール２４を用いてリードフレーム１４を押圧するため、ダイパッド３の周縁部３３および電極リード４の縁部４３に焦点を絞って、ピン凹部３４，４４を簡単かつ精密に形成することができる。
　さらに、リードフレーム１４がめっき法により形成されるので、めっき成長の時間を制御することにより、リードフレーム１４を薄く形成することができる。その結果、パッケージの薄型化を図ることができる。
　なお、この第１実施形態では、たとえば、スタンピングツール２４の打ち付けにより電極リード４が変形して形成される変形部分は、微小な円形のピン凹部に限られず、たとえば、直線状の凹部などであってもよい。
　また、ピン凹部である場合、その形状は、図４および図５に示した形状に限られない。
　たとえば、図７に第１変形例として示すように、電極リード４のダイパッド３側の縁部４３に、ワイヤボンディングに使用されるキャピラリ２６（中心に微小な孔２７が１つ形成されたキャピラリ２６）を垂直に打ち付けることにより、内部に突起２８が１つ形成されたピン凹部２９を形成してもよい。
　また、たとえば、図８に第２変形例として示すように、電極リード４のダイパッド３側の縁部４３に、先端に微小な穴５０が複数形成されたスタンピングツール５１を垂直に打ち付けることにより、内部に突起５２が複数形成されたピン凹部５３を形成してもよい。
　図７および図８に示したリードの第１変形例および第２変形例では、ピン凹部２９，５３内に突起２８，５２が形成されているため、ピン凹部２９，５３内における樹脂パッケージ６内には、突起２８，５２が突出している。これらの突起２８，５２により、ピン凹部２９，５３内において、樹脂パッケージ６に対して電極リード４（リードフレーム１４）を食い込ませることができる。そのため、ピン凹部２９，５３と樹脂パッケージ６との嵌合構造を複雑にすることができる。その結果、ピン凹部２９，５３に対する樹脂パッケージ６の嵌合強度を向上させることができる。
　また、ピン凹部は、深さ方向に向かって径が窄むテーパ状である必要はなく、たとえば、深さ方向に向かって径が広がる逆テーパ状であってもよい。
　また、たとえば、電極リード４のダイパッド３側の縁部４３に、表面４１を隆起させないように、表面４１に対して鋭角にスタンピングツール２４を打ち付けることにより、電極リード４を側面４７側へ押し広げて抜け止め部４８を形成してもよい。
　その場合、表面４１に対するスタンピングツール２４の角度を小さく調節することにより、図９に第３変形例として示すように、電極リード４の表面４１に、スタンピングツール２４の打痕が残らないように、傾斜面４９（変形部）を形成することができる。
　一方、図１０に第４変形例として示すように、表面４１に対するスタンピングツール２４の角度を大きく調節することにより、電極リード４の表面４１に、凹部５４を形成することができる。
　なお、図７～図１０に示したリードの第１～第４変形例の形状は、ダイパッド３の側面３７に抜け止め部３８を形成する場合にも、適用することができる。
　また、各電極リード４に形成されるピン凹部４４の数は１つに限られず、複数であってもよい。その場合、複数のピン凹部４４は、図１１に変形例として示すように、各電極リード４の縁部４３の各辺に沿って互いに間隔を空けて配置されていてもよい。
　また、裏メタル１０は、Ａｕ層１１、Ｎｉ層１２およびＣｕ層１３のそれぞれが１層ずつ積層された３層構造を有しているとしたが、これに限られず、たとえば、これらの層の少なくとも１種が複数積層されていてもよい。その場合、複数の層が連続して積層されていてもよいし、複数の層の間に別の種類の層が介在されていてもよい。
　また、裏メタル１０は、Ａｕ層、Ｎｉ層およびＣｕ層とは異なる層を備えていてもよい。たとえば、Ａｇ層、Ｔｉ層などを備えていてもよい。Ｔｉ層は、Ｓｉ半導体に対してオーミック接触可能なので、Ａｕ層１１に代えて適用することができる。
＜第２実施形態＞
　図１２は、本発明の第２実施形態に係る半導体装置の模式平面図である。図１３は、本発明の第２実施形態に係る半導体装置の模式断面図であって、図１２のＡ´－Ａ´切断面における断面を表している。図１２および図１３において、前述の第１実施形態で説明した構成については、同一の参照符号を用いて表し、その説明を省略する。
　この第２実施形態の半導体装置６１は、金属薄板からなるリードフレーム６２を有している。リードフレーム６２を構成する金属薄板は、Ｃｕを主として含有するＣｕ系素材からなり、具体的には、たとえば、純度９９．９９９９％（６Ｎ）以上、純度９９．９９％（４Ｎ）以上といった高純度銅、Ｃｕと異種金属との合金（たとえば、Ｃｕ－Ｆｅ－Ｐ合金など）からなる。なお、金属薄板は、たとえば、４２アロイ（Ｆｅ－４２％Ｎｉ）などのＦｅ系素材などであってもよい。また、リードフレーム６２（金属薄板）の厚さは、たとえば、１９０μｍ～２１０μｍ（好ましくは、２００μｍ程度）である。
　また、このリードフレーム６２を構成するダイパッド６３および電極リード６４は、それぞれの表面６５および表面６６が、第１実施形態とは異なり、凹部が形成されていない平坦面とされている。その他の構成は、第１実施形態と同様であり、また、作用効果も同様である。
　なお、第１および第２実施形態において、たとえば、接合層１５の副層は、Ｃｕ－Ｓｎ合金層１７，１８である必要はなく、たとえば、Ｃｕと、ＣｕおよびＰｂを含まない異種金属であるＺｎとの合金からなり、Ｃｕが主成分として含有されたＣｕ－Ｚｎ合金層であってもよい。
　また、たとえば、リードフレーム６２の表面（ダイパッド６３の表面６５および電極リード６４の表面６６）は、非被覆面である必要はない。その一例として、図１４に第２実施形態の変形例として示すように、めっきやスパッタ処理が施されることにより被覆層６７が形成されていてもよい。
　被覆層６７は、ダイパッド６３の表面６５上においては、図１５に示すように、ダイパッド６３側から順にＡｇ層６８およびフレーム側Ｃｕ層６９が積層された２層構造をなしている。Ａｇ層６８の上にフレーム側Ｃｕ層６９を積層することにより、ダイパッド６３における半導体チップ２との対向面（表面６５）全体にＣｕを露出させることができる。
　一方、電極リード６４の表面６６上においては、被覆層６７は、図１６に示すように、Ａｇ層６８のみが形成された単層構造をなしている。これにより、ボンディングワイヤ５の接続面全体にＡｇを露出させることができる。そのため、電極リード４に接続するボンディングワイヤ５として、Ｃｕワイヤだけではなく、Ａｕワイヤなどさまざまなワイヤを利用することができる。
　この変形例の場合、たとえば、フレーム側Ｃｕ層６９を、本発明のダイパッドの一例として利用することもできる。これにより、リードフレーム６２を省略（フレームレス）することができる。　以上、本発明の実施形態を説明したが、本発明は他の形態で実施することもできる。
　たとえば、前述の実施形態では、ＱＦＮタイプの半導体装置を取り上げたが、本発明は、ＱＦＰ（Quad Flat Package）、ＳＯＰ（Small Outline Package）などといった他の種類のパッケージタイプの半導体装置に適用することもできる。
　また、本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
　また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
　本出願は、２００９年１０月２０日に日本国特許庁に提出された特願２００９－２４１５５０号および２００９年１０月２０日に日本国特許庁に提出された特願２００９－２４１５５１号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
　１・・・半導体装置、２・・・半導体チップ、３・・・ダイパッド、４・・・電極リード、６・・・樹脂パッケージ、７・・・Ｓｉ基板、９・・・電極パッド、１０・・・裏メタル、１１・・・Ａｕ層、１２・・・Ｎｉ層、１３・・・Ｃｕ層、１４・・・リードフレーム、１５・・・接合層、１６・・・Ｂｉ系材料層、１７・・・Ｃｕ－Ｓｎ合金層、１８・・・Ｃｕ－Ｓｎ合金層、２１・・・（半導体チップの）表面、２２・・・（半導体チップの）裏面、２４・・・スタンピングツール、２５・・・接合ペースト、２６・・・キャピラリ、２８・・・突起、２９・・・ピン凹部、３１・・・（ダイパッドの）表面、３２・・・（ダイパッドの）裏面、３３・・・（ダイパッドの）周縁部、３４・・・ピン凹部、３５・・・（ダイパッドの）周辺面、３７・・・（ダイパッドの）側面、３８・・・（ダイパッドの）抜け止め部、４１・・・（電極リードの）表面、４２・・・（電極リードの）裏面、４３・・・（電極リードの）縁部、４４・・・ピン凹部、４５・・・（電極リードの）周辺面、４７・・・（電極リードの）側面、４８・・・（電極リードの）抜け止め部、４９・・・傾斜面、５１・・・スタンピングツール、５２・・・突起、５３・・・ピン凹部、５４・・・凹部、６１・・・半導体装置、６２・・・リードフレーム、６３・・・ダイパッド、６４・・・電極リード、６５・・・（ダイパッドの）表面、６６・・・（電極リードの）表面、６７・・・被覆層、６８・・・Ａｇ層、６９・・・フレーム側Ｃｕ層

Claims (28)

  1. 表面がＣｕからなるダイパッドと、
    裏面を形成するＣｕ層を含み、前記ダイパッドの前記表面に対向するように配置された半導体チップと、
    　前記ダイパッドと前記半導体チップとの間に接合層とを含み、
    　前記接合層は、Ｂｉ系材料層と、当該Ｂｉ系材料層に対して前記ダイパッドと前記半導体チップとの対向方向の両側から前記Ｂｉ系材料層を挟みこむＰｂを含まないＣｕ合金層とを含む、半導体装置。
  2. 表面および裏面を有し、当該表面がＣｕからなるダイパッドと、
    表面および裏面を有し、当該裏面を形成するＣｕ層を含み、前記ダイパッドの前記表面に対向するように配置された半導体チップと、
    　前記ダイパッドと前記半導体チップとの間に接合層とを含み、
    　前記接合層は、Ｂｉ系材料層と、当該Ｂｉ系材料層に対して前記ダイパッドと前記半導体チップとの対向方向の両側から前記Ｂｉ系材料層を挟みこむＰｂを含まないＣｕ合金層とを含む、半導体装置。
  3. 　前記Ｃｕ合金層の少なくとも一つが、Ｃｕ－Ｓｎ合金層である、請求項１または２に記載の半導体装置。
  4. 　前記Ｃｕ合金層の少なくとも一つが、Ｃｕ－Ｚｎ合金層である、請求項１または２に記載の半導体装置。
  5. 　前記半導体チップが、前記Ｃｕ層が裏面側に形成されたＳｉ基板を含み、
    　前記Ｓｉ基板と前記Ｃｕ層との間には、Ｓｉ半導体に対してオーミック接触可能な金属層が形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  6. 　前記ダイパッドの周囲に配置された複数のリードをさらに含み、
    　前記ダイパッドと複数の前記リードとが、協働してリードフレームを構成している、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記半導体装置が、樹脂パッケージを有する樹脂封止型の半導体装置であって、
    　前記リードフレームの裏面が前記樹脂パッケージから露出する露出面とされ、前記リードフレームの表面が前記樹脂パッケージにより封止されており、
    　前記リードフレームの前記ダイパッドおよび／または前記リードは、
    　　前記封止面側から前記封止面の周縁部が押圧されることにより、前記封止面が変形して形成された変形部と、
    　　前記変形部の側方に形成され、前記樹脂パッケージ内においてその側面から突出した突出部とを含む、請求項６に記載の半導体装置。
  8. 　前記変形部は、前記封止面が前記リードフレームの厚さ方向に凹むことにより形成された凹部である、請求項７に記載の半導体装置。
  9. 　前記封止面における前記凹部の周辺部が隆起している、請求項８に記載の半導体装置。
  10. 　前記凹部内に突起が形成されている、請求項８または９に記載の半導体装置。
  11. 　前記リードフレームが、Ｃｕからなる、請求項８～１０のいずれか一項に記載の半導体装置。
  12. 　前記ダイパッドは、その表面を形成するフレーム側Ｃｕ層と、このフレーム側Ｃｕ層の直下に形成されたＣｕを含まない金属層との積層構造を有する、請求項１１に記載の半導体装置。
  13. 　前記半導体チップの表面には、電極パッドが形成されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記電極パッドが、Ａｌを含む金属材料からなる、請求項１３に記載の半導体装置。
  15. 　前記Ｓｉ基板と前記Ｃｕ層との間に形成された前記金属層が、Ａｕ層である、請求項５に記載の半導体装置。
  16. 　前記Ｓｉ基板と前記Ａｕ層との間に形成されたＮｉ層をさらに含む、請求項１５に記載の半導体装置。
  17. 　前記Ｓｉ基板の厚さが、２２０μｍ～２４０μｍである、請求項５に係る請求項６～１６のいずれか一項に記載の半導体装置。
  18. 　前記リードフレームが、めっき法により形成されている、請求項７～１２のいずれか一項および請求項７に係る請求項１３～１７のいずれか一項に記載の半導体装置。
  19. 　前記リードフレームの厚さが、１０μｍ～５０μｍである、請求項１８に記載の半導体装置。
  20. 　前記ダイパッドが平面視四角状であり、
    　前記複数のリードが、当該ダイパッドの四方を取り囲むように配置されている、請求項７～１２のいずれか一項および請求項７に係る請求項１３～１９のいずれか一項に記載の半導体装置。
  21. 　前記ダイパッドが、平面視で前記半導体チップよりも大きい四角状であり、
    　前記ダイパッドの前記封止面の前記周縁部が、前記半導体チップを取り囲んでいる、請求項２０に記載の半導体装置。
  22. 　前記Ｂｉ系材料層の厚さと前記Ｃｕ合金層の厚さとの合計である前記接合層の総厚さが、１２μｍ～３６μｍである、請求項１～２１のいずれか一項に記載の半導体装置。
  23. 　前記Ｂｉ系材料層の厚さが、１０μｍ～３０μｍである、請求項１～２２のいずれか一項に記載の半導体装置。
  24. 　前記Ｃｕ合金層の厚さが、１μｍ～３μｍである、請求項１～２３のいずれか一項に記載の半導体装置。
  25. 　裏面にＣｕ層を含む半導体チップを準備する工程と、
    　表面がＣｕからなるダイパッドに、ＣｕおよびＰｂを含まない異種金属と、Ｂｉ系材料とを含有する接合材を介して、前記Ｃｕ層と前記接合材とが接触するように、前記半導体チップを接合する工程と、
    　前記半導体チップの接合後、前記ダイパッドを熱処理する工程とを含む、半導体装置の製造方法。
  26. 　前記半導体チップが、Ｓｉ基板を備えており、
    　前記半導体チップを準備する工程が、
    　　前記Ｓｉ基板の裏面にＳｉ半導体に対してオーミック接触可能な金属層を形成する工程と、
    　　当該金属層上に前記Ｃｕ層を形成する工程とを含む、請求項２５に記載の半導体装置の製造方法。
  27. 　前記半導体チップを接合する工程が、前記ダイパッドと、当該ダイパッドの周囲に配置された複数のリードとを含むリードフレームの前記ダイパッドに前記半導体チップを接合する工程を含む、請求項２５または２６に記載の半導体装置の製造方法。
  28. 　前記半導体チップを接合する工程に先立って実行され、前記リードフレームの前記ダイパッドおよび／または前記リードの表面側から、前記表面の周縁部を、ワイヤボンダのキャピラリまたは前記ワイヤボンダに前記キャピラリと交換して装着されるスタンピングツールで押圧して前記表面を変形させることにより、変形部および前記リードフレームの側面から突出する突出部を形成する工程と、
    　前記リードフレームの熱処理後、前記リードフレームの前記裏面が露出するように、前記リードフレームの前記表面側を樹脂パッケージにより封止する工程とをさらに含む、請求項２７に記載の半導体装置の製造方法。
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