JP4039738B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4039738B2 JP4039738B2 JP15283398A JP15283398A JP4039738B2 JP 4039738 B2 JP4039738 B2 JP 4039738B2 JP 15283398 A JP15283398 A JP 15283398A JP 15283398 A JP15283398 A JP 15283398A JP 4039738 B2 JP4039738 B2 JP 4039738B2
- Authority
- JP
- Japan
- Prior art keywords
- plated
- substrate
- semiconductor element
- plating
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は半導体素子をダイス付け材により基板に取付け、グランド用のボンディングリードをサーマルビアに接続した半導体装置に関する。
【0002】
【従来の技術】
近年の半導体パッケージは低コスト化、小型化等の市場の要求に答える形で有機基板を用いたBGAパッケージが主流になりつつあり、特に、低コストのわりに電気特性、熱特性が優れる、四層程度の有機基板を用いたBGAパッケージの開発が進んでいる。
【0003】
この半導体パッケージは有機基板の層数が少なくことから、配線の自由度が少なく、多ピンになるほど、信号用及びグランド用のボンディングリードの配線の引回しが難しくなる。その対策の一つとして、同電位のグランド用のボンディングリードのメッキ用配線をサーマルビアから引き出し、配線密度を下げるようにしている。
【0004】
図19は従来の半導体装置を示す図である。図19において、半導体装置は、基板にダイス付け材により取付けられた半導体素子と、半導体素子の下方の基板の部分に設けられたサーマルビア30と、ボンディングリード24と、半導体素子16とボンディングリード24aとの間で基板に環状に設けられ且つグランド用のボンディングリード24aに接続された環状のメッキ接続部32と、幾つかのサーマルビア30aと環状のメッキ接続部32とを接続するメッキ引き出し線34とを備えている。図19は半導体素子が取付けられていない状態を示し、半導体素子を取り付けるべき基板12のダイステージ16aが示されている。
【0005】
グランド用のボンディングリード24aは、環状のメッキ接続部32及びメッキ引き出し線34によりサーマルビア30aに接続される。従って、グランド用のボンディングリード24aは、サーマルビア30aから電流を流すことによってメッキによって形成されることができる。信号用のボンディングリード24は内部の導体層を介して電流を流すことができる。ボンディングリード24はこうして無電界メッキ、ニッケルメッキ、及び金メッキを行うことにより形成される。
【0006】
【発明が解決しようとする課題】
しかし、半導体素子16をダイス付け材により基板12に取付ける際、ダイス付け材の一部14aが半導体素子16からはみ出してしまう問題がある。ダイス付け材の一部が基板からはみ出しても問題にならないが、ダイス付け材の一部が流れてブリーディングを生じると問題になることがある。例えば、ダイス付け材のうちの流動しやすい油脂成分等が、メッキ引き出し線34及び/又は環状のメッキ接続部32を通ってグランド用のボンディングリード24、24aに達すると、油脂成分等がボンディングリード24aの表面を覆ってしまい、半導体素子とグランド用のボンディングリード24aとの間でワイヤボンディングを行う際にワイヤの剥離や強度劣化等の不具合が発生してしまう。
【0007】
本発明の目的は、グランド用のボンディングリードにダイス付け材のブリーディングが達しないようにした半導体装置を提供することである。
【0008】
【課題を解決するための手段】
本発明の半導体装置は、基板と、該基板にダイス付け材により取付けられた半導体素子と、該半導体素子の占める該基板の矩形の領域に分散して設けられた複数のサーマルビアと、該半導体素子の外側で該基板に配列された複数の信号用及びグランド用のボンディングリードと、該半導体素子と該ボンディングリードとの間の延びる複数のワイヤと、該半導体素子と該ボンディングリードとの間で該基板に環状に設けられ且つグランド用のボンディングリードに接続された略四角形環状のメッキ接続部と、該サーマルビアの少なくとも一つと該環状のメッキ接続部との接続するメッキ引出し線とを備えた半導体装置において、該メッキ引出し線が該基板の矩形の半導体素子搭載領域のコーナー部に位置するサーマルビアにのみ接続され、半導体素子搭載領域の内側及びコーナー部以外の周囲に位置するサーマルビアには接続されていないことを特徴とする。
【0009】
本発明は、このような基本的な構成において、下記の追加的な特徴の少なくとも一つを含む。
(a)グランド用のボンディングリードと該半導体素子からはみ出した該ダイス付け材との間の距離を1.5mm以上離す。
【0010】
(b)メッキ引き出し線の少なくとも一部の幅を50μm以下にする。
(c)該環状のメッキ接続部のコーナー部又は該環状のメッキ接続部の外側の空きスペースに追加のサーマルビアが設けられ、該追加のサーマルビアがメッキ引き出し線により該環状のメッキ接続部に接続される。
(d)半導体素子のまわりの該基板にソルダーレジストが環状に塗布されている。
【0011】
(e)半導体素子が配置される該基板の部分に該サーマルビアの部分を除いてソルダーレジストが塗布されている。
(f)グランド用のボンディングリード、該環状のメッキ接続部、及び該メッキ引き出し線の少なくとも一部をブラスト処理し、表面を荒らすことでブリーディングの進行速度を遅らせる。
【0012】
(g)グランド用のボンディングリードの表面を金メッキし、該グランド用のボンディングリードに接続された他の部分の表面を金メッキよりも酸化しやすいメッキをする。
上記構成において、基板は有機基板であるのが好ましい。
また、上記特徴は互いに組み合わせて構成されることができる。例えば、(a)と(f)、(a)と(g)、(b)と(f)、(b)と(g)、(c)と(f)、(c)と(g)との組み合わせ等が可能である。
【0013】
【発明の実施の形態】
図1は本発明の第1実施例による半導体装置を示す平面図である。図2は図1の半導体装置を含む半導体パッケージを示す略平面図、図3は図2の半導体パッケージの部分拡大図、図4は図2の半導体パッケージの断面図である。図1は図3と同様な図で、図3の詳細な図である。
【0014】
図1から図4において、半導体パッケージ10は、基板12と、基板12にダイス付け材14により取付けられた半導体素子16とを有する。ダイス付け材14は例えば接着剤中に銀粉を混合してなる銀ペーストである。図1は半導体素子16が取付けられていない状態を示し、半導体素子16を取り付けるべき基板12のダイステージ16aが示されている。
【0015】
基板12は、図4に示されるように複数の有機基板12a、12bを積層した構成のものであり、導体層18a、18b、18c、18dが有機基板12a、12bに設けられている。有機基板12a、12bの層数や導体層18a、18b、18cの層数は説明のために簡略化して示されており、本発明は図示のものに限定されるものではない。導体層18a、18b、18cは所定のパターンに従って形成され、最下部の導体層18dはグランドに接続されるものとしてベタに形成されている。はんだボール20が最上部の導体層18cに取付けられ、ソルダーレジスト22が隣接するはんだボール20の間の電気的な分離を確実にするために塗布されている。
【0016】
信号用のボンディングリード24及びグランド用のボンディングリード24aが半導体素子16の外側で基板12に設けられる。信号用のボンディングリード24は導体層18aに接続され、グランド用のボンディングリード24aは後で説明する環状のメッキ接続部に接続される。ワイヤ26が半導体素子16の電極パッドとボンディングリード24、24aとの間に延びている。図4に示されるように、封止樹脂28が半導体素子16、ワイヤ26及びボンディングリード24、24aを覆って形成されている。図3及び図1は図2の封止樹脂28で覆われた部分を示している。
【0017】
さらに、サーマルビア30が半導体素子16の下方の基板12の部分に設けられている。サーマルビア30は基板12の穴壁に付着した導体を含み、最下部の導体層18dに接続されている。サーマルビア30は半導体素子16の発生する熱を逃がすためのものである。
図1に示されるように、環状のメッキ接続部32が、半導体素子16とボンディングリード24、24aとの間で基板12に環状に設けられる。環状のメッキ接続部32はグランド用のボンディングリード24aに接続されている。メッキ引き出し線34が幾つかのサーマルビア30aと環状のメッキ接続部32とを接続している。グランド用のボンディングリード24aは、環状の接続部32及びメッキ引き出し線34によりサーマルビア30aに接続される。従って、グランド用のボンディングリード24aは、導体層18d及びサーマルビア30aから電流を流すことによってメッキによって形成されることができる。信号用のボンディングリード24は内部の導体層18aを介して電流を流すことができる。ボンディングリード24、24aはこうして銅箔の上に無電界メッキ、ニッケルメッキ、及び金メッキを行うことにより形成される。
【0018】
しかし、図19を参照して説明したように、半導体素子16をダイス付け材により基板12に取付ける際、ダイス付け材14の一部14aが半導体素子16からはみ出し、ダイス付け材14の一部が流れてブリーディングを生じる問題がある。そして、ダイス付け材14のうちの流動しやすい油脂成分等が、メッキ引き出し線34及び/又は環状のメッキ接続部32を通ってグランド用のボンディングリード24、24aに達すると、油脂成分等がグランド用のボンディングリード24aの表面を覆ってしまい、半導体素子16とグランド用のボンディングリード24aとの間でワイヤボンディングを行う際にワイヤ26の剥離や強度劣化等の不具合が発生してしまう。
【0019】
そこで、図1に示す半導体パッケージ10では、メッキ引き出し線34が半導体素子16のコーナー部に位置するサーマルビア30aにのみ接続されている。これによって、サーマルビア30aからグランド用のボンディングリード24aまでのメッキ部分の長さが長くなり、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止することができる。これに対して、図19においては、メッキ引き出し線34が矩形状のメッキ接続部32の辺上にあり、サーマルビア30aとグランド用のボンディングリード24aとの距離がかなり近かった。
【0020】
ダイス付け材14のブリーディングはメッキ面のように液体がしみ込みにくい表面上で進行しやすい。有機基板12の表面では液体がしみ込みやすいので、ダイス付け材14のブリーディングは有機基板12の表面ではほとんど進行しない。そのために、メッキ引き出し線34及び環状のメッキ接続部32に接続されていない信号用のボンディングリード24においては、ダイス付け材14のブリーディングは生じない。
【0021】
図5は本発明の第2実施例を示す図である。この実施例では、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止するために、グランド用のボンディングリード24aと半導体素子16からはみ出したダイス付け材14aとの間の距離Dを1.5mm以上離すようにした。
図5のように、メッキ引き出し線34が矩形状のメッキ接続部32の各辺へ向かって垂直に延び、従ってグランド用のボンディングリード24aへ向かって最短距離で延びる場合、グランド用のボンディングリード24aと半導体素子16からはみ出したダイス付け材14aとの間の距離Dと、ブリード距離との関係は重要である。
【0022】
図20はメッキ引き出し線34の線幅とダイス付け材14のブリーディング(ブリード)の長さとの関係を実験により調べた結果を示す図である。実験においては、ダイス付け材14として比較的にブリーディングの発生しやすいAgペースト(エイブルステック社の84─1LMI)を使用した。メッキ引き出し線34のメッキ線幅が大きいほど、ブリーディング(ブリード)の長さは長くなる。メッキ線幅が標準的な150μmとすれば、150℃/1Hで加熱硬化した場合、ブリーディングの長さは1.3mmであった。つまり、グランド用のボンディングリード24aと半導体素子16からはみ出したダイス付け材14aとの間の距離Dが1.3mm以上であれば、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達することはない。マージンを見て、グランド用のボンディングリード24aと半導体素子16からはみ出したダイス付け材14aとの間の距離Dを1.5mm以上とすれば、ブリーディングによる不具合の発生はないと言える。なお、半導体素子16からはみ出したダイス付け材14aの位置は、最大値として統計的にほぼ一定している。
【0023】
図6は本発明の第3実施例を示す図である。この実施例では、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止するために、メッキ引き出し線34の幅Lを50μm以下にするものである。これも同様に図20の実験結果によるものである。メッキ線幅が50μmのときのブリーディング長さは0.3mmであった。そこで、メッキ線幅を50μm以下にすれば、上記した距離Dが0.5mmであっても、問題ないと言える。距離Dが0.5mmはかなり密度をつめた場合の値である。
【0024】
図7は図6の変形例を示す図である。この実施例では、メッキ引き出し線34の一部の幅Lを50μm以下にするものである。この場合にも、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止することができる。
図8は本発明の第4実施例を示す図である。この実施例では、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止するために、環状のメッキ接続部32のコーナー部又は環状のメッキ接続部32の外側の空きスペースに追加のサーマルビア30bが設けられ、追加のサーマルビア30bがメッキ引き出し線34により環状のメッキ接続部32に接続される。追加のサーマルビア30bが導体層18d(図4)に接続されることは言うまでもない。こうすれば、メッキ引き出し線34はダイス付け材14のはみ出し部分から遠く離れた位置にあるので、ダイス付け材14のブリーディングが生じても、グランド用のボンディングリード24aはダイス付け材14のブリーディングと接触しない。なお、追加のサーマルビア30bはその他のサーマルビア30とは規則性の外れた位置にある。
【0025】
図9は本発明の第5実施例を示す図である。この実施例では、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止するために、半導体素子16のまわりの基板12にソルダーレジスト36が環状に塗布されている。ソルダーレジスト36は実質的に矩形状のメッキ接続部32の上に塗布される。ソルダーレジスト36はダイス付け材14の油脂成分等の流れを阻止し、ブリーディングをが生じにくくする。ソルダーレジスト36はダム状に上方に突出し、ダイス付け材14がソルダーレジスト36の外側へ流れ出すのを防止する。従って、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達することがない。
【0026】
図10は本発明の第6実施例を示す図である。この実施例では、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止するために、半導体素子16が配置される基板12の部分(ダイステージの部分)にサーマルビア30、30aの部分を除いてソルダーレジスト36が塗布されている。ソルダーレジスト36はダイス付け材14の油脂成分等の流れを阻止し、ブリーディングをが生じにくくする。
【0027】
図11は本発明の第7実施例を示す図である。この実施例では、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止するために、グランド用のボンディングリード24a、環状のメッキ接続部32、及びメッキ引き出し線34の少なくとも一部をブラスト処理(砥粒研磨)し、表面を荒らすことでブリーディングの進行速度を遅らせるようにした。一般的な対象表面の表面粗度が細かいほどブリーディング距離が長くなる傾向がある。この実施例では、Auメッキ全面をブラスト処理(砥粒研磨)し、表面を荒くした。
【0028】
図21は、メッキ部品を高温状態で放置し、酸化しやすい条件の下でブリード長さを調べた実験結果を示す図である。図21は、高温(150℃)での放置時間が長くなれば、メッキ部品の表面は酸化が進み、酸化が進むにつれてブリード長さが短くなることを示している。つまり、メッキ部品の表面が酸化しやすいほど、ブリード長さが短くなる。
【0029】
図22はメッキ部品の表面処理とブリード長さとの関係を調べた実験結果を示す図である。メッキ品の表面が、金メッキ、ニッケルメッキ、銅メッキの順にブリード長さが短くなる。ブラスト処理を行ったり、黒化処理を行ったりすれば、ブリード長さがさらに短くなる。
グランド用のボンディングリード24a、環状のメッキ接続部32、及びメッキ引き出し線34は、無電界メッキ、ニッケルメッキ、及び金メッキを行うことにより形成される。従って、これらのメッキ部品の表面は金の層である。図22を参照すると、これらのメッキ部品の表面が金の層のままであるよりも金の層にブラスト処理を行う方がブリード距離を短くすることができることが分かる。
【0030】
図12は本発明の第7実施例を示す図である。この実施例では、ダイス付け材14のブリーディングがグランド用のボンディングリード24aへ達するのを防止するために、グランド用のボンディングリード24aの表面を金メッキし、グランド用のボンディングリード24aに接続された他の部分(環状のメッキ接続部32、及びメッキ引き出し線34)の表面を金メッキよりも酸化しやすいメッキをする。
【0031】
図12においては、グランド用のボンディングリード24aの表面を金メッキし、環状のメッキ接続部32及びメッキ引き出し線34の表面はニッケルメッキとされている。
図13は図12の変形例を示している。この例では、グランド用のボンディングリード24aの表面を金メッキし、環状のメッキ接続部32及びメッキ引き出し線34の表面は銅メッキとされている。
【0032】
図12及び図13に示されるように、グランド用のボンディングリード24aの表面を金メッキとすることによりボンディングに必要な性質を備え、環状のメッキ接続部32及びメッキ引き出し線34の表面を金メッキよりも酸化しやすいメッキとすることにより、図21及び図22から分かるように、ブリード距離を短くすることができる。
【0033】
図14は図13の変形例を示す図である。この例では、グランド用のボンディングリード24aの表面を金メッキし、環状のメッキ接続部32及びメッキ引き出し線34の表面は銅とされているとともに、銅メッキの部分は黒化処理をされている。黒化処理とは銅アルマイト処理のことであり、銅の表面にポーラスな酸化膜層を形成するため、アンカー効果により密着力を増加することができる。このため、さらに、ブリード距離を短くすることができる。
【0034】
図15は図11の変形例を示す図である。この実施例では、メッキ引き出し部34のみブラスト処理し、表面を荒らすことでブリーディングの進行速度を遅らせる。
図16は図12の変形例を示す図である。この実施例では、グランド用のボンディングリード24a及び環状のメッキ接続部32の表面を金メッキし、メッキ引き出し部3のみニッケルメッキにした。これによって、メッキ引き出し部3でのブリーディングの進行速度を遅らせる。
【0035】
図17は図13の変形例を示す図である。この実施例では、グランド用のボンディングリード24a及び環状のメッキ接続部32の表面を金メッキし、メッキ引き出し部3のみ銅メッキにした。これによって、メッキ引き出し部3でのブリーディングの進行速度を遅らせる。
図18は図17の変形例を示す図である。この実施例では、グランド用のボンディングリード24a及び環状のメッキ接続部32の表面を金メッキし、メッキ引き出し部3のみ銅メッキにし、さらに銅メッキの部分に黒化処理を行った。これによって、メッキ引き出し部3でのブリーディングの進行速度を遅らせる。
【0036】
【発明の効果】
以上説明したように、本発明によれば、グランド用のボンディングリードにダイス付け材のブリーディングが達しないようにした半導体装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例による半導体装置を示す平面図である。
【図2】図1の半導体装置を含む半導体パッケージを示す略平面図である。
【図3】図2の半導体パッケージの部分拡大図である。
【図4】図2の半導体パッケージの断面図である。
【図5】本発明の第2実施例による半導体装置を示す平面図である。
【図6】本発明の第3実施例による半導体装置を示す平面図である。
【図7】図6の変形例を示す図である。
【図8】本発明の第4実施例による半導体装置を示す平面図である。
【図9】本発明の第5実施例による半導体装置を示す平面図である。
【図10】本発明の第6実施例による半導体装置を示す平面図である。
【図11】本発明の第7実施例による半導体装置を示す平面図である。
【図12】本発明の第8実施例による半導体装置を示す平面図である。
【図13】図12のニッケルに対して銅メッキとした変形例を示す図である。
【図14】図13の銅メッキに対して黒化処理を行った変形例を示す図である。
【図15】図11のブラスト処理の変形例を示す図である。
【図16】図12の変形例を示す図である。
【図17】図13の変形例を示す図である。
【図18】図17の変形例を示す図である。
【図19】従来技術を説明する図である。
【図20】メッキ引き出し線の線幅とダイス付け材のブリーディングの長さとの関係を示す図である。
【図21】酸化しやすい条件の下でブリード長さを調べた結果を示す図である。
【図22】メッキ部品の表面処理とブリード長さとの関係を示す図である。
【符号の説明】
10…半導体パッケージ
12…基板
14…ダイス付け材
16…半導体素子
18a、18b、18c、18d…導体層
20…はんだボール
24…信号用のボンディングリード
24a…グランド用のボンディングリード
26…ワイヤ
28…封止樹脂
30、30a…サーマルビア
32…メッキ接続部
34…メッキ引き出し線
36…ソルダーレジスト
Claims (5)
- 基板と、該基板にダイス付け材により取付けられた半導体素子と、該半導体素子の占める該基板の矩形の領域に分散して設けられた複数のサーマルビアと、該半導体素子の外側で該基板に配列された複数の信号用及びグランド用のボンディングリードと、該半導体素子と該ボンディングリードとの間の延びる複数のワイヤと、該半導体素子と該ボンディングリードとの間で該基板に環状に設けられ且つグランド用のボンディングリードに接続された略四角形環状のメッキ接続部と、該サーマルビアの少なくとも一つと該環状のメッキ接続部との接続するメッキ引出し線とを備えた半導体装置において、
該メッキ引出し線が該基板の矩形の半導体素子搭載領域のコーナー部に位置するサーマルビアにのみ接続され、半導体素子搭載領域の内側及びコーナー部以外の周囲に位置するサーマルビアには接続されていないことを特徴とする半導体装置。 - 該グランド用のボンディングリードと該半導体素子からはみ出した該ダイス付け材との間の距離を1.5mm以上離すことを特徴とする請求項1に記載の半導体装置。
- 該メッキ引き出し線の少なくとも一部の幅を50μm以下にすることを特徴とする請求項1に記載の半導体装置。
- 該環状のメッキ接続部のコーナー部又は該環状のメッキ接続部の外側の空きスペースに追加のサーマルビアが設けられ、該追加のサーマルビアがメッキ引き出し線により該環状のメッキ接続部に接続されることを特徴とする請求項1に記載の半導体装置。
- 該基板は有機基板であることを特徴とする請求項1から4のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15283398A JP4039738B2 (ja) | 1998-06-02 | 1998-06-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15283398A JP4039738B2 (ja) | 1998-06-02 | 1998-06-02 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006300768A Division JP4522399B2 (ja) | 2006-11-06 | 2006-11-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11345897A JPH11345897A (ja) | 1999-12-14 |
JP4039738B2 true JP4039738B2 (ja) | 2008-01-30 |
Family
ID=15549138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15283398A Expired - Fee Related JP4039738B2 (ja) | 1998-06-02 | 1998-06-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4039738B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3895570B2 (ja) | 2000-12-28 | 2007-03-22 | 株式会社ルネサステクノロジ | 半導体装置 |
USRE44438E1 (en) | 2001-02-27 | 2013-08-13 | Stats Chippac, Ltd. | Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate |
US20020121707A1 (en) * | 2001-02-27 | 2002-09-05 | Chippac, Inc. | Super-thin high speed flip chip package |
US8143108B2 (en) | 2004-10-07 | 2012-03-27 | Stats Chippac, Ltd. | Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate |
-
1998
- 1998-06-02 JP JP15283398A patent/JP4039738B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11345897A (ja) | 1999-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6252298B1 (en) | Semiconductor chip package using flexible circuit board with central opening | |
US6476331B1 (en) | Printed circuit board for semiconductor package and method for manufacturing the same | |
US20040099961A1 (en) | Semiconductor package substrate having bonding pads with plated layer thereon and process of manufacturing the same | |
US7728421B2 (en) | Semiconductor device | |
US20060055023A1 (en) | Chip carrier and chip package structure thereof | |
TWI533424B (zh) | 封裝載板 | |
JP4039738B2 (ja) | 半導体装置 | |
US6538305B2 (en) | BGA type semiconductor device having a solder-flow damping/stopping pattern | |
JPH10242332A (ja) | 半導体装置 | |
JP2005277355A (ja) | 回路装置 | |
JP4522399B2 (ja) | 半導体装置 | |
JP7326192B2 (ja) | 配線基板及び半導体装置 | |
JP6577899B2 (ja) | 半導体装置の製造方法 | |
JP4813786B2 (ja) | 集積回路および集積回路アセンブリ | |
JP2007012716A (ja) | 半導体装置 | |
JP3297959B2 (ja) | 半導体装置 | |
KR100218634B1 (ko) | 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지 | |
KR100337455B1 (ko) | 반도체패키지 | |
WO2015129185A1 (ja) | 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体 | |
JP3340610B2 (ja) | 電子部品用パッケージ本体及びその製造方法 | |
US6777803B2 (en) | Solder mask on bonding ring | |
JP3057194B2 (ja) | 半導体パッケージの製造方法 | |
KR100327760B1 (ko) | 반도체패키지용 회로기판시트의 제조 방법 | |
KR100478208B1 (ko) | 반도체패키지 | |
JP2560630B2 (ja) | 半導体パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050426 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071009 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071106 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |